CN108155153A - 用于散热的封装结构的制造方法 - Google Patents

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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
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    • H01L2224/80801—Soldering or alloying
    • H01L2224/80805—Soldering or alloying involving forming a eutectic alloy at the bonding interface
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    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
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    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
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Abstract

提供一种封装结构及其制造方法，其中提供用于散热的散热特征。散热特征包括形成在管芯堆叠中的导电通孔、热芯片及热金属主体，所述形成在管芯堆叠中的导电通孔、所述热芯片及所述热金属主体可结合到晶片级装置。包括芯片‑芯片、芯片‑晶片及晶片‑晶片的混合结合在不必穿越例如共晶材料等结合材料的情况下提供导热性。对封装结构进行等离子体切割可提供用于与热界面材料进行界接的平滑侧壁轮廓。

Description

用于散热的封装结构的制造方法
技术领域
本发明的实施例涉及一种用于散热的封装结构及其制造方法。
背景技术
半导体装置被用于例如个人计算机、手机、数码相机、及其他电子装备等各种电子应用中。半导体装置通常是通过以下方式来制作：在半导体衬底之上依序沉积绝缘层或介电层、导电层、及半导体材料层；以及利用光刻(lithography)对所述各种材料层进行图案化以在其上形成电路组件及元件。通常在单个半导体晶片上制造数十或数百个集成电路。通过沿切割道(scribe line)锯切集成电路来单体化各别的管芯。接着将所述各别的管芯单独地封装，例如在多芯片模块中封装、或以其他类型的封装方式进行封装。
半导体行业已因各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度持续提高而经历快速的发展。很大程度上，集成密度的此种提高来源于最小特征大小(minimum feature size)的重复减小(例如，将半导体工艺朝子20纳米节点(sub-20nmnode)缩减)，此使得更多组件能够集成到给定区域中。随着近来对微型化、更高速度及更大频宽、以及更低功耗及延迟的需求的增长，已产生对更小且更具创造性的半导体管芯封装技术的需要。
随着半导体技术的进一步发展，出现了作为用于进一步减小半导体装置的实体大小的另一有效替代方式的堆叠半导体装置(例如，三维集成电路(three dimensionalintegrated circuit，3DIC))。在堆叠半导体装置中，将例如逻辑电路、存储器电路、处理器电路等有源电路制作在不同的半导体晶片上。可将两个或更多个半导体晶片装设在或堆叠在彼此顶上以进一步减小半导体装置的形状因数(form factor)。三维集成电路中的一种为叠层封装(package-on-package，POP)装置，其中管芯被封装且接着与另一或另一些经封装管芯封装在一起。
发明内容
根据本发明的某些实施例，提供一种封装结构的制造方法包括以下步骤。将多个第一管芯的第一表面结合到晶片，所述多个第一管芯中的每一者分别处于所述晶片的各自封装区域中。将第一间隙填充材料沉积到所述多个第一管芯之上。薄化所述多个第一管芯及所述第一间隙填充材料，从而在所述多个第一管芯的第二表面处暴露出导电穿孔。将多个第二管芯中的第二管芯结合到所述多个第一管芯中的每一者。将第二间隙填充材料沉积到所述多个第二管芯之上。薄化所述多个第二管芯及所述第二间隙填充材料，从而在所述多个第二管芯的第二表面处暴露出导电穿孔。将所述第一间隙填充材料及所述第二间隙填充材料单体化，所述单体化形成包括所述多个第一管芯中的第一管芯及所述多个第二管芯中的第二管芯的管芯堆叠。
附图说明
结合附图阅读以下详细说明，会最好地理解本发明实施例的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。
图1至图11说明根据一些实施例的形成管芯堆叠的工艺中的各中间步骤。
图12至图16说明根据一些实施例的形成管芯堆叠的工艺中的各中间步骤。
图17至图18说明根据一些实施例的混合结合工艺。
图19说明根据一些实施例的管芯堆叠的放大部分。
图20至图24说明根据一些实施例的形成管芯堆叠的工艺中的各中间步骤，其中在所述管芯堆叠的前侧上形成连接件。
图25至图27说明根据一些实施例的形成管芯堆叠的工艺中的各中间步骤，其中在所述管芯堆叠的前侧上形成连接件。
图28至图44说明根据一些实施例的形成经封装装置的工艺中的各中间步骤。
图45至图58说明根据一些实施例的形成经封装装置的工艺中的各中间步骤。
图59至图61说明根据各种实施例的示例性散热路径。
图62A至图63D说明根据各种实施例的示例性散热结构。
附图标号说明
100：半导体装置/管芯堆叠
101a、101b：集成电路封装/管芯
102a、102b：封装/集成电路封装/等离子体切割封装/管芯堆叠
110、111、511：经加工晶片
111’：晶片层
115：衬底/衬底材料
120、535、541、546：通孔/导热通孔
125、440、441：接触接垫
130：金属化层/导电材料/内连线/通孔
135：密封环
137、530：内连线
140、321、341、494：绝缘材料
150：管芯区域
160：非管芯区域/非封装区域/非封装区
205、206、206b、605：载体
206a：载体/背面载体
210：释放层/介电释放层/释放膜
211：释放层
212、612、622、624、628：管芯
213：管芯/薄化管芯
216、226、626、754：间隙填充材料
217：间隙填充材料/薄化间隙填充材料
221：层/芯片层
221’、231’、241’、251’：堆叠芯片层
222：管芯/第二管芯
223、233、243：薄化管芯
227、237：间隙填充材料/间隙填充材料层
231、251、261、621、627、631、637、641、647、651、721：层
241：层/第四层
247：间隙填充材料层
253：薄化管芯堆叠
257：间隙填充材料/组合间隙填充材料
261’：堆叠芯片
270：单体化
275、675：掩膜
280：存储器立方
310、330、405、410：结构
311、312、313、331、332、333、415、430、435、693：通孔
420：金属层/金属化层/通孔
425：铝接垫/接触接垫
445、450、540：绝缘层/绝缘材料
490、492：保护层
495：连接件层
496：管芯贴合膜
498：绝缘层
500：应用封装
501：封装/应用封装/经单体化应用封装/应用管芯
510：晶片/经加工晶片
515：衬底
520：处理单元
525：通孔/虚拟通孔/导热通孔
545：接垫/接触接垫
550：逻辑区域/非封装区
551、552：周围材料
560：存储器区域/非封装区
570：散热区域/非封装区
610：释放层/介电释放层/介电结合层
613：管芯/薄化管芯/存储器管芯
614、618：管芯/热芯片
615、619：管芯/薄化管芯/热芯片/金属件
616：间隙填充材料
617：间隙填充材料/层/薄化间隙填充材料
621’、631’、641’、721’、731’、741’、751’：改性层
623、633：管芯/存储器管芯
625、629：热芯片/金属件
635、639、745、749：热芯片
643：管芯/存储器管芯/顶部层
645、649：热芯片/顶部层
651’：改性层/顶部层/顶部管芯
653：存储器立方/堆叠/管芯堆叠
655、659：堆叠/热芯片堆叠/管芯堆叠/热金属主体/热芯片
657：经加工间隙填充材料/间隙填充材料层
665：金属掩膜/金属硬掩膜
667：图案化金属硬掩膜
667e、667o、680：开口
670：切削技术/间隙填充切削
671：单体化/单体化技术
672：刻蚀
679、779：层结构
681：沟槽
682：侧壁
685、985：连接件
685L、985L：下部部分/导电柱
685U、985U：上部部分/焊料顶盖
690：热界面材料
690A：顶部部分
690B：侧壁部分/热界面材料侧壁部分
690C：间隙填充部分
690D：沟槽填充部分
691：封装组件
692：焊料球
694：粘合剂
695：散热器
695L：下部部分
695U：上部部分
699：封装
710、711：金属接垫
715、719、725：金属件/热金属件
729、739：热金属件
735：金属件
755、759：热金属主体/管芯堆叠
具体实施方式
以下公开内容提供用于实作本发明实施例的不同特征的许多不同的实施例或实例。以下阐述组件及排列的具体实例以简化本公开内容。当然，这些仅为实例且不旨在进行限制。举例来说，以下说明中将第一特征形成在第二特征之上或第二特征上可包括其中第一特征及第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征、进而使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本公开内容可能在各种实例中重复使用参考编号及/或字母。这种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例及/或构造之间的关系。
此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所说明的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括装置在使用或操作中的不同取向。设备可具有其他取向(旋转90度或处于其他取向)且本文中所使用的空间相对性描述语可同样相应地进行解释。
各实施例提供一种多管芯堆叠结构(管芯堆叠或芯片堆叠)，所述多管芯堆叠结构包括使用虚拟热芯片、硅穿孔(through silicon via，TSV)、热铜(Cu)或Cu主体等进行散热。各管芯是使用混合结合技术来进行堆叠及结合。所述结构可提供具有大小相同或不同的芯片的多芯片堆叠。各芯片可使用等离子体或激光切割(laser dicing)来单体化以提供平滑侧面。封装的背面中可形成有沟槽且所述沟槽被热界面材料(thermal interfacematerial，TIM)填充以提供散热。各实施例可使用混合结合来提供管芯-管芯(芯片上芯片)结合、管芯-晶片(晶片上芯片)结合、或晶片-晶片(晶片上晶片)结合而不在经结合结构之间使用材料。堆叠芯片可被薄化以提供散热。
在三维集成电路封装中堆叠封装或芯片时面临的一个问题是散热。因高性能装置的运作而生成的热量可能抑制性能。传统上使用的模塑化合物(molding compound)及底部填充胶材料(underfill material)可能抑制散热且负面地影响所得封装。通过使用所公开实施例来进行多管芯堆叠可为高性能装置(例如，系统级封装(system-in-package，SiP)装置或解决方案)提供高性能散热。
图1至图11说明根据一些实施例的形成管芯堆叠的工艺中的各中间步骤。参照图1，说明半导体装置100的一部分。在所说明实施例中，半导体装置100包括上面形成有接触接垫125的经加工晶片110。在一些实施例中，半导体装置100包括功能性已得到测试的一个或多个已知良好管芯(known good die，KGD)。经加工晶片110可包括封装区域或管芯区域150以及非封装或非管芯区域160。大体来说，在管芯区域150中形成有源装置及无源装置，且非管芯区域160中不形成有任何有源装置或无源装置。非封装区域160可包括用于将管芯区域150单体化成单独的集成电路封装101a及101b的切割路(dicing street)。
在一些实施例中，经加工晶片110包括衬底115、位于所述衬底上的各种有源装置及无源装置(图中未具体示出)、位于所述衬底之上的各种金属化层130(例如，内连线137的金属化层130)、形成在所述衬底中的通孔120、及形成在管芯的周边区域中的密封环135。通孔120可包括虚拟通孔及导电通孔，所述虚拟通孔不电耦合到经加工晶片110中的装置，所述导电通孔电耦合到经加工晶片110中的至少一个装置或导电特征。可形成例如用于对衬底进行散热的虚拟通孔。导电通孔也可用于散热，此可为所述导电通孔的第二用途。
通孔120为传导性的且可被形成为主要为了从衬底115中的产热装置传导出热量。导热通孔120可穿越衬底115的实质部分，所述实质部分例如为所述衬底的整个深度或衬底115的其中形成有有源装置及无源装置的一部分的整个深度。各实施例还可在衬底115中含有用于其他用途的其他通孔(图中未示出)。
可通过任何适合的方式在衬底中形成通孔120。举例来说，可通过以下方式形成通孔：将掩膜沉积在晶片之上，将所述掩膜图案化以在其中形成与通孔位置对应的开口，使用图案化掩膜在所述衬底中刻蚀凹陷部，将可选晶种层沉积在所述开口中，例如通过电镀而在所述开口中沉积导电材料，以及例如通过灰化工艺(ashing process)移除所述掩膜。可使用其他方法来形成通孔120。
尽管衬底还可由其他III族元素、IV族元素及/或V族元素(例如，硅、锗、镓、砷及其组合)形成，然而所述衬底可由硅形成。衬底还可呈绝缘体上硅(silicon-on-insulator，SOI)形式。绝缘体上硅衬底可包括形成在绝缘体层(例如，隐埋氧化物(buried oxide)及/或类似物)之上的半导体材料(例如，硅、锗及/或类似物)的层，所述绝缘体层形成在硅衬底上。另外，可使用的其他衬底包括多层式衬底，梯度衬底(gradient substrate)、混合取向衬底(hybrid orientation substrate)、其任意组合及/或类似物。
在一些实施例中，各种有源装置及无源装置可包括例如晶体管、电容器、电阻器、二极管、光电二极管、熔丝及/或类似物等各种n型金属氧化物半导体(n-type metal-oxidesemiconductor，NMOS)及/或p型金属氧化物半导体(p-type metal-oxide semiconductor，PMOS)装置。
在一些实施例中，可在有源装置及无源装置之上形成内连线137的金属化层130并将金属化层130设计成连接各种装置以形成功能性电路系统。内连线137可由交替的绝缘材料140(例如，介电质(例如，低介电常数介电材料(low-k dielectric material)))的层与导电材料(例如，铜)的层形成且可通过任意适合的工艺(例如，沉积、镶嵌、双重镶嵌(dualdamascene)等)来形成，通孔(例如，通孔120或其他通孔)对导电材料130的各个层进行内连。绝缘材料140可通过例如旋转(spinning)、化学气相沉积(CVD)及等离子体增强型化学气相沉积(plasma enhanced CVD，PECVD)等所属领域中已知的任何适合的方法以例如以下材料形成：磷硅酸盐玻璃(phosphosilicate glass，PSG)、硼磷硅酸盐玻璃(borophosphosilicate glass，BPSG)、氟硅酸盐玻璃(fluorosilicate glass，FSG)、SiOxCy、旋涂玻璃(Spin-On-Glass)、旋涂聚合物(Spin-On-Polymer)、硅碳材料、其化合物、其复合物、其组合等。
在一些实施例中，经加工晶片110可为逻辑晶片、存储器晶片、传感器晶片、模拟晶片等。可使用互补金属氧化物半导体(complementary metal-oxide-semiconductor，CMOS)工艺、微机电系统(micro-electro-mechanical system，MEMS)工艺、纳米机电系统(nano-electro-mechanical system，NEMS)工艺、类似工艺或其组合来形成经加工晶片110。如以下所更详细阐述，将对经加工晶片114进行堆叠及单体化以形成堆叠管芯结构。
进一步参照图1，在经加工晶片110上形成接触接垫125。接触接垫125实体地耦合到且电耦合到经加工晶片110中的电路系统(例如，通孔120(有源通孔或虚拟通孔)或内连线130)。可最终将接触接垫125耦合到如以下所更详细阐述的外部电路系统。接触接垫125可包含例如铜、钨、铝、银、金、类似物或其组合等导电材料，且可通过电化学镀覆工艺(electro-chemical plating process)、无电镀覆工艺(electroless plating process)、原子层沉积(atomic layer deposition，ALD)、物理气相沉积(physical vapordeposition，PVD)、类似工艺或其组合来形成。在一些实施例中，接触接垫125还可包括薄的晶种层(图中未示出)，其中将接触接垫125的导电材料沉积在所述薄的晶种层之上。晶种层可包含铜、钛、镍、金、锰、类似物或其组合，且可通过ALD、PVD、溅镀(sputtering)、类似工艺或其组合来形成。
如图1中所说明，将接触接垫125的导电材料(例如，铝)沉积在经加工晶片110之上，并将所述导电材料图案化以形成接触接垫125。可使用光刻技术(photolithographytechnique)将接触接垫125图案化。一般来说，光刻技术涉及沉积光刻胶材料，随后对所述光刻胶材料进行照射(曝光)并进行显影以移除所述光刻胶材料的一部分。其余光刻胶材料保护下伏材料(例如，接触接垫125的导电材料)免受后续加工步骤(例如，刻蚀)影响。可对接触接垫125的导电材料应用适合的刻蚀工艺(例如反应性离子刻蚀(reactive ion etch，RIE)或其他干刻蚀(dry etch)、各向同性湿刻蚀(isotropic wet etch)或各向异性湿刻蚀(anisotropic wet etch)、或任何其他适合的刻蚀或图案化工艺)来移除所述导电材料的暴露部分并形成接触接垫125。举例来说，可使用80％的磷酸、5％的硝酸、5％的醋酸及10％的去离子(de-ionized，DI)水的混合物刻蚀导电材料(例如，铝)的暴露部分。
在其他实施例中，可使用替代性方法形成接触接垫125。举例来说，可将光刻胶材料沉积在经加工晶片110之上，且随后对所述光刻胶材料进行照射(曝光)并进行显影以移除所述光刻胶材料的一部分从而形成开口。接着使用导电材料填充光刻胶材料中的开口以形成接触接垫125。随后，移除光刻胶材料，且可以局部地或完全地环绕接触接垫125的垂直延伸部的方式来可选地添加如以上参照内连线130所述的绝缘材料140。作为另外一种选择，接触接垫125可留在经加工晶片110的表面上且在经加工晶片110的所述表面上方延伸。
在一些实施例中，可将经加工晶片110的顶表面图案化以使接触接垫125的顶部与绝缘材料40的顶表面(例如，如上所述的内连线130的顶部层)在工艺变动(processvariation)内实质上共面。在一些实施例中，由于形成接触接垫125，因此接触接垫125可在周围绝缘材料140上方延伸。在一些实施例中，在平面化之后通过使用适合的刻蚀技术进行回蚀以使周围绝缘材料140凹陷，接触接垫125可在周围绝缘材料140上方延伸。
在一些实施例中，可在经加工晶片110的顶表面处暴露出通孔120中的一者或多者而不添加接触接垫(例如，接触接垫125)。举例来说，可使用例如化学机械抛光(chemicalmechanical polish，CMP)或刻蚀等平面化技术来暴露出通孔120。在平面化之后或与平面化相结合地通过使用适合的刻蚀技术回蚀绝缘材料140以使周围绝缘材料140凹陷，暴露通孔120的顶部可在周围绝缘材料140上方延伸。
参照图2，可将经加工晶片110翻转并贴合到载体205。总体来说，在后续加工步骤期间，载体205为各种特征(例如，经加工晶片110)提供临时机械及结构支撑。通过此种方式，装置管芯的损坏得到减少或防止。载体205可包括例如玻璃、陶瓷、块状硅(bulksilicon)等。在实施例中，使用释放层210将经加工晶片110贴合到载体205。在一些实施例中，载体205可实质上不含有任何有源装置及/或功能性电路系统。在一些实施例中，载体205可包括块状硅，且可通过介电释放层210将经加工晶片110贴合到载体205。在一些实施例中，载体205可包括支撑胶带(support tape)。
释放层210可为任何管芯贴合膜(die attach film)或任何适合的粘合剂、环氧树脂(epoxy)、紫外光(ultraviolet，UV)胶(其会在暴露至紫外光辐射时失去其粘合性质)等。可使用沉积工艺、旋转涂布(spin coating)、印刷工艺、叠层工艺(lamination process)等在载体205的表面之上或在经加工晶片110的表面之上形成释放层210。释放层210的与绝缘材料140相对的表面可为实质上平的(例如，被平面化的)以提供适合于粘合载体205的表面。在一些实施例中，释放层210可具有多层结构。在其他实施例中，释放层210可为热型(thermal type)，其中在将释放层210暴露至适合的热源时所述释放层的粘合强度会实质上降低。
在一些实施例中，将经加工晶片110贴合到载体205会使用熔融结合工艺，在所述熔融结合工艺中，直接将经加工晶片110的绝缘层(例如，绝缘材料140或随后沉积的介电层)结合到介电释放层210以形成绝缘体-绝缘体结合部(insulator-to-insulator bond)。以下针对图17结合混合结合来论述关于熔融结合的进一步细节。
在一些实施例中，例如通过锯切、激光烧蚀(laser ablation)等将经加工晶片110单体化成各别的集成电路封装101a及101b。随后，可从集成电路封装101a及101b中的每一者移除载体205。移除载体205可包括对释放层210施加紫外光辐射、机械研磨工艺(mechanical grinding process)、回蚀工艺、加热工艺、其组合等。在一些实施例中，可对所得集成电路封装101a及101b进行测试以识别已知良好管芯(known good die，KGD)从而进行进一步加工。在一些实施例中，可在将载体205单体化之前或在移除载体205之前对已知良好管芯进行测试。可将所得集成电路封装101a及101b称作封装、管芯或芯片。
参照图3，在集成电路封装被留下来作为经加工晶片110的实施例中，薄化经加工晶片110以形成经加工晶片111。可通过CMP工艺、刻蚀或其他适合的工艺进行薄化。薄化会暴露出通孔120且还会使厚度减小从而提供更好的散热且占用更小的空间。在薄化之后，经加工晶片111可为约10微米(μm)到50μm厚，例如为约20μm厚。
参照图4，将管芯212结合到经加工晶片111。在一些实施例中，使用例如拾取及放置设备(pick and place apparatus)将管芯212贴合到经加工晶片111。在其他实施例中，可手动地或使用任何其他适合的方法将管芯212贴合到经加工晶片111。
管芯212可为与经加工晶片111中的装置相同类型的装置或可为不同类型的装置。举例来说，如果制作存储器立方(memory cube)，则管芯212可与存在于经加工晶片111中的装置相同。具体来说，管芯212可对应于例如集成电路封装101a或101b。也就是说，如上所述，将与经加工晶片110相一致的另一经加工晶片单体化会得到管芯212。在一些实施例中，管芯212为已知良好管芯。
在一些实施例中，将管芯212的接触接垫125混合结合到经加工晶片111的通孔120。混合结合具有无需在所述两个经结合连接件之间使用焊料材料的好处。混合结合会在两个装置之间形成结合界面，此包括对第一装置中的金属特征与第二装置中的金属特征进行直接金属-金属结合(direct metal-to-metal bonding)以及对所述第一装置中的绝缘材料与所述第二装置中的绝缘材料进行熔融结合(或介电质-介电质结合(dielectric-to-dielectric bonding))。可使用任何适合的混合结合工艺；然而，以下针对图17及图18来详细阐述混合结合工艺。
在一些实施例中，在进行混合结合之前，可在经加工晶片111的通孔120之上形成接触接垫(图中未示出)。以上针对图1阐述了形成接触接垫的工艺且不再对其予以赘述。
在一些实施例中，将管芯212混合结合到经加工晶片111。在混合结合中，将管芯212的接触接垫125直接结合到经加工晶片111的通孔120。此外，将管芯212的绝缘材料140与经加工晶片111的衬底115(参见图1)熔融结合在一起。因此，无需在管芯212与经加工晶片111之间使用底部填充胶。以下将针对图17及图18来更详细地阐述所述混合结合工艺。
在其他实施例中，可通过以下方式将管芯212结合到通孔120：在经加工晶片111的通孔120之上形成共晶型连接件或接触接垫，在对准对应的触点之后使管芯212与经加工晶片111合拢，以及对共晶材料进行回焊以形成实体耦合及电耦合。作为另外一种选择，可在管芯212上或在管芯212与经加工晶片111二者上形成共晶型连接件。在此种实施例中，可在管芯212与经加工晶片111之间使用底部填充胶材料，或者作为另外一种选择，例如以下所述的间隙填充材料(gap-fill material)可提供底部填充能力。
参照图5，在工件之上形成间隙填充材料216以实质上填充管芯212之间的空间。在一些实施例中，间隙填充材料216可在管芯212之上延伸。在一些实施例中，间隙填充材料216可仅局部地填充所述空间。在一些实施例中，间隙填充材料216可包括例如环氧树脂、树脂、可模塑聚合物、聚酰亚胺等模塑化合物。可在模塑化合物实质上为液体时涂覆所述模塑化合物，且接着可通过化学反应(例如在环氧树脂或树脂的情形中)将所述模塑化合物固化。在其他实施例中，模塑化合物可为作为凝胶或可锻固体(malleable solid)而涂覆的紫外光(UV)固化聚合物或热固化聚合物。在一些实施例中，间隙填充材料216可包括使用任何适合的工艺而沉积的非聚合物，如二氧化硅、氮化硅、或类似物(例如，另一氧化物或氮化物)。举例来说，可通过CVD、PECVD或ALD沉积工艺、可流动化学气相沉积(flowable CVD，FCVD)、或旋涂玻璃工艺形成间隙填充材料。
参照图6，可薄化间隙填充材料216及管芯212以形成间隙填充材料217及薄化管芯213。可通过CMP工艺、研磨、刻蚀或其他适合的工艺进行薄化。薄化会暴露出管芯213中的通孔120且还会使管芯213的厚度减小从而提供更好的散热且占用更小的空间。在薄化之后，管芯213可为约10μm至50μm厚，例如为约20μm厚。在一些实施例中，间隙填充材料217的顶表面与管芯213的顶表面在工艺变动内实质上共面。层221包括经组合的间隙填充材料217与管芯213。
参照图7，在一些实施例中，将第二管芯222结合到管芯213。在一些实施例中，管芯222可为与管芯212相同类型的装置或芯片。在一些实施例中，管芯222可为不同类型的装置或芯片。可以与将管芯212结合到经加工晶片111相同的方式(例如以上针对图4所述)将管芯222结合到213，且此处不再对其予以赘述。具体来说，可通过管芯222的接触接垫125与通孔120或管芯213的接触接垫的直接结合及管芯222的绝缘材料140与管芯213的衬底115(参见图1)的熔融结合而将管芯222混合结合到管芯213。
参照图8，在工件之上形成间隙填充材料226以实质上填充管芯222之间的空间。所述工艺及材料与以上关于图5所论述的用于形成间隙填充材料216的工艺及材料相同，且不再对其予以赘述。
参照图9，间隙填充材料226及管芯222已被薄化从而形成间隙填充材料227及薄化管芯223。可以与如以上针对图6所述的方式相似的方式进行薄化，从而得到包括间隙填充材料227及薄化管芯223的层231，层231可为约10μm至50μm厚，例如为约20μm厚。
仍然参照图9，可重复进行图7至图9所示工艺以将其他管芯结合到管芯堆叠。举例来说，图9说明包括薄化管芯233及间隙填充材料237的第四层241。所属领域中的技术人员应理解，可包括比所说明层数少的层或额外的层。尽管在不同的层中示出，然而在一些实施例中，组合间隙填充材料257可作为单一材料层而出现。在其他实施例中，组合间隙填充材料257将维持为各别的层。薄化管芯堆叠253包括薄化管芯213、223及233的组合。
参照图10，可从工件将构成管芯堆叠的集成电路管芯单体化，从而得到集成电路封装102a及102b(图11所示)。可通过任何可接受工艺(包括等离子体切割、激光切割、机械锯切或其组合)进行单体化270。在工件的切割道或切割路上穿过非封装区160进行单体化。单体化会切穿经加工晶片111并向下到达释放层210。在一些实施例中，单体化可继续穿过释放层210且可继续到达载体205中或穿过载体205。
等离子体切割封装102a及102b的优点在于：使用间隙填充材料257使得可通过等离子体切割来实现平滑侧壁轮廓。
可通过执行对间隙填充材料层的刻蚀来实现等离子体切割。可将掩膜275沉积在管芯堆叠之上并将掩膜275图案化以暴露出间隙填充材料257从而进行单体化。当间隙填充材料257为多晶硅时，在温度小于200℃(例如，小于100℃)、射频功率(RF power)小于3千瓦(kW)(例如，小于600瓦(W))、且压力小于10托(torr)(例如，小于3托)的条件下，用于等离子体切割的工艺气体可包括Cl2/NF3/He或SF6或NF3或CF4或者其他适合的卤素系刻蚀气体。当间隙填充材料257为氧化硅时，在温度小于200℃(例如，小于150℃)、射频功率大于50W(例如，大于100W)、且压力小于3托(例如，小于200毫托(mtorr))的条件下，用于等离子体切割的工艺气体可包括C4F6或氟系气体。当间隙填充材料257为SiOC时，在温度小于200℃(例如，20℃至100℃)、射频功率大于100W(例如，大于300W)、且压力小于3托(例如，小于200毫托)的条件下，用于等离子体切割的工艺气体可包括N2及H2或SO2及O2。
可基于间隙填充材料257的材料来调整工艺气体及环境。为继续穿过经加工晶片111进行等离子体切割，可依据经加工晶片111的材料将工艺气体调整成适合于刻蚀经加工晶片111。相似地，为继续穿过载体205进行等离子体切割，可依据载体205的材料将工艺气体调整成适合于刻蚀载体205。
参照图11，在进行切割之后，从封装102a及102b移除载体205。移除载体205可包括对释放层210施加紫外光辐射、机械研磨工艺、回蚀工艺、加热工艺、其组合等。
在一些实施例中，封装102a及102b为存储器立方280，存储器立方280包括晶片层111’及堆叠芯片261’。在进行单体化之后，可对封装102a及102b应用另一加工或封装过程，例如在其上形成触点、向其安装另一封装、或将其安装到另一装置或结构中。
图12至图16说明根据一些实施例的形成管芯堆叠的工艺中的各中间步骤。除在图12至图16中所说明的实施例中将各别封装(例如，集成电路封装101a及101b)贴合到载体205而非在载体205上设置经加工晶片以外，与根据图12至图16中所说明的实施例相一致的实施例相似于图1至图11中所说明的实施例。将不再对与用于形成前述实施例的工艺及材料相似的用于形成例如图12至图16中所说明的实施例的工艺及材料予以赘述。
参照图12，使用例如拾取及放置设备将管芯212贴合到载体205。在其他实施例中，可手动地或使用任何其他适合的方法将管芯212贴合到载体205。可通过释放层210将管芯212贴合到载体205，或者在工艺中使用例如以上针对图2所示将经加工晶片110贴合到载体205的贴合过程而阐述的材料将管芯212熔融结合到载体205。
参照图13，在管芯212之上形成间隙填充材料216。所述工艺及材料可与以上针对图5所述的工艺及材料相同，且不再对其予以赘述。
参照图14，在一些实施例中，可使用例如以上针对图6所述的工艺及材料薄化图13所示间隙填充材料216及管芯212，且不再对其予以赘述。包括薄化间隙填充材料217及薄化管芯213的所得层221可介于约10μm厚与约50μm厚之间，例如为约20μm。
参照图15，可重复进行图12至图14所示工艺以贴合其他管芯。可通过使用与以上针对图4所述的工艺及材料相似的工艺及材料而进行的结合来贴合其他管芯，不再对此予以赘述。总共四个层261包括各别的层221、231、241及251。技术人员应理解，可包括额外的层或可包括更少的层。可提供少至两个层。尽管在不同的间隙填充材料层217、227、237及247中示出，然而在一些实施例中，组合间隙填充材料257可作为单一材料层而出现。在其他实施例中，组合间隙填充材料257将维持为各别的层。薄化管芯堆叠253包括薄化管芯213、223、233及243的组合。
参照图16，可从工件将构成管芯堆叠的集成电路管芯单体化，从而得到集成电路封装102a及102b。可使用例如以上针对图10所述的工艺及材料(例如，等离子体切割、激光切割、机械锯切或其组合)进行单体化，且不再对其予以赘述。在进行切割之后，从封装102a及102b移除载体205。移除载体205可包括例如以上针对图11所述的工艺及材料，且不再对其予以赘述。
在一些实施例中，图16所示封装102a及102b为存储器立方280，存储器立方280包括堆叠芯片层221’、231’、241’及251’。在进行单体化之后，可对封装102a及102b应用另一加工或封装过程，例如在其上形成触点、向其安装另一封装、或将其安装到另一装置或结构中。
参照图17，说明用于混合结合工艺的结构。结构310及330为不同芯片、晶片、管芯、集成电路装置、封装等的将进行混合结合的部分。图17说明三种不同类型的混合结合结构。结构310具有通孔311、带有接触接垫的通孔312、及带有接触接垫的通孔313。结构330具有通孔331、带有接触接垫的通孔332、及通孔333。混合结合包括对结构310中的金属特征与结构330中的金属特征进行直接金属-金属结合，以及将结构310中的绝缘材料321与结构330中的绝缘材料341熔融结合。
可在带有接触接垫的通孔313与通孔333之间、在带有接触接垫的通孔312与带有接触接垫的通孔332之间、及在通孔311与通孔331之间进行直接结合。在一些实施例中，可例如从重布线层将接触接垫(例如，312、313及332)结合到凸块下金属(underbumpmetallization)或结合到金属线。通孔-通孔混合结合的代表性方案为将通孔311结合到通孔331。接垫-接垫混合结合的代表性方案为将312的接触接垫结合到332的接触接垫。通孔-接垫混合结合或接垫-通孔混合结合的代表性方案为将313的接触接垫结合到通孔333。结构310及330的通孔及接触接垫是由例如铜、金、锡等或其合金等导电材料制成。结构310中的通孔或接触接垫中的每一者的导电材料可与结构330中的导电材料相同或不同。
结构310及330还分别包含绝缘材料321及341。绝缘材料可为氧化物、氮氧化物、介电质、聚合物等。在一些实施例中，绝缘材料321可为与绝缘材料341相同的材料，而在其他实施例中，绝缘材料321可不同于绝缘材料341。
在混合结合工艺中，使结构310的通孔及接垫对准并接触结构330的通孔及接垫。还使结构310的绝缘材料321接触结构330的绝缘材料341。随后，可执行退火(anneal)以将导电材料直接结合在一起且将绝缘材料熔融结合在一起。退火会使310的接垫/接垫/通孔中的金属与330的通孔/接垫/通孔中的金属发生金属间扩散，从而引起直接金属-金属结合。在一些实施例中，当绝缘材料321或341包含聚合物时，退火温度低于约250℃以避免损坏所述聚合物。举例来说，退火温度(在存在聚合物的情况下)可处于介于约150℃与约250℃之间的范围内，例如为约200℃。退火时间可介于约1小时与3小时之间，例如为约1.5小时。在绝缘材料321或341二者均由例如氧化物或氮氧化物等无机介电材料形成的实施例中，退火温度可更高(其低于约400℃)。举例来说，退火温度(在不存在聚合物的情况下)可处于介于约250℃与约400℃之间的范围内，例如为约325℃，且退火时间可介于约1小时与约3小时之间，例如为约1.5小时。
结构310及330的经结合导电材料可具有可辨别的介面。还可将绝缘材料321熔融结合到绝缘材料341，在绝缘材料321与绝缘材料341之间形成有结合部。举例来说，绝缘材料321及341中的一者中的原子(例如，氧原子)可与绝缘材料321及341中的另一者中的原子(例如，氢原子)形成化学键或共价键(例如，O-H键)。绝缘材料321与341之间的所得结合部为绝缘体-绝缘体结合部，根据各种实施例所述绝缘体-绝缘体结合部可为无机-聚合物结合部、聚合物-聚合物结合部、或无机-无机结合部。在压力使各结构保持在一起的同时可通过退火工艺来克服结合结构的表面中的微小变动。在一些实施例中，可施以约1牛顿至10牛顿的按压力(例如约6牛顿)以将结构310与330按压在一起。混合结合可在约1标准大气压(atm)至约100atm(例如，约5atm)的环境中进行。材料在退火温度下的膨胀可完成所述结合且实质上消除空隙(void)。
在进行结合之前，可例如通过CMP或研磨工艺来制备结构310及330以暴露出触点或薄化所述结构。在一些实施例中，混合结合可能够使连接件具有精细节距(例如小于约5μm)。这样一来，混合结合可使得管芯(例如，管芯101a及101b)能够包括高密度连接。此外，混合结合工艺使得所述两个结构之间的结合部能够不包含焊料材料，且因此可提高封装结构的可靠性及良率。再者，由于在管芯之间不使用连接件，因此混合结合工艺会得到更薄的管芯堆叠。
参照图18，说明当所结合装置中的一者或多者为已知良好管芯(KGD)时的混合结合工艺。在此种实施例中，已知良好管芯测试可需要用于已知良好管芯测试的铝接垫。可将结构405结合到结构410。结构405及结构410可分别为管芯、晶片、封装等的一部分。将通孔415电耦合到金属层420。在所述金属层上形成铝接垫425。绝缘层445是用于已知良好管芯的管芯或晶片的一部份。出于说明目的，提供用于结合具有铝接垫的晶片或管芯的两种可能选择。在管芯或晶片之上形成又一绝缘层450。
在一些实施例中，形成向下到达金属层420的开口。使用导电材料填充开口以形成通往金属层420的通孔430。在一些实施例中，形成向下到达铝接垫425的开口。在一些实施例中，使用导电材料填充开口以形成通孔435。可在通孔430/435之上形成接触接垫441/440。在一些实施例中，可使用各种技术的组合，其中一些接触接垫耦合到铝接垫425且其他接触接垫耦合到金属层420。在一些实施例中，可使用所述两种技术在接触接垫441与接触接垫440之间实现在电学上相同的信号。在一些实施例中，所述结构可逐个连接件(connector-by-connector)地混合使用通孔430及435。
随后，可使用本文中所述结合技术中的任一种(包括如以上针对图17所论述的混合结合)将结构405结合到结构410。
图19说明图15的放大部分，所述放大部分示出来自管芯堆叠中的一者(例如，102a)的层221。在一些实施例中，层221可为经加工晶片111的一部分。通孔120/415被说明为耦合到金属化层130/420。在一些实施例中，通孔120/415可与金属化层130/420电隔离。金属化层130/420被说明为内连线137的一部份且是由交替的导电材料的层与绝缘材料(例如，绝缘材料140/445)的层形成。通孔430可连接到内连线137或另一金属特征，所述另一金属特征的一端电耦合到铝接垫425且另一端耦合到接触接垫441。在一些实施例中，通孔435的一端可直接连接到铝接垫425且另一端直接连接到接触接垫440。
铝接垫425可耦合到内连线137。内连线137之上可形成有保护层490。保护层490中可形成有开口以暴露出形成在保护层490中的与内连线137及铝接垫425耦合的金属触点。铝接垫425可由图案化金属层(图中未示出)形成。铝接垫425之上可形成有另一保护层492且铝接垫425经由形成在保护层492中的开口而显露出。举例来说，为了进行已知良好管芯(KGD)测试，可进行在连接件层495中形成铝接垫425的工艺。在进行已知良好管芯测试之后，可在铝接垫425之上形成绝缘材料494。铝接垫425及绝缘材料494可被形成为例如经加工晶片110(例如以上针对图1所论述)的一部份或薄化经加工晶片111(例如以上针对图3所论述)的一部份。
在一些实施例中，管芯贴合膜496可包含绝缘材料，所述绝缘材料被选择成使得可在管芯贴合膜496与释放层210之间形成熔融结合部。在一些实施例中，管芯贴合膜496可包括适合的粘合剂层(例如以上针对图2所示释放膜210所论述)。相似地，层221之上可形成有绝缘层498，且绝缘层498可被选择成使得可在层221的绝缘层498与层231的管芯贴合膜496之间形成熔融结合部。
图20至图24说明根据在管芯堆叠的前侧上形成连接件的一些实施例的管芯堆叠。图20说明在进行图9中所说明步骤之后的管芯堆叠。可通过释放层211将载体206贴合到管芯堆叠100的背面。载体206可包含与载体205相似的材料，不再对所述材料予以赘述。释放层211可包含与释放层210相似的材料。举例来说，释放层211可为被提供用于将载体206熔融结合到管芯堆叠100的介电层或绝缘层。
参照图21，在贴合载体206之后，可使用适合的工艺移除载体205。在一些实施例中，可将释放层210暴露至紫外光，从而使粘合剂劣化并使得载体205能够脱开。在一些实施例中，可通过研磨或刻蚀等移除载体205。在移除载体205之后，可暴露出接触接垫425(或图1所示125)。在一些实施例中，可通过例如CMP或研磨等机械工艺或通过刻蚀或者通过机械工艺与刻蚀的组合来使绝缘材料450(或图19所示494)凹陷以暴露出接触接垫425/125。
参照图22，在管芯堆叠的前侧上形成连接件985。在一些实施例中，在接触接垫425/125上形成连接件985。在一些实施例中，在经加工晶片511的前侧上形成连接件985。可使用任何适合的工艺形成连接件985且连接件985包括各种构造。在一些实施例中，连接件985可为受控塌陷芯片连接(controlled collapse chip connection，C4)凸块、微凸块、焊料球等。在一些实施例中，可将连接件985耦合到暴露接触接垫425。在其他实施例中，可在经加工晶片111的前侧中制作开口(图中未示出)，所述开口暴露出经加工晶片111的金属特征。在接触接垫上或在开口中形成连接件985。在一些实施例中，在形成连接件985之前，可在接触接垫上或在开口中形成凸块下金属(under bump metallurgy，UBM)层。在所说明实施例中，连接件985具有包含导电材料的下部部分985L及包含焊料材料的上部部分985U。还可将下部部分985L及上部部分985U分别称作导电柱985L及焊料顶盖985U。
可将连接件985耦合到经加工晶片111的导电特征。此种导电特征可包括例如内连线137(参见图19)、通孔(例如，通孔120、130、415、420、430或435(参见图19))或其他金属迹线或金属线。
参照图23，可使用例如以上参照图10所论述的工艺及材料等工艺及材料将堆叠芯片单体化，且不再对其予以赘述。参照图24，根据一些实施例说明经单体化的管芯堆叠102a及102b。可选地，可使用适合的技术移除载体206a及206b。
图25至图27说明根据在管芯堆叠的前侧上形成连接件的一些实施例的管芯堆叠。图25说明在进行图15中所说明步骤之后的管芯堆叠。可通过释放层211将载体206贴合到管芯堆叠100的背面。载体206可包含与载体205相似的材料，不再对所述材料予以赘述。释放层211可包含与释放层210相似的材料。举例来说，释放层211可为被提供用于将载体206熔融结合到管芯堆叠100的介电层或绝缘层。
参照图26，在贴合载体206之后，可使用适合的工艺移除载体205。在一些实施例中，可将释放层210暴露至紫外光，从而使粘合剂劣化且使得载体205能够脱开。在一些实施例中，可通过研磨或刻蚀等移除载体205。例如以上针对图21所论述，在移除载体205之后，可暴露出接触接垫425(或图1所示125)。
使用例如以上针对图22所论述的工艺及材料等工艺及材料在管芯堆叠的前侧上形成连接件985，且不再对其予以赘述。可将连接件985耦合到芯片层221的导电特征。此种导电特征可包括例如内连线137(参见图19)、通孔(例如，通孔120、130、415、420、430或435(参见图19))或其他金属迹线或金属线。
参照图27，可使用例如以上参照图10所论述的工艺及材料等工艺及材料将堆叠芯片单体化，且不再对其予以赘述。根据一些实施例说明经单体化的管芯堆叠102a及102b。可选地，可使用适合的技术移除载体206a及206b。
图28至图44说明根据一些实施例的形成应用封装500的过程中的各种中间步骤。可将应用封装500形成为包括以下装置的组合：存储器管芯堆叠、逻辑管芯堆叠、热芯片堆叠、及其他装置(例如，电源控制器、无线电装置、其他存储器、其他逻辑传感器等)。
参照图28，应用封装500包括经加工晶片510，经加工晶片510包括其中形成有装置的衬底515。尽管衬底515还可由其他III族元素、IV族元素及/或V族元素(例如，硅、锗、镓、砷及其组合)形成，然而衬底515可由硅形成。衬底还可呈绝缘体上硅(SOI)形式。绝缘体上硅衬底可包括形成在绝缘体层(例如，隐埋氧化物及/或类似物)之上的半导体材料(例如，硅、锗及/或类似物)的层，所述绝缘体层形成在硅衬底上。另外，可使用的其他衬底包括多层式衬底，梯度衬底、混合取向衬底、其任意组合及/或类似物。
经加工晶片510可包括若干封装，所述若干封装包括根据以下说明而形成的其他应用封装500。所述多个应用封装500可全部同时形成。在一些实施例中，经加工晶片510包括与所说明应用封装500不同类型或设计的封装。在一些实施例中，经加工晶片510包括封装，所述封装包括以下所论述应用封装500的实施例的不同变型。
应用封装500可包括系统芯片，所述系统芯片包括逻辑区域550、存储器区域560及散热区域570。在一些实施例中，省略散热区域570。在此种实施例中，可理解，与散热区域570相关的以下任何说明并不适用。
仍然参照图28，处理单元520可包括逻辑装置，例如形成在衬底515中的中央处理器(central processing unit)或图形处理单元或者其他适合的处理器。可使用任何适合的技术形成处理单元520。对于使用及理解本申请来说，形成处理单元520的具体策略并不重要。在一些实施例中，处理单元520可为嵌置在经加工晶片510中的单独的管芯。处理单元520可包括晶体管(例如，NMOS晶体管、PMOS晶体管、及CMOS晶体管)、以及其他装置及内连。
可相邻于处理单元520在衬底515中形成通孔525。在一些实施例中，可将通孔525形成为在晶片510中形成的存储器管芯的一部份。在一些实施例中，可将通孔525形成为用于接纳存储器管芯的存储器管芯区的一部份。通孔525可为与内连线530电耦合的导电通孔。在一些实施例中，通孔525中的一者或多者可为虚拟通孔(即，为浮动的或不与衬底515中的任何装置或金属特征电耦合)。可使用与以上针对图1所示通孔120所述的工艺及材料相似的工艺及材料形成通孔525。
可将内连线530耦合到处理单元520、通孔525及通孔535。内连线530可在通孔525与处理单元520之间、处理单元520与连接件或连接件接垫之间、处理单元520与形成在衬底515中的其他装置之间、通孔525与连接件或连接件接垫之间、通孔525与形成在衬底515中的其他装置等之间提供连接。
可使用例如以上针对图1所示内连线130所述的工艺及材料等工艺及材料形成内连线530。可在内连线530内及在内连线530之上形成绝缘材料540以使内连线530的各导电元件电性隔开。可通过例如以上针对图1所示绝缘材料140所述的工艺及材料等工艺及材料形成绝缘材料540。
仍然参照图28，在一些实施例中，散热区域570中的通孔535可为导电通孔(即，耦合到内连线530的通孔)或另一导电特征。在一些实施例中，与上述虚拟通孔525相似，通孔535为虚拟通孔。在一些实施例中，通孔535可包括虚拟通孔与导电通孔的组合。可使用与以上针对图1所示通孔120所述的工艺及材料相似的工艺及材料形成通孔535。
通孔525/535/546是导热的且可被形成为主要为了从衬底515中的产热装置传导出热量。导热通孔525/535/546可穿越衬底515的实质部分，所述实质部分例如为所述衬底的整个深度或衬底515的其中形成有有源装置及无源装置的一部分的整个深度。各实施例还可在衬底515中含有用于其他用途的其他通孔(图中未示出)。
参照图29，可将工件/经加工晶片510翻转并贴合到载体605。总体来说，在后续加工步骤期间，载体605为各种特征(例如，经加工晶片510)提供临时机械及结构支撑。通过此种方式，装置管芯的损坏得到减轻或防止。载体605可包括例如玻璃、陶瓷、块状硅等。在实施例中，使用释放层610将经加工晶片510贴合到载体605。在一些实施例中，载体605可实质上不含有任何有源装置及/或功能性电路系统。在一些实施例中，载体605可包括块状硅，且可通过介电释放层610将经加工晶片510贴合到载体605。在一些实施例中，载体605可包括支撑胶带。
释放层610可包括与以上针对释放层210所论述的材料及工艺一致的材料及工艺。
在一些实施例中，将经加工晶片510贴合到载体605会使用熔融结合工艺，在所述熔融结合工艺中，直接将经加工晶片510的绝缘层(例如，绝缘层540或随后沉积的介电层)结合到介电结合层610或结合到载体605的介电表面以形成绝缘体-绝缘体结合部。
参照图30，在一些实施例中，薄化经加工晶片510以形成经加工晶片511。可通过CMP工艺、刻蚀或其他适合的工艺进行薄化。在进行薄化之后，经加工晶片111可为约10μm至50μm厚，例如为约20μm厚。薄化会暴露出通孔525及通孔535且还会使厚度减小从而提供更好的散热且占用更少的空间。在一些实施例中，薄化还可暴露出处理单元520上的金属特征(图中未示出)。这些金属特征可电连接到或可不电连接到处理单元520内的装置。在一些实施例中，可在处理单元520上形成触点或接触接垫545。在一些实施例中，将接触接垫545耦合到暴露金属特征。在一些实施例中，使用与以上在图1中的接触接垫125的形成过程中所述的工艺及材料相似的工艺及材料形成接触接垫545。可将接触接垫545耦合到嵌置在处理单元520内的导电特征(例如，通孔546、迹线及金属线(例如，530))。
参照图31，将管芯612、614及618结合到经加工晶片511。在一些实施例中，使用例如拾取及放置设备将管芯612、614及618贴合到经加工晶片511。在其他实施例中，可手动地或使用任何其他适合的方法将管芯612、614及618贴合到经加工晶片511。
管芯612可为存储器管芯或其他类型的管芯。举例来说，管芯612可为与以上关于图2所论述的集成电路封装101a或101b相似的存储器管芯。管芯614可为包括导热通孔542及周围材料552的热芯片。在一些实施例中，管芯618为与包括导热通孔541及周围材料551的管芯614相似的热芯片。在其他实施例中，管芯618为另一类型的装置管芯，例如传感器、电源转换器、无线电设备等。使用管芯612、614及618仅是用于说明而不是旨在进行限制。应理解，可在经加工晶片511的其他区域中贴合其他管芯。可将管芯612及614称作散热结构。
在一些实施例中，在单独的工艺中，可分别通过在包含周围材料551或552的晶片中形成通孔(例如，通孔542或541)来制造热芯片614及618。可将晶片单体化成热芯片，例如热芯片614及618。热芯片的晶片可包含半导体材料或绝缘材料。在一些实施例中，热芯片614及618的晶片可包含半导体材料(即，以上针对衬底材料115所述的材料中的一者)。在一些实施例中，热芯片614及618的晶片可包含绝缘材料(即，以上针对图2所示载体205所述的材料中的一者)。
可通过以下方式在周围材料551/552中形成通孔542/541：将掩膜沉积在所述周围材料之上，将所述掩膜图案化，在周围材料551/552中刻蚀凹陷部，沉积晶种层，对所述晶种层进行电镀以填充所述凹陷部并形成所述通孔，以及移除所述掩膜。在一些实施例中，可在晶种层之上使用第二掩膜以防止在除凹陷部以外的其他部位中对所述晶种层进行电镀。在一些实施例中，可使用其他适合的工艺及材料形成通孔542/541。在一些实施例中，可在热芯片614及618的通孔之上形成接触接垫(图中未示出)。可例如使用例如以上针对图1及图18所述的工艺及材料形成接触接垫，且不再对其予以赘述。
仍然参照图31，在一些实施例中，可通过使管芯612的触点对准且直接结合到通孔525、使通孔542对准且直接结合到接触接垫545或通孔546、及使通孔541对准且直接结合到通孔535而将管芯612、614及618混合结合到经加工晶片511。应理解，图31中所说明的通孔与触点的结合仅为实例，且预期经混合结合元件存在其他构造。可使用如以上针对图17所述的工艺及材料施行混合结合(包括通孔与触点的直接结合的任意组合)，不再对所述工艺及材料予以赘述。此外，如以上所论述，作为混合结合的结果，还可在管芯612、614及618上实现绝缘材料的熔融结合。因此，在管芯612、614及618与经加工晶片511之间不需要底部填充胶。
在一些实施例中，通过以下方式将管芯612结合到通孔525、将管芯614结合到接触接垫545或通孔546、且将管芯618结合到通孔535：在经加工晶片511的通孔525/535之上形成共晶型连接件或导电柱，在对准对应的触点之后使管芯612、614及618与经加工晶片522合拢，以及对共晶材料进行回焊以形成实体耦合及电耦合。作为另外一种选择，可在管芯612/614/618上或在管芯612/614/618与经加工晶片511二者上形成共晶型连接件或导电柱。在此种实施例中，可在管芯612/614/618与经加工晶片511之间使用底部填充胶材料，或者作为另外一种选择，例如以下所述的间隙填充材料可提供底部填充能力。
参照图32，在工件之上形成间隙填充材料616以实质上填充管芯612、614及618之间的空间。各工艺及材料可与以上针对图5所示间隙填充材料所述的工艺及材料相同，且不再对其予以赘述。
参照图33，可薄化间隙填充材料616以及管芯612、614及618以形成间隙填充材料617及薄化管芯613、615及619。可通过CMP工艺、研磨、刻蚀或其他适合的工艺进行薄化。薄化会暴露出管芯613中的通孔120、管芯615中的通孔542、及管芯619中的通孔541，且还会使管芯613/615/619的厚度减小从而提供更好的散热且占用更少的空间。在进行薄化之后，管芯613/615/619可为约10μm至50μm厚，例如为约20μm厚。在一些实施例中，间隙填充材料617的顶表面与管芯613/615/619的顶表面在工艺变动内实质上共面。层621包含组合间隙填充材料617及薄化管芯613/615/619。
参照图34，在一些实施例中，将管芯622、624及628分别结合到管芯613、615及619以形成管芯堆叠。在一些实施例中，管芯622、624及628可为与其相应对等管芯613、615及619相同类型的装置、芯片或管芯。在一些实施例中，管芯622、624及628中的一者或多者可为与其相应对等管芯613、615及619不同类型的装置、芯片或管芯。可以与将管芯612、614及618结合到经加工晶片511(如以上针对图31所述)相同的方式将管芯622、624及628分别结合到管芯613、615及619，且此处不再对其予以赘述。具体来说，可通过对管芯622的接触接垫125与通孔120或管芯613的接触接垫进行直接结合而将管芯622混合结合到管芯613。相似地，可通过对管芯624的通孔542与管芯615的通孔542进行直接结合而将管芯624结合到管芯615。相同地，可通过对管芯628的通孔541与管芯619的通孔541进行直接结合而将管芯628结合到管芯619。在一些实施例中，还可对经结合管芯中的每一者的绝缘材料进行熔融结合。
参照图35，在工件之上形成间隙填充材料626以实质上填充管芯622/624/628之间的空间。各工艺及材料与以上关于图32所论述的用于形成间隙填充材料616的工艺及材料相同，且不再对其予以赘述。
参照图36，在一些实施例中，重复进行薄化及贴合图33至图35所示其他管芯的工艺，直到实现期望的管芯堆叠构造。在一些实施例中，存储器立方653可由包括存储器管芯613、623、633及643的四层式存储器管芯堆叠形成。在一些实施例中，对应热芯片堆叠655可由包括热芯片615、625、635及645的四层式热芯片堆叠形成。在一些实施例中，对应热芯片堆叠659可由包括热芯片619、629、639及649的四层式热芯片堆叠形成。在一些实施例中，经加工间隙填充材料657可包括可辨别的层617、627、637及647。在一些实施例中，在所有管芯层中经加工间隙填充材料657将为连续的且在剖视图中不可辨别。可将热芯片堆叠655及659称作散热结构。
在一些实施例中，管芯堆叠655或659可包括其他类型的装置。在一些实施例中，可以与如本文中针对堆叠653、655及659中的任一个所述的方式相同的方式包括其他层。尽管将位于经加工晶片之上的层的数目绘示为所述四个层621、631、641及651，然而应理解，可包括更多的层或更少的层。
在一些实施例中，可通过单独的工艺形成管芯堆叠(即，存储器立方653、热芯片堆叠655及热芯片堆叠659)并将所述管芯堆叠贴合到经加工晶片511。举例来说，可使用以上针对图1至图11或图12至图16所示封装102a或102b所述的工艺来构建存储器立方653。还可通过以下方式使用相似的工艺形成热芯片堆叠655及659：将上述用于形成热芯片堆叠655及659的逐层工艺及材料替换为图1至图11或图12至图16中所说明的工艺。在一些实施例中，可使用具有足够高度的单层热芯片。
图62A至图62D说明单独形成的热芯片堆叠(例如，热芯片堆叠655或659)的各种实施例，所述单独形成的热芯片堆叠被接着贴合到经加工晶片511。由于热芯片堆叠655及659中不形成有有源装置或无源装置，因此各别层的高度并不重要。图62A说明根据一些实施例的单独形成的热芯片堆叠，所述单独形成的热芯片堆叠实质上相似于以上所论述的逐层形成的热芯片堆叠655或659。图62B说明具有比期望高度大的总高度的单独形成的热芯片堆叠，在进行结合之后可根据以上所述薄化工艺来薄化所述单独形成的热芯片堆叠。图62C说明包括具有近似相同高度的两个层的单独形成的热芯片堆叠。图62D说明包括具有变化高度的三个层的单独形成的热芯片堆叠。应理解，可使用任何数目的层且应理解可以任何组合形式对这些实施例加以组合。
参照图37，在一些实施例中，可在工件之上形成金属掩膜665。金属掩膜665可为硬掩膜且此后可将金属掩膜665称作金属硬掩膜665。可使用可选的金属硬掩膜665来进一步传导来自热芯片堆叠655及659以及存储器立方653的热量。可在各种层(例如，第一晶种层以及一个或多个后续材料层)中形成金属硬掩膜665。晶种层(图中未示出)可由铜(Cu)、钨(W)、金(Au)、银(Ag)、铝(Al)、铅(Pb)、锡(Sn)、其合金等制成，且可使用电镀或无电镀覆工艺、ALD、PVD、溅镀、类似工艺或其组合来形成。可使用与晶种层相似的工艺及材料形成所述一个或多个后续材料层。
参照图38，在使用金属硬掩膜665的一些实施例中，可将金属硬掩膜665图案化以形成图案化金属硬掩膜667。可使用任何适合的技术(例如，光刻技术)将金属硬掩膜665图案化。总体来说，光刻技术涉及沉积光刻胶材料(图中未示出)，随后对所述光刻胶材料进行照射(曝光)并进行显影以移除所述光刻胶材料的一部分。其余光刻胶材料可在一些实施例中用作掩膜来刻蚀暴露材料，或者在其他实施例中防止在所述暴露材料上形成其他材料。接着可移除光刻胶。
在一些实施例中，可通过以下方式形成金属硬掩膜665作为图案化金属硬掩膜667：首先形成毯覆晶种层(blanket seed layer)，在晶种层之上形成光刻胶材料，将所述光刻胶层图案化，以及通过镀覆(例如，电镀或无电镀覆)等在所述晶种层的开口中形成金属材料。随后，移除光刻胶并使用湿刻蚀或干刻蚀剥除暴露晶种层。
在一些实施例中，例如图38中所说明，如果使用金属硬掩膜665，则至少将金属硬掩膜665图案化以形成开口667o从而暴露出间隙填充材料层657(参见图36)。另外，可在热芯片堆叠655/659的顶部层645/649的周围材料551/552之上形成开口667o。在一些实施例中，还可在衬底115之上或在存储器立方653的顶部层643的绝缘材料140之上形成开口。
仍然参照图38，使用切削技术670将堆叠653、655及659中的每一者之间的间隙填充材料层657向下切削到经加工晶片511的表面以形成开口680(参见图39)。切削技术670可包括使用适合于间隙填充材料的刻蚀剂的干刻蚀、湿刻蚀、各向异性刻蚀、或等离子体刻蚀。切削技术670可包括激光制作多条通道以实现期望深度轮廓。切削技术670可包括机械工艺，例如被设定成切削到期望深度的锯切。还可使用上述切削技术670的组合。使用等离子体刻蚀技术来实现间隙填充材料的平滑壁轮廓可为期望的。
仍然参照图38，从工件将由经加工晶片511形成的多个封装(例如，应用封装500)单体化，从而得到经单体化应用封装501(参见图39)。可通过任何可接受工艺(包括等离子体切割、激光切割、机械锯切或其组合)进行单体化671。单体化在工件的切割道或切割路上穿过非封装区(位于图28所示550/560/570之外)。单体化切穿经加工晶片511并向下到达释放层610。在一些实施例中，单体化可继续穿过释放层610且可继续进入载体605中或穿过载体605。
在执行等离子体切割以进行单体化671或者执行刻蚀或等离子体刻蚀以进行切削技术670的实施例中，可在形成开口667o之前使用图案化金属硬掩膜667作为等离子体切割/刻蚀掩膜。可在进行等离子体切割/刻蚀以界定将被刻蚀或将被切割的区域之前形成图案化金属硬掩膜667中的开口667e。
在一些实施例中，可临时在图案化金属硬掩膜667之上且在间隙填充材料层657的一些部分之上形成一个或多个掩膜675(例如，光刻胶)以保护图案化金属硬掩膜667及间隙填充材料层657的所述一些部分不受刻蚀或等离子体切割影响。当切削及单体化完成时，移除所述一个或多个掩膜675。
对应用管芯501进行等离子体切割的优点是：在使用间隙填充材料657的情况下，可通过等离子体切割来实现平滑侧壁轮廓。可使用例如以上针对图10所述的工艺及材料等工艺及材料执行等离子体切割，不再对所述工艺及材料予以赘述。
参照图39，通过使用图案化金属硬掩膜667，在一些实施例中可执行刻蚀672(由箭头说明)以在热芯片堆叠655/659的周围材料551/552中形成沟槽(图40所示681)。在一些实施例中，还可同时刻蚀衬底115或存储器立方653的顶部层643的绝缘材料140以在其中形成沟槽。在一些实施例中，可在多个步骤中使用用于保护一些区域不被刻蚀的保护性掩膜(图中未示出)来执行刻蚀672从而形成具有不同深度的沟槽。
以上所论述的单体化671及间隙填充切削670会在管芯堆叠之间形成开口680，且会形成将形成层结构679的改性层621’、631’、641’及651’。
参照图40，刻蚀672会在顶部层651’中形成沟槽681。沟槽681可为约1μm至约40μm深，例如为约5μm深，且可一路穿越顶部管芯651’的周围材料551/552并进入到下方的层(例如，641’或631’)中。沟槽681可通过增大热芯片堆叠655/659与热界面材料(图42所示690)之间的接触表面积来帮助散热且可缩短所述热界面材料与导热通孔之间的距离。相同地，存储器立方653的顶部层643中的沟槽681还可增大表面积且缩短热界面材料690与导热通孔之间的距离。
参照图41，在进行切割之后，从封装501移除载体605。移除载体505可包括对释放层610施加紫外光辐射、机械研磨工艺、回蚀工艺、加热工艺、其组合等。
在经加工晶片511的前侧上形成连接件685。可使用任何适合的工艺形成连接件685且连接件685包括各种构造。在一些实施例中，连接件685可为受控塌陷芯片连接(C4)凸块、微凸块、焊料球等。举例来说，可在经加工晶片511的前侧中制作开口(图中未示出)，所述开口暴露出经加工晶片511的金属特征。在开口中形成连接件685。在一些实施例中，可在形成连接件685之前在开口中形成凸块下金属(UBM)层。在所说明实施例中，连接件685具有包含导电材料的下部部分685L及包含焊料材料的上部部分685U。还可将下部部分685L及上部部分685U分别称作导电柱685L及焊料顶盖685U。
可在逻辑区域550、存储器区域560及/或散热区域570中将连接件685耦合到经加工晶片511的导电特征。此种导电特征可包括例如内连线530(参见图28)、通孔(例如，通孔546、525或535(参见30))或其他金属迹线或金属线。
参照图42，在应用封装501之上形成热界面材料(thermal interface material，TIM)690。在一些实施例中，在管芯堆叠653/655/659之上且在管芯堆叠653/655/659的各个侧(包括所述管芯堆叠的侧壁682)上、在所述管芯堆叠之间、在开口680中、并且在沟槽681中分配热界面材料690。在一些实施例中，在管芯堆叠653/655/659之上分配热界面材料690，此包括将充足的材料挤压到开口680及沟槽681中。热界面材料690是具有良好导热性(thermal conductivity)的材料，所述导热性可大于约5瓦/米*度(W/m*K)且可等于或高于约50W/m*K或100W/m*K。
参照图43，可将封装501耦合到封装组件691，封装组件691可为封装衬底、插入体(interposer)、印刷电路板(Printed Circuit Board，PCB)等。在一些实施例中，封装组件691包括对位于封装组件691的相对两侧上的电连接件(例如，金属接垫(图中未示出)及/或焊料球692)进行内连的金属迹线及/或通孔693(使用虚线说明)。还可将例如电阻器、电容器、变压器等分立的无源装置(图中未示出)结合到封装组件691。将焊料球692贴合到封装组件691，其中应用封装501及连接件685位于封装组件691的相对两侧上。应用封装501及封装组件691(及其他所贴合装置)组合起来称作封装699。
仍然参照图43，安装散热器695。散热器695包括上部部分695U及下部部分695L，上部部分695U与下部部分695L可为一个整件或者为两个或更多个单独的件。上部部分695U覆盖在整个封装699之上且接触位于封装699的相对两侧上的下部部分。在一些实施例中，下部部分695L仅在周边处位于封装699的两个相对侧上。在一些实施例中，下部部分695L可完全环绕封装699的周边。在一些实施例中，下部部分695L可在两个或更多个侧上的多个区段中局部地环绕封装699的周边，各所述侧中的至少两个侧彼此相对。在一些实施例中，仅存在上部部分695U。在一些实施例中，下部部分695L可相对于上部部分695U的底部延伸但不会一路延伸到封装组件691。在一些实施例中，可通过粘合剂694将下部部分695L贴合到封装组件691。
粘合剂694可具有比热界面材料690的导热性低的导热性。粘合剂694可具有比热界面材料690好的粘合能力。
在散热器695的安装中，向下推动散热器695。这样一来，可将热界面材料690沿着堆叠管芯的侧壁682(参见图42)挤压及推动到开口680及沟槽681中。所得热界面材料690包括顶部部分690A、侧壁部分690B、间隙填充部分690C、及沟槽填充部分690D。热界面材料侧壁部分690B可形成或可不形成包围应用封装501的环。在一些实施例中，热界面材料侧壁部分690B可延伸低过应用管芯501且可接触封装组件691。
散热器695具有高导热性且可使用金属、金属合金等形成。举例来说，散热器695可包含例如Al、Cu、Ni、Co等金属或其合金。散热器695也可由选自由碳化硅、氮化铝、石墨等组成的群组中的复合材料形成。
图44说明根据一些实施例的封装装置。在图44中，单独地形成管芯堆叠653、655及659，且接着将管芯堆叠653、655及659贴合到经加工晶片511。在将管芯堆叠653、655及659贴合到经加工晶片511之后，可使用例如以上针对图36至图43所论述的工艺及材料等工艺及材料形成封装装置。具体来说，在将管芯堆叠653、655及659贴合到经加工晶片511之后，例如以上针对图32所示间隙填充材料616所论述，可例如在所贴合管芯之上且在所述所贴合管芯之间涂覆间隙填充材料。所述工艺可接着以例如以上针对图37至图43所论述的方式进行。
在图44的所说明实施例中，管芯堆叠653是与以上针对图24或图27所论述的管芯堆叠102a相似的管芯堆叠。在一些实施例中，可移除背面载体206a，而在其他实施例中，可使背面载体206a保留原样或薄化。使用连接件985将管芯堆叠653贴合到经加工晶片511。通过例如以上所论述的混合结合将管芯堆叠655及659贴合到经加工晶片511。
图45至图58说明根据一些实施例的在形成应用封装的过程中的各种中间步骤。
参照图45，应用封装500包括薄化的经加工晶片511，薄化的经加工晶片511可包括图28所示经加工晶片510的特征且可使用图28所示经加工晶片510的工艺及材料形成，以上已阐述了所述特征以及所述工艺及材料且因此不再对其予以赘述。相同地，可使用如上所述的工艺及材料将经加工晶片510结合到载体605(图29)并进行薄化(图30)。
将管芯612以及热金属件715及719结合到经加工晶片511。在一些实施例中，使用例如拾取及放置设备将管芯612以及热金属件715及719贴合到经加工晶片511。在其他实施例中，可手动地或使用任何其他适合的方法将管芯612以及热金属件715及719贴合到经加工晶片511。可将热金属件715/719称作散热结构。
管芯612可为与如以上针对图31所述的管芯612一致的管芯。
热金属件715及719可为具有预制尺寸的热金属主体材料，所述预制尺寸分别适合于经加工晶片511的安装区域在逻辑区域550之上的占用面积及所述安装区域在散热区域570之上的占用面积。在一些实施例中，可将热金属件715及719的厚度选择成所述层(参见图48所示721)的期望厚度。举例来说，可将厚度选择成约20μm。在一些实施例中，可将热金属件715及719的厚度选择成比所述层(图48所示721)的期望厚度大的厚度。热金属件的材料可包括例如Al、Cu、Ni、Co等金属或其合金。
仍然参照图45，可使用如以上针对图31所述的工艺及材料将管芯612结合到经加工晶片511。
可将热金属件715及719结合到经加工晶片511的逻辑区域550及散热区域570。在一些实施例中，可在经加工晶片的逻辑区域550之上形成金属接垫710。金属接垫710可相对于经加工晶片511的顶表面突出或可不相对于经加工晶片511的顶表面突出。金属接垫710可对应于例如以上针对图30所述的触点或接触接垫545且可在经加工晶片511的逻辑区域550中耦合到一个或多个通孔546。在一些实施例中，可在经加工晶片511的散热区域570之上形成金属接垫711且将金属接垫711耦合到通孔535。在一些实施例中，金属接垫711可相对于经加工晶片511的顶表面突出。可例如使用例如以上针对图1及图18所述的工艺及材料等工艺及材料形成金属接垫711以形成触点，且不再对其予以赘述。
在一些实施例中，可通过将热金属件715及719的金属表面对准且直接结合到经加工晶片511而将热金属件715及719混合结合到经加工晶片511。应理解，图45中所说明的通孔与触点的结合仅为实例，且预期经混合结合元件存在其他构造。可使用如以上针对图17所述的工艺及材料等工艺及材料施行混合结合(包括通孔与触点的混合结合的任意组合)，不再对所述工艺及材料予以赘述。举例来说，可将热金属件715及719的结合表面视作用于混合结合的大触点(large contact)，其可用于结合至金属接垫710或711等其他触点，或是结合至例如通孔535或546等通孔(参见图30)。在使用管芯612的情形中，在金属件715/719与经加工晶片511之间不需要底部填充胶。
在一些实施例中，通过以下方式将金属件715结合到通孔546或金属接垫710且将金属件719结合到通孔535或金属接垫711：在金属件715/719与经加工晶片511之间的结合点处形成共晶型连接件或导电柱，在对准对应的触点之后使金属件715/719与经加工晶片511合拢，以及对共晶材料进行回焊以形成实体耦合及电耦合。可在结合点的任一侧上或在结合点的两侧上(即，在金属件715/719上及/或在经加工晶片511上)形成共晶型连接件或导电柱。在此种实施例中，可在管芯612与经加工晶片511之间且在金属件715/719与经加工晶片511之间使用底部填充胶材料，或者作为另外一种选择，例如以下所述的间隙填充材料可提供底部填充能力。
参照图46，在工件之上形成间隙填充材料616以实质上填充管芯612与热金属件715及719之间的空间。各工艺及材料可与以上针对图32所示间隙填充材料所述的工艺及材料相同，且不再对其予以赘述。
参照图47，可薄化间隙填充材料616及管芯612以形成间隙填充材料617及薄化管芯613。可通过CMP工艺、研磨、刻蚀或其他适合的工艺进行薄化。薄化会暴露出管芯613中的通孔120且还会使管芯613的厚度减小以提供更好的散热且占用更少的空间。在热金属件715/719比期望厚度厚的一些实施例中，还会薄化热金属件715/719。举例来说，热金属件715/719可比期望厚度厚，但比管芯612薄。在薄化之后，包括薄化管芯613、热金属件715/719、及薄化间隙填充材料617的层721可为约10μm至50μm厚，例如为约20μm厚。在一些实施例中，间隙填充材料617的顶表面与管芯613的顶表面及热金属件715/719的顶表面在工艺变动内实质上共面。
参照图48，在一些实施例中，将管芯622及热金属件725及729分别结合到管芯613以及热金属件715及719以形成管芯堆叠及热金属主体。在一些实施例中，管芯622可为与613相同类型的装置、芯片或管芯。在一些实施例中，管芯622可为与管芯613不同类型的装置、芯片或管芯。如以上针对图45所述，可以与将管芯612、614及618结合到经加工晶片511相同的方式将管芯622结合到管芯613且可将金属件625/629分别结合到金属件615/619，且此处不再对其予以赘述。具体来说，可通过对管芯622的接触接垫125与通孔120或管芯613的触点进行直接结合而将管芯622混合结合到管芯613。相似地，可通过对热金属件725及热金属件715各自的表面进行直接结合而使热金属件725与热金属件715结合。相同地，可通过对热金属件729及热金属件719各自的表面进行直接结合而使热金属件729与热金属件719结合。在一些实施例中，还可对管芯613的绝缘材料与管芯622的绝缘材料进行熔融结合。对各金属件进行直接结合可得到跨越热金属件715及725与热金属件719及729之间的整个界面的经实质结合的界面。
参照图49，在工件之上形成间隙填充材料626以实质上填充管芯622与热金属件725及729之间的空间。各工艺及材料与如以上关于图46所论述的用于形成间隙填充材料616的工艺及材料相同，且不再对其予以赘述。
参照图50，在一些实施例中，重复进行薄化及贴合图47至图49所示其他管芯及热金属件的工艺，直到实现期望的管芯堆叠构造及热金属构造。在一些实施例中，存储器立方653可由包括存储器管芯613、623、633及643的四层式存储器管芯堆叠形成。在一些实施例中，对应热金属主体755可由包括金属件715、725、735及745的四层式热金属件堆叠形成。在一些实施例中，对应热金属主体759可由包括热金属件719、729、739及749的四层式热金属件堆叠形成。在一些实施例中，经加工间隙填充材料657可包括可辨别的层617、627、637及647。在一些实施例中，在所有管芯层中经加工间隙填充材料657将为连续的且在剖视图中不可辨别。可将热金属主体755/759称作散热结构。
在一些实施例中，可通过单独的工艺形成管芯堆叠(即，存储器立方653、热金属主体755及热金属主体759)中的每一者并将所述管芯堆叠中的每一者贴合到经加工晶片511。举例来说，可使用以上针对图1至图11或图12至图16所述的工艺来构建存储器立方653。还可通过以下方式使用相似的工艺形成热金属主体755及759：将上述用于形成热金属主体的逐层工艺及材料替换为图1至图11或图12至图16中所说明的工艺。作为另外一种选择，可使用单层热金属主体。
图63A至图63D说明单独形成的热金属主体755及759的各种替代性实施例，单独形成的热金属主体755及759被接着贴合到经加工晶片511。由于热金属主体755及759中不形成有有源装置或无源装置，因此各别层的高度并不重要。图63A说明根据一些实施例的单独形成的热金属主体，所述单独形成的热金属主体实质上相似于以上所论述的逐层形成的热金属主体755及759。图63B说明具有比期望高度大的总高度的单独形成的热金属主体，在进行结合之后可薄化所述单独形成的热金属主体。图63C说明包括具有近似相同高度的两个层的单独形成的热金属主体。图63D说明包括具有变化高度的三个层的单独形成的热金属主体。应理解，可使用任何数目的层且应理解可以任何组合形式对这些实施例加以组合。
参照图51，在一些实施例中，可在已对所有管芯613、623、633及643进行加工(贴合及薄化)之后且在已形成热金属主体755及759二者之后在工件之上形成间隙填充材料754而非逐层涂覆间隙填充材料。可在整个工件之上形成间隙填充材料754并将间隙填充材料754薄化成使得间隙填充材料的顶表面与管芯堆叠653的顶表面及热金属主体755及759的顶表面在工艺变动内实质上共面。在此种实施例中，间隙填充材料754将不具有可辨别的层，而是将为连续的。
参照图52，根据一些实施例，在工件之上形成金属掩膜665。可使用例如以上针对图37所述的工艺及材料等工艺及材料形成金属掩膜665，不再对所述工艺及材料予以赘述。
参照图53，可使用例如以上针对图38所述的工艺及材料等工艺及材料将金属掩膜665图案化，不再对所述工艺及材料予以赘述。
仍然参照图53，使用切削技术670将管芯堆叠653与热金属主体755及759之间的间隙填充材料657/754向下切削到经加工晶片511的表面以形成开口680(参见图54)。切削技术670可与如以上针对图38所述的切削技术670相同，且不再对其予以赘述。
仍然参照图53，从工件将由经加工晶片511形成的多个管芯封装(例如，应用封装500)单体化，从而得到经单体化应用封装501(参见图54)。单体化671可与如以上针对图38所述的单体化技术671相同，且不再对其予以赘述。
参照图54，以上所论述的单体化671及间隙填充切削670会在管芯堆叠653与热金属主体655及659之间形成开口680，且会形成层结构779的改性层721’、731’、741’及751’。
参照图55，在进行单体化之后，从应用封装501移除载体505。移除载体505可包括对释放层610施加紫外光辐射、机械研磨工艺、回蚀工艺、加热工艺、其组合等。
使用例如以上针对图41所论述的工艺及材料等工艺及材料在应用封装501的经加工晶片511的前侧上形成连接件685，不再对所述工艺及材料予以赘述。
参照图56，除使用热金属主体755及759来取代热芯片655及659以外，以与以上针对图42所论述的方式相同的方式在应用封装501之上形成热界面材料690。
参照图57，可使用例如以上针对图43所论述的工艺及材料等工艺及材料将应用封装501耦合到封装组件691，不再对所述工艺及材料予以赘述。
仍然参照图57，可使用例如以上针对图43所论述的工艺及材料等工艺及材料安装散热器695，不再对所述工艺及材料予以赘述。
图58说明根据一些实施例的封装装置。在图58中，管芯堆叠653与热金属主体755及759是单独地形成，且被接着贴合到经加工晶片511。在将管芯堆叠653及热金属主体755及759贴合到经加工晶片511之后，可使用例如以上针对图50至图57所论述的工艺及材料等工艺及材料来形成封装装置。具体来说，在将管芯堆叠653、755及759贴合到经加工晶片511之后，例如以上针对图51所示间隙填充材料754所论述，可例如在所贴合管芯之上且在所述所贴合管芯之间涂覆间隙填充材料。所述工艺可接着以例如以上针对图51至图57所论述的方式进行。
在图58的所说明实施例中，管芯堆叠653是与如以上针对图24或图27所论述的管芯堆叠102a相似的管芯堆叠。在一些实施例中，可移除背面载体206a，而在其他实施例中，可使背面载体206a保留原样或薄化。使用连接件985将管芯堆叠653贴合到经加工晶片511。通过例如以上所论述的混合结合将热金属主体755及759贴合到经加工晶片511。
图59至图61说明用于耗散在经加工晶片511及管芯堆叠653中产生的热量的热量路径。图59对应于与图43一致的实施例。热量可通过导热通孔来耗散。图60对应于与图57一致的实施例。热量可通过导热通孔及热金属主体来耗散。除管芯堆叠653中不设置导热通孔以外，图61对应于与图57相似的替代性实施例。这样一来，散热是通过相邻的热金属主体755/759来执行。
各实施例耗散来自堆叠管芯封装的热量。各实施例包括晶片上晶片混合结合、晶片上芯片混合结合、及芯片上芯片混合结合来进行高效热传导而不使用中间连接材料。各实施例包括通过混合结合而使不同大小或类型的芯片彼此贴合的能力。各实施例包括对间隙填充材料进行等离子体切割及等离子体刻蚀以在各管芯之间及在各封装组件之间得到平滑侧壁。在一些实施例中，存储器立方是由多个存储器管芯以堆叠构造、以芯片上芯片构造、晶片上芯片构造、或晶片上晶片构造形成。在一些实施例中，在晶片级装置(例如，在系统级封装构造中所使用的处理单元晶片)上形成堆叠封装。存储器立方可作为单一封装沉积在堆叠封装上或逐层地沉积在所述堆叠封装上。热芯片或热金属主体可被形成为挨靠存储器立方以进行散热。散热器可通过热界面材料贴合到装置。一些实施例使用以混合结合技术直接结合的热通孔。此种技术提供结合而不使用可能抑制散热的底部填充胶或层间模塑化合物。一些实施例具有金属硬掩膜，所述金属硬掩膜可用于将热硅穿孔连接到热界面材料。一些实施例在散热特征中具有用于增大界面表面区域接触的沟槽。
一个实施例为一种封装结构的制造方法，所述方法包括：将多个第一管芯的第一表面结合到晶片，其中所述多个第一管芯中的每一者分别处于所述晶片的各自封装区域中。将第一间隙填充材料沉积到所述多个第一管芯之上。薄化所述多个第一管芯及第一间隙填充材料，从而在所述多个第一管芯的第二表面处暴露出导电穿孔。将多个第二管芯中的第二管芯结合到所述多个第一管芯中的每一者且将第二间隙填充材料沉积到所述多个第二管芯之上。薄化所述多个第二管芯及第二间隙填充材料，从而在所述多个第二管芯的第二表面处暴露出导电穿孔。所述方法包括将第一间隙填充材料及第二间隙填充材料单体化，所述单体化形成包括所述多个第一管芯中的第一管芯及所述多个第二管芯中的第二管芯的管芯堆叠。
在一些实施例中，所述芯片包括一个或多个有源装置及一个或多个暴露金属特征，且其中将所述多个第一管芯的所述第一表面结合到所述芯片包括：将所述多个第一管芯中的第一管芯中的金属特征对准所述芯片的对应的暴露金属特征；以及将所述第一管芯中的所述金属特征结合到所述芯片的所述对应的暴露金属特征，其中所述第一管芯中的所述金属特征在不使用共晶材料的情况下耦合到所述第一管芯的导电穿孔。在一些实施例中，所述管芯堆叠还包括所述晶片的经单体化部分。在一些实施例中，所述晶片是其中不形成有任何有源装置的载体。在一些实施例中，所述的方法还包括：在单体化之前，将背面载体贴合到所述多个第二管芯的所述第二表面；移除所述晶片；以及在所述多个第一管芯的所述第一表面上形成多个连接件。在一些实施例中，所述结合所述第二管芯包括：将接触接垫结合到导电穿孔；以及将所述第二管芯的介电材料在所述第一管芯与所述第二管芯的界面处结合到所述第一管芯的介电材料。在一些实施例中，所述将所述管芯堆叠单体化包括等离子体切割。在一些实施例中，所述的方法还包括：在所述晶片的逻辑区中形成逻辑装置，其中所述多个第一管芯及所述多个第二管芯在侧向上与所述逻辑区隔开；以及将导电元件结合到所述逻辑装置的金属特征，其中所述管芯堆叠包括所述逻辑装置及所述导电元件。在一些实施例中，所述导电元件包括热芯片堆叠，所述热芯片堆叠具有结合到所述逻辑装置的所述金属特征的导电通孔。在一些实施例中，所述导电元件包括结合到所述逻辑装置的所述金属特征的热金属主体。
另一实施例为一种管芯堆叠结构，所述管芯堆叠结构包括第一装置、第二装置及第三装置。第一装置包括半导体衬底，其中所述半导体衬底具有设置在所述半导体衬底的表面处的金属特征且包括有源元件。第二装置包括衬底及多个导电通孔，所述多个导电通孔穿越所述衬底的整个厚度。所述多个导电通孔在衬底中设置成在第二装置的第一表面处对准第一装置的相邻的多个导电通孔。所述多个导电通孔的第一导电通孔结合到第一装置的金属特征。第三装置包括设置在第三装置的表面处的金属特征，其中所述第三装置的所述金属特征结合到所述第一导电通孔。管芯堆叠结构还包括间隙填充材料，所述间隙填充材料设置在第二装置的侧壁上及第三装置的侧壁上。
在一些实施例中，所述多个导电通孔中的一者或多者包括接触接垫。在一些实施例中，所述第一装置的接触接垫在不使用共晶材料的情况下结合到所述第二装置的第一导电通孔，且其中所述第一装置的第一导电通孔在不使用共晶材料的情况下结合到所述第二装置的第二导电通孔。在一些实施例中，所述间隙填充材料设置在所述第一装置的侧壁上。在一些实施例中，所述第一装置、所述第二装置、及所述第三装置中的每一者还包括：顶部绝缘材料，位于各自的顶表面上；以及底部绝缘材料，位于各自的底表面上，其中在所述第一装置与所述第二装置的界面处，所述第一装置的所述顶部绝缘材料结合到所述第二装置的所述底部绝缘材料。
另一实施例为一种封装结构，所述封装结构包括：衬底，其中所述衬底包括逻辑区域、存储器区域、第一表面及与所述第一表面相对的第二表面，所述第一表面上形成有连接件。所述封装结构包括逻辑装置及存储器管芯堆叠，所述逻辑装置在逻辑区域中形成在衬底中，所述存储器管芯堆叠在存储器区域中贴合到所述衬底的第二表面。所述封装结构还包括第一散热结构及热界面材料，所述第一散热结构在逻辑区域中贴合到衬底的第二表面，所述热界面材料设置在存储器管芯堆叠及第一散热结构之上。散热体设置在所述热界面材料之上且接触所述热界面材料。
在一些实施例中，述衬底还包括散热区域，所述封装结构还包括：第二散热结构，在所述散热区域中贴合到所述衬底的所述第二表面。在一些实施例中，所述第一散热结构包括多个热芯片，所述热芯片中的每一者包括：多个导电通孔，形成在周围材料中，其中所述多个导电通孔中的每一者穿越所述周围材料的整个厚度。在一些实施例中，所述多个热芯片中的第一热芯片包括被嵌入到所述周围材料的顶表面中的多个热界面材料条带。在一些实施例中，述第一散热结构包括热金属主体。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本发明实施例的各个方面。所属领域中的技术人员应知，其可容易地使用本发明实施例作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的及/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本发明实施例的精神及范围，而且他们可在不背离本发明实施例的精神及范围的条件下对其作出各种改变、替换、及变更。

Claims (1)

1.一种封装结构的制造方法，其特征在于，包括：
将多个第一管芯的第一表面结合到晶片，所述多个第一管芯中的每一者分别处于所述晶片的各自封装区域中；
将第一间隙填充材料沉积到所述多个第一管芯之上；
薄化所述多个第一管芯及所述第一间隙填充材料，从而在所述多个第一管芯的第二表面处暴露出导电穿孔；
将多个第二管芯中的第二管芯结合到所述多个第一管芯中的每一者；
将第二间隙填充材料沉积到所述多个第二管芯之上；
薄化所述多个第二管芯及所述第二间隙填充材料，从而在所述多个第二管芯的第二表面处暴露出导电穿孔；以及
将所述第一间隙填充材料及所述第二间隙填充材料单体化，所述单体化形成包括所述多个第一管芯中的第一管芯及所述多个第二管芯中的第二管芯的管芯堆叠。
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