CN107622982A - 芯片封装结构 - Google Patents

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Abstract

一种芯片封装结构，芯片封装结构包括：一第一芯片、一第二芯片及一第三芯片。第二芯片位于第一芯片与第三芯片之间。此芯片封装结构包括一第一模塑层围绕第一芯片。此芯片封装结构包括一第二模塑层围绕第二芯片。此芯片封装结构包括一第三模塑层围绕第三芯片、第一模塑层及第二模塑层。

Description

芯片封装结构
技术领域
本公开实施例涉及一种半导体技术，且特别涉及一种芯片封装结构及其制造方法。
背景技术
半导体集成电路(IC)工业已经经历了快速增长。IC材料和设计中的技术进展已经产生了多代IC。每一代IC都比前一代IC具有更小和更复杂的电路。然而，这些进展也已增加处理和制造IC的复杂度。
在IC演进的过程中，功能密度(即，每芯片面积的内连装置的数量)普遍增大，而几何尺寸(即，可以使用制造工艺产生的最小部件(或线))却减小。这种按比例缩小工艺通常因生产效率提高及相关成本降低而带来了益处。
然而，由于特征部件(feature)尺寸不断减小，制造工艺变得更加难以实施。因此，在尺寸越来越小的情形下形成可靠的半导体装置成为了一种挑战。
发明内容
根据一些实施例，提供一种芯片封装结构，包括︰一第一芯片、一第二芯片及一第三芯片。第二芯片位于第一芯片与第三芯片之间。此芯片封装结构包括一第一模塑层围绕第一芯片。此芯片封装结构包括一第二模塑层围绕第二芯片。此芯片封装结构包括一第三模塑层围绕第三芯片、第一模塑层及第二模塑层。
根据一些实施例，本公开提供一种芯片封装结构，包括︰一第一芯片、一第二芯片及一第三芯片。第二芯片位于第一芯片与第三芯片之间。此芯片封装结构包括一第一模塑层围绕第一芯片及第二芯片。第一模塑层为单层结构。此芯片封装结构包括一第二模塑层围绕第三芯片及第一模塑层。第一模塑层的一第一下表面及第二模塑层的一第二下表面为共平面。
根据一些实施例，本公开提供一种芯片封装结构结构的制造方法，上述方法包括形成一模塑结构围绕一第一芯片及位于第一芯片上方的一第二芯片。上述方法包括将模塑结构、第一芯片及第二芯片设置于一承载基底上方。上述方法包括提供一第三芯片于第二芯片上。上述方法包括形成一第一模塑层于承载基底上方且围绕第三芯片及模塑结构。第一模塑层及承载基底由不同材料所构成。上述方法包括移除承载基底。
附图说明
图1A至图1H绘示出根据一些实施例的芯片封装结构的制造方法于不同阶段的剖面示意图。
图1C-1及图1H-1绘示出根据一些实施例的图1C及图1H中芯片封装结构的上视图。
图2A至图2H绘示出根据一些实施例的芯片封装结构的制造方法于不同阶段的剖面示意图。
图2B-1及图2H-1绘示出根据一些实施例的图2B及图2H中芯片封装结构的上视图。
附图标记说明：
100、400 封装体
100e 边缘
110、220 承载基底
120、230 粘着层
130、170、240 芯片结构
130a、132b、138a、162、170a、172a、178a、182、212、242a、248a、249a、254 上表面
132、172、242 芯片
132a、146、172b、186、256 下表面
134、174、244、262 介电层
136、176、246 接合垫
138、178、248 内连结构
139、179、249 钝化护层
140、180、250 模塑层
150、190 绝缘层
152、192 孔洞
160、210 导电柱体
132c、172c、144、154、184、194、252 侧壁
200、200a、300、500 芯片封装结构
260 接线结构
264 接线层
266 导电垫
268 导电介层连接窗
270 导电凸块
具体实施方式
以下的公开内容提供许多不同的实施例或范例，以实施本公开的不同特征部件。而以下的公开内容是叙述各个构件及其排列方式的特定范例，以求简化本公开内容。当然，这些仅为范例说明并非用以限定本公开。举例来说，若是以下的公开内容叙述了将一第一特征部件形成于一第二特征部件之上或上方，即表示其包含了所形成的上述第一特征部件与上述第二特征部件是直接接触的实施例，亦包含了尚可将附加的特征部件形成于上述第一特征部件与上述第二特征部件之间，而使上述第一特征部件与上述第二特征部件可能未直接接触的实施例。另外，本公开内容在各个不同范例中会重复标号及/或文字。重复是为了达到简化及明确目的，而非自行指定所探讨的各个不同实施例及/或配置之间的关系。
再者，在空间上的相关用语，例如＂下方＂、＂之下＂、＂下＂、＂上方＂、＂上＂等等在此处是用以容易表达出本说明书中所绘示的附图中元件或特征部件与另外的元件或特征部件的关系。这些空间上的相关用语除了涵盖附图所绘示的方位外，还涵盖装置于使用或操作中的不同方位。此装置可具有不同方位(旋转90度或其他方位)且此处所使用的空间上的相关符号同样有相应的解释。可理解的是可以在方法进行之前、期间和之后进行额外的操作，并且对于上述方法的其他实施例，可以替换或排除上述一些的操作。
图1A至图1H绘示出根据一些实施例的芯片封装结构的制造方法于不同阶段的剖面示意图。图1C-1及图1H-1绘示出根据一些实施例的图1C及图1H中芯片封装结构的上视图。图1C绘示出根据一些实施例的沿着图1C-1的I-I’剖线的封装体100剖面示意图。图1H绘示出根据一些实施例的沿着图1H-1的I-I’剖线的芯片封装结构300剖面示意图。
如图1A所示，根据一些实施例，提供一承载基底110。根据一些实施例，承载基底110用以在后续的工艺步骤过程中提供临时性的物理及结构支撑。根据一些实施例，承载基底110包括玻璃、氧化硅、氧化铝、或其组合等等。根据一些实施例，承载基底110包括一晶片。
如图1A所示，根据一些实施例，一粘着层120形成于承载基底110上方。根据一些实施例，粘着层120包括任何适合的粘着材料，例如高分子材料。举例来说，根据一些实施例，粘着层120包括紫外(UV)光胶，其暴露于UV光胶时会失去粘性。在一些实施例中，粘着层120包括双面粘性胶带。粘着层120利用层压(lamination)工艺、旋涂工艺或另一适合工艺而形成。
如图1A所示，根据一些实施例，提供多个芯片结构130于粘着层120上方。根据一些实施例，每一芯片结构130包括一芯片132、一介电层134、多个接合垫136、多个内连结构138以及一钝化护层139。根据一些实施例，介电层134形成于芯片132上方。
根据一些实施例，介电层134包括硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟化硅酸盐玻璃(FSG)、低介电常数(low-k)材料、多孔介电材料或其组合。根据一些实施例，介电层134可利用化学气相沉积(chemical vapor deposition,CVD)工艺、高密度等离子体化学气相沉积(high density plasma CVD,HDPCVD)工艺、旋涂工艺、溅镀工艺或其组合而形成。
根据一些实施例，接合垫136形成于介电层134内。根据一些实施例，接合垫136电性连接至形成于芯片132内部/上方的装置(未绘示)。根据一些实施例，内连结构138形成于对应的接合垫136上方。
根据一些实施例，内连结构138包括导电柱体或导电凸块。根据一些实施例，钝化护层139形成于介电层134上方且围绕内连结构138。钝化护层139包括高分子材料或另一适合的绝缘材料。
如图1B所示，根据一些实施例，一模塑层140形成于承载基底110及粘着层120上方。根据一些实施例，模塑层140围绕芯片结构130。在一些实施例中，模塑层140包括高分子材料或另一适合的绝缘材料。根据一些实施例，承载基底110及模塑层140由不同材料构成。
根据一些实施例，模塑层140的制作包括：形成一模塑化合物(molding compound)材料层于粘着层120上方；进行一固化工艺以交叉链接(或热固化)模塑化合物层的高分子；对模塑化合物层进行一研磨工艺直至露出内连结构138。因此，根据一些实施例，内连结构138的上表面138a、芯片结构130的上表面130a及模塑层140的上表面142为共平面。
如图1B所示，根据一些实施例，一绝缘层150形成于模塑层140及芯片结构130上方。根据一些实施例，绝缘层150为连续层。根据一些实施例，绝缘层150具有多个孔洞152位于内连结构138上方。根据一些实施例，孔洞152对应露出其下方的内连结构138。
根据一些实施例，由于封装体100的不同元件的热膨胀系数(coefficients ofthermal expansion,CTE)不同，封装体100的边缘100e易于发生歪曲(或弯曲)。因此，根据一些实施例，为了消除或降低封装体100的翘曲，承载基底110的材料的热膨胀系数小于模塑层140的材料的热膨胀系数。
如图1C及图1C-1所示，根据一些实施例，多个导电柱体160形成于孔洞152内部及上方，以各自电性连接至内连结构138。根据一些实施例，导电柱体160包括铜或另一适合的导电材料。
如图1C及图1C-1所示，根据一些实施例，提供芯片结构170于绝缘层150上方。根据一些实施例，芯片结构170位于芯片结构130及模塑层140上方。
在一些实施例中，一部分的芯片结构130露出于芯片结构170。根据一些实施例，芯片结构170位于导电柱体160之间。根据一些实施例，导电柱体160围绕芯片结构170。
根据一些实施例，每一芯片结构170包括一芯片172、一介电层174、多个接合垫176、多个内连结构178及一钝化护层179。根据一些实施例，介电层174形成于芯片172上方。
根据一些实施例，介电层134包括硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟化硅酸盐玻璃(FSG)、低介电常数(low-k)材料、多孔介电材料或其组合。根据一些实施例，介电层174可利用化学气相沉积(CVD)工艺、高密度等离子体化学气相沉积(HDPCVD)工艺、旋涂工艺、溅镀工艺或其组合而形成。
根据一些实施例，接合垫176形成于介电层174内。根据一些实施例，接合垫176电性连接至形成于芯片172内部/上方的装置(未绘示)。根据一些实施例，内连结构178形成于对应的接合垫176上方。
根据一些实施例，内连结构178包括导电柱体或导电凸块。根据一些实施例，钝化护层179形成于介电层174上方且围绕内连结构178。钝化护层179包括高分子材料或另一适合的绝缘材料。
如图1C及图1C-1所示，根据一些实施例，一模塑层180形成于绝缘层150上方。根据一些实施例，绝缘层150使模塑层140及芯片结构130与模塑层180及芯片结构170隔开。根据一些实施例，模塑层180位于芯片结构130及模塑层140上方。
根据一些实施例，模塑层180围绕芯片结构170及导电柱体160。在一些实施例中，模塑层180包括高分子材料或另一适合的绝缘材料。
根据一些实施例，模塑层180的制作包括：形成一模塑化合物材料层于绝缘层150上方；进行一固化工艺以交叉链接(或热固化)模塑化合物层的高分子；对模塑化合物层进行一研磨工艺直至露出导电柱体160及内连结构178。
因此，根据一些实施例，内连结构178的上表面178a、芯片结构170的上表面170a、导电柱体160的上表面162及模塑层180的上表面182为共平面。根据一些实施例，导电柱体160穿过模塑层180。
如图1D所示，根据一些实施例，一绝缘层190形成于模塑层180及芯片结构170上方。根据一些实施例，绝缘层190具有多个孔洞192位于导电柱体160上方。根据一些实施例，孔洞192对应露出其下方的导电柱体160及其下方的内连结构178。
如图1D所示，根据一些实施例，多个导电柱体210形成于孔洞192内部及上方，以各自电性连接至导电柱体160及内连结构178。根据一些实施例，导电柱体210包括铜或另一适合的导电材料。
如图1E所示，根据一些实施例，芯片结构130及模塑层140自承载基底110剥离。根据一些实施例，剥离工艺包括对粘着层120进行一热工艺。举例来说，对粘着层120照射UV光，以弱化粘着层120的黏性。
如图1E所示，根据一些实施例，对绝缘层190、模塑层180、绝缘层150及模塑层140进行一切割工艺，以形成多个单独的芯片封装结构200。根据一些实施例，每一芯片封装结构200包括多个芯片结构130、模塑层140、绝缘层150、多个导电柱体160、多个芯片结构170、模塑层180、绝缘层190及多个导电柱体210。
根据一些实施例，在每一芯片封装结构200中，绝缘层190的侧壁194、模塑层180的侧壁184、绝缘层150的侧壁154及模塑层140的侧壁144为共平面。根据一些实施例，模塑层180及模塑层140一同形成一模塑结构。
如图1F所示，根据一些实施例，提供一承载基底220，根据一些实施例，承载基底220用以在后续的工艺步骤过程中提供临时性的物理及结构支撑。根据一些实施例，承载基底220包括玻璃、氧化硅、氧化铝、或其组合等等。根据一些实施例，承载基底220包括一晶片。
如图1F所示，根据一些实施例，一粘着层230形成于承载基底220上方。根据一些实施例，粘着层230包括任何适合的粘着材料，例如高分子材料。
举例来说，根据一些实施例，粘着层230包括紫外(UV)光胶，其暴露于UV光胶时会失去粘性。在一些实施例中，粘着层230包括双面粘性胶带。粘着层120利用层压工艺、旋涂工艺或另一适合工艺而形成。
如图1F所示，根据一些实施例，芯片封装结构200设置于粘着层230上方。如图1F所示，根据一些实施例，分别于芯片封装结构200上方提供多个芯片结构240。
根据一些实施例，芯片结构240位于芯片封装结构200的其中一者的芯片结构170及模塑层180上方。绝缘层190使其下方的芯片结构170与其上方的芯片结构240隔开。
根据一些实施例，每一芯片结构240包括一芯片242、一介电层244、多个接合垫246、多个内连结构248以及一钝化护层249。根据一些实施例，介电层244形成于芯片242上方。
根据一些实施例，介电层244包括硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟化硅酸盐玻璃(FSG)、低介电常数(low-k)材料、多孔介电材料或其组合。
根据一些实施例，介电层244可利用化学气相沉积(CVD)工艺、高密度等离子体化学气相沉积(HDPCVD)工艺、旋涂工艺、溅镀工艺或其组合而形成。根据一些实施例，接合垫246形成于介电层244内。根据一些实施例，接合垫246电性连接至形成于芯片242内部/上方的装置(未绘示)。
根据一些实施例，内连结构248形成于对应的接合垫246上方。根据一些实施例，内连结构248包括导电柱体或导电凸块。根据一些实施例，钝化护层249形成于介电层244上方且围绕内连结构248。钝化护层249包括高分子材料或另一适合的绝缘材料。
如图1G所示，根据一些实施例，一模塑层250形成于粘着层230及芯片封装结构200上方。根据一些实施例，模塑层250围绕芯片封装结构200及芯片结构240。在一些实施例中，模塑层250包括高分子材料或另一适合的绝缘材料。
根据一些实施例，承载基底220及模塑层250由不同材料构成。为了消除或降低图1G的封装体的翘曲，承载基底220的材料的热膨胀系数小于模塑层250的材料的热膨胀系数。
根据一些实施例，模塑层250的制作包括：形成一模塑化合物材料层于粘着层230及芯片封装结构200上方；进行一固化工艺以交叉链接(或热固化)模塑化合物层的高分子；对模塑化合物层进行一研磨工艺直至露出内连结构248。
如图1G所示，根据一些实施例，一接线结构260形成于模塑层250、芯片结构240及芯片封装结构200上方。根据一些实施例，接线结构260包括一介电层262、多个接线层264、多个导电垫266及多个导电介层连接窗(via)268。根据一些实施例，接线层264及导电介层连接窗268位于介电层262内。根据一些实施例，导电垫266位于介电层262上方。
根据一些实施例，导电介层连接窗268位于导电垫266、接线层264、导电柱体210及内连结构248之间。因此，根据一些实施例，导电垫266、接线层264、导电柱体210及内连结构248能够根据设计需求并经由导电介层连接窗268而彼此电性连接。
如图1G所示，根据一些实施例，多个导电凸块270分别形成于导电垫266上方。根据一些实施例，导电凸块270包括锡(Sn)或另一适合的导电材料。根据一些实施例，导电凸块270的制作包括形成一焊料于导电垫266上方以及对焊料进行回流。
如图1H及图1H-1所示，根据一些实施例，芯片封装结构200及模塑层250自承载基底220剥离。根据一些实施例，剥离工艺包括对粘着层230进行一热工艺。举例来说，对粘着层230照射UV光，以弱化粘着层230的黏性。
如图1H及图1H-1所示，根据一些实施例，对接线结构260及模塑层250进行一切割工艺，以形成多个单独的芯片封装结构300。为了简化目的，根据一些实施例，图1H-1中省略了导电凸块270及接线结构260。
根据一些实施例，每一芯片封装结构300包括芯片封装结构200、芯片结构240、模塑层250、接线结构260及导电凸块270。根据一些实施例，芯片封装结构300中接线结构260的侧壁262及模塑层250的侧壁252为共平面。
根据一些实施例，芯片封装结构300中导电柱体210的上表面212、模塑层250的上表面254、钝化护层249的上表面249a及内连结构248的上表面248a为共平面。根据一些实施例，导电柱体210穿过模塑层250。根据一些实施例，模塑层250连续性围绕整个芯片封装结构200及整个芯片结构240。根据一些实施例，模塑层250为单层结构。
在一些实施例中，芯片132的下表面132a、模塑层140的下表面146及模塑250的下表面256为共平面。根据一些实施例，模塑层140并未覆盖芯片132的上表面132b。根据一些实施例，模塑层140并未覆盖芯片132的下表面132a。
根据一些实施例，模塑层180并未覆盖芯片172的上表面172a。根据一些实施例，模塑层250并未覆盖芯片242的上表面242a。根据一些实施例，芯片封装结构300为扇出式芯片封装结构。
根据一些实施例，图1A至图1H的工艺步骤包括：进行一切割工艺，以形成单独的多个芯片封装结构200；将芯片封装结构200设置于承载基底220上方；形成模塑层250于粘着层230及芯片封装结构200上方；去除承载基底220以及进行一切割工艺，以形成单独的多个芯片封装结构300。
因此，根据一些实施例，在进行图1A至图1H的工艺步骤过程中，通过选择模塑层140及承载基底110的材料与模塑层250及承载基底220的材料而消除或降低了芯片封装结构300的翘曲两次。如此一来，根据一些实施例，芯片封装结构300的翘曲降至可接受的程度。因此，根据一些实施例，改善了芯片封装结构300的良率。
由于进行图1E的切割工艺以及图1F中在承载基底220上方设置芯片封装结构200，因此芯片封装结构200小于芯片封装结构300。因此，若承载基底110及承载基底220具有相同尺寸(例如，晶片大小)，位于承载基底110上方的芯片封装结构200的数量会大于位于承载基底220上方的芯片封装结构300的数量。因此，根据一些实施例，制作芯片封装结构200的工艺成本会降低。
在一些实施例中，对图1D的导电柱体210进行一电性测试(例如，最终测试)，以辨别良品芯片(known good dies,KGDs)。之后，根据一些实施例，在图1F的步骤中，拾取具有良品芯片的芯片封装结构200并设置于承载基底220上方，以形成芯片封装结构300。
因此，根据一些实施例，图1A至图1H的工艺步骤防止芯片封装结构300中形成具有不良芯片的芯片封装结构200。因此，改善芯片封装结构300的良率。
图2A至图2H绘示出根据一些实施例的芯片封装结构的制造方法于不同阶段的剖面示意图。图2B-1及图2H-1绘示出根据一些实施例的图2B及图2H中芯片封装结构的上视图。图2B绘示出根据一些实施例的沿着图2B-1的I-I’剖线的封装体400剖面示意图。
图2H绘示出根据一些实施例的沿着图2H-1的I-I’剖线的封装结构500剖面示意图。需注意的是图2A至图2H中与图1A至图1H中标示相同标号的部件具有相似的材料。因此，此处不再重复详细的说明。
如图2A所示，根据一些实施例，提供一承载基底110。根据一些实施例，承载基底110用以在后续的工艺步骤过程中提供临时性的物理及结构支撑。如图2A所示，根据一些实施例，一粘着层120形成于承载基底110上方。根据一些实施例，粘着层120利用层压工艺、旋涂工艺或另一适合工艺而形成。
如图2A所示，根据一些实施例，提供多个芯片结构130于粘着层120上方。根据一些实施例，每一芯片结构130包括一芯片132、一介电层134、多个接合垫136、多个内连结构138以及一钝化护层139。根据一些实施例，介电层134形成于芯片132上方。
根据一些实施例，接合垫136形成于介电层134内。根据一些实施例，接合垫136电性连接至形成于芯片132内部/上方的装置(未绘示)。根据一些实施例，内连结构138形成于对应的接合垫136上方。
根据一些实施例，内连结构138包括导电柱体或导电凸块。根据一些实施例，钝化护层139形成于介电层134上方且围绕内连结构138。
如图2A所示，根据一些实施例，多个绝缘层150各自形成于芯片结构130上方。根据一些实施例，每一绝缘层150具有多个孔洞152位于芯片结构130的内连结构138上方。根据一些实施例，孔洞152对应露出其下方的内连结构138。
如图2A所示，根据一些实施例，多个导电柱体160形成于孔洞152内部及上方，以各自电性连接至内连结构138。根据一些实施例，导电柱体160包括铜或另一适合的导电材料。
如图2B及图2B-1所示，根据一些实施例，提供芯片结构170于绝缘层150上方。根据一些实施例，芯片结构170位于芯片结构130上方。根据一些实施例，绝缘层150将芯片结构130与芯片结构170隔开。
在一些实施例中，一部分的芯片结构130露出于芯片结构170。根据一些实施例，芯片结构170位于导电柱体160之间。根据一些实施例，导电柱体160围绕芯片结构170。
根据一些实施例，每一芯片结构170包括一芯片172、一介电层174、多个接合垫176、多个内连结构178及一钝化护层179。根据一些实施例，介电层174形成于芯片172上方。
根据一些实施例，接合垫176形成于介电层174内。根据一些实施例，接合垫176电性连接至形成于芯片172内部/上方的装置(未绘示)。根据一些实施例，内连结构178形成于对应的接合垫176上方。
根据一些实施例，内连结构178包括导电柱体或导电凸块。根据一些实施例，钝化护层179形成于介电层174上方且围绕内连结构178。钝化护层179包括高分子材料或另一适合的绝缘材料。
如图2C所示，根据一些实施例，一模塑层180形成于粘着层120上方。根据一些实施例，模塑层180围绕芯片结构130、芯片结构170及导电柱体160。根据一些实施例，模塑层180覆盖芯片结构130。在一些实施例中，部分的模塑层180位于芯片结构130、芯片结构170及导电柱体160之间。根据一些实施例，模塑层180包括高分子材料或另一适合的绝缘材料。
根据一些实施例，模塑层180及承载基底110由不同材料构成。为了消除或降低封装体400的翘曲，承载基底110的材料的热膨胀系数小于模塑层180的材料的热膨胀系数。
根据一些实施例，模塑层180的制作包括：形成一模塑化合物材料层于粘着层120上方；进行一固化工艺以交叉链接(或热固化)模塑化合物层的高分子；对模塑化合物层进行一研磨工艺直至露出导电柱体160及内连结构178。
因此，根据一些实施例，内连结构178的上表面178a、芯片结构170的上表面170a、导电柱体160的上表面162及模塑层180的上表面182为共平面。根据一些实施例，导电柱体160穿过模塑层180。
如图2D所示，根据一些实施例，一绝缘层190形成于模塑层180及芯片结构170上方。根据一些实施例，绝缘层190具有多个孔洞192位于导电柱体160上方。
根据一些实施例，孔洞192对应露出其下方的导电柱体160及其下方的内连结构178。如图2D所示，根据一些实施例，多个导电柱体210形成于孔洞192内部及上方，以各自电性连接至导电柱体160及内连结构178。
如图2E所示，根据一些实施例，芯片结构130及模塑层180自承载基底110剥离。根据一些实施例，剥离工艺包括对粘着层120进行一热工艺。举例来说，对粘着层120照射UV光，以弱化粘着层120的黏性。
如图2E所示，根据一些实施例，对绝缘层190及模塑层180进行一切割工艺，以形成多个单独的芯片封装结构200a。根据一些实施例，每一芯片封装结构200a包括多个芯片结构130、多个导电柱体160、多个芯片结构170、模塑层180、绝缘层190及多个导电柱体210。根据一些实施例，在每一芯片封装结构200a中，绝缘层190的侧壁194及模塑层180的侧壁184为共平面。根据一些实施例，模塑层180及模塑层140一同形成一模塑结构。
如图2F所示，根据一些实施例，提供一承载基底220，根据一些实施例，承载基底220用以在后续的工艺步骤过程中提供临时性的物理及结构支撑。如图2F所示，根据一些实施例，一粘着层230形成于承载基底220上方。
如图2F所示，根据一些实施例，芯片封装结构200a设置于粘着层230上方。如图2F所示，根据一些实施例，分别于芯片封装结构200上方提供多个芯片结构240。
根据一些实施例，芯片结构240位于芯片封装结构200a的其中一者的芯片结构170及模塑层180上方。绝缘层190使其下方的芯片结构170与其上方的芯片结构240隔开。
根据一些实施例，每一芯片结构240包括一芯片242、一介电层244、多个接合垫246、多个内连结构248以及一钝化护层249。根据一些实施例，介电层244形成于芯片242上方。根据一些实施例，接合垫246形成于介电层244内。根据一些实施例，接合垫246电性连接至形成于芯片242内部/上方的装置(未绘示)。
根据一些实施例，内连结构248形成于对应的接合垫246上方。根据一些实施例，内连结构248包括导电柱体或导电凸块。根据一些实施例，钝化护层249形成于介电层244上方且围绕内连结构248。。
如图2G所示，根据一些实施例，一模塑层250形成于粘着层230及芯片封装结构200a上方。根据一些实施例，模塑层250围绕芯片封装结构200a及芯片结构240。
模塑层250包括高分子材料或另一适合的绝缘材料。在一些实施例中，模塑层180及模塑层250由不同材料构成。在其他实施例中，模塑层180及模塑层250由相同材料构成。
根据一些实施例，模塑层250及承载基底220由不同材料构成。为了消除或降低图2G的封装体的翘曲，承载基底220的材料的热膨胀系数小于模塑层250的材料的热膨胀系数。
如图2G所示，根据一些实施例，一接线结构260形成于模塑层250、芯片结构240及芯片封装结构200a上方。根据一些实施例，接线结构260包括一介电层262、多个接线层264、多个导电垫266及多个导电介层连接窗268。根据一些实施例，接线层264及导电介层连接窗268位于介电层262内。根据一些实施例，导电垫266位于介电层262上方。
根据一些实施例，导电介层连接窗268位于导电垫266、接线层264、导电柱体210及内连结构248之间。因此，根据一些实施例，导电垫266、接线层264、导电柱体210及内连结构248能够根据设计需求并经由导电介层连接窗268而彼此电性连接。
如图2G所示，根据一些实施例，多个导电凸块270分别形成于导电垫266上方。根据一些实施例，导电凸块270包括锡(Sn)或另一适合的导电材料。根据一些实施例，导电凸块270的制作包括形成一焊料于导电垫266上方以及对焊料进行回流。
如图2H及图2H-1所示，根据一些实施例，芯片封装结构200a及模塑层250自承载基底220剥离。根据一些实施例，剥离工艺包括对粘着层230进行一热工艺。举例来说，对粘着层230照射UV光，以弱化粘着层230的黏性。
如图2H及图2H-1所示，根据一些实施例，对接线结构260及模塑层250进行一切割工艺，以形成多个单独的芯片封装结构500。为了简化目的，根据一些实施例，图2H-1中省略了导电凸块270及接线结构260。
根据一些实施例，每一芯片封装结构500包括芯片封装结构200a、芯片结构240、模塑层250、接线结构260及导电凸块270。根据一些实施例，芯片封装结构500中接线结构260的侧壁262及模塑层250的侧壁252为共平面。
根据一些实施例，芯片封装结构500中导电柱体210的上表面212、模塑层250的上表面254、钝化护层249的上表面249a及内连结构248的上表面248a为共平面。根据一些实施例，导电柱体210穿过模塑层250。根据一些实施例，模塑层250连续性围绕整个芯片封装结构200a及整个芯片结构240。根据一些实施例，模塑层180为单层结构。
在一些实施例中，芯片132的下表面132a、模塑层180的下表面186及模塑250的下表面256为共平面。根据一些实施例，模塑层250围绕绝缘层190及绝缘层150。根据一些实施例，模塑层180覆盖芯片132的侧壁132c及上表面132b与芯片172的侧壁172c及下表面172b。
根据一些实施例，模塑层180覆盖芯片132的上表面132b，但未覆盖芯片172的上表面172a。根据一些实施例，模塑层250并未覆盖芯片242的上表面242a。根据一些实施例，模塑层180并未覆盖芯片132的下表面132a。根据一些实施例，模塑层250并未覆盖芯片132的下表面132a以及模塑层180的下表面186。根据一些实施例，芯片封装结构500为扇出式芯片封装结构。
根据一些实施例，提供芯片封装结构及其制造方法。上述方法(芯片封装结构的制造方法)包括进行一第一切割工艺，以形成单独的多个第一芯片封装结构，并将第一芯片封装结构设置于一承载基底上方。形成一模塑层于承载基底及第一芯片封装结构上方，并进行一第二切割工艺，以形成单独的多个第二芯片封装结构。通过选择模塑层及承载基底的材料，以消除或降低第二芯片封装结构的翘曲，因而改善第二芯片封装结构的良率。
根据一些实施例，提供一种芯片封装结构。芯片封装结构包括：一第一芯片、一第二芯片及一第三芯片。第二芯片位于第一芯片与第三芯片之间。此芯片封装结构包括一第一模塑层围绕第一芯片。此芯片封装结构包括一第二模塑层围绕第二芯片。此芯片封装结构包括一第三模塑层围绕第三芯片、第一模塑层及第二模塑层。
根据一些实施例，第一芯片的下表面、第一模塑层的下表面以及第三模塑层的下表面为共平面。
根据一些实施例，第一模塑层的侧壁以及第二模塑层的侧壁为共平面。
根据一些实施例，此芯片封装结构还包括一第一绝缘层位于第一模塑层及第一芯片上方，以将第一模塑层及第一芯片与第二模塑层及第二芯片隔开。再者，根据一些实施例，此芯片封装结构还包括一第二绝缘层位于第二模塑层及第二芯片上方，以将第二芯片与第三芯片隔开。再者，根据一些实施例，第三模塑层围绕第一绝缘层及第二绝缘层。
根据一些实施例，此芯片封装结构还包括一接线层位于第三模塑层的一第一上表面及第三芯片的一第二上表面上方。
根据一些实施例，第一模塑层未覆盖第一芯片的一第一上表面，且第二模塑层未覆盖第二芯片的一第二上表面。
根据一些实施例，提供一种芯片封装结构。芯片封装结构包括：一第一芯片、一第二芯片及一第三芯片。第二芯片位于第一芯片与第三芯片之间。此芯片封装结构包括一第一模塑层围绕第一芯片及第二芯片。第一模塑层为单层结构。此芯片封装结构包括一第二模塑层围绕第三芯片及第一模塑层。第一模塑层的一第一下表面及第二模塑层的一第二下表面为共平面。
根据一些实施例，第一芯片的一第三下表面、第一模塑层的第一下表面以及第二模塑层的第二下表面为共平面。
根据一些实施例，此芯片封装结构还包括一导电柱体位于第一芯片上方，且穿过第一模塑层。再者，根据一些实施例，第一模塑层的第一上表面及导电柱体的第二上表面为共平面。
根据一些实施例，第一模塑层及第二模塑层由不同材料所构成。
根据一些实施例，第一模塑层覆盖第一芯片的一第一侧壁及一第一上表面以及第二芯片的一第二侧壁及一下表面。再者，根据一些实施例，第一模塑层未覆盖第二芯片的一第二上表面。
根据一些实施例，提供一种芯片封装结构的制造方法。上述方法包括形成一模塑结构围绕一第一芯片及位于第一芯片上方的一第二芯片。上述方法包括将模塑结构、第一芯片及第二芯片设置于一承载基底上方。上述方法包括提供一第三芯片于第二芯片上。上述方法包括形成一第一模塑层于承载基底上方且围绕第三芯片及模塑结构。第一模塑层及承载基底由不同材料所构成。上述方法包括移除承载基底。
根据一些实施例，形成模塑结构、第一芯片及第二芯片包括形成一第二模塑层围绕第一芯片、提供第二芯片于第一芯片上方以及形成一第三模塑层围绕第二芯片，其中模塑结构由第二模塑层及第三模塑层所构成。再者，根据一些实施例，上述方法还包括在形成第三模塑层之前，形成一导电柱体于第一芯片上方，其中第三模塑层围绕导电柱体。
根据一些实施例，模塑结构为单层结构。
根据一些实施例，承载基底的材料的热膨胀系数小于第一模塑层的材料的热膨胀系数。
以上概略说明了本公开数个实施例的特征，使本领域技术人员对于本公开的型态可更为容易理解。任何本领域技术人员应了解到可轻易利用本公开作为其它工艺或结构的变更或设计基础，以进行相同于此处所述实施例的目的及/或获得相同的优点。任何本领域技术人员也可理解与上述等同的结构并未脱离本公开的精神和保护范围内，且可在不脱离本公开的精神和范围内，当可作更动、替代与润饰。

Claims (1)

1.一种芯片封装结构，包括︰
一第一芯片、一第二芯片及一第三芯片，其中该第二芯片位于该第一芯片与该第三芯片之间；
一第一模塑层围绕该第一芯片；
一第二模塑层围绕该第二芯片；以及
一第三模塑层围绕该第三芯片、该第一模塑层及该第二模塑层。
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