CN105514171A - 用于制造半导体装置的方法 - Google Patents

用于制造半导体装置的方法 Download PDF

Info

Publication number
CN105514171A
CN105514171A CN201510904211.2A CN201510904211A CN105514171A CN 105514171 A CN105514171 A CN 105514171A CN 201510904211 A CN201510904211 A CN 201510904211A CN 105514171 A CN105514171 A CN 105514171A
Authority
CN
China
Prior art keywords
layer
oxide semiconductor
electrode layer
semiconductor layer
laminated body
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510904211.2A
Other languages
English (en)
Other versions
CN105514171B (zh
Inventor
秋元健吾
津吹将志
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of CN105514171A publication Critical patent/CN105514171A/zh
Application granted granted Critical
Publication of CN105514171B publication Critical patent/CN105514171B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Liquid Crystal (AREA)

Abstract

本发明涉及用于制造半导体装置的方法。本发明的目的之一在于即使在形成栅极绝缘层、源电极层及漏电极层之后形成氧化物半导体的情况下，也抑制元件特性恶化。在衬底上形成栅电极层，在栅电极层上形成栅极绝缘层，在栅极绝缘层上形成源电极层及漏电极层，对形成在衬底上的栅极绝缘层、源电极层及漏电极层的表面进行表面处理，在进行该表面处理后，在栅极绝缘层、源电极层及漏电极层上形成氧化物半导体层。

Description

用于制造半导体装置的方法
本申请是申请日为“2009年11月6日”、申请号为“200910220868.1”、题为“半导体装置及该半导体装置的制造方法”的分案申请。
技术领域
本发明涉及一种使用氧化物半导体的半导体装置及该半导体装置的制造方法。
背景技术
近年来，使用氧化物半导体来制造薄膜晶体管(也称为TFT)并且将其应用于电子设备等的技术引人注目。例如，专利文件1和专利文件2公开有如下技术：将氧化锌、In-Ga-Zn-O类氧化物半导体等用于氧化物半导体层，以制造图像显示装置的开关元件等。
此外，作为使用氧化物半导体层的晶体管的结构，提案了各种各样的结构，例如，上述的专利文件2和专利文件3示出有底栅·底接触型结构，其中在设置于栅极绝缘层上的源电极层及漏电极层上形成氧化物半导体层。
[专利文件1]日本专利申请公开2007-123861号公报
[专利文件2]日本专利申请公开2007-96055号公报
[专利文件3]日本专利申请公开2007-305658号公报
当在栅极绝缘层上形成源电极层及漏电极层之后，在该栅极绝缘层、源电极层及漏电极层上形成氧化物半导体层时，在形成源电极层及漏电极层之后形成氧化物半导体层。在此情况下，有如下忧虑：在形成氧化物半导体层之前，因附着到栅极绝缘层、源电极层及漏电极层的表面的杂质而导致元件特性恶化。此外，还有如下忧虑：在形成氧化物半导体层之前，因在栅极绝缘层、源电极层及漏电极层的表面上形成含有杂质的膜而导致元件特性恶化。
例如，因为在利用光刻法来形成源电极层及漏电极层的情况下，抗蚀剂、抗蚀剂的剥离液与栅极绝缘层、源电极层及漏电极层接触，所以有时杂质附着到表面，或者在表面上形成含有杂质的膜。此外，即使在利用喷墨法等液滴喷射法在栅极绝缘层上选择性地形成源电极层及漏电极层的情况下，也有时包含在墨水中的溶剂或分散剂等添加剂与栅极绝缘层、源电极层及漏电极层的表面接触，而形成含有杂质的膜。
此外，在将金属用于源电极层及漏电极层的情况下，因在形成源电极层及漏电极层之后且在形成氧化物半导体层之前，源电极层及漏电极层的表面氧化，而源电极层及漏电极层和氧化物半导体层之间的接触电阻增加，结果元件特性恶化。
此外，当在设置于栅极绝缘层上的源电极层及漏电极层上形成氧化物半导体层时，在源电极层及漏电极层的膜厚度厚并且具有凹凸的情况下，有时形成在栅极绝缘层、源电极层及漏电极层上的氧化物半导体层断开，而元件特性恶化。
发明内容
鉴于上述问题点，而本发明的目的之一在于即使在形成栅极绝缘层、源电极层及漏电极层之后形成氧化物半导体的情况下，也抑制元件特性恶化。
当在栅极绝缘层、源电极层及漏电极层上形成氧化物半导体层时，在形成该氧化物半导体层之前对栅极绝缘层、源电极层及漏电极层进行等离子体处理等表面处理。通过在形成氧化物半导体层之前进行表面处理，可以抑制杂质混入到栅极绝缘层和氧化物半导体层之间。此外，通过在形成氧化物半导体层之前进行表面处理，可以降低源电极层及漏电极层和氧化物半导体层之间的接触电阻并且改善元件特性。
此外，本发明的一个方式包括如下步骤：在衬底上形成栅电极层；在栅电极层上形成栅极绝缘层；在栅极绝缘层上形成源电极层及漏电极层；在引入有惰性气体的反应室内对形成在衬底上的栅极绝缘层、源电极层及漏电极层的表面进行等离子体处理；在进行等离子体处理后，在栅极绝缘层、源电极层及漏电极层上形成氧化物半导体层，其中，通过在设置于反应室内的一对电极中的一方的电极上设置衬底，并且对该一方的电极施加高频电压来对衬底施加偏压，而进行等离子体处理。
此外，本发明的一个方式包括如下步骤：在衬底上形成栅电极层；在栅电极层上形成栅极绝缘层；在栅极绝缘层上形成导电层；在导电层上形成第一氧化物半导体层；通过对导电层及第一氧化物半导体层进行蚀刻，形成层叠有导电层及第一氧化物半导体层的第一叠层体及第二叠层体；在引入有惰性气体的反应室内对形成在衬底上的栅极绝缘层、第一叠层体及第二叠层体的表面进行等离子体处理；在进行等离子体处理后，在栅极绝缘层、第一叠层体及第二叠层体上形成第二氧化物半导体层，其中，通过在设置于反应室内的一对电极中的一方的电极上设置衬底，并且对该一方的电极施加高频电压来对衬底施加偏压，而进行等离子体处理。
此外，本发明的一个方式包括如下步骤：在衬底上形成栅电极层；在栅电极层上形成栅极绝缘层；在栅极绝缘层上形成导电层；对导电层的表面进行第一等离子体处理；在进行第一等离子体处理后在导电层上形成第一氧化物半导体层；通过对导电层及第一氧化物半导体层进行蚀刻，形成层叠有导电层及第一氧化物半导体层的第一叠层体及第二叠层体；对栅极绝缘层、第一叠层体及第二叠层体的表面进行第二等离子体处理；在进行第二等离子体处理后在栅极绝缘层、第一叠层体及第二叠层体上形成第二氧化物半导体层，其中，通过在设置于反应室内的一对电极中的一方的电极上设置衬底，对反应室引入惰性气体，并且对该一方的电极施加高频电压来对衬底施加偏压，而进行第一等离子体处理及第二等离子体处理。
此外，本发明的一个方式包括：设置在衬底上的栅电极层；覆盖栅电极层地设置的栅极绝缘层；设置在栅极绝缘层上的源电极层及漏电极层；设置在位于源电极层及漏电极层之间的栅电极层上并且设置在源电极层及漏电极层上的氧化物半导体层，其中，位于源电极层及漏电极层之间的栅极绝缘层的膜厚度薄于位于源电极层及漏电极层的下方的栅极绝缘层的膜厚度，且源电极层及漏电极层的端部为锥形形状，并且将源电极层及漏电极层的上端部设置得具有曲面形状。
注意，作为可以在本说明书中使用的氧化物半导体的一例，有以InMo3(ZnO)m(m＞0，m不是整数)表示的氧化物半导体。在此，M是指选自镓(Ga)、铁(Fe)、镍(Ni)、锰(Mn)及钴(Co)中的一种金属元素或者多种金属元素。例如，选择Ga作为M的情况除了包括只选择Ga的情况以外，还包括选择Ga和Ni、Ga和Fe等选择Ga以外的上述金属元素的情况。此外，在上述氧化物半导体中，有如下氧化物半导体：除了包含作为M的金属元素以外，还包含作为杂质元素的Fe、Ni等过渡金属元素、或者该过渡金属元素的氧化物。在本说明书中，将上述氧化物半导体中的作为M而至少包含镓的氧化物半导体称为In-Ga-Zn-O类氧化物半导体，并且将使用该材料的薄膜称为In-Ga-Zn-O类非单晶膜。
注意，在本说明书中，半导体装置是指通过利用半导体特性而能够工作的所有的装置，并且电光装置、半导体电路以及电子设备都包括在半导体装置中。此外，在本说明书中，显示装置包括发光装置、液晶显示装置。发光装置包括发光元件，并且液晶显示装置包括液晶元件。发光元件将由电流或电压控制亮度的元件包括在其范畴内，具体地包括无机EL元件(ElectroLuminescence)元件、有机EL元件等。
通过在栅极绝缘层、源电极层及漏电极层上形成氧化物半导体层之前进行等离子体处理等表面处理，可以抑制起因于杂质混入或者形成在源电极层及漏电极层的表面上的氧化膜的元件特性的恶化。
附图说明
图1A至1E是说明根据本发明的一个方式的半导体装置的制造方法的一例的图；
图2是说明根据本发明的一个方式的用于等离子体处理的装置的一例的图；
图3A至3E是说明根据本发明的一个方式的半导体装置的制造方法的一例的图；
图4A至4E是说明根据本发明的一个方式的半导体装置的制造方法的一例的图；
图5A至5D是说明根据本发明的一个方式的半导体装置的制造方法的一例的图；
图6A至6D是说明根据本发明的一个方式的半导体装置的制造方法的一例的图；
图7是说明根据本发明的一个方式的半导体装置的制造方法的一例的图；
图8是说明根据本发明的一个方式的半导体装置的制造方法的一例的图；
图9是说明根据本发明的一个方式的半导体装置的制造方法的一例的图；
图10是说明根据本发明的一个方式的半导体装置的制造方法的一例的图；
图11是说明根据本发明的一个方式的半导体装置的制造方法的一例的图；
图12A1至12B是说明根据本发明的一个方式的半导体装置的一例的图；
图13是说明根据本发明的一个方式的半导体装置的一例的图；
图14是说明根据本发明的一个方式的半导体装置的一例的图；
图15是说明根据本发明的一个方式的半导体装置的像素等效电路的一例的图；
图16A至16C是说明根据本发明的一个方式的半导体装置的一例的图；
图17A和17B是说明根据本发明的一个方式的半导体装置的一例的图；
图18A和18B是说明电子纸的使用方式的一例的图；
图19是示出电子图书的一例的外观图；
图20A和20B是示出电视装置及数字相框的实例的外观图；
图21A和21B是示出游戏机的实例的外观图；
图22A和22B是示出移动电话机的一例的外观图；
图23A至23E是说明根据实施例1的元件的制造方法的图；
图24是示出根据实施例1的晶体管的特性的图；
图25是示出根据实施例1的晶体管的结构的图。
具体实施方式
参照附图详细地说明实施方式。但是，本发明不局限于以下所示的实施方式所记载的内容，而所属技术领域的普通技术人员可以很容易地理解一个事实，就是其方式及详细内容在不脱离本发明的宗旨的情况下可以被变换为各种各样的形式。此外，根据不同的实施方式的结构可以适当地组合来实施。注意，在以下说明的发明的结构中，使用相同的附图标记来表示相同的部分或者具有相同功能的部分，而省略其重复说明。
实施方式1
在本实施方式中，参照附图而说明本发明的一个方式的半导体装置的制造方法的一例。
首先，在衬底200上形成栅电极层202，接着在该栅电极层202上形成栅极绝缘层204(参照图1A)。
作为衬底200，只要采用具有绝缘表面的衬底即可，例如可以采用玻璃衬底。玻璃衬底优选为无碱玻璃衬底。作为无碱玻璃衬底，例如使用铝硅酸盐玻璃、铝硼硅酸盐玻璃、钡硼硅酸盐玻璃等玻璃材料。另外，作为衬底200，还可以采用：陶瓷衬底、石英衬底、蓝宝石衬底等由绝缘体构成的绝缘衬底；利用绝缘材料覆盖由硅等半导体材料构成的半导体衬底的表面而成的衬底；利用绝缘材料覆盖由金属或不锈钢等导电体构成的导电衬底的表面而成的衬底。此外，只要能够承受制造工序的热处理，就也可以采用塑料衬底。
栅电极层202可以通过在衬底200的整个表面上形成导电层之后利用光刻法对导电层进行蚀刻来形成。栅电极层202包括栅极布线等由上述导电膜形成的电极和布线。
此外，当形成栅电极层时，为了提高后面形成的栅极绝缘层204的覆盖性并且防止断开，优选进行蚀刻以将栅电极层202的端部形成为锥形形状。例如，优选将栅电极202形成为其锥形角θ1成为20°以上且小于90°，更优选为30°以上且80°以下的形状。注意，“锥形角θ1”是指当从截面方向(与衬底200的表面正交的面)观察具有锥形形状的层(在此，栅电极层202)时，该层的侧面和底面所形成的该层内部一侧的倾斜角。就是说，“锥形角θ1”相当于当从截面方向观察时与衬底200接触的栅电极层202的下端部的角度。
栅电极层202优选由铝(Al)、铜(Cu)、钼(Mo)、钨(W)、钛(Ti)等导电材料形成。注意，在将铝用于布线及电极的情况下，因为铝单质有耐热性低并且容易腐蚀等的问题点，所以优选组合而使用铝和耐热导电材料。
耐热导电材料可以由选自钛(Ti)、钽(Ta)、钨(W)、钼(Mo)、铬(Cr)、钕(Nd)、钪(Sc)中的元素；以上述元素为成分的合金；组合上述元素而成的合金；以上述元素为成分的氮化物形成。层叠由这些耐热导电材料构成的膜和铝(或铜)来形成布线及电极，即可。
注意，也可以利用液滴喷射法或丝网印刷法等在衬底200上选择性地形成栅电极层202。
栅极绝缘层204可以通过利用氧化硅膜、氧氮化硅膜、氮化硅膜、氮氧化硅膜、氧化铝膜或者氧化钽膜等来形成。此外，也可以层叠这些膜。这些膜可以通过利用溅射法等以50nm以上且250nm以下的膜厚度来形成。例如，可以通过利用溅射法以100nm的膜厚度来形成氧化硅膜作为栅极绝缘层204。
注意，在本说明书中，氧氮化硅是指：在组成方面氧含量多于氮含量，并且当利用卢瑟福背散射光谱学法(RBS：RutherfordBackscatteringSpectrometry)及氢前方散射法(HFS：HydrogenForwardscatteringSpectrometry)进行测定时，作为浓度范围其包含50原子％至70原子％的氧、0.5原子％至15原子％的氮、25原子％至35原子％的硅、0.1原子％至10原子％的氢。此外，氮氧化硅是指：在组成方面氮含量多于氧含量，并且当利用RBS及HFS进行测定时，作为浓度范围其包含5原子％至30原子％的氧、20原子％至55原子％的氮、25原子％至35原子％的硅、10原子％至30原子％的氢。但是，当将构成氧氮化硅或者氮氧化硅的原子的总计设定为100原子％时，氮、氧、硅及氢的含量比率包括在上述范围内。
接着，在栅极绝缘层204上形成源电极层206a及漏电极层206b(参照图1B)。
源电极层206a及漏电极层206b可以通过在栅极绝缘层204上形成导电层之后利用光刻法对该导电层进行蚀刻来形成。在此，作为一例，示出以源电极层206a和漏电极层206b的一部分夹着栅极绝缘层204与栅电极层202重叠的情况。
源电极层206a及漏电极层206b可以通过利用溅射法或真空蒸镀法等并且使用如下材料来形成。该材料由包含选自铝(Al)、铜(Cu)、钛(Ti)、钽(Ta)、钨(W)、钼(Mo)、铬(Cr)、钕(Nd)、钪(Sc)中的元素的金属；以上述元素为成分的合金；或者以上述元素为成分的氮化物等构成。
例如，源电极层206a及漏电极层206b可以由钼膜或钛膜的单层结构形成。此外，源电极层206a及漏电极层206b也可以由叠层结构形成，而例如可以采用铝膜和钛膜的叠层结构。此外，也可以采用依次层叠有钛膜、铝膜和钛膜的三层结构。此外，也可以采用依次层叠有钼膜、铝膜和钼膜的三层结构。此外，作为用于这些叠层结构的铝膜，也可以采用包含钕的铝(Al-Nd)膜。再者，源电极层206a及漏电极层206b也可以具有包含硅的铝膜的单层结构。
注意，也可以通过利用液滴喷射法或丝网印刷法等来在衬底200上选择性地形成源电极层206a及漏电极层206b。
在图1B中形成的源电极层206a用作晶体管的源极，并且漏电极层206b用作晶体管的漏极。注意，根据晶体管的驱动方法，而源电极层206a用作漏极，并且漏电极层206b用作源极。
接着，对栅极绝缘层204、源电极层206a及漏电极层206b进行表面处理。作为表面处理，可以采用使用惰性气体及/或反应气体的等离子体处理等。
在此，示出如下情况：通过在设置有衬底200的反应室内产生等离子体，并且使等离子体208作用于露出的栅极绝缘层204、源电极层206a及漏电极层206b的表面，来进行表面改性(参照图1C)。
等离子体处理例如可以通过如下工序来进行：对处于真空状态的反应室引入氩(Ar)气体等惰性气体，并且对被处理物(在此，衬底200)施加偏压，以产生等离子体状态。在对反应室引入Ar气体的情况下，电子和Ar的阳离子存在于等离子体中，并且Ar的阳离子被加速在阴极方向(衬底200一侧)上。通过被加速的Ar的阳离子碰撞到形成于衬底200上的栅极绝缘层204、源电极层206a及漏电极层206b的表面，该表面受到溅射蚀刻，而可以对栅极绝缘层204、源电极层206a及漏电极层206b的表面进行改性。注意，有时将这种等离子体处理也称为“反溅射”。
通过对衬底200一侧施加偏压进行等离子体处理，可以有效地进行对栅极绝缘层204、源电极层206a及漏电极层206b的表面的溅射蚀刻。
此外，当在栅极绝缘层204的表面形成有凹凸时，通过进行等离子体处理，从栅极绝缘层204的凸部优先性地进行溅射蚀刻，而可以提高该栅极绝缘层204的表面的平坦性。
此外，作为在上述等离子体处理中使用的气体，也可以使用氦气体而代替氩气体。此外，也可以采用对氩气氛添加氧、氢、氮等而成的气氛。此外，也可以采用对氩气氛添加Cl2、CF4等而成的气氛。
例如，在本实施方式中，可以进行利用如图2所示的溅射装置的等离子体处理作为表面处理。
图2所示的溅射装置在反应室190内设置有保持被处理物195(在此，衬底200)的第一电极191、与此相对的第二电极192。此外，第一电极191与RF电源(高频电源)197连接，并且第二电极192与RF电源198、DC电源199连接。在第一电极191和RF电源197之间以及在第二电极192和RF电源198之间分别设置有用来进行阻抗匹配的匹配器(matchingbox)193和匹配器194。
当利用图2所示的溅射装置对被处理物195进行等离子体处理(也称为反溅射)时，通过从引入口196引入氩气体等惰性气体，对第一电极191施加高频电压来在第一电极191和第二电极192之间产生惰性气体的等离子体，并且在设置于第一电极191上的被处理物195一侧产生负自偏压(产生施加有偏压的状态)，使等离子体中的阳离子加速，以使其碰撞到被处理物195。此时，当在栅极绝缘层204的表面形成有凹凸时，凸部优先性地受到溅射蚀刻，而可以使栅极绝缘层204的表面平坦化。
通过对第一电极191施加高频电压，可以对作为绝缘物的衬底200稳定性地进行等离子体处理。
注意，在利用图2所示的溅射装置在被处理物195上形成膜(溅射成膜)的情况下，在第二电极192一侧设置由要进行成膜的材料构成的靶，对第二电极192施加直流电压或高频电压，在第一电极191和第二电极192之间产生等离子体，使等离子体中的阳离子加速来使其碰撞到靶，即可。
从而，当在进行等离子体处理后在被处理物195上形成膜时，可以在不使被处理物195暴露于大气地进行等离子体处理后，接着利用溅射法来在被处理物195上形成膜。在此情况下，可以通过等离子体处理，在去除了杂质的栅极绝缘层204的表面、源电极层206a及漏电极层206b的表面上形成膜。
此外，在本实施方式中，优选利用等离子体处理等表面处理，去除栅极绝缘层204的表层部。优选的是，通过表面处理，在2nm以上且1/2t以下(t是表面处理之前的栅极绝缘层204的膜厚度(位于源电极层206a、漏电极层206b的下方的栅极绝缘层的膜厚度))的范围内去除栅极绝缘层204的表层部。例如，当位于源电极层206a及漏电极层206b的下方的栅极绝缘层204的膜厚度为100nm时，去除2nm至50nm的由于表面处理而露出的栅极绝缘层204(位于源电极层206a和漏电极层206b之间的栅极绝缘层204)的表层部。这是因为有如下情况的缘故：根据源电极层206a及漏电极层206b的形成，除了大气成分以外的各种各样的物质与栅极绝缘层204的表面接触，而杂质附着到栅极绝缘层204的表面；或者杂质元素被提取到栅极绝缘层204的表面的表层部。
此外，因为当通过表面处理而使栅极绝缘层204的膜厚度成为太薄时，在后面形成的晶体管中相对于施加的电压的栅极绝缘层204的耐压性变低，所以优选在上述范围内去除栅极绝缘层204。
通过进行等离子体处理等表面处理，可以抑制杂质混入到栅极绝缘层204和后面形成的氧化物半导体层之间，以改善元件特性。
此外，优选通过表面处理，也去除源电极层206a及漏电极层206b的表层部。这是因为如下缘故：伴随源电极层206a及漏电极层206b的形成，有时杂质附着到该源电极层206a及漏电极层206b的表面，或者有时形成氧化膜或提取有杂质元素的膜。通过对源电极层206a及漏电极层206b的表面进行等离子体处理等表面处理，可以降低源电极层206a及漏电极层206b和后面形成的氧化物半导体层之间的接触电阻，并且改善元件特性。
此外，当对源电极层206a及漏电极层206b进行等离子体处理等表面处理时，为了提高后面形成的氧化物半导体层的覆盖性并且防止断开，优选进行表面处理以将源电极层206a及漏电极层206b的端部形成为锥形形状。例如，锥形角θ2优选为20°以上且小于90°，更优选为30°以上且80°以下。注意，“锥形角θ2”是指当从截面方向(与衬底200的表面正交的面)观察具有锥形形状的层(在此，源电极层206a或漏电极层206b)时，该层的侧面和底面所形成的该层内部一侧的头端部分的倾斜角。就是说，“锥形角θ2”相当于当从截面方向观察时与栅极绝缘层204接触的源电极层206a或漏电极层206b的下端部的角度。
此外，优选将源电极层206a及漏电极层206b的上端部形成为具有曲面(曲面形状)。例如，将源电极层206a及漏电极层206b的上端部的曲率半径R设定为源电极层206a及漏电极层206b的膜厚度的1/100以上且1/2以下，优选为源电极层206a及漏电极层206b的膜厚度的3/100以上且1/5以下。
例如，当受到等离子体处理等表面处理后的源电极层206a及漏电极层206b的膜厚度为100nm时，将源电极层206a及漏电极层206b的上端部的曲率半径R设定为1nm以上且50nm以下，优选为3nm以上且20nm以下。此外，也可以将源电极层206a及漏电极层206b形成为其上端部的曲率半径R在该范围内连续变化的形状。通过将源电极层206a及漏电极层206b的上端部设置为具有曲面，可以提高后面形成的氧化物半导体层的覆盖性并且抑制断开。特别地，当氧化物半导体层的膜厚度薄于源电极层206a或漏电极层206b的膜厚度加凹部分的深度的长度(水平差)时，抑制断开的效果变得明显。
此外，优选的是，将源电极层206a及漏电极层206b的端部形成为锥形形状，并且将在去除栅极绝缘层204的表层部时形成的栅极绝缘层204的凹部形成为锥形形状。在此情况下，可以提高形成在栅极绝缘层204与源电极层206a或漏电极层206b接触的部分中的氧化物半导体层的覆盖性，并且有效地防止断开。注意，将栅极绝缘层204的凹部形成为锥形形状是指将栅极绝缘层204的凹部(凹部分)的侧面和底面所形成的凹部分一侧的倾斜角(或者凹部分的侧面和衬底200的表面所形成的凹部分一侧的倾斜角)θ3设定为90°以上。此外，栅极绝缘层204的凹部是指当从连接源电极层和漏电极层的截面方向观察时，形成在栅极绝缘层204中的凹部分。
接着，覆盖栅极绝缘层204、源电极层206a及漏电极层206b地形成氧化物半导体层209(参照图1D)。
氧化物半导体层209可以由In-Ga-Zn-O类非单晶膜形成。例如，可以通过使用包含In、Ga及Zn的氧化物半导体靶(In2O3：Ga2O3：ZnO＝1：1：1)的溅射法，来形成氧化物半导体层209。溅射的条件例如为：衬底200和靶之间的距离为30mm至500mm；压力为0.1Pa至2.0Pa；直流(DC)电源为0.25kW至5.0kW；温度为20℃至100℃；气氛为氩气氛、氧气氛或者氩和氧的混合气氛。
注意，优选使用脉冲直流(DC)电源，因为此时可以减少尘屑，并且膜厚度的分布成为均匀。此外，通过在进行上述等离子体处理后，不暴露于大气地形成氧化物半导体层209，可以抑制尘屑或水分附着到栅极绝缘层204和氧化物半导体层209的界面。此外，将氧化物半导体层209的膜厚度设定为5nm至200nm左右，即可。
作为上述溅射法，可以采用将高频电源用于溅射用电源的RF溅射法、使用直流电源的DC溅射法、以脉冲方式施加直流偏压的脉冲DC溅射法等。
此外，当使用等离子体处理作为表面处理时，优选在同一个反应室内连续进行等离子体处理和氧化物半导体层209的形成。通过不使受到等离子体处理后的栅极绝缘层204、源电极层206a及漏电极层206b的表面暴露于大气地形成氧化物半导体层209，可以抑制杂质附着到栅极绝缘层204、源电极层206a及漏电极层206b的表面以及在源电极层206a及漏电极层206b的表面上形成氧化膜等。
例如，通过在利用上述图2所示的溅射装置，对形成在衬底200上的栅极绝缘层204、源电极层206a及漏电极层206b的表面进行等离子体处理后，不使衬底200暴露于大气地利用直流电源来在第一电极191和第二电极192之间产生等离子体，使等离子体中的阳离子加速，使其碰撞到设置在第二电极192一侧的靶，可以形成氧化物半导体层209。
接着，通过对氧化物半导体层209选择性地进行蚀刻，来形成岛状氧化物半导体层210(参照图1E)。
通过上述工序，可以形成将氧化物半导体层210用于沟道形成区域的薄膜晶体管250。
此外，在形成氧化物半导体层210之后进行100℃至600℃、典型为200℃至400℃的热处理，即可。例如，可以在氮气氛下以350℃进行一个小时的热处理。通过该热处理，进行构成岛状氧化物半导体层210的In-Ga-Zn-O类氧化物半导体的原子级的重新排列。从可以消除阻碍岛状氧化物半导体层210中的载流子移动的歪曲的观点来说，该热处理(包括光退火等)很重要。注意，只要在形成氧化物半导体层209之后，就对进行上述热处理的时序没有特别的限制。
此外，也可以对岛状氧化物半导体层210进行氧自由基处理。通过进行氧自由基处理，可以使将氧化物半导体层210用作沟道形成区域的薄膜晶体管成为常闭状态(normallyoff)。此外，通过进行自由基处理，可以恢复岛状氧化物半导体层210的由于蚀刻而受到的损伤。自由基处理可以在O2、N2O、包含氧的N2、包含氧的He、包含氧的Ar等的气氛下进行。此外，也可以在对上述气氛添加有Cl2、CF4的气氛下进行自由基处理。注意，自由基处理优选不对衬底200一侧施加偏压地进行。
此外，也可以覆盖包括氧化物半导体层210、源电极层206a及漏电极层206b等的薄膜晶体管250地形成保护绝缘层。保护绝缘层通过利用CVD法、溅射法等以氧化硅膜、氮化硅膜、氧氮化硅膜、氮氧化硅膜、氧化铝膜、氮化铝膜、氧氮化铝膜或者氮氧化铝膜的单层或者叠层形成，即可。
然后，通过形成各种电极和布线，完成具备薄膜晶体管250的半导体装置。
如上所述，通过如本实施方式所示那样在形成氧化物半导体层之前进行等离子体处理等的表面处理，即使在形成栅极绝缘层、源电极层及漏电极层之后形成氧化物半导体层的情况下，也可以抑制因形成在栅极绝缘层和氧化物半导体层之间、源电极层及漏电极层和氧化物半导体层之间的杂质元素或氧化膜而导致薄膜晶体管250的特性恶化。
此外，即使当在栅极绝缘层、源电极层及漏电极层上设置氧化物半导体层时，也通过将源电极层及漏电极层的端部形成为锥形形状，可以提高氧化物半导体层的覆盖性，并且防止断开。此外，通过将源电极层及漏电极层的上端部形成为具有曲面，可以提高氧化物半导体层的覆盖性，并且防止断开。
根据本实施方式，可以提供具备具有高特性的晶体管的半导体装置。注意，本实施方式可以与其他实施方式适当地组合来使用。
实施方式2
在本实施方式中，参照附图而说明与上述实施方式不同的本发明的一个方式的半导体装置的制造工序。注意，本实施方式中的半导体装置的制造工序的很多部分与实施方式1相同。从而，在下面中，省略对重复部分的说明，并且对不同的部分进行详细说明。
首先，在具有绝缘表面的衬底200上形成栅电极层202，接着，在该栅电极层202上形成栅极绝缘层204(参照图3A)。注意，至于栅电极层202、栅极绝缘层204的材料、制造方法，可以参照实施方式1。
接着，在栅极绝缘层204上形成导电层216后，在该导电层216上形成氧化物半导体层217(参照图3B)。
导电层216可以通过利用溅射法或真空蒸镀法等并且使用如下材料来形成。该材料由包含选自铝(Al)、铜(Cu)、钛(Ti)、钽(Ta)、钨(W)、钼(Mo)、铬(Cr)、钕(Nd)、钪(Sc)中的元素的金属；以上述元素为成分的合金；或者以上述元素为成分的氮化物等形成。
例如，导电层216可以由钼膜或钛膜的单层结构形成。此外，导电层216也可以由叠层结构形成，而例如可以采用铝膜和钛膜的叠层结构。此外，也可以采用依次层叠有钛膜、铝膜和钛膜的三层结构。此外，也可以采用依次层叠有钼膜、铝膜和钼膜的三层结构。此外，作为用于这些叠层结构的铝膜，也可以采用包含钕的铝(Al-Nd)膜。再者，导电层216也可以具有包含硅的铝膜的单层结构。
氧化物半导体层217可以由In-Ga-Zn-O类非单晶膜形成。例如，可以通过使用包含In、Ga及Zn的氧化物半导体靶(In2O3：Ga2O3：ZnO＝1：1：1)的溅射法，在导电层216上形成氧化物半导体层217。溅射的条件例如为：衬底200和靶之间的距离为30mm至500mm；压力为0.1Pa至2.0Pa；直流(DC)电源为0.25kW至5.0kW；温度为20℃至100℃；气氛为氩气氛、氧气氛或者氩和氧的混合气氛。
氧化物半导体层217抑制以前形成的源电极层及漏电极层(导电层216)的表面氧化，并且用作缓冲层，该缓冲层用来良好地实现后面形成的用作沟道形成区域的氧化物半导体层和源电极层及漏电极层之间的电连接。
此外，优选的是，在图3B所示的工序中，在形成导电层216之后，不使该导电层216暴露于大气地连续形成氧化物半导体层217。这是因为如下缘故：通过不使导电层216暴露于大气地形成氧化物半导体层217，可以抑制杂质附着到导电层216的表面或者在导电层216的表面上形成氧化膜，而降低导电层216和氧化物半导体层217的接触电阻。
此外，作为当形成氧化物半导体层217时使用的气体，优选使用导电层216的表面不容易被氧化的气体。例如，在氧化物半导体层217的成膜条件下，增高相对于氧气体流量的氩气体流量的比率(优选的是，不引入氧气体)。具体地说，可以在氩或氦等稀有气体气氛下或者在氧气体为10％以下且稀有气体为90％以上的气氛下形成氧化物半导体层217。通过降低相对于氩气体流量的氧气体流量的比率，可以抑制在导电层216的表面上形成氧化膜。其结果，可以降低导电层216和氧化物半导体层217的接触电阻，并且改善元件特性。
此外，通过降低相对于氩气体流量的氧气体流量的比率，可以提高所得到的氧化物半导体层的导电率。在此情况下，可以良好地实现后面形成的用作沟道形成区域的氧化物半导体层和源电极层及漏电极层之间的电连接。
接着，通过对导电层216及氧化物半导体层217进行蚀刻，形成源电极层216a、漏电极层216b、形成在源电极层216a上的第一缓冲层217a、形成在漏电极层216b上的第二缓冲层217b(参照图3C)。源电极层216a和漏电极层216b由受到蚀刻的导电层216形成，而第一缓冲层217a和第二缓冲层217b由受到蚀刻的氧化物半导体层217形成。
此外，源电极层216a、漏电极层216b、第一缓冲层217a、第二缓冲层217b可以通过在导电层216上形成氧化物半导体层217后利用光刻法对导电层216及氧化物半导体层217进行蚀刻来形成。在此，作为一例，示出如下情况：利用同一个掩模对源电极层216a、漏电极层216b、第一缓冲层217a、第二缓冲层217b进行蚀刻，以使由源电极层216a和第一缓冲层217a构成的叠层体218a和由漏电极层216b和第二缓冲层217b构成的叠层体218b的一部分夹着栅极绝缘层204与栅电极层202重叠的方式进行形成。
在图3C中形成的源电极层216a用作晶体管的源极，而漏电极层216b用作晶体管的漏极。注意，根据晶体管的驱动方法，而源电极层206a用作漏极，并且漏电极层206b用作源极。源电极层216a用作漏极，并且漏电极层216b用作源极。
接着，对露出的栅极绝缘层204、叠层体218a及叠层体218b的表面进行表面处理(参照图3D)。作为表面处理，可以进行使用惰性气体及/或反应气体的等离子体处理等。
通过进行表面处理，可以去除附着到栅极绝缘层204的表面、叠层体218a及叠层体218b的表面的杂质。注意，通过对叠层体218a、叠层体218b的等离子体处理，除了第一缓冲层217a和第二缓冲层217b的表面以外，露出的第一源电极层216a和第二漏电极层216b的表面也受到改性。
注意，至于等离子体处理等的方法，可以参照实施方式1。
此外，在本实施方式中，优选利用等离子体处理等表面处理，去除栅极绝缘层204的表层部。优选的是，通过等离子体处理等，在2nm以上且1/2t以下(t是表面处理之前的栅极绝缘层204的膜厚度)的范围内去除栅极绝缘层204的表层部。这是因为有如下情况的缘故：根据叠层体218a及叠层体218b的形成，除了大气成分以外，各种各样的物质与栅极绝缘层204的表面接触，杂质附着到栅极绝缘层204的表面；或者杂质元素被提取到栅极绝缘层204的表面的表层部。
此外，优选通过表面处理，也去除源电极层216a、漏电极层216b、第一缓冲层217a、第二缓冲层217b的露出的表层部。这是因为如下缘故：伴随叠层体218a及叠层体218b的形成，有时杂质附着到该叠层体218a及叠层体218b的表面，或者有时形成氧化膜或者提取有杂质元素的膜。
此外，当对叠层体218a及叠层体218b进行等离子体处理等表面处理时，为了提高后面形成的氧化物半导体层的覆盖性并且防止断开，优选进行表面处理以使叠层体218a及叠层体218b的端部成为锥形形状。例如，锥形角θ2优选为20°以上且小于90°，更优选为30°以上且80°以下。
此外，优选将叠层体218a及叠层体218b的上端部(第一缓冲层217a、第二缓冲层217b的上端部)形成为具有曲面。例如，将叠层体218a及叠层体218b的上端部的曲率半径R设定为叠层体218a及叠层体218b的膜厚度的1/100以上且1/2以下，优选为叠层体218a及叠层体218b的膜厚度的3/100以上且1/5以下。
例如，当受到等离子体处理等表面处理后的叠层体218a及叠层体218b的膜厚度为100nm时，将叠层体218a及叠层体218b的上端部的曲率半径R设定为1nm以上且50nm以下，优选为3nm以上且20nm以下。此外，也可以将叠层体218a及叠层体218b形成为其上端部的曲率半径R在该范围内连续变化的形状。通过将叠层体218a及叠层体218b的上端部设置为具有曲面，可以提高后面形成的氧化物半导体层的覆盖性并且抑制断开。
此外，优选的是，将叠层体218a及叠层体218b的端部形成为锥形形状，并且将在去除栅极绝缘层204的表层部时形成的栅极绝缘层204的凹部形成为锥形形状。在此情况下，可以提高形成在栅极绝缘层204与叠层体218a或叠层体218b接触的部分中的氧化物半导体层的覆盖性，并且有效地防止断开。注意，将栅极绝缘层204的凹部形成为锥形形状是指将栅极绝缘层204的凹部(凹部分)的表面和侧面所形成的倾斜角θ3(或者凹部分的侧面和衬底200的表面所形成的倾斜角)设定为90°以上。此外，栅极绝缘层204的凹部是指当从连接源电极层和漏电极层的截面方向观察时，形成在栅极绝缘层204中的凹部分。
接着，在覆盖栅极绝缘层204、叠层体218a及叠层体218b地形成氧化物半导体层之后，对该氧化物半导体层选择性地进行蚀刻，以形成氧化物半导体层210(参照图3E)。注意，至于氧化物半导体层210的材料及制造方法，可以参照实施方式1。
通过上述工序，可以形成将氧化物半导体层210用于沟道形成区域的薄膜晶体管260。
此外，因为氧化物半导体层210用作薄膜晶体管260的沟道形成区域，所以优选将该氧化物半导体层210形成为其导电率等于或低于构成第一缓冲层217a及第二缓冲层217b的氧化物半导体层的导电率。
在利用In-Ga-Zn-O类非单晶膜形成氧化物半导体层210、第一缓冲层217a及第二缓冲层217b，并且将第一缓冲层217a及第二缓冲层217b的导电率设定得高于氧化物半导体层210的导电率的情况下，使氧化物半导体层217(第一缓冲层217a及第二缓冲层217b)和氧化物半导体层210的成膜条件不同，即可。例如，当形成氧化物半导体层210时，与当形成氧化物半导体层217时相比，增高相对于氩气体流量的氧气体流量的比率。具体地说，可以在氧气氛下或者在相对于稀有气体的氧气体流量比为1以上的气氛下，形成氧化物半导体层210。
在本实施方式中，当形成氧化物半导体层210时，在源电极层216a及漏电极层216b上分别设置有第一缓冲层217a及第二缓冲层217b，所以即使在包含大量的氧的气氛下形成氧化物半导体层210的情况下，也可以抑制在该源电极层216a及漏电极层216b的表面上形成氧化膜。其结果，可以降低源电极层216a及漏电极层216b和氧化物半导体层210之间的接触电阻。
此外，优选在形成氧化物半导体层210之后进行200℃至600℃、典型为300℃至500℃的热处理。此外，也可以对露出的岛状氧化物半导体层210进行氧自由基处理。至于其详细，可以参照实施方式1。
此后，通过形成各种电极和布线，来完成半导体装置。
注意，虽然在本实施方式中，示出在形成叠层体218a及叠层体218b之后进行等离子体处理等的表面处理的情况，但是进行表面处理的次数不局限于一次。例如，也可以在图3A至3E所示的工序中，在栅极绝缘层204上形成导电层216之后并且形成氧化物半导体层217之前对该导电层216进行表面处理。至于该情况，参照图4A至4E进行说明。
首先，在衬底200上形成栅电极层202，接着，在该栅电极层202上形成栅极绝缘层204和导电层216，然后对该导电层216进行表面处理(参照图4A)。
在此，示出如下情况：通过在设置有衬底200的反应室内产生等离子体，并且使等离子体203作用于导电层216的表面，来进行表面改性。注意，图4A中的等离子体处理的方法可以与上述图1C、图3D所示的等离子体处理同样地进行。
接着，在导电层216上形成氧化物半导体层217(参照图4B)。
此外，优选在同一个反应室内连续进行等离子体处理和氧化物半导体层217的形成。通过不使受到等离子体处理后的导电层216的表面暴露于大气地形成氧化物半导体层217，可以抑制杂质附着到导电层216的表面或者在导电膜216的表面上形成氧化膜等。
此外，也可以在同一个反应室内连续进行导电层216的形成、等离子体处理、氧化物半导体层217的形成。通过在不使导电层216暴露于大气地进行等离子体处理的同时，形成氧化物半导体层217，可以更有效地抑制杂质附着到导电层216的表面或者在导电层216的表面上形成氧化膜，并且可以降低导电层216和氧化物半导体层217的接触电阻。
接着，通过选择性地去除导电层216及氧化物半导体层217，来形成叠层体218a及叠层体218b(参照图4C)，然后对栅极绝缘层204、叠层体218a及叠层体218b的表面进行表面处理(参照图4D)，然后在栅极绝缘层204、叠层体218a及叠层体218b上形成氧化物半导体层210(参照图4E)。
通过上述工序，可以形成将氧化物半导体层210用于沟道形成区域的薄膜晶体管270。
图4D示出如下情况：通过在设置有衬底200的反应室内产生等离子体，并且使等离子体208作用于极绝缘层204、叠层体218a及叠层体218b的表面，来进行表面改性。注意，图4D中的等离子体处理的方法可以与上述图4A的等离子体处理同样地进行。
根据本实施方式，可以以低成本提供具有高特性的半导体装置。注意，本实施方式可以与其他实施方式适当地组合来使用。
实施方式3
在本实施方式中，参照附图而说明本发明的一个方式的半导体装置的使用方式的一例的显示装置的制造工序。注意，本实施方式所示的制造工序的很多部分与实施方式1相同。从而，在下面中，省略对重复部分的说明，并且对不同的部分进行详细说明。注意，在下面的说明中，图5A至5D及图6A至6D示出截面图，并且图7至图10示出俯视图。
首先，在具有绝缘表面的衬底200上形成布线及电极(包括栅电极层202的栅极布线、电容布线308、第一端子321)(参照图5A、图7)。
电容布线308、第一端子321可以使用与栅电极层202相同的材料同时形成。注意，至于栅电极层202的材料和制造方法，可以参照实施方式1。
接着，在栅电极层202上形成栅极绝缘层204，然后在栅极绝缘层204上形成导电层206(参照图5B)。
导电层206可以通过利用溅射法或真空蒸镀法等并且使用如下材料来形成。该材料由包含选自铝(Al)、铜(Cu)、钛(Ti)、钽(Ta)、钨(W)、钼(Mo)、铬(Cr)、钕(Nd)、钪(Sc)中的元素的金属；以上述元素为成分的合金；或者以上述元素为成分的氮化物等构成。
例如，导电层206可以由钼膜或钛膜的单层结构形成。此外，导电层206也可以由叠层结构形成，而例如可以采用铝膜和钛膜的叠层结构。此外，也可以采用依次层叠有钛膜、铝膜和钛膜的三层结构。此外，也可以采用依次层叠有钼膜、铝膜和钼膜的三层结构。此外，作为用于这些叠层结构的铝膜，也可以采用包含钕的铝(Al-Nd)膜。再者，导电层206也可以具有包含硅的铝膜的单层结构。
在图5B中，通过在形成栅极绝缘层204之后，在该栅极绝缘层204中形成接触孔313，然后形成导电层206，来使第一端子321和导电层206电连接。
接着，通过利用光刻法对导电层206进行蚀刻，来形成源电极层206a、漏电极层206b、连接电极320、第二端子322(参照图5C、图8)。
第二端子322可以与源极布线(包括源电极层206a的源极布线)电连接。此外，连接电极320可以通过形成在栅极绝缘层204中的接触孔313与第一端子321直接连接。
接着，对栅极绝缘层204、源电极层206a、漏电极层206b、连接电极320、第二端子322的表面进行等离子体处理(参照图5D)。注意，至于等离子体处理的方法，可以参照实施方式1。
接着，覆盖栅极绝缘层204、源电极层206a、漏电极层206b、连接电极320、第二端子322地形成氧化物半导体层209(参照图6A)。
优选在同一个反应室内连续进行等离子体处理和氧化物半导体层209的形成。通过连续进行等离子体处理和氧化物半导体层209的形成，可以抑制杂质附着到栅极绝缘层204、源电极层206a、漏电极层206b的表面以及在源电极层206a及漏电极层206b的表面上形成氧化膜等。注意，至于氧化物半导体层209的材料和制造方法，可以参照实施方式1。
接着，通过对氧化物半导体层209选择性地进行蚀刻，来形成岛状氧化物半导体层210，以形成薄膜晶体管290(参照图6B、图9)。
接着，优选进行100℃至600℃、典型为200℃至400℃的热处理。例如，在氮气氛下以250℃进行一个小时的热处理。通过该热处理，进行构成岛状氧化物半导体层210的In-Ga-Zn-O类非单晶膜的原子级的重新排列。因为由于该热处理而消除阻碍载流子的移动的歪曲，所以在此的热处理(也包括光退火)很有效。注意，只要在形成氧化物半导体层209之后，就对进行热处理的时序没有特别的限制，而例如也可以在形成像素电极之后进行。
此外，也可以对露出的岛状氧化物半导体层210进行氧自由基处理。通过进行氧自由基处理，可以使将岛状氧化物半导体层210用作沟道形成区域的薄膜晶体管成为常闭状态。此外，通过进行自由基处理，可以恢复岛状氧化物半导体层210的由于蚀刻而受到的损伤。自由基处理优选在O2、N2O的气氛下，更优选在包含氧的N2、包含氧的He、包含氧的Ar的气氛下进行。此外，也可以在对上述气氛添加有Cl2、CF4的气氛下进行自由基处理。
接着，形成覆盖薄膜晶体管290的保护绝缘层340，并且对该保护绝缘层340选择性地进行蚀刻，以形成到达漏电极层206b的接触孔325、到达连接电极320的接触孔326以及到达第二端子322的接触孔327(参照图6C)。
接着，形成电连接到漏电极层206b的透明导电层310、电连接到连接电极320的透明导电层328以及电连接到第二端子322的透明导电层329(参照图6D、图10)。
透明导电层310用作像素电极，并且透明导电层328和透明导电层329用作用于与FPC的连接的电极或者布线。更具体地，可以将形成在连接电极320上的透明导电膜328用于用作栅极布线的输入端子的连接用端子电极，并且将形成在第二端子322上的透明导电层329用于用作源极布线的输入端子的连接用端子电极。
此外，可以通过利用电容布线308、栅极绝缘层204、保护绝缘层340以及透明导电层310，来形成存储电容器。在此情况下，电容布线308和透明导电层310用作电极，并且栅极绝缘层204和保护绝缘层340用作电介质。
透明导电层310、328、329可以通过利用溅射法或真空蒸镀法等并且使用氧化铟(In2O3)、氧化铟氧化锡合金(In2O3-SnO2，简称为ITO)、氧化铟氧化锌合金(In2O3-ZnO)等来形成。例如，可以在形成透明导电层之后，在该透明导电层上形成抗蚀剂掩模，利用蚀刻来去除不需要的部分，以形成透明导电层310、328、329。
通过上述工序，可以完成底栅型的n沟道型薄膜晶体管、存储电容器等元件。并且，通过将这些元件相对于各个像素而配置为矩阵状，可以将其用作用来制造有源矩阵型的显示装置的一个衬底。在本说明书中，为方便起见，将这种衬底称为有源矩阵衬底。
在制造有源矩阵型的液晶显示装置的情况下，在有源矩阵型衬底和设置有对置电极的对置衬底之间设置液晶层，以固定有源矩阵衬底和对置衬底，即可。
此外，本实施方式所示的结构不局限于图10的像素结构。将其他结构的一例示出于图11。图11示出如下结构：不设置电容布线308，以用作像素电极的透明导电层310和相邻的像素的栅极布线302用作电极，并且以保护绝缘层340及栅极绝缘层204为电介质，以形成存储电容器。
注意，本实施方式可以与其他实施方式适当地组合来使用。
实施方式4
在本实施方式中，说明作为本发明的一个方式而通过将薄膜晶体管用于像素部以及驱动电路，以制造具有显示功能的半导体装置(也称为显示装置)的情况。此外，可以通过将由薄膜晶体管制造的驱动电路的一部分或全部一体形成在与像素部相同的衬底上，来形成系统化面板(system-on-panel)。
显示装置包括显示元件。作为显示元件，可以使用液晶元件(也称为液晶显示元件)、发光元件(也称为发光显示元件)。在发光元件的范围内包括由电流或电压控制亮度的元件，具体而言，包括无机EL(ElectroLuminescence；电致发光)元件、有机EL元件等。此外，也可以应用电子墨水等的对比度因电作用而变化的显示媒体。
此外，显示装置包括密封有显示元件的面板和在该面板上安装有包括控制器的IC等的模块。再者，显示装置涉及一种元件衬底，该元件衬底相当于制造该显示装置的过程中的完成显示元件之前的一个方式，并且其在多个像素中分别具备用来将电流供给到显示元件的手段。具体而言，元件衬底既可以是只形成有显示元件的像素电极的状态，又可以是形成成为像素电极的导电层之后并且通过蚀刻形成像素电极之前的状态，或其他任何方式。
注意，本说明书中的显示装置是指图像显示器件、显示器件、或光源(包括照明装置)。另外，显示装置还包括安装有连接器诸如FPC(FlexiblePrintedCircuit；柔性印刷电路)、TAB(TapeAutomatedBonding；载带自动键合)胶带或TCP(TapeCarrierPackage；载带封装)的模块；将印刷线路板设置于TAB胶带或TCP端部的模块；通过COG(ChipOnGlass；玻璃上芯片)方式将IC(集成电路)直接安装到显示元件的模块。
在本实施方式中，示出本发明的一个方式的半导体装置的液晶显示装置的实例。首先，参照图12A1至12B而说明相当于半导体装置的一个方式的液晶显示面板的外观及截面。图12A1和12A2是一种面板的俯视图，其中利用密封材料4005将形成在第一衬底4001上的包括In-Ga-Zn-O类非单晶膜作为半导体层的可靠性高的薄膜晶体管4010、4011以及液晶元件4013密封在第一衬底4001和第二衬底4006之间。图12B相当于沿着图12A1和12A2的M-N的截面图。
以围绕设置在第一衬底4001上的像素部4002和扫描线驱动电路4004的方式设置有密封材料4005。此外，在像素部4002和扫描线驱动电路4004上设置有第二衬底4006。因此，像素部4002和扫描线驱动电路4004与液晶层4008一起由第一衬底4001、密封材料4005和第二衬底4006密封。此外，在第一衬底4001上的与由密封材料4005围绕的区域不同的区域中安装有信号线驱动电路4003，该信号线驱动电路4003使用单晶半导体膜或多晶半导体膜形成在另行准备的衬底上。
另外，对于另行形成的驱动电路的连接方法没有特别的限制，而可以采用COG方法、引线键合方法或TAB方法等。图12A1是通过COG方法安装信号线驱动电路4003的实例，而图12B是通过TAB方法安装信号线驱动电路4003的实例。
此外，设置在第一衬底4001上的像素部4002和扫描线驱动电路4004包括多个薄膜晶体管。在图12B中例示像素部4002所包括的薄膜晶体管4010和扫描线驱动电路4004所包括的薄膜晶体管4011。在薄膜晶体管4010、4011上设置有绝缘层4020、4021。
作为薄膜晶体管4010、4011，可以应用包括In-Ga-Zn-O类非单晶膜作为半导体层的可靠性高的薄膜晶体管。在本实施方式中，薄膜晶体管4010、4011是n沟道型薄膜晶体管。
此外，液晶元件4013所具有的像素电极层4030与薄膜晶体管4010电连接。而且，液晶元件4013的对置电极层4031形成在第二衬底4006上。像素电极层4030、对置电极层4031和液晶层4008重叠的部分相当于液晶元件4013。另外，像素电极层4030、对置电极层4031分别设置有用作取向膜的绝缘层4032、4033，并且隔着绝缘层4032、4033夹有液晶层4008。
另外，作为第一衬底4001、第二衬底4006，可以使用玻璃、金属(典型为不锈钢)、陶瓷、塑料。作为塑料，可以使用FRP(Fiberglass-ReinforcedPlastics；纤维增强塑料)板、PVF(聚氟乙烯)薄膜、聚酯薄膜或者丙烯酸树脂薄膜。此外，还可以使用具有将铝箔夹在PVF薄膜或聚酯薄膜之间的结构的薄片。
此外，附图标记4035表示通过对绝缘层选择性地进行蚀刻而得到的柱状间隔物，并且它是为控制像素电极层4030和对置电极层4031之间的距离(单元间隙)而设置的。另外，还可以使用球状间隔物。此外，对置电极层4031与设置在与薄膜晶体管4010同一个衬底上的公共电位线电连接。通过利用公共连接部，可以使对置电极层4031通过设置在一对衬底之间的导电粒子与公共电位线电连接。注意，导电粒子包含在密封材料4005中。
另外，还可以采用不使用取向膜的显示蓝相(bluephase)的液晶。蓝相是液晶相的一种，其是指当使胆甾相液晶的温度上升时即将从胆甾相转变到均质相(isotropicphase)之前出现的相。由于蓝相只出现在较窄的温度范围内，所以为了改善温度范围而将混合有5重量％以上的手性试剂的液晶组成物用于液晶层4008。包含显示蓝相的液晶和手性试剂的液晶组成物的响应速度短，即为10μs至100μs，并且由于其具有光学各向同性而不需要取向处理，从而视角依赖性小。
另外，本实施方式所示的液晶显示装置是透过型液晶显示装置的实例，但是液晶显示装置还可以应用于反射型液晶显示装置或半透型液晶显示装置。
此外，虽然在本实施方式的液晶显示装置中示出在衬底的外侧(可见一侧)设置偏振片，在衬底的内侧按顺序设置着色层、用于显示元件的电极层的实例，但是也可以将偏振片设置在衬底的内侧。另外，偏振片和着色层的叠层结构也不局限于本实施方式的结构，而根据偏振片及着色层的材料或制造工序条件适当地设定，即可。此外，还可以设置用作黑矩阵的遮光膜。
另外，在本实施方式中，使用用作保护层或平坦化绝缘层的绝缘层(绝缘层4020、绝缘层4021)覆盖薄膜晶体管，以减少薄膜晶体管的表面凹凸并且提高薄膜晶体管的可靠性。另外，因为保护层用来防止悬浮在大气中的有机物、金属物、水蒸气等的污染杂质的侵入，所以优选采用致密的膜。通过利用溅射法并且使用氧化硅膜、氮化硅膜、氧氮化硅膜、氮氧化硅膜、氧化铝膜、氮化铝膜、氧氮化铝膜或氮氧化铝膜的单层或叠层来形成保护层，即可。虽然在本实施方式中示出通过溅射法形成保护层的实例，但是并没有限制而采用各种方法形成，即可。
在此，形成具有叠层结构的绝缘层4020作为保护层。在此，作为绝缘层4020的第一层，利用溅射法形成氧化硅膜。通过使用氧化硅膜作为保护层，有防止在用作源电极层及漏电极层的铝膜中产生小丘的效果。
此外，形成绝缘层作为保护层的第二层。在此，作为绝缘层4020的第二层，通过溅射法形成氮化硅膜。通过作为保护层而采用氮化硅膜，可以抑制钠等的可动离子侵入到半导体区中而改变TFT的电特性。
另外，也可以在形成保护层之后进行对于半导体层的退火(300℃至400℃)。
另外，形成绝缘层4021作为平坦化绝缘层。作为绝缘层4021，可以使用具有耐热性的有机材料如聚酰亚胺、丙烯酸树脂、苯并环丁烯、聚酰胺、环氧等。另外，除了上述有机材料之外，还可以使用低介电常数材料(low-k材料)、硅氧烷类树脂、PSG(磷硅玻璃)、BPSG(硼磷硅玻璃)等。另外，也可以通过层叠多个由这些材料形成的绝缘层，来形成绝缘层4021。
另外，硅氧烷类树脂相当于以硅氧烷类材料为起始材料而形成的包含Si-O-Si键的树脂。硅氧烷基类树脂还可以采用有机基(例如为烷基、芳基)、氟基团作为取代基。此外，有机基也可以具有氟基团。
对于绝缘膜4021的形成方法没有特别的限制，而可以根据其材料利用溅射法、SOG法、旋涂、浸渍、喷涂、液滴喷射法(喷墨法、丝网印刷、胶印刷等)、刮刀、辊涂机、帘涂机、刮刀涂布机等。在使用材料液形成绝缘层4021的情况下，也可以在进行烘焙的工序中同时进行半导体层的退火(300℃至400℃)。通过同时进行绝缘层4021的焙烧工序和半导体层的退火，可以高效地制造半导体装置。
作为像素电极层4030、对置电极层4031，可以使用具有透光性的导电材料诸如包含氧化钨的氧化铟、包含氧化钨的氧化铟锌、包含氧化钛的氧化铟、包含氧化钛的氧化铟锡、氧化铟锡(下面表示为ITO)、氧化铟锌、添加有氧化硅的氧化铟锡等。
此外，可以使用包含导电高分子(也称为导电聚合物)的导电组成物来形成像素电极层4030、对置电极层4031。使用导电组成物来形成的像素电极的当其波长为550nm时的透光率优选为70％以上。另外，导电组成物所包含的导电高分子的电阻率优选为0.1Ω·cm以下。
作为导电高分子，可以使用所谓的π电子共轭类导电高分子。例如，可以举出聚苯胺或其衍生物、聚吡咯或其衍生物、聚噻吩或其衍生物、或者上述材料中的两种以上的共聚物等。
另外，供给到另外形成的信号线驱动电路4003、扫描线驱动电路4004或像素部4002的各种信号及电位是从FPC4018供给的。
在本实施方式中，连接端子电极4015由与液晶元件4013所具有的像素电极层4030相同的导电层形成，并且端子电极4016由与薄膜晶体管4010、4011的源电极层及漏电极层相同的导电层形成。
连接端子电极4015通过各向异性导电膜4019与FPC4018所具有的端子电连接。
此外，虽然在图12A1至12B中示出另行形成信号线驱动电路4003并将其安装到第一衬底4001的实例，但是本实施方式不局限于该结构。既可以另行形成扫描线驱动电路而安装，又可以仅另行形成信号线驱动电路的一部分或扫描线驱动电路的一部分而安装。
图13示出将TFT衬底2600用于相当于半导体装置的一个方式的液晶显示模块而进行构成的一例。
图13是液晶显示模块的一例，其中，利用密封材料2602固定TFT衬底2600和对置衬底2601，并且在其间设置包括TFT等的像素部2603、包括液晶层的显示元件2604和着色层2605来形成显示区。在进行彩色显示时需要着色层2605，并且当采用RGB方式时，对应于各像素而设置有分别对应于红色、绿色、蓝色的各种颜色的着色层。在TFT衬底2600和对置衬底2601的外侧配置有偏振片2606、偏振片2607、漫射片2613。光源由冷阴极管2610和反射板2611构成，电路衬底2612利用柔性线路板2609与TFT衬底2600的布线电路部2608连接，并且组装有控制电路、电源电路等的外部电路。此外，还可以在偏振片和液晶层之间具有相位差板的状态下进行层叠。
作为液晶显示模块，可以采用TN(扭曲向列；TwistedNematic)模式、IPS(平面内转换；In-Plane-Switching)模式、FFS(边缘电场转换；FringeFieldSwitching)模式、MVA(多畴垂直取向；Multi-domainVerticalAlignment)模式、PVA(垂直取向构型；PatternedVerticalAlignment)模式、ASM(轴对称排列微胞；AxiallySymmetricalignedMicro-cell)模式、OCB(光学补偿弯曲；OpticalCompensatedBirefringence)模式、FLC(铁电性液晶；FerroelectricLiquidCrystal)模式、AFLC(反铁电性液晶；AntiFerroelectricLiquidCrystal)模式等。
通过上述工序，可以制造可靠性高的作为半导体装置的液晶显示装置。
本实施方式可以与其他实施方式所记载的结构适当地组合来实施。
实施方式5
在本实施方式中，作为本发明的一个方式的半导体装置的一例而示出电子纸。
图14示出有源矩阵型电子纸作为半导体装置的一例。可以与上述实施方式1至3所示的薄膜晶体管同样地制造用于半导体装置的薄膜晶体管581。
图14的电子纸是采用旋转球显示方式的显示装置的实例。旋转球显示方式是指一种方法，其中将一个半球表面为黑色而另一个半球表面为白色的球形粒子配置在用于显示元件的电极层的第一电极层及第二电极层之间，并且在第一电极层及第二电极层之间产生电位差来控制球形粒子的方向，以进行显示。
设置在衬底580上的薄膜晶体管581是底栅结构的薄膜晶体管，并且源电极层或漏电极层通过形成在绝缘层583、584、585中的接触孔与第一电极层587电连接。在第一电极层587和第二电极层588之间设置有球形粒子589，该球形粒子589具有黑色区590a和白色区590b，且其周围包括充满了液体的空洞594，并且球形粒子589的周围充满有树脂等的填料595(参照图14)。在图14中，第一电极层587相当于像素电极，并且第二电极层588相当于公共电极。第二电极层588与设置在与薄膜晶体管581同一个衬底上的公共电位线电连接。通过利用上述实施方式所示的公共连接部，可以使设置在衬底596上的第二电极层588通过配置在一对电极之间的导电粒子与公共电位线电连接。
此外，还可以使用电泳元件而代替旋转球。在此情况下，使用直径为10μm至200μm左右的微囊，该微囊封入有透明液体、带正电的白色微粒和带负电的黑色微粒。至于设置在第一电极层和第二电极层之间的微囊，当由第一电极层和第二电极层施加电场时，白色微粒和黑色微粒移动到相反方向，从而可以显示白色或黑色。应用这种原理的显示元件就是电泳显示元件，一般地被称为电子纸。电泳显示元件具有比液晶显示元件高的反射率，因而不需要辅助灯。此外，其耗电量低，并且在昏暗的地方也可以辨别显示部。另外，即使不向显示部供应电源，也可以保持显示过一次的图像，因此，即使使具有显示功能的半导体装置(简单地称为显示装置，或也称为具备显示装置的半导体装置)远离电波发射源，也可以储存显示过的图像。
通过上述工序，可以制造可靠性高的电子纸作为半导体装置。
本实施方式可以与其他实施方式所记载的结构适当地组合来实施。
实施方式6
在本实施方式中，示出发光显示装置的例子作为本发明的一个方式的半导体装置。在此，示出利用电致发光的发光元件作为显示装置所具有的显示元件。对利用电致发光的发光元件根据其发光材料是有机化合物还是无机化合物来进行区别，一般来说，前者被称为有机EL元件，而后者被称为无机EL元件。
在有机EL元件中，通过对发光元件施加电压，电子及空穴从一对电极分别注入到包含发光有机化合物的层，以产生电流。然后，由于这些载流子(电子及空穴)重新结合，发光有机化合物达到激发态，并且当该激发态恢复到基态时，获得发光。根据这种机理，该发光元件被称为电流激发型发光元件。
根据其元件的结构，将无机EL元件分类为分散型无机EL元件和薄膜型无机EL元件。分散型无机EL元件包括在粘合剂中分散有发光材料的粒子的发光层，且其发光机理是利用供体能级和受体能级的供体-受体重新结合型发光。薄膜型无机EL元件具有由电介质层夹住发光层并还利用电极夹住该发光层的结构，且其发光机理是利用金属离子的内层电子跃迁的定域型发光。另外，在此使用有机EL元件作为发光元件而进行说明。
图15示出可应用数字时间灰度驱动的像素结构的一例作为本发明的一个方式的半导体装置的一例。
说明可应用数字时间灰度驱动的像素的结构及像素的工作。在此，示出在一个像素中使用两个将氧化物半导体层(In-Ga-Zn-O类非单晶膜)用于沟道形成区域的n沟道型晶体管的例子。
像素6400包括开关晶体管6401、驱动晶体管6402、发光元件6404及电容元件6403。在开关晶体管6401中，栅极连接到扫描线6406，第一电极(源电极及漏电极中的一方)连接到信号线6405，第二电极(源电极及漏电极中的另一方)连接到驱动晶体管6402的栅极。在驱动晶体管6402中，栅极通过电容元件6403连接到电源线6407，第一电极连接到电源线6407，第二电极连接到发光元件6404的第一电极(像素电极)。发光元件6404的第二电极相当于共同电极6408。
另外，将发光元件6404的第二电极(共同电极6408)设定为低电源电位。注意，低电源电位是指以设定于电源线6407的高电源电位为标准满足低电源电位＜高电源电位的电位。例如也可以将低电源电位设定为GND、0V等。将该高电源电位和低电源电位的电位差施加到发光元件6404并在发光元件6404中使电流流过。此时，为了使发光元件6404发光，而将高电源电位和低电源电位分别设定为其间的电位差成为发光元件6404的正向阈值电压以上。
此外，也可以代替电容元件6403使用驱动晶体管6402的栅极电容而省略电容元件6403。至于驱动晶体管6402的栅极电容，也可以在沟道区域和栅电极层之间形成有电容。
在此，在采用电压输入电压驱动方式的情况下，对驱动晶体管6402的栅极输入使驱动晶体管6402成为充分导通或截止的状态的视频信号。就是说，使驱动晶体管6402在线性区中工作。使驱动晶体管6402在线性区中工作，而对驱动晶体管6402的栅极施加比电源线6407的电压高的电压。另外，对信号线6405施加(电源线电压+驱动晶体管6402的Vth)以上的电压。
此外，在进行模拟灰度驱动而代替数字时间灰度驱动的情况下，通过使信号的输入不同，可以使用与图15相同的像素结构。
在进行模拟灰度驱动的情况下，对驱动晶体管6402的栅极施加发光元件6404的正向电压+驱动晶体管6402的Vth以上的电压。发光元件6404的正向电压是指在设定为所希望的亮度时的电压，至少包括正向阈值电压。注意，通过输入使驱动晶体管6402在饱和区中工作的视频信号，可以在发光元件6404使电流流过。为了使驱动晶体管6402在饱和区中工作，而将电源线6407的电位设定为高于驱动晶体管6402的栅极电位。通过将视频信号设定为模拟方式，可以在发光元件6404中使根据视频信号的电流流过来进行模拟灰度驱动。
注意，图15所示的像素结构不局限于此。例如，还可以对图15所示的像素追加开关、电阻元件、电容元件、晶体管或逻辑电路等。
接着，参照图16A至16C说明发光元件的结构。在此，以驱动TFT是n型的情况为例子来说明像素的截面结构。可以与上述实施方式1所示的薄膜晶体管同样制造用于图16A、16B和16C的半导体装置的作为驱动TFT的TFT7001、7011、7021，并且这些TFT是包括In-Ga-Zn-O类非单晶膜作为半导体层的可靠性高的薄膜晶体管。
为了取出发光，发光元件的阳极和阴极中的至少一方为透明，即可。而且，薄膜晶体管及发光元件形成在衬底上。发光元件可以具有如下结构：从与衬底相反的面取出发光的顶部发射；从衬底一侧的面取出发光的底部发射；或者从衬底一侧及与衬底相反的面取出发光的双面发射。像素结构可以应用于任何发射结构的发光元件。
参照图16A说明顶部发射结构的发光元件。
在图16A中示出当驱动TFT的TFT7001为n型并且从发光元件7002发射的光穿过阳极7005一侧时的像素的截面图。在图16A中，发光元件7002的阴极7003和驱动TFT的TFT7001电连接，并且在阴极7003上按顺序层叠有发光层7004、阳极7005。至于阴极7003，只要是功函数低且反射光的导电膜，就可以使用各种材料。例如，优选采用Ca、Al、MgAg、AlLi等。而且，发光层7004可以由单层或多层的叠层构成。在发光层7004由多层构成时，在阴极7003上按顺序层叠电子注入层、电子传输层、发光层、空穴传输层、空穴注入层。另外，不需要都设置所有这种层。使用透光性导电材料形成阳极7005，例如也可以使用具有透光性的导电层例如包含氧化钨的氧化铟、包含氧化钨的氧化铟锌、包含氧化钛的氧化铟、包含氧化钛的氧化铟锡、氧化铟锡(下面，表示为ITO)、氧化铟锌、添加有氧化硅的氧化铟锡等。
由阴极7003及阳极7005夹有发光层7004的区域相当于发光元件7002。在图16A所示的像素中，从发光元件7002发射的光如箭头所示那样发射到阳极7005一侧。
接着，参照图16B说明底部发射结构的发光元件。示出在驱动TFT7011是n型并且从发光元件7012发射的光发射到阴极7013一侧的情况下的像素的截面图。在图16B中，在与驱动TFT7011电连接的具有透光性的导电层7017上形成有发光元件7012的阴极7013，并且在阴极7013上按顺序层叠有发光层7014、阳极7015。另外，在阳极7015具有透光性的情况下，也可以覆盖阳极上地形成有用来反射光或遮光的屏蔽膜7016。与图16A的情况同样，至于阴极7013，只要是功函数低的导电材料，就可以使用各种材料。但是，将其厚度设定为透过光的程度(优选为5nm至30nm左右)。例如，可以将膜厚度为20nm的铝膜用作阴极7013。而且，与图16A同样，发光层7014可以由单层或多层的叠层构成。阳极7015不需要透过光，但是可以与图16A同样使用具有透光性的导电材料形成。并且，虽然屏蔽膜7016例如可以使用反射光的金属等，但是不局限于金属膜。例如，也可以使用添加有黑色的颜料的树脂等。
由阴极7013及阳极7015夹有发光层7014的区域相当于发光元件7012。在图16B所示的像素中，从发光元件7012发射的光如箭头所示那样发射到阴极7013一侧。
接着，参照图16C说明双面发射结构的发光元件。在图16C中，在与驱动TFT7021电连接的具有透光性的导电层7027上形成有发光元件7022的阴极7023，并且在阴极7023上按顺序层叠有发光层7024、阳极7025。与图16A的情况同样，至于阴极7023，只要是功函数低的导电材料，就可以使用各种材料。但是，将其厚度设定为透过光的程度。例如，可以将膜厚度为20nm的Al用作阴极7023。而且，与图16A同样，发光层7024可以由单层或多层的叠层构成。阳极7025可以与图16A同样使用透过光的具有透光性的导电材料形成。
阴极7023、发光层7024和阳极7025重叠的部分相当于发光元件7022。在图16C所示的像素中，从发光元件7022发射的光如箭头所示那样发射到阳极7025一侧和阴极7023一侧的双方。
另外，虽然在此说明了有机EL元件作为发光元件，但是也可以设置无机EL元件作为发光元件。
另外，虽然在本实施方式中示出了控制发光元件的驱动的薄膜晶体管(驱动TFT)和发光元件电连接的例子，但是也可以采用在驱动TFT和发光元件之间连接有电流控制TFT的结构。
另外，本实施方式所示的半导体装置不局限于图16A至16C所示的结构而可以进行各种变形。
接着，参照图17A和17B说明相当于半导体装置的一个方式的发光显示面板(也称为发光面板)的外观及截面。图17A是一种面板的俯视图，其中利用密封材料4505将包括形成在第一衬底4501上的In-Ga-Zn-O类非单晶膜作为半导体层的可靠性高的薄膜晶体管4509、4510及发光元件4511密封在第一衬底4501和第二衬底4506之间。图17B相当于沿着图17A的H-I的截面图。
以围绕设置在第一衬底4501上的像素部4502、信号线驱动电路4503a、4503b及扫描线驱动电路4504a、4504b的方式设置有密封材料4505。此外，在像素部4502、信号线驱动电路4503a、4503b及扫描线驱动电路4504a、4504b上设置有第二衬底4506。因此，像素部4502、信号线驱动电路4503a、4503b以及扫描线驱动电路4504a、4504b与填料4507一起由第一衬底4501、密封材料4505和第二衬底4506密封。像这样，优选使用气密性高且脱气少的保护薄膜(贴合薄膜、紫外线固化树脂薄膜等)或覆盖材料进行封装(封入)。
此外，设置在第一衬底4501上的像素部4502、信号线驱动电路4503a、4503b及扫描线驱动电路4504a、4504b包括多个薄膜晶体管。在图17B中，例示包括在像素部4502中的薄膜晶体管4510和包括在信号线驱动电路4503a中的薄膜晶体管4509。
作为薄膜晶体管4509、4510，可以应用包括In-Ga-Zn-O类非单晶膜作为半导体层的可靠性高的薄膜晶体管。在本实施方式中，薄膜晶体管4509、4510是n沟道型薄膜晶体管。
此外，附图标记4511相当于发光元件，发光元件4511所具有的作为像素电极的第一电极层4517与薄膜晶体管4510的源电极层或漏电极层电连接。另外，发光元件4511的结构是由第一电极层4517、场致发光层4512、第二电极层4513构成的叠层结构，但是不局限于本实施方式所示的结构。可以根据从发光元件4511取出的光的方向等而适当地改变发光元件4511的结构。
通过使用有机树脂层、无机绝缘层或有机聚硅氧烷来形成分隔壁4520。特别优选的是，使用感光材料，在第一电极层4517上形成开口部，并且将该开口部的侧壁形成为具有连续的曲率的倾斜面。
场致发光层4512既可以由单层构成，又可以由多层的叠层构成。
也可以在第二电极层4513及分隔壁4520上形成保护层，以防止氧、氢、水分、二氧化碳等侵入到发光元件4511中。作为保护层，可以形成氮化硅膜、氮氧化硅膜、DLC膜等。
另外，供给到信号线驱动电路4503a、4503b、扫描线驱动电路4504a、4504b、或者像素部4502的各种信号及电位是从FPC4518a、4518b供给的。
在本实施方式中，连接端子电极4515由与发光元件4511所具有的第一电极层4517相同的导电层形成，并且端子电极4516由与薄膜晶体管4509、4510所具有的源电极层及漏电极层相同的导电层形成。
连接端子电极4515通过各向异性导电膜4519电连接到FPC4518a所具有的端子。
位于从发光元件4511取出光的方向上的第二衬底4506需要具有透光性。在此情况下，使用如玻璃板、塑料板、聚酯薄膜或丙烯酸树脂薄膜等的具有透光性的材料。
此外，作为填料4507，除了氮、氩等的惰性气体之外，还可以使用紫外线固性树脂或热固性树脂，并且可以使用PVC(聚氯乙烯)、丙烯酸树脂、聚酰亚胺、环氧树脂、硅酮树脂、PVB(聚乙烯醇缩丁醛)、或EVA(乙烯-醋酸乙烯酯)。在本实施方式中，作为填料4507使用氮。
另外，若有需要，则还可以在发光元件的发射面上适当地设置诸如偏振片、圆偏振片(包括椭圆偏振片)、相位差板(λ/4片、λ/2片)、彩色滤光片等的光学薄膜。另外，也可以在偏振片或圆偏振片上设置抗反射膜。例如，可以进行抗眩光处理，该处理可以通过利用表面的凹凸来扩散反射光，降低眩光。
信号线驱动电路4503a、4503b及扫描线驱动电路4504a、4504b也可以作为在另行准备的衬底上由单晶半导体膜或多晶半导体膜形成的驱动电路而安装。此外，也可以另外仅形成信号线驱动电路或其一部分、或者扫描线驱动电路或其一部分而安装。本实施方式不局限于图17A和17B的结构。
通过上述工序，可以制造作为半导体装置的可靠性高的发光显示装置(显示面板)。
本实施方式可以与其他实施方式所记载的结构适当地组合而实施。
实施方式7
本发明的一个方式的半导体装置可以应用于电子纸。电子纸可以用于用来显示信息的所有领域的电子设备。例如，可以将电子纸应用于电子图书(电子书)、招贴、电车等交通工具的车厢广告、信用卡等的各种卡片的显示等。图18A和18B以及图19示出电子设备的一例。
图18A示出利用电子纸而制造的招贴2631。在广告介质是纸的印刷物的情况下，用人手进行广告的交换，但是如果使用电子纸，则可以在短时间内改变广告的显示内容。此外，显示不会打乱而可以获得稳定的图像。另外，招贴也可以采用以无线的方式收发信息的结构。
此外，图18B示出电车等交通工具的车厢广告2632。在广告介质是纸的印刷物的情况下，用人手进行广告的交换，但是如果使用电子纸，则可以在短时间内不需要许多人手地改变广告的显示内容。此外，显示不会打乱而可以获得稳定的图像。另外，车厢广告也可以采用以无线的方式收发信息的结构。
另外，图19示出电子书籍2700的一例。例如，电子书籍2700由两个框体，即框体2701及框体2703构成。框体2701及框体2703由轴部2711形成为一体，并且可以以该轴部2711为轴进行开闭动作。通过采用这种结构，可以进行如纸的书籍那样的动作。
框体2701组装有显示部2705，并且框体2703组装有显示部2707。显示部2705及显示部2707的结构既可以是显示连续画面的结构，又可以是显示不同的画面的结构。通过采用显示不同的画面的结构，例如可以在右边的显示部(图19中的显示部2705)上显示文章，并且在左边的显示部(图19中的显示部2707)上显示图像。
此外，在图19中示出框体2701具备操作部等的例子。例如，在框体2701中，具备电源2721、操作键2723、扬声器2725等。通过利用操作键2723，可以翻页。另外，也可以采用在与框体的显示部同一个的面上具备键盘、定位装置等的结构。另外，也可以采用在框体的背面或侧面具备外部连接用端子(耳机端子、USB端子或可与AC适配器及USB电缆等的各种电缆连接的端子等)、记录介质插入部等的结构。再者，电子书籍2700也可以具有作为电子词典的功能。
此外，电子书籍2700也可以采用以无线的方式收发信息的结构。还可以采用以无线的方式从电子书籍服务器购买所希望的书籍数据等，然后下载的结构。
实施方式8
本发明的一个方式的半导体装置可以应用于各种电子设备(也包括游戏机)。作为电子设备，例如可以举出电视装置(也称为电视或电视接收机)、用于计算机等的监视器、数码相机、数码摄像机、数码相框、移动电话机(也称为移动电话、移动电话装置)、便携式游戏机、便携式信息终端、声音再现装置、弹珠机等的大型游戏机等。
图20A示出电视装置9600的一例。在电视装置9600中，框体9601组装有显示部9603。通过利用显示部9603，可以显示映像。此外，在此示出利用支架9605支撑框体9601的结构。
可以通过利用框体9601所具备的操作开关、另外提供的遥控操作机9610进行电视装置9600的操作。通过利用遥控操作机9610所具备的操作键9609，可以进行频道、音量的操作，并且可以对显示在显示部9603上的映像进行操作。此外，也可以采用在遥控操作机9610设置显示从该遥控操作机9610输出的信息的显示部9607的结构。
另外，电视装置9600采用具备接收机、调制解调器等的结构。可以通过利用接收机接收一般的电视广播。再者，通过调制解调器连接到有线或无线方式的通信网络，也可以进行单向(从发送者到接收者)或双向(在发送者和接收者之间或在接收者之间等)的信息通信。
图20B示出数码相框9700的一例。例如，在数码相框9700中，框体9701组装有显示部9703。显示部9703可以显示各种图像，例如通过显示使用数码相机等拍摄的图像数据，可以发挥与一般的相框同样的功能。
另外，数码相框9700采用具备操作部、外部连接用端子(USB端子、可以与USB电缆等的各种电缆连接的端子等)、记录介质插入部等的结构。这些结构也可以组装到与显示部同一个面，但是当将它们设置在侧面或背面时，设计性提高，所以是优选的。例如，可以对数码相框的记录介质插入部插入储存有使用数码相机拍摄的图像数据的存储器并提取图像数据，然后将所提取的图像数据显示于显示部9703。
此外，数码相框9700也可以采用以无线的方式收发信息的结构。还可以采用以无线的方式提取所希望的图像数据并进行显示的结构。
图21A示出一种便携式游戏机，其由框体9881和框体9891的两个框体构成，并且它们由连接部9893连接为能够开闭。框体9881组装有显示部9882，并且框体9891组装有显示部9883。另外，图21A所示的便携式游戏机还具备扬声器部9884、记录介质插入部9886、LED灯9890、输入单元(操作键9885、连接端子9887、传感器9888(包括测定如下因素的功能：力量、位移、位置、速度、加速度、角速度、转动数、距离、光、液、磁、温度、化学物质、声音、时间、硬度、电场、电流、电压、电力、辐射线、流量、湿度、倾斜度、振动、气味或红外线)以及麦克风9889)等。当然，便携式游戏机的结构不局限于上述结构，只要是至少具备半导体装置的结构即可，并且可以采用适当地设置有其它附属设备的结构。图21A所示的便携式游戏机具有如下功能：读出储存在记录介质中的程序或数据并将其显示在显示部上；以及通过与其它便携式游戏机进行无线通信来实现信息共享。另外，图21A所示的便携式游戏机所具有的功能不局限于此，而可以具有各种各样的功能。
图21B示出作为大型游戏机的一种自动赌博机9900的一例。在自动赌博机9900中，框体9901组装有显示部9903。另外，自动赌博机9900还具备如起动杆或停止开关等的操作单元、投币孔、扬声器等。当然，自动赌博机9900的结构不局限于此，只要是至少具备半导体装置的结构即可，并且可以采用适当地设置有其它附属设备的结构。
图22A示出移动电话机1000的一例。移动电话机1000除了安装到框体1001的显示部1002之外还具备操作按钮1003、外部连接端口1004、扬声器1005、麦克风1006等。
图22A所示的移动电话机1000可以通过利用人手指等触摸显示部1002来输入信息。此外，可以通过利用人手指等触摸显示部1002来打电话或制作电子邮件等的操作。
显示部1002的画面主要有三种模式。第一是以图像的显示为主的显示模式，第二是以文字等的信息的输入为主的输入模式，第三是混合显示模式和输入模式的两种模式而成的显示+输入模式。
例如，在打电话或制作电子邮件的情况下，将显示部1002设定为以文字输入为主的文字输入模式，并进行显示在画面上的文字的输入操作，即可。在此情况下，优选的是，在显示部1002的画面的大部分上显示键盘或号码按钮。
此外，通过在移动电话机1000的内部设置具有陀螺仪、加速度传感器等检测倾斜度的传感器的检测装置，来判断移动电话机1000的方向(竖向还是横向)，从而可以对显示部1002的画面显示进行自动切换。
此外，通过触摸显示部1002或利用框体1001的操作按钮1003进行操作，切换画面模式。此外，还可以根据显示在显示部1002上的图像种类而切换画面模式。例如，当显示在显示部上的图像信号为动态图像的数据时，将画面模式切换成显示模式，并且当显示在显示部上的图像信号为文字数据时，将画面模式切换成输入模式。
另外，当在输入模式中通过检测出显示部1002的光传感器所检测的信号得知在一定期间中没有利用显示部1002的触摸操作的输入时，也可以以将画面模式从输入模式切换成显示模式的方式进行控制。
显示部1002也可以用作图像传感器。例如，通过利用人手掌或人手指触摸显示部1002，来拍摄掌纹、指纹等，从而可以进行个人识别。此外，通过在显示部中使用发射近红外光的背光灯或发射近红外光的感测光源，也可以拍摄手指静脉、手掌静脉等。
图22B也是移动电话机的一例。图22B的移动电话机具有在框体9411中包括显示部9412以及操作按钮9413的显示装置9410和在框体9401中包括操作按钮9402、外部输入端子9403、麦克风9404、扬声器9405以及当接收电话时发光的发光部9406的通信装置9400，并且具有显示功能的显示装置9410可以在箭头所示的两个方向上与具有电话功能的通信装置9400之间进行装卸。因此，可以将显示装置9410和通信装置9400的短轴安装在一起，并且还可以将显示装置9410和通信装置9400的长轴安装在一起。此外，在只需要显示功能的情况下，也可以从通信装置9400分开显示装置9410，以单独使用显示装置9410。通信装置9400和显示装置9410可以通过利用无线通信或者有线通信授受图像或者输入信息，并且它们分别具有能够进行充电的电池。
实施例1
在本实施例中，示出利用在进行等离子体处理后形成的氧化物半导体层来制造的薄膜晶体管的特性。
下面，说明在本实施例中使用的晶体管的制造方法。
首先，在衬底500上形成第一导电层，然后通过利用光刻法对该第一导电层进行构图，以形成栅电极层502。接着，在该栅电极层502上形成栅极绝缘层504(参照图23A)。接着，在栅极绝缘层504上形成第二导电层，然后利用光刻法对该第二导电层进行构图，以形成其一部分与栅电极层重叠的源电极层506a及漏电极层506b(参照图23B)。接着，进行等离子体处理，来使等离子体508作用到栅极绝缘层504、源电极层506a及漏电极层506b的表面(参照图23C)。接着，在栅极绝缘层、源电极层及漏电极层上形成氧化物半导体层，然后利用光刻法对该氧化物半导体层进行构图，以形成用作沟道形成区域的岛状氧化物半导体层510(参照图23D)。接着，在氮气氛下以350℃进行一个小时的热处理。如此，制造在本实施例中使用的晶体管550(参照图23E)。
作为衬底500，使用日本AsahiGlassCo.,Ltd.制造的玻璃衬底(产品名称：AN100)。
作为成为栅电极层502的第一导电层，利用溅射法来形成膜厚度为100nm的钨膜。
作为栅极绝缘层504，利用等离子体CVD法来形成膜厚度为100nm的氧氮化硅膜。
作为成为源电极层506a及漏电极层506b的第二导电层，利用溅射法来形成膜厚度为100nm的钨膜。
作为氧化物半导体层，利用溅射法来形成膜厚度为150nm的In-Ga-Zn-O类非单晶膜。成膜条件为：压力为0.4Pa，电力为500W，成膜温度为25℃，氩气体流量为10sccm，氧流量为5sccm，玻璃衬底和靶之间的距离为170mm，并且采用直流(DC(DirectCurrent))。作为靶，采用In2O3：Ga2O3：ZnO＝1：1：1的靶(In：Ga：Zn＝1：1：0.5)。此外，在进行等离子体处理后，不使衬底500暴露于大气地连续形成氧化物半导体层。注意，通过电感耦合等离子体质谱分析法(InductivelyCoupledPlasmaMassSpectrometry：ICP-MS分析法)测定在该成膜条件下得到的氧化物半导体层的组成的结果是InGa0.94Zn0.40O3.31。
此外，等离子体处理利用溅射装置来进行。具体地说，在反应室内的第一电极上设置衬底500，对该第一电极施加高频电压来在第一电极和第二电极之间产生等离子体508，在第一电极(衬底500)一侧产生负自偏压，使等离子体中的阳离子加速并将其碰撞到衬底500，来进行等离子体处理。等离子体处理的条件为：压力为0.4Pa，电力为200W(13.56MHz)。此外，在本实施例中，作为引入的气体，使用氩及/或氧，将氩和氧的流量设定为如下的不同条件，并且将在各条件下得到的样品分别设定为样品A至样品D，以测定晶体管的元件特性。注意，除了在等离子体处理中使用的气体的流量比的条件以外，都采用同一个条件来制造样品A至样品D。
(样品A)
Ar气体流量：10sccm
氧气体流量：0sccm
(样品B)
Ar气体流量：9sccm
氧气体流量：1sccm
(样品C)
Ar气体流量：5sccm
氧气体流量：5sccm
(样品D)
Ar气体流量：0sccm
氧气体流量：10sccm
此外，为了比较，而制造不进行等离子体处理的样品E，并且也测定样品E的晶体管特性。
图24示出根据样品A至样品E的薄膜晶体管的相对于源极和栅极之间的电压(以下，称为栅电压或Vg)变化的流过在源极和漏极之间的电流(以下，称为漏电流或Id)变化的Vg-Id曲线、成为工作速度的指标的电场效应迁移率。在图24中，以样品A至样品E的漏电流为漏电流10001a至10005a，并且以样品A至样品E的电场效应迁移率为电场效应迁移率10001b至10005b。注意，在本实施例中，将漏电压(源极和漏极之间的电压)设定为1V，来进行晶体管的测定。
此外，在本实施例中，如图25所示形成根据样品A至样品E的晶体管的结构。具体地说，将晶体管的沟道长度L设定为100μm，将沟道宽度W设定为100μm，将源电极层506a和栅电极层502重叠的长度Ls设定为5μm，将漏电极层506b和栅电极层502重叠的长度Ld设定为5μm，将在与沟道宽度方向平行的方向上氧化物半导体层510与源电极层506a及漏电极层506b不重叠的区域的长度A设定为5μm。
由于图24的结果，可知：进行溅射处理的晶体管(样品A至样品D)与不进行溅射处理的晶体管(样品E)相比，其晶体管的导通电流(在N型晶体管时，一般是Vg在0V附近至正区域中的漏电流)高。另一方面，至于晶体管的截止电流(在N型晶体管时，一般是Vg在0V附近至负区域中的漏电流)，在样品A至样品E中没有很大差异。由此，通过进行等离子体处理，可以提高晶体管的导通电流和截止电流的比率(导通·截止比)。此外，还可知：通过提高作为在等离子体处理中使用的气体的氩的流量比，可以提高导通电流，并且，特别是，在不引入氧气体而仅引入氩气体的情况下，可以得到高导通电流。
此外，还确认到：至于电场效应迁移率，进行溅射处理的晶体管(样品A至样品D)与不进行溅射处理的晶体管(样品E)相比，其最大值高。此外，还可知：通过提高作为在等离子体处理中使用的气体的氩的流量比，可以提高电场效应迁移率，并且，特别是，在不引入氧气体而仅引入氩气体的情况下，可以得到更高的电场效应迁移率。
根据上述，可知：通过在形成氧化物半导体层之前，进行等离子体处理，可以提高晶体管的导通·截止比，并且提高电场效应迁移率。此外，还可知：通过提高作为在等离子体处理中使用的气体的氩的流量比，可以提高晶体管的导通·截止比，并且提高电场效应迁移率。
本说明书根据2008年11月7日在日本专利局受理的日本专利申请编号2008-286569而制作，所述申请内容包括在本说明书中。

Claims (13)

1.一种用于制造半导体装置的方法，包括以下步骤：
在衬底上形成栅电极层；
在所述栅电极层上形成栅绝缘层；
在所述栅绝缘层上形成导电层；
在所述导电层上形成氧化物半导体层；以及
在引入氧气的反应室中，对所述氧化物半导体层的表面进行等离子体处理，
其中在引入氩和氧的混合气氛的反应室中，通过溅射法形成所述氧化物半导体层。
2.一种用于制造半导体装置的方法，包括以下步骤：
在衬底上形成栅电极层；
在所述栅电极层上形成栅绝缘层；
在所述栅绝缘层上形成导电层；
在所述导电层上形成氧化物半导体层；以及
在引入氧气的反应室中，对所述氧化物半导体层的表面进行等离子体处理，
其中，以20℃或更高的温度通过溅射法形成所述氧化物半导体层。
3.如权利要求1或2所述的用于制造半导体装置的方法，其特征在于，通过使用包括铟、镓和锌的靶的所述溅射法来形成所述氧化物半导体层。
4.如权利要求1或2所述的用于制造半导体装置的方法，其特征在于，所述等离子体处理和所述氧化物半导体层的形成在所述反应室中接连进行。
5.一种用于制造半导体装置的方法，包括以下步骤：
在衬底上形成栅电极层；
在所述栅电极层上形成栅绝缘层；
在所述栅绝缘层上形成导电层；
在所述导电层上形成第一氧化物半导体层；
通过对所述导电层和所述第一氧化物半导体层进行蚀刻，形成层叠有所述导电层和所述第一氧化物半导体层的第一叠层体以及层叠有所述导电层和所述第一氧化物半导体层的第二叠层体；
在引入惰性气体的反应室中，对形成于所述衬底上的所述栅绝缘层、所述第一叠层体和所述第二叠层体的表面进行等离子体处理；以及
在进行了所述等离子体处理之后，在所述栅绝缘层、所述第一叠层体和所述第二叠层体上形成第二氧化物半导体层，
其中在引入氩和氧的混合气氛的反应室中，通过溅射法形成所述第一和第二氧化物半导体层。
6.一种用于制造半导体装置的方法，包括以下步骤：
在衬底上形成栅电极层；
在所述栅电极层上形成栅绝缘层；
在所述栅绝缘层上形成导电层；
对所述导电层的表面进行第一等离子体处理；
在进行了所述第一等离子体处理之后，在所述导电层上形成第一氧化物半导体层；
通过对所述导电层和所述第一氧化物半导体层进行蚀刻，形成层叠有所述导电层和所述第一氧化物半导体层的第一叠层体以及层叠有所述导电层和所述第一氧化物半导体层的第二叠层体；
对所述栅绝缘层、所述第一叠层体和所述第二叠层体的表面进行第二等离子体处理；以及
在进行了所述第二等离子体处理之后，在所述栅绝缘层、所述第一叠层体和所述第二叠层体上形成第二氧化物半导体层，
其中在引入氩和氧的混合气氛的反应室中，通过溅射法形成所述第一和第二氧化物半导体层。
7.如权利要求6所述的用于制造半导体装置的方法，其特征在于，所述第一等离子体处理和所述第一氧化物半导体层的形成在所述反应室中接连进行，且所述第二等离子体处理和所述第二氧化物半导体层的形成在所述反应室中接连进行。
8.一种用于制造半导体装置的方法，包括以下步骤：
在衬底上形成栅电极层；
在所述栅电极层上形成栅绝缘层；
在所述栅绝缘层上形成导电层；
在所述导电层上形成第一氧化物半导体层；
通过对所述导电层和所述第一氧化物半导体层进行蚀刻，形成层叠有所述导电层和所述第一氧化物半导体层的第一叠层体以及层叠有所述导电层和所述第一氧化物半导体层的第二叠层体；
在引入惰性气体的反应室中，对形成于所述衬底上的所述栅绝缘层、所述第一叠层体和所述第二叠层体的表面进行等离子体处理；以及
在进行了所述等离子体处理之后，在所述栅绝缘层、所述第一叠层体和所述第二叠层体上形成第二氧化物半导体层，
其中，以20℃至100℃的温度通过溅射法形成所述第一和第二氧化物半导体层。
9.如权利要求5或8所述的用于制造半导体装置的方法，其特征在于，所述等离子体处理和所述第二氧化物半导体层的形成在所述反应室中接连进行。
10.如权利要求5或8所述的用于制造半导体装置的方法，其特征在于，将氩气体用作所述惰性气体。
11.一种用于制造半导体装置的方法，包括以下步骤：
在衬底上形成栅电极层；
在所述栅电极层上形成栅绝缘层；
在所述栅绝缘层上形成导电层；
对所述导电层的表面进行第一等离子体处理；
在进行了所述第一等离子体处理之后，在所述导电层上形成第一氧化物半导体层；
通过对所述导电层和所述第一氧化物半导体层进行蚀刻，形成层叠有所述导电层和所述第一氧化物半导体层的第一叠层体以及层叠有所述导电层和所述第一氧化物半导体层的第二叠层体；
对所述栅绝缘层、所述第一叠层体和所述第二叠层体的表面进行第二等离子体处理；以及
在进行了所述第二等离子体处理之后，在所述栅绝缘层、所述第一叠层体和所述第二叠层体上形成第二氧化物半导体层，
其中，以20℃至100℃的温度通过溅射法形成所述第一和第二氧化物半导体层。
12.如权利要求5、6、8和11中任一项所述的用于制造半导体装置的方法，其特征在于，通过使用包括铟、镓和锌的靶的所述溅射法来形成所述第一和第二氧化物半导体层。
13.如权利要求11所述的用于制造半导体装置的方法，其特征在于，所述第一等离子体处理和所述第一氧化物半导体层的形成在反应室中接连进行，且所述第二等离子体处理和所述第二氧化物半导体层的形成在反应室中接连进行。
CN201510904211.2A 2008-11-07 2009-11-06 用于制造半导体装置的方法 Expired - Fee Related CN105514171B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2008-286569 2008-11-07
JP2008286569 2008-11-07
CN200910220868.1A CN101740398B (zh) 2008-11-07 2009-11-06 半导体装置及该半导体装置的制造方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN200910220868.1A Division CN101740398B (zh) 2008-11-07 2009-11-06 半导体装置及该半导体装置的制造方法

Publications (2)

Publication Number Publication Date
CN105514171A true CN105514171A (zh) 2016-04-20
CN105514171B CN105514171B (zh) 2019-10-29

Family

ID=42164369

Family Applications (2)

Application Number Title Priority Date Filing Date
CN200910220868.1A Expired - Fee Related CN101740398B (zh) 2008-11-07 2009-11-06 半导体装置及该半导体装置的制造方法
CN201510904211.2A Expired - Fee Related CN105514171B (zh) 2008-11-07 2009-11-06 用于制造半导体装置的方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN200910220868.1A Expired - Fee Related CN101740398B (zh) 2008-11-07 2009-11-06 半导体装置及该半导体装置的制造方法

Country Status (5)

Country Link
US (2) US8021917B2 (zh)
JP (4) JP2010135771A (zh)
KR (2) KR101477593B1 (zh)
CN (2) CN101740398B (zh)
TW (1) TWI467663B (zh)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI589006B (zh) 2008-11-07 2017-06-21 半導體能源研究所股份有限公司 半導體裝置和其製造方法
KR101820973B1 (ko) * 2009-10-09 2018-01-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치 제조 방법
KR101675115B1 (ko) * 2010-01-12 2016-11-22 삼성전자주식회사 산화물 박막 트랜지스터 및 그 제조 방법
JP2011151194A (ja) * 2010-01-21 2011-08-04 Hitachi Displays Ltd 液晶表示装置及びその製造方法
WO2011155302A1 (en) * 2010-06-11 2011-12-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2012038891A (ja) * 2010-08-06 2012-02-23 Canon Inc ボトムゲート型薄膜トランジスタ
US20120032172A1 (en) * 2010-08-06 2012-02-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5525380B2 (ja) * 2010-08-25 2014-06-18 富士フイルム株式会社 酸化物半導体薄膜の製造方法および薄膜トランジスタの製造方法
US9058047B2 (en) 2010-08-26 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2012029638A1 (en) * 2010-09-03 2012-03-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8816425B2 (en) 2010-11-30 2014-08-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101830170B1 (ko) * 2011-05-17 2018-02-21 삼성디스플레이 주식회사 산화물 반도체 소자, 산화물 반도체 소자의 제조 방법, 산화물 반도체소자를 포함하는 표시 장치 및 산화물 반도체 소자를 포함하는 표시 장치의 제조 방법
KR101850066B1 (ko) * 2011-11-01 2018-04-19 엘지디스플레이 주식회사 횡전계방식 액정표시장치용 어레이기판의 제조방법
JP6033071B2 (ja) 2011-12-23 2016-11-30 株式会社半導体エネルギー研究所 半導体装置
JP6338813B2 (ja) * 2012-04-03 2018-06-06 セイコーエプソン株式会社 ジャイロセンサー及びそれを用いた電子機器
KR101968115B1 (ko) 2012-04-23 2019-08-13 엘지디스플레이 주식회사 어레이 기판 및 이의 제조방법
CN103295906B (zh) * 2012-06-29 2016-05-18 上海中航光电子有限公司 一种薄膜晶体管的制作方法和薄膜晶体管
CN103500711B (zh) 2013-10-15 2017-06-06 深圳市华星光电技术有限公司 薄膜晶体管的制造方法
JP6287635B2 (ja) * 2014-06-30 2018-03-07 日立金属株式会社 半導体装置の製造方法および半導体装置
US9633710B2 (en) 2015-01-23 2017-04-25 Semiconductor Energy Laboratory Co., Ltd. Method for operating semiconductor device
JP6457896B2 (ja) * 2015-07-09 2019-01-23 株式会社ジャパンディスプレイ 半導体装置及び半導体装置の製造方法
JP6796086B2 (ja) 2016-02-05 2020-12-02 株式会社半導体エネルギー研究所 半導体装置
JP6246260B2 (ja) * 2016-05-05 2017-12-13 株式会社半導体エネルギー研究所 半導体装置
TWI718330B (zh) * 2016-08-24 2021-02-11 日商半導體能源硏究所股份有限公司 半導體裝置及其製造方法
US9837682B1 (en) * 2016-08-29 2017-12-05 Microsoft Technology Licensing, Llc Variable layer thickness in curved battery cell
US20200227560A1 (en) * 2017-03-06 2020-07-16 Sharp Kabushiki Kaisha Semiconductor device and display device
CN107768306A (zh) * 2017-10-12 2018-03-06 惠科股份有限公司 显示面板及其制造方法
JP2021088727A (ja) * 2018-03-20 2021-06-10 日新電機株式会社 成膜方法
CN109192740B (zh) * 2018-09-21 2021-07-27 京东方科技集团股份有限公司 一种阵列基板及其制备方法
US11379231B2 (en) 2019-10-25 2022-07-05 Semiconductor Energy Laboratory Co., Ltd. Data processing system and operation method of data processing system
CN116207138A (zh) * 2021-12-08 2023-06-02 北京超弦存储器研究院 晶体管及其制作方法、半导体器件

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003309266A (ja) * 2002-04-17 2003-10-31 Konica Minolta Holdings Inc 有機薄膜トランジスタ素子の製造方法
JP2007096055A (ja) * 2005-09-29 2007-04-12 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
US20080038882A1 (en) * 2006-08-09 2008-02-14 Kazushige Takechi Thin-film device and method of fabricating the same
CN101246909A (zh) * 2007-02-16 2008-08-20 三星电子株式会社 薄膜晶体管及其制造方法

Family Cites Families (118)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5107308A (en) * 1986-07-04 1992-04-21 Mitsubishi Denki Kabushiki Kaisha Field-effect transistor
JP2813428B2 (ja) * 1989-08-17 1998-10-22 三菱電機株式会社 電界効果トランジスタ及び該電界効果トランジスタを用いた液晶表示装置
DE69107101T2 (de) * 1990-02-06 1995-05-24 Semiconductor Energy Lab Verfahren zum Herstellen eines Oxydfilms.
JPH08236775A (ja) * 1995-03-01 1996-09-13 Toshiba Corp 薄膜トランジスタおよびその製造方法
JPH11505377A (ja) * 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
US5847410A (en) * 1995-11-24 1998-12-08 Semiconductor Energy Laboratory Co. Semiconductor electro-optical device
JP3625598B2 (ja) * 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP4494451B2 (ja) * 1998-08-21 2010-06-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2000150861A (ja) * 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) * 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4224660B2 (ja) * 1999-12-27 2009-02-18 エルジー ディスプレイ カンパニー リミテッド 銅配線基板及びその製造方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) * 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) * 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
US7061014B2 (en) * 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) * 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) * 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) * 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) * 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) * 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) * 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) * 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP2004349583A (ja) * 2003-05-23 2004-12-09 Sharp Corp トランジスタの製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) * 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7205171B2 (en) 2004-02-11 2007-04-17 Au Optronics Corporation Thin film transistor and manufacturing method thereof including a lightly doped channel
JP4407311B2 (ja) * 2004-02-20 2010-02-03 セイコーエプソン株式会社 薄膜トランジスタの製造方法
US7297977B2 (en) * 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US20070194379A1 (en) * 2004-03-12 2007-08-23 Japan Science And Technology Agency Amorphous Oxide And Thin Film Transistor
US7145174B2 (en) * 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) * 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) * 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) * 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) * 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
EP2453480A2 (en) * 2004-11-10 2012-05-16 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7872259B2 (en) * 2004-11-10 2011-01-18 Canon Kabushiki Kaisha Light-emitting device
WO2006051995A1 (en) * 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7791072B2 (en) * 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) * 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7453065B2 (en) * 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
JP5126730B2 (ja) * 2004-11-10 2013-01-23 キヤノン株式会社 電界効果型トランジスタの製造方法
US7863611B2 (en) * 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
KR100647660B1 (ko) * 2004-11-19 2006-11-23 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 채용한 평판표시장치
US7579224B2 (en) * 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI412138B (zh) * 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI390735B (zh) * 2005-01-28 2013-03-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) * 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) * 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) * 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) * 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) * 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) * 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) * 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
TWI408734B (zh) * 2005-04-28 2013-09-11 Semiconductor Energy Lab 半導體裝置及其製造方法
JP2006344849A (ja) * 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) * 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) * 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) * 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
JP2007043113A (ja) * 2005-06-30 2007-02-15 Semiconductor Energy Lab Co Ltd 半導体装置、半導体装置の作製方法
KR100711890B1 (ko) * 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) * 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4958253B2 (ja) * 2005-09-02 2012-06-20 財団法人高知県産業振興センター 薄膜トランジスタ
JP2007073558A (ja) * 2005-09-02 2007-03-22 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタの製法
JP2007073705A (ja) * 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) * 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) * 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4981282B2 (ja) * 2005-09-06 2012-07-18 キヤノン株式会社 薄膜トランジスタの製造方法
JP4981283B2 (ja) * 2005-09-06 2012-07-18 キヤノン株式会社 アモルファス酸化物層を用いた薄膜トランジスタ
JP4850457B2 (ja) * 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP1998373A3 (en) 2005-09-29 2012-10-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) * 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101158896B1 (ko) 2005-10-28 2012-06-25 삼성전자주식회사 박막트랜지스터 기판 및 이의 제조방법과,박막트랜지스터를 갖는 액정표시패널 및 전계발광 표시패널
KR101103374B1 (ko) * 2005-11-15 2012-01-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
JP5089139B2 (ja) * 2005-11-15 2012-12-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI292281B (en) * 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) * 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) * 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) * 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) * 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5110803B2 (ja) 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
KR20070101595A (ko) * 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) * 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5105044B2 (ja) 2006-05-09 2012-12-19 株式会社ブリヂストン 酸化物トランジスタ及びその製造方法
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) * 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) * 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) * 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) * 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) * 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
JP5116290B2 (ja) * 2006-11-21 2013-01-09 キヤノン株式会社 薄膜トランジスタの製造方法
US7772021B2 (en) * 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) * 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
US8067772B2 (en) * 2006-12-05 2011-11-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101303578B1 (ko) * 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
JP4616359B2 (ja) * 2007-01-09 2011-01-19 韓國電子通信研究院 電子素子用ＺｎＯ半導体膜の形成方法及び前記半導体膜を含む薄膜トランジスタ
US8207063B2 (en) * 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100858088B1 (ko) * 2007-02-28 2008-09-10 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법
KR100851215B1 (ko) * 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) * 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) * 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) * 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) * 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
KR100814901B1 (ko) * 2007-05-22 2008-03-19 한국전자통신연구원 건식 식각 공정을 이용한 산화물 박막 트랜지스터 소자의제조방법
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP2008209931A (ja) * 2008-03-12 2008-09-11 Semiconductor Energy Lab Co Ltd 液晶表示装置
TWI577027B (zh) * 2008-07-31 2017-04-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP5361651B2 (ja) * 2008-10-22 2013-12-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101782176B1 (ko) * 2009-07-18 2017-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003309266A (ja) * 2002-04-17 2003-10-31 Konica Minolta Holdings Inc 有機薄膜トランジスタ素子の製造方法
JP2007096055A (ja) * 2005-09-29 2007-04-12 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
US20080038882A1 (en) * 2006-08-09 2008-02-14 Kazushige Takechi Thin-film device and method of fabricating the same
CN101246909A (zh) * 2007-02-16 2008-08-20 三星电子株式会社 薄膜晶体管及其制造方法

Also Published As

Publication number Publication date
US20100117086A1 (en) 2010-05-13
TW201027632A (en) 2010-07-16
JP2016201568A (ja) 2016-12-01
JP2014096606A (ja) 2014-05-22
JP6219462B2 (ja) 2017-10-25
JP5985717B2 (ja) 2016-09-06
KR101633700B1 (ko) 2016-06-27
JP5781641B2 (ja) 2015-09-24
KR101477593B1 (ko) 2014-12-30
CN101740398B (zh) 2016-02-03
JP2015207789A (ja) 2015-11-19
US20110318916A1 (en) 2011-12-29
CN105514171B (zh) 2019-10-29
CN101740398A (zh) 2010-06-16
KR20100051547A (ko) 2010-05-17
TWI467663B (zh) 2015-01-01
US8021917B2 (en) 2011-09-20
US8440502B2 (en) 2013-05-14
JP2010135771A (ja) 2010-06-17
KR20140063545A (ko) 2014-05-27

Similar Documents

Publication Publication Date Title
CN101740398B (zh) 半导体装置及该半导体装置的制造方法
CN101740631B (zh) 半导体装置及该半导体装置的制造方法
US20240363639A1 (en) Display device
US10074646B2 (en) Display device
CN101814530B (zh) 半导体装置以及其制造方法
CN101740634B (zh) 半导体装置及其制造方法
CN102257621B (zh) 晶体管的制造方法
CN101866952B (zh) 半导体装置及其制造方法
CN101752425B (zh) 半导体装置及其制造方法
CN101800250B (zh) 半导体装置以及半导体装置的制造方法
CN101826558B (zh) 半导体装置及半导体装置的制造方法
CN101714547B (zh) 显示装置
CN102779844B (zh) 半导体装置及其制造方法
CN101789451B (zh) 半导体装置及其制造方法
CN101859708B (zh) 半导体装置及该半导体装置的制造方法
CN101826559B (zh) 半导体装置及其制造方法
CN101901838B (zh) 半导体装置及该半导体装置的制造方法
CN101859799A (zh) 半导体装置及该半导体装置的制造方法
CN104332472A (zh) 显示装置
CN101794822A (zh) 半导体装置及其制造方法
CN101859798A (zh) 半导体装置以及其制造方法
CN101783368A (zh) 半导体器件及其制造方法、以及具有该半导体器件的电子设备
CN102893403B (zh) 半导体装置及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20191029

Termination date: 20211106

CF01 Termination of patent right due to non-payment of annual fee