KR101633700B1 - 반도체장치 및 이 반도체장치의 제조방법 - Google Patents
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Abstract
게이트 절연층, 소스 전극층 및 드레인 전극층의 형성후에 산화물 반도체를 형성하는 경우에도, 소자특성이 악화하는 것을 억제하는 것을 목적의 한가지로 한다. 기판 위에 게이트 전극층을 형성하고, 게이트 전극층 위에 게이트 절연층을 형성하고, 게이트 절연층 위에 소스 전극층 및 드레인 전극층을 형성하고, 기판 위에 형성된 게이트 절연층, 소스 전극층 및 드레인 전극층의 표면에 표면처리를 행하고, 해당 표면처리를 행한 후, 게이트 절연층, 소스 전극층 및 드레인 전극층 위에 산화물 반도체층을 형성한다.
Description
산화물 반도체를 사용한 반도체장치 및 이 반도체장치의 제조방법에 관한 것이다.
최근, 산화물 반도체를 사용해서 박막 트랜지스터(TFT라고도 부른다)를 제조하여, 전자 디바이스 등에 응용하는 기술이 주목받고 있다. 예를 들면, 특허문헌 1과 특허문헌 2에는, 산화물 반도체층으로서 산화 아연이나 In-Ga-Zn-O계 산화물 반도체 등을 사용하여, 화상표시장치의 스위칭소자 등을 제조하는 기술이 개시되어 있다.
또한, 산화물 반도체층을 사용한 트랜지스터의 구조로서, 다양한 구조가 제안되어 있고, 예를 들면, 전술한 특허문헌 2와, 특허문헌 3에서는, 게이트 절연층 위에 설치된 소스 전극층 및 드레인 전극층 위에 산화물 반도체층을 형성하는 보텀 게이트·보텀 콘택형의 구조가 개시되어 있다.
[선행기술 문헌]
[특허문헌]
[특허문헌 1] 일본국 특개 2007-123861호 공보
[특허문헌 2] 일본국 특개 2007-96055호 공보
[특허문헌 3] 일본국 특개 2007-305658호 공보
게이트 절연층 위에 소스 전극층 및 드레인 전극층을 형성한 후, 해당 게이트 절연층, 소스 전극층 및 드레인 전극층 위에 산화물 반도체층을 형성하는 경우에는, 소스 전극층 및 드레인 전극층을 형성한 후에 산화물 반도체층을 형성하게 된다. 이 경우, 산화물 반도체층을 형성하기 전에, 게이트 절연층, 소스 전극층 및 드레인 전극층의 표면에 부착된 불순물에 기인하여, 소자특성이 악화할 우려가 있다. 또한, 산화물 반도체층을 형성하기 전에, 게이트 절연층, 소스 전극층 및 드레인 전극층의 표면에 불순물이 함유된 피막이 형성됨으로써, 소자특성이 악화할 우려가 있다.
예를 들면, 포토리소그래피법을 사용해서 소스 전극층 및 드레인 전극층을 형성하는 경우에는, 게이트 절연층, 소스 전극층 및 드레인 전극층에 레지스트나 레지스트의 박리액이 접촉하기 때문에, 표면에 불순물이 부착되는 경우나, 표면에 불순물이 함유된 피막이 형성되는 경우가 있다. 또한, 잉크젯법 등의 액적토출법을 사용해서 소스 전극층 및 드레인 전극층을 게이트 절연층 위에 선택적으로 형성하는 경우에도, 잉크 중에 포함되는 용제나 분산제 등의 첨가제가 게이트 절연층, 소스 전극층 및 드레인 전극층의 표면에 접촉하여, 불순물이 함유된 피막이 형성되는 경우가 있다.
또한, 소스 전극층 및 드레인 전극층으로서 금속을 사용한 경우에는, 소스 전극층 및 드레인 전극층을 형성한 후, 산화물 반도체층을 형성하기까지, 소스 전극층 및 드레인 전극층의 표면이 산화됨으로써, 소스 전극층 및 드레인 전극층과 산화물 반도체층 사이의 콘택 저항이 증가하여, 소자특성이 악화할 우려가 있다.
또한, 게이트 절연층 위에 설치된 소스 전극층 및 드레인 전극층 위에 산화물 반도체층을 형성하는 경우, 소스 전극층 및 드레인 전극층의 막두께가 두껍고 요철을 갖고 있는 경우에는, 게이트 절연층, 소스 전극층 및 드레인 전극층 위에 형성하는 산화물 반도체층이 단절을 일으켜, 소자특성이 악화하는 경우가 있다.
상기 문제점을 감안하여, 게이트 절연층, 소스 전극층 및 드레인 전극층의 형성후에 산화물 반도체를 형성하는 경우에도, 소자특성이 악화하는 것을 억제하는 것을 목적의 한가지로 한다.
게이트 절연층, 소스 전극층 및 드레인 전극층 위에 산화물 반도체층을 형성하는 경우에, 해당 산화물 반도체층을 형성하기 전에 게이트 절연층, 소스 전극층 및 드레인 전극층에 대해 플라즈마 처리 등의 표면처리를 행한다. 산화물 반도체층을 형성하기 전에 표면처리를 행함으로써, 게이트 절연층과 산화물 반도체층 사이에 불순물이 혼입하는 것을 억제할 수 있다. 또한, 산화물 반도체층을 형성하기 전에 표면처리를 행함으로써, 소스 전극층 및 드레인 전극층과 산화물 반도체층 사이의 콘택 저항을 저감하여, 소자특성을 향상할 수 있다.
또한, 본 발명의 일 태양은, 기판 위에 게이트 전극층을 형성하고, 게이트 전극층 위에 게이트 절연층을 형성하고, 게이트 절연층 위에 소스 전극층 및 드레인 전극층을 형성하고, 불활성 가스가 도입된 챔버 내에서, 기판 위에 형성된 게이트 절연층, 소스 전극층 및 드레인 전극층의 표면에 플라즈마 처리를 행하고, 플라즈마 처리를 행한 후, 게이트 절연층, 소스 전극층 및 드레인 전극층 위에 산화물 반도체층을 형성하는 공정을 갖고, 플라즈마 처리를, 챔버 내에 설치된 한 쌍의 전극 중 한쪽의 전극 위에 기판을 설치하고, 한쪽의 전극에 고주파 전압을 인가함으로써 기판에 대해 바이어스 전압을 인가해서 행하는 것을 특징으로 한다.
또한, 본 발명의 일 태양은, 기판 위에 게이트 전극층을 형성하고, 게이트 전극층 위에 게이트 절연층을 형성하고, 게이트 절연층 위에 도전층을 형성하고, 도전층 위에 제1 산화물 반도체층을 형성하고, 도전층 및 제1 산화물 반도체층을 에칭함으로써, 도전층과 제1 산화물 반도체층이 적층된 제1 적층체 및 제2 적층체를 형성하고, 불활성 가스가 도입된 챔버 내에서, 기판 위에 형성된 게이트 절연층, 제1 적층체 및 제2 적층체의 표면에 플라즈마 처리를 행하고, 플라즈마 처리를 행한 후, 게이트 절연층, 제1 적층체 및 제2 적층체 위에, 제2 산화물 반도체층을 형성하는 공정을 갖고, 플라즈마 처리를, 챔버 내에 설치된 한 쌍의 전극 중 한쪽의 전극 위에 기판을 설치하고, 한쪽의 전극에 고주파 전압을 인가함으로써, 기판에 대해 바이어스 전압을 인가해서 행하는 것을 특징으로 한다.
또한, 본 발명의 일 태양은, 기판 위에 게이트 전극층을 형성하고, 게이트 전극층 위에 게이트 절연층을 형성하고, 게이트 절연층 위에 도전층을 형성하고, 도전층의 표면에 제1 플라즈마 처리를 행하고, 제1 플라즈마 처리를 행한 후에 도전층 위에 제1 산화물 반도체층을 형성하고, 도전층 및 제1 산화물 반도체층을 에칭함으로써, 도전층과 제1 산화물 반도체층이 적층된 제1 적층체 및 제2 적층체를 형성하고, 게이트 절연층, 제1 적층체 및 제2 적층체의 표면에 제2 플라즈마 처리를 행하고, 제2 플라즈마 처리를 행한 후, 게이트 절연층, 제1 적층체 및 제2 적층체 위에, 제2 산화물 반도체층을 형성하는 공정을 갖고, 제1 플라즈마 처리 및 제2 플라즈마 처리를, 챔버 내에 설치된 한 쌍의 전극 중 한쪽의 전극 위에 기판을 설치하고, 챔버에 불활성 가스를 도입하는 동시에, 한쪽의 전극에 고주파 전압을 인가함으로써, 기판에 대해 바이어스 전압을 인가해서 행하는 것을 특징으로 한다.
또한, 본 발명의 일 태양은, 기판 위에 설치된 게이트 전극층과, 게이트 전극층을 덮어 설치된 게이트 절연층과, 게이트 절연층 위에 설치된 소스 전극층 및 드레인 전극층과, 게이트 전극층 위이며 소스 전극층 및 드레인 전극층 사이에 위치하는 게이트 절연층 위에 설치되고, 또한, 소스 전극층 및 드레인 전극층 위에 설치된 산화물 반도체층을 갖는 구성에 있어서, 소스 전극층 및 드레인 전극층 사이에 위치하는 게이트 절연층의 막두께가, 소스 전극층 및 드레인 전극층의 아래쪽에 위치하는 게이트 절연층의 막두께보다 작고, 소스 전극층 및 드레인 전극층의 단부가 테이퍼 형상이며, 또한, 소스 전극층 및 드레인 전극층의 상단부가 곡면 형상을 갖도록 설치하는 것을 특징으로 한다.
이때, 본 명세서 중에서 사용할 수 있는 산화물 반도체의 일례로서는, InMO3(ZnO)m(m>0, m은 정수는 아니다)로 표기되는 것이 있다. 여기에서, M은, 갈륨(Ga), 철(Fe), 니켈(Ni), 망간(Mn) 및 코발트(Co)에서 선택된 1의 금속 원소 또는 복수의 금속 원소를 나타낸다. 예를 들면, M으로서 Ga가 선택되는 경우에는, Ga뿐인 경우 이외에, Ga와 Ni나, Ga와 Fe 등, Ga 이외의 상기 금속 원소가 선택되는 경우를 포함한다. 또한, 상기 산화물 반도체에 있어서, M으로서 포함되는 금속 원소 이외에, 불순물 원소로서 Fe, Ni 기타의 천이 금속 원소, 또는 상기 천이금속의 산화물이 포함되어 있는 것이 있다. 본 명세서에 있어서는, 상기 산화물 반도체 중에서, M으로서 적어도 갈륨을 포함하는 것을 In-Ga-Zn-O계 산화물 반도체로 부르고, 해당 재료를 사용한 박막을 In-Ga-Zn-O계 비단결정 막으로 부른다.
이때, 본 명세서 중에 있어서 반도체장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 전기광학장치, 반도체회로 및 전자기기는 모두 반도체장치에 포함된다. 또한, 본 명세서 중에 있어서 표시장치란, 발광장치나 액정표시장치를 포함한다. 발광장치는 발광소자를 포함하고, 액정표시장치는 액정소자를 포함한다. 발광소자는, 전류 또는 전압에 의해 휘도가 제어되는 소자를 그 범주에 포함하고 있고, 구체적으로는 무기 EL(Electro Luminescence) 소자, 유기 EL 소자 등이 포함된다.
게이트 절연층, 소스 전극층 및 드레인 전극층 위에 산화물 반도체층을 형성하기 전에 플라즈마 처리 등의 표면처리를 행함으로써, 불순물의 혼입이나 소스 전극층 및 드레인 전극층의 표면에 형성되는 산화막에 기인하는 소자특성의 악화를 억제할 수 있다.
도 1은 본 발명의 일 형태에 따른 반도체장치의 제조방법의 일례를 설명하는 도면.
도 2는 본 발명의 일 형태에 따른 플라즈마 처리에 사용하는 장치의 일례를 설명하는 도면.
도 3은 본 발명의 일 형태에 따른 반도체장치의 제조방법의 일례를 설명하는 도면.
도 4는 본 발명의 일 형태에 따른 반도체장치의 제조방법의 일례를 설명하는 도면.
도 5는 본 발명의 일 형태에 따른 반도체장치의 제조방법의 일례를 설명하는 도면.
도 6은 본 발명의 일 형태에 따른 반도체장치의 제조방법의 일례를 설명하는 도면.
도 7은 본 발명의 일 형태에 따른 반도체장치의 제조방법의 일례를 설명하는 도면.
도 8은 본 발명의 일 형태에 따른 반도체장치의 제조방법의 일례를 설명하는 도면.
도 9는 본 발명의 일 형태에 따른 반도체장치의 제조방법의 일례를 설명하는 도면.
도 10은 본 발명의 일 형태에 따른 반도체장치의 제조방법의 일례를 설명하는 도면.
도 11은 본 발명의 일 형태에 따른 반도체장치의 제조방법의 일례를 설명하는 도면.
도 12는 본 발명의 일 형태에 따른 반도체장치의 일례를 설명하는 도면.
도 13은 본 발명의 일 형태에 따른 반도체장치의 일례를 설명하는 도면.
도 14는 본 발명의 일 형태에 따른 반도체장치의 일례를 설명하는 도면.
도 15는 본 발명의 일 형태에 따른 반도체장치의 화소 등가회로의 일례를 설명하는 도면.
도 16은 본 발명의 일 형태에 따른 반도체장치의 일례를 설명하는 도면.
도 17은 본 발명의 일 형태에 따른 반도체장치의 일례를 설명하는 도면.
도 18은 전자 페이퍼의 사용 형태의 일례를 설명하는 도면.
도 19는 전자서적의 일례를 나타낸 외관도.
도 20은 텔레비젼 장치 및 디지털 포토 프레임의 예를 나타낸 외관도.
도 21은 게임기의 예를 나타낸 외관도.
도 22는 휴대전화기의 일례를 나타낸 외관도.
도 23은 실시예 1에 관한 소자를 제조하는 방법을 설명하는 도면.
도 24는 실시예 1에 관한 트랜지스터의 특성을 도시한 도면.
도 25는 실시예 1에 관한 트랜지스터의 구조를 설명하는 도면.
도 2는 본 발명의 일 형태에 따른 플라즈마 처리에 사용하는 장치의 일례를 설명하는 도면.
도 3은 본 발명의 일 형태에 따른 반도체장치의 제조방법의 일례를 설명하는 도면.
도 4는 본 발명의 일 형태에 따른 반도체장치의 제조방법의 일례를 설명하는 도면.
도 5는 본 발명의 일 형태에 따른 반도체장치의 제조방법의 일례를 설명하는 도면.
도 6은 본 발명의 일 형태에 따른 반도체장치의 제조방법의 일례를 설명하는 도면.
도 7은 본 발명의 일 형태에 따른 반도체장치의 제조방법의 일례를 설명하는 도면.
도 8은 본 발명의 일 형태에 따른 반도체장치의 제조방법의 일례를 설명하는 도면.
도 9는 본 발명의 일 형태에 따른 반도체장치의 제조방법의 일례를 설명하는 도면.
도 10은 본 발명의 일 형태에 따른 반도체장치의 제조방법의 일례를 설명하는 도면.
도 11은 본 발명의 일 형태에 따른 반도체장치의 제조방법의 일례를 설명하는 도면.
도 12는 본 발명의 일 형태에 따른 반도체장치의 일례를 설명하는 도면.
도 13은 본 발명의 일 형태에 따른 반도체장치의 일례를 설명하는 도면.
도 14는 본 발명의 일 형태에 따른 반도체장치의 일례를 설명하는 도면.
도 15는 본 발명의 일 형태에 따른 반도체장치의 화소 등가회로의 일례를 설명하는 도면.
도 16은 본 발명의 일 형태에 따른 반도체장치의 일례를 설명하는 도면.
도 17은 본 발명의 일 형태에 따른 반도체장치의 일례를 설명하는 도면.
도 18은 전자 페이퍼의 사용 형태의 일례를 설명하는 도면.
도 19는 전자서적의 일례를 나타낸 외관도.
도 20은 텔레비젼 장치 및 디지털 포토 프레임의 예를 나타낸 외관도.
도 21은 게임기의 예를 나타낸 외관도.
도 22는 휴대전화기의 일례를 나타낸 외관도.
도 23은 실시예 1에 관한 소자를 제조하는 방법을 설명하는 도면.
도 24는 실시예 1에 관한 트랜지스터의 특성을 도시한 도면.
도 25는 실시예 1에 관한 트랜지스터의 구조를 설명하는 도면.
실시형태에 대해서, 도면을 사용해서 상세하게 설명한다. 단, 본 발명은 이하에 나타낸 실시형태의 기재 내용에 한정되지 않고, 발명의 취지로부터 일탈하지 않고 형태 및 상세를 다양하게 변경할 수 있다는 것은 당업자에 있어서 자명하다. 또한, 다른 실시형태에 관한 구성은, 적절히 조합하여 실시할 수 있다. 이때, 이하에서 설명하는 발명의 구성에 있어서, 동일 부분 또는 동일한 기능을 갖는 부분에는 동일한 부호를 붙이고, 그것의 반복설명은 생략한다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태인 반도체장치의 제조방법의 일례에 대해서, 도면을 참조해서 설명한다.
처음에, 기판(200) 위에 게이트 전극층(202)을 형성하고, 이어서 해당 게이트 전극층(202) 위에 게이트 절연층(204)을 형성한다(도 1a 참조).
기판(200)으로서는, 절연 표면을 갖는 기판이면 되고, 예를 들면, 유리 기판을 사용할 수 있다. 유리 기판은 무알칼리 유리 기판인 것이 바람직하다. 무알칼리 유리 기판으로서는, 예를 들면, 알루미노실리케이트 유리, 알루미노보로실리케이트 유리, 바륨 보로실리케이트 유리 등의 유리 재료가 이용되고 있다. 그 밖에도, 기판(200)으로서, 세라믹 기판, 석영 기판이나 사파이어 기판 등의 절연체로 이루어진 절연성 기판, 실리콘 등의 반도체 재료로 이루어진 반도체 기판의 표면을 절연재료로 피복한 것, 금속이나 스테인레스 등의 도전체로 이루어진 도전성 기판의 표면을 절연재료로 피복한 것을 사용할 수 있다. 또한, 제조공정의 열처리에 견딜 수 있는 것이면, 플라스틱 기판을 사용할 수도 있다.
게이트 전극층(202)은, 도전층을 기판(200) 전체면에 형성한 후, 포토리소그래피법을 사용하여, 도전층을 에칭함으로써, 형성할 수 있다. 게이트 전극층(202)에는 게이트 배선 등, 상기 도전층에 의해 형성되는 전극이나 배선이 포함된다.
또한, 게이트 전극층을 형성할 때, 나중에 형성되는 게이트 절연층(204)의 피복성을 향상하고, 단절을 방지하기 위해, 게이트 전극층(202)의 단부가 테이퍼 형상이 되도록 에칭하는 것이 바람직하다. 예를 들면, 테이퍼 각 θ1이 20°이상 90°미만, 바람직하게는 30°이상 80°이하가 되도록 하는 형상으로 하는 것이 바람직하다. 이때, 「테이퍼 각 θ1」이란, 테이퍼 형상을 갖는 층(여기에서는, 게이트 전극층(202))을, 단면 방향(기판(200)의 표면과 직교하는 면)에서 관찰했을 때, 해당 층의 측면과 저면이 이루는 해당 층 내부측의 경사각을 나타낸다. 즉, 단면 방향에서 관찰했을 때의, 기판(200)과 접하는 게이트 전극층(202)의 하단부의 각도에 해당한다.
게이트 전극층(202)은, 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti) 등의 도전성 재료로 형성하는 것이 바람직하다. 이때, 배선 및 전극으로서 알루미늄을 사용하는 경우, 알루미늄 단체에서는 내열성이 낮고, 부식하기 쉬운 것 등의 문제점이 있기 때문에, 내열성 도전성 재료와 조합해서 형성하는 것이 바람직하다.
내열성 도전성 재료는, 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 스칸듐(Sc)에서 선택된 원소, 전술한 원소를 성분으로 하는 합금, 전술한 원소를 조합한 합금, 또는 전술한 원소를 성분으로 하는 질화물로 형성할 수 있다. 이들 내열성 도전성 재료로 이루어지는 막과 알루미늄(또는 구리)을 적층시켜, 배선이나 전극을 형성하면 된다.
이때, 게이트 전극층(202)을, 액적토출법이나 스크린 인쇄법 등을 사용해서 기판(200) 위에 선택적으로 형성하는 것도 가능하다.
게이트 절연층(204)은, 산화 실리콘 막, 산화질화 실리콘 막, 질화 실리콘 막, 질화산화 실리콘 막, 산화 알루미늄 막 또는 산화 탄탈 막 등으로 형성할 수 있다. 또한, 이들 막을 적층시켜서 설치해도 된다. 이들 막은, 스퍼터링법 등을 사용해서 막두께를 50nm 이상 250nm 이하로 형성할 수 있다. 예를 들면, 게이트 절연층(204)으로서, 스퍼터링법에 의해 산화 실리콘 막을 100nm의 두께로 형성할 수 있다.
이때, 본 명세서 중에 있어서, 산화질화 실리콘이란, 그것의 조성으로서, 질소보다도 산소의 함유량이 많은 것으로, 바람직하게는, 러더포드 후방산란법(RBS: Rutherford Backscattering Spectrometry) 및 수소 전방 산란법(HFS: Hydrogen Forwardscattering Spectrometry)을 사용해서 측정했을 경우에, 농도범위로서 산소가 50∼70원자%, 질소가 0.5∼15원자%, 실리콘이 25∼35원자%, 수소가 0.1∼10원자%의 범위로 포함되는 것을 말한다. 또한, 질화산화 실리콘이란, 그것의 조성으로s서, 산소보다도 질소의 함유량이 많은 것으로, 바람직하게는, RBS 및 HFS를 사용해서 측정했을 경우에, 농도범위로서 산소가 5∼30원자%, 질소가 20∼55원자%, 실리콘이 25∼35원자%, 수소가 10∼30원자%의 범위로 포함되는 것을 말한다. 단, 산화질화 실리콘 또는 질화산화 실리콘을 구성하는 원자의 합계를 100원자%로 했을 때, 질소, 산소, 실리콘 및 수소의 함유 비율이 상기한 범위 내에 포함되는 것으로 한다.
다음에, 게이트 절연층(204) 위에 소스 전극층(206a) 및 드레인 전극층(206b)을 형성한다(도 1b 참조).
소스 전극층(206a) 및 드레인 전극층(206b)은, 게이트 절연층(204) 위에 도전층을 형성한 후, 포토리소그래피법을 사용하여, 해당 도전층을 에칭함으로써, 형성할 수 있다. 여기에서는, 일례로서, 소스 전극층(206a)과 드레인 전극층(206b)의 일부가 게이트 절연층(204)을 개재하여 게이트 전극층(202)과 중첩하도록 형성하는 경우를 나타내고 있다.
소스 전극층(206a) 및 드레인 전극층(206b)은, 스퍼터링법이나 진공증착법 등을 사용하여, 알루미늄(Al), 구리(Cu), 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 스칸듐(Sc)에서 선택된 원소를 포함하는 금속, 상기한 원소를 성분으로 하는 합금, 또는, 상기한 원소를 성분으로 하는 질화물 등으로 이루어진 재료로 형성할 수 있다.
예를 들면, 소스 전극층(206a) 및 드레인 전극층(206b)을, 몰리브덴 막이나 티타늄 막의 단층 구조로 형성할 수 있다. 또한, 소스 전극층(206a) 및 드레인 전극층(206b)을 적층 구조로 형성해도 되고, 예를 들면, 알루미늄 막과 티타늄 막의 적층 구조로 할 수 있다. 또한, 티타늄 막과, 알루미늄 막과, 티타늄 막을 순서대로 적층한 3층 구조로 해도 된다. 또한, 몰리브덴 막과 알루미늄 막과 몰리브덴 막을 순서대로 적층한 3층 구조로 해도 된다. 또한, 이들 적층 구조에 사용하는 알루미늄 막으로서, 네오디뮴을 포함하는 알루미늄(Al-Nd)막을 사용해도 된다. 더구나, 소스 전극층(206a) 및 드레인 전극층(206b)을, 실리콘을 포함하는 알루미늄 막의 단층 구조로 해도 된다.
이때, 소스 전극층(206a) 및 드레인 전극층(206b)을, 액적토출법이나 스크린인쇄법 등을 사용해서 기판(200) 위에 선택적으로 형성하는 것도 가능하다.
도 1b에 있어서 형성된 소스 전극층(206a)은 트랜지스터의 소스로서 기능하고, 드레인 전극층(206b)은 트랜지스터의 드레인으로서 기능한다. 이때, 트랜지스터의 구동방법에 따라서는, 소스 전극층(206a)이 드레인으로서 기능하고, 드레인 전극층(206b)이 소스로서 기능하는 경우도 있을 수 있다.
다음에, 게이트 절연층(204), 소스 전극층(206a) 및 드레인 전극층(206b)에 표면처리를 행한다. 표면처리로서는, 불활성 가스 및/또는 반응성 가스를 사용한 플라즈마 처리 등을 행할 수 있다.
여기에서는, 기판(200)이 설치된 챔버 내에서 플라즈마를 발생시키고, 노출한 게이트 절연층(204), 소스 전극층(206a) 및 드레인 전극층(206b)의 표면에 플라즈마(208)를 작용시킴으로써 표면의 개질을 행하는 경우를 나타내고 있다(도 1c 참조).
플라즈마 처리는, 예를 들면, 진공상태의 챔버에 아르곤(Ar) 가스 등의 불활성 가스를 도입하고, 피처리물(여기에서는, 기판(200))에 바이어스 전압을 인가해서 플라즈마 상태로서 행할 수 있다. 챔버에 Ar 가스를 도입한 경우, 플라즈마 중에는 전자와 Ar의 양이온이 존재하여, 음극 방향(기판(200)측)으로 Ar의 양이온이 가속된다. 가속된 Ar의 양이온이 기판(200) 위에 형성된 게이트 절연층(204), 소스 전극층(206a) 및 드레인 전극층(206b)의 표면에 충돌함으로써, 해당 표면이 스퍼터에칭되어, 게이트 절연층(204), 소스 전극층(206a) 및 드레인 전극층(206b)의 표면을 개질할 수 있다. 이때, 이러한 플라즈마 처리를 「역스퍼터」로 부르는 일도 있다.
기판(200)측에 바이어스 전압을 인가해서 플라즈마 처리를 행함으로써, 게이트 절연층(204), 소스 전극층(206a) 및 드레인 전극층(206b)의 표면의 스퍼터에칭을 효과적으로 행할 수 있다.
또한, 게이트 절연층(204)의 표면에 요철이 형성되어 있는 경우에는, 플라즈마 처리을 행함으로써, 게이트 절연층(204)의 볼록부로부터 우선적으로 스퍼터에칭되어, 해당 게이트 절연층(204)의 표면의 평탄성을 향상할 수 있다.
또한, 상기 플라즈마 처리에서 사용하는 가스로서, 아르곤 가스 대신에 헬륨 가스를 사용해도 된다. 또한, 아르곤 분위기에 산소, 수소, 질소 등을 첨가한 분위기에서 행해도 된다. 또한, 아르곤 분위기에 Cl2, CF4 등을 첨가한 분위기에서 행해도 된다.
예를 들면, 본 실시형태에서는, 표면처리로서 도 2에 도시된 것과 같은 스퍼터 장치를 사용해서 플라즈마 처리를 행할 수 있다.
도 2에 나타낸 스퍼터 장치는, 챔버(190) 내부에, 피처리물(195)(여기에서는, 기판(200))을 유지하는 제1 전극(191)과, 대향하는 제2 전극(192)이 설치되어 있다. 또한, 제1 전극(191)은, RF 전원(고주파전원) 197에 접속되고, 제2 전극(192)은 RF 전원 198, DC 전원(199)에 접속되어 있다. 제1 전극(191)과 RF 전원 197 사이, 및 제2 전극(192)과 RF 전원 198 사이에는, 임피던스 정합시키기 위한 매칭 박스 193, 매칭 박스 194가 각각 설치되어 있다.
도 2에 나타낸 스퍼터 장치를 사용하여, 피처리물(195)에 플라즈마 처리(역스퍼터라고도 한다)를 행하는 경우에는, 도입구(196)로부터 아르곤 가스 등의 불활성 가스를 도입하고, 제1 전극(191)에 고주파 전압을 인가해서 제1 전극(191)과 제2 전극(192) 사이에 불활성 가스의 플라즈마를 생성하고, 제1 전극(191) 위에 설치된 피처리물(195)측에 음의 자기 바이어스를 발생시키는(바이어스 전압을 인가한 상태로 하는) 것에 의해, 플라즈마 중의 양이온을 가속해서 피처리물(195)에 충돌시킨다. 이때, 게이트 절연층(204)의 표면에 요철이 형성되어 있는 경우에는, 볼록부가 우선적으로 스퍼터에칭되어, 게이트 절연층(204)의 표면을 평탄화할 수 있다.
제1 전극(191)에 고주파 전압을 인가함으로써, 절연물인 기판(200)에 플라즈마 처리를 안정적으로 행할 수 있다.
이때, 도 2에 나타낸 스퍼터 장치를 사용하여, 피처리물(195)에 막을 성막(스퍼터 성막)하는 경우에는, 제2 전극(192)측에 성막하고 싶은 재료로 구성되는 타겟을 설치하고, 제2 전극(192)에 직류 전압 또는 고주파 전압을 인가하여, 제1 전극(191)과 제2 전극(192) 사이에 플라즈마를 생성하고, 플라즈마 중의 양이온을 가속해서 타겟에 충돌시키면 된다.
따라서, 플라즈마 처리를 행한 후에, 피처리물(195)에 막을 성막하는 경우에는, 피처리물(195)을 대기에 노출시키지 않고 플라즈마 처리후, 이어서 스퍼터링법을 사용해서 피처리물(195)에 막을 형성할 수 있다. 이 경우, 플라즈마 처리에 의해, 불순물이 제거된 게이트 절연층(204)의 표면, 소스 전극층(206a) 및 드레인 전극층(206b)의 표면에 막을 형성할 수 있다.
또한, 본 실시형태에서는, 플라즈마 처리 등의 표면처리에 의해, 게이트 절연층(204)의 표층부를 제거하는 것이 바람직하다. 바람직하게는, 표면처리에 의해 게이트 절연층(204)의 표층부를 2nm 이상∼1/2t 이하(t는 표면처리전의 게이트 절연층(204)의 막두께(소스 전극층(206a), 드레인 전극층(206b)의 아래쪽에 위치하는 게이트 절연층의 막두께))의 범위에서 제거한다. 예를 들면, 소스 전극층(206a) 및 드레인 전극층(206b)의 아래쪽에 위치하는 게이트 절연층(204)의 막두께가 100nm일 경우에는, 표면처리에 의해 노출한 게이트 절연층(204)(소스 전극층(206a)과 드레인 전극층(206b) 사이에 위치하는 게이트 절연층(204))의 표층부를 2nm∼50nm 제거한다. 이것은 게이트 절연층(204)의 표면에는, 소스 전극층(206a) 및 드레인 전극층(206b)의 형성에 따라, 대기성분 뿐만 아니라 다양한 물질이 접촉하여, 게이트 절연층(204)의 표면에 불순물이 부착되어 있는 경우나, 게이트 절연층(204)의 표면의 표층부에 불순물 원소가 받아들여져 있을 경우가 있기 때문이다.
또한, 표면처리에 의해, 게이트 절연층(204)의 막두께를 지나치게 얇게 하면, 나중에 형성되는 트랜지스터에 있어서, 인가하는 전압에 대한 게이트 절연층(204)의 내압이 낮아지므로, 게이트 절연층(204)의 제거를 상기 범위로 하는 것이 바람직하다.
플라즈마 처리 등의 표면처리를 행함으로써, 게이트 절연층(204)과 나중에 형성되는 산화물 반도체층 사이에 불순물이 혼입하는 것을 억제하여, 소자특성을 향상시킬 수 있다.
또한, 표면처리에 의해, 소스 전극층(206a) 및 드레인 전극층(206b)의 표층부도 제거하는 것이 바람직하다. 이것은, 소스 전극층(206a) 및 드레인 전극층(206b)의 형성에 따라, 해당 소스 전극층(206a) 및 드레인 전극층(206b)의 표면에, 불순물이 부착되어 있는 경우나, 산화막이나 불순물 원소가 받아들인 피막이 형성되어 있는 경우가 있기 때문이다. 소스 전극층(206a) 및 드레인 전극층(206b)의 표면에 플라즈마 처리 등의 표면처리를 행함으로써, 소스 전극층(206a) 및 드레인 전극층(206b)과 나중에 형성되는 산화물 반도체층 사이의 콘택 저항을 저감하여, 소자특성을 향상시킬 수 있다.
또한, 소스 전극층(206a) 및 드레인 전극층(206b)에 플라즈마 처리 등의 표면처리를 행할 때, 나중에 형성되는 산화물 반도체층의 피복성을 향상하고, 단절을 방지하기 위해, 소스 전극층(206a) 및 드레인 전극층(206b)의 단부가 테이퍼 형상이 되도록 행하는 것이 바람직하다. 예를 들면, 테이퍼 각 θ2가 20°이상 90°미만, 바람직하게는 30°이상 80°이하가 되도록 하는 형상으로 하는 것이 바람직하다. 이때, 「테이퍼 각 θ2」란, 테이퍼 형상을 갖는 층(여기에서는, 소스 전극층(206a) 또는 드레인 전극층(206b))을, 단면 방향(기판(200)의 표면과 직교하는 면)에서 관찰했을 때에, 해당 층의 측면과 저면이 이루는 해당 층 내부측의 선단 부분의 경사각을 나타낸다. 즉, 단면 방향에서 관찰했을 때의, 게이트 절연층(204)에 접하는 소스 전극층(206a) 또는 드레인 전극층(206b)의 하단부의 각도에 해당한다.
또한, 소스 전극층(206a) 및 드레인 전극층(206b)의 상단부가 곡면을 갖도록(곡면 형상으로 하도록) 형성하는 것이 바람직하다. 예를 들면, 소스 전극층(206a) 및 드레인 전극층(206b)의 상단부의 곡률반경 R이, 소스 전극층(206a) 및 드레인 전극층(206b)의 두께의 1/100 이상 1/2 이하, 바람직하게는 소스 전극층(206a) 및 드레인 전극층(206b)의 두께의 3/100 이상 1/5 이하가 되도록 형성한다.
예를 들면, 플라즈마 처리 등의 표면처리후의 소스 전극층(206a) 및 드레인 전극층(206b)의 두께가 100nm일 경우에는, 소스 전극층(206a) 및 드레인 전극층(206b)의 상단부의 곡률반경 R을, 1nm 이상 50nm 이하, 바람직하게는 3nm 이상 20nm 이하로 한다. 또한, 소스 전극층(206a) 및 드레인 전극층(206b)의 상단부의 곡률반경 R이 이 범위에서 연속해서 변화하는 형상으로 해도 된다. 소스 전극층(206a) 및 드레인 전극층(206b)의 상단부를 곡면이 갖도록 설치함으로써, 나중에 형성되는 산화물 반도체층의 피복성을 향상하고, 단절을 억제할 수 있다. 특히 산화물 반도체층의 두께가, 소스 전극층(206a) 혹은 드레인 전극층(206b)의 두께와 홈부의 깊이를 합한 길이(단차)보다도 얇은 경우에, 단절을 억제하는 효과가 현저해진다.
또한, 소스 전극층(206a) 및 드레인 전극층(206b)의 단부를 테이퍼 형상으로 하는 동시에, 게이트 절연층(204)의 표층부를 제거했을 때에 형성되는 게이트 절연층(204)의 오목부를 테이퍼 형상이 되도록 형성하는 것이 바람직하다. 이 경우, 게이트 절연층(204)과 소스 전극층(206a) 또는 드레인 전극층(206b)이 접하는 부분에 형성되는 산화물 반도체층의 피복성을 향상하고, 단절을 효과적으로 방지할 수 있다. 이때, 게이트 절연층(204)의 오목부를 테이퍼 형상으로 한다는 것은, 게이트 절연층(204)의 오목부(홈 부분)의 측면과 저면이 이루는 홈 부분측의 경사각(또는 홈 부분의 측면과 기판(200) 표면이 이루는 홈 부분측의 경사각) θ3을 90°이상으로 하는 것을 말한다. 또한, 게이트 절연층(204)의 오목부란, 소스 전극층과 드레인 전극층을 연결하는 단면 방향에서 관찰했을 때, 게이트 절연층(204)에 형성되는 홈을 말한다.
다음에, 게이트 절연층(204), 소스 전극층(206a) 및 드레인 전극층(206b)을 덮도록 산화물 반도체층(209)을 형성한다(도 1d참조).
산화물 반도체층(209)은, In-Ga-Zn-O계 비단결정 막으로 형성할 수 있다. 예를 들면, In, Ga, 및 Zn을 포함하는 산화물 반도체 타겟(In2O3:Ga2O3:ZnO=1:1:1)을 사용한 스퍼터링법으로, 산화물 반도체층(209)을 형성할 수 있다. 스퍼터의 조건으로서는, 예를 들면, 기판(200)과 타겟의 거리를 30mm∼500mm, 압력을 0.1Pa∼2.0Pa, 직류(DC) 전원을 0.25kW∼5.0kW, 온도를 20℃∼100℃, 분위기를 아르곤 분위기, 산소 분위기, 또는 아르곤과 산소의 혼합 분위기로 할 수 있다.
이때, 펄스 직류(DC) 전원을 사용하면, 먼지를 경감할 수 있어, 막두께 분포도 균일하게 되기 때문에 바람직하다. 또한, 전술한 플라즈마 처리를 행한 후, 대기에 노출시키지 않고 산화물 반도체층(209)을 형성함으로써, 게이트 절연층(204)과 산화물 반도체층(209)의 계면에 먼지나 수분이 부착되는 것을 억제할 수 있다. 또한, 산화물 반도체층(209)의 막두께는, 5nm∼200nm 정도로 하면 된다.
상기한 스퍼터링법으로서는, 스퍼터용 전원에 고주파 전원을 사용하는 RF 스퍼터링법이나, 직류전원을 사용하는 DC 스퍼터링법, 펄스식으로 직류 바이어스를 가하는 펄스 DC 스퍼터링법 등을 사용할 수 있다.
또한, 표면처리로서 플라즈마 처리를 사용하는 경우, 플라즈마 처리와 산화물 반도체층(209)의 형성을, 동일 챔버 내에서 연속해서 행하는 것이 바람직하다. 플라즈마 처리후의 게이트 절연층(204), 소스 전극층(206a) 및 드레인 전극층(206b)의 표면을 대기에 노출시키지 않고 산화물 반도체층(209)을 형성함으로써, 게이트 절연층(204), 소스 전극층(206a) 및 드레인 전극층(206b)의 표면에의 불순물의 부착이나, 소스 전극층(206a) 및 드레인 전극층(206b)의 표면에 산화막 등이 형성되는 것을 억제할 수 있다.
예를 들면, 상기 도 2에 나타낸 스퍼터 장치를 사용하여, 기판(200) 위에 형성된 게이트 절연층(204), 소스 전극층(206a) 및 드레인 전극층(206b)의 표면에 플라즈마 처리를 행한 후, 기판(200)을 대기에 노출시키지 않고, 직류전원을 사용해서 제1 전극(191)과 제2 전극(192) 사이에 플라즈마를 생성하여, 플라즈마 중의 양이온을 가속해서 제2 전극(192)측에 설치된 타겟에 충돌시킴으로써, 산화물 반도체층(209)을 형성할 수 있다.
다음에, 산화물 반도체층(209)을 선택적으로 에칭해서 섬 형상의 산화물 반도체층(210)을 형성한다(도 1e 참조).
이상의 공정에 의해, 산화물 반도체층(210)을 채널 형성 영역으로서 사용하는 박막 트랜지스터(250)를 형성할 수 있다.
또한, 산화물 반도체층(210)을 형성한 후, 100℃∼600℃, 대표적으로는 200℃∼400℃의 열처리를 행하면 된다. 예를 들면, 질소 분위기 하에서 350℃, 1시간의 열처리를 행할 수 있다. 이 열처리에 의해 섬 형상의 산화물 반도체층(210)을 구성하는 In-Ga-Zn-O계 산화물 반도체의 원자 레벨의 재배열이 행해진다. 이 열처리(광 어닐 등도 포함한다)는, 섬 형상의 산화물 반도체층(210) 중에 있어서의 캐리어의 이동을 저해하는 왜곡을 해방할 수 있는 점에서 중요하다. 이때, 상기한 열처리를 행하는 타이밍은, 산화물 반도체층(209)의 형성후이면 특별하게 한정되지 않는다.
또한, 섬 형상의 산화물 반도체층(210)에 대해 산소 라디칼 처리를 행해도 된다. 산소 라디칼 처리를 행함으로써 산화물 반도체층(210)을 채널 형성 영역으로 하는 박막 트랜지스터를 노멀리 오프로 할 수 있다. 또한, 라디칼 처리를 행함으로써, 섬 형상의 산화물 반도체층(210)의 에칭에 의한 대미지를 회복할 수 있다. 라디칼 처리는, O2, N2O, 산소를 포함하는 N2, He, Ar 등의 분위기 하에서 행할 수 있다. 또한, 상기 분위기에 Cl2, CF4을 첨가한 분위기 하에서 행해도 된다. 이때, 라디칼 처리는, 기판(200)측에 바이어스 전압을 인가하지 않고 행하는 것이 바람직하다.
또한, 산화물 반도체층(210), 소스 전극층(206a) 및 드레인 전극층(206b) 등을 포함하는 박막 트랜지스터(250)를 덮도록, 보호 절연층을 형성해도 된다. 보호 절연층으로서는, CVD법이나 스퍼터링법 등을 사용하여, 산화 실리콘 막, 질화 실리콘 막, 산화질화 실리콘 막, 질화산화 실리콘 막, 산화 알루미늄 막, 질화 알루미늄 막, 산화질화 알루미늄 막, 또는 질화산화 알루미늄 막의 단층, 또는 적층으로 형성하면 된다.
그후, 각종 전극이나 배선을 형성함으로써 박막 트랜지스터(250)를 구비한 반도체장치가 완성된다.
이상과 같이, 본 실시형태에서 나타낸 것과 같이 산화물 반도체층을 형성하기 전에 플라즈마 처리 등의 표면처리를 행함으로써, 게이트 절연층, 소스 전극층 및 드레인 전극층을 형성후에 산화물 반도체층을 형성하는 경우에도, 게이트 절연층과 산화물 반도체층 사이, 소스 전극층 및 드레인 전극층과 산화물 반도체층 사이에 형성되는 불순물 원소나 산화막에 기인하는 박막 트랜지스터(250)의 특성이 악화하는 것을 억제할 수 있다.
또한, 게이트 절연층, 소스 전극층 및 드레인 전극층 위에 산화물 반도체층을 설치하는 경우에도, 소스 전극층 및 드레인 전극층의 단부를 테이퍼 형상으로 함으로써, 산화물 반도체층의 피복성을 향상하고, 단절을 방지할 수 있다. 또한, 소스 전극층 및 드레인 전극층의 상단부가 곡면을 갖도록 형성함으로써, 산화물 반도체층의 피복성을 향상하고, 단절을 방지할 수 있다.
본 실시형태에 의해, 높은 특성을 갖는 트랜지스터를 구비한 반도체장치를 제공할 수 있다. 이때, 본 실시형태는, 다른 실시형태와 적절히 조합해서 사용할 수 있다.
(실시형태 2)
본 실시형태에서는, 본 발명의 일 형태인 반도체장치의 제조공정에 대해서 상기 실시형태와 다른 경우에 대해, 도면을 사용하여 설명한다. 이때, 본 실시형태에 있어서의 반도체장치의 제조공정은 많은 부분에서 실시형태 1과 공통되고 있다. 따라서, 이하에 있어서는, 중복하는 부분의 설명은 생략하고, 다른 점에 대해서 상세하게 설명한다.
처음에, 절연 표면을 갖는 기판(200) 위에 게이트 전극층(202)을 형성하고, 이어서 해당 게이트 전극층(202) 위에 게이트 절연층(204)을 형성한다(도 3a 참조). 이때, 게이트 전극층(202), 게이트 절연층(204)의 재료나 제조방법에 대해서는, 실시형태 1을 참조할 수 있다.
다음에, 게이트 절연층(204) 위에 도전층(216)을 형성한 후, 해당 도전층(216) 위에 산화물 반도체층(217)을 형성한다(도 3b 참조).
도전층(216)은, 스퍼터링법이나 진공증착법 등을 사용하여, 알루미늄(Al), 구리(Cu), 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 스칸듐(Sc)에서 선택된 원소를 포함하는 금속, 상기한 원소를 성분으로 하는 합금, 또는, 상기한 원소를 성분으로 하는 질화물 등으로 이루어진 재료로 형성할 수 있다.
예를 들면, 도전층(216)을, 몰리브덴 막이나 티타늄 막의 단층 구조로 형성할 수 있다. 또한, 도전층(216)을 적층 구조로 형성해도 되고, 예를 들면, 알루미늄 막과 티타늄 막과의 적층 구조로 할 수 있다. 또한, 티타늄 막과, 알루미늄 막과, 티타늄 막을 순서대로 적층한 3층 구조로 해도 된다. 또한, 몰리브덴 막과 알루미늄 막과 몰리브덴 막을 순서대로 적층한 3층 구조로 해도 된다. 또한, 이들 적층 구조에 사용하는 알루미늄 막으로서, 네오디뮴을 포함하는 알루미늄(Al-Nd)막을 사용해도 된다. 더구나, 도전층(216)을, 실리콘을 포함하는 알루미늄 막의 단층 구조로 해도 된다.
산화물 반도체층(217)은, In-Ga-Zn-O계 비단결정 막으로 형성할 수 있다. 예를 들면, In, Ga 및 Zn을 포함하는 산화물 반도체 타겟(In2O3:Ga2O3:ZnO=1:1:1)을 사용한 스퍼터링법으로, 도전층(216) 위에 산화물 반도체층(217)을 형성할 수 있다. 스퍼터의 조건으로서는, 예를 들면, 기판(200)과 타겟의 거리를 30mm∼500mm, 압력을 0.1Pa∼2.0Pa, 직류(DC) 전원을 0.25kW∼5.0kW, 온도를 20℃∼100℃, 분위기를 아르곤 분위기, 산소 분위기, 또는 아르곤과 산소의 혼합 분위기로 할 수 있다.
산화물 반도체층(217)은, 나중에 형성되는 소스 전극층 및 드레인 전극층 (도전층(216))의 표면이 산화되는 것을 억제하는 동시에, 나중에 형성되는 채널 형성 영역으로서 기능하는 산화물 반도체층과, 소스 전극층 및 드레인 전극층의 전기적인 접속을 양호하게 행하기 위한 버퍼층으로서 기능한다.
또한, 도 3b의 공정에 있어서, 도전층(216)을 형성한 후, 해당 도전층(216)을 대기에 노출시키지 않고 산화물 반도체층(217)을 연속해서 형성하는 것이 바람직하다. 도전층(216)을 대기에 노출시키지 않고 산화물 반도체층(217)을 형성함으로써, 도전층(216)의 표면에 불순물의 부착이나 산화막이 형성되는 것을 억제하여, 도전층(216)과 산화물 반도체층(217)의 콘택 저항을 작게 할 수 있기 때문이다.
또한, 산화물 반도체층(217)의 성막시에 사용하는 가스로서 도전층(216)의 표면이 산화되기 어려운 가스를 사용하는 것이 바람직하다. 예를 들면, 산화물 반도체층(217)의 성막 조건에 있어서, 산소 가스의 유량에 대한 아르곤 가스의 유량의 비를 크게 한다(바람직하게는, 산소 가스를 도입하지 않는다). 구체적으로는, 산화물 반도체층(217)의 성막을, 아르곤 또는 헬륨 등의 희가스 분위기 하, 또는, 산소 가스 10% 이하이며 희가스 90% 이상의 분위기 하에서 행할 수 있다. 아르곤 가스의 유량에 대한 산소 가스의 유량의 비를 작게 함으로써, 도전층(216)의 표면에 산화막이 형성되는 것을 억제할 수 있다. 그 결과, 도전층(216)과 산화물 반도체층(217)의 콘택 저항을 작게 하여, 소자특성을 향상할 수 있다.
또한, 아르곤 가스의 유량에 대한 산소 가스의 유량의 비를 작게 함으로써, 얻어지는 산화물 반도체층의 도전율을 높게 할 수 있다. 이 경우, 나중에 형성되는 채널 형성 영역으로서 기능하는 산화물 반도체층과, 소스 전극층 및 드레인 전극층과의 전기적인 접속을 양호하게 행할 수 있다.
다음에, 도전층(216) 및 산화물 반도체층(217)을 에칭함으로써, 소스 전극층(216a), 드레인 전극층(216b), 소스 전극층(216a) 위에 형성된 제1 버퍼층(217a), 드레인 전극층(216b) 위에 형성된 제2 버퍼층(217b)을 형성한다(도 3c 참조). 소스 전극층(216a)과 드레인 전극층(216b)은, 에칭된 도전층(216)으로부터 형성되고, 제1 버퍼층(217a)과 제2 버퍼층(217b)은, 에칭된 산화물 반도체층(217)으로부터 형성된다.
또한, 소스 전극층(216a), 드레인 전극층(216b), 제1 버퍼층(217a), 제2 버퍼층(217b)은, 도전층(216) 위에 산화물 반도체층(217)을 형성한 후, 포토리소그래피법을 사용하여, 도전층(216) 및 산화물 반도체층(217)을 에칭함으로써, 형성할 수 있다. 여기에서는, 일례로서, 소스 전극층(216a), 드레인 전극층(216b), 제1 버퍼층(217a), 제2 버퍼층(217b)을 동일한 마스크를 사용해서 에칭하여, 소스 전극층(216a)과 제1 버퍼층(217a)의 적층체 218a와, 드레인 전극층(216b)과 제2 버퍼층(217b)의 적층체 218b의 일부가 게이트 절연층(204)을 개재하여 게이트 전극층(202)과 중첩하도록 형성하는 경우를 나타내고 있다.
도 3c에 있어서 형성된 소스 전극층(216a)은 트랜지스터의 소스로서 기능하고, 드레인 전극층(216b)은 트랜지스터의 드레인으로서 기능한다. 이때, 트랜지스터의 구동방법에 따라서는, 소스 전극층(216a)이 드레인으로서 기능하고, 드레인 전극층(216b)이 소스로서 기능하는 경우도 있을 수 있다.
다음에, 노출된 게이트 절연층(204), 적층체 218a 및 적층체 218b의 표면에 표면처리를 행한다(도 3d참조). 표면처리로서는, 불활성 가스 및/또는 반응성 가스를 사용한 플라즈마 처리 등을 행할 수 있다.
표면처리를 행함으로써, 게이트 절연층(204)의 표면, 적층체 218a 및 적층체 218b의 표면에 부착된 불순물을 제거할 수 있다. 이때, 적층체 218a, 적층체 218b에의 플라즈마 처리에 의해, 제1 버퍼층(217a)과 제2 버퍼층(217b)의 표면 뿐만 아니라, 노출된 제1 소스 전극층(216a)과 제2 드레인 전극층(216b)의 표면도 개질된다.
이때, 플라즈마 처리 등의 방법에 대해서는, 실시형태 1을 참조할 수 있다.
또한, 본 실시형태에서는, 플라즈마 처리 등의 표면처리에 의해, 게이트 절연층(204)의 표층부를 제거하는 것이 바람직하다. 바람직하게는, 플라즈마 처리 등에 의해 게이트 절연층(204)의 표층부를 2nm 이상∼1/2t 이하(t는 표면처리전의 게이트 절연층(204)의 막두께)의 범위에서 제거한다. 이것은 게이트 절연층(204)의 표면에는, 적층체 218a 및 적층체 218b의 형성에 따라, 대기성분 뿐만 아니라 다양한 물질이 접촉하여, 게이트 절연층(204)의 표면에 불순물이 부착되고 있는 경우나, 게이트 절연층(204)의 표면의 표층부에 불순물 원소가 받아들여져 있는 경우가 있기 때문이다.
또한, 표면처리에 의해, 소스 전극층(216a), 드레인 전극층(216b), 제1 버퍼층(217a), 제2 버퍼층(217b)의 노출하고 있는 표층부도 제거하는 것이 바람직하다. 이것은, 적층체 218a 및 적층체 218b의 형성에 따라, 해당 적층체 218a 및 적층체 218b의 표면에 불순물이 부착되고 있는 경우나, 산화막이나 불순물 원소가 받아들인 피막이 형성되어 있는 경우가 있기 때문이다.
또한, 적층체 218a 및 적층체 218b에 플라즈마 처리 등의 표면처리를 행할 때, 나중에 형성되는 산화물 반도체층의 피복성을 향상하고, 단절을 방지하기 위해서, 적층체 218a 및 적층체 218b의 단부가 테이퍼 형상이 되도록 행하는 것이 바람직하다. 예를 들면, 테이퍼 각 θ2이 20°이상 90°미만, 바람직하게는 30°이상 80°이하가 되도록 하는 형상으로 하는 것이 바람직하다.
또한, 적층체 218a 및 적층체 218b의 상단부(제1 버퍼층(217a), 제2 버퍼층(217b)의 상단부)가 곡면을 갖도록 형성하는 것이 바람직하다. 예를 들면, 적층체 218a 및 적층체 218b의 상단부의 곡률반경 R이, 적층체 218a 및 적층체 218b의 두께의 1/100 이상 1/2 이하, 바람직하게는 적층체 218a 및 적층체 218b의 두께의 3/100 이상 1/5 이하가 되도록 형성한다.
예를 들면, 플라즈마 처리 등의 표면처리후의 적층체 218a 및 적층체 218b의 두께가 100nm일 경우에는, 적층체 218a 및 적층체 218b의 상단부의 곡률반경 R을, 1nm 이상 50nm이 하, 바람직하게는 3nm 이상 20nm 이하로 한다. 또한, 적층체 218a 및 적층체 218b의 상단부의 곡률반경 R이 이 범위에서 연속해서 변화하는 형상으로 해도 된다. 적층체 218a 및 적층체 218b의 상단부를 곡면을 갖도록 설치함으로써, 나중에 형성되는 산화물 반도체층의 피복성을 향상하고, 단절을 억제할 수 있다. 또한, 적층체 218a 및 적층체 218b의 단부를 테이퍼 형상으로 하는 동시에, 게이트 절연층(204)의 표층부를 제거했을 때 형성되는 게이트 절연층(204)의 오목부를 테이퍼 형상이 되도록 형성하는 것이 바람직하다. 이 경우, 게이트 절연층(204)과 적층체 218a 또는 적층체 218b가 접하는 부분에 형성되는 산화물 반도체층의 피복성을 향상하여, 단절을 효과적으로 방지할 수 있다. 이때, 게이트 절연층(204)의 오목부를 테이퍼 형상으로 한다는 것은, 게이트 절연층(204)의 오목부(홈 부분)의 표면과 측면이 이루는 경사각 θ3(또는 홈 부분의 측면과 기판(200) 표면과의 이루는 경사각)을 90°이상으로 하는 것을 말한다. 또한, 게이트 절연층(204)의 오목부란, 소스 전극층과 드레인 전극층을 연결하는 단면 방향에서 관찰했을 때, 게이트 절연층(204)에 형성되는 홈을 말한다.
다음에, 게이트 절연층(204), 적층체 218a 및 적층체 218b를 덮도록 산화물 반도체층을 형성한 후, 해당 산화물 반도체층을 선택적으로 에칭함으로써, 산화물 반도체층(210)을 형성한다(도 3e 참조). 이때, 산화물 반도체층(210)의 재료나 제조방법에 대해서는, 실시형태 1을 참조할 수 있다.
이상의 공정에 의해, 산화물 반도체층(210)을 채널 형성 영역으로서 사용하는 박막 트랜지스터(260)를 형성할 수 있다.
또한, 산화물 반도체층(210)은, 박막 트랜지스터(260)의 채널 형성 영역으로서 기능하기 때문에, 제1 버퍼층(217a) 및 제2 버퍼층(217b)을 구성하는 산화물 반도체층의 도전율과 같거나 또는 그것보다 도전율이 낮아지도록 형성하는 것이 바람직하다.
산화물 반도체층(210), 제1 버퍼층(217a) 및 제2 버퍼층(217b)을 In-Ga-Zn-O계 비단결정 막으로 형성하고, 또한, 제1 버퍼층(217a) 및 제2 버퍼층(217b)의 도전율을, 산화물 반도체층(210)의 도전율보다 높게 하는 경우에는, 산화물 반도체층(217)(제1 버퍼층(217a), 제2 버퍼층(217b))과 산화물 반도체층(210)의 성막 조건을 다르게 하면 된다. 예를 들면, 산화물 반도체층(210)의 성막시에 있어서, 산화물 반도체층(217)의 성막시보다, 아르곤 가스의 유량에 대한 산소 가스의 유량의 비를 크게 한다. 구체적으로는, 산화물 반도체층(210)의 성막을, 산소 분위기 하 또는 희가스에 대한 산소 가스의 유량비가 1 이상인 분위기 하에서 행할 수 있다.
본 실시형태에서는, 산화물 반도체층(210)을 형성할 때에, 소스 전극층(216a) 및 드레인 전극층(216b) 위에 제1 버퍼층(217a) 및 제2 버퍼층(217b)이 각각 설치되기 때문에, 산화물 반도체층(210)의 성막을 산소를 많이 포함하는 분위기 하에서 행했을 경우에도, 해당 소스 전극층(216a), 드레인 전극층(216b)의 표면에 산화막이 형성되는 것을 억제할 수 있다. 그 결과, 소스 전극층(216a) 및 드레인 전극층(216b)과, 산화물 반도체층(210)의 콘택 저항을 작게 할 수 있다.
또한, 산화물 반도체층(210)을 형성한 후, 200℃∼600℃, 대표적으로는 300℃∼500℃의 열처리를 행하면 된다. 또한, 노출되어 있는 섬 형상의 산화물 반도체층(210)에 대해 산소 라디칼 처리를 행해도 된다. 상세에 대해서는, 실시형태 1을 참조할 수 있다.
그후, 각종 전극이나 배선을 형성함으로써 반도체장치가 완성된다.
이때, 본 실시형태에 있어서는, 적층체 218a 및 적층체 218b를 형성 후에 플라즈마 처리 등의 표면처리를 행하는 경우를 나타내고 있지만, 표면처리를 행하는 회수는 1회에 한정되지 않는다. 예를 들면, 도 3에 나타낸 공정에 있어서, 게이트 절연층(204) 위에 도전층(216)을 형성한 후에 산화물 반도체층(217)을 형성하기 전에, 해당 도전층(216)에 표면처리를 행해도 된다. 이 경우에 대해서, 도 4를 참조해서 설명한다.
우선, 기판(200) 위에 게이트 전극층(202)을 형성하고, 이어서 해당 게이트 전극층(202) 위에 게이트 절연층(204)과 도전층(216)을 형성한 후, 해당 도전층(216)에 표면처리를 행한다(도4a 참조)
여기에서는, 기판(200)이 설치된 챔버 내에서 플라즈마를 발생시켜, 도전층(216)의 표면에 플라즈마(203)를 작용시킴으로써 표면의 개질을 행하는 경우를 나타내고 있다. 이때, 도 4a에 있어서의 플라즈마 처리의 방법에 대해서는, 상기 도 1c, 도 3d에 나타낸 플라즈마 처리와 마찬가지로 행할 수 있다.
다음에, 도전층(216) 위에 산화물 반도체층(217)을 형성한다(도 4b 참조).
또한, 플라즈마 처리와 산화물 반도체층(217)의 형성을, 동일 챔버 내에서 연속해서 행하는 것이 바람직하다. 플라즈마 처리후의 도전층(216)의 표면을 대기에 노출시키지 않고 산화물 반도체층(217)을 형성함으로써, 도전층(216)의 표면에의 불순물의 부착이나, 산화막 등이 형성되는 것을 억제할 수 있다.
또한, 도전층(216)의 형성, 플라즈마 처리, 산화물 반도체층(217)의 형성을, 동일 챔버 내에서 연속해서 행해도 된다. 도전층(216)을 대기에 노출시키지 않고, 플라즈마 처리를 행하는 동시에, 산화물 반도체층(217)을 형성함으로써, 도전층(216)의 표면에 불순물의 부착이나 산화막이 형성되는 것을 더욱 효과적으로 억제하여, 도전층(216)과 산화물 반도체층(217)의 콘택 저항을 작게 할 수 있다.
다음에, 도전층(216) 및 산화물 반도체층(217)을 선택적으로 제거함으로써, 적층체 218a 및 적층체 218b를 형성한 후(도 4c 참조), 게이트 절연층(204), 적층체 218a 및 적층체 218b의 표면에 표면처리를 행하고(도 4d 참조), 그후, 게이트 절연층(204), 적층체 218a 및 적층체 218b 위에 산화물 반도체층(210)을 형성한다(도 4e 참조).
이상의 공정에 의해, 산화물 반도체층(210)을 채널 형성 영역으로서 사용하는 박막 트랜지스터(270)를 형성할 수 있다.
도 4d에서는, 기판(200)이 설치된 챔버 내에서 플라즈마를 발생시켜, 게이트 절연층(204), 적층체 218a 및 적층체 218b의 표면에 플라즈마(208)를 작용시킴으로써 표면의 개질을 행하는 경우를 나타내고 있다. 이때, 도 4d에 있어서의 플라즈마 처리의 방법에 대해서는, 상기 4a의 플라즈마 처리와 마찬가지로 행할 수 있다.
본 실시형태에 의해, 높은 특성을 갖는 반도체장치를 낮은 비용으로 제공할 수 있다. 이때, 본 실시형태는, 다른 실시형태와 적절히 조합해서 사용할 수 있다.
(실시형태 3)
본 실시형태에서는, 본 발명의 일 형태인 반도체장치의 사용 형태의 일례인 표시장치의 제조공정에 대해, 도면을 사용하여 설명한다. 이때, 본 실시형태에서 나타낸 제조공정은 많은 부분에서 실시형태 1과 공통되고 있다. 따라서, 이하에 있어서는, 중복하는 부분의 설명은 생략하고, 다른 점에 대해 상세히 설명한다. 이때, 이하의 설명에 있어서, 도 5, 도 6은 단면도를 나타내고 있어, 도 7∼도 10은 평면도를 나타내고 있다.
처음에, 절연 표면을 갖는 기판(200) 위에 배선 및 전극(게이트 전극층(202)을 포함하는 게이트 배선, 용량배선(308), 제1 단자(321))을 형성한다(도 5a, 도 7 참조).
용량배선(308), 제1 단자(321)는 게이트 전극층(202)과 동일한 재료를 사용해서 동시에 형성할 수 있다. 이때, 게이트 전극층(202)의 재료나 제조방법에 대해서는, 실시형태 1을 참조할 수 있다.
다음에, 게이트 전극층(202) 위에 게이트 절연층(204)을 형성하고, 그후, 게이트 절연층(204) 위에 도전층(206)을 형성한다(도 5b 참조).
도전층(206)은, 스퍼터링법이나 진공증착법 등을 사용하여, 알루미늄(Al), 구리(Cu), 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 스칸듐(Sc)에서 선택된 원소를 포함하는 금속, 상기한 원소를 성분으로 하는 합금, 또는, 상기한 원소를 성분으로 하는 질화물 등으로 이루어진 재료로 형성할 수 있다.
예를 들면, 도전층(206)을, 몰리브덴 막이나 티타늄 막의 단층 구조로 형성할 수 있다. 또한, 도전층(206)을 적층 구조로 형성해도 되고, 예를 들면, 알루미늄 막과 티타늄 막의 적층 구조로 할 수 있다. 또한, 티타늄 막과, 알루미늄 막과, 티타늄 막을 순서대로 적층한 3층 구조로 해도 된다. 또한, 몰리브덴 막과 알루미늄 막과 몰리브덴 막과를 순서대로 적층한 3층 구조로 해도 된다. 또한, 이들 적층 구조에 사용하는 알루미늄 막으로서, 네오디뮴을 포함하는 알루미늄(Al-Nd)막을 사용해도 된다. 더구나, 도전층(206)을, 실리콘을 포함하는 알루미늄 막의 단층 구조로 해도 된다.
도 5b에 있어서는, 게이트 절연층(204)을 형성한 후, 해당 게이트 절연층(204)에 콘택홀(313)을 형성한 후에 도전층(206)을 형성함으로써, 제1 단자(321)와 도전층(206)이 전기적으로 접속하도록 한다.
다음에, 포토리소그래피법을 사용해서 도전층(206)을 에칭함으로써, 소스 전극층(206a), 드레인 전극층(206b), 접속 전극(320), 제2 단자(322)를 형성한다(도 5c, 도 8 참조).
제2 단자(322)는, 소스 배선(소스 전극층(206a)을 포함하는 소스 배선)과 전기적으로 접속하는 구성으로 할 수 있다. 또한, 접속 전극(320)은, 게이트 절연층(204)에 형성된 콘택홀(313)을 통해 제1 단자(321)와 직접 접속하는 구성으로 할 수 있다.
다음에, 게이트 절연층(204), 소스 전극층(206a), 드레인 전극층(206b), 접속 전극(320), 제2 단자(322)의 표면에 플라즈마 처리를 행한다(도 5d 참조). 이때, 플라즈마 처리의 방법에 대해서는, 실시형태 1을 참조할 수 있다.
다음에, 게이트 절연층(204), 소스 전극층(206a), 드레인 전극층(206b), 접속 전극(320), 제2 단자(322)를 덮도록 산화물 반도체층(209)을 형성한다(도 6a 참조).
플라즈마 처리와 산화물 반도체층(209)의 형성은, 동일 챔버 내에서 연속해서 행하는 것이 바람직하다. 플라즈마 처리와 산화물 반도체층(209)의 형성을 연속해서 행함으로써, 게이트 절연층(204), 소스 전극층(206a) 및 드레인 전극층(206b)의 표면에의 불순물의 부착이나, 소스 전극층(206a) 및 드레인 전극층(206b)의 표면에 산화막 등이 형성되는 것을 억제할 수 있다. 이때, 산화물 반도체층(209)의 재료나 제조방법에 대해서는, 실시형태 1을 참조할 수 있다.
다음에, 산화물 반도체층(209)을 선택적으로 에칭해서 섬 형상의 산화물 반도체층(210)을 형성하여, 박막 트랜지스터(290)를 형성한다(도 6b, 도 9 참조).
다음에, 100℃∼600℃, 대표적으로는 200℃∼400℃의 열처리를 행하는 것이 바람직하다. 예를 들면, 질소 분위기 하에서 250℃, 1시간의 열처리를 행한다. 이 열처리에 의해 섬 형상의 산화물 반도체층(210)을 구성하는 In-Ga-Zn-O계 비단결정 막의 원자 레벨의 재배열이 행해진다. 이 열처리에 의해 캐리어의 이동을 저해하는 왜곡이 해방되기 때문에, 여기에서의 열처리(광 어닐도 포함한다)는 효과적이다. 이때, 열처리를 행하는 타이밍은, 산화물 반도체층(209)의 성막후이면 특별하게 한정되지 않고, 예를 들면, 화소전극 형성후에 행해도 된다.
또한, 노출되어 있는 섬 형상의 산화물 반도체층(210)에, 산소 라디칼 처리를 행해도 된다. 산소 라디칼 처리를 행함으로써 섬 형상의 산화물 반도체층(210)을 채널 형성 영역으로 하는 박막 트랜지스터를 노멀리 오프로 할 수 있다. 또한, 라디칼 처리를 행함으로써, 섬 형상의 산화물 반도체층(210)의 에칭에 의한 대미지를 회복할 수 있다. 라디칼 처리는 O2, N2O, 바람직하게는 산소를 포함하는 N2, He, Ar 분위기 하에서 행하는 것이 바람직하다. 또한, 상기 분위기에 Cl2, CF4을 첨가한 분위기 하에서 행해도 된다.
다음에, 박막 트랜지스터(290)를 덮는 보호 절연층(340)을 형성하고, 해당 보호 절연층(340)을 선택적으로 에칭해서 드레인 전극층(206b)에 이르는 콘택홀325, 접속 전극(320)에 이르는 콘택홀 326 및 제2 단자(322)에 이르는 콘택홀 327을 형성한다(도 6c 참조).
다음에, 드레인 전극층(206b)과 전기적으로 접속하는 투명 도전층 310, 접속 전극(320)에 전기적으로 접속하는 투명 도전층 328 및 제2 단자(322)에 전기적으로 접속하는 투명 도전층 329를 형성한다(도 6d, 도 10 참조).
투명 도전층 310은 화소전극으로서 기능하고, 투명 도전층 328, 329는 FPC과의 접속에 사용되는 전극 또는 배선이 된다. 더욱 구체적으로는, 접속 전극(320) 위에 형성된 투명 도전층 328을 게이트 배선의 입력 단자로서 기능하는 접속용의 단자전극으로서 사용하고, 제2 단자(322) 위에 형성된 투명 도전층 329를 소스 배선의 입력 단자로서 기능하는 접속용의 단자전극으로서 사용할 수 있다.
또한, 용량배선(308), 게이트 절연층(204), 보호 절연층(340) 및 투명 도전층 310에 의해 저장용량을 형성할 수 있다. 이 경우, 용량배선(308)과 투명 도전층 310이 전극이 되고, 게이트 절연층(204)과 보호 절연층(340)이 유전체가 된다.
투명 도전층 310, 328, 329는, 산화 인듐(In2O3), 산화 인듐 산화 주석 합금(In2O3-SnO2, ITO로 약기한다), 산화 인듐 산화 아연 합금(In2O3-ZnO) 등을 스퍼터링법이나 진공증착법 등을 사용해서 형성할 수 있다. 예를 들면, 투명 도전층을 성막한 후, 해당 투명 도전층 위에 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거함으로써, 투명 도전층 310, 328, 329를 형성할 수 있다.
이상의 공정에 의해, 보텀 게이트형의 n채널형 박막 트랜지스터나 저장용량 등의 소자를 완성시킬 수 있다. 그리고, 이들 소자를 개개의 화소에 대응해서 매트릭스 모양으로 배치함으로써, 액티브 매트릭스형의 표시장치를 제조하는 위한 한쪽의 기판으로 할 수 있다. 본 명세서에서는 편의상 이러한 기판을 액티브 매트릭스 기판이라고 부른다.
액티브 매트릭스형의 액정표시장치를 제조하는 경우에는, 액티브 매트릭스 기판과, 대향전극이 설치된 대향기판 사이에 액정층을 설치하고, 액티브 매트릭스 기판과 대향기판을 고정하면 된다.
또한, 본 실시형태에서 나타낸 구성은, 도 10의 화소 구성에 한정되지 않는다. 다른 구성의 일례를 도 11에 나타낸다. 도 11은 용량배선(308)을 설치하지 않고, 화소전극으로서 기능하는 투명 도전층 310과, 인접하는 화소의 게이트 배선(302)을 전극으로 하고, 보호 절연층(340) 및 게이트 절연층(204)을 유전체로서 저장용량을 형성하는 구성을 나타내고 있다.
이때, 본 실시형태는, 다른 실시형태와 적절히 조합해서 사용할 수 있다.
(실시형태 4)
본 실시형태에서는, 본 발명의 일 형태로서, 박막 트랜지스터를 화소부, 더구나 구동회로에 사용해서 표시 기능을 갖는 반도체장치(표시장치라고도 한다)를 제조하는 경우에 대해 설명한다. 또한, 박막 트랜지스터로 제조한 구동회로의 일부 또는 전체를, 화소부와 같은 기판 위에 일체 형성하여, 시스템 온 패널을 형성할 수 있다.
표시장치는 표시 소자를 포함한다. 표시 소자로서는 액정소자(액정표시 소자라고도 한다), 발광소자(발광 표시 소자라고도 한다)를 사용할 수 있다. 발광소자는, 전류 또는 전압에 의해 휘도가 제어되는 소자를 그 범주에 포함하고 있고, 구체적으로는 무기 EL(Electro Luminescence) 소자, 유기 EL 소자 등이 포함된다. 또한, 전자 잉크 등, 전기적 작용에 의해 콘트라스트가 변화하는 표시 매체도 적용할 수 있다.
또한, 표시장치는, 표시 소자가 봉지된 상태에 있는 패널과, 상기 패널에 콘트롤러를 포함하는 IC 등을 설치한 상태에 있는 모듈을 포함한다. 더구나, 표시장치는, 상기 표시장치를 제조하는 과정에 있어서의, 표시 소자가 완성되기 전의 일 형태에 해당하는 소자 기판에 관한 것으로서, 상기 소자 기판은, 전류를 표시 소자에 공급하기 위한 수단을 복수의 각 화소에 구비한다. 소자 기판은, 구체적으로는, 표시 소자의 화소전극만이 형성된 상태이어도 되고, 화소전극이 되는 도전층을 성막한 후로서, 에칭해서 화소전극을 형성하기 전의 상태이어도 되고, 모든 형태가 잘 맞는다.
이때, 본 명세서 중에 있어서의 표시장치란, 화상표시 디바이스, 표시 디바이스, 혹은 광원(조명장치를 포함한다)을 가리킨다. 또한, 커넥터, 예를 들면, FPC(Flexible printed circuit) 혹은 TAB(Tape Automated Bonding) 테이프 혹은 TCP(Tape Carrier Package)가 부착된 모듈, TAB 테이프나 TCP의 앞에 프린트 배선판이 설치된 모듈, 또는 표시 소자에 COG(Chip On Glass) 방식에 의해 IC(집적회로)가 직접 실장된 모듈도 모두 표시장치에 포함하는 것으로 한다.
본 실시형태에서는, 본 발명의 일 형태인 반도체장치로서 액정표시장치의 예를 나타낸다. 우선, 반도체장치의 일 형태에 해당하는 액정 표시 패널의 외관 및 단면에 대해서, 도 12를 사용하여 설명한다. 도 12a1 및 도 12a2는, 제1 기판(4001) 위에 형성된 In-Ga-Zn-O계 비단결정 막을 반도체층으로서 포함하는 신뢰성이 높은 박막 트랜지스터 4010, 4011, 및 액정소자(4013)를, 제2 기판(4006)과의 사이에 씰재(4005)에 의해 밀봉한 패널의 평면도이며, 도 12b는, 도 12a1 및 도 12a2의 M-N에 있어서의 단면도에 해당한다.
제1 기판(4001) 위에 설치된 화소부(4002)와, 주사선 구동회로(4004)를 둘러싸도록 하여, 씰재(4005)가 설치되어 있다. 또한, 화소부(4002)와, 주사선 구동회로(4004) 위에 제2 기판(4006)이 설치되어 있다. 따라서 화소부(4002)와, 주사선 구동회로(4004)는, 제1 기판(4001)과 씰재(4005)와 제2 기판(4006)에 의해, 액정층(4008)과 함께 봉지되어 있다. 또한, 제1 기판(4001) 상의 씰재(4005)에 의해 둘러싸여져 있는 영역과는 다른 영역에, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 신호선 구동회로(4003)가 실장되어 있다.
이때, 별도 형성한 구동회로의 접속방법은, 특별하게 한정되는 것은 아니고, COG 방법, 와이어본딩 방법, 또는 TAB 방법 등을 사용할 수 있다. 도 12a1은, COG 방법에 의해 신호선 구동회로(4003)를 설치하는 예이며, 도 12a2는, TAB 방법에 의해 신호선 구동회로(4003)를 설치하는 예이다.
또한, 제1 기판(4001) 위에 설치된 화소부(4002)와, 주사선 구동회로(4004)는, 박막 트랜지스터를 복수 갖고 있고, 도 12b에서는, 화소부(4002)에 포함되는 박막 트랜지스터 4010과, 주사선 구동회로(4004)에 포함되는 박막 트랜지스터 4011을 예시하고 있다. 박막 트랜지스터 4010, 4011 위에는 절연층 4020, 4021이 설치되어 있다.
박막 트랜지스터 4010, 4011은, In-Ga-Zn-O계 비단결정 막을 반도체층으로서 포함하는 신뢰성이 높은 박막 트랜지스터를 적용할 수 있다. 본 실시형태에 있어서, 박막 트랜지스터 4010, 4011은 n채널형 박막 트랜지스터이다.
또한, 액정소자(4013)가 갖는 화소전극층(4030)은, 박막 트랜지스터 4010과 전기적으로 접속되어 있다. 그리고 액정소자(4013)의 대향전극층(4031)은 제2 기판(4006) 위에 형성되어 있다. 화소전극층(4030)과 대향전극층(4031)과 액정층(4008)이 중첩하고 있는 부분이, 액정소자(4013)에 해당한다. 이때, 화소전극층(4030), 대향전극층(4031)은 각각 배향막으로서 기능하는 절연층 4032, 4033이 설치되고, 절연층 4032, 4033을 개재하여 액정층(4008)을 사이에 끼우고 있다.
이때, 제1 기판(4001), 제2 기판(4006)으로서는, 유리, 금속(대표적으로는 스테인레스), 세라믹, 플라스틱을 사용할 수 있다. 플라스틱으로서는, FRP(Fiberglass-Reinforced Plastics)판, PVF(폴리비닐 플루오라이드) 필름, 폴리에스테르 필름 또는 아크릴 수지 필름을 사용할 수 있다. 또한, 알루미늄 호일을 PVF 필름이나 폴리에스테르 필름으로 끼운 구조의 시이트를 사용할 수도 있다.
또한, 4035는 절연층을 선택적으로 에칭하는 것으로 얻어지는 기둥형의 스페이서로서, 화소전극층(4030)과 대향전극층(4031) 사이의 거리(셀 갭)를 제어하기 위해 설치되어 있다. 이때, 구형의 스페이서를 사용하고 있어도 된다. 또한, 대향전극층(4031)은, 박막 트랜지스터 4010과 동일기판 위에 설치되는 공통 전위선과 전기적으로 접속된다. 공통 접속부를 사용하여, 한 쌍의 기판 사이에 배치되는 도전성 입자를 거쳐 대향전극층(4031)과 공통 전위선을 전기적으로 접속할 수 있다. 이때, 도전성 입자는 씰재(4005)에 함유시킨다.
또한, 배향막을 사용하지 않는 블루상을 표시하는 액정을 사용해도 된다. 블루상은 액정상의 한가지로서, 콜레스테릭 액정을 승온해 가면, 콜레스테릭상으로부터 등방상으로 전이하기 직전에 발현되는 상이다. 블루상은 좁은 온도범위에서밖에 발현되지 않기 때문에, 온도범위를 개선하기 위해 5중량% 이상의 카이럴제를 혼합시킨 액정 조성물을 사용해서 액정층(4008)에 사용한다. 블루상을 표시하는 액정과 카이럴제를 포함하는 액정 조성물은, 응답 속도가 10μs∼100μs로 짧고, 광학적 등방성이기 때문에 배향처리가 불필요하고, 시야각 의존성이 작다.
이때, 본 실시형태에서 나타낸 액정 표시장치는 투과형 액정 표시장치의 예이지만, 액정 표시장치는 반사형 액정 표시장치에서도 반투과형 액정 표시장치에서도 적용할 수 있다.
또한, 본 실시형태에서 나타낸 액정 표시장치에서는, 기판의 외측(시인측)에 편광판을 설치하고, 내측에 착색층, 표시 소자에 사용하는 전극층이라고 하는 순서로 설치하는 예를 나타내었지만, 편광판은 기판의 내측에 형성해도 된다. 또한, 편광판과 착색층의 적층 구조도 본 실시형태에 한정되지 않고, 편광판 및 착색층의 재료나 제조공정 조건에 의해 적절히 설정하면 된다. 또한, 블랙 매트릭스로서 기능하는 차광막을 형성해도 된다.
또한, 본 실시형태에서는, 박막 트랜지스터의 표면 요철을 저감하기 위해, 및 박막 트랜지스터의 신뢰성을 향상시키기 위해, 박막 트랜지스터를 보호층이나 평탄화 절연층으로서 기능하는 절연층(절연층 4020, 절연층 4021)으로 덮는 구성으로 되어 있다. 이때, 보호층은, 대기중에 부유하는 유기물이나 금속물, 수증기 등의 오염 불순물의 침입을 막기 위한 것으로, 치밀한 막이 바람직하다. 보호층은, 스퍼터링법을 사용하여, 산화 실리콘 막, 질화 실리콘 막, 산화질화 실리콘 막, 질화산화 실리콘 막, 산화 알루미늄 막, 질화 알루미늄 막, 산화질화 알루미늄 막, 또는 질화산화 알루미늄 막의 단층, 또는 적층으로 형성하면 된다. 본 실시형태에서는 보호층을 스퍼터링법으로 형성하는 예를 나타내었지만, 특별하게 한정되지 않고 다양한 방법으로 형성하면 된다.
여기에서는, 보호층으로서 적층 구조의 절연층 4020을 형성한다. 여기에서는, 절연층 4020의 1층째로서, 스퍼터링법을 사용해서 산화 실리콘 막을 형성한다. 보호층으로서 산화 실리콘 막을 사용하면, 소스 전극층 및 드레인 전극층으로서 사용하는 알루미늄 막의 힐록 방지에 효과가 있다.
또한, 보호층의 2층째로서 절연층을 형성한다. 여기에서는, 절연층 4020의 2층째로서, 스퍼터링법을 사용해서 질화 실리콘 막을 형성한다. 보호층으로서 질화 실리콘 막을 사용하면, 나트륨 등의 가동 이온이 반도체 영역 중에 침입하여, TFT의 전기 특성을 변화시키는 것을 억제할 수 있다.
또한, 보호층을 형성한 후에, 반도체층의 어닐(300℃∼400℃)을 행해도 된다.
또한, 평탄화 절연층으로서 절연층 4021을 형성한다. 절연층 4021로서는, 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드, 에폭시 등의, 내열성을 갖는 유기재료를 사용할 수 있다. 또한, 상기 유기재료 이외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 글라스), BPSG(인 붕소 글라스) 등을 사용할 수 있다. 또한, 이들 재료로 형성되는 절연층을 복수 적층시킴으로써, 절연층 4021을 형성해도 된다.
이때, 실록산계 수지란, 실록산계 재료를 출발 재료로 하여 형성된 Si-O-Si 결합을 포함하는 수지에 해당한다. 실록산계 수지는 치환기로서는 유기기(예를 들면, 알킬기나 아릴기)나 플루오로기를 사용해도 된다. 또한, 유기기는 플루오로기를 갖고 있어도 된다.
절연층 4021의 형성법은, 특별하게 한정되지 않고, 그 재료에 따라, 스퍼터링법, SOG법, 스핀 코트, 딥, 스프레이 도포, 액적토출법(잉크젯법, 스크린 인쇄, 오프셋 등), 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등을 사용할 수 있다. 절연층 4021을 재료액을 사용해서 형성하는 경우, 베이크하는 공정과 동시에, 반도체층의 어닐(300℃∼400℃)을 행해도 된다. 절연층 4021의 소성공정과 반도체층의 어닐을 겸하는 것으로 효율적으로 반도체장치를 제조하는 것이 가능해 진다.
화소전극층(4030), 대향전극층(4031)은, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티탄을 포함하는 인듐 산화물, 산화 티탄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO로 표시한다), 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전성 재료를 사용할 수 있다.
또한, 화소전극층(4030), 대향전극층(4031)으로서, 도전성 고분자(도전성 폴리머라고도 한다)를 포함하는 도전성 조성물을 사용해서 형성할 수 있다. 도전성 조성물을 사용해서 형성한 화소전극은, 파장 550nm에 있어서의 투광율이 70% 이상인 것이 바람직하다. 또한, 도전성 조성물에 포함되는 도전성 고분자의 저항율이 0.1Ω·cm 이하인 것이 바람직하다.
도전성 고분자로서는, 소위 π 전자 공역계 도전성 고분자가 사용할 수 있다. 예를 들면, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 혹은 이것들의 2종 이상의 혼성 중합체 등을 들 수 있다.
또한, 별도 형성된 신호선 구동회로(4003)와, 주사선 구동회로(4004) 또는 화소부(4002)에 주어지는 각종 신호 및 전위는, FPC(4018)로부터 공급되고 있다.
본 실시형태에서는, 접속 단자 전극(4015)이, 액정소자(4013)가 갖는 화소전극층(4030)과 같은 도전층으로 형성되고, 단자전극(4016)은, 박막 트랜지스터 4010, 4011의 소스 전극층 및 드레인 전극층과 같은 도전층으로 형성되어 있다.
접속 단자 전극(4015)은, FPC(4018)가 갖는 단자와, 이방성 도전막(4019)을 통해 전기적으로 접속되어 있다.
또한, 도 12에 있어서는, 신호선 구동회로(4003)를 별도 형성하여, 제1 기판(4001)에 실장하고 있는 예를 나타내고 있지만, 본 실시형태는 이 구성에 한정되지 않는다. 주사선 구동회로를 별도 형성해서 실장해도 되고, 신호선 구동회로의 일부 또는 주사선 구동회로의 일부만을 별도 형성해서 실장해도 된다.
도 13은, 반도체장치의 일 형태에 해당하는 액정 표시 모듈에 TFT 기판(2600)을 사용해서 구성하는 일례를 나타내고 있다.
도 13은 액정 표시 모듈의 일례로서, TFT 기판(2600)과 대향기판(2601)이 씰재(2602)에 의해 고정되고, 그 사이에 TFT 등을 포함하는 화소부(2603), 액정층을 포함하는 표시 소자(2604), 착색층(2605)이 설치되어 표시 영역을 형성하고 있다. 착색층(2605)은 컬러 표시를 행하는 경우에 필요하며, RGB 방식의 경우에는, 적색, 녹색, 청색 각 색에 대응한 착색층이 각 화소에 대응해서 설치되어 있다. TFT 기판(2600)과 대향기판(2601)의 외측에는 편광판 2606, 편광판 2607, 확산판(2613)이 설치되어 있다. 광원은 냉음극관(2610)과 반사판(2611)에 의해 구성되고, 회로기판(2612)은, 플렉시블 배선 기판(2609)에 의해 TFT 기판(2600)의 배선회로부(2608)와 접속되고, 콘트롤회로나 전원회로 등의 외부회로가 짜넣어져 있다. 또한, 편광판과, 액정층 사이에 위상차판을 갖는 상태에서 적층해도 된다.
액정 표시 모듈에는, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(FringeField Switching) 모드, MVA(Multi-domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등을 사용할 수 있다.
이상의 공정에 의해, 반도체장치로서 신뢰성이 높은 액정 표시장치를 제조할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 5)
본 실시형태에서는, 본 발명의 일 형태인 반도체장치의 일례로서 전자 페이퍼를 나타낸다.
도 14는, 반도체장치의 일례로서 액티브 매트릭스형의 전자 페이퍼를 나타낸다. 반도체장치에 사용되는 박막 트랜지스터(581)로서는, 상기 실시형태 1∼3에서 나타낸 박막 트랜지스터와 동일하게 제조할 수 있다.
도 14의 전자 페이퍼는, 트위스트 볼 표기방식을 사용한 표시장치의 예이다. 트위스트 볼 표기방식이란, 백과 흑으로 나뉘어 칠해진 구형 입자를 표시 소자에 사용하는 전극층인 제1 전극층 및 제2 전극층 사이에 배치하고, 제1 전극층 및 제2 전극층에 전위차를 생기게 함으로써, 구형 입자의 방향을 제어하여, 표시를 행하는 방법이다.
기판(580) 위에 설치된 박막 트랜지스터(581)는 보텀 게이트 구조의 박막 트랜지스터로서, 소스 전극층 또는 드레인 전극층이 제1 전극층(587)과, 절연층 583, 584, 585에 형성된 콘택홀을 통해 전기적으로 접속하고 있다. 제1 전극층(587)과 제2 전극층(588) 사이에는, 흑색 영역(590a) 및 백색 영역(590b)을 갖고, 주위에 액체로 채워져 있는 캐비티(594)를 포함하는 구형 입자(589)가 설치되어 있고, 구형 입자(589)의 주위는 수지 등의 충전재(595)가 설치되어 있다(도 14 참조). 도 14에 있어서는, 제1 전극층(587)이 화소전극에 해당하고, 제2 전극층(588)이 공통 전극에 해당한다. 제2 전극층(588)은, 박막 트랜지스터(581)와 동일 기판 위에 설치되는 공통 전위선과 전기적으로 접속된다. 상기 실시형태에서 나타낸 공통 접속부를 사용하여, 한 쌍의 기판 사이에 배치되는 도전성 입자를 통해, 기판(596)에 설치된 제2 전극층(588)과 공통 전위선을 전기적으로 접속할 수 있다.
또한, 트위스트 볼 대신에, 전기영동소자를 사용하는 것도 가능하다. 그 경우, 투명한 액체와, 양으로 대전한 흰 미립자와 음으로 대전한 검은 미립자를 봉입한 직경 10㎛∼200㎛ 정도의 마이크로캡슐을 사용한다. 제1 전극층과 제2 전극층 사이에 설치되는 마이크로캡슐은, 제1 전극층과 제2 전극층에 의해, 전기장이 주어지면, 흰 미립자와, 검은 미립자가 반대의 방향으로 이동하여, 백 또는 흑을 표시 할 수 있다. 이 원리를 응용한 표시 소자가 전기영동 표시 소자이며, 일반적으로 전자 페이퍼로 불리고 있다. 전기영동 표시 소자는, 액정 표시 소자와 비교해서 반사율이 높기 때문에, 보조 라이트는 불필요하고, 또한 소비 전력이 작아, 어둑어둑한 장소에서도 표시부를 인식하는 것이 가능하다. 또한, 표시부에 전원이 공급되지 않는 경우에도, 한번 표시한 상을 유지하는 것이 가능하기 때문에, 전파발신원으로부터 표시 기능 부착 반도체장치(간단히 표시장치, 또는 표시장치를 구비한 반도체장치라고도 한다)를 멀리했을 경우에도, 표시된 상을 보존해 두는 것이 가능해진다.
이상과 같이, 반도체장치로서 신뢰성이 높은 전자 페이퍼를 제조할 수 있다.
본 실시형태는, 다른 실시형태에 기재된 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 6)
본 실시형태에서는, 본 발명의 일 형태인 반도체장치로서 발광 표시장치의 예를 나타낸다. 표시장치가 갖는 표시 소자로서는, 여기에서는 일렉트로루미네센스를 이용하는 발광소자를 사용해서 나타낸다. 일렉트로루미네센스를 이용하는 발광소자는, 발광 재료가 유기 화합물인지, 무기화합물인지에 의해 구별되고, 일반적으로, 전자는 유기 EL 소자, 후자는 무기 EL 소자라고 부르고 있다.
유기 EL 소자는, 발광소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 전자 및 정공이 각각 발광성의 유기 화합물을 포함하는 층에 주입되어, 전류가 흐른다. 그리고, 그들 캐리어(전자 및 정공)가 재결합함으로써, 발광성의 유기 화합물이 여기상태를 형성하고, 그 여기상태가 기저상태로 되돌아올 때 발광한다. 이러한 메커니즘으로부터, 이러한 발광소자는, 전류여기형의 발광소자로 불린다.
무기 EL 소자는, 그것의 소자구성에 의해, 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는, 발광 재료의 입자를 바인더 중에 분산시킨 발광층을 갖는 것이며, 발광 메커니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는, 발광층을 유전체층으로 사이에 끼우고, 다시 그것을 전극으로 사이에 끼운 구조이며, 발광 메커니즘은 금속이온의 내각 전자 천이를 이용하는 국재형 발광이다. 이때, 여기에서는, 발광소자로서 유기 EL 소자를 사용하여 설명한다.
도 15는, 본 발명의 일 형태인 반도체장치의 일례로서 디지털 시간계조 구동을 적용가능한 화소 구성의 일례를 도시한 도면이다.
디지털 시간계조 구동을 적용가능한 화소의 구성 및 화소의 동작에 대해 설명한다. 여기에서는 산화물 반도체층(In-Ga-Zn-O계 비단결정 막)을 채널 형성 영역에 사용하는 n채널형의 트랜지스터를 1개의 화소에 2개 사용하는 예를 나타낸다.
화소(6400)는, 스위칭용 트랜지스터(6401), 구동용 트랜지스터(6402), 발광소자(6404) 및 용량소자(6403)를 갖고 있다. 스위칭용 트랜지스터(6401)는 게이트가 주사선(6406)에 접속되고, 제1전극(소스 전극 및 드레인 전극의 한쪽)이 신호선(6405)에 접속되고, 제2전극(소스 전극 및 드레인 전극의 다른 쪽)이 구동용 트랜지스터(6402)의 게이트에 접속되어 있다. 구동용 트랜지스터(6402)는, 게이트가 용량소자(6403)를 거쳐 전원선(6407)에 접속되고, 제1전극이 전원선(6407)에 접속되고, 제2전극이 발광소자(640)의 제1전극(화소전극)에 접속되어 있다. 발광소자(6404)의 제2전극은 공통 전극(6408)에 해당한다.
이때, 발광소자(6404)의 제2전극(공통 전극(6408))에는 저전원전위가 설정되어 있다. 이때, 저전원전위란, 전원선(6407)에 설정되는 고전원전위를 기준으로 해서 저전원전위<고전원전위를 만족시키는 전위이며, 저전원전위에서는 예를 들면, GND, 0V 등이 설정되어 있어도 된다. 이 고전원전위와 저전원전위의 전위차를 발광소자(6404)에 인가하고, 발광소자(6404)에 전류를 흘려보내 발광소자(6404)를 발광시키기 위해, 고전원전위와 저전원전위의 전위차가 발광소자(6404)의 순방향 임계전압 이상이 되도록 각각의 전위를 설정한다.
이때, 용량소자(6403)는 구동용 트랜지스터(6402)의 게이트 용량을 대용해서 생략하는 것도 가능하다. 구동용 트랜지스터(6402)의 게이트 용량에 대해서는, 채널 영역과 게이트 전극층 사이에서 용량이 형성되어 있어도 된다.
여기에서, 전압입력 전압구동 방식의 경우에는, 구동용 트랜지스터(6402)의 게이트에는, 구동용 트랜지스터(6402)가 충분히 온하거나, 오프하거나의 2가지 상태가 되도록 비디오신호를 입력한다. 즉, 구동용 트랜지스터(6402)는 선형영역에서 동작시킨다. 구동용 트랜지스터(6402)는 선형영역에서 동작시키기 위해, 전원선(6407)의 전압보다도 높은 전압을 구동용 트랜지스터(6402)의 게이트에 가한다. 또한, 신호선(6405)에는, (전원선 전압+구동용 트랜지스터(6402)의 Vth) 이상의 전압을 가한다.
또한, 디지털 시간계조 구동 대신에, 아날로그 계조 구동을 행하는 경우, 신호의 입력을 다르게 함으로써 도 15와 같은 화소 구성을 사용할 수 있다.
아날로그 계조구동을 행하는 경우, 구동용 트랜지스터(6402)의 게이트에 발광소자(6404)의 순방향 전압+구동용 트랜지스터(6402)의 Vth 이상의 전압을 가한다. 발광소자(6404)의 순방향 전압이란, 원하는 휘도로 하는 경우의 전압을 가리키고 있고, 적어도 순방향 임계전압을 포함한다. 이때, 구동용 트랜지스터(6402)가 포화 영역에서 동작하도록 비디오신호를 입력함으로써, 발광소자(6404)에 전류를 흘릴 수 있다. 구동용 트랜지스터(6402)를 포화 영역에서 동작시키기 위해, 전원선(6407)의 전위는, 구동용 트랜지스터(6402)의 게이트 전위보다도 높게 한다. 비디오신호를 아날로그로 함으로써, 발광소자(6404)에 비디오신호에 따른 전류를 흘려보내, 아날로그 계조 구동을 행할 수 있다.
이때, 도 15에 나타낸 화소 구성은, 이것에 한정되지 않는다. 예를 들면, 도 15에 나타낸 화소에 새롭게 스위치, 저항소자, 용량소자, 트랜지스터 또는 논리회로 등을 추가해도 된다.
다음에, 발광소자의 구성에 대해서, 도 16을 사용하여 설명한다. 여기에서는, 구동용 TFT가 n형인 경우를 예로 들어, 화소의 단면 구조에 대해 설명한다. 도 16a, 도 16b 및 도 16c의 반도체장치에 사용되는 구동용 TFT인 TFT 7001, 7011, 7021은, 상기 실시형태에서 나타낸 박막 트랜지스터와 동일하게 제조할 수 있고, In-Ga-Zn-O계 비단결정 막을 반도체층으로서 포함하는 신뢰성이 높은 박막 트랜지스터이다.
발광소자는 발광을 추출하기 위해 양극 또는 음극의 적어도 한쪽이 투명하면 된다. 그리고, 기판 위에 박막 트랜지스터 및 발광소자를 형성하고, 기판과는 반대측의 면으로부터 발광을 추출하는 상면 출사이나, 기판측의 면으로부터 발광을 추출하는 하면 출사이나, 기판측 및 기판과는 반대측의 면으로부터 발광을 추출하는 양면 출사 구조의 발광소자가 있으며, 화소 구성은 어느 출사 구조의 발광소자에도 적용할 수 있다.
상면 출사 구조의 발광소자에 대해서 도 16a를 사용하여 설명한다.
도 16a에, 구동용 TFT인 TFT(7001)가 n형이고, 발광소자(7002)로부터 발생하는 빛이 양극(7005)측으로 빠지는 경우의, 화소의 단면도를 나타낸다. 도 16a에서는, 발광소자(7002)의 음극(7003)과 구동용 TFT인 TFT(7001)가 전기적으로 접속되어 있고, 음극(7003) 위에 발광층(7004), 양극(7005)이 순서대로 적층되어 있다. 음극(7003)은 일함수가 작고, 더구나 빛을 반사하는 도전막이면 다양한 재료를 사용할 수 있다. 예를 들면, Ca, Al, MgAg, AlLi 등이 바람직하다. 그리고 발광층(7004)은, 단수의 층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도 어느쪽이라도 된다. 복수의 층으로 구성되어 있는 경우, 음극(7003) 위에 전자주입층, 전자수송층, 발광층, 홀 수송층, 홀 주입층의 순서대로 적층한다. 이때, 이들 층을 모두 설치할 필요는 없다. 양극(7005)은 빛을 투과하는 투광성을 갖는 도전성 재료를 사용해서 형성하고, 예를 들면, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티탄을 포함하는 인듐 산화물, 산화 티탄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO로 표시한다), 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전층을 사용해도 된다.
음극(7003) 및 양극(7005)으로 발광층(7004)을 끼우고 있는 영역이 발광소자(7002)에 해당한다. 도 16a에 나타낸 화소의 경우, 발광소자(7002)로부터 발생하는 빛은, 화살표로 표시한 것과 같이 양극(7005)측으로 출사된다.
다음에, 하면 출사 구조의 발광소자에 대해 도 16b를 사용하여 설명한다. 구동용 TFT(7011)가 n형이고, 발광소자(7012)로부터 발생하는 빛이 음극(7013)측으로 출사되는 경우의, 화소의 단면도를 나타낸다. 도 16b에서는, 구동용 TFT(7011)과 전기적으로 접속된 투광성을 갖는 도전층(7017) 위에, 발광소자(7012)의 음극(7013)이 성막되어 있고, 음극(7013) 위에 발광층(7014), 양극(7015)이 순서대로 적층되어 있다. 이때, 양극(7015)이 투광성을 갖는 경우, 양극 위를 덮도록, 빛을 반사 또는 차폐하기 위한 차폐막(7016)이 성막되어 있어도 된다. 음극(7013)은, 도 16a의 경우와 마찬가지로, 일함수가 작은 도전성 재료이면 다양한 재료를 사용할 수 있다. 단, 그것의 막두께는, 빛을 투과하는 정도(바람직하게는, 5nm∼30nm 정도)로 한다. 예를 들면, 20nm의 막두께를 갖는 알루미늄 막을, 음극(7013)으로서 사용할 수 있다. 그리고 발광층(7014)은, 도 16a와 마찬가지로, 단수의 층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도 어느쪽이라도 된다. 양극(7015)은 빛을 투과할 필요는 없지만, 도 16a와 마찬가지로, 투광성을 갖는 도전성 재료를 사용해서 형성할 수 있다. 그리고 차폐막(7016)은, 예를 들면, 빛을 반사하는 금속 등을 사용할 수 있지만, 금속막에 한정되지 않는다. 예를 들면, 검은 안료를 첨가한 수지 등을 사용할 수도 있다.
음극(7013) 및 양극(7015)으로, 발광층(7014)을 끼우고 있는 영역이 발광소자(7012)에 해당한다. 도 16b에 나타낸 화소의 경우, 발광소자(7012)로부터 발생하는 빛은, 화살표로 표시한 것과 같이 음극(7013)측으로 출사된다.
다음에, 양면 출사 구조의 발광소자에 대해서, 도 16c를 사용하여 설명한다. 도 16c에서는, 구동용 TFT(7021)와 전기적으로 접속된 투광성을 갖는 도전층(7027) 위에, 발광소자(7022)의 음극(7023)이 성막되어 있고, 음극(7023) 위에 발광층(7024), 양극(7025)이 순서로 적층되어 있다. 음극(7023)은, 도 16a의 경우와 마찬가지로, 일함수가 작은 도전성 재료이면 다양한 재료를 사용할 수 있다. 단, 그것의 막두께는, 빛을 투과하는 정도로 한다. 예를 들면, 20nm의 막두께를 갖는 Al을, 음극(7023)으로서 사용할 수 있다. 그리고, 발광층(7024)은, 도 16a와 마찬가지로, 단수의 층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도 어느쪽이라도 된다. 양극(7025)은, 도 16a와 마찬가지로, 빛을 투과하는 투광성을 갖는 도전성 재료를 사용해서 형성할 수 있다.
음극(7023)과, 발광층(7024)과, 양극(7025)이 중첩하고 있는 부분이 발광소자(7022)에 해당한다. 도 16c에 나타낸 화소의 경우, 발광소자(7022)로부터 발생하는 빛은, 화살표로 표시된 것과 같이 양극(7025)측과 음극(7023)측의 양쪽으로 출사된다.
이때, 여기에서는, 발광소자로서 유기 EL 소자에 대해서 서술했지만, 발광소자로서 무기 EL 소자를 설치하는 것도 가능하다.
이때, 본 실시형태에서는, 발광소자의 구동을 제어하는 박막 트랜지스터(구동용 TFT)와 발광소자가 전기적으로 접속되어 있는 예를 나타내었지만, 구동용 TFT와 발광소자 사이에 전류제어용 TFT가 접속되어 있는 구성이라도 된다.
이때, 본 실시형태에서 나타낸 반도체장치는, 도 16에 나타낸 구성에 한정되는 것은 아니고, 각종의 변형이 가능하다.
다음에, 반도체장치의 일 형태에 해당하는 발광 표시 패널(발광 패널이라고도 한다)의 외관 및 단면에 대해서, 도 17을 사용하여 설명한다. 도 17a는, 제1 기판(4501) 위에 형성된 In-Ga-Zn-O계 비단결정 막을 반도체층으로서 포함하는 신뢰성이 높은 박막 트랜지스터(4509, 4510) 및 발광소자(4511)를, 제2 기판(4506)과의 사이에 씰재(4505)에 의해 밀봉한 패널의 평면도이며, 도 17b는, 도 17a의 H-I에 있어서의 단면도에 해당한다.
제1 기판(4501) 위에 설치된 화소부(4502), 신호선 구동회로(4503a, 4503b),및 주사선 구동회로(4504a, 4504b)를 둘러싸도록 하여, 씰재(4505)가 설치되어 있다. 또한, 화소부(4502), 신호선 구동회로(4503a, 4503b), 및 주사선 구동회로(4504a, 4504b) 위에 제2 기판(4506)이 설치되어 있다. 따라서, 화소부(4502), 신호선 구동회로(4503a, 4503b), 및 주사선 구동회로(4504a, 4504b)는, 제1 기판(4501)과 씰재(4505)와 제2 기판(4506)에 의해, 충전재(4507)와 함께 밀봉되어 있다. 이와 같이 외기에 노출되지 않도록 기밀성이 높고, 탈가스가 적은 보호 필름(접합 필름, 자외선 경화 수지 필름 등)이나 커버재로 패키징(봉입)하는 것이 바람직하다.
또한, 제1 기판(4501) 위에 설치된 화소부(4502), 신호선 구동회로(4503a, 4503b), 및 주사선 구동회로(4504a, 4504b)는, 박막 트랜지스터를 복수개 갖고 있고, 도 17b에서는, 화소부(4502)에 포함되는 박막 트랜지스터 4510과, 신호선 구동회로 4503a에 포함되는 박막 트랜지스터 4509를 예시하고 있다.
박막 트랜지스터(4509, 4510)는, In-Ga-Zn-O계 비단결정 막을 반도체층으로서 포함하는 신뢰성이 높은 박막 트랜지스터를 적용할 수 있다. 본 실시형태에 있어서, 박막 트랜지스터(4509, 4510)는 n채널형 박막 트랜지스터이다.
또한, 4511은 발광소자에 해당하고, 발광소자(4511)가 갖는 화소전극인 제1 전극층(4517)은, 박막 트랜지스터(4510)의 소스 전극층 또는 드레인 전극층과 전기적으로 접속되어 있다. 이때, 발광소자(4511)의 구성은, 제1 전극층(4517), 전계발광층(4512), 제2 전극층(4513)의 적층 구조이지만, 본 실시형태에 나타낸 구성에 한정되지 않는다. 발광소자(4511)로부터 추출하는 빛의 방향 등에 맞추어, 발광소자(4511)의 구성은 적절히 바꿀 수 있다.
격벽(4520)은, 유기수지층, 무기절연층 또는 유기 폴리실록산을 사용해서 형성한다. 특히, 투광성의 재료를 사용하여, 제1 전극층(4517) 위에 개구부를 형성하고, 그 개구부의 측벽이 연속한 곡률을 갖고 형성되는 경사면이 되도록 형성하는 것이 바람직하다.
전계발광층(4512)은, 단수의 층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도 어느쪽이라도 된다.
발광소자(4511)에 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록, 제2 전극층(4513) 및 격벽(4520) 위에 보호층을 형성해도 된다. 보호층으로서는, 질화 실리콘 막, 질화산화 실리콘 막, DLC막 등을 형성할 수 있다.
또한, 신호선 구동회로(4503a, 4503b), 주사선 구동회로(4504a, 4504b), 또는 화소부(4502)에 주어지는 각종 신호 및 전위는, FPC(4518a, 4518b)로부터 공급되고 있다.
본 실시형태에서는, 접속 단자 전극(4515)이, 발광소자(4511)가 갖는 제1 전극층(4517)과 동일한 도전층으로 형성되고, 단자전극(4516)은, 박막 트랜지스터(4509, 4510)가 갖는 소스 전극층 및 드레인 전극층과 같은 도전층으로 형성되어 있다.
접속 단자 전극(4515)은, FPC 4518a가 갖는 단자와, 이방성 도전막(4519)을 통해 전기적으로 접속되어 있다.
발광소자(4511)로부터의 빛의 추출 방향에 위치하는 제2 기판(4506)은 투광성이 아니면 안된다. 그 경우에는, 유리판, 플라스틱판, 폴리에스테르 필름 또는 아크릴 필름과 같은 투광성을 갖는 재료를 사용한다.
또한, 충전재(4507)로서는 질소나 아르곤 등의 불활성의 기체 이외에, 자외선 경화 수지 또는 열경화 수지를 사용할 수 있고, PVC(폴리비닐클로라이드), 아크릴, 폴리이미드, 에폭시 수지, 실리콘 수지, PVB(폴리비닐 부티랄) 또는 EVA(에틸렌 비닐 아세테이트)을 사용할 수 있다. 본 실시형태는 충전재(4507)로서 질소를 사용했다.
또한, 필요하면, 발광소자의 출사면에 편광판, 또는 원편광판(타원편광판을 포함한다), 위상차판(λ/4판, λ/2판), 칼라필터 등의 광학 필름을 적절히 형성해도 된다. 또한, 편광판 또는 원편광판에 반사방지막을 형성해도 된다. 예를 들면, 표면의 요철에 의해 반사광을 확산하여, 눈부심을 저감할 수 있는 안티글레어 처리를 실시할 수 있다.
신호선 구동회로(4503a, 4503b), 및 주사선 구동회로(4504a, 4504b)는, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막에 의해 형성된 구동회로로 실장되어 있어도 된다. 또한, 신호선 구동회로만, 또는 일부, 또는 주사선 구동회로만, 또는 일부만을 별도 형성해서 실장해도 되고, 본 실시형태는 도 17의 구성에 한정되지 않는다.
이상의 공정에 의해, 반도체장치로서 신뢰성이 높은 발광 표시장치(표시 패널)를 제조할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 7)
본 발명의 일 형태인 반도체장치는, 전자 페이퍼로서 적용할 수 있다. 전자 페이퍼는, 정보를 표시하는 것이면 모든 분야의 전자기기에 사용하는 것이 가능하다. 예를 들면, 전자 페이퍼를 사용하여, 전자서적(전자 북), 포스터, 전차 등의 탈것의 차내 광고, 크레딧 카드 등의 각종 카드에 있어서의 표시 등에 적용할 수 있다. 전자기기의 일례를 도 18, 도 19에 나타낸다.
도 18a는, 전자 페이퍼로 만들어진 포스터(2631)를 나타내고 있다. 광고 매체가 종이의 인쇄물일 경우에는, 광고의 교환은 사람의 손에 의해 행해지지만, 전자 페이퍼를 사용하면 단시간에 광고의 표시를 바꿀 수 있다. 또한, 표시도 결함이 없이 안정된 화상이 얻어진다. 이때, 포스터는 무선으로 정보를 송수신할 수 있는 구성으로 해도 된다.
또한, 도 18b는, 전차 등의 탈것의 차내광고(2632)를 나타내고 있다. 광고 매체가 종이의 인쇄물일 경우에는, 광고의 교환은 사람의 손에 의해 행해지지만, 전자 페이퍼를 사용하면 사람의 손을 많이 거치지 않고 단시간에 광고의 표시를 바꿀 수 있다. 또한, 표시도 결함이 없이 안정된 화상이 얻어진다. 이때, 차내광고는 무선으로 정보를 송수신할 수 있는 구성으로 해도 된다.
또한, 도 19는, 전자서적(2700)의 일례를 나타내고 있다. 예를 들면, 전자서적(2700)은, 샤시 2701 및 샤시 2703의 2개의 샤시로 구성되어 있다. 샤시 2701 및 샤시 2703은, 축부(2711)에 의해 일체로 되어 있고, 상기 축부(2711)를 축으로 하여 개폐 동작을 행할 수 있다. 이러한 구성에 의해, 종이의 서적과 같은 동작을 행하는 것이 가능해진다.
샤시 2701에는 표시부 2705가 삽입되고, 샤시 2703에는 표시부 2707이 삽입되어 있다. 표시부 2705 및 표시부 2707은, 계속 화면을 표시하는 구성으로 해도 되고, 다른 화면을 표시하는 구성으로 해도 된다. 다른 화면을 표시하는 구성으로 함으로써, 예를 들면, 우측의 표시부(도 19에서는 표시부 2705)에 문장을 표시하고, 좌측의 표시부(도 19에서는 표시부 2707)에 화상을 표시할 수 있다.
또한, 도 19에서는, 샤시 2701에 조작부 등을 구비한 예를 나타내고 있다. 예를 들면, 샤시 2701에 있어서, 전원(2721), 조작 키(2723), 스피커(2725) 등을 구비하고 있다. 조작 키(2723)에 의해, 페이지를 보낼 수 있다. 이때, 샤시의 표시부와 동일 면에 키보드나 포인팅 디바이스 등을 구비하는 구성으로 해도 된다. 또한, 샤시의 이면이나 측면에, 외부접속용 단자(이어폰 단자, USB 단자, 또는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능한 단자 등), 기록매체 삽입부 등을 구비하는 구성으로 해도 된다. 더구나, 전자서적(2700)은, 전자사전으로서의 기능을 갖게 한 구성으로 해도 된다.
또한, 전자서적(2700)은, 무선으로 정보를 송수신할 수 있는 구성으로 해도 된다. 무선에 의해, 전자서적 서버로부터, 원하는 서적 데이터 등을 구입하고, 다운로드하는 구성으로 하는 것도 가능하다.
(실시형태 8)
본 발명의 일 형태인 반도체장치는, 다양한 전자기기(게임기도 포함한다)에 적용할 수 있다. 전자기기로서는, 예를 들면, 텔레비젼 장치(텔레비젼, 또는 텔레비젼 수신기라고도 한다), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오카메라, 디지털 포토 프레임, 휴대전화기(휴대전화, 휴대전화장치라고도 한다), 휴대형 게임기, 휴대 정보단말, 음향재생장치, 파칭코기 등의 대형 게임기 등을 들 수 있다.
도 20a는, 텔레비젼 장치(9600)의 일례를 나타내고 있다. 텔레비젼 장치(9600)는, 샤시(9601)에 표시부(9603)가 삽입되어 있다. 표시부(9603)에 의해, 영상을 표시하는 것이 가능하다. 또한, 여기에서는, 스탠드(9605)에 의해 샤시(9601)를 지지한 구성을 나타내고 있다.
텔레비젼 장치(9600)의 조작은, 샤시(9601)가 구비하는 조작 스위치나, 별체의 리모트콘트롤 조작기(9610)에 의해 행할 수 있다. 리모트콘트롤 조작기(9610)가 구비하는 조작 키(9609)에 의해, 채널이나 음량의 조작을 행할 수 있고, 표시부(9603)에 표시되는 영상을 조작할 수 있다. 또한, 리모트콘트롤 조작기(9610)에, 해당 리모트콘트롤 조작기(9610)로부터 출력하는 정보를 표시하는 표시부(9607)를 설치하는 구성으로 해도 된다.
이때, 텔레비젼 장치(9600)는, 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의해 일반의 텔레비젼 방송의 수신을 행할 수 있고, 더구나 모뎀을 거쳐 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 일방향(송신자에게서 수신자) 또는 양방향(송신자와 수신자 사이, 혹은 수신자 사이끼리 등)의 정보통신을 행하는 것도 가능하다.
도 20b는, 디지털 포토 프레임(9700)의 일례를 나타내고 있다. 예를 들면, 디지털 포토 프레임(9700)은, 샤시(9701)에 표시부(9703)가 삽입되어 있다. 표시부(9703)는, 각종 화상을 표시하는 것이 가능하며, 예를 들면, 디지털 카메라 등으로 촬영한 화상 데이터를 표시시킴으로써, 통상의 사진틀과 마찬가지로 기능시킬 수 있다.
이때, 디지털 포토 프레임(9700)은, 조작부, 외부접속용 단자(USB 단자, USB 케이블 등의 각종 케이블과 접속 가능한 단자 등), 기록매체 삽입부 등을 구비하는 구성으로 한다. 이들 구성은, 표시부와 동일면에 삽입되어 있어도 되고, 측면이나 이면에 구비하면 디자인성이 향상하기 때문에 바람직하다. 예를 들면, 디지털 포토 프레임의 기록매체 삽입부에, 디지털 카메라로 촬영한 화상 데이터를 기억한 메모리를 삽입해서 화상 데이터를 입력하고, 입력한 화상 데이터를 표시부(9703)에 표시시킬 수 있다.
이때, 디지털 포토 프레임(9700)은, 무선으로 정보를 송수신할 수 있는 구성으로 해도 된다. 무선에 의해, 원하는 화상 데이터를 입력하고, 표시시키는 구성으로 할 수도 있다.
도 21a는 휴대형 게임기이며, 샤시 9881과 샤시 9891의 2개의 샤시로 구성되고 있고, 연결부(9893)에 의해, 개폐 가능하게 연결되어 있다. 샤시 9881에는 표시부 9882가 삽입되고, 샤시 9891에는 표시부 9883이 삽입되어 있다. 또한, 도 21a에 나타낸 휴대형 게임기는, 그 이외, 스피커부(9884), 기록매체 삽입부(9886), LED 램프(9890), 입력수단(조작 키(9885), 접속 단자(9887), 센서(9888)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 빛, 액, 자기, 온도, 화학물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경도, 진동, 냄새 또는 적외선을 측정하는 기능을 포함하는 것), 마이크로폰(9889)) 등을 구비하고 있다. 물론, 휴대형 게임기의 구성은 상기한 것에 한정되지 않고, 적어도 반도체장치를 구비한 구성이면 되고, 기타 부속 설비가 적절히 설치된 구성으로 할 수 있다. 도 21a에 나타낸 휴대형 게임기는, 기록매체에 기록되어 있는 프로그램 또는 데이터를 판독해서 표시부에 표시하는 기능이나, 다른 휴대형 게임기와 무선통신을 행해서 정보를 공유하는 기능을 갖는다. 이때, 도 21a에 나타낸 휴대형 게임기가 갖는 기능은 이것에 한정되지 않고, 다양한 기능을 가질 수 있다.
도 21b는 대형 게임기인 슬롯머신(9900)의 일례를 나타내고 있다. 슬롯머신(9900)은, 샤시(9901)에 표시부(9903)가 삽입되어 있다. 또한, 슬롯머신(9900)은, 그 이외, 스타트 레버나 스톱 스위치 등의 조작수단, 코인 투입구, 스피커 등을 구비하고 있다. 물론, 슬롯머신(9900)의 구성은 상기한 것에 한정되지 않고, 적어도 반도체장치를 구비한 구성이면 되고, 기타 부속 설비가 적절히 설치된 구성으로 할 수 있다.
도 22a는, 휴대전화기(1000)의 일례를 나타내고 있다. 휴대전화기(1000)는, 샤시(1001)에 삽입된 표시부(1002) 이외에, 조작 버튼(1003), 외부접속 포트(1004), 스피커(1005), 마이크(1006) 등을 구비하고 있다.
도 22a에 나타낸 휴대전화기(1000)는, 표시부(1002)를 손가락 등으로 접촉함으로써 정보를 입력할 수 있다. 또한, 전화를 걸거나, 또는 메일을 보내는 조작은, 표시부(1002)를 손가락 등으로 접촉하는 것에 의해 행할 수 있다.
표시부(1002)의 화면은 주로 3가지 모드가 있다. 제1모드는, 화상의 표시를 주로 하는 표시 모드이며, 제2 모드는, 문자 등의 정보의 입력을 주로 하는 입력 모드이다. 제3 모드는 표시 모드와 입력 모드의 2개의 모드가 혼합한 표시+입력 모드이다.
예를 들면, 전화를 걸거나, 또는 메일을 작성하는 경우에는, 표시부(1002)를 문자의 입력을 주로 하는 문자입력 모드로 하여, 화면에 표시시킨 문자의 입력 조작을 행하면 된다. 이 경우, 표시부(1002)의 화면의 대부분에 키보드 또는 번호 버튼을 표시시키는 것이 바람직하다.
또한, 휴대전화기(1000) 내부에, 자이로, 가속도 센서 등의 기울기를 검출하는 센서를 갖는 검출장치를 설치함으로써, 휴대전화기(1000)의 방향(종인가 횡인가)을 판단하여, 표시부(1002)의 화면표시를 자동으로 전환하도록 할 수 있다.
또한, 화면 모드의 전환은, 표시부(1002)를 접촉하는 것, 또는 샤시(1001)의 조작 버튼(1003)의 조작에 의해 행해진다. 또한, 표시부(1002)에 표시되는 화상의 종류에 따라 전환하도록 할 수도 있다. 예를 들면, 표시부에 표시하는 화상신호가 동영상의 데이터이면 표시 모드, 텍스트 데이터이면 입력 모드로 전환한다.
또한, 입력 모드에 있어서, 표시부(1002)의 광센서로 검출되는 신호를 검지하고, 표시부(1002)의 터치 조작에 의한 입력이 일정 기간 없을 경우에는, 화면의 모드를 입력 모드로부터 표시 모드로 전환하도록 제어해도 된다.
표시부(1002)는, 이미지 센서로서 기능시킬 수도 있다. 예를 들면, 표시부(1002)에 손바닥이나 손가락을 접촉하는 것으로, 손바닥 무늬, 지문 등을 촬상함으로써, 본인인증을 행할 수 있다. 또한, 표시부에 근적외광을 발광하는 백라이트 또는 근적외광을 발광하는 센싱용 광원을 사용하면, 손가락 정맥, 손바닥 정맥 등을 촬상할 수도 있다.
도 22b도 휴대전화기의 일례이다. 도 22b의 휴대전화기는, 샤시 9411에, 표시부(9412), 및 조작 버튼(9413)을 포함하는 표시장치(9410)와, 샤시 9401에 조작 버튼(9402), 외부입력 단자(9403), 마이크(9404), 스피커(9405), 및 착신시에 발광하는 발광부(9406)를 포함하는 통신장치(9400)를 갖고 있고, 표시 기능을 갖는 표시장치(9410)는 전화 기능을 갖는 통신장치(9400)와 화살표의 2방향으로 탈착가능하다. 따라서, 표시장치(9410)와 통신장치(9400)의 단축끼리를 부착하는 것도, 표시장치(9410)와 통신장치(9400)의 장축끼리를 부착하는 것도 가능하다. 또한, 표시 기능만을 필요로 할 경우, 통신장치(9400)에서 표시장치(9410)를 떼어내고, 표시장치(9410)를 단독으로 사용할 수도 있다. 통신장치(9400)와 표시장치(9410)는 무선통신 또는 유선통신에 의해 화상 또는 입력 정보를 교환할 수 있고, 각각 충전가능한 배터리를 갖는다.
[실시예 1]
본 실시예에서는, 플라즈마 처리를 행한 후에 형성한 산화물 반도체층을 사용해서 제조된 박막 트랜지스터의 특성에 관해 나타낸다.
이하에서, 본 실시예에서 사용한 트랜지스터의 제조방법에 대해 설명한다.
우선, 기판(500) 위에 제1 도전층을 형성한 후, 해당 제1 도전층을 포토리소그래피법을 사용해서 패터닝함으로써, 게이트 전극층(502)을 형성했다. 이어서, 해당 게이트 전극층(502) 위에 게이트 절연층(504)을 형성했다(도 23a 참조). 이어서, 게이트 절연층(504) 위에 제2 도전층을 형성한 후, 해당 제2 도전층을 포토리소그래피법을 사용해서 패터닝함으로써, 일부가 게이트 전극층과 중첩하는 소스 전극층(506a) 및 드레인 전극층(506b)을 형성했다(도 23b 참조). 이어서, 게이트 절연층(504), 소스 전극층(506a) 및 드레인 전극층(506b)의 표면에 대해 플라즈마(508)를 작용시키는 플라즈마 처리를 행했다(도 23c 참조). 이어서, 게이트 절연층, 소스 전극층 및 드레인 전극층 위에 산화물 반도체층을 형성한 후, 해당 산화물 반도체층을 포토리소그래피법을 사용해서 패터닝함으로써, 채널 형성 영역으로서 기능하는 섬 형상의 산화물 반도체층(510)을 형성했다(도 23d 참조). 이어서, 질소 분위기 하에서 350℃, 1시간의 열처리를 행했다. 이렇게 하여, 본 실시예에서 사용한 트랜지스터(550)를 제조했다(도 23e 참조).
기판(500)으로서, 아사히글라스사제의 유리 기판(상품명 AN100)을 사용했다.
게이트 전극층(502)이 되는 제1 도전층으로서, 스퍼터링법을 사용해서 막두께 100nm의 텅스텐 막을 형성했다.
게이트 절연층(504)으로서, 플라즈마 CVD법을 사용해서 막두께 100nm의 산화질화 실리콘 막을 형성했다.
소스 전극층(506a) 및 드레인 전극층(506b)이 되는 제2 도전층으로서, 스퍼터링법을 사용해서 막두께 100nm의 텅스텐 막을 형성했다.
산화물 반도체층은, 스퍼터링법에 의해 150nm의 In-Ga-Zn-O계 비단결정 막을 성막했다. 성막 조건은, 압력을 0.4Pa로 하고, 전력을 500W로 하고, 성막 온도를 25℃로 하고, 아르곤 가스유량을 10sccm으로 하고, 산소 유량을 5sccm로 하고, 유리 기판과 타겟 사이의 거리를 170mm로 하고, 직류(DC(Direct Current))에서 행했다. 타겟은, In2O3:Ga2O3:ZnO=1:1:1로 한 타겟(In:Ga:Zn=1:1:0.5)을 사용했다. 또한, 플라즈마 처리를 행한 후, 기판(500)을 대기에 노출시키지 않고 연속해서 산화물 반도체층을 형성했다. 이때, 이 성막 조건에서 얻어진 산화물 반도체층의 조성을 유도결합 플라즈마 질량분석법(Inductively Coupled Plasma Mass Spectrometry: ICP-MS 분석법)에 의해 측정한 결과는, InGa0 .94Zn0 .40O3 .31이었다.
또한, 플라즈마 처리는, 스퍼터 장치를 사용하여 행하였다. 구체적으로는, 챔버 내의 제1 전극 위에 기판(500)을 설치하고, 해당 제1 전극에 고주파 전압을 인가해서 제1 전극과 제2 전극 사이에 플라즈마(508)를 발생시켜, 제1 전극(기판(500))측에 음의 자기 바이어스를 발생시킴으로써, 플라즈마 중의 양이온을 가속해서 기판(500)에 충돌시켜 갔다. 플라즈마 처리의 조건으로서는, 압력을 0.4Pa로 하고, 전력을 200W(13.56MHz)로 했다. 또한, 본 실시예에서는, 도입하는 가스로서, 아르곤 및/또는 산소를 사용하고, 아르곤과 산소의 유량을 이하의 다른 조건으로 설정하고, 각각의 조건에서 얻어진 시료를 시료 A 내지 시료 D로 하여, 트랜지스터의 소자특성을 측정했다. 이때, 시료 A 내지 시료 D는, 플라즈마 처리에서 사용하는 가스의 유량비의 조건 이외는 동일한 조건에서 시료를 제조했다.
(시료 A)
Ar 가스 유량: 10sccm
산소 가스 유량: 0sccm
(시료 B)
Ar 가스 유량: 9sccm
산소 가스 유량: 1sccm
(시료 C)
Ar 가스 유량: 5sccm
산소 가스 유량: 5sccm
(시료 D)
Ar 가스 유량: 0sccm
산소 가스 유량: 10sccm
또한, 비교를 위해, 플라즈마 처리를 행하지 않고 있는 시료 E를 제조하고, 시료 E의 트랜지스터 특성도 측정했다.
도 24에, 시료 A 내지 시료 E에 관한 박막 트랜지스터의, 소스와 게이트 사이의 전압(이하, 게이트 전압 혹은 Vg라고 한다)의 변화에 대한 소스와 드레인 사이를 흐르는 전류(이하, 드레인 전류 혹은 Id라고 한다)의 변화를 나타낸 Vg-Id 곡선과, 동작 속도의 지표가 되는 전계 효과 이동도를 나타낸다. 도 24에서는, 시료 A 내지 시료 E의 드레인 전류를, 드레인 전류 10001a 내지 10005a로서 나타내고, 시료 A 내지 시료 E의 전계 효과 이동도를, 전계 효과 이동도 1000lb 내지 10005b로서 나타내고 있다. 이때, 본 실시예에서는, 트랜지스터의 측정은, 드레인 전압(소스와 드레인 사이의 전압)을 1V로 설정하여 행하였다.
또한, 본 실시예에서는, 시료 A 내지 시료 E에 관한 트랜지스터의 구조를 도 25에 도시된 것과 같이 형성했다. 구체적으로는, 트랜지스터의 채널 길이 L을 100㎛, 채널 폭 W를 100㎛, 소스 전극층(506a)과 게이트 전극층(502)이 중첩하는 길이 Ls를 5㎛, 드레인 전극층(506b)과 게이트 전극층(502)이 중첩하는 길이 Ld를 5㎛, 채널 폭방향에 평행한 방향에 있어서 산화물 반도체층(510)이 소스 전극층(506a) 및 드레인 전극층(506b)과 중첩하지 않는 영역의 길이 A를 5㎛으로 했다.
도 24의 결과에서, 스퍼터 처리를 행한 트랜지스터(시료 A 내지 시료 D)쪽이 스퍼터 처리를 행하지 않고 있는 트랜지스터(시료 E)와 비교하여, 트랜지스터의 온 전류(N형 트랜지스터의 경우, 대부분은 Vg가 0V 근방으로부터 플러스의 영역에 있어서의 드레인 전류)가 높아지고 있는 것을 알 수 있다. 한편으로, 트랜지스터의 오프 전류(N형 트랜지스터의 경우, 대부분은 Vg이 0V 근방으로부터 마이너스의 영역에 있어서의 드레인 전류)에 관해서는, 시료 A 내지 시료 E에 있어서 큰 차이가 보여지지 않았다. 이것으로부터, 플라즈마 처리를 행함으로써, 트랜지스터의 온 전류와 오프 전류의 비(온·오프 비)를 높게 할 수 있다. 또한, 플라즈마 처리에서 사용하는 가스로서, 아르곤의 유량비를 높게 함으로써, 온 전류를 높게 할 수 있고, 특히, 산소 가스를 도입하지 않고 아르곤 가스만을 도입한 경우에 높은 온 전류가 얻어지는 것을 알 수 있었다.
또한, 전계 효과 이동도에 관해서도, 스퍼터 처리를 행한 트랜지스터(시료 A 내지 시료 D)쪽이 스퍼터 처리를 행하지 않고 있는 트랜지스터(시료 E)와 비교해서 그것의 최대값이 높아지는 것이 확인되었다. 또한, 플라즈마 처리에서 사용하는 가스로서, 아르곤의 유량비를 높게 함으로써, 전계 효과 이동도를 높게 할 수 있고, 특히, 산소 가스를 도입하지 않고 아르곤 가스만을 도입한 경우에 보다 높은 전계 효과 이동도가 얻어지는 것을 알 수 있었다.
이상에 의해, 산화물 반도체층을 형성하기 전에 플라즈마 처리를 행함으로써, 트랜지스터의 온·오프 비를 높게 하고, 전계 효과 이동도를 높게 할 수 있다는 것을 알 수 있었다. 또한, 플라즈마 처리에 사용하는 가스로서, 아르곤의 유량비를 높게 함으로써, 트랜지스터의 온·오프비를 높게 하여, 전계 효과 이동도를 높게 할 수 있다는 것을 알 수 있었다.
190 챔버, 191 전극, 192 전극, 193 매칭 박스, 194 매칭 박스, 195 피처리물, 196 도입구, 197 RF 전원, 198 RF 전원, 199 DC 전원, 200 기판, 202 게이트 전극층, 203 플라즈마, 204 게이트 절연층, 206 도전층, 206a 소스 전극층, 206b 드레인 전극층, 208 플라즈마, 209 산화물 반도체층, 210산화물 반도체층, 216 도전층, 216a 소스 전극층, 216b 드레인 전극층, 217 산화물 반도체층, 217a 버퍼층, 217b 버퍼층, 218a 적층체, 218b 적층체, 250 박막 트랜지스터, 260 박막 트랜지스터, 270 박막 트랜지스터, 290 박막 트랜지스터, 302 게이트 배선, 308 용량배선, 310 투명 도전층, 313 콘택홀, 320 접속 전극, 321 단자, 322 단자, 325 콘택홀, 326 콘택홀, 327 콘택홀, 328 투명 도전층, 329 투명 도전층, 340 보호 절연층, 500 기판, 502 게이트 전극층, 504 게이트 절연층, 506a 소스 전극층, 506b 드레인 전극층, 508 플라즈마, 510 산화물 반도체층, 580 기판, 581 박막 트랜지스터, 583 절연층, 587 전극층, 588 전극층, 589 구형 입자, 590a 흑색 영역, 590b 백색 영역, 594 캐비티, 595 충전재, 596 기판, 1000 휴대전화기, 1001 샤시, 1002 표시부, 1003 조작 버튼, 1004 외부접속 포트, 1005 스피커, 1006 마이크, 2600 TFT 기판, 2601 대향기판, 2602 씰재, 2603 화소부, 2604 표시 소자, 2605 착색층, 2606 편광판, 2607 편광판, 2608 배선회로부, 2609 플렉시블 배선 기판, 2610 냉음극관, 2611 반사판, 2612 회로기판, 2613 확산판, 2631 포스터, 2632 차내광고, 2700 전자서적, 2701 샤시, 2703 샤시, 2705 표시부, 2707 표시부, 2711 축부, 2721 전원, 2723 조작 키, 2725 스피커, 4001 기판, 4002 화소부, 4003 신호선 구동회로, 4004 주사선 구동회로, 4005 씰재, 4006 기판, 4008 액정층, 4010 박막 트랜지스터, 4011 박막 트랜지스터, 4013 액정소자, 4015 접속 단자 전극, 4016 단자전극, 4018 FPC, 4019 이방성 도전막, 4020 절연층, 4021 절연층, 4030 화소전극층, 4031 대향전극층, 4032 절연층, 4033 절연층, 4501 기판, 4502 화소부, 4503a 신호선 구동회로, 4503b 신호선 구동회로, 4504a 주사선 구동회로, 4504b 주사선 구동회로, 4505 씰재, 4506 기판, 4507 충전재, 4509 박막 트랜지스터, 4510 박막 트랜지스터, 4511 발광소자, 4512 전계발광층, 4513 전극층, 4515 접속 단자 전극, 4516 단자전극, 4517 전극층, 4518a FPC, 4518b FPC, 4519 이방성 도전막, 4520 격벽, 6400 화소, 6401 스위칭용 트랜지스터, 6402 구동용 트랜지스터, 6403 용량소자, 6404 발광소자, 6405 신호선, 6406 주사선, 6407 전원선, 6408 공통 전극, 7001 TFT, 7002 발광소자, 7003 음극, 7004 발광층, 7005 양극, 7011 구동용 TFT, 7012 발광소자, 7013 음극, 7014 발광층, 7015 양극, 7016 차폐막, 7017 도전층, 7021 구동용 TFT, 7022 발광소자, 7023 음극, 7024 발광층, 7025 양극, 7027 도전층, 9400 통신장치, 9401 샤시, 9402 주사 버튼, 9403 외부입력 단자, 9404 마이크, 9405 스피커, 9406 발광부, 9410 표시장치, 9411 샤시, 9412 표시부, 9413 조작 버튼, 9600 텔레비젼 장치, 9601 샤시, 9603 표시부, 9605 스탠드, 9607 표시부, 9609 조작 키, 9610 리모트콘트롤 조작기, 9700 디지털 포토 프레임, 9701 샤시, 9703 표시부, 9881 샤시, 9882 표시부, 9883 표시부, 9884 스피커부, 9885 조작 키, 9886 기록매체 삽입부, 9887 접속 단자, 9888 센서, 9889 마이크로폰, 9890 LED 램프, 9891 샤시, 9893 연결부, 9900 슬롯머신 9901 샤시, 9903 표시부, 10001a 드레인 전류, 10002a 드레인 전류, 10003a 드레인 전류, 10004a 드레인 전류, 10005a 드레인 전류, 1000lb 전계 효과 이동도, 10002b 전계 효과 이동도, 10003b 전계 효과 이동도, 10004b 전계 효과 이동도, 10005b 전계 효과 이동도
Claims (29)
- 기판 위에 게이트 전극층을 형성하는 단계와,
상기 게이트 전극층 위에 게이트 절연층을 형성하는 단계와,
상기 게이트 절연층 위에 소스 전극층 및 드레인 전극층을 형성하는 단계와,
불활성 가스가 도입된 챔버 내에서, 상기 기판 위에 형성된 상기 게이트 절연층, 상기 소스 전극층 및 상기 드레인 전극층의 표면에 플라즈마 처리를 행하는 단계와,
상기 플라즈마 처리를 행한 후, 상기 게이트 절연층, 상기 소스 전극층 및 상기 드레인 전극층 위에 산화물 반도체층을 형성하는 단계와,
상기 산화물 반도체층에 Cl2 또는 CF4를 포함하는 분위기 하에서 산소 라디칼 처리를 행하는 단계를 포함하는 반도체장치의 제조방법.
- 삭제
- 제 1항에 있어서,
상기 산화물 반도체층을, 인듐, 갈륨 및 아연을 포함하는 타겟을 사용하고, 상기 기판과 상기 타겟 사이에 직류전압을 인가하는 스퍼터링법에 의해 형성하는 반도체장치의 제조방법.
- 제 1항 또는 제 3항에 있어서,
상기 플라즈마 처리와 상기 산화물 반도체층의 형성을 상기 챔버 내에서 연속해서 행하는 반도체장치의 제조방법.
- 제 1항에 있어서,
상기 플라즈마 처리에 의해, 상기 소스 전극층과 상기 드레인 전극층 사이에 설치된 상기 게이트 절연층의 표층부를 2nm 이상 제거하는 반도체장치의 제조방법.
- 제 1항에 있어서,
상기 플라즈마 처리에 의해, 상기 소스 전극층 및 상기 드레인 전극층의 단부에 테이퍼 형상을 형성하는 반도체장치의 제조방법.
- 제 6항에 있어서,
상기 소스 전극층 및 상기 드레인 전극층의 단부 각각은 20°이상 90°미만의 테이퍼 각을 갖는 반도체장치의 제조방법.
- 제 1항에 있어서,
상기 플라즈마 처리에 의해, 상기 소스 전극층 및 상기 드레인 전극층의 상단부 각각의 곡률반경을 상기 소스 전극층 또는 상기 드레인 전극층의 두께의 1/100 이상 1/2 이하로 하는 반도체장치의 제조방법.
- 삭제
- 기판 위에 게이트 전극층을 형성하는 단계와,
상기 게이트 전극층 위에 게이트 절연층을 형성하는 단계와,
상기 게이트 절연층 위에 도전층을 형성하는 단계와,
상기 도전층 위에 제1 산화물 반도체층을 형성하는 단계와,
상기 도전층 및 상기 제1 산화물 반도체층을 에칭함으로써, 상기 도전층과 상기 제1 산화물 반도체층이 적층된 제1 적층체와, 상기 도전층과 상기 제 1 산화물 반도체층이 적층된 제2 적층체를 형성하는 단계와,
불활성 가스가 도입된 챔버 내에서, 상기 기판 위에 형성된 상기 게이트 절연층, 상기 제1 적층체 및 상기 제2 적층체의 표면에 플라즈마 처리를 행하는 단계와,
상기 플라즈마 처리를 행한 후, 상기 게이트 절연층, 상기 제1 적층체 및 상기 제2 적층체 위에, 제2 산화물 반도체층을 형성하는 단계와,
상기 제 2 산화물 반도체층에 Cl2 또는 CF4를 포함하는 분위기 하에서 산소 라디칼 처리를 행하는 단계를 포함하는 반도체장치의 제조방법.
- 기판 위에 게이트 전극층을 형성하는 단계와,
상기 게이트 전극층 위에 게이트 절연층을 형성하는 단계와,
상기 게이트 절연층 위에 도전층을 형성하는 단계와,
상기 도전층의 표면에 제1 플라즈마 처리를 행하는 단계와,
상기 제1 플라즈마 처리를 행한 후, 상기 도전층 위에 제1 산화물 반도체층을 형성하는 단계와,
상기 도전층 및 상기 제1 산화물 반도체층을 에칭함으로써, 상기 도전층과 상기 제1 산화물 반도체층이 적층된 제1 적층체와, 상기 도전층과 상기 제1 산화물 반도체층이 적층된 제2 적층체를 형성하는 단계와,
상기 게이트 절연층, 상기 제1 적층체 및 상기 제2 적층체의 표면에 제2 플라즈마 처리를 행하는 단계와,
상기 제2 플라즈마 처리를 행한 후, 상기 게이트 절연층, 상기 제1 적층체 및 상기 제2 적층체 위에, 제2 산화물 반도체층을 형성하는 단계와,
상기 제 2 산화물 반도체층에 Cl2 또는 CF4를 포함하는 분위기 하에서 산소 라디칼 처리를 행하는 단계를 포함하고,
상기 제1 플라즈마 처리 및 상기 제2 플라즈마 처리를, 챔버 내에 설치된 한 쌍의 전극 중 한쪽의 전극 위에 상기 기판을 설치하고, 상기 챔버에 불활성 가스를 도입하여, 상기 기판에 바이어스 전압을 인가함으로써 행하는 반도체장치의 제조방법.
- 제 11항에 있어서,
상기 한쪽의 전극에 고주파 전압을 인가하는 반도체장치의 제조방법.
- 제 11항에 있어서,
상기 도전층의 형성과, 상기 제1 플라즈마 처리와, 상기 제1 산화물 반도체층의 형성을, 동일한 챔버 내에서 연속해서 행하는 반도체장치의 제조방법.
- 제 10항 또는 제 11항에 있어서,
상기 제1 산화물 반도체층 및 상기 제2 산화물 반도체층을, 인듐, 갈륨 및 아연을 포함하는 타겟을 사용하고, 상기 기판과 상기 타겟 사이에 직류전압을 인가하는 스퍼터링법에 의해 형성하는 반도체장치의 제조방법.
- 제 11항에 있어서,
상기 제2 플라즈마 처리와 상기 제2 산화물 반도체층의 형성을, 동일한 챔버 내에서 연속해서 행하는 반도체장치의 제조방법.
- 제 10항 또는 제 11항에 있어서,
상기 제1 산화물 반도체층의 도전율이 상기 제2 산화물 반도체층의 도전율보다 높은 반도체장치의 제조방법.
- 제 1항, 제 10항 또는 제 11항 중 어느 한 항에 있어서,
상기 불활성 가스로서 아르곤 가스를 사용하는 반도체장치의 제조방법.
- 삭제
- 삭제
- 삭제
- 삭제
- 제 1항에 있어서,
상기 게이트 절연층이 평탄화되도록 상기 게이트 절연층에 상기 플라즈마 처리를 행하는 반도체장치의 제조방법.
- 제 1항에 있어서,
상기 소스 전극층과 상기 드레인 전극층의 단부가 테이퍼 형상 및 곡면 형상을 갖도록, 상기 소스 전극층과 상기 드레인 전극층에 상기 플라즈마 처리를 행하는 반도체장치의 제조방법.
- 제 10항에 있어서,
상기 게이트 절연층이 평탄화되도록 상기 게이트 절연층에 상기 플라즈마 처리를 행하는 반도체장치의 제조방법.
- 제 10항에 있어서,
상기 제1 적층체와 상기 제2 적층체의 단부가 테이퍼 형상 및 곡면 형상을 갖도록, 상기 제1 적층체와 상기 제2 적층체에 상기 플라즈마 처리를 행하는 반도체장치의 제조방법.
- 제 11항에 있어서,
상기 게이트 절연층이 평탄화되도록 상기 게이트 절연층에 상기 제2 플라즈마 처리를 행하는 반도체장치의 제조방법.
- 제 11항에 있어서,
상기 제1 적층체와 상기 제2 적층체의 단부가 테이퍼 형상 및 곡면 형상을 갖도록, 상기 제1 적층체와 상기 제2 적층체에 상기 제2 플라즈마 처리를 행하는 반도체장치의 제조방법. - 제 1항 또는 제 10항에 있어서,
상기 플라즈마 처리를, 상기 챔버 내에 설치된 한 쌍의 전극 중 한쪽의 전극 위에 상기 기판을 설치하고, 상기 기판에 바이어스 전압을 인가함으로써 행하는 반도체장치의 제조방법. - 제 28항에 있어서,
상기 한쪽의 전극에 고주파 전압을 인가하는 반도체장치의 제조방법.
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