CN104716256A - 半导体器件 - Google Patents

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    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Abstract

一种半导体器件，包括：半导体芯片，所述半导体芯片具有第一主表面、与所述第一主表面相反的第二主表面、以及布置在所述第一主表面和所述第二主表面之间的侧表面，所述半导体芯片包括磁存储器件，第一磁屏蔽，所述第一磁屏蔽覆在所述第一主表面上；第二磁屏蔽，所述第二磁屏蔽覆在所述第二主表面上；以及第三磁屏蔽，所述第三磁屏蔽覆在所述侧表面上，其中所述第一磁屏蔽和所述第二磁屏蔽经由所述第三磁屏蔽机械连接屏蔽经由所述第三磁屏蔽机械连接。

Description

半导体器件
本申请是2011年11月14日提交的申请号为201110360175.X、发明名称为“半导体器件和制造半导体器件的方法”之申请的分案申请。
本申请基于日本专利申请No.2010-255088的优先权，其内容通过引用合并于此。
技术领域
本发明涉及一种包括磁阻随机访问存储器的半导体器件和制造半导体器件的方法。
背景技术
已经发展了将磁阻随机访问存储器(MRAM)作为一种类型的存储装置投入实际使用。MRAM是通过重写电子自旋的方向来写入信息的装置。外部静磁场能够使存储在MRAM中的信息被错误地擦除或者写入。与此相反，例如，如在日本特开专利申请No.2003-309196中所公开的，已经研究了用于利用磁屏蔽覆盖包括MRAM的半导体芯片的结构。
为了抑制磁性从磁屏蔽朝着半导体芯片泄漏，如在日本特开专利申请No.2003-347441中公开的，优选的是，利用磁屏蔽层直接覆盖半导体芯片。然而，在半导体芯片直接地覆盖有磁屏蔽层的情况下，凸块需要高于磁屏蔽层，以便于将半导体芯片倒装芯片安装在互连基板上。在这样的情况下，很难以小的节距布置凸块。
发明内容
在一个实施例中，提供了一种半导体器件，包括：半导体芯片，该半导体芯片包括磁存储器件和电极焊盘，该电极焊盘被布置在半导体芯片的第一面上方；
磁屏蔽层，该磁屏蔽层涂覆半导体芯片以至少暴露电极焊盘；以及
互连基板，该互连基板通过凸块连接到半导体芯片，
其中半导体芯片和互连基板中的至少一个包括凸部，并且凸块布置在凸部上方。
在另一实施例中，半导体芯片和互连基板中的至少一个包括凸部。因此，凸块的高度能够形成得小。另外，根据此，凸块的直径能够形成得小。因此，能够以小节距布置凸块。
在另一实施例中，提供了一种制造半导体器件的方法，该方法包括：
利用磁屏蔽层涂覆半导体芯片，该半导体芯片包括磁存储器件和电极焊盘，该电极焊盘被布置在半导体芯片的第一面上方，并且半导体芯片被涂覆使得至少暴露电极焊盘；和
通过凸块将半导体芯片连接到互连基板，
其中半导体芯片和互连基板中的至少一个包括凸部，并且凸块被布置在凸部上方。
本发明使得能够以小节距布置凸块，即使半导体芯片被涂覆有磁屏蔽层。
附图说明
结合附图，根据某些优选实施例的以下描述，本发明的以上和其它方面、优点和特征将更加明显，其中：
图1是示出根据第一实施例的半导体器件的构造的截面图。
图2A和图2B是示出磁阻随机访问存储器的原理的图。
图3A和图3B是示出磁阻随机访问存储器的构造的图。
图4A和图4B是示出制造图1中所示的半导体器件的方法的截面图。
图5A和图5B是示出制造图1中所示的半导体器件的方法的截面图。
图6是示出根据第二实施例的半导体器件的构造的截面图。
图7A和图7B是示出制造图6中所示的半导体器件的方法的截面图。
图8A至图8C是示出制造根据第三实施例的半导体器件的方法的截面图。
图9是示出根据第四实施例的半导体器件的构造的截面图。
图10A是示出根据第五实施例的半导体器件的构造的截面图，并且图10B是图10A中示出的半导体器件的顶视图。
图11A是示出根据第六实施例的半导体器件的构造的截面图，并且图11B是图11A中所示的半导体器件的顶视图。
图12A是示出根据第七实施例的半导体器件的构造的截面图，并且图12B是示出图12A中所示的半导体器件的修改示例的截面图。
图13是示出凸部的详细结构的放大截面图。
图14是示出图13中所示的凸部的修改示例的截面图。
图15是示出根据第八实施例的半导体器件的构造的截面图。
图16是示出图15中所示的半导体器件的修改示例的截面图。
图17是示出图15中所示的半导体器件的修改示例的截面图。
图18是示出根据第九实施例的半导体器件的构造的截面图。
图19是示出根据第十实施例的半导体器件的构造的截面图。
图20是示出图19中所示的半导体器件的第一修改示例的截面图。
图21是示出图19中所示的半导体器件的第二修改示例的截面图。
图22是示出根据第七实施例的半导体器件的构造的截面图。
图23是示出图22中所示的半导体器件的修改示例的截面图。
图24A至图24E是示出磁屏蔽层的修改示例的透视图。
图25A至图25D是示出磁屏蔽层的修改示例的透视图。
图26A至图26C是示出磁屏蔽层的开口的修改示例的平面图。
图27A至图27C是示出磁屏蔽层的开口的修改示例的平面图。
图28是示出磁屏蔽层的修改示例的截面图。
图29是示出根据第十二实施例的半导体器件的构造的截面图。
图30A至图30C是示出电极焊盘的平面形状的修改示例的平面图。
具体实施方式
现在在此将参考示例性实施例来描述本发明。本领域的技术人员将会理解能够使用本发明的教导完成许多替代实施例并且本发明不限于为解释性目的而示出的实施例。
在下文中，将会参考附图描述本发明的实施例。在所有的附图中，相同的附图标记被分配给相同的组成元件，并且将不会重复其描述。
第一实施例
图1是示出根据第一实施例的半导体器件的构造的截面图。此半导体器件包括：半导体芯片100；磁屏蔽层400；以及互连基板200。半导体芯片100包括磁阻RAM 10并且包括电极焊盘110(附图中未示出)。电极焊盘110被布置在半导体芯片100的第一面上。磁屏蔽层400覆盖半导体芯片100以至少暴露电极焊盘110。半导体芯片100通过凸块310安装在互连基板200上。例如，在此示出的连接形式是倒装芯片连接。半导体芯片100和互连基板200中的至少一个包括凸部，并且凸块310被布置在凸部上。在下面将会介绍详细描述。
在本实施例中，凸部被布置在互连基板200处。更加具体地，互连基板200包括第一互连基板210和第二互连基板220。当在平面图中看时，第二互连基板220小于第一互连基板210。第二互连基板220通过凸块230被安装在第一互连基板210上。这样第二互连基板220构成了凸部。第二互连基板220具有不面向第一互连基板210的面，和通过凸块310连接到半导体芯片100的面。例如，凸块230和310是焊料凸块。第一互连基板210具有与半导体芯片100相反的面，并且在该面上，焊料球320被布置为外部连接端子。
尽管磁屏蔽层400至少覆盖半导体芯片100的第一面(面向互连基板200的面)的一部分，但是磁屏蔽层400没有重叠第二互连基板220。更加具体地，尽管屏蔽层400几乎覆盖半导体芯片100的整个面(包括侧面)，但是开口402形成在面向互连基板200的区域(其对应于稍后要描述的图25A)中。当在平面图中看时，开口402大于第二互连基板220。因此，磁屏蔽层400没有干扰第二互连基板220，并且第二互连基板220进入开口402的内部。磁屏蔽层400由诸如铁、坡莫合金(permalloy)、铁硅铝磁合金(sendust)、硅钢、或者纳米晶体的软磁性材料形成。例如，磁屏蔽层400的厚度等于或者大于0.05mm并且等于或者小于0.15mm。
底部填充树脂510密封半导体芯片100和互连基板200之间的空间。底部填充树脂510可以是环氧基树脂或者酰亚胺基树脂。在本实施例中，底部填充树脂510还形成在磁屏蔽层400和第二互连基板220之间。换言之，底部填充树脂510也密封第二互连基板220。
图2A和图2B是示出磁阻随机访问存储器10的原理的图。磁阻随机访问存储器10具有其中磁固定层12和磁自由层14通过隧道阻挡层16相互面对的结构。图2A中所示的磁阻随机访问存储器10是垂直的旋转型元件。该类型的磁阻随机访问存储器10的写入和擦除通过垂直于半导体芯片100的方向上的磁场来发生。图2B中所示的磁阻随机访问存储器10是水平的旋转型元件。此种类型的磁阻随机访问存储器10的写入和擦除通过相对于半导体芯片100水平的方向上的磁场来发生。在磁固定层12和磁自由层14的方向相同的情况下，任何类型的磁阻随机访问存储器10处于低电阻状态并且在磁固定层12和磁自由层14彼此相反的情况下，处于高电阻状态。对经过隧道阻挡层16的隧道电流的大小进行测量，并且因此读出写入的信息。图1中所示的磁屏蔽层400具有用于图2A和图2B中所示的任何类型的磁阻随机访问存储器10的磁屏蔽效果。
图3A和图3B是示出磁阻随机访问存储器10的构造的图。图3A中所示的磁阻随机访问存储器10是磁壁移动型磁存储元件。更加具体地，磁自由层14构成磁壁移动层并且连接到两条位线13a和13b。磁固定层12连接到读出线11。
在图3B中示出的磁阻随机访问存储器10是旋转注入型磁存储元件。更加具体地，磁自由层14连接到一条位线13，并且磁固定层12连接到读出线11。
参考图2A和图2B以及图3A和图3B已经描述了磁阻随机访问存储器10的构造和原理，但是能够应用本发明的磁阻随机访问存储器10的构造不限于它们，并且例如，可以是磁场移动型磁存储器件。
图4A和图4B以及图5A和图5B是示出制造图1中所示的半导体器件的方法的截面图。首先，如图4A中所示，凸块230用于将第二互连基板220安装在未划片的第一互连基板210上。第一互连基板210包括定位标记212，并且第二互连基板220包括定位标记222。例如，定位标记212和222是互连层的一部分并且是从保护层暴露的导电图案。检测定位标记212和定位标记222的位置，并且因此能够将第二互连基板220精确地安装在第一互连基板210上。第二互连基板220安装在要进行划片的第一互连基板210的多个区域上。
接下来，如图4B中所示，在安装在第一互连基板210上的第二互连基板220上，凸块310一起形成。
接下来，如图5A中所示，制备涂覆有磁屏蔽层400的半导体芯片100。例如，多个组件附接到半导体芯片100，并且能够形成磁屏蔽层400。
接下来，凸块310用于将半导体芯片100安装在第二互连基板220上。因为定位标记404被布置在磁屏蔽层400中，所以半导体芯片100被精确地安装在第二互连基板220上。例如，定位标记404具有布置在磁屏蔽层400上的特定形式(包括凹陷)。
在此状态下，在磁屏蔽层400和第一互连基板210之间存在间隙。因此，当凸块310硬化时，半导体芯片100以自对准的方式相对于第二互连基板220定位。
接下来，如图5B中所示，根据毛细现象，底部填充树脂510密封磁屏蔽层400和第一互连基板210之间的间隙。这时，底部填充树脂510也根据毛细现象渗入磁屏蔽层400和第二互连基板220之间的间隙。接下来，多个半导体芯片100被分别用密封树脂500密封。
然后沿着切割线(由虚线表示)切割第一互连基板210，并且划片出多个半导体器件。
接下来，将会描述本实施例的操作和优点。根据此实施例，磁屏蔽层400具有用于暴露半导体芯片100的电极焊盘的开口402。当在平面图中看时，开口402在内部包括第二互连基板220。因此，在半导体芯片100安装在互连基板200上的情况下，第二互连基板220的顶面相对于磁屏蔽层400的底面位于半导体芯片100附近。结果，凸块310的高度能够低。这使得凸块310的宽度能够变小。因此能够以小节距高精度地布置凸块310。
第二实施例
图6是示出根据第二实施例的半导体器件的构造的截面图并且对应于根据第一实施例的图1。根据本实施例的半导体器件与根据第一实施例的半导体器件的构造类似，不同之处在于密封树脂500的形状。更加具体地，密封树脂500的侧面形成与第一互连基板210的侧面相同的面。
图7A和图7B是示出制造图6中所示的半导体器件的方法的截面图。首先，如图7A中所示，第二互连基板200安装在第一互连基板210上，并且在第二互连基板220上，进一步安装涂覆有磁屏蔽层400的半导体芯片100。接下来，形成底部填充树脂510。到目前为止的工艺与根据第一实施例的相同。
接下来，如图7B中所示，利用密封树脂500一起密封多个半导体芯片100。然后对密封树脂500和第一互连基板210进行划片，并且划片出多个半导体器件。
根据本实施例，能够获得与第一实施例的相类似的优点。
第三实施例
图8A至图8C是示出制造根据第三实施例的半导体器件的方法的截面图。根据本实施例的制造半导体器件的方法与根据第一或者第二实施例的半导体器件类似，不同之处在于形成底部填充树脂510的方法。
首先如图8A中所示，凸块230形成在第一互连基板210上。接下来，例如，使用层压方法将绝缘树脂膜(非导电膜(NCF))512布置在第二互连基板220的底面上。接下来，第二互连基板220安装在第一互连基板210上。因此树脂膜512密封第二互连基板220和第一互连基板210之间的空间。
接下来，如图8B中所示，凸块310被布置在第二互连基板220上。接下来，使用层压方法将树脂膜(NCF)514布置在凸块310和第二互连基板220上。因此形成底部填充树脂510(图8C)。在此步骤中，尽管底部填充树脂510密封第二互连基板220和凸块310，但是底部填充树脂还没有硬化。
接下来，涂覆有磁屏蔽层400的半导体芯片100安装在第二互连基板220上。这时，半导体芯片100以一定程度的压力按下第二互连基板220。因此凸块310接触半导体芯片100。
接下来，半导体芯片100、互连基板200、以及凸块310被热处理并且然后被冷却。更加详细地描述，首先，通过加热软化底部填充树脂510以将其掩埋在凸块中。然后底部填充树脂510缓慢地硬化，并且，与底部填充树脂510的硬化并行地，凸块310被熔融。然后，通过冷却工艺固化凸块以将其结合到半导体芯片100。因此布置了密封树脂500。
在本实施例中，尽管在半导体芯片100结合到第二互连基板220之前布置树脂膜514，但是树脂膜514可以不被布置在第二互连基板220的顶面上而是被布置在半导体芯片100的底面上。
根据本实施例，能够获得与第一实施例相类似的优点。另外，因为在半导体芯片100安装到第二互连基板220上之前，利用树脂膜512和514形成底部填充树脂510，所以底部填充树脂510能够充分地密封凸块230和310，即使凸块230和310的节距小。
第四实施例
图9是示出根据第四实施例的半导体器件的构造的截面图。根据本实施例的半导体器件与第一至第三实施例中的一个相类似，不同之处在于磁屏蔽层400的形状。
在本实施例中，磁屏蔽层400具有面向半导体芯片100的侧面的区域。在该区域中，磁层400包括弯曲部分406。换言之，在磁屏蔽层400和半导体芯片100的侧面之间存在间隙。
根据本实施例，能够获得与第一至第三实施例相类似的优点。另外，因为磁屏蔽层400包括弯曲部分406，因此如果薄钢板弯曲那么能够形成磁屏蔽层400的至少一部分。因此，能够降低磁屏蔽层400的制造成本。
第五实施例
图10A是示出根据第五实施例的半导体器件的构造的截面图并且对应于根据第一实施例的图1。图10B是图10A中所示的半导体器件的顶视图。根据本实施例的半导体器件具有与第一至第三实施例中的一个相类似的构造，不同之处在于下述要点。
首先，半导体芯片100包括存储区102和非存储区104。存储区102是其中布置磁阻随机访问存储器10的区域并且非存储区域104是其中没有布置磁阻随机访问存储器10的区域。在非存储区域104中，例如，布置逻辑电路。另外，当在平面图中看时，磁屏蔽层400覆盖存储区102并且没有覆盖非存储区104。
更加详细地描述，在本实施例中，磁阻随机访问存储器10是图2A中所示的垂直旋转型器件。半导体芯片100具有矩形形状。存储区102被布置在比非存储区104更靠近半导体芯片100的一侧的侧上。半导体芯片100具有面向互连基板200的第一面和与第一面相反的第二面。磁屏蔽层400形成为从第一面通过侧面到第二面。
更加具体地，非存储区104被布置在半导体芯片100的中心侧上，并且存储区102被布置在半导体芯片100的两个臂侧上。半导体芯片100的存储区102覆盖有不同的磁屏蔽层400。每个磁屏蔽层400完全地覆盖半导体芯片100的四个侧面当中的一个侧面并且没有覆盖被连接到以上侧面的两个侧面(对应于稍后要描述的图24A和图24B)。替代地，如稍后要描述的图24D中所示，磁屏蔽层400可以部分地覆盖上述的两个侧面。
根据本实施例，能够获取与第一至第三实施例相类似的优点。另外，对于在垂直于半导体芯片100的方向上形成的磁场，根据本实施例的磁屏蔽层400具有高于根据第一实施例的磁屏蔽层400的屏蔽效果。因此，进一步降低了对于磁阻随机存储器10的错误写入或者错误擦除的可能性。
第六实施例
图11A是示出根据第六实施例的半导体器件的构造的截面图并且对应于根据第一实施例的图1。图11B是图11A中所示的半导体器件的顶视图。根据本实施例的半导体器件具有与根据第五实施例的半导体器件相类似的构造，不同之处在于磁屏蔽层400的形状。
在本实施例中，磁屏蔽层400具有弯曲部分406。弯曲部分406的构造与根据第四实施例相类似。
根据本实施例，能够获得与第五实施例相类似的优点。另外，类似于第四实施例，能够降低磁屏蔽层400的制造成本。
第七实施例
图12A是示出根据第七实施例的半导体器件的构造的截面图。根据本实施例的半导体器件与第一至第六实施例中的一个相类似，不同之处在于互连基板200的构造。
在本实施例中，互连基板200包括凸部250。一个互连基板200的表面形成为部分地凸起以形成凸部250。凸部250进入磁屏蔽层400的开口402的内部。凸块310与凸部250的顶面连接。
图12B是示出图12A中所示的半导体器件的修改示例的截面图。在附图中示出的示例中，互连基板200具有没有面向磁屏蔽层400的部分，并且在该部分的整体上形成凸部250。互连基板200具有其中没有形成凸部250的区域。磁屏蔽层400可以接触该区域并且可以与此区域分离。
图13是示出凸部250的详细结构的放大的截面图。在本附图中示出的示例中，互连基板200是包括四个或者更多层的多层互连层。通过保护层240、金属柱202以及金属层203来构造凸部250。例如，保护层240是阻焊剂，并且部分地涂覆互连基板200的顶面。在此，例如，阻焊剂包括环氧树脂、丙烯酸树脂、以及聚酰亚胺树脂中的至少一个。例如，保护层240的厚度等于或者大于20μm并且等于或者小于60μm。例如，金属柱202由Cu形成。互连基板200具有其中附接焊料球320的面，并且在该面上形成保护层242。
互连基板200具有其中形成保护层240的区域，并且在该区域中形成电极201。当在平面图中看时，电极201定位在磁屏蔽层400的开口402的内侧上。金属柱202连接到电极201。保护层240经过金属柱202，并且金属柱202的上端定位为高于保护层240。例如，金属柱202是Cu柱，并且例如，通过电解镀方法形成。例如，金属柱202的高度等于或者大于60μm并且等于或者小于120μm。
在金属柱202的上端(包括侧面的上端部分和上端面)中，形成金属层203。金属层203例如为Ni/Au层或者Ni/Pd/Au层，并且例如通过使用非电解镀方法或者电解镀方法形成。布置金属层203以将凸块310结合到金属柱202。
另外，电极201通过被布置在芯层上的导通孔206连接到电极204。电极204被布置在互连基板200的后面侧上并且通过金属层205连接到焊料球320。
根据本实施例，能够获得与第一至第六实施例相类似的优点。
另外，如图14中所示，互连基板200可以是其中互连形成在芯层的顶面和底面上的两层基板。在这样的情况下，电极201形成在芯层的顶面上，并且电极204形成在芯层的底面上。
第八实施例
图15是示出根据第八实施例的半导体器件的构造的截面图并且对应于根据第七实施例的图13。根据本实施例的半导体器件具有与根据第七实施例的半导体器件相类似的构造，不同之处在于下述要点。
在本实施例中，互连基板200包括最上层上的堆积区207。互连层部分地堆积以形成堆积(build up)区207。另外，保护层240仅形成在堆积区207上。当在平面图中看时，堆积区207形成在重叠磁屏蔽层400的开口402的部分中。堆积区207和保护层240构成凸部。此凸部进入开口402的内部。
在电极201上，没有形成金属柱202，并且凸块310直接地连接到电极201。为了确保在顶面上结合到凸块310，电极201包括诸如Ni/Au或者Ni/Pd/Au的金属层。
在定位在一个堆积区207下面的互连层中，互连仅形成在被堆积区207覆盖的部分中。
根据本实施例，能够获得与第七实施例相类似的优点。
另外，在本实施例中，互连基板200具有面向半导体芯片100的面，并且在该面的整体上可以形成保护层240。互连层具有定位在一个堆积区207下面的部分，并且该部分没有被堆积区207覆盖。在上面的情况下，在该部分中也能够形成互连。
如图16中所示，在当在平面图中看时没有重叠磁屏蔽层400的区域中，堆积区207也可以形成在没有重叠开口402的地方(例如，当在平面图中看时定位在磁屏蔽层400的外侧上的部分)。
如图17中所示，在互连基板200中，电极201可以通过一个导通孔206直接连接到电极204。
第九实施例
图18是示出根据第九实施例的半导体器件的构造的截面图。根据本实施例的半导体器件具有与根据第七实施例的半导体器件相类似的优点，不同之处在于下述要点。
首先，磁屏蔽层400没有形成在半导体芯片100的侧面的部分中。半导体芯片100的侧面包括其中没有形成磁屏蔽层400的部分，并且当在平面图中看时，从该部分起从半导体芯片100的内侧到半导体芯片100的外侧连续地形成保护层240，并且保护层240没有被重叠磁屏蔽层400。
根据本实施例，能够获得与第七实施例的相类似的优点。
第十实施例
图19是示出根据第十实施例的半导体器件的构造的截面图。根据本实施例的半导体器件具有与根据第八实施例的半导体器件相类似的构造，不同之处在于下述要点。
首先，半导体芯片100包括金属柱112。金属柱112形成在电极焊盘110上。在包括电极焊盘110的多层互连层上，形成保护层120。在保护层120中，布置定位在电极焊盘110上的开口，并且金属柱112形成在开口内部。例如，金属柱112由Cu形成。金属柱112形成为高于保护层120，并且金属柱112的顶端从保护层120凸起。例如，金属柱112的高度等于或者大于60μm并且等于或者小于120μm。
在金属柱112的端面上，形成凸块310。因为金属柱202没有被布置在互连基板200内，所以凸块310进入形成在保护层240中的开口的内部。这些开口定位在电极201上面。凸块310通过下凸块金属(在附图中未示出)连接到电极201。
图20是示出图19中示出的半导体器件的第一修改示例的截面图。此修改示例具有与图19相类似的构造，不同之处在于下述要点。首先，保护层240形成在互连基板200的面(面向半导体芯片100的面)的整体上。当在平面图中看时，涂覆有保护层240的互连层也在重叠磁屏蔽层400的区域中包括互连。
换言之，在本实施例中，半导体芯片100包括金属柱112作为凸部。因为金属柱112形成为高于保护层120，所以如果布置金属柱112那么能够获得与根据第七实施例在互连基板200上布置凸部的情况相类似的优点。
图21是示出图19中示出的半导体器件的第二修改示例的截面图。本修改示例具有与图19相类似的构造，不同之处在于下述要点。首先，磁屏蔽层400没有形成在半导体芯片100的侧面的部分中。半导体芯片100的侧面包括其中没有形成磁屏蔽层400的部分，并且当在平面图中看时，从该部分起从半导体芯片100的内侧到半导体芯片100的外侧连续地形成保护层240，并且保护层240没有覆盖磁屏蔽层400。
根据本实施例，能够获得与第八实施例的相类似的优点。
第十一实施例
图22是示出根据第十一实施例的半导体器件的构造的截面图。根据本实施例的半导体器件具有与根据第七至第十实施例中的一个的半导体器件相类似的构造，不同之处在于保护层240的端面241向上倾斜。
根据本实施例，能够获得与第七实施例相类似的优点。另外，即使当半导体芯片100安装在互连基板200上时，磁屏蔽层400接触端面241，磁屏蔽层400的下端沿着端面241滑动并且半导体芯片100移到适当的位置以进行自对准。因此，半导体芯片100能够更加可靠地安装在互连基板200上。
如图23中所示，保护层240的端面241可以向下倾斜。
图24A至图24E和图25A至图25D是示出根据第一至十一实施例的磁屏蔽层400的修改示例的透视图。在上述修改示例中的每一个中，磁层400具有在图24A、图24B、以及图25A中的一个中示出的形状。而且，磁屏蔽层400的形状不限于它们并且，例如，可以具有在图24A至图24E以及图25A至图25D中的任意一个中示出的形状。
图24B中示出的示例与图24A中示出的示例的不同之处在于磁屏蔽层400的宽度小于半导体芯片100的宽度。另外，半导体芯片100的边缘没有涂覆有磁屏蔽层400。
图24C中示出的示例与图24A中示出的示例的不同之处在于磁屏蔽层400仅被布置在靠近半导体芯片100的一侧的每个区域中。
在图24D中示出的示例中，磁屏蔽层400具有具有侧面的矩形形状，并且仅磁屏蔽层400中的侧面是开放的以插入半导体芯片100。两个磁屏蔽层400从半导体芯片100的两个对向的侧面侧插入。
图24E中示出的示例与图24C中示出的示例的不同之处在于磁屏蔽层400的宽度小于半导体芯片100的宽度，并且磁屏蔽层400在纵向方向上长。磁屏蔽层400的端部从半导体芯片100的有源面(其上形成电极焊盘的面)的靠近半导体芯片100的一个侧面的部分、通过与所述一个侧面对向的面、延伸到靠近上述一个侧面的半导体芯片100的后面的部分。
图25B示出的示例与图25A中示出的示例的不同之处在于在磁屏蔽层400中开口402连接到半导体芯片100的两个对向侧面。另外，磁屏蔽层400没有覆盖该两个侧面并且覆盖剩余的两个侧面。
图25C中示出的示例与图25B中示出的示例的不同之处在于，尽管在磁屏蔽层400中开口402连续地形成直到半导体芯片100的两个对向侧面，但是该两个侧面的其它部分被涂覆有磁屏蔽层400。
图25D中示出的示例与图25A中示出的示例的不同之处在于在磁屏蔽层400中没有覆盖两个对向侧面。
图26A至图26C是示出在图24A至图24E中示出的示例中的开口402的形状的示例。图27A至图27C是示出在图25A至图25D中示出的示例中的开口402的形状的示例的图。半导体芯片100具有其中布置电极焊盘＝的区域，并且在任意上述示例中，开口402形成在该区域中。
在图26A和图26B中示出的示例中，沿着半导体芯片100的两个对向侧面形成半导体芯片100的电极焊盘。开口402沿着半导体芯片100的两个对向侧面延伸。另外，如图26A中所示，存在开口402具有在磁屏蔽层400的内部闭合的形状的情况，并且，如图26B中所示，存在开口402连接到磁屏蔽层400的边缘以开放的情况。
在图26C和图27A中示出的示例中，半导体芯片100的电极焊盘形成在除了半导体芯片100的边缘之外的半导体芯片100的整个面上。在这样的情况下，开口402形成在除了边缘的面向半导体芯片100的有源面的部分中。
在图27B中示出的示例中，沿着半导体芯片100的四个侧面形成半导体芯片100的电极焊盘。另外，开口402沿着半导体芯片102的该四个侧面延伸。
在图27C中示出的示例中，分离地布置电极焊盘402。
在图24A至图24E以及图25A至图25D中示出的示例中，如图28中所示，磁屏蔽层400具有沿着半导体芯片100的侧面形成的部分，并且该部分可以形成为比面向半导体芯片100的有源面以及对向面的部分厚。
磁屏蔽层400允许磁通经过磁层400的内部以防止磁场施加到半导体芯片100。其中磁通最高的磁屏蔽层400的部分是沿着半导体芯片100的侧面布置的磁屏蔽层400的部分。在图28中示出的示例中，磁屏蔽层400具有沿着半导体层100的侧面布置的部分，并且该部分比其它部分厚。因此，该部分中通过磁通的容量增加。从而提高了磁屏蔽层400的磁屏蔽能力。
另外，在磁屏蔽层400从半导体芯片100的一个面(有源面)侧通过半导体芯片100的侧面到半导体芯片100的另一面(后面)包裹的情况下，优选的是，如图26A至图26C中所示，在磁屏蔽层400上没有形成沿着侧面具有长形状的开口402。
如上所述，磁屏蔽层400允许磁通经过磁屏蔽层400的内部以防止磁场施加到半导体芯片100。在磁屏蔽层400从一个面(有源面)侧通过半导体芯片100的侧面到半导体芯片100的另一面(后面)侧包裹的情况下，磁屏蔽层400中的磁通从位于半导体芯片100的一个面(有源面)侧上的部分通过面向半导体芯片100的侧面流到位于半导体芯片100的另一面(后面)侧。但是，如果在磁屏蔽层400中形成沿着侧面具有长形状的开口402，那么磁通流过的部分在侧面附近减少，并且因此，通过磁通的容量减少。在这样的情况下，磁屏蔽层400的磁屏蔽能力降低。
第十二实施例
图29是示出根据第十二实施例的半导体器件的构造的截面图。根据本实施例的半导体器件具有与根据第一至第十一实施例的半导体器件中的一个相类似的构造。图29示出构造与根据第二实施例相类似的情况。
首先，磁阻随机访问存储器10是水平旋转型器件。磁屏蔽层400仅布置在半导体芯片100的后面侧(附图中的上面)上。另外，互连基板200具有面向半导体芯片100的部分，并且器件20被安装在除了凸部(附图中示出的示例中的第二互连基板220)的部分中。器件20可以是半导体芯片或者其它的分立组件。
根据本实施例，在当在平面图中看互连基板200时重叠半导体芯片100的区域中，能够安装除了半导体芯片100之外的电子组件。
另外，在上述各个实施例中，电极焊盘110的平面形状可以不是矩形的。例如，如图30A至30E中所示，电极焊盘110的形状可以是正三角形(图30A)、正六边形(图30B)，或者圆形(图30C)。在这样的情况下，如果以交错图案布置电极焊盘110那么能够增加电极焊盘110的布置密度。
如上所述，尽管已经描述本发明的实施例，但是这些是本发明的示例，并且可以采用除了上述描述之外的各种构造。
显然的是，本发明不限于上述实施例，并且可以在不脱离本发明的范围和精神的情况下进行修改和变化。

Claims (12)

1.一种半导体器件，包括：
半导体芯片，所述半导体芯片具有第一主表面、与所述第一主表面相反的第二主表面、以及布置在所述第一主表面和所述第二主表面之间的侧表面；所述半导体芯片包括磁存储器件，
第一磁屏蔽，所述第一磁屏蔽覆在所述第一主表面上；
第二磁屏蔽，所述第二磁屏蔽覆在所述第二主表面上；以及
第三磁屏蔽，所述第三磁屏蔽覆在所述侧表面上，
其中所述第一磁屏蔽和所述第二磁屏蔽经由所述第三磁屏蔽机械连接。
2.根据权利要求1所述的半导体器件，
其中所述半导体芯片在平面图中在所述第一主表面上具有第一区域和不含所述第一区域的第二区域，
其中所述磁存储器件排列在被所述第一磁屏蔽覆盖的所述第一区域上，并且
其中多个第一电极排列在所述第二区域上。
3.根据权利要求2所述的半导体器件，
进一步包括衬底，所述衬底具有第一表面和与所述第一表面相反的第二表面，
其中所述衬底包括在所述第一表面上的多个第二电极、在所述第二表面上的多个外部电极、以及多条布线，并且
其中所述半导体芯片安装在所述第一表面上，
其中所述第二区域上的所述第一电极电连接到所述第一表面上的所述第二电极，并且
其中所述第二电极和所述外部电极经由所述布线电连接。
4.根据权利要求3所述的半导体器件，
进一步包括密封树脂，所述密封树脂密封所述半导体芯片、所述第一磁屏蔽、所述第二磁屏蔽、所述第三磁屏蔽、以及所述衬底的所述第一表面。
5.根据权利要求1所述的半导体器件，进一步包括：
第四磁屏蔽，所述第四磁屏蔽覆在所述第一主表面上，
第五磁屏蔽，所述第五磁屏蔽覆在所述第二主表面上，
第六磁屏蔽，所述第六磁屏蔽覆在所述侧表面上，
其中所述第四磁屏蔽和所述第五磁屏蔽经由所述第六磁屏蔽机械连接。
6.根据权利要求5所述的半导体器件，
其中所述第一磁屏蔽与所述第四磁屏蔽机械分离，
其中所述第二磁屏蔽与所述第五磁屏蔽机械分离，并且
其中所述第三磁屏蔽与所述第六磁屏蔽机械分离。
7.根据权利要求6所述的半导体器件，
其中所述半导体芯片在平面图中在所述第一主表面上具有第一区域、第二区域、以及不含所述第一区域和第二区域的第三区域，
其中所述磁存储器件排列在覆盖有所述第一磁屏蔽和所述第四磁屏蔽的所述第一区域和所述第二区域上，并且
其中多个电极排列在所述第三区域上。
8.根据权利要求7所述的半导体器件，
其中所述半导体芯片在平面图中在所述第二主表面上具有第四区域、第五区域、以及不含所述第四区域和所述第五区域的第六区域，
其中所述第一区域在平面图中与所述第四区域重叠，
其中所述第二区域在平面图中与所述第五区域重叠，并且
其中所述第三区域在平面图中与所述第六区域重叠。
9.根据权利要求8所述的半导体芯片，
进一步包括衬底，所述衬底具有第一表面和与所述第一表面相反的第二表面，
其中所述衬底包括在所述第一表面上的多个第二电极、在所述第二表面上的多个外部电极、以及多条布线，
其中所述半导体芯片安装在所述第一表面上，
其中所述第二区域上的所述第一电极电连接到所述第一表面上的所述第二电极，并且
其中所述第二电极和所述外部电极经由所述布线电连接。
10.根据权利要求9所述的半导体器件，
其中密封体树脂密封所述半导体芯片、所述第一磁屏蔽、所述第二磁屏蔽、所述第三磁屏蔽、所述第四磁屏蔽、所述第五磁屏蔽、所述第六磁屏蔽、以及所述衬底的所述第一表面。
11.根据权利要求2所述的半导体器件，
其中所述半导体芯片包括逻辑电路，并且
其中所述逻辑电路布置在所述半导体芯片的所述第一主表面的所述第二区域上。
12.根据权利要求7所述的半导体器件，
其中所述半导体芯片包括逻辑电路，并且
其中所述逻辑电路布置在所述半导体芯片的所述第一主表面的所述第三区域上。
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