CN108962837B - SoC芯片局域磁屏蔽封装方法以及SoC芯片局域磁屏蔽封装件 - Google Patents

SoC芯片局域磁屏蔽封装方法以及SoC芯片局域磁屏蔽封装件 Download PDF

Info

Publication number
CN108962837B
CN108962837B CN201710349325.4A CN201710349325A CN108962837B CN 108962837 B CN108962837 B CN 108962837B CN 201710349325 A CN201710349325 A CN 201710349325A CN 108962837 B CN108962837 B CN 108962837B
Authority
CN
China
Prior art keywords
soc
chip
magnetic shielding
mram
functional module
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710349325.4A
Other languages
English (en)
Other versions
CN108962837A (zh
Inventor
叶力
戴瑾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Ciyu Information Technologies Co Ltd
Original Assignee
Shanghai Ciyu Information Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Ciyu Information Technologies Co Ltd filed Critical Shanghai Ciyu Information Technologies Co Ltd
Priority to CN201710349325.4A priority Critical patent/CN108962837B/zh
Publication of CN108962837A publication Critical patent/CN108962837A/zh
Application granted granted Critical
Publication of CN108962837B publication Critical patent/CN108962837B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves

Abstract

本发明公开了一种SoC局域磁屏蔽封装方法以及SoC芯片局域磁屏蔽封装件。本发明的SoC芯片局域磁屏蔽封装方法包括：形成SoC裸芯片，其中所述SoC裸芯片中形成有MRAM功能模块和非MRAM功能模块；在SoC裸芯片的背面形成第一凹槽，所述第一凹槽区域在从正面到背面的方向上覆盖MRAM功能模块，而且在SoC裸芯片的正面在MRAM功能模块四周形成第二环形凹槽；在第一凹槽中填充磁屏蔽材料，而且在SoC裸芯片的正面的局部区域上形成磁屏蔽材料以使得磁屏蔽材料完全覆盖MRAM功能模块和第二环形凹槽，而且磁屏蔽材料在从正面到背面的方向上与非MRAM功能模块不重叠；将形成磁屏蔽材料的SoC裸芯片粘贴在焊盘底板上，形成芯片引线键合，并且形成芯片整体封装结构。

Description

SoC芯片局域磁屏蔽封装方法以及SoC芯片局域磁屏蔽封装件
技术领域
本发明涉及本发明涉及磁性随机存储芯片的磁屏蔽和封装技术、以及其他对磁场敏感的电子元件和相关集成电路芯片的磁屏蔽和封装技术，尤其涉及一种SoC(System onChip，系统级芯片)芯片局域磁屏蔽封装件以及SoC芯片局域磁屏蔽封装方法。
背景技术
磁性材料和磁电阻元件广泛应用在存储器和传感器领域。磁存储器利用磁性记忆层的磁矩取向来记录数据，是一种非易失性的存储技术。磁阻式随机访问存储器(MagneticRandom Access Memory，MRAM)兼具闪存的非易失性和静态随机存储器的高速读写能力，在诸多应用场景下(例如嵌入式物联网系统)具有能耗和高整合度的优势，另外可擦写次数大大超过现有的闪存技术因而具有很高的可靠性。
图1是磁阻式随机访问存储器的磁性隧道结的结构低电阻的情况的示意图，图2是MRAM的磁性隧道结的结构高电阻的情况的示意图。如图1和图2所示，MRAM的原理是基于一个叫做MTJ(磁性隧道结)的结构。它是由两层铁磁性材料(记忆层1和参考层3)夹着一层非常薄的非铁磁绝缘材料层(隧道势垒层2)组成的。磁性随机存储器的数据存储在由磁电阻元件组成的存储比特阵列中，每个磁电阻元件代表了一个比特，每个磁电阻元件包含磁性记忆层和磁性参考层，当两层磁性材料的磁矩指向相同时，磁电阻元件处于低电阻态(逻辑0，如图1所示)，当两层磁性材料的磁矩指向相反时，磁电阻元件处于高点阻态(逻辑1，如图2所示)。
磁电阻元件中参考层的磁矩取向在初始化完成后，整个工作寿命期间是无需变化的，一般通过钉扎或者强反铁磁耦合的方法将其固定，翻转参考层磁矩取向一般情况下不会发生翻转，除非发生罕见的极端的情况，如很高的温度(>300C)和极大的磁场(>10000高斯)。而记忆层的磁矩取向相比参考层而言要容易翻转的多，因为否则的话写入数据(也就是翻转记忆层的磁矩)将会非常困难。这就意味着记忆层的磁矩在有限的磁场下(100-1000高斯)存在一定的翻转概率，这样的磁场条件并非罕见，因此在MRAM芯片上设计磁屏蔽的方案，对降低由外界磁场影响导致的出错率有极大的帮助。
MRAM的主要应该之一用是嵌入到系统级芯片SoC中，作为一个非易失性、低功耗的高速存储模块，从而替代现有的嵌入式闪存(flash)以及嵌入式静态随机存储器(SRAM)。在系统级的芯片中由于电磁环境复杂，有可能干扰MRAM导致高出错率。因此，需要一种在SoC芯片上对MRAM或其他电磁元件做局域屏蔽的方法，使得它们相互之间不发生干扰。另外在某些情形下，对磁电阻元件尤其是MRAM而言，磁屏蔽材料越靠近被屏蔽区域效果越好。如果对整个芯片区域设计磁屏蔽，则大大削弱对MRAM的屏蔽效果而且对成本控制不利。
发明内容
有鉴于现有技术的上述缺陷，本发明所要解决的技术问题是提供一种SoC芯片局域磁屏蔽封装方法以及SoC芯片局域磁屏蔽封装件，以满足磁性随机访问存储器的局域磁屏蔽的需求。
为实现上述目的，本发明提供了一种SoC芯片局域磁屏蔽封装方法，包括：形成SoC裸芯片，其中所述SoC裸芯片中形成有MRAM功能模块和非MRAM功能模块；在SoC裸芯片的背面形成第一凹槽，所述第一凹槽区域在从正面到背面的方向上覆盖MRAM功能模块，而且在SoC裸芯片的正面在MRAM功能模块四周形成第二环形凹槽；在第一凹槽中填充磁屏蔽材料，而且在SoC裸芯片的正面的局部区域上形成磁屏蔽材料以使得磁屏蔽材料完全覆盖MRAM功能模块和第二环形凹槽，而且磁屏蔽材料在从正面到背面的方向上与非MRAM功能模块不重叠；将形成磁屏蔽材料的SoC裸芯片粘贴在焊盘底板上，形成芯片引线键合，并且形成芯片整体封装结构。
优选地，在从正面到背面的方向上，第一凹槽与非MRAM功能模块不重叠，第二环形凹槽的包围区域与非MRAM功能模块不重叠。
优选地，在SoC裸芯片的背面形成第一凹槽包括：在芯片正面和背面形成第一光刻胶，并且经过光刻胶曝光显影后产生第一光刻胶的相应凹槽图案，然后用利用形成凹槽图案的第一光刻胶来刻蚀SoC裸芯片以在SoC裸芯片的背面形成第一凹槽。
优选地，在SoC裸芯片的正面在MRAM功能模块四周形成第二环形凹槽包括：在芯片正面和背面形成第二光刻胶，并且经过光刻胶曝光显影后产生第二光刻胶的相应凹槽图案，然后用利用形成凹槽图案的第二光刻胶来刻蚀SoC裸芯片以在SoC裸芯片的正面形成第二环形凹槽。
优选地，在第一凹槽中填充磁屏蔽材料而且在SoC裸芯片的正面的局部区域上形成磁屏蔽材料包括：例如采用化学电镀或者磁控溅射的方法，在被第一光刻胶和第二光刻胶覆盖的SoC裸芯片的正面和背面沉积磁屏蔽材料，随后将第一光刻胶和第二光刻胶去除，在SoC裸芯片的正面的局部区域上形成磁屏蔽材料，而且在第二环形凹槽中留下磁屏蔽材料。
优选地，第一凹槽和第二环形凹槽的深度和尺寸被控制为不破坏SoC裸芯片的内部互联线路。
优选地，磁屏蔽材料是μ合金，即77％镍+16％铁+5％铜+2％铬。
优选地，磁屏蔽材料是通过下述步骤制造而成的材料：在塑封料中加入四氧化三铁粉末状颗粒，并且将混合材料搅拌均匀，使得磁性颗粒和塑封料溶剂充分混合。
为实现上述目的，本发明还提供了一种SoC芯片局域磁屏蔽封装件，包括：
SoC裸芯片，其中所述SoC裸芯片中形成有MRAM功能模块和非MRAM功能模块；在SoC裸芯片的背面形成有第一凹槽，所述第一凹槽区域在从正面到背面的方向上覆盖MRAM功能模块，而且在SoC裸芯片的正面在MRAM功能模块四周形成有第二环形凹槽；在第一凹槽中填充有磁屏蔽材料，而且在SoC裸芯片的正面的局部区域上形成有磁屏蔽材料，其中磁屏蔽材料完全覆盖MRAM功能模块和第二环形凹槽，而且磁屏蔽材料在从正面到背面的方向上与非MRAM功能模块不重叠；
焊盘底板，其中形成有磁屏蔽材料的SoC裸芯片粘贴在焊盘底板上；
覆盖形成有磁屏蔽材料的SoC裸芯片的芯片整体封装结构。
本发明提出了适用于系统级芯片的局域磁屏蔽方案，特别适用于磁性存储器MRAM嵌入系统级芯片的应用场景。本发明的方法可以在系统级芯片上的特定局域区域做磁屏蔽处理，且磁屏蔽工艺并不影响其他部分的芯片，而且整块芯片仍然可以按照标准的封装工艺完成。
以下将结合附图对本发明的构思、具体结构及产生的技术效果作进一步说明，以充分地了解本发明的目的、特征和效果。
附图说明
结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中：
图1是MRAM的磁性隧道结的结构低电阻的情况的示意图。
图2是MRAM的磁性隧道结的结构高电阻的情况的示意图。
图3至图6是根据本发明优选实施例的SoC芯片局域磁屏蔽封装方法的示意图。
图7是根据本发明优选实施例的模拟仿真计算得到的芯片区域正中沿水平方向截线各处的垂直磁场强度的示意图。
需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。
具体实施方式
图3至图6是根据本发明优选实施例的SoC芯片局域磁屏蔽封装方法的示意图。
如图3至图6所示，根据本发明优选实施例的SoC芯片局域磁屏蔽封装方法包括：
第一步骤：形成SoC裸芯片100，其中所述SoC裸芯片100中形成有MRAM功能模块10和非MRAM功能模块20；
第二步骤：在SoC裸芯片100的背面形成第一凹槽11，所述第一凹槽区域11在从正面到背面的方向上覆盖MRAM功能模块10，而且在SoC裸芯片100的正面在MRAM功能模块10四周形成第二环形凹槽12；
在从正面到背面的方向上，第一凹槽11与非MRAM功能模块20不重叠，第二环形凹槽12的包围区域与非MRAM功能模块20不重叠。
优选地，第一凹槽11的深度被控制为尽量靠近MRAM功能模块10的磁电阻元件。优选地，第一凹槽11和第二环形凹槽12的深度和尺寸被控制为不破坏SoC裸芯片100的内部互联线路。
具体地，例如，第二步骤包括：在芯片正面和背面形成第一光刻胶，并且经过光刻胶曝光显影后产生第一光刻胶的相应凹槽图案，然后用利用形成凹槽图案的第一光刻胶来刻蚀SoC裸芯片100以在SoC裸芯片100的背面形成第一凹槽11；在芯片正面和背面形成第二光刻胶，并且经过光刻胶曝光显影后产生第二光刻胶的相应凹槽图案，然后用利用形成凹槽图案的第二光刻胶来刻蚀SoC裸芯片100以在SoC裸芯片100的正面形成第二环形凹槽12。
第三步骤：在第一凹槽11中填充磁屏蔽材料30，而且在SoC裸芯片100的正面的局部区域上形成磁屏蔽材料30以使得磁屏蔽材料30完全覆盖MRAM功能模块10和第二环形凹槽12，而且磁屏蔽材料30在从正面到背面的方向上与非MRAM功能模块20不重叠。
优选地，磁屏蔽材料是μ合金，即77％镍+16％铁+5％铜+2％铬，一般情况下磁导率可达到1000-10000。
或者，优选地，磁屏蔽材料是通过下述步骤制造而成的材料：在塑封料中加入四氧化三铁粉末状颗粒，并且将混合材料搅拌均匀，使得磁性颗粒和塑封料溶剂充分混合。掺入磁性颗粒的塑封料覆盖，这种磁性流体材料的相对磁导率相对较低，但如果工艺条件合理也能达到100-500产生足够的屏蔽效应。而且，这种磁性注塑材料在凝固前是具有一定粘稠度的流体，可以充分流动并填充凹槽，待热加工凝固后能够充分覆盖区域表面。溶剂材料可选择标准塑封料材料，在熔融状态下掺入绝缘磁性颗粒，例如四氧化三铁颗粒，这种磁性颗粒是不具备导电能力的氧化物材料，填充引线间的空间后也不会导致引线间的短路。
具体地，例如，第三步骤包括：例如采用化学电镀或者磁控溅射的方法，在被第一光刻胶和第二光刻胶覆盖的SoC裸芯片100的正面和背面沉积磁屏蔽材料，随后将第一光刻胶和第二光刻胶去除，在SoC裸芯片100的正面的局部区域上形成磁屏蔽材料，而且在第二环形凹槽12中留下磁屏蔽材料。
第四步骤：将形成磁屏蔽材料的SoC裸芯片100粘贴在焊盘底板40上，形成芯片引线键合，并且形成芯片整体封装结构50。
相应地，本发明的另一实施例提供了一种SoC芯片局域磁屏蔽封装件，包括：
SoC裸芯片，其中所述SoC裸芯片中形成有MRAM功能模块和非MRAM功能模块；在SoC裸芯片的背面形成有第一凹槽，所述第一凹槽区域在从正面到背面的方向上覆盖MRAM功能模块，而且在SoC裸芯片的正面在MRAM功能模块四周形成有第二环形凹槽；在第一凹槽中填充有磁屏蔽材料，而且在SoC裸芯片的正面的局部区域上形成有磁屏蔽材料，其中磁屏蔽材料完全覆盖MRAM功能模块和第二环形凹槽，而且磁屏蔽材料在从正面到背面的方向上与非MRAM功能模块不重叠。形成有磁屏蔽材料的SoC裸芯片粘贴在焊盘底板上；形成有磁屏蔽材料的SoC裸芯片上覆盖有芯片整体封装结构。
局域的磁屏蔽可以采用多种工艺实现，例如磁性塑料滴注压模或者磁性金属箔包裹覆盖，但应遵循的原则包括：1)在磁性随机访问存储器的周边区域放置磁屏蔽材料。2)磁屏蔽材料具有一定的厚度、高度和宽度尺寸。3)屏蔽材料需要尽量将待磁屏蔽的部分充分包裹，包括上方、下方和四周。4)考虑到MRAM是嵌入到同一个硅片中的，以及同整个芯片其它功能模块之间的互联走线，屏蔽材料无法完全无缝式的包裹磁存储模块，留有很小的缝隙是可以接受的，但需要尽量减小这个缝隙。
采用电磁学方程来数值模拟仿真该屏蔽结构的实际效果。仿真计算中使用的材料参数均为对真实情况的最佳估计：芯片厚度200微米、芯片底部屏蔽层采用Mu合金厚度500微米、相对磁导率2000、垂直磁场1250高斯计算。磁性塑封料是在标准塑封料中掺入磁性颗粒获得，掺入的比例以不超过10％的体积比例为宜，因此磁性塑封料相对磁导率预计为Mu合金的十分之一，即200。磁性塑封料的封装厚度为1000微米。对于垂直芯片表面方向的磁场，屏蔽效果显示：在芯片区域磁屏蔽层显著吸收了垂直穿过芯片的磁通量，磁通密度在整个区域的分布范围是10-2000高斯。
图7所示为模拟仿真计算得到的芯片区域正中沿水平方向截线各处的垂直磁场强度：环境外加的磁场约为1200-1300高斯，屏蔽区域内部的剩余磁通密度在中心处最高为180高斯，往两端逐渐下降至60高斯以下，因此这种封装方法可以屏蔽掉86-95％的垂直磁场，在芯片的中心位置效果最弱，在芯片边缘处效果最强。
对于平行于芯片表面方向的磁场，屏蔽效果显示：磁通量主要被屏蔽层吸收，通密度在整个区域的分布范围是10-2000高斯。模拟仿真得到的屏蔽区域正中沿水平方向截线各处水平磁场强度显示：屏蔽区域外部的磁场为1250高斯，屏蔽区域内部的剩余磁场低于10高斯，对水平方向磁场的屏蔽效率超过99％。模拟仿真得到的屏蔽区域正中沿垂直方向截线各处水平磁场强度，可见在芯片的厚度方向上屏蔽效果存在分布，在中心区域屏蔽效果最好，而在邻近屏蔽材料的区域，屏蔽效果变弱。芯片中的磁电阻元件的厚度小于100纳米，因此尽量将磁电阻元件放置在芯片厚度的中间位置能产生最佳的屏蔽效果。
该发明所描述的磁屏蔽方案对水平方向(>86％)和垂直方向(>99％)的磁场均有很好的屏蔽效果。这种封装工艺特别适用于采用BGA工艺的系统级芯片的封装，成本增加低，工艺步骤简单。磁屏蔽地板的相对磁导率越高，磁性塑封料的相对磁导率越高，屏蔽效果就越好。
上述说明示出并描述了本发明的优选实施例，如前所述，应当理解本发明并非局限于本文所披露的形式，不应看作是对其他实施例的排除，而可用于各种其他组合、修改和环境，并能够在本文所述发明构想范围内，通过上述教导或相关领域的技术或知识进行改动。而本领域人员所进行的改动和变化不脱离本发明的精神和范围，则都应在本发明所附权利要求的保护范围内。

Claims (10)

1.一种SoC芯片局域磁屏蔽封装方法，其特征在于包括：形成SoC裸芯片，其中所述SoC裸芯片中形成有MRAM功能模块和非MRAM功能模块；在SoC裸芯片的背面形成第一凹槽，所述第一凹槽区域在从正面到背面的方向上覆盖MRAM功能模块，而且在SoC裸芯片的正面在MRAM功能模块四周形成第二环形凹槽；在第一凹槽中填充磁屏蔽材料，而且在SoC裸芯片的正面的局部区域上形成磁屏蔽材料以使得磁屏蔽材料完全覆盖MRAM功能模块和第二环形凹槽，而且磁屏蔽材料在从正面到背面的方向上与非MRAM功能模块不重叠；将形成磁屏蔽材料的SoC裸芯片粘贴在焊盘底板上，形成芯片引线键合，并且形成芯片整体封装结构。
2.如权利要求1所述的SoC芯片局域磁屏蔽封装方法，其特征在于，在从正面到背面的方向上，第一凹槽与非MRAM功能模块不重叠，第二环形凹槽的包围区域与非MRAM功能模块不重叠。
3.如权利要求1或2所述的SoC芯片局域磁屏蔽封装方法，其特征在于，在SoC裸芯片的背面形成第一凹槽包括：在芯片正面和背面形成第一光刻胶，并且经过光刻胶曝光显影后产生第一光刻胶的相应凹槽图案，然后用利用形成凹槽图案的第一光刻胶来刻蚀SoC裸芯片以在SoC裸芯片的背面形成第一凹槽。
4.如权利要求3所述的SoC芯片局域磁屏蔽封装方法，其特征在于，在SoC裸芯片的正面在MRAM功能模块四周形成第二环形凹槽包括：在芯片正面和背面形成第二光刻胶，并且经过光刻胶曝光显影后产生第二光刻胶的相应凹槽图案，然后用利用形成凹槽图案的第二光刻胶来刻蚀SoC裸芯片以在SoC裸芯片的正面形成第二环形凹槽。
5.如权利要求4所述的SoC芯片局域磁屏蔽封装方法，其特征在于，在第一凹槽中填充磁屏蔽材料而且在SoC裸芯片的正面的局部区域上形成磁屏蔽材料包括：采用化学电镀或者磁控溅射的方法，在被第一光刻胶和第二光刻胶覆盖的SoC裸芯片的正面和背面沉积磁屏蔽材料，随后将第一光刻胶和第二光刻胶去除，在SoC裸芯片的正面的局部区域上形成磁屏蔽材料，而且在第二环形凹槽中留下磁屏蔽材料。
6.如权利要求1或2所述的SoC芯片局域磁屏蔽封装方法，其特征在于，第一凹槽和第二环形凹槽的深度和尺寸被控制为不破坏SoC裸芯片的内部互联线路。
7.如权利要求1或2所述的SoC芯片局域磁屏蔽封装方法，其特征在于，磁屏蔽材料是高磁导率顺磁性合金材料。
8.如权利要求7所述的SoC芯片局域磁屏蔽封装方法，其特征在于，磁屏蔽材料主要成分是μ合金，镍组分70％-80％，铁组分10％-20％，铜组分0-10％，铬组分0-5％。
9.如权利要求1或2所述的SoC芯片局域磁屏蔽封装方法，其特征在于，磁屏蔽材料是通过下述步骤制造而成的材料：在塑封料中加入四氧化三铁粉末状颗粒，并且将混合材料搅拌均匀，使得磁性颗粒和塑封料溶剂充分混合。
10.一种SoC芯片局域磁屏蔽封装件，其特征在于包括：
SoC裸芯片，其中所述SoC裸芯片中形成有MRAM功能模块和非MRAM功能模块；在SoC裸芯片的背面形成有第一凹槽，所述第一凹槽区域在从正面到背面的方向上覆盖MRAM功能模块，而且在SoC裸芯片的正面在MRAM功能模块四周形成有第二环形凹槽；在第一凹槽中填充有磁屏蔽材料，而且在SoC裸芯片的正面的局部区域上形成有磁屏蔽材料，其中磁屏蔽材料完全覆盖MRAM功能模块和第二环形凹槽，而且磁屏蔽材料在从正面到背面的方向上与非MRAM功能模块不重叠；焊盘底板，其中形成有磁屏蔽材料的SoC裸芯片粘贴在焊盘底板上；覆盖形成有磁屏蔽材料的SoC裸芯片的芯片整体封装结构。
CN201710349325.4A 2017-05-17 2017-05-17 SoC芯片局域磁屏蔽封装方法以及SoC芯片局域磁屏蔽封装件 Active CN108962837B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710349325.4A CN108962837B (zh) 2017-05-17 2017-05-17 SoC芯片局域磁屏蔽封装方法以及SoC芯片局域磁屏蔽封装件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710349325.4A CN108962837B (zh) 2017-05-17 2017-05-17 SoC芯片局域磁屏蔽封装方法以及SoC芯片局域磁屏蔽封装件

Publications (2)

Publication Number Publication Date
CN108962837A CN108962837A (zh) 2018-12-07
CN108962837B true CN108962837B (zh) 2020-02-18

Family

ID=64461434

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710349325.4A Active CN108962837B (zh) 2017-05-17 2017-05-17 SoC芯片局域磁屏蔽封装方法以及SoC芯片局域磁屏蔽封装件

Country Status (1)

Country Link
CN (1) CN108962837B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111933636B (zh) 2020-09-27 2021-10-12 立讯电子科技（昆山）有限公司 一种半导体封装结构以及封装方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004221289A (ja) * 2003-01-15 2004-08-05 Sony Corp 磁気メモリ装置
CN102468275A (zh) * 2010-11-15 2012-05-23 瑞萨电子株式会社 半导体器件和制造半导体器件的方法
CN102623482A (zh) * 2011-02-01 2012-08-01 飞思卡尔半导体公司 Mram器件及其装配方法
CN104425541A (zh) * 2013-08-26 2015-03-18 株式会社东芝 半导体装置
CN104518080A (zh) * 2013-09-27 2015-04-15 英飞凌科技股份有限公司 垂直stt-mram的磁性屏蔽
CN104779213A (zh) * 2015-04-16 2015-07-15 歌尔声学股份有限公司 集成传感器的封装结构和封装方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6452253B1 (en) * 2000-08-31 2002-09-17 Micron Technology, Inc. Method and apparatus for magnetic shielding of an integrated circuit
JP4096302B2 (ja) * 2002-12-16 2008-06-04 ソニー株式会社 磁気メモリ装置
US8415775B2 (en) * 2010-11-23 2013-04-09 Honeywell International Inc. Magnetic shielding for multi-chip module packaging
US9786839B2 (en) * 2015-07-23 2017-10-10 Globalfoundries Singapore Pte. Ltd. 3D MRAM with through silicon vias or through silicon trenches magnetic shielding

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004221289A (ja) * 2003-01-15 2004-08-05 Sony Corp 磁気メモリ装置
CN102468275A (zh) * 2010-11-15 2012-05-23 瑞萨电子株式会社 半导体器件和制造半导体器件的方法
CN102623482A (zh) * 2011-02-01 2012-08-01 飞思卡尔半导体公司 Mram器件及其装配方法
CN104425541A (zh) * 2013-08-26 2015-03-18 株式会社东芝 半导体装置
CN104518080A (zh) * 2013-09-27 2015-04-15 英飞凌科技股份有限公司 垂直stt-mram的磁性屏蔽
CN104779213A (zh) * 2015-04-16 2015-07-15 歌尔声学股份有限公司 集成传感器的封装结构和封装方法

Also Published As

Publication number Publication date
CN108962837A (zh) 2018-12-07

Similar Documents

Publication Publication Date Title
JP6433921B2 (ja) 磁気抵抗ランダムアクセスメモリ（ｍｒａｍ）のためのスモールフォームファクタ磁気シールド
JP6372898B2 (ja) 磁気遮蔽集積回路パッケージ
US10923650B2 (en) Magneto-resistive chip package including shielding structure
US7829980B2 (en) Magnetoresistive device and method of packaging same
JP2014140068A (ja) 磁気トンネル接合デバイスおよびその製造
US9786838B2 (en) Packages for integrated circuits and methods of packaging integrated circuits
JP2015053450A (ja) 半導体装置及びその製造方法
US9893020B2 (en) Semiconductor device
JP2005158985A (ja) 磁気メモリ装置の実装構造及び実装基板
CN108962837B (zh) SoC芯片局域磁屏蔽封装方法以及SoC芯片局域磁屏蔽封装件
US6967390B2 (en) Electronic component and method of manufacturing same
JP3879566B2 (ja) 磁気不揮発性メモリ素子の磁気シールドパッケージおよび封止材料
WO2011111789A1 (ja) 磁性体装置及びその製造方法
KR102624903B1 (ko) 자기 차폐층을 구비한 mram 패키지 및 이의 제조방법
JP2008306094A (ja) 磁気メモリおよびその製造方法
CN108962836A (zh) 采用磁性塑封料的磁屏蔽封装件及磁屏蔽封装件方法
EP3143623B1 (en) Structures for shielding magnetically sensitive components

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant