JP2003100942A - 半導体装置 - Google Patents

半導体装置

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JP2003100942A JP2001286784A JP2001286784A JP2003100942A JP 2003100942 A JP2003100942 A JP 2003100942A JP 2001286784 A JP2001286784 A JP 2001286784A JP 2001286784 A JP2001286784 A JP 2001286784A JP 2003100942 A JP2003100942 A JP 2003100942A
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semiconductor
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Toshio Nakamura
寿雄 中村
Seiichi Ichihara
誠一 市原
Tomoaki Shimoishi
智明 下石
Hiroshi Kawakubo
浩 川窪
Masako Sasaki
雅子 佐々木
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Hitachi Solutions Technology Ltd
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Hitachi Ltd
Hitachi ULSI Systems Co Ltd
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Abstract

(57)【要約】 【課題】 高密度実装が可能なパッケージを実現するこ
とのできる技術を提供する。 【解決手段】 パッケージ基板１のチップ搭載面１ａに
半導体チップＳＣ1〜ＳＣ3の一部表面を向き合わせて搭
載し、さらに、半導体チップＳＣ1〜ＳＣ3の傘の下に各
種部品６，７または引き回し配線などを設ける。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、半導体装置のパッケージング技術に適用して
有効な技術に関する。
【０００２】
【従来の技術】半導体製品の高速化、高密度実装の要求
から、１９９０年代半ばにはボール格子端子（ball gri
d array：ＢＧＡ）型パッケージによる表面実装技術が
開発され、現在では、チップ・サイズとほぼ同等で、か
つパッケージの機能を備えた様々な構造のＣＳＰ（chip
size package）が実用化されている。
【０００３】さらに、ウエハ状態のまま作られる半導体
チップと同じサイズのパッケージ、すなわちウエハ・レ
ベルＣＳＰの量産も各社各様の構造で始められており、
製造コストの低減も可能とするパッケージの小型化が図
られている。
【０００４】なお、ＣＳＰを含めた半導体パッケージの
動向に関しては、たとえば日刊工業新聞社発行「ＣＳＰ
／ＢＧＡ技術」１９９８年５月２８日発行、春日壽夫編
著、Ｐ１〜Ｐ２４などに記載されている。また、ウエハ
・レベルＣＳＰに関しては、たとえば日経ＢＰ社発行
「日経マイクロデバイス」１９９８年８月号、Ｐ４４〜
Ｐ７１などに記載されている。
【０００５】
【発明が解決しようとする課題】ところで、従来のパッ
ケージでは、１つの実装基板上に１つの半導体チップ、
または複数の半導体チップが搭載されるが、半導体チッ
プの全表面または全裏面が実装基板と向き合う構造であ
るため、実装基板の面積は半導体チップの実装面積より
も大きくなる。しかしながら、一般の民生用機器におい
ては小型、軽量のパッケージが積極的に採用され始めて
おり、小型、軽量の差別化戦略から高密度実装技術の開
発要求がますます強くなっている。
【０００６】本発明の目的は、高密度実装が可能なパッ
ケージを実現することのできる技術を提供することにあ
る。
【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【０００９】本発明は、半導体チップの一部表面と基板
のチップ搭載面とを向き合わせて基板上に複数の半導体
チップを搭載することにより、基板のチップ搭載面の面
積を基板上に搭載された半導体チップの総表面積とほぼ
同じかまたはそれよりも小さいパッケージを形成し、さ
らにこのパッケージをマザーボード上に搭載した際、半
導体チップの傘の下のマザーボード上に単体部品または
引き回し配線を配置するものである。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００１１】本実施の形態である半導体チップの実装技
術の一例を図１〜図４を用いて説明する。
【００１２】図１は、パッケージ基板上に搭載された半
導体チップを示す概略上面図、図２は、パッケージ基板
上に搭載された半導体チップを示す概略正面図である。
【００１３】図１および図２に示すように、パッケージ
ＰＫには、１つのパッケージ基板１のチップ搭載面１ａ
上にバンプ電極２を介在してフェースダウン（face dow
n）方式で３つの半導体チップＳＣ1〜ＳＣ3が搭載され
ている。これら半導体チップＳＣ1〜ＳＣ3は、たとえば
ウエハ・レベルＣＳＰを例示することができる。しか
し、パッケージ基板１のチップ搭載面１ａと向き合うの
は、半導体チップＳＣ1〜ＳＣ3の一部表面である。これ
によりパッケージ基板１のチップ搭載面１ａの面積を、
半導体チップＳＣ1〜ＳＣ3の総表面積とほぼ同じかまた
はそれよりも小さくすることができる。
【００１４】また、半導体チップＳＣ1〜ＳＣ3の出力端
子は、半導体チップＳＣ1〜ＳＣ3の表面の一部領域にま
とめて形成されており、この一部領域とパッケージ基板
１のチップ搭載面１ａとを向き合わせることにより、パ
ッケージ基板１のチップ搭載面１ａへの半導体チップＳ
Ｃ1〜ＳＣ3の搭載を可能としている。
【００１５】さらに、パッケージ基板１と半導体チップ
ＳＣ1〜ＳＣ3との間には絶縁樹脂３が充填されている。
また、たとえば２５０〜５００μｍ程度の直径を有する
バンプ電極４を介在してパッケージＰＫはマザーボード
上に搭載される。
【００１６】図３は、マザーボード上に搭載されたパッ
ケージおよび各種の単体部品を示す概略正面図である。
【００１７】図３に示すように、マザーボード５上に前
記パッケージＰＫがバンプ電極４を介在して搭載されて
いる。さらに、マザーボード５上には各種の単体部品、
たとえばチップ部品６および面付け実装部品７が搭載さ
れている。これら部品６，７のマザーボード５表面から
の厚さ（ｔ1，ｔ2）は、パッケージ基板１の厚さ
（ｔ 3）よりも薄く、パッケージ基板１に搭載された半
導体チップＳＣ1〜ＳＣ3の傘の下に部品６，７を配置す
ることができる。さらに、図示はしないが、半導体チッ
プＳＣ1〜ＳＣ3の傘の下のマザーボード５の表面に引き
出し配線を設けることができる。
【００１８】図４は、パッケージおよび各種の単体部品
から構成されるモジュールを示す概略正面図である。
【００１９】たとえば前記パッケージＰＫおよび部品
６，７を搭載したマザーボード５の表側（搭載部品側）
にケース８を設置し、マザーボード５の裏側に出力端子
となるバンプ電極９を設けることにより、小型で高機能
なモジュール１０を実現することができる。
【００２０】なお、本実施の形態では、パッケージ基板
１のチップ搭載面１ａ上に搭載される半導体チップの数
を３つ（半導体チップＳＣ1〜ＳＣ3）としたが、これに
限定されず、２つまたは４つ以上の複数の半導体チップ
を搭載することもでき、さらに１つの半導体チップを搭
載する場合にも適用することができる。
【００２１】また、マザーボード５上の半導体チップＳ
Ｃ1〜ＳＣ3の傘の下に配置される部品としてチップ部品
６および面付け実装部品７を例示したが、これらに限定
されるものではない。
【００２２】このように、本実施の形態によれば、パッ
ケージ基板１のチップ搭載面１ａに半導体チップＳＣ1
〜ＳＣ3の一部表面を向き合わせて搭載することによ
り、パッケージ基板１のチップ搭載面１ａの面積を、半
導体チップＳＣ1〜ＳＣ3の総表面積とほぼ同じかまたは
総表面積よりも小さくすることができる。
【００２３】また、パッケージＰＫをマザーボード５に
搭載した際、半導体チップＳＣ1〜ＳＣ3の傘の下に各種
部品６，７または引き回し配線を設けることができるの
で、マザーボード５上に多くの製品が実装可能となり、
高密度実装化が可能となる。
【００２４】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【００２５】たとえば、前記実施の形態では、半導体チ
ップをウエハ・レベルＣＳＰとしたが、その他のパッケ
ージ、たとえばＰＢＧＡ（plastic ball grid arra
y）、ＭＣＭ（multi chip module）などを適用すること
ができる。
【００２６】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【００２７】基板のチップ搭載面の面積を半導体チップ
の総表面積と同じかまたはそれよりも小さくすることが
できるので、高密度実装を可能とするパッケージを形成
することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるパッケージ基板上
に搭載された半導体チップを示す概略上面図である。
【図２】本発明の一実施の形態であるパッケージ基板上
に搭載された半導体チップを示す概略正面図である。
【図３】本発明の一実施の形態であるマザーボード上に
搭載されたパッケージおよび各種部品を示す概略正面図
である。
【図４】本発明の一実施の形態であるパッケージおよび
各種部品から構成されるモジュールを示す概略正面図で
ある。
【符号の説明】
１ パッケージ基板 １ａ チップ搭載面 ２ バンプ電極 ３ 絶縁樹脂 ４ バンプ電極 ５ マザーボード ６ チップ部品 ７ 面付け実装部品 ８ ケース ９ バンプ電極 １０ モジュール ＰＫ パッケージ ＣＳ1 半導体チップ ＣＳ2 半導体チップ ＣＳ3 半導体チップ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中村 寿雄 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 市原 誠一 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 下石 智明 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 川窪 浩 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 佐々木 雅子 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップの一部表面と基板のチップ
    搭載面とが向き合って、前記基板上に前記半導体チップ
    が搭載されたパッケージを有することを特徴とする半導
    体装置。
  2. 【請求項２】 半導体チップの一部表面と基板のチップ
    搭載面とが向き合って、前記基板上に前記半導体チップ
    が搭載されており、前記半導体チップの出力端子が、前
    記半導体チップの表面の一部領域に集中配置されたパッ
    ケージを有することを特徴とする半導体装置。
  3. 【請求項３】 半導体チップの一部表面と基板のチップ
    搭載面とが向き合って、前記基板上に複数の前記半導体
    チップが搭載されており、前記基板のチップ搭載面の面
    積が、前記基板上に搭載された複数の前記半導体チップ
    の総表面積とほぼ同じかまたはそれよりも小さいパッケ
    ージを有することを特徴とする半導体装置。
  4. 【請求項４】 半導体チップの一部表面と基板のチップ
    搭載面とが向き合って、前記基板上に前記半導体チップ
    が搭載されたパッケージがマザーボード上に搭載されて
    おり、前記半導体チップの傘の下のマザーボード上に単
    体部品または引き回し配線が配置されていることを特徴
    とする半導体装置。
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