CN104167406B - 半导体封装件 - Google Patents

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Abstract

本发明公开了一种半导体封装件，其包括：衬底；以及依次设置在衬底上的第一和第二半导体芯片，使得第一半导体芯片和第二半导体芯片的有源表面彼此面对，其中第一和第二半导体芯片是中央焊盘式半导体芯片，其各自具有邻近其中心线排列为两列的I/O焊盘，并且第二半导体芯片的I/O焊盘直接电连接至衬底而不与第二半导体芯片的中心线交叉。

Description

半导体封装件
相关申请的交叉引用
本申请要求于2013年5月16日在韩国知识产权局提交的韩国专利申请No.10-2013-0056047的优先权，该申请的公开以引用方式全文并入本文中。
技术领域
本申请涉及一种半导体封装件，具体而言，涉及简化了半导体芯片的再分配路由的半导体封装件，以使得该半导体封装件具有高可靠性和性能。
背景技术
随着半导体技术持续发展，已经制造出了小尺寸以及高速度和高容量的半导体器件。一般来说，两个或更多个半导体芯片叠置以形成高容量半导体器件。然而，当叠置的半导体芯片的数量增大时，在半导体器件中再分配路由变得越来越复杂。另外，由于小型化趋势，再分配路由的线宽逐渐变窄，因此，需要一种实现简单的再分配路由的方法。
发明内容
公开的实施例提供了一种半导体封装件，其中简化了半导体芯片的再分配路由，以使得半导体封装件因此具有高可靠性和性能。
根据一个示例性实施例，一种半导体封装件包括：衬底；以及设置在衬底上的一对半导体芯片，使得所述一对半导体芯片的有源表面彼此面对。所述一对半导体芯片包括设置为更靠近衬底的第一半导体芯片和设置为更远离衬底的第二半导体芯片。另外，设置在衬底上的多个连接端子通过第一半导体芯片直接电连接至设置在第二半导体芯片上的多个端子并且电连接至第二半导体芯片的一个或多个半导体器件。
在一个实施例中，设置在衬底上的多个连接端子不直接电连接至第一半导体芯片中的半导体器件。
在一个实施例中，为了将设置在衬底上的多个连接端子直接电连接至设置在第二半导体芯片上的多个端子，可将设置在衬底上的多个连接端子经由第一半导体芯片上的第一路由再分配布线电连接至设置在第二半导体芯片上的多个端子。
例如，第一路由再分配布线可将第一半导体芯片的多个第一路由端子连接至第一半导体芯片的多个对应的第二路由端子，其中第一半导体芯片的多个第一路由端子电连接至设置在衬底上的对应连接端子，第一半导体芯片的多个第二路由端子电连接至设置在第二半导体芯片上的对应路由端子。
第一半导体芯片可包括邻近第一半导体芯片的中心线排列为两列的第一输入/输出(I/O)焊盘组，并且第二半导体芯片可包括邻近第二半导体芯片的中心线排列为两列的第二I/O焊盘组。设置在第一半导体芯片上的第一I/O焊盘组的位置和功能可与设置在第二半导体芯片上的第二I/O焊盘组的位置和功能相同。
第一路由再分配布线可延伸而不与第一半导体芯片的中心线交叉。
第二半导体芯片可包括：多个第三路由端子，其分别对应于所述多个第二路由端子；以及第二路由再分配布线，其用于将所述多个第三路由端子分别电连接至第二I/O焊盘组的对应I/O焊盘。
当第一半导体芯片的有源表面和第二半导体芯片的有源表面彼此面对时，所述多个第二路由端子和所述多个第三路由端子可彼此重叠。
第二路由再分配布线可延伸而不与第二半导体芯片的中心线交叉。
第一半导体芯片可包括第一I/O缓冲电路，其用于缓冲从外部电路输入或输出至外部电路的信号，第二半导体芯片可包括第二I/O缓冲电路，其用于缓冲从外部电路输入或输出至外部电路的信号。第二I/O缓冲电路可以可操作地连接至衬底，并且可禁用第一I/O缓冲电路。第一半导体芯片可配置为经由第二I/O缓冲电路输入或输出信号。
在一个实施例中，第一半导体芯片包括电连接至第一半导体芯片的内部电路的多个第四路由端子，第二半导体芯片可包括电连接至第二半导体芯片的内部电路的多个第五路由端子。所述多个第四路由端子可直接电连接至所述多个第五路由端子。第一半导体芯片可经由所述多个第四路由端子和所述多个第五路由端子电连接至第二半导体芯片的第二I/O缓冲电路，以便经由第二I/O缓冲电路输入或输出信号。
第一半导体芯片还可包括缓冲容量比第二I/O缓冲电路的缓冲容量更小的辅助缓冲电路，以便经由第二I/O缓冲电路输入或输出信号。
第二I/O焊盘组的I/O焊盘可直接电连接至对应于所述I/O焊盘中的每一个的第二I/O缓冲电路而不电连接至任何其它I/O缓冲电路。
在一个实施例中，第二半导体芯片的一个或多个半导体器件电连接至设置在衬底上的多个连接端子而不使用贯穿衬底的过孔。
根据另一实施例，一种半导体封装件包括：衬底；以及设置在衬底上的一对半导体芯片，使得所述一对半导体芯片的有源表面彼此面对，其中所述一对半导体芯片包括设置为更靠近衬底的从芯片和设置为更远离衬底的主芯片，主芯片是中央焊盘式半导体芯片，其中多个I/O焊盘邻近主芯片的中心线对称地排列为两列，并且用于在主芯片的多个I/O焊盘与衬底之间发送和接收信号的布线不与所述中心线交叉。
从芯片可包括邻近从芯片的中心线对称地排列为两列的多个第一I/O焊盘，主芯片的多个I/O焊盘可以是多个第二I/O焊盘，并且所述多个第一I/O焊盘的位置和功能可与所述多个第二I/O焊盘的位置和功能相同。
所述多个第二I/O焊盘可直接电连接至设置在衬底上的多个连接端子。
所述多个第二I/O焊盘可经由形成在从芯片上的第一路由再分配布线电连接至设置在衬底上的多个连接端子。
第一路由再分配布线可将多个第一路由端子与多个第二路由端子连接，其中所述多个第一路由端子电连接至设置在衬底上的对应连接端子，所述多个第二路由端子电连接至设置在主芯片上的对应端子。
主芯片可包括：多个第三路由端子，其分别对应于所述多个第二路由端子；以及第二路由再分配布线，其用于将所述多个第三路由端子分别电连接至第二I/O焊盘的对应I/O焊盘。
主芯片的尺寸和从芯片的尺寸可实质上彼此相同。
所述多个第一路由端子可通过利用键合线直接电连接至设置在衬底上的对应连接端子。
主芯片可包括缓冲电路，其用于缓冲从外部电路输入和输出至外部电路的信号，并且从芯片可配置为经由主芯片的缓冲电路输入或输出信号。
在一个实施例中，所述两列中的每一列包括至少四个I/O焊盘。
根据另一实施例，一种半导体封装件包括：衬底；以及依次设置在衬底上的第一半导体芯片和第二半导体芯片，使得第一半导体芯片的有源表面和第二半导体芯片的有源表面彼此面对。第一和第二半导体芯片是中央焊盘式半导体芯片，其各自具有邻近其中心线排列为两列的I/O焊盘，第一半导体芯片包括第一路由端子，其连接至设置在衬底上的连接端子，并且第二半导体芯片包括第二路由端子和路由再分配布线，第二路由端子设置在对应于第一路由端子的位置，路由再分配布线用于将第二路由端子连接至第二半导体芯片的I/O焊盘。
根据另一实施例，一种半导体封装件包括：衬底；以及依次设置在衬底上的第一半导体芯片和第二半导体芯片，使得第一半导体芯片的有源表面和第二半导体芯片的有源表面彼此面对。第一和第二半导体芯片是中央焊盘式半导体芯片，在每个半导体芯片中，多个I/O焊盘邻近其中心线对称地排列为两列。第一半导体芯片包括：位于其有源表面上的第一路由再分配布线；多个第一路由端子，其连接至设置在衬底上的对应连接端子；以及多个第二路由端子，其连接至设置在第二半导体芯片上的对应端子，第二半导体芯片包括位于其有源表面上的第二路由再分配布线，所述第二路由再分配布线将对应于多个第二路由端子的多个第三路由端子电连接至第二半导体芯片的I/O焊盘，并且第一路由再分配布线延伸而不与第一半导体芯片的中心线交叉，并且第二路由再分配布线延伸而不与第二半导体芯片的中心线交叉。
第一半导体芯片可布置在衬底和第二半导体芯片之间，并且可通过引线键合将多个第一路由端子连接至设置在衬底上的对应连接端子。
在一个实施例中，一种半导体封装件包括：封装衬底；位于封装衬底上的多个连接端子；叠置在衬底上的第一半导体芯片，其具有背面和与背面相对的有源表面，第一半导体芯片的背面面对衬底；叠置在第一半导体上的第二半导体芯片，其具有有源表面和与有源表面相对的背面，第二半导体芯片的有源表面面对第一半导体芯片的有源表面；包括在第一半导体芯片中的多个第一半导体器件；以及包括在第二半导体芯片中的多个第二半导体器件。多个第二半导体器件仅通过彼此接触的一系列导电部件连接至所述多个连接端子，并且所述多个第一半导体器件通过所述一系列导电部件并且通过所述多个第二半导体器件连接至所述多个连接端子。
在一个实施例中，所述多个第一半导体器件通过不与第一半导体芯片的中心线交叉的第一半导体芯片中的第一组布线电连接至所述多个连接端子。
附图说明
通过以下结合附图的详细描述，将更加清楚地理解示例性实施例，其中：
图1是示出根据一个示例性实施例的半导体封装件的透视图；
图2是概念性地示出根据一个示例性实施例的在y方向上的半导体封装件的截面的剖视侧视图；
图3是用于解释根据一个示例性实施例的第一半导体芯片与第二半导体芯片之间的关系的电路图；
图4A是示出根据一个示例性实施例的第一半导体芯片和衬底的平面图；
图4B是示出根据一个示例性实施例的第一半导体芯片和衬底的透视图；
图5A是示出根据一个示例性实施例的第二半导体芯片的平面图；
图5B是示出根据一个示例性实施例的第二半导体芯片的透视图；
图6是示出根据一个示例性实施例的第一半导体芯片和第二半导体芯片之间的连接关系的分解透视图；
图7A和图7B是电路图，各自示出了根据一个示例性实施例的具有额外的辅助缓冲电路的半导体封装件；
图8是概念性地示出根据另一示例性实施例的在y方向上的半导体封装件的截面的剖视侧视图；
图9A是示出根据一个示例性实施例的第一半导体芯片和衬底的平面图；
图9B是示出根据一个示例性实施例的第一半导体芯片和衬底的透视图；
图10A是示出根据一个示例性实施例的第二半导体芯片的平面图；
图10B是示出根据一个示例性实施例的第二半导体芯片的透视图；
图11是概念性地示出根据另一示例性实施例的半导体封装件的剖视侧视图；
图12是包括根据一个示例性实施例的半导体封装件的存储器模块的平面图；
图13是包括根据一个示例性实施例的半导体封装件的存储器卡的示意图；
图14是示出包括根据一个示例性实施例的半导体封装件的存储器装置的框图；
图15是示出包括根据一个示例性实施例的半导体封装件的电子系统的框图；
图16是示出根据一个实施例的制造半导体封装件的示例性方法的流程图；以及
图17是用于解释当安装为使其有源表面面对与衬底相对的方向的中央焊盘式半导体芯片被直接电连接至衬底时发生的问题的透视图。
具体实施方式
下文中，将参照附图详细描述示例性实施例。然而，本发明可按照许多不同的形式实现，而不应理解为局限于本文提出的实施例。在整个附图中，相同的附图标记始终指代相同的构成元件。此外，示意性地示出了附图中的多个元件和区域。因此，本发明构思不局限于附图中示出的相对尺寸或间隔。
虽然可使用诸如“第一”和“第二”之类的术语来描述多个元件，但是这些元件并不受限于这些术语，除非上下文指明不是这样。这些术语可用于将一特定元件从另一元件中区分出来。例如，在不改变本发明构思的范围的情况下，可将第一元件命名为第二元件，类似地，也可将第二元件命名为第一元件。
本申请中使用的术语仅用于描述特定实施例，而不具有限制本发明构思的任何意图。单数形式的表达包括复数形式的表达，除非在上下文中它们明显彼此不同。在本申请中，应该理解，诸如“包括”、“包含”和“具有”之类的术语用于指明存在实现的特征、数量、步骤、操作、元件、部件或它们的组合，但不预先排除存在或添加一个或多个其它特征、数量、步骤、操作、元件、部件或它们的组合的可能性。
还应该理解，当一层、元件或衬底被称作“位于”另一层、元件或衬底“上”、“之上”、“之下”或者“连接至”或“结合至”另一层、元件或衬底时，所述一层、元件或衬底可直接位于所述另一层、元件或衬底上、之上、之下、或者直接连接至或结合至所述另一层、元件或衬底，或者也可存在中间层、元件或衬底。相反，当一元件被称作“直接位于”另一元件“上”、“之上”、“之下”、或者“直接连接至”或“直接结合至”另一元件时，则不存在中间元件。然而，如本文所用，术语“接触”意指直接接触，除非另有指明。
将参照采用理想示意图方式的平面图和/或剖视图来描述本文所述的实施例。因此，可根据制造技术和/或公差而使得示例性示图发生改变。因此，所公开的实施例不限于示图中示出的那些实施例，而是包括基于制造工艺形成的构造的修改形式。因此，附图中例示的区域具有示意性特性，并且附图中示出的区域的形状例示了元件的区域的特定形状，并且特定特性和形状不限制本发明的各方面。
当涉及取向、布局、位置、形状、尺寸、量或其它度量时，本文所使用的诸如“等于”、“相同”、“平面”或“共面”之类的术语不一定意味着确切相同的取向、布局、位置、形状、尺寸、量或其它度量，而是意图涵盖可例如由于制造工艺导致出现的可接受的变化范围内的几乎相同的取向、布局、位置、形状、尺寸、量或其它度量。术语“实质上”可用于修饰这些术语中的一个，以进一步强调这个含义。
为了便于描述附图中示出的一个元件或特征相对于另一个(或多个)元件或特征的关系，在本文中可使用诸如“在……下方”、“在……之下”、“下”、“在……之上”、“上”等的空间相对术语。应该理解，这些空间相对术语意图涵盖使用或操作中的装置的除附图中描绘的取向以外的不同取向。例如，如果将图中的装置倒置，则被描述为“在”其它元件或特征“之下”或“下方”的元件将随之取向为“在”所述其它元件或特征“之上”。因此，示例性术语“在……之下”可涵盖“在……之上”和“在……之下”两种取向。装置可按照其它方式取向(旋转90度或位于其它取向)，并且相应地解释本文所使用的空间相对描述词。
本文中使用的包括技术术语或科学术语的所有术语应该被理解为具有与本领域技术人员所通常理解的含义相同的含义，除非它们被不同地定义。应该理解，在词典中定义的常用术语具有与在相关技术的上下文中相同的含义，并且所述术语不应理解为具有过于形式化的含义，除非本申请中对它们明确地进行了定义。如本文所用，术语“和/或”包括相关所列项的一个或多个的任意和所有组合。
图1是示出根据一个示例性实施例的半导体封装件10的透视图。参照图1，第一半导体芯片100和第二半导体芯片200可例如依次叠置在衬底300上，使得第一半导体芯片100位于衬底和第二半导体芯片200之间。本文中，将衬底300更具体地称作封装衬底300。可将第一半导体芯片100和第二半导体芯片200设置为使得它们的有源表面彼此面对。例如，第一半导体芯片100可安装在封装衬底300上，使得芯片100的背面(例如，还未添加电路或结构部分的表面)面对封装衬底300，并且芯片100的有源表面与所述背面相对。第二半导体芯片200可安装在第一半导体芯片100上，使得第二半导体芯片200的有源表面面对第一半导体芯片100的有源表面，并且第二半导体芯片200的背面与其有源表面相对。另外，第一半导体芯片100和第二半导体芯片200可通过包封构件400进行包封。
衬底300可为封装衬底，并且具体地说，可为其中通过利用导体将电路形成在绝缘衬底上的衬底。例如，衬底300可为诸如非柔性印刷电路板或柔性印刷电路板(FPCB)的印刷电路板(PCB)，或者可为带式衬底。然而，本发明构思不限于此。
在一个实施例中，第一半导体芯片100和第二半导体芯片200中的每一个都是存储器芯片。存储器芯片可为多种存储器电路中的任一种，诸如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、NAND型或NOR型闪速存储器、相变RAM(PRAM)、电阻性RAM(RRAM)，铁电RAM(FeRAM)、磁性RAM(MRAM)等。然而，本发明构思不限于此。
第一半导体芯片100和第二半导体芯片200中的至少一个也可为逻辑芯片，或可替代性地为逻辑芯片。此外，在一些情况下，第一半导体芯片100和第二半导体芯片200中的至少一个可为应用处理器(AP)。
第一半导体芯片100和第二半导体芯片200可为相同的类型或不同的类型。如下面更加详细的描述，可在第一半导体芯片100和第二半导体芯片200的有源表面上形成用于保护第一半导体芯片100和第二半导体芯片200免受外部湿汽、热、撞击等的钝化层。用于再分配的导线可形成在钝化层中和/或钝化层上。
包封构件400可由诸如树脂之类的聚合物材料形成。例如，包封构件400可为环氧模制复合物(EMC)，但不限于此。在一个实施例中，包封构件400包封第一半导体芯片100和第二半导体芯片200的侧部和/或上表面。另外，包封构件400可填充第一半导体芯片100和第二半导体芯片200之间的空间。
图2是概念性地示出根据一个示例性实施例的在y方向上的半导体封装件10的截面的剖视侧视图。
参照图2，第一半导体芯片100可包括邻近其中心线C并按照列结构排列的两列输入/输出(I/O)焊盘110，并且第二半导体芯片200也可包括邻近其中心线C并按照列结构排列的两列I/O焊盘210。将第一半导体芯片100的I/O焊盘110称作第一I/O焊盘110，并且将第二半导体芯片200的I/O焊盘210称作第二I/O焊盘210。虽然在图2中，第一I/O焊盘110和第二I/O焊盘210按照两列结构排列，但是本发明构思不限于此，并且I/O焊盘110和I/O焊盘210可按照其它布置方式设置。
在一个实施例中，第二I/O焊盘210经由诸如再分配布线、焊盘、端子和/或凸块之类的导电部件直接电连接至形成在衬底300上的连接端子310。这里，将“直接电连接”定义为仅通过诸如布线、焊盘、端子和/或凸块之类的导电部件电连接，而不需要介于二者之间的任何有源装置或无源装置。这样，在某些实施例中，直接电连接的两个部件通过彼此接触的一组连续的导电材料(例如，导体)物理地连接，而不存在设置为将所述连接分离的任何非导电材料(诸如电介质、空气或绝缘材料)。
如图2所示，第一I/O焊盘110和第二I/O焊盘210可沿着箭头指示的路径直接电连接至衬底300上的对应连接端子310。在这种情况下，连接端子310可不直接电连接至第一半导体芯片100中的半导体器件。具体地说，第二半导体芯片200可用作主芯片，其包括直接电连接至连接端子310的第二I/O焊盘210。第一半导体芯片100可用作从芯片，其不具有直接电连接至连接端子310的半导体器件。
图3是根据一个示例性实施例的用于解释第一半导体芯片100和第二半导体芯片200之间的关系的电路图。
参照图3，第一半导体芯片100和第二半导体芯片200分别包括第一I/O焊盘110和第二I/O焊盘210。第一I/O焊盘110和第二I/O焊盘210分别连接至第一I/O缓冲电路150和第二I/O缓冲电路250。第一I/O缓冲电路150和第二I/O缓冲电路250分别连接至第一半导体芯片100的内部电路105和第二半导体芯片200的内部电路205。例如，第一I/O缓冲电路150和第二I/O缓冲电路250以及内部电路105和205中的每一个可包括电路元件和半导体器件，诸如电阻器、电容器和晶体管。
端子160设置在第一半导体芯片100的内部电路105与第一I/O焊盘110之间，端子260设置在第二半导体芯片200的内部电路205与第二I/O焊盘210之间，并且端子160和端子260可彼此直接电连接。
当第二I/O焊盘210从衬底300的连接端子310接收信号DQ0时，可根据芯片选择信号CS将信号DQ0递送至第一半导体芯片100的内部电路105或第二半导体芯片200的内部电路205。
当芯片选择信号CS选择第二半导体芯片200时，第二半导体芯片200可经由包括第二I/O焊盘210、第二I/O缓冲电路250、端子260和内部电路205的路径将信号和/或数据发送至衬底300并从衬底300接收信号和/或数据。
当芯片选择信号CS选择第一半导体芯片100时，第一半导体芯片100可经由包括第二I/O焊盘210、第二I/O缓冲电路250、端子260、端子160和内部电路105的路径将信号和/或数据发送至衬底300并从衬底300接收信号和/或数据。因此，在这种情况下，第一I/O焊盘110和第一I/O缓冲电路150可处于禁用状态。
如上所述，第一半导体芯片100可经由第二半导体芯片200将信号和/或数据发送至衬底300并从衬底300接收信号和/或数据。
图4A是示出根据一个示例性实施例的第一半导体芯片100和衬底300的平面图，图4B是示出根据一个示例性实施例的第一半导体芯片100和衬底300的透视图。
参照图4A和图4B，第一半导体芯片100设置在衬底300上。包括邻近第一半导体芯片100的中心线C对称地排列为两列的I/O焊盘的第一I/O焊盘组110可设置在第一半导体芯片100的有源表面上。每个I/O焊盘组110可包括多个I/O焊盘。尽管在图4A和图4B中仅示出了四个焊盘，但是在每一列中可包括额外的焊盘。
第一路由再分配布线120(本文中更一般地称作路由分配线路120)可沿着与第一半导体芯片100的中心线C平行的两个边缘设置。第一路由再分配布线120可连接至第一路由端子130和第二路由端子140。彼此直接连接或组合以形成单个导电部件的一个或多个导电部件可被称作导电性内部连线。因此，第一路由端子130、再分配布线120和第二路由端子140在本文中可被称作导电性内部连线。
各第一路由端子130分别直接电连接至衬底300上的对应连接端子310。例如，第一路由端子130可经由键合线直接电连接至连接端子310。在一个实施例中，第一路由端子130是第一半导体芯片100的表面上的导电焊盘。在一个实施例中，焊盘不连接至第一半导体芯片中的内部电路。然而，本发明构思不限于此。
第二路由端子140可设为将各第一路由再分配布线120分别连接至第二半导体芯片200的对应端子。如图4B所示，在一个实施例中，第二路由端子140包括凸块。例如，在某些实施例中，按照相似方式示出的这些和其它路由端子可包括可按照一对一方式电连接和物理连接至其它路由端子的导电材料。例如，第二路由端子140可包括焊接材料，所述焊接材料可被热处理以使得其可物理地键合至由焊接材料形成的另一路由端子或键合至导电焊盘或其它端子。因此可连接两个端子以形成导电性内部连线。在某些实施例中，端子140和其它相似形状的端子的底部具有一定形状，并且由当发生这种热处理时用于在两个芯片之间保持分离的材料形成。然而，本发明构思不限于上述实施例，并且第二路由端子140可由其它导电材料形成，其配置为形成至半导体芯片100和200以及衬底300的其它端子的电连接。
如图4A和图4B所示，第一路由再分配布线120延伸而不与第一半导体芯片100的中心线C交叉，并且可将第一路由端子130连接至第二路由端子140。
虽然在图4A和图4B中示出了衬底300与第一半导体芯片100彼此连接的八对端子，但是本发明构思不限于此。另外，虽然在图4A和图4B中，第一路由再分配布线120的延伸部分暴露于第一半导体芯片100的上表面的外部，但是第一路由再分配布线120的延伸部分可不这样暴露，而是可被例如第一半导体芯片100的钝化层覆盖。
图5A是示出根据一个示例性实施例的第二半导体芯片200的平面图，图5B是示出根据一个示例性实施例的第二半导体芯片200的透视图。
参照图5A和图5B，包括邻近第二半导体芯片200的中心线C对称地排列为两列的I/O焊盘的第二I/O焊盘组210可设置在第二半导体芯片200的有源表面上。
第二路由再分配布线220可分别针对第二I/O焊盘组210布置。第二路由再分配布线220可延伸而不与第二半导体芯片200的中心线C交叉。虽然在图5A和图5B中第二路由再分配布线220的延伸部分暴露于第二半导体芯片200的上表面的外部，但是第二路由再分配布线220的延伸部分可不这样暴露，而是可被例如第二半导体芯片200的钝化层覆盖。
第三路由端子230可设置在从第二I/O焊盘组210延伸的第二路由再分配布线220的端部。在一个实施例中，第三路由端子230物理连接和/或电连接至设置在第一半导体芯片100上的对应的第二路由端子140。因此，当第一半导体芯片100和第二半导体芯片200叠置以使得第一半导体芯片100的有源表面和第二半导体芯片200的有源表面彼此面对时，第二路由端子140的位置和第三路由端子230的位置配置为在相同位置彼此重叠。
考虑全部图4A、图4B、图5A和图5B，从衬底300的连接端子310至第二半导体芯片200的第二I/O焊盘组210的输入和输出路径配置为不与第二半导体芯片200的中心线C交叉。
第一半导体芯片100可包括电连接至第一半导体芯片100的内部电路105的多个第四路由端子160a。第二半导体芯片200可包括电连接至第二半导体芯片200的内部电路205的多个第五路由端子260a。当第一半导体芯片100和第二半导体芯片200叠置以使得第一半导体芯片100的有源表面和第二半导体芯片200的有源表面彼此面对时，多个第四路由端子160a和多个第五路由端子260a可配置为在相同位置彼此重叠。这样，一组端子160a分别与一组端子260a对齐，并连接至那些对应的端子。
在这种情况下，多个第四路由端子160a可直接电连接至与其对应的多个第五路由端子260a。此外，多个第四路由端子160a可直接物理接触与其对应的多个第五路由端子260a。在一个实施例中，每个第四路由端子160a键合至对应的第五路由端子260a，使得端子的至少一部分在物理上被共享。
图6是示出根据一个示例性实施例的第一半导体芯片100和第二半导体芯片200之间的连接关系的分解透视图。图6所示的部件与图4A、图4B、图5A和图5B中示出的那些相同，因此不重复解释它们。
参照图6，通过将第二半导体芯片200关于平行于半导体芯片100和200的中心线C的轴线翻转，可将第一半导体芯片100和第二半导体芯片200配置为使得它们的有源表面彼此面对。在这种情况下，第一半导体芯片100和第二半导体芯片200可配置为使得第一半导体芯片100的第二路由端子140与第二半导体芯片200的第三路由端子230重叠。另外，第一半导体芯片100和第二半导体芯片200可配置为使得第一半导体芯片100的第四路由端子160a与第二半导体芯片200的第五路由端子260a重叠。
在一个实施例中，第一半导体芯片100可与第二半导体芯片200具有相同的大小。例如，半导体芯片100和200的上表面或下表面可具有相同面积。当不同路由端子按照上述方式连接时，半导体芯片100和200可具有对齐的外边缘。
第一半导体芯片100的第一I/O焊盘组110可与第二半导体芯片200的第二I/O焊盘组210设置在相同位置，并且第一I/O焊盘组110的数量与第二I/O焊盘组210的数量相同。第一半导体芯片100的第一I/O焊盘组110和第二半导体芯片200的第二I/O焊盘组210可具有相同的对应功能。然而，虽然第一半导体芯片100的第一I/O焊盘组110和第二半导体芯片200的第二I/O焊盘组210可具有相同的功能，但是第一I/O焊盘组110和第二I/O焊盘组210中的任一个可被禁用，从而在实际使用中不工作。
当第二半导体芯片200放置在第一半导体芯片100上时，第二半导体芯片200可用作主芯片，并且从逻辑观点来看，衬底300可经由第二半导体芯片200与用作从芯片的第一半导体芯片100通信。例如，衬底300可直接与第二半导体芯片200的有源电路部件电通信，并间接与第一半导体芯片100的有源电路部件电通信。
然而，虽然从物理观点来看，衬底300发送或接收的信号/数据可在发送至第一半导体芯片100之后被递送至第二半导体芯片200，但是信号/数据可不直接递送至第一半导体芯片100的内部电路105而是仅可直接递送至第二半导体芯片200。
更详细地说，经由衬底300的连接端子310递送至第一路由端子130的信号/数据经由第一半导体芯片100的第一路由再分配布线120和第二路由端子140被递送至第二半导体芯片200的第三路由端子230。随后，递送至第三路由端子230的信号/数据经由第二路由再分配布线220被递送至第二I/O焊盘210。按照这种方式，衬底300发送的信号/数据被递送至第二半导体芯片200。从第二半导体芯片200发送的信号/数据可按照相反次序被递送至衬底300。
根据诸如联合电子器件工程委员会(Joint E1ectron Device Engi neer i ngCounc i l，JEDEC)的多种标准来规定设置在上衬底300的多个连接端子310的功能和位置，因此，改变多个连接端子310的功能和位置会增加制造成本和制造效率。
基于一个半导体芯片以倒装芯片形式安装在衬底300上的前提来规定设置在衬底300上的多个连接端子310的功能和位置。因此，如图6所示，当直接电连接至衬底300的中央焊盘式半导体芯片的有源表面不面对衬底300而面对与衬底300相对的方向时，用于将中央焊盘式半导体芯片的I/O焊盘连接至衬底的再分配布线被扭转(例如，当从上面看时，它们竖直和水平地彼此重叠)。
图17是用于解释当安装为使其有源表面面对与衬底相对的方向的中央焊盘式半导体芯片被直接电连接至衬底时发生的问题的透视图。
参照图17，半导体芯片P10安装在衬底P30上。如上所述，基于中央焊盘式半导体芯片以倒装芯片形式安装在衬底P30上的前提来使用诸如JEDEC的多种标准。因此，大规模的设计改变会增加制造效率和制造成本。
可基于半导体芯片P10的中心线C将半导体封装件划分为两个部分，即，部分I和部分II。根据所述标准，期望将部分I的I/O焊盘P11连接至设置在衬底P30上的部分II中的连接端子P31。另外，根据所述标准，期望将部分II的I/O焊盘P12连接至设置在衬底P30上的部分I中的连接端子P31。因此，当以倒装芯片形式形成半导体芯片P10时，从I/O焊盘P11和P12延伸出的再分配布线可直接电连接至衬底P30的连接端子P31而不与中心线C交叉。
然而，当如图17所示，半导体芯片P10的有源表面不面对衬底P30而面对与衬底P30相对的方向时，再分配布线P13与中心线C交叉并延伸穿过I/O焊盘P11和P12中的每一个之间的间隔，以将I/O焊盘P11和P12中的每一个连接至基于中心线C布置于半导体芯片P10的相对侧中的对应一个连接端子P31。由于半导体器件的小型化而导致的I/O焊盘P11和P12中的每一个之间的间隔非常窄，因此可穿过所述间隔的再分配布线的数量或每个再分配布线的宽度受到限制。因此，再分配布线的路由的简化是有益的。
在某些公开的实施例中，通过根据参照图4A、图4B、图5A、图5B和图6的描述对衬底300和半导体芯片100和200进行配置可极大地简化再分配布线的路由。
当将信号/数据从衬底300发送至第二半导体芯片200时，信号/数据可经过第一半导体芯片100而不经过第一半导体芯片100的内部电路105或I/O缓冲器150。此外，当将信号/数据从衬底300发送至第二半导体芯片200时，信号/数据可经过第一半导体芯片，但是可在不经过第一半导体芯片100的任何有源装置和/或任何无源装置的情况下直接电发送至第二半导体芯片200。
按照这种方式，当将信号/数据从衬底300发送至第二半导体芯片200或反过来时，可在不与第二半导体芯片200的中心线C物理交叉的情况下发送信号/数据。
当按照这种方式配置第一半导体芯片100和第二半导体芯片200时，第一半导体芯片100还可使用图3的第二I/O缓冲电路250(即第二半导体芯片200的I/O缓冲电路)，但可能不能实现充分的输入和输出缓冲。因此，可将额外的辅助缓冲电路添加至第一半导体芯片100。
图7A和图7B是各自示出根据某些示例性实施例的具有额外的辅助缓冲电路的半导体封装件的电路图。
参照图7A，第一半导体芯片100a还可包括端子160与内部电路105之间的辅助I/O缓冲电路155。辅助I/O缓冲电路155可具有比第一I/O缓冲电路150的缓冲容量更小的缓冲容量。因此，虽然当芯片选择信号CS选择第一半导体芯片100a时第二半导体芯片200的第二I/O缓冲电路250与辅助I/O缓冲电路155串联地连接，但是整体电容量的增加并不大，因此，不妨碍高速操作。
如果第一半导体芯片和第二半导体芯片的类型相同，则可如图7B所示地配置第一和第二半导体芯片的电路。
参照图7B，第一半导体芯片100b和第二半导体芯片200b的电路可配置为使得第一半导体芯片100b和第二半导体芯片200b分别包括辅助I/O缓冲电路155和255。详细地说，第一半导体芯片100b的电路可配置为使得辅助I/O缓冲电路155和内部电路105并联地连接至I/O缓冲电路150。另外，第二半导体芯片200b的电路可配置为使得辅助I/O缓冲电路255和内部电路205并联地连接至I/O缓冲电路250。
图8是概念性地示出根据另一示例性实施例的在y方向上的半导体封装件20的截面的剖视侧视图。
参照图8，第一半导体芯片100c和第二半导体芯片200c分别与图2的第一半导体芯片100和第二半导体芯片200相似，因此，省略对第一半导体芯片100c和第二半导体芯片200c的部件的详细描述。
如图8所示，第二I/O焊盘210可沿着箭头指示的路径直接电连接至衬底300上的对应连接端子310。在这种情况下，连接端子310可不直接电连接至第一半导体芯片100中的半导体器件。具体地说，第二半导体芯片200可用作主芯片，其包括直接电连接至连接端子310的第二I/O焊盘210。第一半导体芯片100可用作从芯片，其不具有直接电连接至连接端子310的半导体器件。
图9A是示出根据一个实施例的第一半导体芯片100c和衬底300的平面图，图9B是示出根据一个实施例的第一半导体芯片100c和衬底300的透视图。
参照图9A和图9B，第一半导体芯片100c设置在衬底300上。包括邻近第一半导体芯片100c的中心线C对称地排列为两列的I/O焊盘的第一I/O焊盘组110可设置在第一半导体芯片100c的有源表面上。
然而，与上述实施例不同的是，未设置第一路由再分配布线或第二路由端子，并且可设置第一路由端子130。
各第一路由端子130分别直接电连接至衬底300上的对应连接端子310。例如，第一路由端子130可经由键合线直接电连接至连接端子310。然而，本发明构思不限于此。
图10A是示出根据一个实施例的第二半导体芯片200c的平面图，图10B是示出根据一个实施例的第二半导体芯片200c的透视图。
参照图10A和图10B，包括邻近第二半导体芯片200c的中心线C对称地排列为两列的I/O焊盘的第二I/O焊盘组210可设置在第二半导体芯片200c的有源表面上。
可分别针对第二I/O焊盘组210设置第二路由再分配布线220。第二路由再分配布线220可延伸而不与第二半导体芯片200c的中心线C交叉。
第三路由端子230可设置在从第二I/O焊盘组210延伸出的第二路由再分配布线200的端部。第三路由端子230物理连接和/或电连接至设置在图9A和图9B的第一半导体芯片100c上的对应第一路由端子130。因此，当第一半导体芯片100c和第二半导体芯片200c叠置以使得第一半导体芯片100c的有源表面和第二半导体芯片200c的有源表面彼此面对时，第一路由端子130的位置和第三路由端子230的位置配置为在相同位置彼此重叠。
第一半导体芯片100c可包括电连接至第一半导体芯片100c的内部电路105的多个第四路由端子160a。第二半导体芯片200c可包括电连接至第二半导体芯片200c的内部电路205的多个第五路由端子260a。当第一半导体芯片100c和第二半导体芯片200c叠置以使得第一半导体芯片100c的有源表面和第二半导体芯片200c的有源表面彼此面对时，多个第四路由端子160a和多个第五路由端子260a可配置为在相同位置彼此重叠。
在这种情况下，多个第四路由端子160a可直接电连接至与其对应的多个第五路由端子260a。此外，多个第四路由端子160a可直接物理接触与其对应的多个第五路由端子260a。
将图9A、图9B、图10A和图10B一起考虑，与图4A、图4B、图5A和图5B的实施例不同的是，经由衬底300的连接端子310递送至第一路由端子130的信号/数据被直接递送至第二半导体芯片200c的第三路由端子230而不经过第一半导体芯片100c的第一路由再分配布线和第二路由端子。随后，递送至第三路由端子230的信号/数据经由第二路由再分配布线220被递送至第二I/O焊盘210。按照这种方式，衬底300发送的信号/数据被递送至第二半导体芯片200c。从第二半导体芯片200c发送的信号/数据可按照相反次序被递送至衬底300。
图11是概念性地示出根据另一示例性实施例的半导体封装件30的剖视侧视图。
参照图11，第一半导体芯片组10a和第二半导体芯片组10b竖直地叠置在衬底300上。第一半导体芯片组10a和第二半导体芯片组10b可通过粘合剂层500彼此结合。粘合剂层500可为包括具有粘合剂特性的材料的层或粘合带。然而，本发明构思不限于此。
第一半导体芯片组10a包括第一半导体芯片100和第二半导体芯片200。在一个实施例中，第一半导体芯片100和第二半导体芯片200的配置与参照图2、图4A、图4B、图5A和图5B描述的那些实质上相同，因此，省略对它们的详细描述。第二半导体芯片组10b可与第一半导体芯片组10a具有相同配置，因此，省略对它们的详细描述。芯片组10a的半导体芯片200的背侧可连接至并粘附至芯片组10b的半导体芯片100的背侧。
经由键合线电连接至第一半导体芯片组10a的第一连接端子312和经由键合线电连接至第二半导体芯片组10b的第二连接端子314可设置在衬底300上。
可替换地，第一半导体芯片组10a和第二半导体芯片组10b可经由键合线电连接至衬底300上的公共连接焊盘。
通过这种配置，可获得高容量和高密度的半导体封装件，而不增大半导体芯片的尺寸(foot print)。
如果使用了根据一个或多个以上公开的实施例的半导体封装件，则简化半导体芯片上的再分配路由，因此，可获得具有高可靠性和高性能的半导体封装件。
图12是包括根据一个示例性实施例的半导体封装件的存储器模块1000的平面图。
具体地说，存储器模块1000可包括印刷电路板1100和多个半导体封装件1200。
多个半导体封装件1200可为或可包括根据上述实施例的半导体封装件。具体地说，半导体封装件1200可包括选自根据上述实施例的半导体封装件中的至少一个。
存储器模块1000可为其中将多个半导体封装件1200仅安装在印刷电路板1100的一个表面上的单列存储器模块(SIMM)或者可为其中将多个半导体封装件1200布置在印刷电路板1100的两个表面上的双列存储器模块(DIMM)。另外，存储器模块1000可为具有分别将信号从外部提供至多个半导体封装件1200的高级存储缓冲器(AMB)的全缓冲DIMM。
图13是一种包括根据一个示例性实施例的半导体封装件的存储器卡2000的示意图。
具体地说，存储器卡2000可配置为使得控制器2100与存储器2200交换电信号。例如，当控制器2100将命令发送至存储器2200时，存储器2200可传输数据。
存储器2200可包括根据一个或多个上述实施例的半导体封装件。具体地说，存储器2200可包括选自根据上述实施例的半导体封装件中的至少一个。
存储器卡2000可包括多种存储器卡，诸如记忆棒卡、智能媒体(SM)卡、安全数位(SD)卡、迷你安全数位(迷你SD)卡和多媒体卡(MMC)。
图14是示出包括根据一个示例性实施例的半导体封装件的存储器装置3200的框图。
参照图14，存储器装置3200包括存储器模块3210。存储器模块3210可包括选自上述半导体封装件中的至少一个。存储器模块3210还可包括其它类型的半导体存储器装置(例如，非易失性存储器装置和/或SRAM装置)。存储器装置3200可包括用于控制主机与存储器模块3210之间的数据交换的存储器控制器3220。
存储器控制器3220可包括控制存储器卡的整体操作的处理单元3222。另外，存储器控制器3220可包括用作处理单元3222的操作存储器的SRAM3221。存储器控制器3220还可包括主机接3223和存储器接3225。主机接3223可包括用于存储器装置3200与主机之间的数据交换的协议。存储器控制器3220可经由存储器接口3225与存储器模块3210连接。存储器控制器3220还可包括误差校验纠正(ECC)模块3224。误差校验纠正模块3224可检测和纠正从存储器模块3210读取的数据的误差。存储器装置3200还可包括存储用于与主机交流的代码数据的ROM装置。存储器装置3200可实现为固态盘(SSD)，其可替代计算机系统的硬盘。
图15是示出包括根据一个示例性实施例的半导体封装件的电子系统4100的框图。
参照图15，电子系统4100可包括控制器4110、输入/输出(I/O)装置4120、存储器装置4130、接口4140和总线4150。控制器4110、I/O装置4120、存储器装置4130和/或接口4140可通过总线4150彼此连接。总线4150是用于数据传输的路径。
控制器4110可包括选自微处理器、数字信号处理器、微控制器和逻辑装置中的至少一个。I/O装置4120可包括键区、键盘和显示装置。存储器装置4130可存储数据和/或命令。存储器装置4130可包括选自上述半导体封装件中的至少一个。另外，存储器装置4130还可包括其它类型的半导体存储器装置(例如，非易失性存储器装置和/或SRAM装置)。接口4140可将数据发送至通信网络或从通信网络接收数据。接口4140可为有线或无线的。例如，接口4140可包括天线或者有线或无线收发器。虽然未在图15中示出，但是电子系统4100还可包括作为操作存储器装置以改进控制器4110的操作的高速DRAM装置和/或SRAM装置。
电子系统4100可应用于个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、数字音乐播放器、存储器卡以及能够无线地接收和/或发送信息的任何类型的电子产品。
图16是示出根据一个实施例的制造和提供半导体封装件的示例性方法1600的流程图。在步骤1610中，制备和提供衬底、第一半导体芯片和第二半导体芯片。例如，可制备和提供诸如在图1至图6中或其它实施例中描述的衬底300之类的衬底。另外，可制备和提供诸如在图1至图6中或其它实施例中描述的第一半导体芯片100和第二半导体芯片200。在步骤1620中，第一半导体芯片(例如，半导体芯片100)安装在衬底(例如，衬底300)上，并执行引线键合以将衬底的端子(例如，310)连接至第一半导体芯片的端子(例如，端子130)。在步骤1630中，将第二半导体芯片与第一半导体芯片对齐并安装在第一半导体芯片上，使得所述两个芯片的有源表面彼此面对。在步骤1640中，第一半导体芯片和第二半导体芯片的对应的端子彼此连接(例如，端子160a和260a，以及端子140和230)。例如，可执行热处理工艺以将第一半导体芯片的端子的一部分键合至第二半导体芯片的端子的一部分。作为步骤1610至1640的结果，多个第一导电性内部连线可将衬底的端子通过第一半导体芯片的端子直接电连接至第二半导体芯片的I/O焊盘，并且多个第二导电性内部连线可将连接至I/O焊盘的第二半导体芯片的内部电路电连接至第一半导体芯片的内部电路。在步骤1650中，将模塑(例如，400)设置在衬底上以覆盖第一和第二半导体芯片，并且衬底的顶表面通过半导体芯片暴露出来。所述模塑可额外地填充衬底与第一半导体芯片之间的部分以及第一半导体芯片与第二半导体芯片之间的部分。
虽然图16的步骤示为按照特定次序发生，但是它们不必要按照该次序执行。例如，在某些实施例中，步骤1630和1640可在步骤1620之前发生。此外，在某些实施例中，步骤1630和1640可基本同时发生。
虽然已经参照本发明的示例性实施例具体显示并描述了本发明，但是应该理解，在不脱离权利要求的精神和范围的情况下，其中可作出各种形式和细节上的修改。

Claims (24)

1.一种半导体封装件，包括：
衬底；以及
设置在所述衬底上的一对半导体芯片，使得所述一对半导体芯片的有源表面彼此面对，
其中所述一对半导体芯片包括第一半导体芯片和第二半导体芯片，所述第一半导体芯片设置为更靠近所述衬底，所述第二半导体芯片设置为更远离所述衬底，并且设置在所述衬底上的多个连接端子通过所述第一半导体芯片直接电连接至设置在所述第二半导体芯片上的多个端子并且电连接至所述第二半导体芯片的一个或多个半导体器件，
其中，所述第一半导体芯片包括邻近所述第一半导体芯片的中心线排列为两列的第一输入/输出(I/O)焊盘组，并且所述第二半导体芯片包括邻近所述第二半导体芯片的中心线排列为两列的第二I/O焊盘组，并且设置在所述第一半导体芯片上的第一I/O焊盘组的位置和功能与设置在所述第二半导体芯片上的第二I/O焊盘组的位置和功能相同。
2.根据权利要求1所述的半导体封装件，其中设置在所述衬底上的多个连接端子不直接电连接至所述第一半导体芯片中的半导体器件。
3.根据权利要求1所述的半导体封装件，其中为了将设置在所述衬底上的多个连接端子直接电连接至设置在所述第二半导体芯片上的多个端子，将设置在所述衬底上的多个连接端子经由所述第一半导体芯片上的第一路由再分配布线电连接至设置在所述第二半导体芯片上的多个端子。
4.根据权利要求3所述的半导体封装件，其中所述第一路由再分配布线将所述第一半导体芯片的多个第一路由端子连接至所述第一半导体芯片的多个对应的第二路由端子，其中所述第一半导体芯片的多个第一路由端子电连接至设置在所述衬底上的对应连接端子，所述第一半导体芯片的多个第二路由端子电连接至设置在所述第二半导体芯片上的对应路由端子。
5.根据权利要求3所述的半导体封装件，其中所述第一路由再分配布线延伸而不与所述第一半导体芯片的中心线交叉。
6.根据权利要求4所述的半导体封装件，其中所述第二半导体芯片包括：
多个第三路由端子，其分别对应于所述多个第二路由端子；以及
第二路由再分配布线，其用于将所述多个第三路由端子分别电连接至所述第二I/O焊盘组的对应I/O焊盘。
7.根据权利要求6所述的半导体封装件，其中当所述第一半导体芯片的有源表面和所述第二半导体芯片的有源表面彼此面对时，所述多个第二路由端子和所述多个第三路由端子彼此重叠。
8.根据权利要求6所述的半导体封装件，其中所述第二路由再分配布线延伸而不与所述第二半导体芯片的中心线交叉。
9.根据权利要求1所述的半导体封装件，其中所述第一半导体芯片包括第一I/O缓冲电路，其用于缓冲从外部电路输入或输出至外部电路的信号，所述第二半导体芯片包括第二I/O缓冲电路，其用于缓冲从外部电路输入或输出至外部电路的信号，所述第二I/O缓冲电路可操作地连接至所述衬底，并且禁用所述第一I/O缓冲电路。
10.根据权利要求9所述的半导体封装件，其中所述第一半导体芯片配置为经由所述第二I/O缓冲电路输入或输出信号。
11.根据权利要求10所述的半导体封装件，其中所述第一半导体芯片包括电连接至所述第一半导体芯片的内部电路的多个第四路由端子，所述第二半导体芯片包括电连接至所述第二半导体芯片的内部电路的多个第五路由端子，所述多个第四路由端子直接电连接至所述多个第五路由端子，并且所述第一半导体芯片通过所述多个第四路由端子和所述多个第五路由端子电连接至所述第二半导体芯片的第二I/O缓冲电路，以便经由所述第二I/O缓冲电路输入或输出信号。
12.根据权利要求10所述的半导体封装件，其中所述第一半导体芯片还包括其缓冲容量比所述第二I/O缓冲电路的缓冲容量更小的辅助缓冲电路，以便经由所述第二I/O缓冲电路输入或输出信号。
13.根据权利要求9所述的半导体封装件，其中所述第二I/O焊盘组的I/O焊盘直接电连接至对应于所述I/O焊盘中的每一个的所述第二I/O缓冲电路而不电连接至任何其它I/O缓冲电路。
14.根据权利要求1所述的半导体封装件，其中所述第二半导体芯片的一个或多个半导体器件电连接至设置在所述衬底上的多个连接端子而不使用贯穿衬底的过孔。
15.一种半导体封装件，包括：
衬底；以及
设置在所述衬底上的一对半导体芯片，使得所述一对半导体芯片的有源表面彼此面对，
其中所述一对半导体芯片包括从芯片和主芯片，所述从芯片设置为更靠近所述衬底，所述主芯片设置为更远离所述衬底，所述主芯片是中央焊盘式半导体芯片，其中多个I/O焊盘邻近所述主芯片的中心线对称地排列为两列，并且用于在所述主芯片的多个I/O焊盘与所述衬底之间发送和接收信号的布线不与所述中心线交叉。
16.根据权利要求15所述的半导体封装件，其中所述从芯片包括邻近所述从芯片的中心线对称地排列为两列的多个第一I/O焊盘，所述主芯片的多个I/O焊盘是多个第二I/O焊盘，并且所述多个第一I/O焊盘的位置和功能与所述多个第二I/O焊盘的位置和功能相同。
17.根据权利要求16所述的半导体封装件，其中所述多个第二I/O焊盘直接电连接至设置在所述衬底上的多个连接端子。
18.根据权利要求16所述的半导体封装件，其中所述多个第二I/O焊盘经由形成在所述从芯片上的第一路由再分配布线电连接至设置在所述衬底上的多个连接端子。
19.根据权利要求18所述的半导体封装件，其中所述第一路由再分配布线将多个第一路由端子连接至多个第二路由端子，其中所述多个第一路由端子电连接至设置在所述衬底上的对应连接端子，所述多个第二路由端子电连接至设置在所述主芯片上的对应端子。
20.根据权利要求19所述的半导体封装件，其中所述主芯片包括：
多个第三路由端子，其分别对应于所述多个第二路由端子；以及
第二路由再分配布线，其用于将所述多个第三路由端子分别电连接至所述第二I/O焊盘的对应I/O焊盘。
21.根据权利要求20所述的半导体封装件，其中所述主芯片的尺寸和所述从芯片的尺寸实质上彼此相同。
22.根据权利要求19所述的半导体封装件，其中所述多个第一路由端子通过利用键合线直接电连接至设置在所述衬底上的对应连接端子。
23.根据权利要求19所述的半导体封装件，其中所述主芯片包括缓冲电路，其用于缓冲从外部电路输入和输出至外部电路的信号，并且所述从芯片配置为经由所述主芯片的缓冲电路输入或输出信号。
24.根据权利要求15所述的半导体封装件，其中所述两列中的每一列包括至少四个I/O焊盘。
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