KR20220006295A - 반도체 패키지 - Google Patents

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KR20220006295A
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서현철
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에스케이하이닉스 주식회사
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Abstract

반도체 패키지가 제공된다. 본 발명의 일 실시예에 따른 반도체 패키지는, 제1 면에 형성된 노멀 접속 전극 및 측정 접속 전극을 포함하는 반도체 칩; 및 상기 제1 면과 마주하는 면에 형성되고, 상기 노멀 접속 전극과 접속하는 노멀 기판 패드, 및 상기 측정 접속 전극과 접속하는 측정 기판 패드를 포함하는 기판을 포함하고, 상기 측정 접속 전극은, 제1 방향의 양측 가장자리 영역에 각각 형성된 제1 및 제2 가장자리 측정 접속 전극과, 상기 제1 방향의 중앙 영역에 상기 제1 방향으로 서로 이격하여 배열된 제1 및 제2 중앙 측정 접속 전극을 포함하고, 상기 측정 기판 패드는, 상기 제1 및 제2 중앙 측정 접속 전극과 동시에 접속하도록 상기 제1 및 제2 중앙 측정 접속 전극의 배열 방향에서 장변을 갖는 중앙 측정 기판 패드, 상기 제1 가장자리 측정 접속 전극과 접속하면서 상기 중앙 측정 기판 패드와 교차하는 장변을 갖는 제1 가장자리 측정 기판 패드, 및 상기 제2 가장자리 측정 접속 전극과 접속하면서 상기 중앙 측정 기판 패드와 교차하는 장변을 갖는 제2 가장자리 측정 기판 패드를 포함하고, 상기 제1 가장자리 측정 접속 전극과 상기 제1 중앙 측정 접속 전극은 전기적으로 연결되고, 상기 제2 가장자리 측정 접속 전극과 상기 제2 중앙 측정 접속 전극은 전기적으로 연결될 수 있다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 특허 문헌은 반도체 패키지에 관한 것으로, 보다 상세하게는 기판 상에 반도체 칩이 실장된 반도체 패키지에 관한 것이다.
반도체 칩은 기판 상에 다양한 방식으로 실장될 수 있다. 일례로서, 반도체 칩의 접속 전극을 기판의 표면에 형성된 패드에 부착시키는 방식 예컨대, 플립 칩 본딩(flip chip bonding) 방식이 이용될 수 있다.
플립 칩 본딩 공정에서 반도체 칩의 접속 전극이 기판 패드와 체결되었는지 확인하기 위해, 다양한 방법이 이용될 수 있다.
본 발명의 실시예들이 해결하고자 하는 과제는, 반도체 칩과 기판 사이의 접속 불량을 용이하고 정확하게 검출할 수 있는 반도체 패키지를 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 패키지는, 제1 면에 형성된 노멀 접속 전극 및 측정 접속 전극을 포함하는 반도체 칩; 및 상기 제1 면과 마주하는 면에 형성되고, 상기 노멀 접속 전극과 접속하는 노멀 기판 패드, 및 상기 측정 접속 전극과 접속하는 측정 기판 패드를 포함하는 기판을 포함하고, 상기 측정 접속 전극은, 제1 방향의 양측 가장자리 영역에 각각 형성된 제1 및 제2 가장자리 측정 접속 전극과, 상기 제1 방향의 중앙 영역에 상기 제1 방향으로 서로 이격하여 배열된 제1 및 제2 중앙 측정 접속 전극을 포함하고, 상기 측정 기판 패드는, 상기 제1 및 제2 중앙 측정 접속 전극과 동시에 접속하도록 상기 제1 및 제2 중앙 측정 접속 전극의 배열 방향에서 장변을 갖는 중앙 측정 기판 패드, 상기 제1 가장자리 측정 접속 전극과 접속하면서 상기 중앙 측정 기판 패드와 교차하는 장변을 갖는 제1 가장자리 측정 기판 패드, 및 상기 제2 가장자리 측정 접속 전극과 접속하면서 상기 중앙 측정 기판 패드와 교차하는 장변을 갖는 제2 가장자리 측정 기판 패드를 포함하고, 상기 제1 가장자리 측정 접속 전극과 상기 제1 중앙 측정 접속 전극은 전기적으로 연결되고, 상기 제2 가장자리 측정 접속 전극과 상기 제2 중앙 측정 접속 전극은 전기적으로 연결될 수 있다.
본 발명의 실시예들의 반도체 패키지에 의하면, 반도체 칩과 기판 사이의 접속 불량을 용이하고 정확하게 검출할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 패키지의 반도체 칩을 설명하기 위한 평면도이다.
도 1b는 도 1a의 A-A' 선에 따른 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지의 기판을 보여주는 평면도이다.
도 3a는 도 1a 및 도 1b의 반도체 칩이 도 2의 기판 상에 실장된 상태의 반도체 패키지를 보여주는 평면도이다.
도 3b는 도 3a의 B-B' 선에 따른 단면도이다.
도 4a 내지 도 4e는 반도체 칩(100)과 기판(200) 사이의 정렬을 설명하기 위한 도면이다.
도 5a는 본 발명의 다른 일 실시예에 따른 반도체 패키지의 반도체 칩을 설명하기 위한 평면도이다.
도 5b는 도 5a의 C-C' 선에 따른 단면도이다.
도 6은 본 발명의 다른 일 실시예에 따른 반도체 패키지를 보여주는 평면도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
이하, 도 1a 내지 도 3b를 참조하여 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기로 한다.
도 1a는 본 발명의 일 실시예에 따른 반도체 패키지의 반도체 칩을 설명하기 위한 평면도이고, 도 1b는 도 1a의 A-A' 선에 따른 단면도이다. 도 2는 본 발명의 일 실시예에 따른 반도체 패키지의 기판을 보여주는 평면도이다. 도 3a는 도 1a 및 도 1b의 반도체 칩이 도 2의 기판 상에 실장된 상태의 반도체 패키지를 보여주는 평면도이고, 도 3b는 도 3a의 B-B' 선에 따른 단면도이다.
먼저, 도 1a 및 도 1b를 참조하면, 본 실시예의 반도체 칩(100)이 제공될 수 있다. 반도체 칩(100)은, 바디부(110), 및 바디부(110)의 제1 면(111) 상에 부착되고 반도체 칩(100)과 전기적으로 연결되는 복수의 접속 전극(120, 130)을 포함할 수 있다.
바디부(110)는 제1 면(111), 제1 면(111)과 마주하는 제2 면(112), 및 제1 면(111)과 제1 면(112)을 잇는 측면을 포함할 수 있다. 도 1b에는, 제1 면(111)이 위를 향하고 제2 면(112)이 아래를 향하도록 배치된 반도체 칩(100)이 도시되어 있으나, 제1 면(111)과 제2 면(112)의 상대적인 위치는 변형될 수 있다. 예컨대, 반도체 칩(100)을 후술하는 기판(도 2 내지 도 3b의 '200' 참조)에 실장시, 제1 면(111)이 아래로 향하는 상태에서 반도체 칩(100)이 실장될 수 있다. 도 1a의 평면도는 제1 면(111)을 보여주는 평면도이다.
바디부(110)는 반도체 칩(100)의 요구되는 기능을 수행하기 위한 다층 배선 구조를 포함할 수 있다. 본 실시예에서는, 설명의 편의를 위하여, 다층 배선 구조 중 배선층(L1)만 도시하였다. 배선층(L1)은 제1 면(111)과 동일한 레벨에 위치하는 일면을 가질 수 있고, 접속 전극(120, 130)과 접촉할 수 있다. 도 1b에서와 같이 제1 면(111)이 위를 향하도록 반도체 칩(100)이 배치된 상태에서, 배선층(L1)은 다층 배선 구조 중 최상부에 위치하는 배선층일 수 있다. 이 배선층(L1)은 다양한 형태를 갖는 복수의 도전 패턴을 포함할 수 있다(도 1a 및 도 1b의 113, 114, 115 참조). 이들 도전 패턴에 대하여는 접속 전극(120, 130)을 설명하면서 함께 설명하기로 한다.
바디부(110)의 제1 면(111) 상에는, 제1 면(111)을 덮으면서 배선층(L1)의 일부를 노출시키는 개구를 갖는 절연층(140)이 형성될 수 있다. 접속 전극(120, 130)은 이 개구를 통하여 배선층(L1)에 접속할 수 있다. 절연층(140)의 개구에 의하여 노출되는 배선층(L1)의 일부를 패드라 할 수 있다. 이들 패드에 대하여는 접속 전극(120, 130)을 설명하면서 함께 설명하기로 한다.
접속 전극(120, 130)는 노멀 접속 전극(120) 및 측정 접속 전극(130)를 포함할 수 있다.
노멀 접속 전극(120)은 반도체 칩(100)의 동작에 필요한 신호, 전원 등이 인가되는 접속 전극일 수 있다. 본 실시예에서, 복수의 노멀 접속 전극(120)은, 평면상 제1 열(R1) 및 제2 열(R2)로 배열될 수 있다. 제1 열(R1) 및 제2 열(R2)은 각각 제1 방향을 따라 일렬로 배열되는 복수의 노멀 접속 전극(120)을 포함할 수 있다. 제1 열(R1) 및 제2 열(R2)은 제2 방향에서 서로 이격하여 배열될 수 있다. 제1 열(R1) 및 제2 열(R2)에 포함되는 노멀 접속 전극(120)의 개수는 서로 상이할 수 있다. 제1 열(R1) 및 제2 열(R2)은 제2 방향에서 반도체 칩(100)의 중앙 영역에 위치할 수 있다. 참고로, 중앙 영역은, 반도체 칩(100)의 제2 방향의 양측 가장자리 영역 - 반도체 칩(100)의 제2 방향의 양 측면으로부터 반도체 칩(100)의 제2 방향의 폭의 절반 미만에 해당하는 거리까지의 영역 - 을 제외한 나머지 영역을 의미할 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 노멀 접속 전극(120)의 개수, 위치, 배열 등은 다양하게 변형될 수 있다.
배선층(L1) 중 노멀 접속 전극(120)과 접속하는 도전 패턴을 이하, 노멀 도전 패턴(113)이라 하기로 한다. 또한, 노멀 도전 패턴(113) 중 절연층(140)에 형성된 개구에 의해 노출되는 부분을 이하, 노멀 패드(113P)라 하기로 한다. 노멀 접속 전극(120)은 노멀 패드(113P)와 직접 또는 간접적으로 접촉함으로써 노멀 도전 패턴(113)에 전기적으로 연결될 수 있다. 노멀 도전 패턴(113)은 바디부(110)의 다층 배선 구조의 일부로서, 노멀 접속 전극(120)으로 신호를 전달하거나, 전원을 공급할 수 있다. 도 1a의 평면도에는 노멀 도전 패턴(113) 및 노멀 패드(113P)의 도시는 생략하였다. 그러나, 노멀 도전 패턴(113)은 신호, 전원 등의 전달을 위하여 다양한 평면 형상을 가질 수 있다. 노멀 패드(113P)는 노멀 접속 전극(120)과 각각과 중첩하면서 그보다 약간 더 큰 평면 형상을 가질 수 있다. 노멀 접속 전극(120)과 마찬가지로, 노멀 패드(113P)도 반도체 칩(100)의 중앙 영역에 배치되므로, 반도체 칩(100)은 센터-패드 타입(center-pad type)의 반도체 칩이라 할 수 있다.
측정 접속 전극(130)은 노멀 접속 전극(120)과 후술하는 노멀 기판 패드(220) 사이의 접속이 정상적으로 이루어졌는지를 검출하기 위한 접속 전극일 수 있다. 여기서, 측정 접속 전극(130)은 노멀 접속 전극(120)과 인접하게 배치되되, 제1 반도체 칩(100)의 영역별로 배치될 수 있다. 보다 구체적으로 설명하면 아래와 같다.
전술한 바와 같이 복수의 노멀 접속 전극(120)은 제1 열(R1) 및 제2 열(R2)로 제1 방향을 따라 배열될 수 있다. 이때, 제1 방향에서, 복수의 노멀 접속 전극(120)이 배열되는 영역 중 양측 가장자리 영역을 제1 가장자리 영역(ER1) 및 제2 가장자리 영역(ER2)이라 하고, 제1 가장자리 영역(ER1)과 제2 가장자리 영역(ER2) 사이를 중앙 영역(CR)이라 할 수 있다. 제1 가장자리 영역(ER1)은, 반도체 칩(100)의 제1 방향의 일 측면에서 가장 가까운 노멀 접속 전극(120)으로부터, 제1 방향에서 복수의 노멀 접속 전극(120)이 배열되는 영역의 폭의 절반 미만에 해당하는 거리까지의 영역일 수 있다. 제2 가장자리 영역(ER2)은, 반도체 칩(100)의 제1 방향의 타 측면에서 가장 가까운 노멀 접속 전극(120)으로부터 제1 방향에서 복수의 노멀 접속 전극(120)이 배열되는 영역의 폭의 절반 미만에 해당하는 거리까지의 영역일 수 있다.
이러한 경우, 측정 접속 전극(130)은 제1 가장자리 영역(ER1)에 배치되는 제1 가장자리 측정 접속 전극(130E1), 중앙 영역(CR)에 배치되는 제1 및 제2 중앙 측정 접속 전극(130C1, 130C2), 및 제2 가장자리 영역(ER2)에 배치되는 제2 가장자리 측정 접속 전극(130E2)를 포함할 수 있다. 제1 및 제2 가장자리 측정 접속 전극(130E1, 130E2)은 제2 방향에서 제1 및 제2 열(R1, R2)의 양측에 각각 배치될 수 있다. 도 1a의 평면도에서, 제1 가장자리 측정 접속 전극(130E1)은 제2 열(R2)의 우측에 배치되고 제2 가장자리 측정 접속 전극(130E2)은 제1 열(R1)의 좌측에 배치되나, 본 개시가 이에 한정되는 것은 아니다. 다른 실시예에서, 제1 가장자리 측정 접속 전극(130E1)이 제1 열(R1)의 좌측에 배치되고 제2 가장자리 측정 접속 전극(130E2)이 제2 열(R2)의 우측에 배치될 수도 있다. 제1 및 제2 중앙 측정 접속 전극(130C1, 130C2)은 제2 방향에서 제1 열(R1)과 제2 열(R2)의 사이에 배치될 수 있다. 제1 및 제2 중앙 측정 접속 전극(130C1, 130C2)은 제1 방향을 따라 소정 간격 이격하여 배열될 수 있다.
배선층(L1) 중 제1 가장자리 측정 접속 전극(130E1) 및 제1 중앙 측정 접속 전극(130C1)와 접속하여 이들을 연결시키는 도전 패턴을 이하, 제1 측정 도전 패턴(114)이라 하기로 한다. 제1 측정 도전 패턴(114)은 제1 가장자리 측정 접속 전극(130E1)과 제1 중앙 측정 접속 전극(130C1) 사이에서 연장하는 라인 형상을 가질 수 있다. 제1 측정 도전 패턴(114)의 양 단부는 절연층(140)에 형성된 개구에 의하여 각각 노출될 수 있고, 이 노출된 부분을 제1 측정 패드(114P)라 할 수 있다. 제1 측정 패드(114P) 중 제1 가장자리 측정 접속 전극(130E1)과 접속하는 패드를 제1 가장자리 측정 패드(114PE)라 하고, 제1 중앙 측정 접속 전극(130C1)와 접속하는 패드를 제1 중앙 측정 패드(114PC)라 하기로 한다.
또한, 배선층(L1) 중 제2 가장자리 측정 접속 전극(130E2) 및 제2 중앙 측정 접속 전극(130C2)과 접속하여 이들을 연결시키는 도전 패턴을 이하, 제2 측정 도전 패턴(115)이라 하기로 한다. 제2 측정 도전 패턴(115)은 제2 가장자리 측정 접속 전극(130E2)과 제2 중앙 측정 접속 전극(130C2) 사이에서 연장하는 라인 형상을 가질 수 있다. 도 3b를 더 참조하면, 제2 측정 도전 패턴(115)의 양 단부는 절연층(140)에 형성된 개구에 의하여 각각 노출될 수 있고, 이 노출된 부분을 제2 측정 패드(115P)라 할 수 있다. 제2 측정 패드(115P) 중 제2 가장자리 측정 접속 전극(130E2)과 접속하는 패드를 제2 가장자리 측정 패드(115PE)라 하고, 제2 중앙 측정 접속 전극(130C2)와 접속하는 패드를 제2 중앙 측정 패드(115PC)라 하기로 한다.
노멀 도전 패턴(113), 제1 측정 도전 패턴(114) 및 제2 측정 도전 패턴(115)은 도 1b의 수직 방향 즉, 반도체 칩(100)의 두께 방향에서 동일한 레벨에 위치할 수 있다. 또한, 노멀 도전 패턴(113), 제1 측정 도전 패턴(114) 및 제2 측정 도전 패턴(115)은 물리적 및 전기적으로 분리될 수 있다. 도 1a의 평면도에서 노멀 도전 패턴(113)의 형상에 대한 예시가 없으나, 제1 측정 도전 패턴(114) 및 제2 측정 도전 패턴(115)은 노멀 도전 패턴(113)을 우회하여 전기적으로 분리될 수 있도록 다양한 방향으로 구부러지는 라인 형상을 가질 수 있다.
본 실시예에서, 노멀 접속 전극(120) 및 측정 접속 전극(130)은 도전성 범프일 수 있다. 또한, 본 실시예에서 평면상 노멀 접속 전극(120) 및 측정 접속 전극(130)이 사각 형상을 갖는 것으로 도시되었다. 다만, 설명의 편의를 위하여 사각 형상의 두께를 달리하였다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 노멀 접속 전극(120) 및 측정 접속 전극(130)은 다양한 형상을 갖는 도전체일 수 있다. 일례로서, 노멀 접속 전극(120) 및 측정 접속 전극(130)은 솔더 범프나 솔더층이 금속 필라(pillar) 위에 형성된 금속 필라 범프일 수 있다,
다음으로, 도 2를 참조하면, 본 실시예의 기판(200)이 제공될 수 있다. 기판(200)은 전원 공급 또는 신호 전달을 위한 회로 및/또는 배선 구조를 갖는 반도체 패키지용 기판일 수 있다. 예컨대, 기판(200)은 인쇄 회로 기판(Printed Circuit Board: PCB)일 수 있다.
도 1a, 도 1b 및 도 2를 함께 참조하면, 기판(200)은 반도체 칩(100)의 제1 면(111)과 대향할 제1 면(201)을 가질 수 있다. 기판(200)의 제1 면(201)에는 반도체 칩(100)의 접속 전극(120, 130)을 기판(200)과 전기적으로 연결시키기 위한 기판 패드들(220, 230)이 형성될 수 있다. 참고로, 기판 패드는, 기판(200)을 다른 구성 요소와 접속시키기 위하여 기판(200)의 제1 면(201)을 통하여 노출되는 전기 전도성 요소 또는 단자를 의미할 수 잇다. 도 3b를 더 참조하면, 본 실시예에서는 기판 패드(220, 230)가 기판(200) 내에 매립되면서 일면이 제1 면(201)과 동일한 레벨에 위치함으로써 노출되는 것으로 도시되었으나, 본 개시가 이에 한정되는 것은 아니다. 다른 실시예에서, 기판 패드(220, 230)의 일부 또는 전부는 기판(200)의 제1 면(201) 상으로 돌출될 수도 있다.
기판 패드(220, 230)는 반도체 칩(100)의 노멀 접속 전극(120)과 접속하는 노멀 기판 패드(220), 및 반도체 칩(100)의 측정 접속 전극(130)과 접속하는 측정 기판 패드(230)를 포함할 수 있다.
노멀 기판 패드(220)는 기판(200)의 회로 및/또는 배선 구조의 일부일 수 있다. 일례로서, 노멀 기판 패드(220)는 플립 칩 본딩을 위한 본딩 패드일 수 있다. 노멀 기판 패드(220)는 노멀 접속 전극(120)과 일대일 대응으로 접속할 수 있다. 그에 따라, 노멀 기판 패드(220)는 노멀 접속 전극(120)과 동일하게 배열될 수 있다. 예컨대, 노멀 기판 패드(220)는 제2 방향에서 기판(200)의 중앙에, 제1 방향을 따라 배열되되 2개의 열로 배열될 수 있다. 본 실시예에서, 평면상 노멀 기판 패드(220)는 제1 방향의 단변 및 제2 방향의 장변을 갖는 바 형상을 가지나, 본 개시가 이에 한정되는 것은 아니다. 노멀 기판 패드(220)의 평면 형상은 노멀 접속 전극(120)와의 접속이 용이하도록 다양하게 변형될 수 있다. 도시되지 않았으나, 노멀 기판 패드(220)의 한쪽 또는 양쪽 단부는 기판의 회로 및/또는 배선구조와 연결되어 신호를 전달하거나, 전원을 공급하는 경로를 제공할 수 있다.
측정 기판 패드(230)는, 노멀 기판 패드(220) 및 이를 포함하는 기판(200)의 회로 및/또는 배선 구조와 별개로 형성될 수 있다. 즉, 측정 기판 패드(230)는 기판(200)의 회로 및/또는 배선 구조와 이격하면서 전기적으로 분리될 수 있다. 또한, 측정 기판 패드(230)는 노멀 기판 패드(220)와 상이한 물질로 형성되거나 상이한 두께를 갖도록 형성될 수도 있다. 일례로서, 측정 기판 패드(230)는 리드(lead)일 수 있다.
측정 기판 패드(230)는 제1 가장자리 측정 접속 전극(130E1)과 접속하는 제1 가장자리 측정 기판 패드(230E1), 제1 및 제2 중앙 측정 접속 전극(130C1, 130C2)과 동시에 접속하는 중앙 측정 기판 패드(230C), 및 제2 가장자리 측정 접속 전극(130E2)과 접속하는 제2 가장자리 측정 기판 패드(230E2)를 포함할 수 있다.
중앙 측정 기판 패드(230C)는 제1 및 제2 중앙 측정 접속 전극(130C1, 130C2)과 중첩하면서 이들을 연결하는 형상을 가질 수 있다. 전술한 바와 같이, 제1 및 제2 중앙 측정 접속 전극(130C1, 130C2)은 제1 방향으로 서로 이격하여 배열될 수 있다. 그에 따라, 중앙 측정 기판 패드(230C)는 제1 방향의 장변 및 제2 방향의 단변을 갖는 바 형상을 가질 수 있다.
제1 가장자리 측정 기판 패드(230E1)는 제1 가장자리 측정 접속 전극(130E1)과 중첩하면서, 제2 방향의 장변을 갖는 바 형상을 가질 수 있다. 즉, 제1 가장자리 측정 기판 패드(230E1)의 장변은 중앙 측정 기판 패드(230C)의 장변과 직교할 수 있다. 제2 가장자리 측정 기판 패드(230E2)는 제2 가장자리 측정 접속 전극(130E2)과 중첩하면서, 제2 방향의 장변을 갖는 바 형상을 가질 수 있다. 즉, 제2 가장자리 측정 기판 패드(230E2)의 장변 또한 중앙 측정 기판 패드(230C)의 장변과 직교할 수 있다. 제1 및 제2 가장자리 측정 기판 패드(230E1, 230E2)를 중앙 측정 기판 패드(230C)와 직교하게 하는 이유는, 반도체 칩(100)과 기판(200) 사이의 오정렬 및 그로 인한 반도체 칩(100)과 기판(200) 사이의 접속 불량을 검출하기 위한 것일 수 있다. 이에 대하여는 도 4a 내지 도 4e를 참조하여 후술하기로 한다.
한편, 제1 및 제2 가장자리 측정 기판 패드(230E1, 230E2)의 단부에는 제1 및 2 측정 단자(231, 232)가 각각 연결될 수 있다. 제1 및 제2 측정 단자(231, 232)는, 전류 검출을 위한 프로브(probe) 등의 접촉을 위하여 기판 패드보다 상대적으로 큰 사이즈의 평판 형상을 가질 수 있다. 이때, 제1 및 제2 측정 단자(231, 232)는 제1 및 제2 가장자리 측정 기판 패드(230E1, 230E2)와 이격할 수 있다. 제1 및 제2 가장자리 측정 기판 패드(230E1, 230E2)의 위치는 반도체 칩(100)의 제1 및 제2 가장자리 측정 접속 전극(130E1, 130E2)의 위치에 따라 결정되는 반면, 제1 및 제2 측정 단자(231, 232)는 프로브 등의 접촉을 위하여 반도체 칩(100)과 중첩되지 않는 영역에 형성되기 때문이다. 이러한 경우, 제1 가장자리 측정 기판 패드(230E1)로부터 제1 측정 단자(231)까지 연장하는 제1 연장부(235), 및 제2 가장자리 측정 기판 패드(230E2)로부터 제2 측정 단자(232)까지 더 연장하는 제2 연장부(236)가 더 형성될 수 있다. 제1 연장부(235) 및 제2 연장부(236)는 제1 및 제2 가장자리 측정 기판 패드(230E1, 230E2)의 장변 방향과 무관하게 제1 및 제2 측정 단자(231, 232)를 향하여 연장할 수 있다. 본 실시예에서 제1 연장부(235) 및 제2 연장부(236)는 제1 방향으로 연장할 수 있다. 제1 연장부(235) 및 제2 연장부(236)는 제1 및 제2 가장자리 측정 기판 패드(230E1, 230E2)와 일체로 형성되는 리드일 수 있다.
다음으로, 도 3a 및 도 3b를 참조하면, 도 1a 및 도 1b의 반도체 칩(100)이 도 2의 기판(200) 상에 실장될 수 있다. 반도체 칩(100)은 제1 면(111)이 기판(200)을 향하는 상태로 기판(200) 상에 실장되기 때문에, 이 상태에서 노멀 접속 전극(120) 및 측정 접속 전극(130)의 제2 방향의 위치는 도 1a와 반대일 수 있다. 즉, 노멀 접속 전극(120) 및 측정 접속 전극(130)의 좌우 위치가 반전될 수 있다.
반도체 칩(100)의 노멀 접속 전극(120)은 기판(200)의 대응하는 노멀 기판 패드(220)와 접속할 수 있다. 반도체 칩(100)의 측정 접속 전극(130)은 기판(200)의 대응하는 측정 기판 패드(230)와 접속할 수 있다. 보다 구체적으로, 제1 가장자리 측정 접속 전극(130E1)은 제1 가장자리 측정 기판 패드(230E1)와 접속하고, 제1 및 제2 중앙 측정 접속 전극(130C1, 130C2)은 중앙 측정 기판 패드(230C)와 동시에 접속하고, 제2 가장자리 측정 접속 전극(130E2)은 제2 가장자리 측정 기판 패드(230E2)와 접속할 수 있다.
여기서, 제1 가장자리 측정 접속 전극(130E1) 및 제1 중앙 측정 접속 전극(130C1)은 제1 측정 도전 패턴(114)에 의해 서로 연결될 수 있고, 제2 가장자리 측정 접속 전극(130E2) 및 제2 중앙 측정 접속 전극(130C2)은 제2 측정 도전 패턴(115)에 의하여 서로 연결될 수 있다. 그 결과, 제1 측정 단자(231), 제1 연장부(235), 제1 가장자리 측정 기판 패드(230E1), 제1 가장자리 측정 접속 전극(130E1), 제1 측정 도전 패턴(114), 제1 중앙 측정 접속 전극(130C1), 중앙 측정 기판 패드(230C), 제2 중앙 측정 접속 전극(130C2), 제2 측정 도전 패턴(115), 제2 가장자리 측정 접속 전극(130E2), 제2 가장자리 측정 기판 패드(230E2), 제2 연장부(236) 및 제2 측정 단자(232)의 데이지 체인(daisy chain) 방식의 연결 구조가 형성될 수 있다. 이러한 연결 구조를 통한 전류 흐름(도 3b의 점선 화살표 참조)이 형성되었는지를 판별하여, 전류 흐름이 형성되었다면 반도체 칩(100)과 기판(200) 사이의 접속, 보다 구체적으로는, 노멀 접속 전극(120)과 노멀 기판 패드(220) 사이의 접속이 정상적으로 이루어졌는지를 검출할 수 있다. 반면, 전류 흐름이 형성되지 않는다면, 반도체 칩(100)과 기판(200) 사이의 접속이 정상적으로 이루어지지 않았음을 검출할 수 있다.
이상으로 설명한 실시예에 의하면, 반도체 칩(100)의 접속 전극(120, 130)을 기판(200)의 기판 패드(220, 230)와 접속시킨 상태에서, 반도체 칩(100)과 기판(200) 사이의 접속 불량을 검출할 수 있으므로, 불량 검출이 용이하고 비용이 최소화될 수 있다. 또한, 복수의 반도체 칩(100)이 존재하는 경우, 샘플링하여 불량을 검출하는 대신, 복수의 반도체 칩(100) 전부의 불량 검출이 가능한 장점이 있다.
한편, 본 실시예에서는, 기판(200)의 제1 가장자리 측정 기판 패드(230E1) 및 제2 가장자리 측정 기판 패드(230E)는 제2 방향의 장변을 갖는 반면, 중앙 측정 기판 패드(230C)는 제1 방향의 장변을 가질 수 있다. 이러한 경우, 반도체 칩(100)과 기판(200) 사이에서 어떠한 방향으로 오정렬이 발생하더라도, 이로 인한 반도체 칩(100)과 기판(200) 사이의 접속 불량을 전부 검출할 수 있다. 이에 대하여는, 도 4a 내지 도 4e를 참조하여 설명하기로 한다.
도 4a 내지 도 4e는 반도체 칩(100)과 기판(200) 사이의 정렬을 설명하기 위한 도면이다. 설명의 편의를 위하여 본 도면에는, 반도체 칩(100)의 아웃라인, 기판(200)의 아웃라인, 측정 접속 전극(130E1, 130C1, 130C2, 130E2), 및 측정 기판 패드(230E1, 230C, 230E2)만을 도시하였다.
도 4a는 반도체 칩(100)과 기판(200)이 정상적으로 정렬된 경우를 보여준다. 이러한 경우, 제1 가장자리 측정 접속 전극(130E1)은 제1 가장자리 측정 기판 패드(230E1)와 접속하고, 제1 및 제2 중앙 측정 접속 전극(130C1, 130C2)은 중앙 측정 기판 패드(230C)와 동시에 접속하고, 제2 가장자리 측정 접속 전극(130E2)은 제2 가장자리 측정 기판 패드(230E2)와 접속할 수 있다.
도 4b는 반도체 칩(100)이 제2 방향의 일측 예컨대, 좌측으로 이동하여 기판(200)과 오정렬되는 경우를 보여준다. 이러한 경우, 제1 가장자리 측정 접속 전극(130E1)은 제1 가장자리 측정 기판 패드(230E1)와 접속하고, 제2 가장자리 측정 접속 전극(130E2)은 제2 가장자리 측정 기판 패드(230E2)와 접속할 수 있다. 제1 가장자리 측정 기판 패드(230E1) 및 제2 가장자리 측정 기판 패드(230E2)가 제2 방향의 장변을 갖기 때문이다. 제1 가장자리 측정 접속 전극(130E1) 및 제2 가장자리 측정 접속 전극(130E2)이 제2 방향에서 소정 정도 이동하더라도, 제1 가장자리 측정 접속 전극(130E1)과 제1 가장자리 측정 기판 패드(230E1) 사이의 접속, 및 제2 가장자리 측정 접속 전극(130E2)과 제2 가장자리 측정 기판 패드(230E2) 사이의 접속이 유지될 수 있다.
반면, 제1 및 제2 중앙 측정 접속 전극(130C1, 130C2)은 중앙 측정 기판 패드(230C)와 접속하지 않을 수 있다. 중앙 측정 기판 패드(230C)는 제2 방향의 단변을 갖기 때문이다.
이러한 경우, 전술한 데이지 체인의 연결 구조가 중앙에서 끊어지게 되므로, 이 연결 구조를 통하는 전류 흐름이 생성될 수 없다. 그 결과, 반도체 칩(100)과 기판(200) 사이의 오정렬 및 접속 불량을 검출할 수 있다.
도 4c는 반도체 칩(100)이 제1 방향의 일측 예컨대, 상측으로 이동하여 기판(200)과 오정렬되는 경우를 보여준다. 이러한 경우, 제1 및 제2 중앙 측정 접속 전극(130C1, 130C2)은 중앙 측정 기판 패드(230C)와 접속할 수 있다. 중앙 측정 기판 패드(230C)는 제1 방향의 장변을 갖기 때문이다. 제1 및 제2 중앙 측정 접속 전극(130C1, 130C2)이 제1 방향에서 소정 정도 이동하더라도, 제1 및 제2 중앙 측정 접속 전극(130C1, 130C2)과 중앙 측정 기판 패드(230C) 사이의 접속이 유지될 수 있다.
반면, 제1 가장자리 측정 접속 전극(130E1)과 제1 가장자리 측정 기판 패드(230E1)는 접속하지 않고, 제2 가장자리 측정 접속 전극(130E2)과 제2 가장자리 측정 기판 패드(230E2) 또한 접속하지 않을 수 있다. 제1 가장자리 측정 기판 패드(230E1) 및 제2 가장자리 측정 기판 패드(230E2)는 제1 방향의 단변을 갖기 때문이다.
이러한 경우, 전술한 데이지 체인의 연결 구조가 가장자리에서 끊어지게 되므로, 이 연결 구조를 통하는 전류 흐름이 생성될 수 없다. 그 결과, 반도체 칩(100)과 기판(200) 사이의 오정렬 및 접속 불량을 검출할 수 있다.
도 4d는 반도체 칩(100)이 제1 방향 및 제2 방향에 대한 대각선 방향 예컨대, 우측 및 상측을 향하는 방향으로 이동하여 기판(200)과 오정렬되는 경우를 보여준다. 이러한 경우, 제1 및 제2 중앙 측정 접속 전극(130C1, 130C2)은 중앙 측정 기판 패드(230C)와 접속하지 않고, 제1 가장자리 측정 접속 전극(130E1)과 제1 가장자리 측정 기판 패드(230E1)도 접속하지 않고, 제2 가장자리 측정 접속 전극(130E2)과 제2 가장자리 측정 기판 패드(230E2) 또한 접속하지 않을 수 있다.
이러한 경우, 전술한 데이지 체인의 연결 구조가 중앙 및 가장자리에서 끊어지게 되므로, 이 연결 구조를 통하는 전류 흐름이 생성될 수 없다. 그 결과, 반도체 칩(100)과 기판(200) 사이의 오정렬 및 접속 불량을 검출할 수 있다.
도 4e는 반도체 칩(100)이 소정 각도로 회전(rotation)하여 기판(200)과 오정렬되는 경우를 보여준다. 이러한 경우, 제1 및 제2 중앙 측정 접속 전극(130C1, 130C2)와 중앙 측정 기판 패드(230C) 사이의 접속, 제1 가장자리 측정 접속 전극(130E1)과 제1 가장자리 측정 기판 패드(230E1) 사이의 접속, 및 제2 가장자리 측정 접속 전극(130E2)과 제2 가장자리 측정 기판 패드(230E2) 사이의 접속 중 적어도 하나는 이루어지지 않을 수 있다.
이러한 경우, 전술한 데이지 체인의 연결 구조가 접속이 이루어지지 않는 부분에서 끊어지게 되므로, 이 연결 구조를 통하는 전류 흐름이 생성될 수 없다. 그 결과, 반도체 칩(100)과 기판(200) 사이의 오정렬 및 접속 불량을 검출할 수 있다. 나아가, 반도체 칩(100)과 기판(200) 사이에서 발생하는 오정렬의 종류도 판별할 수 있다.
한편, 도 1a 내지 도 3b의 실시예에서 설명된 배선층(L1)은 회로 패턴이 형성된 웨이퍼를 팹-아웃(fab-out) 한 상태 즉, 패키징 과정에서 형성되거나, 또는, 웨이퍼에 회로 패턴을 형성하는 프론트 엔드(front-end) 공정에서 회로 패턴과 함께 형성될 수 있다. 이하에서는, 배선층(L1)이 프론트 엔드 공정에서 형성되는 경우에 대하여 예시적으로 설명하기로 한다.
도 5a는 본 발명의 다른 일 실시예에 따른 반도체 패키지의 반도체 칩을 설명하기 위한 평면도이고, 도 5b는 도 5a의 C-C' 선에 따른 단면도이다.
도 5a 및 도 5b를 참조하면, 본 실시예의 반도체 칩(300)은 하부 구조물(US), 하부 구조물(US) 상에 형성되는 재배선 도전층(313, 314, 315)과, 하부 구조물(US) 및 재배선 도전층(313, 314, 315)을 덮으면서 재배선 도전층(313, 314, 315)의 일부를 노출시키는 보호층(340)을 포함할 수 있다. 여기서, 재배선 도전층(313, 314, 315)이 전술한 실시예의 배선층(L1)과 대응하고, 보호층(340)이 전술한 실시예의 절연층(140)과 대응할 수 있다.
하부 구조물(US)은, 실리콘 등의 반도체 물질을 포함하는 반도체 기판(S)과, 반도체 기판(S)의 일면 상에 형성되어 집적 회로를 구성하는 다층 도전 패턴(ML)과, 다층 도전 패턴(ML)이 매립되는 층간 절연층(ILD)을 포함할 수 있다. 도시하지는 않았으나, 층간 절연층(ILD) 또한 다층 구조를 가질 수 있다.
다층 도전 패턴(ML)은 반도체 기판(S)의 상면에 대해 수직인 방향에서 다층으로 배열되고 다양한 형상을 갖는 복수의 도전체를 포함할 수 있다. 예컨대, 다층 도전 패턴(ML)은 콘택 플러그(C)와 패드(P)의 조합을 포함할 수 있다. 다층 도전 패턴(ML)은 반도체 기판(S)의 일부 예컨대, 트랜지스터의 일 접합과 접속할 수 있다.
다층 도전 패턴(ML) 및 층간 절연층(ILD)을 형성하는 물질은, 반도체 칩의 요구되는 특성을 만족시키기 위하여 적절히 선택될 수 있다. 일례로서, 다층 도전 패턴(ML) 중 적어도 일부가 낮은 저항을 갖는 구리(Cu) 등의 금속을 포함하고, 층간 절연층(ILD) 중 적어도 일부가 낮은 유전율을 갖는 물질 예컨대, 유전율이 2.7 이하인 low-k 물질을 포함할 수 있다.
그런데, 이와 같이 다층 도전 패턴(ML) 및 층간 절연층(ILD)까지 형성된 상태에서 반도체 칩을 보호층으로 덮고 팹-아웃시켜 패키징한다면, 상대적으로 흡습에 취약한 low-k 물질을 통하여 수분이 침투할 수 있고, 이 수분이 금속 이온 특히 구리 이온의 전기적 이동을 일으킴으로써, 다층 도전 패턴(ML)의 손실이나 인접한 다른 도전체와의 전기적 쇼트가 발생할 수 있다. 따라서, 본 실시예의 반도체 칩(300)에서는, 층간 절연층(ILD) 상에 두꺼운 절연층(302)을 추가 형성함으로써 수분의 침투를 방지하고자 한다.
절연층(302)은 low-k 물질보다 높은 유전율 및/또는 낮은 흡습율을 갖는 절연 물질 예컨대, 실리콘 산화물, 실리콘 질화물 또는 이들의 조합을 포함할 수 있다. 또한, 절연층(302)은 단일막 구조 또는 다중막 구조를 가질 수 있다. 절연층(302)은 수분 침투를 방지하기 위하여 상대적으로 두껍게 형성될 수 있다. 절연층(302)은 다층 구조를 갖는 층간 절연층(ILD)의 어느 하나의 층보다 두꺼울 수 있다. 예컨대, 절연층(302)은 수만
Figure pat00001
의 두께를 가질 수 있다.
단, 다층 도전 패턴(ML)을 외부와 연결하는 것이 필요하므로, 절연층(302)을 관통하여 다층 도전 패턴(ML)과 접속하는 콘택 플러그(304), 및 절연층(302) 상에 형성되고 콘택 플러그(304)와 접속하는 재배선 도전층(313)이 더 형성될 수 있다.
재배선 도전층(313, 314, 315)은 다양한 도전성 물질 예컨대, 알루미늄(Al) 등의 금속을 포함할 수 있고, 단일막 구조 또는 다중막 구조를 가질 수 있다. 또한, 재배선 도전층(313, 314, 315)은 원활한 신호 전달 및 절연층(302)과의 균형을 위하여 상대적으로 두껍게 형성될 수 있다. 재배선 도전층(313, 314, 315)은 절연층(302)과 동일 또는 유사한 두께 예컨대, 수만
Figure pat00002
의 두께를 가질 수 있다.
재배선 도전층(313, 314, 315) 상에는 보호층(340)이 배치될 수 있다. 보호층(340)은, 본 실시예의 반도체 칩(300)을 보호하면서 재배선 도전층(313, 314, 315)의 일부를 노출시켜 재배선 패드(313P, 314PC, 314PE, 315PC, 315PE)를 정의하는 기능을 할 수 있다. 보호층(340)은 절연성의 폴리머 등 다양한 절연 물질을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다. 특히, 보호층(340)은 PIQ(Polyimide Isoindro Quindzoline) 등과 같은 폴리이미드 물질을 포함할 수 있다.
이와 같은 하부 구조물(US) 형성 공정, 재배선 도전층(313, 314, 315) 형성 공정 및 보호층(340) 형성 공정 전부는, 팹 아웃 전에, 즉, 프론트-엔드 공정에서 수행될 수 있다. 일례로서, 하부 구조물(US) 및 재배선 도전층(313, 314, 315)의 형성은, 도전 물질 또는 절연 물질의 증착, 및 마스크 및 식각 공정으로 이 도전 물질 또는 절연 물질을 패터닝하는 공정을 반복하는 방식으로 형성될 수 있다. 보호층(340)의 형성은 코팅(coating) 방식으로 수행될 수 있다.
재배선 도전층(313, 314, 315)은 노멀 재배선 도전층(313), 제1 측정 재배선 도전층(314), 및 제2 측정 재배선 도전층(315)을 포함할 수 있다. 노멀 재배선 도전층(313), 제1 측정 재배선 도전층(314), 및 제2 측정 재배선 도전층(315)은 각각 전술한 실시예의 노멀 도전 패턴(113), 제1 측정 도전 패턴(114), 및 제2 측정 도전 패턴(115)과 대응할 수 있다.
노멀 재배선 도전층(313)은 하부 구조물(US)의 전면 상에 형성되고 패터닝에 따라 다양한 평면 형상을 가질 수 있다. 노멀 재배선 도전층(313)은 다층 도전 패턴(ML)과 전기적으로 연결될 수 있다. 노멀 재배선 도전층(313) 중 보호층(340)의 개구에 의하여 노출되는 부분을 노멀 재배선 패드(313P)라 할 수 있다. 일례로서, 노멀 재배선 패드(313P)는, 제2 방향에서 반도체 칩(300)의 중앙 영역에 배치될 수 있다. 또한, 노멀 재배선 패드(313P)는 제1 방향을 따라 2열로 배열될 수 있다.
복수의 노멀 재배선 패드(313P) 중 동일한 전원이 인가되는 노멀 재배선 패드(313P)는 노멀 재배선 도전층(313)을 이용하여 서로 연결될 수 있다. 이는, 반도체 칩(300)의 동작 과정에서 필요한 전원의 효과적인 공급을 위해서이다. 이를 위하여, 노멀 재배선 도전층(313)은 동일한 전원이 인가되는 둘 이상의 노멀 재배선 패드(313P)와 각각 중첩하는 중첩부와, 이들 중첩부가 연결되어 하나의 평판을 이루는 평판부를 포함할 수 있다. 2열의 노멀 재배선 패드(313P) 중 어느 하나, 예컨대, 좌측열의 노멀 재배선 패드(313P)와 접속하는 노멀 재배선 도전층(313)은 반도체 칩(300)의 좌측 영역으로 확장되는 평판부를 포함할 수 있다. 또한, 2열의 노멀 재배선 패드(313P) 중 다른 하나, 예컨대, 우측열의 노멀 재배선 패드(313P)와 접속하는 노멀 재배선 도전층(313)은 반도체 칩(300)의 우측 영역으로 확장되는 평판부를 포함할 수 있다. 이들 노멀 재배선 도전층(313)은 제2 방향에서 반도체 칩(300)의 양 측면의 가장자리까지 확장될 수 있다.
제1 측정 재배선 도전층(314) 및 제2 측정 재배선 도전층(315)은 다층 도전 패턴(ML)과 연결되지 않을 수 있다. 다시 말하면, 제1 측정 재배선 도전층(314) 및 제2 측정 재배선 도전층(315) 아래에서 이들과 접속하는 전기 전도성 요소는 존재하지 않을 수 있다. 제1 측정 재배선 도전층(314) 중 보호층(340)에 의해 노출되는 부분을 제1 측정 재배선 패드(314PC, 314PE)라 하고, 제2 측정 재배선 도전층(315) 중 보호층(340)에 의해 노출되는 부분을 제2 측정 재배선 패드(315PC, 315PE)라 하기로 한다. 제1 측정 재배선 패드(314PC, 314PE)는 제1 가장자리 측정 재배선 패드(314PE) 및 제1 중앙 측정 재배선 패드(314PC)를 포함할 수 있다. 제2 측정 재배선 패드(315PC, 315PE)는 제2 가장자리 측정 재배선 패드(315PE) 및 제2 중앙 측정 재배선 패드(315PC)를 포함할 수 있다. 제1 가장자리 측정 재배선 패드(314PE)는 제1 방향에서 제1 가장자리 영역(ER1)에 위치하면서, 제2 방향에서 좌측열의 노멀 재배선 패드(313P)의 좌측에 배치될 수 있다. 제1 및 제2 중앙 측정 재배선 패드(314PC, 315PC)는 제1 방향에서 중앙 영역(CR)에 위치하면서, 제2 방향에서 좌측열의 노멀 재배선 패드(313P)와 우측열의 노멀 재배선 패드(313P) 사이에 배치될 수 있다. 제2 가장자리 측정 재배선 패드(315PE)는 제1 방향에서 제2 가장자리 영역(ER2)에 위치하면서, 제2 방향에서 우측열의 노멀 재배선 패드(313P)의 우측에 배치될 수 있다.
제1 측정 재배선 도전층(314)은 제1 가장자리 측정 재배선 패드(314PE) 및 제1 중앙 측정 재배선 패드(314PC)를 연결시키는 라인 형상을 가질 수 있다. 이때, 노멀 재배선 도전층(313)이 반도체 칩(300)의 좌측 영역을 덮는 평판부를 포함하므로, 제1 측정 재배선 도전층(314)은 이러한 노멀 재배선 도전층(313)과 이격하여 노멀 재배선 도전층(313)을 우회하도록 형성될 수 있다. 예컨대, 제1 측정 재배선 도전층(314)은 제1 중앙 측정 재배선 패드(314PC)로부터 제1 가장자리 측정 재배선 패드(314PE)까지 노멀 재배선 도전층(313)을 둘러싸면서 반도체 칩(300)의 제2 방향의 좌측 가장자리를 지나갈 수 있다.
또한, 제2 측정 재배선 도전층(315)은 제2 가장자리 측정 재배선 패드(315PE) 및 제2 중앙 측정 재배선 패드(315PC)를 연결시키는 라인 형상을 가질 수 있다. 이때, 노멀 재배선 도전층(313)이 반도체 칩(300)의 우측 영역을 덮는 평판부를 포함하므로, 제2 측정 재배선 도전층(315)은 이러한 노멀 재배선 도전층(313)과 이격하여 노멀 재배선 도전층(313)을 우회하도록 형성될 수 있다. 예컨대, 제2 측정 재배선 도전층(315)은 제2 중앙 측정 재배선 패드(315PC)로부터 제2 가장자리 측정 재배선 패드(315PE)까지 노멀 재배선 도전층(313)을 둘러싸면서 반도체 칩(300)의 제2 방향의 우측 가장자리를 지나갈 수 있다
본 실시예에 의하면, 전술한 실시예의 장점에 더하여, 아래와 같은 장점을 가질 수 있다.
다층 도전 패턴(ML) 및 층간 절연층(ILD) 상에 상대적으로 두꺼운 절연층(302)을 형성하기 때문에, 다층 도전 패턴(ML) 및 층간 절연층(ILD)이 흡습성에 취약한 low-k 물질 및 수분에 의하여 이온화되어 손쉽게 이동하는 구리 등의 금속을 포함하더라도, 반도체 칩(300)으로의 수분 침투가 방지될 수 있다. 결과적으로, 반도체 칩(300)의 신뢰성을 확보할 수 있다.
또한, 노멀 재배선 도전층(313)을 이용하여 동일한 전원이 인가되는 노멀 재배선 패드(313P)를 서로 연결시킴으로써 효과적인 전원 공급을 가능하게 할 수 있다. 결과적으로, 반도체 칩(300)의 동작 특성을 향상시킬 수 있다.
한편, 전술한 도 1a 내지 도 3b의 실시예에서는, 제1 및 제2 중앙 측정 접속 전극(130C1, 130C2)이 제1 방향으로 배열되므로, 이와 접속하는 중앙 측정 기판 패드(230C)의 장변도 제1 방향으로 배치되었다. 아울러, 제1 및 제2 가장자리 측정 기판 패드(230E1, 230E2)는 중앙 측정 기판 패드(230C)와 직교하도록, 그 장변이 제2 방향으로 배치되었다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 중앙 측정 기판 패드가 중앙에 배치된 두 개의 중앙 측정 접속 전극과 접속하면서, 제1 및 제2 가장자리 측정 기판 패드와 소정 각도로 교차하기만 하면, 다양한 실시예가 가능할 수 있다.
도 6은 본 발명의 다른 일 실시예에 따른 반도체 패키지를 보여주는 평면도이다. 도 1 내지 도 3b의 실시예와의 차이점을 중심으로 설명하기로 한다.
도 6을 참조하면, 반도체 칩(400)이 기판(500) 상에 실장될 수 있다.
반도체 칩(400)은 바디부(410), 및 바디부(410)의 일면 상에 형성되는 노멀 접속 전극(420) 및 측정 접속 전극(430)를 포함할 수 있다.
복수의 노멀 접속 전극(420)은, 평면상 제1 열(R1) 및 제2 열(R2)로 배열될 수 있다. 제1 방향에서, 복수의 노멀 접속 전극(420)이 배열되는 영역 중 양측 가장자리 영역을 제1 가장자리 영역(ER1) 및 제2 가장자리 영역(ER2)이라 하고, 제1 가장자리 영역(ER1)과 제2 가장자리 영역(ER2) 사이를 중앙 영역(CR)이라 할 수 있다.
측정 접속 전극(430)은 노멀 접속 전극(420)과 인접하게 배치되되, 제1 반도체 칩(400)의 영역별로 배치될 수 있다. 예컨대, 측정 접속 전극(430)은 제1 가장자리 영역(ER1)에 배치되는 제1 가장자리 측정 접속 전극(430E1), 중앙 영역(CR)에 배치되는 제1 및 제2 중앙 측정 접속 전극(430C1, 430C2), 및 제2 가장자리 영역(ER2)에 배치되는 제2 가장자리 측정 접속 전극(430E2)를 포함할 수 있다. 이때, 전술한 실시예와 달리, 제1 및 제2 중앙 측정 접속 전극(130C1, 130C2)은 제2 방향을 따라 소정 간격 이격하여 배열될 수 있다.
제1 가장자리 측정 접속 전극(430E1) 및 제1 중앙 측정 접속 전극(430C1)은 제1 측정 도전 패턴(414)에 의해 연결될 수 있다. 제2 가장자리 측정 접속 전극(430E2) 및 제2 중앙 측정 접속 전극(430C2)은 제2 측정 도전 패턴(415)에 의해 연결될 수 있다.
기판(500)은 반도체 칩(400)의 노멀 접속 전극(420) 및 측정 접속 전극(430)과 대향하는 제1 면(501)을 가질 수 있다. 기판(500)의 제1 면(501)에는 반도체 칩(400)의 노멀 접속 전극(420) 및 측정 접속 전극(430)과 각각 접속하는 노멀 기판 패드(520) 및 측정 기판 패드(530)가 형성될 수 있다.
노멀 기판 패드(520)는 노멀 접속 전극(420)과 일대일 대응으로 접속할 수 있다.
측정 기판 패드(530)는 제1 가장자리 측정 접속 전극(430E1)과 접속하는 제1 가장자리 측정 기판 패드(530E1), 제1 및 제2 중앙 측정 접속 전극(430C1, 430C2)과 동시에 접속하는 중앙 측정 기판 패드(530C), 및 제2 가장자리 측정 접속 전극(430E2)과 접속하는 제2 가장자리 측정 기판 패드(530E2)를 포함할 수 있다.
중앙 측정 기판 패드(530C)는 제1 및 제2 중앙 측정 접속 전극(430C1, 430C2)과 중첩하면서 이들을 연결하는 형상을 가질 수 있다. 전술한 바와 같이, 제1 및 제2 중앙 측정 접속 전극(430C1, 430C2)은 제2 방향으로 서로 이격하여 배열될 수 있다. 그에 따라, 중앙 측정 기판 패드(530C)는 제2 방향의 장변 및 제1 방향의 단변을 갖는 바 형상을 가질 수 있다.
제1 가장자리 측정 기판 패드(530E1)는 제1 가장자리 측정 접속 전극(430E1)과 중첩하면서, 제1 방향의 장변을 갖는 바 형상을 가질 수 있다. 즉, 제1 가장자리 측정 기판 패드(530E1)의 장변은 중앙 측정 기판 패드(530C)의 장변과 직교할 수 있다. 제2 가장자리 측정 기판 패드(530E2)는 제2 가장자리 측정 접속 전극(430E2)과 중첩하면서, 제1 방향의 장변을 갖는 바 형상을 가질 수 있다. 즉, 제2 가장자리 측정 기판 패드(530E2)의 장변 또한 중앙 측정 기판 패드(530C)의 장변과 직교할 수 있다.
제1 및 제2 가장자리 측정 기판 패드(530E1, 530E2)의 단부에는 제1 및 2 측정 단자(531, 532)가 각각 연결될 수 있다. 나아가, 제1 가장자리 측정 기판 패드(530E1)로부터 제1 측정 단자(531)까지 연장하는 제1 연장부(535), 및 제2 가장자리 측정 기판 패드(530E2)로부터 제2 측정 단자(532)까지 더 연장하는 제2 연장부(536)가 더 형성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100: 반도체 칩 110: 바디부
120: 노멀 접속 전극 130: 측정 접속 전극
114: 제1 측정 도전 패턴 115: 제2 측정 도전 패턴

Claims (20)

  1. 제1 면에 형성된 노멀 접속 전극 및 측정 접속 전극을 포함하는 반도체 칩; 및
    상기 제1 면과 마주하는 면에 형성되고, 상기 노멀 접속 전극과 접속하는 노멀 기판 패드, 및 상기 측정 접속 전극과 접속하는 측정 기판 패드를 포함하는 기판을 포함하고,
    상기 측정 접속 전극은, 제1 방향의 양측 가장자리 영역에 각각 형성된 제1 및 제2 가장자리 측정 접속 전극과, 상기 제1 방향의 중앙 영역에 서로 이격하여 배열된 제1 및 제2 중앙 측정 접속 전극을 포함하고,
    상기 측정 기판 패드는, 상기 제1 및 제2 중앙 측정 접속 전극과 동시에 접속하도록 상기 제1 및 제2 중앙 측정 접속 전극의 배열 방향에서 장변을 갖는 중앙 측정 기판 패드, 상기 제1 가장자리 측정 접속 전극과 접속하면서 상기 중앙 측정 기판 패드와 교차하는 장변을 갖는 제1 가장자리 측정 기판 패드, 및 상기 제2 가장자리 측정 접속 전극과 접속하면서 상기 중앙 측정 기판 패드와 교차하는 장변을 갖는 제2 가장자리 측정 기판 패드를 포함하고,
    상기 제1 가장자리 측정 접속 전극과 상기 제1 중앙 측정 접속 전극은 전기적으로 연결되고, 상기 제2 가장자리 측정 접속 전극과 상기 제2 중앙 측정 접속 전극은 전기적으로 연결되는
    반도체 패키지.
  2. 제1 항에 있어서,
    상기 기판은,
    상기 제1 가장자리 측정 기판 패드와 전기적으로 연결되는 제1 측정 단자; 및
    상기 제2 가장자리 측정 기판 패드와 전기적으로 연결되는 제2 측정 단자를 더 포함하는
    반도체 패키지.
  3. 제2 항에 있어서,
    상기 제1 측정 단자, 상기 제1 가장자리 측정 기판 패드, 상기 제1 가장자리 측정 접속 전극, 상기 제1 중앙 측정 접속 전극, 상기 중앙 측정 기판 패드, 상기 제2 중앙 측정 접속 전극, 상기 제2 가장자리 측정 접속 전극, 상기 제2 가장자리 측정 기판 패드, 및 상기 제2 측정 단자까지 연결된 전기적 경로가 형성되는
    반도체 패키지.
  4. 제2 항에 있어서,
    상기 제1 가장자리 측정 기판 패드와 상기 제1 측정 단자가 이격하는 경우, 상기 기판은, 상기 제1 가장자리 측정 기판 패드와 상기 제1 측정 단자를 연결시키는 제1 연결부를 더 포함하는,
    반도체 패키지.
  5. 제2 항에 있어서,
    상기 제2 가장자리 측정 기판 패드와 상기 제2 측정 단자가 이격하는 경우, 상기 기판은, 상기 제2 가장자리 측정 기판 패드와 상기 제2 측정 단자를 연결시키는 제2 연결부를 더 포함하는,
    반도체 패키지.
  6. 제1 항에 있어서,
    상기 반도체 칩은, 상기 제1 가장자리 측정 접속 전극과 상기 제1 중앙 측정 접속 전극을 연결시키는 제1 측정 도전 패턴, 및 상기 제2 가장자리 측정 접속 전극과 상기 제2 중앙 측정 접속 전극을 연결시키는 제2 측정 도전 패턴을 더 포함하는
    반도체 패키지.
  7. 제6 항에 있어서,
    상기 반도체 칩은, 상기 반도체 칩의 두께 방향으로 배열되는 복수의 배선층들을 포함하고,
    상기 노멀 접속 전극은, 상기 복수의 배선층들 가장 상기 제1 면에 가장 인접한 노멀 도전 패턴에 접속되는
    반도체 패키지.
  8. 제7 항에 있어서,
    상기 제1 측정 도전 패턴 및 상기 제2 측정 도전 패턴은, 상기 두께 방향에서 상기 노멀 도전 패턴과 동일한 레벨에 위치하는
    반도체 패키지.
  9. 제8 항에 있어서,
    상기 제1 측정 도전 패턴 및 상기 제2 측정 도전 패턴은, 상기 노멀 도전 패턴과 물리적 및 전기적으로 분리되는
    반도체 패키지.
  10. 제1 항에 있어서,
    상기 노멀 접속 전극은, 상기 제1 방향을 따라 일렬로 배열되는 제1 열의 노멀 접속 전극, 및 상기 제1 방향을 따라 일렬로 배열되면서 상기 제2 방향에서 상기 제1 열의 노멀 접속 전극과 이격하는 제2 열의 노멀 접속 전극을 포함하고,
    상기 제1 가장자리 측정 접속 전극 및 상기 제2 가장자리 측정 접속 전극은, 상기 제2 방향에서 상기 제1 및 제2 열의 노멀 접속 전극의 양측에 각각 배치되고,
    상기 제1 및 제2 중앙 측정 접속 전극은, 상기 제2 방향에서 상기 제1 열의 노멀 접속 전극과 상기 제2 열의 노멀 접속 전극의 사이에 배치되는
    반도체 패키지.
  11. 제10 항에 있어서,
    상기 제1 및 제2 열의 노멀 접속 전극은, 상기 제2 방향에서 상기 반도체 칩의 중앙 영역에 배치되는
    반도체 패키지.
  12. 제1 항에 있어서,
    상기 반도체 칩은, 다층 도전 패턴을 갖는 하부 구조물, 및 상기 하부 구조물 상의 재배선 도전층을 포함하고,
    상기 재배선 도전층은, 상기 노멀 접속 전극과 접속하는 노멀 재배선 도전층, 및 상기 측정 접속 전극과 측정 재배선 도전층을 포함하는
    반도체 패키지.
  13. 제12 항에 있어서,
    상기 노멀 재배선 도전층은, 상기 다층 도전 패턴과 전기적으로 연결되고,
    상기 측정 재배선 도전층은, 상기 다층 도전 패턴과 전기적으로 절연된
    반도체 패키지.
  14. 제11 항에 있어서,
    상기 측정 재배선 도전층은, 상기 제1 가장자리 측정 접속 전극과 상기 제1 중앙 측정 접속 전극을 연결시키는 제1 측정 재배선 도전층, 및 상기 제2 가장자리 측정 접속 전극과 상기 제2 중앙 측정 접속 전극을 연결시키는 제2 측정 재배선 도전층을 포함하는
    반도체 패키지.
  15. 제11 항에 있어서,
    상기 노멀 재배선 도전층은, 동일한 전원이 인가되는 노멀 접속 전극 각각과 중첩하는 중첩부, 및 이들 중첩부를 연결시키는 평판부를 포함하는
    반도체 패키지.
  16. 제15 항에 있어서,
    상기 측정 재배선 도전층은, 상기 노멀 재배선 도전층과 이격하면서 상기 평판부를 둘러싸는 형상을 갖는
    반도체 패키지.
  17. 제1 항에 있어서,
    상기 노멀 접속 전극 및 상기 측정 접속 전극은, 도전성 범프를 포함하는
    반도체 패키지.
  18. 제1 항에 있어서,
    상기 제1 및 제2 중앙 측정 접속 전극은, 상기 제1 방향으로 배열되고,
    상기 제1 및 제2 가장자리 측정 기판 패드 각각은, 상기 제1 방향과 직교하는 제2 방향의 상기 장변을 갖는
    반도체 패키지.
  19. 제1 항에 있어서,
    상기 제1 및 제2 중앙 측정 접속 전극은, 상기 제1 방향과 직교하는 제2 방향으로 배열되고,
    상기 제1 및 제2 가장자리 측정 기판 패드 각각은, 상기 제1 방향의 상기 장변을 갖는
    반도체 패키지.
  20. 제2 항에 있어서,
    상기 제1 측정 단자, 상기 제1 가장자리 측정 기판 패드, 상기 제1 가장자리 측정 접속 전극, 상기 제1 중앙 측정 접속 전극, 상기 중앙 측정 기판 패드, 상기 제2 중앙 측정 접속 전극, 상기 제2 가장자리 측정 접속 전극, 상기 제2 가장자리 측정 기판 패드, 및 상기 제2 측정 단자를 흐르는 전류 경로가 형성되는지 여부에 따라, 상기 반도체 칩의 상기 노멀 접속 전극과 상기 기판의 상기 노멀 기판 패드의 접속 여부를 판정하는
    반도체 패키지.
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