CN103915447A - 半导体装置及半导体装置的制造方法 - Google Patents

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Abstract

本发明的目的之一是提供一种开口率高的半导体装置。该半导体装置包括：氮化绝缘膜；形成在氮化绝缘膜上的晶体管；以及形成在氮化绝缘膜上的包括一对电极的电容元件，晶体管的沟道形成区及电容元件的一个电极由氧化物半导体层形成，而电容元件的另一个电极由透光导电膜形成，电容元件的一个电极与氮化绝缘膜接触，而电容元件的另一个电极电连接到包括在所述晶体管中的源极和漏极中的一个。

Description

半导体装置及半导体装置的制造方法
技术领域
本发明涉及一种物体、方法或制造方法。或者，本发明涉及一种工序（process）、机器（machine）、产品（manufacture）或物质组成（composition of matter）。例如，本发明尤其涉及一种半导体装置、显示装置、发光装置、上述装置的驱动方法或上述装置的制造方法。例如，本发明尤其涉及一种包括氧化物半导体的半导体装置、显示装置或者发光装置及其制造方法。
背景技术
近年来，液晶显示器（LCD）等平板显示器广泛地得到普及。在平板显示器等显示装置中，行方向及列方向配置的像素内设置有作为开关元件的晶体管、与该晶体管电连接的液晶元件以及与该液晶元件并联连接的电容元件。
作为构成该晶体管的半导体膜的半导体材料，通常使用非晶硅或多晶硅等硅半导体。
另外，呈现半导体特性的金属氧化物（以下也称为氧化物半导体）也是能够用作晶体管的半导体膜的半导体材料。例如，已公开有一种使用氧化锌或In-Ga-Zn类氧化物半导体制造晶体管的技术(参照专利文献1及专利文献2)。
[专利文献1]日本专利申请公开2007-123861号公报
[专利文献2]日本专利申请公开2007-96055号公报
在电容元件中，一对电极之间设置有介电膜，一对电极中的至少一个电极是由与构成晶体管的栅电极、源电极或漏电极等相同的材料形成的，因此电容元件一般由金属等具有遮光性的导电膜形成。
另外，在施加电场的情况下，电容元件的电容值越大，能够将液晶元件的液晶分子的取向保持为固定的期间越长。在能够显示静态图像的显示装置中，能够延长该期间意味着可以减少重写图像数据的次数，从而可以降低耗电量。
为了增大电容元件的电荷容量，可以增大像素内的电容元件的占有面积，具体地可以增大一对电极彼此重叠的面积。但是，在上述显示装置中，当为了增大一对电极彼此重叠的面积而增大具有遮光性的导电膜的面积时，像素的开口率降低，图像显示质量下降。
发明内容
鉴于上述问题，本发明的一个方式的目的之一是提供一种开口率高的半导体装置等。或者，本发明的一个方式的目的之一是提供一种具有能够增大电荷容量的电容元件的半导体装置等。或者，本发明的一个方式的目的之一是提供一种可以削减光刻工序的掩模个数的半导体装置等。或者，本发明的一个方式的目的之一是提供一种关态电流（off-state current）低的半导体装置等。或者，本发明的一个方式的目的之一是提供一种耗电量低的半导体装置等。或者，本发明的一个方式的目的之一是提供一种使用透明半导体层的半导体装置等。或者，本发明的一个方式的目的之一是提供一种可靠性高的半导体装置等。或者，本发明的一个方式的目的之一是提供一种对眼睛的刺激小的半导体装置等。或者，本发明的一个方式的目的之一是提供一种新颖的半导体装置等。或者，本发明的一个方式的目的之一是提供一种新颖的半导体装置等的制造方法。
注意，这些目的并不妨碍其他目的的存在。此外，本发明的一个方式并不需要实现上述所有目的。另外，从说明书、附图、权利要求书等的记载得知并可以抽出上述以外的目的。
本发明的一个方式涉及一种包括具有透光性的电容元件的半导体装置，该电容元件将氧化物半导体层用作一个电极，而将透光导电膜用作另一个电极。
本发明的一个方式的具有晶体管的半导体装置包括：形成在第一绝缘膜上的栅电极层、第一布线以及与该第一布线电连接的第一氧化物半导体层；形成在栅电极层及第一布线上的第二绝缘膜；与栅电极层重叠且形成在第二绝缘膜上的第二氧化物半导体层；与第二氧化物半导体层电连接的源电极层及漏电极层；形成在第一氧化物半导体层、第二氧化物半导体层、第二绝缘膜、源电极层以及漏电极层上的第三绝缘膜；形成在第三绝缘膜上的第四绝缘膜；以及形成在第四绝缘膜上且与第一氧化物半导体层重叠的透光导电膜。该半导体装置还包括电容元件，该电容元件将第一氧化物半导体层用作一个电极，将第三绝缘膜及第四绝缘膜用作介电质，将透光导电膜用作另一个电极。
第一氧化物半导体层及第二氧化物半导体层优选使用相同的材料来形成。
另外，第一氧化物半导体层及第二氧化物半导体层的能隙优选为2.0eV以上。
另外，第一绝缘膜优选使用选自氮氧化硅、氮化硅、氮化铝和氮氧化铝的氮化绝缘材料，并以单层结构或叠层结构来形成。
另外，第三绝缘膜优选使用选自氧化硅、氧氮化硅、氧化铝、氧化铪、氧化镓和Ga-Zn类金属氧化物的氧化绝缘材料，并以单层结构或叠层结构来形成。
另外，第四绝缘膜优选使用选自氮氧化硅、氮化硅、氮化铝和氮氧化铝的氮化绝缘材料，并且以单层结构或叠层结构来形成。
另外，栅电极层及第一布线优选使用相同的材料来形成。
另外，透光导电膜可以采用与源电极和漏电极中的一个电连接的结构。
另外，可以采用使第一布线与第一氧化物半导体层直接接触而电连接的结构。
另外，可以采用使第一布线与第一氧化物半导体层通过第二布线接触而电连接的结构。
另外，本发明的其他一个方式是一种半导体装置的制造方法，包括如下步骤：在第一绝缘膜上形成栅电极层及第一布线；在第一绝缘膜、栅电极层及第一布线上形成第二绝缘膜；将第二绝缘膜选择性地蚀刻，使第一布线的一部分及第一绝缘膜的一部分露出，而在露出的第一布线的一部分及第一绝缘膜的一部分上形成第一氧化物半导体层，并且以与栅电极层重叠的方式在第二绝缘膜上形成第二氧化物半导体层；形成电连接到第二氧化物半导体层的源电极层及漏电极层；在第一氧化物半导体层、第二氧化物半导体层、第二绝缘膜、源电极层及漏电极层上形成第三绝缘膜；在第三绝缘膜上形成第四绝缘膜；在第三绝缘膜及第四绝缘膜中形成到达源电极层及漏电极层的开口部；在第四绝缘膜上形成在开口部中与源电极层或漏电极层电连接，且与第一氧化物半导体层重叠的透光导电膜；来形成晶体管及电容元件，该电容元件将第一氧化物半导体层用作一个电极，将第三绝缘膜及第四绝缘膜用作介电质，将透光导电膜用作另一个电极。
第一氧化物半导体层及第二氧化物半导体层优选使用相同的材料来形成。
另外，第一氧化物半导体层及第二氧化物半导体层的能隙优选为2.0eV以上。
另外，第一绝缘膜优选使用选自氮氧化硅、氮化硅、氮化铝和氮氧化铝的氮化绝缘材料，并以单层结构或叠层结构来形成。
另外，第三绝缘膜优选使用选自氧化硅、氧氮化硅、氧化铝、氧化铪、氧化镓和Ga-Zn类金属氧化物的氧化绝缘材料，并以单层结构或叠层结构来形成。
另外，第四绝缘膜优选使用选自氮氧化硅、氮化硅、氮化铝和氮氧化铝的氮化绝缘材料，并且以单层结构或叠层结构来形成。
另外，栅电极层及第一布线优选使用相同的材料来形成。
另外，可以采用使第一布线与第一氧化物半导体层直接接触而电连接的结构。
另外，也可以采用使第一布线与第一氧化物半导体层通过第二布线接触而电连接的结构。
根据本发明的一个方式，可以提供一种开口率高的半导体装置等。或者，可以提供一种具有能够增大电荷容量的电容元件的半导体装置等。或者，可以提供一种能够削减光刻工序的掩模个数的半导体装置等。或者，可以提供一种关态电流低的半导体装置等。或者，可以提供一种耗电量低的半导体装置等。或者，可以提供一种使用透明半导体层的半导体装置等。或者，可以提供一种可靠性高的半导体装置等。或者，可以提供一种对眼睛的刺激小的半导体装置。或者，可以提供一种半导体装置等的制造方法。
附图说明
图1是说明半导体装置的俯视图；
图2是说明半导体装置的截面图；
图3是说明半导体装置的图；
图4A和图4B为说明半导体装置的像素的电路图；
图5A和图5B是说明半导体装置的制造方法的截面图；
图6A和图6B是说明半导体装置的制造方法的截面图；
图7为说明半导体装置的电容元件的截面图；
图8是说明半导体装置的截面图；
图9A和图9B是说明半导体装置的截面图；
图10A和图10B是示出氧化物半导体膜的纳米束电子衍射图案的图；
图11A和图11B是示出氧化物半导体膜的CPM测量结果的图；
图12是示出CAAC-OS膜的CPM测量结果的图；
图13A是示出氧化物半导体膜的截面TEM图像的图；图13B至图13D是示出氧化物半导体膜的纳米束电子衍射图案的图；
图14A示出氧化物半导体膜的平面TEM图像；图14B示出选区电子衍射图案；
图15A至图15C是示出电子衍射强度分布的示意图；
图16示出石英玻璃衬底的纳米束电子衍射图案；
图17示出氧化物半导体膜的纳米束电子衍射图案；
图18A和图18B示出氧化物半导体膜的截面TEM图像；
图19示出氧化物半导体膜的X射线衍射分析结果；
图20示出CAAC-OS膜的截面TEM图像；
图21A至图21D示出CAAC-OS膜的电子衍射图案；
图22示出CAAC-OS膜的截面TEM图像；
图23A示出CAAC-OS膜的截面TEM图像；图23B示出X射线衍射光谱；
图24A至图24D示出CAAC-OS膜的电子衍射图案；
图25A示出CAAC-OS膜的截面TEM图像；图25B示出X射线衍射光谱；
图26A至图26D示出CAAC-OS膜的电子衍射图案；
图27A示出CAAC-OS膜的截面TEM图像；图27B示出X射线衍射光谱；
图28A至图28D示出CAAC-OS膜的电子衍射图案；
图29A至图29C是说明半导体装置的俯视图；
图30是说明半导体装置的截面图；
图31A至图31C是说明半导体装置的截面图及俯视图；
图32是说明具有显示功能的信息处理装置的结构的方框图；
图33A1至图33B2是说明信息处理装置的显示部的结构的方框图及电路图；
图34A和图34B是说明信息处理装置的结构的方框图及说明图像数据的示意图；
图35A1至图35B2是说明信息处理装置的效果的图；
图36是说明信息处理装置的方框图；
图37A至图37C是说明使用半导体装置的电子设备的图；
图38A和图38B是说明使用半导体装置的电子设备的图；
图39A至图39C是说明使用半导体装置的电子设备的图。
具体实施方式
下面，参照附图详细地说明本发明的实施方式。但是，本发明不局限于以下说明，所属技术领域的普通技术人员可以很容易地理解一个事实，就是本发明的方式和详细内容可以被变换为各种各样的形成。此外，本发明不应该被解释为仅限定在以下所示的实施方式所记载的内容中。
注意，在以下说明的本发明的结构中，在不同附图之间共同使用同一符号表示同一部分或具有同样功能的部分而省略其重复说明。另外，当表示具有相同功能的部分时有时使用相同的阴影线，而不特别附加符号。
在本说明书所说明的每一个附图中，有时为了明确起见，夸大表示各结构的大小、膜的厚度或区域。因此，本发明并不一定限定于该尺度。
在本说明书等中，为了方便起见，附加了“第一”、“第二”等序数词，而其并不表示工序顺序或叠层顺序。此外，本说明书等中，这些序数词不表示用来特定发明的事项的固有名称。
另外，电压是指两个点之间的电位差，电位是指某一点的静电场中的单位电荷具有的静电能（电位能量）。但是，一般来说，将某一点的电位与标准的电位（例如接地电位）之间的电位差简单地称为电位或电压，通常，电位和电压是同义词。因此，在本说明书中，除了特别指定的情况以外，既可将“电位”称为“电压”，又可将“电压”称为“电位”。
在本说明书中，当在进行光刻处理之后进行蚀刻处理时，去除在光刻处理中形成的抗蚀剂掩模。
实施方式1
在本实施方式中，参照附图对本发明的一个方式的半导体装置进行说明。此外，在本实施方式中，以液晶显示装置为例子说明本发明的一个方式的半导体装置。此外，本发明的一个方式的半导体装置还可以应用于其他显示装置。
图3是说明本发明的一个方式的半导体装置的图。图3所示的半导体装置包括：像素部100；第一驱动电路104；第二驱动电路106；彼此平行或大致平行地配置且其电位由第一驱动电路104控制的m个扫描线107；以及彼此平行或大致平行地配置且其电位由第二驱动电路106控制的n个信号线109。像素部100还具有配置为矩阵状的多个像素101。另外，该半导体装置包括电容线115（图3中未图示）。沿着扫描线107分别以平行或大致平行的方式设置电容线115，或者沿着信号线109分别以平行或大致平行的方式设置电容线115。
各扫描线107电连接到在像素部100中配置为m行n列的像素101中的配置在任一行的n个像素101。另外，各信号线109电连接到配置为m行n列的像素101中的配置在任一列的m个像素101。m、n都是1以上的整数。另外，各电容线115电连接到被配置为m行n列的像素101中的配置在任一行的n个像素101。另外，当电容线115沿着信号线109以分别平行或大致平行的方式配置时，电连接到配置为m行n列的像素101中的配置在任一列的m个像素101。
另外，第一驱动电路104可以具有供应使连接到扫描线107的晶体管开启或关闭的信号的功能，例如，可以用作扫描线驱动电路。此外，第二驱动电路106可以具有对连接到信号线109的晶体管供应影像信号的功能，例如，可以用作信号线驱动电路。注意，不局限于此，第一驱动电路104及第二驱动电路106也可以供应其他的信号。
另外，在本实施方式中，为便于将液晶显示装置作为例子进行说明，将连接到第一驱动电路104的布线称为扫描线107、电容线115，将连接到第二驱动电路106的布线称为信号线109，但是不根据其名称限定其功能。
图1是对上述半导体装置所包括的像素101的一个例子的结构进行说明的俯视图。注意，在图1中，省略液晶元件及与液晶元件连接的一对电极中的一个。
在图1所示的像素101中，以延伸到大致正交于信号线109的方向（图中的左右方向）的方式设置有扫描线107。以延伸到大致正交于扫描线107的方向（图中的上下方向）的方式设置有信号线109。以延伸到平行于扫描线107的方向的方式设置有电容线115。此外，扫描线107与第一驱动电路104(参照图3)电连接，信号线109与第二驱动电路106(参照图3)电连接。
晶体管103设置于扫描线107及信号线109交叉的区域附近。晶体管103至少包括具有沟道形成区的半导体膜111、栅电极、栅极绝缘膜（图1中未图示）、源电极及漏电极。此外，扫描线107中的与半导体膜111重叠的区域用作晶体管103的栅电极。信号线109中的与半导体膜111重叠的区域用作晶体管103的源电极和漏电极中的一个。导电膜113中的与半导体膜111重叠的区域用作晶体管103的源电极和漏电极中的另一个。由此，有时将栅电极、源电极和漏电极分别表示为扫描线107、信号线109和导电膜113。此外，在图1所示的俯视图中，扫描线107的边缘位于半导体膜111的边缘的外侧。因此，扫描线107用作遮挡来自背光灯等光源的光的遮光膜。其结果是，光不照射到包括在晶体管中的半导体膜111，由此可以抑制晶体管的电特性的变动。
另外，本发明的一个方式优选将氧化物半导体用于半导体膜111。通过利用适当的条件制造使用氧化物半导体的晶体管，可以使其关态电流极小。因此，可以降低半导体装置的耗电量。
在本发明的一个方式中，使用氧化物半导体的晶体管是n沟道型晶体管。此外，包含在氧化物半导体中的氧缺陷有时生成载流子，而有可能降低晶体管的电特性及可靠性。例如，有时晶体管的阈值电压向负方向变动，导致当栅极电压为0V时漏电流流动。像这样，将在栅极电压为0V时漏电流流动的特性称为常开启（normally-on）特性。另外，将在栅极电压为0V时漏电流不流动的特性称为常闭（normally-off）型特性。
因此，当将氧化物半导体用于半导体膜111时，优选尽可能地减少作为半导体膜111的氧化物半导体膜中的缺陷（典型为氧缺陷）。例如，优选将利用在平行于膜表面的方向上施加磁场的电子自旋共振法测量的g值＝1.93的自旋密度(相当于氧化物半导体膜所含的缺陷密度)降低到测量仪的检测下限以下。通过尽可能地减少氧化物半导体膜中的缺陷，可以抑制晶体管103成为常开启特性，并可以提高半导体装置的电特性及可靠性。
除了氧缺陷之外，包含在氧化物半导体中的氢(包括水等氢化物)也有可能使晶体管的阈值电压向负方向变动。氧化物半导体所含的氢的一部分会引起施主能级的形成，而形成作为载流子的电子。因此，使用含有氢的氧化物半导体的晶体管容易具有常开启特性。
于是，当作为半导体膜111使用氧化物半导体时，优选尽量降低作为半导体膜111的氧化物半导体膜中的氢。具体而言，形成具有如下区域的半导体膜111：使利用二次离子质谱分析法（SIMS：SecondaryIon Mass Spectrometry）得到的氢浓度低于5×1018atoms/cm3，优选为1×1018atoms/cm3以下，更优选为5×1017atoms/cm3以下，进一步优选为1×1016atoms/cm3以下的区域。
另外，形成具有如下区域的半导体膜111：使利用二次离子质谱分析法得到的碱金属或碱土金属的浓度为1×1018atoms/cm3以下，优选为2×1016atoms/cm3以下的区域。有时当碱金属及碱土金属与氧化物半导体键合时生成载流子而使晶体管103的关态电流增大。
另外，当作为半导体膜111的氧化物半导体膜中含有氮时生成作为载流子的电子，载流子密度增加而容易成为n型。其结果是，使用含有氮的氧化物半导体的晶体管容易成为常开启特性。因此，在该氧化物半导体膜中，优选尽可能地减少氮，例如，优选以具有氮浓度为5×1018atoms/cm3以下的区域的方式形成半导体膜111。
像这样，通过将尽可能地减少了杂质(氢、氮、碱金属或碱土金属等)且被高度提纯的氧化物半导体膜用于半导体膜111，可以抑制晶体管103变为常开启特性，由此可以使晶体管103的关态电流降至极低。因此，可以制造具有良好的电特性的半导体装置。此外，可以制造可靠性得到提高的半导体装置。
注意，可以利用各种试验证明使用被高度提纯的氧化物半导体膜的晶体管的关态电流低的事实。例如，即便是沟道宽度为1×106μm且沟道长度L为10μm的元件，在源电极和漏电极之间的电压（漏极电压）为1V至10V的范围内，也可以使关态电流为半导体参数分析仪的测量极限以下，即1×10-13A以下。在此情况下，可知：相当于关态电流除以晶体管的沟道宽度的数值的关态电流为100zA/μm以下。此外，使用如下电路来测量关态电流：连接电容元件与晶体管且由该晶体管控制流入到电容元件或从电容元件流出的电荷的电路。在该测量时，将被高度纯化的氧化物半导体膜用于上述晶体管的沟道形成区，且根据电容元件的每单位时间的电荷量推移测量该晶体管的关态电流。其结果是，可知当晶体管的源电极与漏电极之间的电压为3V时，可以得到几十yA/μm的极低的关态电流。由此，可以说使用被高度纯化的氧化物半导体膜的晶体管的关态电流显著低。
在图1中，导电膜113通过开口117与由具有透光性的导电膜形成的作为液晶元件的一个电极的像素电极121电连接。
将由具有透光性的氧化物半导体形成的半导体膜119作为一个电极，将具有透光性的像素电极121作为另一个电极，将包含在晶体管103中的具有透光性的绝缘膜(图1中未图示)作为介电膜，从而构成电容元件105。也就是说，电容元件105具有透光性。另外，电容元件105的一个电极的半导体膜119在开口123中与电容线115电连接。
如此，因为电容元件105具有透光性，所以在与液晶元件重叠的区域也可以使光透过。因此，即使在像素101内大面积地形成电容元件105，也可以保持高开口率例如55％以上，进一步的是60％以上。此外，可以得到增大了电容元件中的电荷容量的半导体装置。
例如，在分辨率高的液晶显示装置中，像素整体的面积缩小，但是必须确保电容元件所需的电荷容量，所以对面积的缩小是有限度的。因此，在分辨率高的液晶显示装置中，开口率变小。另一方面，因为本实施方式所示的电容元件105具有透光性，所以通过在像素中设置该电容元件，可以在各像素中获得充分的电荷容量，并提高开口率。典型的是，优选使用像素密度为200ppi(pixel per inch：每英寸像素)以上，进一步为300ppi以上的显示装置。另外，本发明的一个方式可以提高开口率，因此可以高效地利用背光灯等光源的光，由此可以降低显示装置的耗电量。
接着，图2示出如下图：沿图1所示的点划线A1-A2、点划线B1-B2和点划线C1-C2的截面图；以及用于图3所示的第一驱动电路104的晶体管的截面图。此外，省略第一驱动电路104的俯视图，并且在图2中以D1-D2示出第一驱动电路104的截面图。此外，还可以将用于第一驱动电路104的晶体管用于第二驱动电路106。
首先，说明像素101的沿点划线A1-A2、点划线B1-B2及点划线C1-C2的截面结构。
在衬底102上设置有氮化绝缘膜110，在该氮化绝缘膜上设置有包括晶体管103的栅电极的扫描线107以及与扫描线107设置在同一表面上的电容线115。在扫描线107及电容线115上设置有栅极绝缘膜127，在栅极绝缘膜127与扫描线107重叠的区域上设置有半导体膜111。在半导体膜111及栅极绝缘膜127上设置有包括晶体管103的源电极和漏电极中的一个的信号线109以及包括晶体管103的源电极和漏电极中的另一个的导电膜113。在栅极绝缘膜127中设置有到达电容线115及氮化绝缘膜的开口123（参照图1），并以覆盖该开口的方式设置有半导体膜119。在栅极绝缘膜127、信号线109、半导体膜111、导电膜113以及半导体膜119上设置有用作晶体管103的保护绝缘膜的绝缘膜129、绝缘膜131以及绝缘膜132。在绝缘膜129、绝缘膜131及绝缘膜132中设置有到达导电膜113的开口117（参照图1），以覆盖该开口的方式设置有像素电极121（参照图1）。
本实施方式所示的电容元件105的一对电极中的一个电极是与半导体膜111同样地形成的半导体膜119，一对电极中的另一个电极是像素电极121，设置在一对电极之间的介电膜是绝缘膜129、绝缘膜131及绝缘膜132。
以覆盖开口123的方式设置有半导体膜119，其大部分的区域与氮化绝缘膜110接触。氮化绝缘膜110包含多量的氮及氢，可以将这些氮及氢扩散到半导体膜119。在作为半导体膜119使用氧化物半导体时，进入到氧化物半导体内的氮及氢的一部分有助于形成产生载流子的施主能级，所以可以使氧化物半导体层成为n型，并且提高导电率。因此，也可以将半导体膜119称为导电膜，并可以将其用作电容元件105的一个电极。另外，通过在制造过程中进行加热处理，可以进一步地促进该氮化绝缘膜所包含的氮及氢向半导体膜119扩散。
另外，作为用作导电膜的半导体膜119，优选其氢浓度比半导体膜111的氢浓度高。在半导体膜119中，通过二次离子质谱分析法(SIMS：Secondary Ion Mass Spectrometry)得到的氢浓度为8×1019atoms/cm3以上，优选为1×1020atoms/cm3以上，更优选为5×1020atoms/cm3以上。在半导体膜111中，通过二次离子质谱分析法得到的氢浓度为5×1019atoms/cm3以下，优选为5×1018atoms/cm3以下，更优选为1×1018atoms/cm3以下，更优选为5×1017atoms/cm3以下，进一步优选为1×1016atoms/cm3以下。
另外，用作导电膜的半导体膜119的电阻率比半导体膜111的电阻率低。作为半导体膜119的电阻率，优选为半导体膜111的电阻率的1×10-8倍以上且1×10-1倍以下，典型的是1×10-3Ωcm以上且小于1×104Ωcm，更优选为1×10-3Ωcm以上且小于1×10-1Ωcm。
另外，氮化绝缘膜110除了有助于上述氧化物半导体层成为n型以外，还可以用作抑制杂质从衬底102混入栅极绝缘膜127或半导体膜119的基底膜。
另外，还可以在半导体膜119上选择性地设置与氮化绝缘膜等接触的区域。该氮化绝缘膜可以选择性地形成在半导体膜119上。或者，也可以在绝缘膜131中设置开口，并在绝缘膜131上设置氮化硅膜或绝缘膜132。此时，氮化硅膜优选不与半导体膜111的沟道区上直接接触。
另外，如形成半导体膜119那样地形成半导体膜，使用该半导体膜可以构成电阻元件。而且，使用该电阻元件可以构成保护电路。通过设置保护电路可以减少来自静电等的破坏。
接着，说明设置在第一驱动电路104中的晶体管的结构。
衬底102上设置有氮化绝缘膜110，该氮化绝缘膜上设置有晶体管223的栅电极227。栅电极227上设置有栅极绝缘膜127，在与该栅极绝缘膜的栅电极227重叠的区域上设置有半导体膜231。此外，半导体膜231及栅极绝缘膜127上设置有作为晶体管223的源电极和漏电极中的一个的布线229以及作为源电极和漏电极中的另一个的布线233。而且，栅极绝缘膜127上、布线229上、半导体膜231上以及布线233上设置有用作晶体管223的保护绝缘膜的绝缘膜129、绝缘膜131以及绝缘膜132。此外，绝缘膜132上设置有导电膜241。另外，设置在第一驱动电路104中的晶体管也可以采用不设置导电膜241的结构。
通过在晶体管223中设置隔着半导体膜231重叠于栅电极227的导电膜241，可以降低在不同的漏极电压之间的阈值电压的偏差。此外，在与导电膜241对置的半导体膜231的表面上可以控制在布线229与布线233之间流过的电流，可以降低不同的晶体管之间的电特性的偏差。此外，通过设置导电膜241，减轻周围的电场的变化给半导体膜231带来的影响，由此可以提高晶体管的可靠性。并且，当将导电膜241的电位设定为与驱动电路的最低电位（Vss，例如当以布线229的电位为基准时布线229的电位）相同的电位或与其大致相同的电位，可以减少晶体管的阈值电压的变动，由此可以提高晶体管的可靠性。
另外，衬底102与氮化绝缘膜110之间也可以设置有与氮化绝缘膜110不同的绝缘膜。此外，设置在半导体膜111、半导体膜119以及半导体膜231上的绝缘膜不局限于上述三层结构，也可以采用一层、两层或四层以上的结构。
接着，对上述结构的构成要素进行详细说明。
尽管对衬底102的材质等没有太大的限制，但是该衬底至少需要具有能够承受半导体装置的制造工序中进行的热处理程度的耐热性。例如，有玻璃衬底、陶瓷衬底、塑料衬底等，作为玻璃衬底使用钡硼硅酸盐玻璃、铝硼硅酸盐玻璃或铝硅酸盐玻璃等无碱玻璃衬底，即可。另外，还可以使用不锈钢合金等不具有透光性的衬底。此时，优选在衬底表面上设置绝缘膜。另外，作为衬底102，也可以使用石英衬底、蓝宝石衬底、单晶半导体衬底、多晶半导体衬底、化合物半导体衬底、SOI（Silicon On Insulator：绝缘体上硅片）衬底等。
氮化绝缘膜110例如可以使用氮氧化硅、氮化硅、氮化铝、氮氧化铝等氮化绝缘材料，并以单层结构或叠层结构形成。可以将氮化绝缘膜110的部分区域的厚度设定为30nm以上且500nm以下，优选为150nm以上且400nm以下。
为了减少电阻损失，扫描线107、电容线115以及栅电极227优选使用电阻较低的金属膜来形成。扫描线107、电容线115以及栅电极227例如可以使用钼(Mo)、钛(Ti)、钨(W)、钽(Ta)、铝(Al)、铜(Cu)、铬(Cr)、钕(Nd)、钪(Sc)等金属材料或以上述元素为主要成分的合金材料，并以单层结构或叠层结构来形成。
作为扫描线107、电容线115以及栅电极227的一个例子，可以举出：使用包含硅的铝的单层结构；在铝上层叠钛的两层结构；在氮化钛上层叠钛的两层结构；在氮化钛上层叠钨的两层结构；在氮化钽上层叠钨的两层结构；在铜-镁-铝合金上层叠铜的两层结构；以及依次层叠氮化钛、铜和钨的三层结构等。
例如，扫描线107、电容线115以及栅电极227优选使用低电阻材料的铝或铜。通过使用铝或铜，可以降低信号迟延，从而提高显示质量。另外，由于铝的耐热性低，因此容易产生因小丘、晶须或迁移引起的不良。为了防止铝迁移，优选在铝上层叠钼、钛、钨等熔点比铝高的金属材料。另外，当使用铜时，为了防止因迁移引起的不良或者铜元素的扩散，优选层叠钼、钛、钨等熔点比铜高的金属材料。
另外，作为扫描线107、电容线115以及栅电极227的材料，可以使用能够应用于像素电极121的具有透光性的导电材料。另外，当本发明的一个方式的半导体装置为反射型的显示装置时，作为像素电极121或衬底102可以使用不具有透光性的导电性材料。
另外，作为扫描线107、电容线115及栅电极227的一部分的材料，可以使用含有氮的金属氧化物，具体地说，含有氮的In-Ga-Zn类氧化物、含有氮的In-Sn类氧化物、含有氮的In-Ga类氧化物、含有氮的In-Zn类氧化物、含有氮的Sn类氧化物、含有氮的In类氧化物以及金属氮化膜（InN、SnN等）。这些材料具有5eV（电子伏特）以上的功函数。当作为晶体管103的半导体膜111使用氧化物半导体时，通过作为扫描线107(晶体管103的栅电极)使用含有氮的金属氧化物，可以使晶体管103的阈值电压向正方向变动，可以实现具有所谓常闭特性的晶体管。例如，当使用包含氮的In-Ga-Zn类氧化物时，可以使用氮浓度至少比半导体膜111的氧化物半导体膜高的In-Ga-Zn类氧化物，具体地，氮浓度为7atom％以上的In-Ga-Zn类氧化物。
作为栅极绝缘膜127，例如可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧化铪、氧化镓或Ga-Zn类金属氧化物等绝缘材料，并以单层结构或叠层结构来形成。另外，为了提高栅极绝缘膜127与作为半导体膜111的氧化物半导体膜之间的界面特性，优选栅极绝缘膜127中的至少接触于半导体膜111的区域由包含氧的绝缘膜形成。
另外，通过对栅极绝缘膜127使用对氧、氢、水等具有阻挡性的绝缘膜，可以防止作为半导体膜111的氧化物半导体膜中的氧扩散到外部并可以防止氢、水等从外部侵入到该氧化物半导体膜。作为对氧、氢、水等具有阻挡性的绝缘膜，可以举出氧化铝、氧氮化铝、氧化镓、氧氮化镓、氧化钇、氧氮化钇、氧化铪、氧氮化铪、氮化硅等。
此外，通过作为栅极绝缘膜127使用硅酸铪(HfSiOx)、含有氮的硅酸铪(HfSixOyNz)、含有氮的铝酸铪(HfAlxOyNz)、氧化铪、氧化钇等high-k材料，可以降低晶体管103的栅极漏电流。
此外，栅极绝缘膜127优选采用从栅电极一侧层叠有如下膜的结构：作为第一氮化硅膜，设置缺陷量少的氮化硅膜；作为第二氮化硅膜，在第一氮化硅膜上设置氢脱离量及氨脱离量少的氮化硅膜；并且在第二氮化硅膜上设置上述可以用作栅极绝缘膜127的包含氧的绝缘膜中的任一个。
作为第二氮化硅膜，优选使用在热脱附谱分析法中的氢分子的脱离量低于5×1021分子/cm3，优选为3×1021分子/cm3以下，更优选为1×1021分子/cm3以下，氨分子的脱离量低于1×1022分子/cm3，优选为5×1021分子/cm3以下，更优选为1×1021分子/cm3以下的氮化硅膜。通过将上述第一氮化硅膜及第二氮化硅膜用作栅极绝缘膜127的一部分，作为栅极绝缘膜127可以形成缺陷量少且氢及氨的脱离量少的栅极绝缘膜。由此，可以降低包含在栅极绝缘膜127中的氢及氮向半导体膜111扩散的量。
在使用氧化物半导体的晶体管中，当氧化物半导体膜及栅极绝缘膜的界面或栅极绝缘膜中存在陷阱能级(也称为界面能级)时，容易产生晶体管的阈值电压的变动，典型的是阈值电压的负向变动。此外，该陷阱能级会导致亚阈值摆幅(S值)增大，该亚阈值摆幅值示出当晶体管成为导通状态时为了使漏极电流变化一个数量级而所需的栅极电压。此外，上述电特性的变化不一，存在各晶体管电特性具有偏差的问题。因此，通过作为栅极绝缘膜使用缺陷量少的氮化硅膜，并且在与半导体膜111接触的区域设置含有氧的绝缘膜，可以减少阈值电压的负向漂移，并且可以抑制S值的增大。
将栅极绝缘膜127的部分区域的厚度设定为5nm以上且400nm以下，优选为10nm以上且300nm以下，更优选为50nm以上且250nm以下。
半导体膜111、半导体膜119以及半导体膜231优选使用氧化物半导体膜。该氧化物半导体膜可以采用非晶结构、单晶结构或多晶结构。此外，半导体膜111的部分区域的厚度为1nm以上且100nm以下，优选为1nm以上且50nm以下，更优选为1nm以上且30nm以下，最优选为3nm以上且20nm以下。
作为可以用于半导体膜111、半导体膜119以及半导体膜231的半导体，可以举出能隙为2eV以上、优选为2.5eV以上、更优选为3eV以上，且小于3.9eV、优选小于3.7eV、更优选小于3.5eV的氧化物半导体。像这样，通过使用能隙宽的氧化物半导体，可以降低晶体管103的关态电流。另外，该氧化物半导体对可见光的透过率较高，通过将其用于电容元件105的一个电极，可以形成具有透光性的电容元件，而可以提高液晶显示装置等的像素的开口率。
另外，通过使氧化物半导体膜成为n型，可以将氧化物半导体膜的光学带隙设定为2.4eV以上且3.1eV以下或2.6eV以上且3.0eV以下。此外，例如，当作为用作半导体膜119的氧化物半导体膜使用原子数比为In:Ga:Zn=1:1:1的In-Ga-Zn类金属氧化物时，其光学带隙为3.15eV。另外，用于像素电极121等的铟锡氧化物的光学带隙为3.7eV至3.9eV。因此，半导体膜119可以吸收在透过像素电极121的可见光中的包含能量最高的波长的光及紫外光。由于担忧该包含能量最高的波长的光及紫外光会伤害眼睛，因此将具有透光性的电容元件105用于像素101，可以减少对眼睛的刺激。此外，电容元件105也可以不与像素101的全部区域重叠。通过使电容元件105至少与像素101的一部分重叠，可以吸收可见光中的包含能量高的波长的光及紫外光。
可以用于半导体膜111、半导体膜119及半导体膜231的氧化物半导体优选至少包含铟（In）或锌（Zn）。或者，优选包含In和Zn的双方。此外，为了减少使用该氧化物半导体的晶体管的电特性的偏差，除了上述元素以外，优选还具有一种或多种稳定剂（stabilizer）。
作为稳定剂，可以举出镓（Ga）、锡（Sn）、铪（Hf）、铝（Al）或锆（Zr）等。另外，作为其他稳定剂，可以举出镧系元素的镧（La）、铈（Ce）、镨（Pr）、钕（Nd）、钐（Sm）、铕（Eu）、钆（Gd）、铽（Tb）、镝（Dy）、钬（Ho）、铒（Er）、铥（Tm）、镱（Yb）、镥（Lu）等。
作为可以用于半导体膜111、半导体膜119以及半导体膜231的氧化物半导体，例如，可以使用：氧化铟；氧化锡；氧化锌；含有两种金属的氧化物，如In-Zn类氧化物、Sn-Zn类氧化物、Al-Zn类氧化物、Zn-Mg类氧化物、Sn-Mg类氧化物、In-Mg类氧化物、In-Ga类氧化物；含有三种金属的氧化物，如In-Ga-Zn类氧化物(也记作IGZO)、In-Al-Zn类氧化物、In-Sn-Zn类氧化物、Sn-Ga-Zn类氧化物、Al-Ga-Zn类氧化物、Sn-Al-Zn类氧化物、In-Hf-Zn类氧化物、In-Zr-Zn类氧化物、In-Ti-Zn类氧化物、In-Sc-Zn类氧化物、In-Y-Zn类氧化物、In-La-Zn类氧化物、In-Ce-Zn类氧化物、In-Pr-Zn类氧化物、In-Nd-Zn类氧化物、In-Sm-Zn类氧化物、In-Eu-Zn类氧化物、In-Gd-Zn类氧化物、In-Tb-Zn类氧化物、In-Dy-Zn类氧化物、In-Ho-Zn类氧化物、In-Er-Zn类氧化物、In-Tm-Zn类氧化物、In-Yb-Zn类氧化物、In-Lu-Zn类氧化物；含有四种金属的氧化物，如In-Sn-Ga-Zn类氧化物、In-Hf-Ga-Zn类氧化物、In-Al-Ga-Zn类氧化物、In-Sn-Al-Zn类氧化物、In-Sn-Hf-Zn类氧化物、In-Hf-Al-Zn类氧化物。
在此，“In-Ga-Zn类氧化物”是指以In、Ga以及Zn为主要成分的氧化物，对In、Ga以及Zn的比例没有限制。此外，也可以包含In、Ga、Zn以外的金属元素。
另外，作为氧化物半导体，可以使用以InMO3(ZnO)m(m＞0)表示的材料。注意，M表示选自Ga、Fe、Mn及Co中的一种或多种金属元素或者用作上述稳定剂的元素。
例如，可以使用In:Ga:Zn=1:1:1(=1/3:1/3:1/3)、In:Ga:Zn=2：2:1(=2/5:2/5:1/5)或In:Ga:Zn=3:1:2(=1/2:1/6:1/3)的原子数比的In-Ga-Zn类金属氧化物。或者，可以使用In:Sn:Zn＝1:1:1（=1/3:1/3:1/3）、In:Sn:Zn＝2:1:3（=1/3:1/6:1/2）或In:Sn:Zn＝2:1:5（＝1/4:1/8:5/8）的原子数比的In-Sn-Zn类金属氧化物。另外，金属氧化物的原子数比作为误差包括上述原子数比的±20％的变动。
但是，不局限于此，可以根据所需要的半导体特性及电特性(场效应迁移率、阈值电压等)使用具有适当的原子数比的材料。另外，优选采用适当的载流子密度、杂质浓度、缺陷密度、金属元素及氧的原子数比、原子间距离、密度等，以得到所需要的半导体特性。例如，当使用In-Sn-Zn类氧化物时可以较容易地获得较高的场效应迁移率。但是，当使用In-Ga-Zn类氧化物时也可以通过降低块体内缺陷密度来提高场效应迁移率。
作为包括晶体管103的源电极和漏电极中的一个的信号线109、包括晶体管103的源电极和漏电极的另一个的导电膜113以及布线229和布线233，使用可以应用于扫描线107、电容线115以及栅电极227的材料，并可以以单层结构或叠层结构形成。
绝缘膜129及绝缘膜131例如可以使用氧化硅、氧氮化硅、氧化铝、氧化铪、氧化镓或Ga-Zn类金属氧化物等氧化绝缘材料，并以单层结构或叠层结构形成。
将绝缘膜129的部分区域的厚度设定为5nm以上且150nm以下，优选为5nm以上且50nm以下，更优选为10nm以上且30nm以下。此外，将绝缘膜131的部分区域的厚度设定为30nm以上且500nm以下，优选为150nm以上且400nm以下。
优选绝缘膜129和绝缘膜131中的一方或双方为其氧含量超过化学计量组成的氧化绝缘膜。由此，在防止氧从该氧化物半导体膜脱离的同时使包含在氧过剩区域中的氧扩散到氧化物半导体膜，从而可以填补氧缺陷。例如，通过使用利用热脱附谱分析(以下称为TDS分析)测量的在100℃以上且700℃以下，优选为100℃以上且500℃以下的加热处理中的氧分子的释放量为1.0×1018分子/cm3以上的氧化绝缘膜，可以填补该氧化物半导体膜中的氧缺陷。另外，绝缘膜129和绝缘膜131中的一方或双方也可以是部分存在其氧含量超过化学计量组成的区域(氧过剩区域)的氧化绝缘膜，通过至少使与半导体膜111重叠的区域中存在氧过剩区域，可以防止氧从该氧化物半导体膜脱离并可以使氧过剩区域中的氧扩散到氧化物半导体膜中来填补氧缺陷。
当绝缘膜131是其氧含量超过化学计量组成的氧化绝缘膜时，绝缘膜129优选是使氧透过的氧化绝缘膜。另外，在绝缘膜129中，从外部进入绝缘膜129的氧不都穿过绝缘膜129并扩散，也有留在绝缘膜129中的氧。此外，也有预先就包含在绝缘膜129中并且从绝缘膜129向外部扩散的氧。因此，绝缘膜129优选为氧的扩散系数大的氧化绝缘膜。
另外，由于绝缘膜129接触于作为半导体膜111及半导体膜231的氧化物半导体膜，所以优选其为不仅可以使氧透过，还可以使绝缘膜129与半导体膜111及半导体膜231之间的界面态密度降低的氧化绝缘膜。例如，优选绝缘膜129为缺陷密度比绝缘膜131膜中的缺陷密度低的氧化绝缘膜。具体地，利用电子自旋共振法测量的g值＝2.001(E′-center)的自旋密度为3.0×1017spins/cm3以下，优选为5.0×1016spins/cm3以下。另外，通过电子自旋共振法测量的在g值=2.001处的自旋密度对应于绝缘膜129所包含的悬空键的量。
另外，绝缘膜129和绝缘膜131中的一方或双方优选为对氮具有阻挡性的绝缘膜。例如，形成为致密的氧化绝缘膜可以使其对氮具有阻挡性，具体地说，优选采用以25℃使用0.5wt％的氟化氢酸时的蚀刻速度为10nm/分以下的氧化绝缘膜。
另外，当作为绝缘膜129和绝缘膜131中的一方或双方采用氧氮化硅或氮氧化硅等含有氮的氧化绝缘膜时，优选以具有利用SIMS(Secondary Ion Mass Spectrometry：二次离子质谱分析法)得到的氮浓度为SIMS的检出下限以上且低于3×1020atoms/cm3，更优选为1×1018atoms/cm3以上且1×1020atoms/cm3以下的区域的方式形成。如此，可以减少向晶体管103中的半导体膜111移动的氮的量。另外，由此可以减少含有氮的氧化绝缘膜自身的缺陷量。
另外，绝缘膜132例如可以使用氮氧化硅、氮化硅、氮化铝、氮氧化铝等氮化绝缘材料，并以单层结构或叠层结构形成。
作为绝缘膜132，也可以设置氢含量少的氮化绝缘膜。作为该氮化绝缘膜，例如可以使用利用TDS分析测量的氢分子的释放量低于5.0×1021分子/cm3，优选为低于3.0×1021分子/cm3，更优选为低于1.0×1021分子/cm3的氮化绝缘膜。
将绝缘膜132的部分区域的厚度设定为能够抑制来自外部的氢或水等杂质侵入的厚度。例如，将其设定为50nm以上且200nm以下，优选为50nm以上且150nm以下，更优选为50nm以上且100nm以下。通过设置绝缘膜132，由绝缘膜132阻挡碳等杂质，抑制杂质从外部移动到晶体管103的半导体膜111及晶体管223的半导体膜231，由此可以减少晶体管的电特性的偏差。
注意，当在半导体膜111、半导体膜119以及半导体膜231上设置的绝缘膜为一层时，优选设置绝缘膜131。此外，当绝缘膜为两层时，优选从该半导体膜一侧以绝缘膜131、绝缘膜132的顺序设置。
另外，作为在半导体膜111、半导体膜119以及半导体膜231与像素电极121、导电膜241以及能够同时形成的布线等之间形成的绝缘膜，可以包含利用通过使用有机硅烷气体的CVD法（化学气相沉积法）形成的氧化绝缘膜，典型的是氧化硅膜。
该氧化硅膜的厚度可以为300nm以上且600nm以下。作为有机硅烷气体，可以使用正硅酸乙酯（TEOS：化学式为Si(OC2H5)4）、四甲基硅烷（TMS：化学式为Si(CH3)4）、四甲基环四硅氧烷（TMCTS）、八甲基环四硅氧烷（OMCTS）、六甲基二硅氮烷（HMDS）、三乙氧基硅烷（SiH（OC2H5)3）、三（二甲氨基）硅烷（SiH（N（CH3)2）3）等含有硅的化合物。
通过利用有机硅烷气体的CVD法形成该氧化硅膜，可以提高形成在衬底102上的元件部表面的平坦性。其结果是，即使不设置由有机树脂形成的平坦化膜，也可以减少液晶的取向无序，可以减少漏光，并可以提高对比度。当然，也可以使用有机树脂代替该氧化硅膜，还可以使用包括该氧化硅膜和有机树脂的叠层。
像素电极121及导电膜241可以使用铟锡氧化物、含有氧化钨的铟氧化物、含有氧化钨的铟锌氧化物、含有氧化钛的铟氧化物、含有氧化钛的铟锡氧化物、铟锌氧化物、添加有氧化硅的铟锡氧化物等具有透光性的导电材料来形成。
接着，说明本实施方式所示的像素101所包含的各构成要素。
图4A示出上述像素101的电路图的一个例子。像素101包括：晶体管103；电容元件105；以及液晶元件108。晶体管103的栅电极电连接到扫描线107，源电极和漏电极中的一个电连接到信号线109，源电极和漏电极中的另一个电连接到电容元件105的一个电极及液晶元件108的一个电极（像素电极）。此外，电容元件105的另一个电极电连接到电容线115，液晶元件108的另一个电极（对置电极）电连接到对对置电极供应对置电位的布线。
液晶元件108是利用由形成有晶体管103及像素电极的衬底与对置的衬底（例如形成有对置电极的衬底）夹住的液晶的光学调制作用控制光的透过或非透过的元件。此外，液晶的光学调制作用由施加到液晶的电场(包括纵向电场或斜向电场)控制。此外，当在同一衬底上形成像素电极及对置电极（也称为公共电极）时，施加到液晶的电场成为横向电场。
另外，图4B示出像素101的详细的电路图的一个例子。如图4B及图2所示，晶体管103包括：包括栅电极的扫描线107；包括源电极和漏电极中的一个的信号线109；以及包括源电极和漏电极中的另一个的导电膜113。
在电容元件105中，将连接到电容线115的半导体膜119用作一个电极。此外，将连接到包括源电极和漏电极中的另一个的导电膜113的像素电极121用作另一个电极。另外，将设置在半导体膜119与像素电极121之间的绝缘膜129、绝缘膜131以及绝缘膜132用作介电膜。
液晶元件108包括：像素电极121；对置电极154；以及设置于像素电极121与对置电极154之间的液晶层。
在电容元件105中，即使半导体膜119的结构与半导体膜111的结构相同，半导体膜119也用作电容元件105的电极。这是因为可以将像素电极121用作栅电极，可以将绝缘膜129、绝缘膜131以及绝缘膜132用作栅极绝缘膜，可以将电容线115用作源电极或漏电极，其结果是，可以使电容元件105与晶体管同样地工作，而使半导体膜119成为导通状态。因此，可以将半导体膜119用作电容元件105的一个电极。
接着，参照图5A和图5B、图6A和图6B说明图1及图2所示的半导体装置的制造方法。
首先，在衬底102上形成氮化绝缘膜110。接着，在该氮化绝缘膜上形成扫描线107、电容线115以及栅电极227。接着，以覆盖扫描线107、电容线115以及栅电极227的方式形成栅极绝缘膜127。并且，在栅极绝缘膜127中设置开口123（参照图1），使电容线115的一部分及氮化绝缘膜110的一部分露出。
接着，在栅极绝缘膜127上分别形成如下膜：在栅极绝缘膜127与扫描线107重叠的区域形成的半导体膜111；以覆盖开口123的方式形成的半导体膜119；以及在栅极绝缘膜127与栅电极227重叠的区域形成的半导体膜231（参照图5A）。
氮化绝缘膜110可以使用上述材料形成。该氮化绝缘膜可以利用蒸镀法、CVD法、溅射法、旋涂法等各种成膜方法。
可以使用上述材料形成导电膜，并在该导电膜上形成掩模，利用该掩模进行加工来形成扫描线107、电容线115以及栅电极227。该导电膜可以使用蒸镀法、CVD法、溅射法、旋涂法等各种成膜方法。另外，对上述导电膜的厚度没有特别的限制，可以根据形成时间及所希望的电阻率等而决定。该掩模例如可以是利用光刻工序形成的抗蚀剂掩模。另外，该导电膜的加工可以采用干蚀刻和湿蚀刻中的一方或双方。
栅极绝缘膜127可以使用上述材料并利用CVD法或溅射法等各种成膜方法形成。
此外，当作为栅极绝缘膜127使用氧化镓时，可以利用MOCVD（Metal Organic Chemical Vapor Deposition：有机金属化学气相沉积）法形成。
在栅极绝缘膜127上的指定区域中形成掩模，利用该掩模进行加工可以形成开口123。此外，该掩模的形成及该加工可以与扫描线107、电容线115及栅电极227同样地进行。
可以使用上述氧化物半导体形成氧化物半导体膜，并在该氧化物半导体膜上形成掩模，利用该掩模进行加工来形成半导体膜111、半导体膜119以及半导体膜231。该氧化物半导体膜可以使用溅射法、涂敷法、脉冲激光蒸镀法、激光烧蚀法等形成。通过使用印刷法，可以将元件分离的半导体膜111及半导体膜119直接形成在栅极绝缘膜127上。当利用溅射法形成该氧化物半导体膜时，作为生成等离子体的电源装置可以适当地使用RF电源装置、AC电源装置或DC电源装置等。作为溅射气体，可以适当地使用稀有气体(典型地为氩)、氧气体、稀有气体及氧的混合气体。此外，当采用稀有气体及氧的混合气体时，优选增高氧相对于稀有气体的氧气比例。另外，根据所形成的氧化物半导体膜的组成而适当地选择靶材，即可。另外，该掩模例如可以使用利用光刻工序形成的抗蚀剂掩模。此外，该氧化物半导体膜的加工可以使用干蚀刻和湿蚀刻中的一方或双方来进行。以能够蚀刻为所希望的形状的方式，根据材料适当地设定蚀刻条件(蚀刻气体、蚀刻液、蚀刻时间、温度等)。
另外，上述氧化物半导体膜也可以利用CVD法来形成。作为CVD法，可以使用MOCVD（Metal Organic Chemical Vapor Deposition：有机金属化学气相沉积）法或ALD（Atomic Layer Deposition：原子层沉积）法等热CVD法。
热CVD法是不使用等离子体的成膜方法，因此具有不产生因等离子体损伤所引起的缺陷的优点。
可以以如下方法进行利用热CVD法的成膜：将源气体及氧化剂同时供应到处理室内，将处理室内的压力设定为大气压或减压，使其在衬底附近或在衬底上发生反应。
另外，可以以如下方法进行利用ALD法的成膜：将处理室内的压力设定为大气压或减压，将用于反应的源气体依次引入处理室，并且按该顺序反复地引入气体。例如，通过切换各开关阀（也称为高速阀）来将两种以上的源气体依次供应到处理室内。为了防止多种源气体混合，例如，在引入第一源气体的同时或之后引入惰性气体（氩或氮等）等，然后引入第二源气体。注意，当同时引入第一源气体及惰性气体时，惰性气体用作载流子气体，另外，可以在引入第二源气体的同时引入惰性气体。另外，也可以利用真空抽气将第一源气体排出来代替引入惰性气体，然后引入第二源气体。第一源气体附着到衬底表面形成第一层，之后引入的第二源气体与该第一层起反应，由此第二层层叠在第一层上而形成薄膜。通过按该顺序反复多次地引入气体直到获得所希望的厚度为止，可以形成台阶覆盖率良好的薄膜。由于薄膜的厚度可以根据按顺序反复引入气体的次数来进行调节，因此，ALD法可以准确地调节厚度而适用于形成微型晶体管。
例如，当形成InGaZnOX（X＞0）膜时，使用三甲基铟、三甲基镓及二甲基锌。另外，三甲基铟的化学式为In（CH3）3。另外，三甲基镓的化学式为Ga（CH3）3。另外，二甲基锌的化学式为Zn（CH3）2。另外，不局限于上述组合，也可以使用三乙基镓（化学式为Ga（C2H5）3）代替三甲基镓，并使用二乙基锌（化学式为Zn（C2H5）2）代替二甲基锌。
例如，在利用ALD法形成In-Ga-Zn-O膜时，依次反复引入In（CH3）3气体和O3气体形成InO2层，然后同时引入Ga（CH3）3气体和O3气体形成GaO层，之后同时引入Zn（CH3）2气体和O3气体形成ZnO层。注意，这些层的顺序不局限于上述例子。此外，也可以混合这些气体来形成混合化合物层如In-Ga-O层、In-Zn-O层、Ga-In-O层、Zn-In-O层、Ga-Zn-O层等。注意，虽然也可以使用利用Ar等惰性气体进行鼓泡而得到的H2O气体代替O3气体，但是优选使用不包含H的O3气体。另外，也可以使用In（C2H5）3气体代替In（CH3）3气体。此外，也可以使用Ga（C2H5）3气体代替Ga（CH3）3气体。还可以使用In（C2H5）3气体代替In（CH3）3气体。另外，也可以使用Zn（CH3）2气体。
优选在形成半导体膜111、半导体膜119以及半导体膜231之后进行加热处理，来使作为半导体膜111、半导体膜119以及半导体膜231的氧化物半导体膜脱氢化或脱水化。作为该加热处理的温度，典型地为150℃以上且低于衬底的应变点，优选为200℃以上且450℃以下，更优选为300℃以上且450℃以下。另外，也可以对被加工为半导体膜111、半导体膜119以及半导体膜231之前的氧化物半导体膜进行该加热处理。
在该加热处理中，加热处理装置不限于电炉，还可以使用通过诸如来自被加热的气体等媒介的热传导或热辐射来加热被处理物的装置。例如，可以使用GRTA(Gas Rapid Thermal Anneal：气体快速热退火)装置、LRTA(Lamp Rapid Thermal Anneal：灯快速热退火)装置等RTA(Rapid Thermal Anneal：快速热退火)装置。LRTA装置是利用从灯如卤素灯、金卤灯、氙弧灯、碳弧灯、高压钠灯或高压汞灯等发出的光(电磁波)的辐射加热被处理物的装置。GRTA装置是使用高温的气体进行加热处理的装置。
该加热处理可以在氮、氧、超干燥空气(水含量为20ppm以下，优选为1ppm以下，更优选为10ppb以下的空气)或稀有气体(氩、氦等)的气氛下进行。另外，优选上述氮、氧、超干燥空气或稀有气体中不含氢、水等。也可以在惰性气体气氛中进行加热之后在氧气气氛中进行加热。另外，优选将处理时间设定为3分钟至24小时。
另外，通过该加热处理，可以促进氮化绝缘膜110所含的氮及氢向半导体膜119扩散，并可以进一步降低半导体膜119的电阻。
另外，当在衬底102与氮化绝缘膜110之间设置绝缘膜时，作为该绝缘膜可以使用氧化硅、氧氮化硅、氮化硅、氮氧化硅、氧化镓、氧化铪、氧化钇、氧化铝、氧氮化铝等。此外，通过作为该绝缘膜使用氮化硅、氧化镓、氧化铪、氧化钇、氧化铝等，可以抑制典型为碱金属、水、氢等来自衬底102的杂质扩散到半导体膜111、半导体膜119以及半导体膜231。该绝缘膜可以利用溅射法或CVD法形成。
接着，形成包括晶体管103的源电极和漏电极中的一个的信号线109、包括晶体管103的源电极和漏电极中的另一个的导电膜113、布线229以及布线233（参照图5B）。
可以使用能够用于扫描线107、电容线115以及栅电极227的材料形成导电膜，并在该导电膜上形成掩模，利用该掩模进行加工来形成信号线109、导电膜113、布线229以及布线233。此外，该掩模的形成及该加工可以与扫描线107、电容线115及栅电极227同样地进行。
接着，在半导体膜111、半导体膜119、半导体膜231、信号线109、导电膜113、布线229、布线233以及栅极绝缘膜127上形成绝缘膜129、绝缘膜131以及绝缘膜132（参照图6A）。此外，优选连续形成绝缘膜129、绝缘膜131及绝缘膜132。通过连续地形成上述绝缘膜，可以抑制杂质混入绝缘膜129、绝缘膜131及绝缘膜132的各界面。
可以使用上述材料并利用CVD法或溅射法等各种成膜方法来形成绝缘膜129、绝缘膜131及绝缘膜132。
当作为绝缘膜129采用与半导体膜111之间的界面态密度低的氧化绝缘膜时，可以利用如下条件形成绝缘膜129。注意，这里对作为该氧化绝缘膜形成氧化硅膜或氧氮化硅膜的情况进行说明。该形成条件为：将设置于等离子体CVD装置的被真空排气的处理室内的衬底的温度保持于180℃以上且400℃以下，优选为200℃以上且370℃以下，向处理室中引入为源气体的包含硅的沉积气体及氧化性气体，并将处理室内的压力设定为20Pa以上且250Pa以下，优选为40Pa以上且200Pa以下，对设置于处理室内的电极供应高频电力。
作为包含硅的沉积气体的典型例子，可以举出硅烷、乙硅烷、丙硅烷、氟化硅烷等。作为氧化性气体，可以举出氧、臭氧、一氧化二氮、二氧化氮等。
另外，通过使氧化性气体量为包含硅的沉积气体的100倍以上，可以在减少绝缘膜129中的氢含量的同时减少绝缘膜129中的悬空键。从绝缘膜131扩散的氧有时被绝缘膜129中的悬空键俘获，因此当绝缘膜129中的悬空键减少时，绝缘膜131中的氧可以高效地扩散到半导体膜111及半导体膜231中，从而可以填补作为半导体膜111及半导体膜231的氧化物半导体膜中的氧缺陷。其结果是，可以减少混入该氧化物半导体膜中的氢含量并可以减少氧化物半导体膜中的氧缺陷。
当作为绝缘膜131采用上述包括氧过剩区域的氧化绝缘膜或其氧含量超过化学计量组成的氧化绝缘膜时，可以利用如下形成条件形成绝缘膜131。注意，这里对作为该氧化绝缘膜形成氧化硅膜或氧氮化硅膜的情况进行说明。作为该形成条件，可以举出如下一个例子：将设置于等离子体CVD装置的被真空排气的处理室内的衬底的温度保持于180℃以上且260℃以下，优选为180℃以上且230℃以下，向处理室中引入源气体并使处理室内的压力为100Pa以上且250Pa以下，优选为100Pa以上且200Pa以下，对设置于处理室内的电极供应0.17W/cm2以上且0.5W/cm2以下，优选为0.25W/cm2以上且0.35W/cm2以下的高频电力。
作为绝缘膜131的源气体可以使用能够应用于绝缘膜129的源气体。
作为绝缘膜131的形成条件，通过在上述压力的处理室中供应上述功率密度的高频电力，在等离子体中源气体的分解效率得到提高，氧自由基增加，而促进源气体的氧化，因此绝缘膜131中的氧含量比化学计量组成多。然而，在衬底温度是上述形成条件的温度的情况下，由于硅与氧的键合力低，因此因加热而使氧的一部分脱离。由此，可以形成其氧含量超过化学计量组成且通过加热使氧的一部分脱离的氧化绝缘膜。此外，在半导体膜111上设置有绝缘膜129。因此，在绝缘膜131的形成工序中绝缘膜129用作半导体膜111的保护膜。其结果是，使用功率密度高的高频功率形成绝缘膜131，也可以抑制对半导体膜111及半导体膜231造成的损伤。
另外，通过将绝缘膜131的厚度形成得较厚，可以使因加热而脱离的氧的量增多，因此优选将绝缘膜131形成为厚于绝缘膜129的膜。通过设置绝缘膜129，即使将绝缘膜131形成得较厚也可以实现良好的覆盖率。
当作为绝缘膜132形成氢含量少的氮化绝缘膜时，可以使用如下条件形成绝缘膜132。注意，这里对作为该氮化绝缘膜形成氮化硅膜的情况进行说明。作为该形成条件，可以举出如下一个例子：将设置于等离子体CVD装置的被真空排气的处理室内的衬底的温度保持于80℃以上且400℃以下，优选为200℃以上且370℃以下，向处理室中引入源气体，并将处理室内的压力设定为100Pa以上且250Pa以下，优选为100Pa以上且200Pa以下，对设置于处理室内的电极供应高频电力。
作为绝缘膜132的源气体，优选使用包含硅的沉积气体、氮及氨。作为包含硅的沉积气体的典型例子，可以举出硅烷、乙硅烷、丙硅烷、氟化硅烷等。另外，优选使氮的流量为氨的流量的5倍以上且50倍以下，更优选为10倍以上且50倍以下。通过作为源气体使用氨，可以促进含有硅的沉积气体及氮的分解。这是因为如下缘故：氨因等离子体能或热能而离解，离解时产生的能量有助于含有硅的沉积气体分子的键合及氮分子的键合的分解。由此，可以形成氢含量少且能够抑制来自外部的氢或水等杂质侵入的氮化硅膜。
优选的是，在至少形成绝缘膜131之后进行加热处理，使包含在绝缘膜129或绝缘膜131中的过剩氧扩散到半导体膜111及半导体膜231，由此填补作为半导体膜111及半导体膜231的氧化物半导体膜中的氧缺陷。该加热处理可以参照进行半导体膜111及半导体膜231的脱氢化或脱水化的加热处理的详细内容适当地进行。
接着，在绝缘膜129、绝缘膜131以及绝缘膜132与导电膜113重叠的区域中形成到达导电膜113的开口117（参照图1）。开口117可以与开口123同样地形成。
接着，通过形成像素电极121及导电膜241，可以制造图1、图2所示的半导体装置（参照图6B）。像素电极121可以通过如下方法形成：使用上述列举的材料形成通过开口117与导电膜113接触的导电膜，在该导电膜上形成掩模，并利用该掩模进行加工而形成。另外，该掩模的形成及该加工可以与扫描线107及电容线115同样地进行。
另外，在本发明的一个方式的半导体装置中，可以适当地改变作为构成电容元件的一个电极的半导体膜119与电容线115的连接。例如，如图7的电容元件105的截面图所示，也可以使用导电膜125将电容线115与半导体膜119连接。此时，导电膜125可以与如下膜同时形成：包括晶体管103的源电极和漏电极中的一个的信号线109、包括晶体管103的源电极和漏电极中的另一个的导电膜113、布线229以及布线233。
另外，在本发明的一个方式的半导体装置中，设置在像素内的晶体管的形状不局限于图1及图2所示的晶体管的形状，而可以适当地改变。例如，晶体管也可以是如下形状：包括在信号线109中的源电极和漏电极中的一个为U字型（C字型、日语片假名“コ”字型或马蹄型），并且围绕包括源电极和漏电极中的另一个的导电膜的形状。通过采用上述形状，即使晶体管的面积较小，也可以确保足够的沟道宽度，由此可以增加晶体管的开启时流过的漏电流（也称为通态电流）量。
另外，在上述像素101中，虽然作为晶体管示出沟道蚀刻型晶体管，但是也可以使用如图8所示的沟道保护型晶体管。通过设置沟道保护膜150，半导体膜111的表面不暴露于在形成信号线及导电膜的工序中使用的蚀刻剂及蚀刻气体，从而可以减少半导体膜111与沟道保护膜之间的杂质。由此，可以减少晶体管的源电极及漏电极之间流过的泄漏电流。另外，可以将沟道保护型晶体管用于第一驱动电路104及第二驱动电路106。
此外，在上述所示的像素101中，虽然作为晶体管示出具有一个栅电极的晶体管，但是也可以使用具有夹着半导体膜111而对置的两个栅电极的晶体管。此外，作为具有两个栅电极的晶体管的结构，例如，可以参照图2所示的用于第一驱动电路104的具有栅电极227及导电膜241的晶体管。
上述具有两个栅电极的晶体管在本实施方式所说明的晶体管103的绝缘膜132上具有导电膜。导电膜至少重叠于半导体膜111的沟道形成区。通过将导电膜设置在重叠于半导体膜111的沟道形成区的位置，优选将导电膜的电位设定为输入到信号线109的视频信号的最低电位。由此，在对置于导电膜的半导体膜111的表面上可以控制在源电极与漏电极之间流过的电流，可以减少晶体管的电特性的偏差。此外，通过设置导电膜，可以减轻周围的电场的变化给半导体膜111带来的影响，而可以提高晶体管的可靠性。
上述导电膜可以使用与扫描线107、信号线109、像素电极121等同样的材料及方法而形成。
如上所述，作为电容元件的一个电极，通过使用在与包括在晶体管中的半导体膜相同的形成工序中形成的半导体膜，可以制造具有在提高开口率的同时能够增大电荷容量的电容元件的半导体装置。由此，可以得到显示质量优良的半导体装置。
另外，通过以接触于氮化绝缘膜的方式形成用作上述电容元件的一个电极的半导体膜，可以使杂质从氮化绝缘膜扩散到半导体膜，并可以高效率地使半导体膜成为n型。此外，由于为了使半导体膜接触于氮化绝缘膜而形成的开口可以与在栅电极和其他布线连接等时所需的到达栅极绝缘膜中的开口使用相同的工序来形成，因此不增加掩模的个数。
另外，由于包括在晶体管中的半导体膜的氧化物半导体膜的氧缺陷得到减少且氢等杂质被减少，因此本发明的一个方式的半导体装置成为具有良好的电特性的半导体装置。
本实施方式可以与本说明书所示的其他实施方式适当地组合。
实施方式2
在本实施方式中，说明在上述实施方式所说明的包括在半导体装置中的晶体管及电容元件中，可以用于作为半导体膜的氧化物半导体膜的一个方式。
氧化物半导体可以处于非单晶状态。非单晶例如包括CAAC（C AxisAligned Crystal；c轴取向结晶）、多晶、微晶、或非晶部。
氧化物半导体也可以具有CAAC。注意，将包括CAAC的氧化物半导体称为CAAC-OS（c-axis aligned crystalline oxide semiconductor：c轴取向结晶氧化物半导体）。
有时可以在使用透射电子显微镜（TEM：Transmission ElectronMicroscope）观察CAAC-OS时确认到结晶部。另外，在大多情况下，在TEM的观察图像中，包含在CAAC-OS中的结晶部的尺寸为能够容纳在一个边长为100nm的立方体内的尺寸。此外，在使用TEM观察CAAC-OS时，有时无法明确地确认到结晶部与结晶部之间的边界。此外，在使用TEM观察CAAC-OS时，有时无法明确地确认到晶界(grain boundary)。CAAC-OS不具有明确的晶界，所以不容易产生杂质的偏析。另外，CAAC-OS不具有明确的晶界，所以缺陷态密度很少变高。另外，CAAC-OS不具有明确的晶界，所以电子迁移率的低下较小。
CAAC-OS具有多个结晶部，有时在该多个结晶部中c轴在平行于形成有CAAC-OS的表面的法线向量或CAAC-OS的表面的法线向量的方向上一致。因此，使用X射线衍射（XRD：X-Ray Diffraction）装置，并且利用Out-of-plane法来分析CAAC-OS，有时在2θ为31°附近观察到峰值。在InGaZnO4的结晶中，2θ为31°附近的峰值示出其取向于（009）面。此外，CAAC-OS在2θ为36°附近出现峰值。在ZnGa2O4的结晶中，2θ为36°附近的峰值示出其取向于（222）面。优选的是，在CAAC-OS中，在2θ为31°附近时出现峰值而在2θ为36°附近时不出现峰值。
另外，CAAC-OS在不同的结晶部间，有时a轴及b轴的方向不同。在具有InGaZnO4的结晶的CAAC-OS中使用XRD装置并采用使X线从垂直于c轴的方向入射的in-plane法进行分析，有时出现2θ为56°附近的峰值。2θ为56°附近的峰值表示InGaZnO4的结晶的（110）面。在此，当以将2θ固定在56°附近并以表面的法线向量为轴（φ轴）的条件下使样品旋转来进行分析（φ扫描）时，在a轴及b轴的方向一致的单晶氧化物半导体中出现六个对称性峰值，而在CAAC-OS中不出现明显的峰值。
如上所述，在CAAC-OS中,有时c轴取向且a轴或/及b轴在宏观上不一致。
另外，有时在CAAC-OS的电子衍射图案中，观察到斑点(亮点)。注意，尤其将使用电子束径为10nmφ以下或5nmφ以下的电子线而得到的电子衍射图案称为纳米束电子衍射图案。
图10A是包括CAAC-OS的样品的纳米束电子衍射图案。在此，将样品沿着垂直于形成有CAAC-OS的表面的方向截断，将其薄片化以使其厚度为40nm左右。此外，在此使电子束径为1nmφ的电子线从垂直于样品的截断面的方向入射。通过图10A可知，在CAAC-OS的纳米束电子衍射图案中可以观察到斑点。
在包括在CAAC-OS中的结晶部中，c轴在平行于形成有CAAC-OS的表面的法线向量或CAAC-OS的表面的法线向量的方向上一致。并且，当从垂直于ab面的方向看时金属原子排列为三角形或六角形，且当从垂直于c轴的方向看时，金属原子排列为层状或者金属原子和氧原子排列为层状。另外，在不同结晶部之间a轴和b轴的方向可以不同。在本说明书中，“垂直”的用语包括80°到100°的范围，优选包括85°到95°的范围。并且，“平行”的用语包括-10°到10°的范围，优选包括-5°到5°的范围。
因为包括在CAAC-OS中的结晶部的c轴在平行于形成有CAAC-OS的表面的法线向量或CAAC-OS的表面的法线向量的方向上一致，所以有时根据CAAC-OS的形状（形成有CAAC-OS的表面的截面形状或CAAC-OS的表面的截面形状）c轴的方向可以彼此不同。另外，结晶部在成膜时或在成膜后通过诸如加热处理等晶化处理而形成。因此，结晶部的c轴在平行于形成有CAAC-OS的表面的法线向量或CAAC-OS的表面的法线向量的方向上一致。
CAAC-OS有时可以通过降低杂质浓度来形成。在此，杂质是指氢、碳、硅以及过渡金属元素等氧化物半导体的主要成分以外的元素。特别是，硅等元素与氧的键合力比构成氧化物半导体的金属元素与氧的键合力强。因此，当该元素从氧化物半导体夺取氧时，有时打乱氧化物半导体的原子排列，使结晶性下降。另外，由于铁或镍等的重金属、氩、二氧化碳等的原子半径(或分子半径)大，所以有时会打乱氧化物半导体的原子排列，导致氧化物半导体的结晶性下降。因此，CAAC-OS是杂质浓度低的氧化物半导体。此外，包含在氧化物半导体中的杂质有时成为载流子发生源。
另外，在CAAC-OS中，结晶部的分布也可以不均匀。例如，在CAAC-OS的形成过程中，在从氧化物半导体的表面一侧进行结晶生长的情况下，有时氧化物半导体的表面附近的结晶部所占的比例高于形成有氧化物半导体的表面附近的结晶部所占的比例。此外，当杂质混入到CAAC-OS时，有时会使该杂质混入区中的结晶部的结晶性降低。
另外，CAAC-OS可以通过降低缺陷态密度形成。在氧化物半导体中，氧缺陷是缺陷能级。氧缺陷有时成为陷阱能级或因俘获氢而成为载流子发生源。为了形成CAAC-OS，重要的是不在氧化物半导体中产生氧缺陷。因此，CAAC-OS是缺陷态密度低的氧化物半导体。或者，CAAC-OS是氧缺陷少的氧化物半导体。
将杂质浓度低且缺陷态密度低（氧缺陷的个数少）的状态称为“高纯度本征”或“实质上高纯度本征”。高纯度本征或实质上高纯度本征的氧化物半导体具有较少的载流子发生源，因此有时可以降低其载流子密度。因此，有时将该氧化物半导体用于沟道形成区的晶体管很少具有负阈值电压（也称为常开启特性）。此外，高纯度本征或实质上高纯度本征的氧化物半导体具有较低的缺陷态密度，因此有时其陷阱态密度也变低。因此，有时将该氧化物半导体用于沟道形成区的晶体管的电特性变动小，而成为可靠性高的晶体管。此外，被氧化物半导体的陷阱能级俘获的电荷直到被释放为止需要较长的时间，有时像固定电荷那样动作。因此，有时将陷阱态密度高的氧化物半导体用于沟道形成区的晶体管的电特性不稳定。
另外，在使用高纯度本征或实质上高纯度本征的CAAC-OS的晶体管中，起因于可见光或紫外光的照射的电特性的变动小。
CAAC-OS例如可以通过使用DC电源的溅射法来形成。
氧化物半导体可以处于多晶状态。注意，将包括多晶的氧化物半导体称为多晶氧化物半导体。多晶氧化物半导体包括多个晶粒。
在使用TEM观察的多晶氧化物半导体的图像中，有时可以观察到晶粒。多晶氧化物半导体所包括的晶粒在使用TEM的观察图像中，在大多数情况下，粒径为2nm以上且300nm以下、3nm以上且100nm以下或5nm以上且50nm以下。此外，在使用TEM观察的多晶氧化物半导体的图像中，有时可以确认到晶粒与晶粒之间的边界。此外，例如在使用TEM观察的多晶氧化物半导体的图像中，有时可以确认到晶界。
多晶氧化物半导体具有多个晶粒，该多个晶粒有时取向不同。此外，多晶氧化物半导体使用XRD装置并采用out-of-plane法进行分析，有时出现表示取向的2θ为31°附近的峰值或表示多种取向的峰值。此外，多晶氧化物半导体在利用电子衍射而得到的图案中，有时观察到斑点。
因为多晶氧化物半导体具有较高的结晶性，所以有时具有较高的电子迁移率。因此，将多晶氧化物半导体用于沟道形成区的晶体管具有较高的场效应迁移率。注意，多晶氧化物半导体有时在晶界产生杂质的偏析。此外，多晶氧化物半导体的晶界成为缺陷能级。由于多晶氧化物半导体的晶界有时成为载流子发生源、陷阱能级，因此有时与将CAAC-OS用于沟道形成区的晶体管相比，将多晶氧化物半导体用于沟道形成区的晶体管的电特性变动较大，且可靠性较低。
多晶氧化物半导体可以使用高温加热处理或激光处理来形成。
氧化物半导体膜例如可以处于微晶状态。注意，将包括微晶的氧化物半导体称为微晶氧化物半导体。
在使用TEM观察的微晶氧化物半导体的图像中，有时无法明确地确认到结晶部。微晶氧化物半导体层中含有的结晶部的尺寸在大多数情况下为1nm以上且100nm以下，或1nm以上且10nm以下。尤其是，将1nm以上且10nm以下的微晶称为纳米晶（nc:nanocrystal）。将具有纳米晶的氧化物半导体称为nc-OS（nanocrystalline OxideSemiconductor）。此外，在使用TEM观察的nc-OS的图像中，有时无法明确地确认到结晶部与结晶部之间的边界。此外，在使用TEM观察的nc-OS的图像中，由于不具有明确的晶界，所以很少产生杂质的偏析。另外，nc-OS不具有明确的晶界，所以缺陷态密度很少变高。另外，nc-OS不具有明确的晶界，所以电子迁移率的低下较小。
nc-OS在微小区域(例如1nm以上且10nm以下的区域)中有时其原子排列具有周期性。此外，nc-OS在结晶部与结晶部之间没有规律性，所以有时在宏观上观察不到原子排列的周期性，或者有时观察不到长程有序。因此，根据分析方法，有时无法辨别nc-OS与非晶氧化物半导体。例如使用XRD装置，并且利用电子束径比结晶部大的X射线的Out-of-plane法来分析nc-OS，有时检测不到表示取向的峰值。此外，nc-OS在使用电子束径比结晶部大（例如20nmφ以上或50nmφ以上）的电子线而得到的电子衍射图案中，有时可以观察到光晕图案。此外，nc-OS在使用其电子束径与结晶部大小相同或比结晶部小（例如10nmφ以下或5nmφ以下）的电子线而得到的纳米束电子衍射图案中，有时可以观察到斑点。此外，在nc-OS的纳米束电子衍射图案中，有时观察到如圆圈那样的亮度高的区域。此外，在nc-OS的纳米束电子衍射图案中，有时在该区域内观察到多个斑点。
图10B是包括nc-OS的样品的纳米束电子衍射图案的一个例子。在此，将样品沿着垂直于形成有nc-OS的表面的方向截断，将其薄片化以使其厚度为40nm左右。此外，在此使电子束径为1nmφ的电子线从垂直于样品的截断面的方向入射。通过图10B可知，在nc-OS的纳米束电子衍射图案中可以观察到如圆圈那样的亮度高的区域，并且在该区域中观察到多个斑点。
由于有时nc-OS在微小区域中原子排列具有周期性，因此其缺陷态密度比非晶氧化物半导体低。注意，由于nc-OS的结晶部与结晶部之间没有规律性，因此与CAAC-OS相比，有时nc-OS的缺陷态密度变高。
因此，CAAC-OS相比，有时nc-OS的载流子密度较高。载流子密度较高的氧化物半导体有时电子迁移率较高。因此，将nc-OS用于沟道形成区的晶体管有时具有较高的场效应迁移率。注意，因为与CAAC-OS相比，nc-OS的缺陷态密度较高，所以有时陷阱态密度也变高。因此，有时与将CAAC-OS用于沟道形成区的晶体管相比，将nc-OS用于沟道形成区的晶体管的电特性变动较大，且可靠性较低。注意，因为nc-OS即使包含较多量的杂质也可以形成，所以nc-OS比CAAC-OS更容易形成，有时可以根据用途适当地使用。另外，也可以通过使用AC电源的溅射法等成膜方法来形成nc-OS。由于使用AC电源的溅射法可以在大尺寸衬底上均匀地成膜，因此，具有将nc-OS用于沟道形成区的晶体管的半导体装置的生产性较高。
氧化物半导体可以包括非晶部。注意，将包括非晶部的氧化物半导体称为非晶氧化物半导体。非晶氧化物半导体具有无秩序的原子排列且不具有结晶部。或者，非晶氧化物半导体具有像石英那样的无定形状态，其原子排列没有规律性。
例如，在使用TEM观察的非晶氧化物半导体的图像中，有时无法观察到结晶部。
非晶氧化物半导体例如在使用XRD装置并采用out-of-plane法进行分析时，有时检测不到表示取向的峰值。此外，非晶氧化物半导体在利用电子衍射而得到的图案中，有时观察到光晕图案。此外，非晶氧化物半导体在利用纳米束电子衍射而得到的图案中，有时观察不到斑点，而观察到光晕图案。
非晶氧化物半导体可以通过包含高浓度的氢等杂质来形成。因此，非晶氧化物半导体是包含高浓度的杂质的氧化物半导体。
当高浓度的杂质包含在氧化物半导体中时，有时在氧化物半导体中形成氧缺陷等缺陷能级。因此，杂质浓度高的非晶氧化物半导体的缺陷能级较高。此外，因为非晶氧化物半导体的结晶性较低，所以与CAAC-OS或nc-OS相比缺陷态密度较高。
因此，有时非晶氧化物半导体与nc-OS相比，载流子密度更高。因此，将非晶氧化物半导体用于沟道形成区的晶体管有时成为常开启电特性。因此，有时可以适当地将其用于需要常开启电特性的晶体管。因为非晶氧化物半导体的缺陷态密度高，所以有时陷阱态密度也变高。因此，有时与将CAAC-OS或nc-OS用于沟道形成区的晶体管相比，将非晶氧化物半导体用于沟道形成区的晶体管的电特性变动较大，且可靠性较低。注意，因为即使利用有可能包含多量的杂质的成膜方法也可以形成非晶氧化物半导体，所以非晶氧化物半导体较容易形成，有时可以根据用途适当地使用。例如，可以利用旋涂法、溶胶-凝胶法、浸渍法、喷射法、丝网印刷法、接触印刷法、喷墨法、辊涂法、雾化CVD法（mist CVD method）等成膜方法来形成非晶氧化物半导体。因此，具有将非晶氧化物半导体用于沟道形成区的晶体管的半导体装置的生产性较高。
另外，氧化物半导体也可以是包括CAAC-OS、多晶氧化物半导体、微晶氧化物半导体和非晶氧化物半导体中的两种以上的混合膜。混合膜例如有时包括非晶氧化物半导体的区域、微晶氧化物半导体的区域、多晶氧化物半导体的区域和CAAC-OS的区域中的两种以上的区域。此外，混合膜例如有时具有非晶氧化物半导体的区域、微晶氧化物半导体的区域、多晶氧化物半导体的区域和CAAC-OS的区域中的两种以上的区域的叠层结构。
氧化物半导体例如可以处于单晶状态。注意，将包括单晶的氧化物半导体称为单晶氧化物半导体。
例如，因为单晶氧化物半导体的杂质浓度低且缺陷态密度低（氧缺陷少），所以可以降低载流子密度。因此，将单晶氧化物半导体用于沟道形成区的晶体管很少成为常开启电特性。此外，因为单晶氧化物半导体的缺陷态密度低，所以陷阱态密度有时也变低。因此，有时将该单晶氧化物半导体用于沟道形成区的晶体管的电特性变动小，而成为可靠性高的晶体管。
氧化物半导体有时缺陷越少其密度越高。此外，氧化物半导体有时结晶性越高其密度越高。此外，氧化物半导体例如氢等杂质的浓度越低其密度越高。此外，单晶氧化物半导体的密度有时比CAAC-OS的密度高。此外，CAAC-OS的密度有时比微晶氧化物半导体的密度高。此外，多晶氧化物半导体的密度有时比微晶氧化物半导体的密度高。此外，微晶氧化物半导体的密度有时比非晶氧化物半导体的密度高。
另外，为了形成CAAC-OS膜，优选采用如下条件。
通过减少成膜时的杂质混入，可以抑制因杂质导致的结晶状态的损坏。例如，降低存在于成膜室内的杂质(氢、水、二氧化碳及氮等)的浓度即可。另外，降低成膜气体中的杂质浓度即可。具体而言，使用露点为-80℃以下，优选为-100℃以下的成膜气体。
另外，通过提高成膜时的形成CAAC-OS膜的面的加热温度(例如，衬底加热温度)，在溅射粒子到达形成CAAC-OS膜的面之后发生溅射粒子的迁移。具体而言，在将形成CAAC-OS膜的面温度设定为100℃以上且740℃以下，优选为150℃以上且500℃以下的状态下进行成膜。
另外，优选通过增高成膜气体中的氧比例并对电力进行最优化，来减轻成膜时的等离子体损伤。将成膜气体中的氧比例设定为30vol.％以上，优选设定为100vol.％。
下面，作为溅射靶材的一个例子示出In-Ga-Zn-O化合物靶材。
通过将InOX粉末、GaOY粉末及ZnOZ粉末以规定的摩尔数混合，并进行加压处理，然后在1000℃以上且1500℃以下的温度下进行加热处理，由此得到多晶的In-Ga-Zn类金属氧化物靶材。此外，也可以在冷却(放冷)或加热的同时进行该加压处理。另外，X、Y及Z为任意正数。在此，InOx粉末、GaOY粉末及ZnOZ粉末的规定的摩尔数比例如为2:2:1、8:4:3、3:1:1、1:1:1、4:2:3或3:1:2等。另外，粉末的种类及其混合摩尔数比可以根据所制造的溅射靶材适当地改变。
在此，表1示出结晶状态下的氧化物半导体（表示为OS）与硅（表示为Si）之间的对比。
[表1]
作为氧化物半导体的结晶状态，例如有表1所示的非晶氧化物半导体（a-OS、a-OS:H）、微晶氧化物半导体（nc-OS、μc-OS）、多晶氧化物半导体（多晶OS）、连续结晶氧化物半导体（CAAC-OS）、单晶氧化物半导体（单晶OS）等。另外，作为硅的结晶状态，例如有表1所示的非晶硅（a-Si、a-Si:H）、微晶硅（nc-Si、μc-Si）、多晶硅（多晶Si）、连续结晶硅（CG（Continuous Grain）Si）、单晶硅（单晶Si）等。
当对各结晶状态下的氧化物半导体进行使用将电子束径收敛于10nmφ以下的电子线的电子衍射（纳米束电子衍射）时，观察到下面所示的电子衍射图案（纳米束电子衍射图案）。在非晶氧化物半导体中观察到光晕图案（也称为晕圈或光晕）。在微晶氧化物半导体中观察到斑点或/及环形图案。在多晶氧化物半导体中观察到斑点。在连续结晶氧化物半导体中观察到斑点。在单晶氧化物半导体中观察到斑点。
另外，由纳米束电子衍射图案可知：微晶氧化物半导体的结晶部的粒度为纳米（nm）至微米（μm）。多晶氧化物半导体在结晶部和结晶部之间具有晶界，因此可知境界不连续。连续结晶氧化物半导体在结晶部和结晶部之间观察不到境界，因此可知结晶部连续。
说明各结晶状态下的氧化物半导体的密度。非晶氧化物半导体的密度低。微晶氧化物半导体的密度是中等程度的。连续结晶氧化物半导体的密度高。也就是说，连续结晶氧化物半导体的密度比微晶氧化物半导体的密度高，而微晶氧化物半导体的密度比非晶氧化物半导体的密度高。
说明在各结晶状态下的氧化物半导体中存在的态密度（DOS）的特征。非晶氧化物半导体的DOS高。微晶氧化物半导体的DOS稍微低。连续结晶氧化物半导体的DOS低。单晶氧化物半导体的DOS极低。也就是说，单晶氧化物半导体的DOS比连续结晶氧化物半导体低，连续结晶氧化物半导体的DOS比微晶氧化物半导体低，而微晶氧化物半导体的DOS比非晶氧化物半导体低.
另外，氧化物半导体膜也可以采用层叠有多个氧化物半导体膜的结构。例如，如图9A所示的晶体管那样，半导体膜可以采用第一氧化物半导体膜188a和第二氧化物半导体膜188b的叠层。可以将原子数比不同的金属氧化物用于第一氧化物半导体膜188a和第二氧化物半导体膜188b。例如，可以作为一个氧化物半导体膜使用包含两种金属的氧化物、包含三种金属的氧化物或者包含四种金属的氧化物，而作为另一个氧化物半导体膜使用包含与一个氧化物半导体膜不同的两种金属的氧化物、包含三种金属的氧化物或者包含四种金属的氧化物。
此外，也可以使第一氧化物半导体膜188a和第二氧化物半导体膜188b的构成元素相同，并使两者的原子数比不同。例如，可以将一个氧化物半导体膜的原子数比设定为In:Ga:Zn=3:1:2，而将另一个氧化物半导体膜的原子数比设定为In:Ga:Zn=1:1:1。此外，也可以将一个氧化物半导体膜的原子数比设定为In:Ga:Zn=2:1:3，而将另一个氧化物半导体膜的原子数比设定为In:Ga:Zn=1:3:2。也可以将一个氧化物半导体膜的原子数比设定为In:Ga:Zn=1:1:1，而将另一个氧化物半导体膜的原子数比设定为In:Ga:Zn=1:3:2。也可以将一个氧化物半导体膜的原子数比设定为In:Ga:Zn=1:1:1，而将另一个氧化物半导体膜的原子数比设定为In:Ga:Zn=1:6:4。也可以将一个氧化物半导体膜的原子数比设定为In:Ga:Zn=1:1:1，而将另一个氧化物半导体膜的原子数比设定为In:Ga:Zn=1:9:6。另外，各氧化物半导体膜的原子数比作为误差包括上述原子数比的±20％的变动。
此时，通过将一个氧化物半导体膜和另一个氧化物半导体膜中的与栅电极较近的一侧（沟道一侧）的氧化物半导体膜的In和Ga的原子数比设定为In≥Ga，并且将离栅电极较远的一侧（背沟道一侧）的氧化物半导体膜的In和Ga的原子数比设定为In＜Ga，可以制造场效应迁移率高的晶体管。另一方面，通过将沟道一侧的氧化物半导体膜的In和Ga的原子数比设定为In＜Ga，将背沟道一侧的氧化物半导体膜的In和Ga的原子数比设定为In≥Ga，可以减少晶体管的经时变化或因可靠性测试导致的阈值电压的变动量。
另外，晶体管的半导体膜也可以是由第一氧化物半导体膜至第三半导体膜构成的三层结构。此时，也可以使第一氧化物半导体膜至第三氧化物半导体膜的构成元素相同，并使它们的原子数比彼此不同。参照图9B说明半导体膜为三层的晶体管的结构。
图9B所示的晶体管从栅极绝缘膜127一侧依次层叠有第一氧化物半导体膜199a、第二氧化物半导体膜199b及第三氧化物半导体膜199c。作为构成第一氧化物半导体膜199a及第三氧化物半导体膜199c的材料使用能够以InM1xZnyOz（x≥1，y＞1，z＞0，M1＝Ga、Hf等）表示的材料。注意，在使构成第一氧化物半导体膜199a及第三氧化物半导体膜199c的材料中包含Ga的情况下，当所包含的Ga的比例多，具体而言，能够以InM1xZnyOz表示的材料中的X大于10时，在成膜时有可能发生粉末，所以是不适合的。
此外，构成第二氧化物半导体膜199b的材料使用能够以InM2xZnyOz（x≥1，y≥x，z＞0，M2＝Ga、Sn等）表示的材料。
适当地选择第一、第二以及第三氧化物半导体膜的材料，以使第二氧化物半导体膜199b的导带底构成与第一氧化物半导体膜199a的导带底和第三氧化物半导体膜199c的导带底相比离真空能级最深的阱结构。
此外，在氧化物半导体膜中第14族元素之一的硅或碳有时会引起施主能级的形成。由此，当硅或碳包含在氧化物半导体膜中时，氧化物半导体膜成为n型。因此，优选的是，以具有硅和碳的浓度皆为3×1018/cm3以下，优选为3×1017/cm3以下的区域的方式形成各氧化物半导体膜。尤其是，为了不使多量的第14族元素混入第二氧化物半导体膜199b中，优选用第一氧化物半导体膜199a及第三氧化物半导体膜199c夹住或围绕成为载流子路经的第二氧化物半导体膜199b。即，第一氧化物半导体膜199a及第三氧化物半导体膜199c也可以称为阻挡膜，该阻挡膜防止硅、碳等第14族元素混入第二氧化物半导体膜199b中。
例如，可以使用原子数比为In:Ga:Zn=1:3:2或1:6:4或1:9:6的氧化物半导体膜来形成第一氧化物半导体膜199a及第三氧化物半导体膜199c，并且可以使用原子数比为In:Ga:Zn=1:1:1或3:1:2的氧化物半导体膜来形成第二氧化物半导体膜199b。
或者，也可以采用层叠如下膜的三层结构：使用原子数比为In:Ga:Zn＝1:3:2的氧化物半导体膜来形成第一氧化物半导体膜199a；使用原子数比为In:Ga:Zn＝1:1:1或In:Ga:Zn＝3:1:2的氧化物半导体膜来形成第二氧化物半导体膜199b；以及使用原子数比为In:Ga:Zn＝1:6:4或1:9:6的氧化物半导体膜来形成第三氧化物半导体膜199c。
由于第一氧化物半导体膜199a至第三氧化物半导体膜199c的构成元素相同，所以第二氧化物半导体膜199b与第一氧化物半导体膜199a之间的界面的缺陷态密度（陷阱态密度）低。详细地说，该缺陷态密度（陷阱态密度）比栅极绝缘膜127与第一氧化物半导体膜199a之间的界面的缺陷态密度低。由此，如上所述通过层叠氧化物半导体膜，可以减少晶体管的经时变化或因可靠性测试导致的阈值电压的变动量。
另外，通过适当地选择第一、第二以及第三氧化物半导体膜的材料，以使第二氧化物半导体膜199b的导带底构成与第一氧化物半导体膜199a的导带底和第三氧化物半导体膜199c的导带底相比离真空能级最深的阱结构，可以提高晶体管的场效应迁移率，并可以减少晶体管的经时变化或因可靠性测试导致的阈值电压的变动量。
另外，也可以作为第一氧化物半导体膜199a至第三氧化物半导体膜199c使用结晶性不同的氧化物半导体。也就是说，也可以采用适当地组合单晶氧化物半导体、多晶氧化物半导体、微晶（纳米晶）氧化物半导体、非晶氧化物半导体以及CAAC-OS膜的结构。此外，当第一氧化物半导体膜199a至第三氧化物半导体膜199c中的任一个使用非晶氧化物半导体时，可以缓和氧化物半导体膜的内部应力和外部应力，而降低晶体管的特性偏差，还可以减少晶体管的经时变化或因可靠性测试导致的阈值电压的变动量。
此外，至少成为沟道形成区的第二氧化物半导体膜199b优选为CAAC-OS膜。
在使容易与氧键合的导电材料（例如，用于源电极或漏电极的金属）与氧化物半导体膜接触时，发生氧化物半导体膜中的氧扩散到容易与氧键合的导电材料一侧的现象。温度越高该现象越显著地发生。因为在晶体管的制造工序中有几个加热工序，所以因上述现象而在与源电极或漏电极接触的氧化物半导体层的区域及其附近的区域中发生氧缺陷，而该区域成为n型。因此，可以使成为n型的该区域用作晶体管的源极或漏极。
图9A和图9B例示出上述n型的区域。半导体膜中的以虚线表示的边界135是本征半导体区域与n型半导体区域的边界，在氧化物半导体中，与源电极或漏电极接触的区域及其附近的区域成为n型的区域。注意，边界135是示意性地示出的，实际上有时不明确。此外，有时边界135的位置也与图示的位置不同。
注意，本实施方式可以与本说明书所示的其他实施方式适当地组合。
实施方式3
在本实施方式中，说明可以用于本发明的一个方式的纳米晶氧化物半导体膜的电子衍射图案及局域能级。
纳米晶氧化物半导体膜是一种氧化物半导体膜，其中在利用电子束径为10nmφ以下的电子衍射（纳米束电子衍射）的电子衍射图案中，观察到与表示非晶状态的光晕图案及表示取向于特定的面的结晶状态的有规律性的斑点都不同的没有方向性的斑点。
图13A示出纳米晶氧化物半导体膜的截面TEM（TransmissionElectron Microscopy（透射电子显微镜））图像。此外，图13B示出在图13A的点1中利用纳米束电子衍射测量的电子衍射图案，图13C示出在图13A的点2中利用纳米束电子衍射测量的电子衍射图案，图13D示出在图13A的点3中利用纳米束电子衍射测量的电子衍射图案。
在图13A至13D中，作为纳米晶氧化物半导体膜的一个例子，使用在石英玻璃衬底上形成有50nm厚的In-Ga-Zn类氧化物膜的样品。图13A至13D所示的纳米晶氧化物半导体膜的成膜条件为如下：使用In:Ga:Zn=1:1:1（原子数比）的氧化物靶材；采用氧气气氛（流量为45sccm）；压力为0.4Pa；直流（DC）功率为0.5kW；以及衬底温度为室温。然后，将所形成的纳米晶氧化物半导体膜减薄为100nm以下（例如，40nm±10nm）的宽度来得到截面TEM图像及利用纳米束电子衍射的电子衍射图案。
图13A示出利用透射电子显微镜（日立高新技术公司制造的“H-9000NAR”）以300kV的加速电压及200万倍的倍率拍摄的纳米晶氧化物半导体膜的截面TEM图像。此外，图13B至13D示出利用透射电子显微镜（日立高新技术公司制造的“HF-2000”）以200kV的加速电压及大约1nmφ的电子束径进行纳米束电子衍射而得来的电子衍射图案。另外，电子束径大约为1nmφ时的纳米束电子衍射的测量范围为5nmφ以上且10nmφ以下。
如图13B所示，在纳米晶氧化物半导体膜的利用纳米束电子衍射的电子衍射图案中观察到分布为圆周状的多个斑点（亮点）。换言之，在纳米晶氧化物半导体膜中，观察到分布为圆周状（同心圆状）的多个斑点。或者，也可以说分布为圆周状的多个斑点形成多个同心圆。
此外，在与石英玻璃衬底的界面附近的图13D及纳米晶氧化物半导体膜的厚度方向中央部的图13C中也观察到与图13B同样地分布为同心圆状的多个斑点。在图13C中，从主要斑点到圆周状的斑点的距离为3.88/nm至4.93/nm。当将其换算为面间隔时为0.203nm至0.257nm。
由图13A至13D的纳米束电子衍射图案可知：在纳米晶氧化物半导体膜中，晶面取向不规则且大小不同的多个结晶部混合在一起。
接着，图14A示出纳米晶氧化物半导体膜的平面TEM图像。此外，图14B示出利用选区域电子衍射对在图14A中用圆圈起来的区域进行测量而得到的电子衍射图案。
在图14A和14B中，作为纳米晶氧化物半导体膜的一个例子，使用在石英玻璃衬底上形成有30nm厚的In-Ga-Zn类氧化物膜的样品。图14A和14B所示的纳米晶氧化物半导体膜的成膜条件为如下：使用In:Ga:Zn=1:1:1（原子数比）的氧化物靶材；采用氧气气氛（流量为45sccm）；压力为0.4Pa；直流（DC）功率为0.5kW；以及衬底温度为室温。然后，将样品减薄来得到纳米晶氧化物半导体膜的平面TEM图像及利用电子衍射的电子衍射图案。
图14A示出利用透射电子显微镜（日立高新技术公司制造的“H-9000NAR”）以300kV的加速电压及50万倍的倍率拍摄的纳米晶氧化物半导体膜的平面TEM图像。此外，图14B是以300nmφ的选区域进行电子衍射而得来的电子衍射图案。注意，当考虑到电子线的扩大范围时，测量范围为300nmφ以上。
如图14B所示，在纳米晶氧化物半导体膜的利用其测量范围比纳米束电子衍射大的选区域电子衍射的电子衍射图案中，观察到光晕图案而没有观察到利用纳米束电子衍射观察到的多个斑点。
接着，图15A至15C示意性地示出图13A至13D以及图14A和14B所示的电子衍射图案中的衍射强度的分布。图15A是示出图13B至13D所示的纳米束电子衍射图案中的衍射强度的分布的示意图。图15B是示出图14B所示的选区域电子衍射图案中的衍射强度的分布的示意图。此外，图15C是示出单晶结构或多晶结构的电子衍射图案中的衍射强度的分布的示意图。
在图15A至15C中，纵轴表示代表斑点等的分布的电子衍射强度（任意单位），而横轴表示离主要斑点的距离。
在图15C所示的单晶结构或多晶结构中，在对应于结晶部取向的面的面间隔（d值）的离主要斑点有特定距离的位置观察到斑点。
另一方面，如图13A至13D所示，由在纳米晶氧化物半导体膜的纳米束电子衍射图案中观察到的多个斑点形成的圆周状的区域具有较大的宽度。因此，图15A示出分散状态的强度分布。此外，可知在纳米束电子衍射图案中，在同心圆状的区域之间存在虽然不形成明确的斑点，但是亮度高的区域。
此外，如图15B所示，纳米晶氧化物半导体膜的选区域电子衍射图案中的电子衍射强度分布示出连续的强度分布。因为图15B可以接近于在广范围中观察图15A所示的电子衍射强度分布而得到的结果，所以可以认为多个斑点重叠且连接，从而得到了连续的强度分布。
如图15A至15C所示，可知在纳米晶氧化物半导体膜中，晶面取向不规则且大小不同的多个结晶部混合在一起，并且该结晶部微细到在选区域电子衍射图案中观察不到斑点的程度。
在观察到多个斑点的图13A至13D中，使纳米晶氧化物半导体膜减薄为50nm以下。此外，因为电子线的电子束径收敛于1nmφ，所以其测量范围为5nm以上且10nm以下。由此，可以推测纳米晶氧化物半导体膜所包括的结晶部为50nm以下，例如为10nm以下或5nm以下。
在此，图16示出石英玻璃衬底的纳米束电子衍射图案。图16的测量条件与图13B至13D所示的电子衍射图案相同。
如图16所示，从具有非晶结构的石英玻璃衬底观察到一种光晕图案，该光晕图案不具有特定的斑点且其亮度从主要斑点连续地产生变化。像这样，在具有非晶结构的膜中，即使在非常微小的区域中进行电子衍射也没有观察到在纳米晶氧化物半导体膜中观察到的分布为圆周状的多个斑点。因此，确认到在图13B至13D观察到的分布为圆周状的多个斑点是纳米晶氧化物半导体膜特有的。
图17示出对图13A所示的点2照射将电子束径收敛于大约1nmφ的电子线1分钟，接着进行测量的电子衍射图案。
在图17所示的电子衍射图案中，与图13C所示的电子衍射图案同样地观察到分布为圆周状的多个斑点，而图17和图13C所示的测量结果之间并没有确认到不同之处。这意味着：在图13C的电子衍射图案中确认到的结晶部是从形成纳米晶氧化物半导体膜时就存在的，而并不是由于收敛电子线的照射而形成结晶部的。
接着，图18A和18B示出图13A所示的截面TEM图像的部分放大图。图18A是在以800万倍的倍率观察图13A的点1附近（纳米晶氧化物半导体膜表面）时得到的截面TEM图像。此外，图18B是在以800万倍的倍率观察图13A的点2附近（纳米晶氧化物半导体膜的膜厚度方向中央部）时得到的截面TEM图像。
从图18A和18B所示的截面TEM图像不能明确观察到纳米晶氧化物半导体膜中的结晶结构。
此外，利用X射线衍射（XRD：X-ray diffraction）对用于图13A至13D以及图14A和14B的观察的在石英玻璃衬底上形成有本实施方式的纳米晶氧化物半导体膜的样品进行分析。图19示出利用out-of-plane法测量XRD光谱而得到的结果。
在图19中，纵轴表示X射线衍射强度（任意单位），横轴表示衍射角2θ（deg.）。另外，在XRD光谱的测量中使用Bruker AXS公司制造的X射线衍射装置D-8ADVANCE。
如图19所示，虽然在2θ=20°至23°附近观察到起因于石英的峰值，但是不能确认到起因于纳米晶氧化物半导体膜所包括的结晶部的峰值。
由图18A和18B及图19的结果也可知：纳米晶氧化物半导体膜所包括的结晶部是非常微细的结晶部。
如上所述，在本实施方式的纳米晶氧化物半导体膜中，在进行利用测量范围大的X射线衍射（XRD：X-ray diffraction）的分析时没有检测出表示取向的峰值，并且在利用测量范围大的选区域电子衍射得到的电子衍射图案中观察到光晕图案。因此，本实施方式的纳米晶氧化物半导体膜在宏观上可以说是与具有无秩序的原子排列的膜相同的膜。然而，通过利用电子线的电子束径充分小（例如，10nmφ以下）的纳米束电子衍射对纳米晶氧化物半导体膜进行测量，在所得到的纳米束电子衍射图案中可以观察到斑点（亮点）。因此，可以推测本实施方式的纳米晶氧化物半导体膜为晶面取向不规则的纳米结晶部（例如，粒径为10nm以下、5nm以下或3nm以下的结晶部）凝集而形成的膜。此外，在纳米晶氧化物半导体膜的厚度方向上的全区域中包括包含非常微细的结晶部的纳米结晶区域。
在此说明纳米晶氧化物半导体膜的局域能级，而且还说明通过CPM(Constant photocurrent method：恒定光电流测量法)测量对纳米晶氧化物半导体膜进行评价而得到的结果。
首先，说明测量样品的结构。
测量样品包括设置在玻璃衬底上的氧化物半导体膜、与该氧化物半导体膜接触的一对电极以及覆盖氧化物半导体膜及一对电极的绝缘膜。
接着，说明测量样品所包括的氧化物半导体膜的形成方法。
以如下条件通过溅射法形成第一氧化物半导体膜：使用In-Ga-Zn氧化物（In:Ga:Zn=1:1:1[原子数比]）的靶材；作为成膜气体使用30sccm的氩气体及15sccm的氧气体；压力为0.4Pa；衬底温度为室温；以及施加0.5kW的DC电力。注意，第一氧化物半导体膜为纳米晶氧化物半导体膜。
此外，通过在450℃的氮气气氛中对第一氧化物半导体膜进行加热1小时，然后在450℃的氧气气氛中进行加热1小时，来进行使氧化物半导体膜所包含的氢脱离的处理及对氧化物半导体膜供应氧的处理，从而形成第二氧化物半导体膜。注意，第二氧化物半导体膜为纳米晶氧化物半导体膜。
接着，对包括第一氧化物半导体膜的测量样品及包括第二氧化物半导体膜的测量样品进行CPM测量。具体而言，对与氧化物半导体膜接触的一对电极之间施加电压，并在此状态下调整照射到端子之间的测量样品表面的光量以固定光电流值，且在所希望的波长的范围中从照射光量求出吸收系数。
图11A和图11B示出从对各测量样品进行CPM测定来获得的吸收系数去除起因于带尾（bandtail）的吸收系数的吸收系数，即起因于缺陷的吸收系数。在图11A和图11B中，横轴表示吸收系数，纵轴示出光能。另外，在图11A和图11B的纵轴中，以氧化物半导体膜的导带底为0eV，且以价带顶为3.15eV。另外，在图11A和图11B中，各曲线是表示吸收系数与光能的关系的曲线，相当于缺陷能级。
图11A示出包括第一氧化物半导体膜的测量样品的测量结果，其中缺陷能级的吸收系数为5.28×10-1cm-1。图11B示出包括第二氧化物半导体膜的测量样品的测量结果，其中缺陷能级的吸收系数为1.75×10-2cm-1。
因此，通过加热处理可以减少氧化物半导体膜所包括的缺陷。
另外，对第一氧化物半导体膜及第二氧化物半导体膜进行利用X射线反射法（XRR：X-Ray Reflectometry）的膜密度的测量。第一氧化物半导体膜的膜密度为5.9g/cm3，而第二氧化物半导体膜的膜密度为6.1g/cm3。
因此，通过加热处理可以提高氧化物半导体膜的膜密度。
换言之，可知的是：在氧化物半导体膜中，膜密度越高，包括在膜中的缺陷越少。
本实施方式可以与本说明书所示的其他实施方式适当地组合。
实施方式4
在本实施方式中，说明可以用于本发明的一个方式的CAAC-OS膜的电子衍射图案及局域能级。
在本实施方式中使用的CAAC-OS膜是通过使用In-Ga-Zn氧化物（In:Ga:Zn＝1:1:1[原子数比]）的靶材并使用包含氧的成膜气体的溅射法形成的In-Ga-Zn类氧化物膜。关于该CAAC-OS膜的制造方法等详细说明，可以参照实施方式1和2。
图20示出CAAC-OS膜的截面TEM（Transmission ElectronMicroscope（透射电子显微镜））图像。此外，图21A至图21D示出在图20的点1至点4中使用电子衍射进行测定而得到的电子衍射图案。
图20所示的截面TEM图像是利用透射电子显微镜（日立高新技术公司制造的“H-9000NAR”）以300kV的加速电压及200万倍的倍率拍摄的。此外，图21A至图21D所示的电子衍射图案是利用透射电子显微镜（日立高新技术公司制造的“HF-2000”）以200kV的加速电压及大约1nmφ或大约50nmφ的电子束径而获得的。另外，有时将电子束直径为10nmφ以下的电子衍射特别称为纳米束电子衍射。另外，电子束径大约为1nmφ时的纳米电子衍射的测量范围为5nmφ以上且10nmφ以下。
图21A、图21B、图21C分别是图20所示的点1（膜表面一侧）、点2（膜中央）、点3（膜基底一侧）中的电子衍射图案，并是将电子束直径设定为1nmφ左右时的电子衍射图案。图21D是图20所示的点4（膜整体）中的电子衍射图案，并是将电子束直径设定为50nmφ左右时的电子衍射图案。
在点1（膜表面一侧）和点2（膜中央）的电子衍射图案中，虽然可以确认到由斑点(亮点)形成的图案，但是在点3（膜基底一侧）的电子衍射图案中，图案稍微变形。这意味着在CAAC-OS膜的膜厚度方向上结晶状态不同。此外，在点4（膜整体）的电子衍射图案中，可以确认到由斑点(亮点)形成的图案，由此可以说膜整体为CAAC-OS膜或包含CAAC-OS膜的膜。
图22是放大图20中的点1（膜表面一侧）附近的照片。从CAAC-OS膜直到与作为层间绝缘膜的氧氮化硅膜的界面，可以确认到呈现CAAC-OS膜的取向性的明确的格子图像。
图23A和图23B分别是不同于在观察图20的截面TEM时使用的CAAC-OS膜的CAAC-OS膜的截面TEM照片和X射线衍射光谱。CAAC-OS膜具有各种形态，在图23B所示的2θ=31°附近出现表示结晶成分的峰值A。此外，也有该峰值不明确地出现的情况。
图24A至图24D示出如下结果，即在图23A的CAAC-OS膜中的由同心圆示出的区域中，将电子线的电子束直径设定为1nmφ、20nmφ、50nmφ及70nmφ而进行电子衍射的结果。在电子线的电子束直径为1nmφ时，与图21A和图21B同样地确认到由明确的斑点(亮点)形成的图案。增大电子线的电子束直径会使斑点（亮点）变得稍微不明确，但是可以确认到衍射图案，所以可以说膜整体为CAAC-OS膜或包含CAAC-OS膜的膜。
图25A和图25B分别是以450℃对在观察图23A的截面TEM时使用的CAAC-OS膜进行退火之后的截面TEM照片和X射线衍射光谱。
图26A至图26D示出如下结果，即在图25A的CAAC-OS膜中的由同心圆示出的区域中，将电子线的电子束直径设定为1nmφ、20nmφ、50nmφ及70nmφ而进行电子衍射的结果。与图24A至图24D所示的结果相同，在电子线的电子束直径为1nmφ时，确认到由明确的斑点(亮点)形成的图案。增大电子线的电子束直径会使斑点（亮点）变得稍微不明确，但是可以确认到衍射图案，所以可以说膜整体为CAAC-OS膜或包含CAAC-OS膜的膜。
图27A和图27B分别是不同于在观察图20的截面TEM时使用的CAAC-OS膜和在观察图23A的截面TEM时使用的CAAC-OS膜的CAAC-OS膜的截面TEM照片和X射线衍射光谱。CAAC-OS膜具有各种形态，有可能在图27B所示的2θ=31°附近出现表示结晶成分的峰值A，同时出现起因于尖晶石型晶体结构的峰值B。
图28A至图28D示出如下结果，即在图27A的CAAC-OS膜中的由同心圆示出的区域中，将电子线的电子束直径设定为1nmφ、20nmφ、50nmφ及90nmφ而进行电子衍射的结果。在电子线的电子束直径为1nmφ时，确认到由明确的斑点(亮点)形成的图案。增大电子线的电子束直径会使斑点（亮点）变得稍微不明确，但是可以确认到衍射图案。此外，在电子线的电子束直径为90nmφ时，确认到更明确的斑点(亮点)。由此，可以说膜整体为CAAC-OS膜或包含CAAC-OS膜的膜。
接着，说明CAAC-OS膜的局域能级。在此，还说明通过CPM（Constant photocurrent method）测量对CAAC-OS膜进行评价而得到的结果。
首先，说明进行CPM测量的样品的结构。
测量样品包括设置在玻璃衬底上的氧化物半导体膜、与该氧化物半导体膜接触的一对电极以及覆盖氧化物半导体膜及一对电极的绝缘膜。
接着，说明测量样品所包括的氧化物半导体膜的形成方法。
以如下条件通过溅射法形成氧化物半导体膜：使用In-Ga-Zn氧化物（In:Ga:Zn=1:1:1[原子数比]）的靶材；作为成膜气体使用30sccm的氩气体、15sccm的氧气体、；压力为0.4Pa；衬底温度为400℃；施加0.5kW的DC电力。接着，在450℃的氮气气氛中进行加热1小时，然后在450℃的氧气气氛中进行加热1小时，以进行使氧化物半导体膜所包含的氢脱离的处理及对氧化物半导体膜供应氧的处理。注意，该氧化物半导体膜为CAAC-OS膜。
接着，对包括氧化物半导体膜的测量样品进行CPM测量。具体而言，对与氧化物半导体膜接触的一对电极之间施加电压，并在此状态下调整照射到端子之间的样品表面的光量以固定光电流值，且在所希望的波长的范围中从照射光量求出吸收系数。
图12示出从对各测量样品进行CPM测定来获得的吸收系数去除起因于带尾的吸收系数的吸收系数，即起因于缺陷的吸收系数。在图12中，横轴表示吸收系数，纵轴示出光能。另外，在图12的纵轴中，以氧化物半导体膜的导带底为0eV，且以价带顶为3.15eV。另外，在图12中，曲线示出吸收系数与光能的关系，相当于缺陷能级。
在图12所示的曲线中，缺陷能级的吸收系数为5.86×10-4cm-1。也就是说，CAAC-OS膜为缺陷能级的吸收系数低于1×10-3/cm，优选低于1×10-4/cm的缺陷态密度低的膜。
另外，对氧化物半导体膜进行利用X射线反射法（XRR（X-rayReflectometry））的膜密度的测量。氧化物半导体膜的膜密度为6.3g/cm3，也就是说，CAAC-OS膜的膜密度高。
本实施方式可以与本说明书所示的其他实施方式适当地组合。
实施方式5
通过使用上述实施方式所例示的晶体管及电容元件可以制造具有显示功能的半导体装置（显示装置）。此外，通过将包括晶体管的驱动电路的一部分或全部与像素部一起形成在同一个衬底上，可以形成系统整合型面板（system-on-panel）。在本实施方式中，参照图29A至图31C说明使用上述实施方式所示的晶体管的显示装置的例子。此外，图30是示出沿图29B中的M-N点划线的截面结构的截面图。此外，在图30中关于像素部的结构只记载其一部分。
在图29A中，以围绕设置在第一衬底901上的像素部902的方式设置有密封剂905，并且使用第二衬底906进行密封。在图29A中，在第一衬底901上的与由密封剂905围绕的区域不同的区域中安装有使用单晶半导体或多晶半导体形成在另行准备的衬底上的第二驱动电路903及第一驱动电路904。此外，供应到第二驱动电路903、第一驱动电路904或者像素部902的各种信号及电位通过FPC（Flexibleprinted circuit：柔性印刷电路）918a、FPC918b供应。
注意，第一驱动电路904具有扫描线驱动电路的功能。此外，第二驱动电路903具有信号线驱动电路的功能。
在图29B和图29C中，以围绕设置在第一衬底901上的像素部902和第一驱动电路904的方式设置有密封剂905。此外，在像素部902和第一驱动电路904上设置有第二衬底906。因此，像素部902及第一驱动电路904与显示元件一起由第一衬底901、密封剂905以及第二衬底906密封。在图29B和图29C中，在第一衬底901上的与由密封剂905围绕的区域不同的区域中安装有另行准备的使用单晶半导体或多晶半导体形成的第二驱动电路903。在图29B和图29C中，供应到第二驱动电路903、第一驱动电路904或者像素部902的各种信号及电位由FPC918供应。
此外，图29B和图29C示出另行形成第二驱动电路903并且将其安装到第一衬底901的例子，但是不局限于该结构。既可以另行形成第一驱动电路并进行安装，又可以仅另行形成第二驱动电路的一部分或者第一驱动电路的一部分并进行安装。
另外，对另行形成的驱动电路的连接方法没有特别的限制，而可以采用COG（Chip On Glass：玻璃覆晶封装）方法、引线键合方法或者TCP（Tape Carrier Package：带载封装）等方法。图29A是通过COG方法安装第二驱动电路903、第一驱动电路904的例子，图29B是通过COG方法安装第二驱动电路903的例子，而图29C是通过TCP方法安装第二驱动电路903的例子。
此外，显示装置包括显示元件为密封状态的面板和在该面板中安装有IC诸如控制器等的模块。
注意，本说明书中的显示装置是指图像显示装置或显示装置。此外，也可以用作光源（包括照明装置）代替显示装置。另外，显示装置还包括：安装有诸如FPC或TCP的连接器的模块；在TCP的端部设置有印刷线路板的模块；或者通过COG方式将IC（集成电路）直接安装到显示元件的模块。
此外，设置在第一衬底上的像素部及第一驱动电路具有多个晶体管，可以应用上述实施方式所示的晶体管。
作为设置在显示装置中的显示元件，可以使用液晶元件、发光元件等。作为液晶元件的一个例子，有利用液晶的光学调制作用来控制光的透过或非透过的元件。该元件可以由一对电极和液晶层构成。此外，液晶的光学调制作用由施加到液晶的电场(包括横向电场、纵向电场或斜向电场)控制。另外，具体而言，作为液晶元件的一个例子，可以举出向列液晶、胆甾相液晶、近晶相液晶、盘状液晶、热致液晶、溶致液晶、低分子液晶、高分子液晶、高分子分散型液晶（PDLC）、铁电液晶、反铁电液晶、主链型液晶、侧链型高分子液晶、香蕉型液晶等。另外，作为液晶的驱动方式，可以使用TN（Twisted Nematic：扭转向列）模式、STN（Super Twisted Nematic：超扭曲向列）模式、IPS（In-Plane-Switching：平面内切换）模式、FFS（Fringe FieldSwitching：边缘场切换）模式、MVA（Multi-domain VerticalAlignment：多象限垂直取向）模式、PVA（Patterned VerticalAlignment：垂直取向构型）模式、ASV（Advanced Super View：高级超视觉）模式、ASM（Axially Symmetric aligned Micro-cell：轴对称排列微单元）模式、OCB（Optically Compensated Birefringence：光学补偿双折射）模式、ECB（Electrically ControlledBirefringence：电控双折射）模式、FLC（Ferroelectric LiquidCrystal：铁电液晶）模式、AFLC（AntiFerroelectric Liquid Crystal：反铁电液晶）模式、PDLC（Polymer Dispersed Liquid Crystal：聚合物分散液晶）模式、PNLC（Polymer Network Liquid Crystal：聚合物网路型液晶）模式、宾主模式、蓝相（Blue Phase）模式等。但是并不局限于此，作为液晶元件及其驱动方式可以使用各种液晶元件及其驱动方式。发光元件将由电流或电压控制亮度的元件包括在其范畴内，具体而言，包括无机EL（Electro Luminescence：电致发光）元件、有机EL元件等。此外，也可以应用电子墨水等由于电作用而改变对比度的显示媒介。图30示出作为显示元件使用液晶元件的液晶显示装置的例子。
图30是纵向电场方式的液晶显示装置的截面图。该液晶显示装置包括连接端子电极915及端子电极916，连接端子电极915及端子电极916通过各向异性导电剂919电连接到FPC918所具有的端子。
连接端子电极915由与第一电极930相同的导电膜形成，并且，端子电极916由与晶体管910、911的源电极及漏电极相同的导电膜形成。
此外，设置在第一衬底901上的像素部902、第一驱动电路904包括多个晶体管，示出像素部902所包括的晶体管910、第一驱动电路904所包括的晶体管911。在晶体管910及晶体管911上设置有相当于实施方式1所示的绝缘膜129、绝缘膜131及绝缘膜132的绝缘膜924。此外，为了提高平坦性，绝缘膜924上设置有绝缘膜934。此外，绝缘膜923为氮化绝缘膜。
在本实施方式中，作为晶体管910可以应用上述实施方式1所示的设置在像素101中的晶体管。作为晶体管911可以应用上述实施方式1所示的设置在第一驱动电路104中的晶体管。注意，作为晶体管911，虽然例示出设置有导电膜917的结构，但是也可以是不设置导电膜917的结构。
另外，使用氧化物半导体膜927、绝缘膜924、绝缘膜934及第一电极930构成电容元件936。此外，氧化物半导体膜927与电容线929电连接。电容线929使用与晶体管910、晶体管911的栅电极相同的导电膜形成。注意，这里作为电容元件936示出实施方式1所示的电容元件，但是，也可以适当地使用其他实施方式所示的电容元件。
设置在像素部902中的晶体管910与显示元件电连接，而构成显示面板。显示元件只要能够进行显示就没有特别的限制，而可以使用各种各样的显示元件。
作为显示元件的液晶元件913包括第一电极930、第二电极931以及液晶层908。另外，以夹持液晶层908的方式设置有用作取向膜的绝缘膜932及绝缘膜933。此外，第二电极931设置在第二衬底906一侧，并且，第一电极930和第二电极931隔着液晶层908重叠。
关于为了对显示元件施加电压而设置的第一电极930及第二电极931（也称为像素电极、公共电极、对置电极等），可以根据取出光的方向、设置电极的位置以及电极的图案结构选择透光性或反射性。
第一电极930及第二电极931可以适当地使用与实施方式1所示的像素电极121相同的材料。
此外，间隔物935是通过对绝缘膜选择性地进行蚀刻而得到的柱状间隔物，并且它是为控制第一电极930与第二电极931之间的间隔（单元间隙）而设置的。此外，也可以使用球状间隔物。
当作为显示元件使用液晶元件时，可以使用热致液晶、低分子液晶、高分子液晶、高分子分散型液晶、铁电液晶、反铁电液晶等。上述液晶材料根据条件而呈现胆甾相、近晶相、立方相、手向列相、各向同性相等。
另外，也可以使用不使用取向膜且呈现蓝相的液晶。蓝相是液晶相中之一种，当使胆甾相液晶的温度升高时，在即将由胆甾相转变成各向同性相之前呈现。由于蓝相只出现在较窄的温度范围内，所以为了改善温度范围而将混合手性试剂的液晶组成物用于液晶层。此外，由于取向膜由有机树脂构成，该有机树脂包含氢或水等，所以有可能降低本发明的一个方式的半导体装置的晶体管的电特性。于是，通过作为液晶层使用蓝相，可以制造本发明的一个方式的半导体装置而不使用有机树脂，可以获得可靠性高的半导体装置。
第一衬底901和第二衬底906由密封剂925固定。作为密封剂925，可以使用热固化树脂或光固化树脂等有机树脂。另外，密封剂925接触于绝缘膜924。此外，密封剂925相当于图29A至图29C所示的密封剂905。
密封剂925设置在绝缘膜924上。此外，绝缘膜934设置在密封剂925的内侧。绝缘膜924的最上层是氮化绝缘膜，可以抑制从外部侵入的氢或水等杂质。另一方面，绝缘膜934具有高透湿性。因此，将绝缘膜934设置在密封剂925的内侧，在绝缘膜924上设置密封剂925，可以抑制从外部侵入的氢或水等杂质，并可以抑制晶体管910及晶体管911的电特性的变动。
此外，在液晶显示装置中，适当地设置黑矩阵（遮光膜）、偏振构件、相位差构件、抗反射构件等的光学构件（光学衬底）等。例如，也可以使用利用偏振衬底以及相位差衬底的圆偏振。此外，作为光源，也可以使用背光灯、侧光灯等。
此外，由于晶体管容易被静电等损坏，所以优选设置用来保护驱动电路的保护电路。保护电路优选使用非线性元件构成。
图31A至图31C示出在图30所示的液晶显示装置中将与设置在衬底906上的第二电极931电连接的公共连接部（焊盘部）形成在衬底901上的例子。
公共连接部配置于与用来粘合衬底901和衬底906的密封剂重叠的位置，并且通过密封剂所包含的导电粒子与第二电极931电连接。或者，在不与密封剂重叠的位置（注意，像素部以外的位置）设置公共连接部，并且，以与公共连接部重叠的方式将密封剂以外的包含导电粒子的膏剂另行设置，而与第二电极931电连接。
图31A的右侧是设置于像素部的晶体管910的截面图，图31A的左侧是可以利用与该晶体管相同的工序形成的公共连接部的截面图。图31A所示的公共连接部相当于图31B所示的公共连接部俯视图中的I-J的截面。
公共电位线975设置在栅极绝缘膜922上并利用与晶体管910的源电极971或漏电极973相同的材料及工序制造。
此外，公共电位线975由绝缘膜924及绝缘膜934覆盖，绝缘膜924及绝缘膜934在重叠于公共电位线975的位置上具有多个开口。该开口使用与接触孔相同的工序制造，该接触孔将晶体管910的源电极971和漏电极973中的一个与第一电极930连接。
此外，公共电位线975及公共电极977在设置于绝缘膜924及绝缘膜934的开口中电连接。公共电极977设置在绝缘膜934上，并使用与连接端子电极915、像素部的第一电极930相同的材料及工序制造。
如此，与像素部902的开关元件的制造工序共同地制造公共连接部。
公共电极977是与包括在密封剂中的导电粒子接触的电极，并与衬底906的第二电极931电连接。
此外，如图31C所示，公共电位线985也可以利用与晶体管910的栅电极相同的材料及工序制造。
在图31C所示的公共连接部中，公共电位线985设置在栅极绝缘膜922、绝缘膜924及绝缘膜934的下层，栅极绝缘膜922、绝缘膜924及绝缘膜934在重叠于公共电位线985的位置上具有多个开口。在利用与使晶体管910的源电极971和漏电极973中的一个和第一电极930连接的接触孔相同的工序对绝缘膜924及绝缘膜934进行蚀刻之后，还对栅极绝缘膜922选择性地进行蚀刻来形成该开口。
此外，公共电位线985及公共电极987在设置于绝缘膜922、绝缘膜924及绝缘膜934的开口中电连接。公共电极987设置在绝缘膜934上，并利用与连接端子电极915、像素部的第一电极930相同的材料及工序制造。
如上所述，通过应用上述实施方式所示的晶体管及电容元件，可以提供提高了开口率且具有增大了电荷容量的电容元件的半导体装置。其结果是，可以获得显示质量优良的半导体装置。
另外，由于包括在晶体管中的作为半导体膜的氧化物半导体膜的氧缺陷减少且氢等杂质减少，因此本发明的一个方式的半导体装置成为具有良好的电特性的半导体装置。
另外，本实施方式可以与本说明书所示的其它实施方式适当地组合。
实施方式6
在本实施方式中，参照图32及图33A1至图33B2说明可以应用本发明的一个方式的半导体装置且能够处理及显示图像信息的信息处理装置的结构。
具体而言，说明具备第一模式及第二模式的信息处理装置，在该第一模式中以30Hz（每1秒钟30次）以上的频率，优选为60Hz（每1秒钟60次）以上且低于960Hz（每1秒钟960次）的频率输出选择像素的G信号，而在第二模式中以11.6μHz（每1天1次）以上且低于0.1Hz（每1秒钟0.1次）的频率，优选为0.28mHz（每1小时1次）以上且低于1Hz（每1秒钟1次）的频率输出G信号。
通过使用本发明的一个方式的信息处理装置显示静态图像，可以将刷新速率设定为低于1Hz，优选为0.2Hz以下，可以进行对使用者的眼睛刺激小的显示、减轻使用者的眼睛疲劳的显示、不给使用者的眼睛带来负担的显示。此外，可以对应于显示在显示部上的图像的性质以最适当的频率刷新显示图像。具体而言，与流畅地显示动态图像的情况相比，通过以较低的频率进行刷新，可以显示闪烁少的静态图像。加上，也具有降低耗电量的效果。
图32是说明本发明的一个方式的具有显示功能的信息处理装置的结构的方框图。
图33A1至图33B2是说明本发明的一个方式的显示装置所具备的显示部的结构的方框图。
本实施方式所说明的具有显示功能的信息处理装置600包括显示装置640、运算装置620及输入单元500（参照图32）。
显示装置640具有显示部630及控制部610（参照图32）。一次图像信号625_V及一次控制信号625_C可以被供应到显示装置640。显示装置640能够在显示部630显示图像信息。
除了图像的灰度信息（也可以称为亮度信息）之外，一次图像信号625_V例如还包括色度信息等。
一次控制信号625_C例如包括用来控制显示装置640的扫描工作的时序等的信号等。
另外，电源电位等被供应到显示装置640的控制部610及显示部630。
控制部610具有控制显示部630的功能。例如控制部610生成二次图像信号615_V及/或二次控制信号615_C等。
也可以采用控制部610具备极性决定电路的结构。极性决定电路可以使信号的极性按每个帧反转。
极性决定电路可以具有如下功能：通知反转二次图像信号615_V的极性的定时，控制部610根据该定时来反转二次图像信号615_V的极性。此外，既可以在控制部610中进行二次图像信号615_V的极性的反转，也可以根据控制部610的指令在显示部630中进行二次图像信号615_V的极性的反转。
另外，极性决定电路可以包括计数器和信号生成电路且具有使用同步信号设定使二次图像信号615_V的极性反转的定时的功能。
注意，计数器具有使用水平同步信号的脉冲来计数帧期间的数量的功能。另外，信号生成电路具有向控制部610通知二次图像信号615_V的极性反转的定时的功能。由此，可以使用从计数器得到的帧期间的数量信息按每多个连续的帧期间使二次图像信号615_V的极性反转。
可以使二次图像信号615_V包括图像信息。
例如，控制部610可以由一次图像信号625_V生成二次图像信号615_V，并输出该二次图像信号615_V。
另外，控制部610可以以一次图像信号625_V与基准电位Vsc之间的差异为振幅，而作为二次图像信号615_V生成其极性每个帧反转的信号。
可以使二次控制信号615_C包括用来控制显示部630的第一驱动电路（也称为G驱动电路632）的信号或用来控制第二驱动电路（也称为S驱动电路633）的信号。
例如，控制部610可以从包括垂直同步信号、水平同步信号等同步信号的一次控制信号625_C生成二次控制信号615_C。
二次控制信号615_C例如包括初始脉冲信号SP、锁存信号LP、脉冲宽度控制信号PWC、时钟信号CK等。
具体而言，可以使二次控制信号615_C包括控制S驱动电路633的工作的S驱动电路用初始脉冲信号SP、S驱动电路用时钟信号CK或锁存信号LP等。另外，还可以包括控制G驱动电路632的工作的G驱动电路用初始脉冲信号SP、G驱动电路用时钟信号CK或脉冲宽度控制信号PWC等。
显示部630包括像素部631、第一驱动电路（也称为G驱动电路632）以及第二驱动电路（也称为S驱动电路633）。
像素部631具备显示光不包括短于420nm的波长的光且以150ppi以上的清晰度设置的多个像素631p以及连接该多个像素的布线。每一个像素631p都至少与一个扫描线G及一个信号线S连接。另外，布线的种类及个数取决于像素631p的结构、个数及配置。
例如，当像素631p在像素部631中被配置为x列×y行的矩阵状时，将信号线S1至信号线Sx及扫描线G1至扫描线Gy配置在像素部631中（参照图33A1）。多个扫描线（G1至Gy）可以按行供应G信号。多个信号线（S1至Sx）可以对多个像素供应S信号。
G驱动电路632可以控制G信号632_G的供应以选择扫描线G（参照图32）。
例如，也可以将像素部631分为多个区域（具体而言，分为第一区域631a、第二区域631b及第三区域631c）来驱动（参照图33A2）。
在各个区域中可以设置：多个像素631p；用来按行选择该像素631p的多个扫描线G；以及用来对被选择的像素631p供应S信号633_S的多个信号线S。
另外，也可以设置多个G驱动电路（具体而言，可以设置第一G驱动电路632a、第二G驱动电路632b及第三G驱动电路632c）。
G驱动电路可以控制G信号632_G的供应以选择设置在各个区域中的扫描线G（具体而言，第一G驱动电路632a选择扫描线G1至Gj；第二G驱动电路632b选择扫描线Gj+1至G2j；以及第三G驱动电路632c选择扫描线G2j+1至Gy）。
G驱动电路将选择像素电路634的第一驱动信号（也称为G信号）632_G输出到像素电路634。G驱动电路632具备第一模式及第二模式，在该第一模式中以30Hz（每1秒钟30次）以上的频率，优选为60Hz（每1秒钟60次）以上且低于960Hz（每1秒钟960次）的频率向各个扫描线输出选择各个扫描线的G信号632_G，而在第二模式中以11.6μHz（每1天1次）以上且低于0.1Hz（每1秒钟0.1次）的频率，优选为0.28mHz（每1小时1次）以上且低于1Hz（每1秒钟1次）的频率向各个扫描线输出G信号632_G。
G驱动电路632能够通过切换第一模式和第二模式而工作。例如，利用包括模式切换信号的二次控制信号615_C或二次控制信号615_C所包括的G驱动电路用起始脉冲可以切换G驱动电路632的第一模式和第二模式。具体而言，也可以控制控制部610所输出的G驱动电路用起始脉冲的输出频率。
G信号632_G通过G驱动电路632生成。G信号632_G按行被输出到像素631p，而像素631p按行被选择。
显示部630也可以具有S驱动电路633。S驱动电路由二次图像信号615_V生成第二驱动信号（也称为S信号633_S），且控制该S信号633_S向信号线S（具体而言，是信号线S1至Sx）的供应。
S信号633_S包括图像的灰度信息等。S信号633_S被供应到G信号632_G所选择的像素631p。
像素部631包括多个像素631p。
像素631p具备显示元件635及包括该显示元件635的像素电路634（参照图32）。
像素电路634保持被供应的S信号633_S，并在显示元件635显示图像信息的一部分。另外，可以选择对应于显示元件635的种类或驱动方法的结构用于像素电路634。
作为像素电路634的一个例子，图33B1示出将液晶元件635LC应用于显示元件635的结构。
像素电路634包括：具备被输入G信号632_G的栅电极及被输入S信号的第一电极的晶体管634t；以及具备与晶体管634t的第二电极电连接的第一电极及被供应公共电位的第二电极的液晶元件635LC。
像素电路634具有控制S信号633_S供应到显示元件635的晶体管634t。
晶体管634t的栅极连接到扫描线G1至扫描线Gy中的任一个。晶体管634t的源极和漏极中的一个连接到信号线S1至信号线Sx中的任一个，并且晶体管634t的源极和漏极中的另一个连接到显示元件635的第一电极。
在像素631p中将晶体管634t用作控制S信号633_S输入到像素631p的开关元件。此外，也可以将多个晶体管用于像素631p作为一个开关元件。也可以将上述多个晶体管并联连接而将其用作一个开关元件，又可以串联连接，还可以组合并联和串联连接。
像素631p根据需要除了用来保持液晶元件635LC的第一电极与第二电极之间的电压的电容元件634c以外还可以具有晶体管、二极管、电阻元件、电容元件、电感器等其他电路元件。对显示元件635的第二电极施加指定的公共电位Vcom。
适当地调整电容元件634c的电容即可。例如，在后面所述的第二模式中，在较长期间（具体而言，1/60sec以上）保持S信号633_S的情况下，设置电容元件634c。此外，也可以使用电容元件634c以外的结构调整像素电路634的电容。另外，通过采用重叠设置液晶元件635LC的第一电极与第二电极的结构，也可以实质上形成电容元件。
作为像素电路的另外一个例子，图33B2示出将EL元件635EL应用于显示元件635的结构。
像素电路634EL具有第一晶体管634t_1，该第一晶体管634t_1包括：被输入G信号632_G的栅电极；被输入S信号的第一电极；以及与电容元件634c的第一电极电连接的第二电极。另外，像素电路634EL还具有第二晶体管634t_2，该第二晶体管634t_2包括：与第一晶体管634t_1的第二电极电连接的栅电极；与电容元件634c的第二电极电连接的第一电极；以及与EL元件635EL的第一电极电连接的第二电极。此外，向电容元件634c的第二电极以及第二晶体管634t_2的第一电极供应电源电位，而向EL元件635EL的第二电极供应公共电位。注意，电源电位与公共电位的电位差比EL元件635EL的发光开始电压大。
在像素电路634中，晶体管634t控制是否对显示元件635的第一电极施加信号线S的电位。
此外，作为适用于本发明的一个方式的显示装置的晶体管可以应用使用氧化物半导体的晶体管。关于使用氧化物半导体的晶体管的详细内容可以参照实施方式1及实施方式2的记载。
使用氧化物半导体膜的晶体管可以使关闭状态下的源极与漏极之间的泄漏电流（关态电流（off-state current））比现有的使用硅的晶体管低得多。通过将关态电流极小的晶体管用于显示部的像素部，可以在抑制闪烁产生的同时减少帧频率。
作为显示元件635，不局限于液晶元件635LC，例如还可以应用通过施加电压而产生发光（Electroluminescence：电致发光）的OLED元件、使用电泳的电子墨水等各种显示元件。
例如，液晶元件635LC的偏振光的透过率可以由S信号633_S的电位控制，由此可以显示灰度。
例如，当将透射型液晶元件用于显示元件635时，可以在显示部630设置光供应部650。光供应部650具有光源。控制部610控制光供应部650所具有的光源的驱动。光供应部650对设置有液晶元件的像素部631供应光而用作背光灯。
作为光供应部650的光源，可以使用冷阴极荧光灯、发光二极管（LED）、OLED元件等。
尤其是，优选采用光源所发射的蓝色光的强度比其他颜色的光的强度弱的结构。这是因为如下缘故：因为包括在光源所发射的光中的呈现蓝色的光到达视网膜而不被眼睛的角膜或晶状体吸收，所以可以降低对视网膜的长期性的负面影响（例如，年龄相关性黄斑变性等）或直到深夜里暴露于蓝色光时的对昼夜节律（Circadian rhythm）的负面影响等。具体而言，光源优选为发射不包括具有400nm以下，优选为420nm以下，更优选为440nm以下的波长的光（也称为UVA）的光的光源。
注意，本发明的一个方式的半导体装置中的像素的特征在于吸收具有上述波长的光且不容易使其透过。因此，通过使用本发明的一个方式的半导体装置，即使使用发射具有上述波长的光的光源，也可以减少或遮断具有上述波长的光。
运算装置620生成一次图像信号625_V及包括模式切换信号的一次控制信号625_C。
模式切换信号例如可以通过信息处理装置600的使用者的指令而生成。
信息处理装置600的使用者可以利用输入单元500发出切换显示的指令。也可以采用将图像切换信号500_C供应到运算装置620，而运算装置620输出包括模式切换信号的一次控制信号625_C的结构。
包括模式切换信号的一次控制信号625_C被供应到显示装置640的控制部610，而控制部输出包括模式切换信号的二次控制信号615_C。
例如，当包括将第二模式切换为第一模式的模式切换信号的一次控制信号625_C被供应到G驱动电路632时，G驱动电路632从第二模式切换为第一模式。而且，G驱动电路632输出G信号1个帧以上，然后切换为第二模式。
具体而言，也可以采用当输入单元500检测出翻页工作时将图像切换信号500_C输出到运算装置620的结构。
运算装置620生成包括翻页工作的一次图像信号625_V，与该一次图像信号625_V一起输出包括模式切换信号的一次控制信号625_C。
供应有该一次图像信号625_V及该一次控制信号625_C的控制部610供应包括模式切换信号的二次控制信号615_C及包括翻页工作的二次图像信号615_V。
供应有包括模式切换信号的二次控制信号615_C的G驱动电路632从第二模式切换为第一模式，并以高频率输出G信号632_G。
供应有包括翻页工作的二次图像信号615_V的S驱动电路633向像素电路634输出由该二次图像信号615_V生成的S信号633_S。
由此，像素631p可以以高频率改写包括翻页工作的多个帧图像。其结果，可以流畅地显示包括翻页工作的二次图像信号615_V。
还可以采用如下结构：运算装置620辨别对显示部630输出的一次图像信号625_V是动态图像还是静态图像，并根据其辨别结果输出包括模式切换信号的一次控制信号625_C。
具体而言，还可以采用如下结构：当一次图像信号625_V是动态图像时，该运算装置620输出选择第一模式的切换信号，而当一次图像信号625_V是静态图像时，该运算装置620输出选择第二模式的切换信号。
另外，作为运算装置620辨别是动态图像还是静态图像的方法有如下方法：当一次图像信号625_V所包括的一个帧的信号和该帧前后的帧的信号之间的差异大于预先设定的差异时，辨别为动态图像，而一次图像信号625_V所包括的一个帧的信号和该帧前后的帧的信号之间的差异等于或小于预先设定的差异时，辨别为静态图像。
当控制部610将G驱动电路的工作模式从一个模式切换为其他模式时（例如，从第二模式切换为第一模式时），G驱动电路也可以在输出G信号632_G一次以上的预定的次数之后，切换为其他模式。
作为输入单元500可以使用触摸屏、触摸板、滑鼠、控制杆、轨迹球、数据手套、摄像装置等。运算装置620可以使从输入单元500输入的电信号和显示部的坐标彼此相关。由此，使用者可以输入用来处理显示在显示部上的信息的指令。
作为使用者从输入单元500输入的信息，例如可以举出如下指令：改变显示于显示部的图像的显示位置的拖拉指令；将显示图像翻到下一个图像的滑动指令；依次显示卷轴状的图像的滚动指令；选择特定的图像的指令；改变图像的显示尺寸的缩放指令；以及输入手写的文字的指令等。
照度是指在每单位时间内入射到被照射面的每单位面积上的光量，该光量包括眼睛的光谱灵敏度。
注意，本实施方式可以与本说明书所示的其他实施方式适当地组合。
实施方式7
在本实施方式中，参照图34A和图34B说明使用本发明的一个方式的半导体装置的信息处理装置的信息处理方法。
具体而言，说明能够显示在使用本发明的一个方式的半导体装置的信息处理装置的显示部上的图像的生成方法。尤其是，说明当将显示于显示部的图像切换为其他图像时，对使用者的眼睛刺激少的图像的切换方法、减轻使用者的眼睛疲劳的图像的切换方法、不给使用者的眼睛带来负担的图像的切换方法。
图34A和图34B是说明使用本发明的一个方式的半导体装置的信息处理装置的结构的方框图及说明图像数据的示意图。
在本发明的一个方式中，说明在信息处理装置的显示部平缓地重写显示图像的方法。
由此，可以减轻切换显示时给使用者的眼睛带来的负担。其结果，可以提供能够以对眼睛刺激少的方式显示包括运算部所处理的信息的图像的新颖的信息处理方法。
当快速地切换图像而进行显示时，可能给使用者带来眼睛疲劳。例如，包括不断地切换不同的情景的动态图像以及切换不同的静态图像的情况等。
当切换不同的图像而进行显示时，优选缓慢地（平静地）且自然地切换图像而进行显示，而不瞬间地切换显示。
例如，当将显示从第一静态图像切换到第二静态图像时，优选的是，在第一静态图像和第二静态图像之间插入淡出显示第一静态图像的动态图像或/及第二静态图像淡入的动态图像。此外，也可以插入以在第一静态图像淡出的同时，第二静态图像淡入（也称为交替淡变）的方式插入重叠两个图像的动态图像，还可以插入显示第一静态图像逐渐变成第二静态图像的动态图像（也称为影像变形）。
另外，也可以在以低刷新速率显示第一静态图像数据，接着以高刷新速率显示用来切换图像的图像之后，以低刷新速率显示第二静态图像数据。
下面说明切换互不相同的图像A和图像B的方法的一个例子。
图34A是示出能够进行图像切换工作的显示部的结构的框图。图34A所示的显示部包括运算部701、存储部702、控制部703以及显示部704。
在第一步骤中，运算部701将来自外部存储部等的图像A及图像B的各数据储存在存储部702中。
在第二步骤中，运算部701根据预先设定的分割数的值使用图像A和图像B的各图像数据依次生成新的图像数据。
在第三步骤中，将所生成的图像数据输出到控制部703中。控制部703将被输入的图像数据显示于显示部704。
图34B是用来说明在将图像从图像A逐渐切换为图像B时生成的图像数据的示意图。
在图34B中示出从图像A到图像B生成N（N是自然数）个图像数据，且分别将每一个图像数据显示f（f是自然数）帧期间的情况。由此，从图像A切换为图像B的期间是f×N帧。
在此，优选的是，使用者可以自由地设定上述N及f等的参数。运算部701预先取得这些参数，且根据该参数生成图像数据。
第i个生成的图像数据(i是1以上且N以下的整数)是可以对图像A的图像数据和图像B的图像数据分别进行加权并将该图像数据加在一起来生成的。例如，在某个像素中，当以显示图像A时的亮度（灰度）为a，而以显示图像B时的亮度（灰度）为b时，显示第i生成的图像数据的该像素的亮度（灰度）c是公式1所示的值。此外，灰度是指显示部所显示的浓淡的等级。只具有白色及黑色的两个等级的图像也可以说具有两个灰度的图像。例如，现有的个人计算机的显示部具有显示红色、绿色、蓝色的子像素。对每个子像素输入用来显示256等级的浓淡的信号。
[算式1]
c = ( N - i ) a + ib N - - - ( 1 )
使用通过这种方法生成的图像数据来将图像A切换为图像B，从而可以缓慢地（平静地）且自然地切换不连续的图像。
注意，至于公式1，在所有的像素中，当a=0时相当于从黑色图像逐渐切换为图像B的淡入。此外，在所有的像素中，当b=0时相当于从图像A逐渐切换为黑色图像的淡出。
虽然在上述说明中描述了使两个图像暂时重叠并切换图像的方法，但是也可以采用不使图像重复的方法。
在不使两个图像重叠的情况下，也可以当将图像A切换为图像B时在其间插入黑色图像。此时，当从图像A迁移到黑色图像时、从黑色图像迁移到图像B时或当进行其双方时也可以采用上述图像切换方法。此外，作为插入图像A和图像B之间的图像不仅使用黑色图像，而且还可以使用白色图像等单色图像或与图像A及图像B不同的多色图像。
通过在图像A和图像B之间插入其他图像，特别是黑色图像等单色图像，可以使使用者更自然地感觉到图像切换的定时，从而可以以不使使用者感到不快的方式切换图像。
本实施方式可以与本说明书所示的其他实施方式适当地组合。
实施方式8
在本实施方式中，参照图35A1至图35B2及图36来说明使用本发明的一个方式的半导体装置的信息处理装置的结构。
图35A1至图35B2是说明信息处理装置的效果的图。
图36是说明信息处理装置的结构的方框图。
眼睛疲劳有神经疲劳和肌肉疲劳的两种疲劳。图35A1和图35A2示出说明眼睛疲劳的示意图。
神经疲劳是指由于长时间连续观看显示部所发射的光或闪烁画面，其亮度刺激眼睛的视网膜、视神经或脑子而使使用者感到疲劳。荧光灯或现有的显示装置的显示部微微地明灭的现象称为闪烁，该闪烁引起神经疲劳。
肌肉疲劳是由于过度使用在调节焦点时使用的睫状肌而引起的。
图35A1示出现有的显示部的显示的示意图。现有的显示部在1秒钟内进行60次的图像改写。长时间一直观看这种屏幕，恐怕会刺激使用者的视网膜、视神经或脑子而引起眼睛疲劳。
另外，如图35A2所示，在一个像素的尺寸大的情况下(例如，在清晰度低于150ppi的情况下)，显示部所显示的文字等的轮廓变得模糊。长时间一直观看显示在液晶显示装置上的轮廓模糊的文字，即睫状肌为了调节焦点不断运动而处于持续紧张的状态，这恐怕会对眼睛造成负担。
另外，已在研讨定量地测定眼睛疲劳的方法。例如，作为神经疲劳的评价指标，已知有临界闪烁(融合)频率(CFF:CriticalFlicker(Fusion)Frequency)等。作为肌肉疲劳的评价指标，已知有调节时间、调节近点距离等。
除了上述以外，作为评价眼睛疲劳的方法，已知有脑波测定、温度图法、眨眼次数的测定、泪液量的评价、瞳孔的收缩反应速度的评价、用来调查自觉症状的问卷调查等。
为了解决上述课题，本发明的一个方式着眼于工作环境的照度及显示装置所显示的图像信息的背景的灰调。在下面说明的实施方式中，包括：着眼于环境的照度信息及图像信息的背景的灰调信息而创作的本发明的一个实施方式。
本发明的一个方式中的图像信息的处理及显示方法包括如下步骤：取得环境的照度信息及显示部所显示的图像信息的背景的灰调信息的步骤；以及利用这些信息将图像信息显示在具备多个像素的显示部的步骤，该多个像素在显示光中不包含波长短于420nm的光且以150ppi以上的清晰度设置。由此，能够以合适于环境照度的亮度显示图像信息。其结果是，可以提供能够进行图像信息处理及对眼睛刺激少的显示的新颖的图像信息的处理及显示方法。
图36示出信息处理装置的方框图的一个例子。该信息处理装置是可以使用本发明的一个方式的图像信息的处理及显示方法的信息处理装置。
信息处理装置330包括运算部311、存储部312及传送通道314。通过传送通道314使运算部311、存储部312以及输入/输出接口315相互连接，来进行信息的传送。注意，无法明确地使上述结构分离，有时一个结构兼作其他结构或包含其他结构的一部分。例如，触控面板既是显示部又是输入单元。
输入/输出装置320通过输入/输出接口315连接到传送通道314。输入/输出装置320是用来从运算装置310的外部输入信息或向运算装置310的外部输出信息的装置。
作为输入/输出装置320的一个例子，可以举出通信设备、网络互连设备或硬盘、抽取式存储器等可以进行写入的外部存储部。
作为输入单元321的一个例子，可以举出键盘、鼠标或触控面板等人机接口设备；数码相机、数码摄像机等相机；扫描仪、CDROM、DVDROM等只读的外部存储部。例如，信息处理装置330的使用者能够从输入单元321输入翻页指令等。
作为输出装置，除了显示部322，还可以连接扬声器、印刷机等。
本发明的一个方式的信息处理装置330具有显示部322。尤其是，在显示部322中，显示光不包含波长短于420nm的光，优选不包含波长短于440nm的光。并且，优选在显示区设置清晰度为150ppi以上，更优选为200ppi以上的多个像素。由此，可以进行对眼睛的刺激小的显示。注意，在本说明书中，显示光是指信息处理装置的显示部为了显示图像而向使用者发射或反射的光。
根据本发明的一个方式的显示部的显示光由于不被眼睛的角膜或晶状体吸收而到达视网膜，因此不包括对视网膜具有长期的影响或对昼夜节律(Circadian rhythm)具有坏影响的光。具体而言，显示图像的光不包括具有400nm以下，优选为420nm以下，更优选为440nm以下的波长的光（也称为UVA）。
本发明的一个方式的信息处理装置330可以使用本发明的一个方式的半导体装置。该半导体装置中的像素的特征在于吸收具有上述波长的光且不容易使其透过。因此，通过使用本发明的一个方式的半导体装置，即使使用发射具有上述波长的光的光源，也可以减少或遮断具有上述波长的光。
另外，根据本发明的一个方式的显示部所具备的像素的清晰度为150ppi以上，优选为200ppi以上，且一个像素的尺寸小。由此，可以减轻使用者的眼睛的肌肉疲劳。
图35B1和图35B2示出说明本发明的一个方式的信息处理装置的减轻眼睛疲劳的效果的示意图。
本发明的一个方式的信息处理装置可以改变输出选择像素的信号的频率。尤其是，通过将关态电流极小的晶体管用于显示部的像素部，可以在抑制闪烁产生的同时减少帧频率。例如，能够以5秒钟一次的方式进行图像的改写，因此可以观看相同的图像，降低使用者所察觉的屏幕的闪烁。由此，减少使用者的眼睛的视网膜、神经或脑子所受的刺激，从而减轻神经疲劳（参照图35B1）。
此外，作为关态电流极小的晶体管，例如有使用氧化物半导体的晶体管，尤其是使用CAAC-OS的晶体管是优选的。
本发明的一个方式的信息处理装置的一个像素的尺寸小。具体而言，可以进行清晰度为150ppi以上，优选为200ppi以上的高精细度的显示。可以清晰地或细致且流畅地显示图像的轮廓。由此，睫状肌的焦点调节变得容易，从而可以减轻使用者的肌肉疲劳（参照图35B2）。注意，清晰度可以使用像素密度（ppi：pixel per inch）来表示。像素密度为每英寸的像素数。另外，像素是构成图像的单位。
注意，本实施方式可以与本说明书所示的其他实施方式适当地组合。
实施方式9
本发明的一个方式的半导体装置可以应用于各种电子设备（包括游戏机）。作为电子设备，可以举出电视装置、用于计算机等的显示器、数码相机、数码摄像机、数码相框、移动电话机、游戏机、便携式游戏机、便携式信息终端、声音再现装置、游戏机（弹珠机（pachinkomachine）或投币机（slot machine）等）。图37A至图38B示出上述电子设备的一个例子。
图37A示出具有显示部的桌子。在桌子9000中，框体9001组装有显示部9003，利用显示部9003可以显示映像。另外，示出利用四个桌腿9002支撑框体9001的结构。另外，框体9001具有用于供应电力的电源供应线9005。
可以将上述实施方式中任一个所示的半导体装置用于显示部9003。因此可以提高显示部9003的显示品质。
显示部9003具有触屏输入功能，通过用手指等按触显示于桌子9000的显示部9003中的显示按钮9004可以进行画面操作或信息输入，并且显示部9003也可以用作如下控制装置，即通过使其具有能够与其他家电产品进行通信的功能或能够控制其他家电产品的功能，来通过画面操作控制其他家电产品。例如，通过使用具有触控传感器功能或图像传感器功能的半导体装置，可以使显示部9003具有触屏输入功能。
另外，利用设置于框体9001的铰链也可以将显示部9003的画面以垂直于地板的方式立起来，从而也可以将桌子用作电视装置。虽然当在较小的房间里设置大画面的电视装置时自由使用的空间变小，但是若在桌子内安装有显示部则可以有效地利用房间的空间。
图37B示出电视装置。在电视装置9100中，框体9101组装有显示部9103，并且利用显示部9103可以显示映像。此外，在此示出利用支架9105支撑框体9101的结构。
通过利用框体9101所具备的操作开关、另外提供的遥控器9110，可以进行电视装置9100的操作。通过利用遥控器9110所具备的操作键9109，可以进行频道及音量的操作，并可以对在显示部9103上显示的映像进行操作。此外，也可以采用在遥控器9110中设置显示从该遥控器输出的信息的显示部9107的结构。
图37B所示的电视装置9100具备接收机及通信单元等。电视装置9100可以利用接收机接收一般的电视广播。再者，电视装置9100通过通信单元连接到有线或无线方式的通信网络，也可以进行单向（从发送者到接收者）或双向（发送者和接收者之间或接收者之间等）的信息通信。
可以将上述实施方式中任一个所示的半导体装置用于显示部9103、显示部9107。因此可以提高电视装置的显示品质
图37C示出计算机9200，该计算机包括主体9201、框体9202、显示部9203、键盘9204、外部连接端口9205、指向装置9206等。
可以将上述实施方式中任一个所示的半导体装置用于显示部9203。因此可以提高计算机9200的显示品质。
显示部9203具有触屏输入功能，通过用手指等按触显示部9203中的显示按钮可以进行画面操作或信息输入。此外，可以利用键盘或音频来输入信息。
图38A和图38B是能够折叠的平板终端。图38A是打开的状态的平板终端，并且包括框体9630、显示部9631a、显示部9631b、显示模式切换开关9034、电源开关9035、省电模式切换开关9036、卡子9033以及操作开关9038。
可以将上述实施方式中任一个所示的半导体装置用于显示部9631a、显示部9631b。因此可以提高平板终端的显示品质。
在显示部9631a中，可以将其一部分用作触摸屏的区域9632a，并且可以通过按触所显示的操作键9638来输入数据。此外，作为一个例子在此示出：显示部9631a的一半只具有显示的功能，并且另一半具有触摸屏的功能，但是不局限于该结构。也可以采用显示部9631a的全部区域具有触摸屏的功能的结构。例如，可以使显示部9631a的整个面显示键盘按钮来将其用作触摸屏，并且将显示部9631b用作显示画面。
此外，显示部9631b也与显示部9631a同样，可以将其一部分用作触摸屏的区域9632b。此外，通过使用手指或触屏笔等按触触摸屏的显示键盘显示切换按钮9639的位置，可以在显示部9631b显示键盘按钮。
此外，也可以对触摸屏的区域9632a和触摸屏的区域9632b同时进行按触输入。
另外，显示模式切换开关9034能够进行竖屏显示和横屏显示等显示的方向的切换以及黑白显示或彩色显示等的切换等。根据内置于平板终端中的光传感器所检测的使用时的外光的光量，省电模式切换开关9036可以将显示的亮度设定为最适合的亮度。平板终端除了光传感器以外还可以内置陀螺仪和加速度传感器等检测倾斜度的传感器等其他检测装置。
此外，图38A示出显示部9631b的显示面积与显示部9631a的显示面积相同的例子，但是不局限于此，一个的尺寸和另一个的尺寸可以不同，并且它们的显示品质也可以不同。例如显示部9631a和显示部9631b中的一个可以进行比另一个更高精细的显示。
图38B是合上的状态的平板终端，并且在框体9630中可以包括太阳能电池9633、充放电控制电路9634。此外，在图38B中，作为充放电控制电路9634的一个例子示出具有电池9635和DCDC转换器9636的结构。
此外，平板终端可以折叠，因此不使用时可以合上框体9630。因此，可以保护显示部9631a和显示部9631b，而可以提供一种具有良好的耐久性且从长期使用的观点来看具有高可靠性的平板终端。
此外，图38A和图38B所示的平板终端还可以具有如下功能：显示各种各样的信息（静态图像、动态图像、文字图像等）；将日历、日期或时刻等显示在显示部上；对显示在显示部上的信息进行操作或编辑的触摸输入；通过各种各样的软件（程序）控制处理等。
通过利用安装在平板终端的表面上的太阳能电池9633，可以将电力供应到触摸屏、显示部或图像信号处理部等。注意，太阳能电池9633可以设置在框体9630的一面或两面，因此可以高效地进行电池9635的充电。另外，当作为电池9635使用锂离子电池时，有可以实现小型化等的优点。
另外，参照图39A至图39C所示的方框图对图38B所示的充放电控制电路9634的结构和工作进行说明。图39A示出太阳能电池9633、电池9635、DCDC转换器9636、DCDC转换器9637、开关SW1至SW3以及负载（显示部9631等），电池9635、DCDC转换器9636、DCDC转换器9637、开关SW1至SW3对应于图38B所示的充放电控制电路9634。
首先，说明在利用太阳能电池9633发电时的工作的例子。使用DCDC转换器9636对太阳能电池所产生的电力进行升压或降压以使其成为用来对电池9635进行充电的电压。并且，当利用来自太阳能电池9633的电力使负载（显示部9631等）工作时使开关SW1导通，并且，利用DCDC转换器9637将其升压或降压到负载（显示部9631等）所需要的电压。另外，当不进行对负载（显示部9631等）的电力供应时，可以采用使SW1截止且使SW2导通来对电池9635进行充电的结构。
在一直通过电池9635进行对负载（显示部9631等）的电力供应时，如图39B所示，也可以采用省略开关SW1的结构。
另外，当对负载供应的电压的适当的范围与电池9635的电压相同时，如图39C所示，也可以采用还省略DCDC转换器9637的结构。
注意，作为发电单元的一个例子示出太阳能电池9633，但是不局限于此，也可以使用压电元件（piezoelectric element）或热电转换元件（珀耳帖元件（Peltier element））等其他发电单元进行电池9635的充电。例如，也可以采用：以无线（不接触）的方式收发电力来进行充电的非接触电力传输模块；或组合其他充电单元进行充电的结构。
本实施方式所示的结构、方法等可以与其他实施方式所示的结构、方法等适当地组合而实施。
符号说明
100  像素部
101  像素
102  衬底
103  晶体管
104  第一驱动电路
105  电容元件
106  第二驱动电路
107  扫描线
108  液晶元件
109  信号线
110  氮化绝缘膜
111  半导体膜
113  导电膜
115  电容线
117  开口
119  半导体膜
121  像素电极
123  开口
125  导电膜
127  栅极绝缘膜
129  绝缘膜
131  绝缘膜
132  绝缘膜
135  边界
150  沟道保护膜
154  对置电极
188a 氧化物半导体膜
188b 氧化物半导体膜
199a 氧化物半导体膜
199b 氧化物半导体膜
199c 氧化物半导体膜
223  晶体管
227  栅电极
229  布线
231  半导体膜
233  布线
241  导电膜
310  运算装置
311  运算部
312  存储部
314  传输通道
315  输入输出接口
320  输入输出装置
321  输入单元
322  显示部
330  信息处理装置
500  输入单元
500_C  信号
600  信息处理装置
610  控制部
615_C  二次控制信号
615_V  二次图像信号
620  运算装置
625_C  一次控制信号
625_V  一次图像信号
630  显示部
631  像素部
631a 区域
631b 区域
631c 区域
631p 像素
632  G驱动电路
632_G G信号
632a G驱动电路
632b G驱动电路
632c G驱动电路
633  S驱动电路
633_S S信号
634  像素电路
634c 电容元件
634EL 像素电路
634t 晶体管
634t_1 晶体管
634t_2 晶体管
635  显示元件
635EL EL元件
635LC 液晶元件
640  显示装置
650  光供应部
701  运算部
702  存储部
703  控制部
704  显示部
901  衬底
902  像素部
903  第二驱动电路
904  第一驱动电路
905  密封剂
906  衬底
908  液晶层
910  晶体管
911  晶体管
913  液晶元件
915  连接端子电极
916  端子电极
917  导电膜
918  FPC
918b FPC
919  各向异性导电剂
922  栅极绝缘膜
923  绝缘膜
924  绝缘膜
925  密封剂
926  电容元件
927  氧化物半导体膜
929  电容线
930  电极
931  电极
932  绝缘膜
933  绝缘膜
934  绝缘膜
935  间隔物
936  电容元件
971  源电极
973  漏电极
975  公共电位线
977  公共电极
985  公共电位线
987  公共电极
9000 桌子
9001 框体
9002 桌腿
9003 显示部
9004 显示按钮
9005 电源供应线
9033 卡子
9034 开关
9035 电源开关
9036 开关
9038 操作开关
9100 电视装置
9101 框体
9103 显示部
9105 支架
9107 显示部
9109 操作键
9110 遥控器
9200 计算机
9201 主体
9202 框体
9203 显示部
9204 键盘
9205 外部连接端口
9206 指向装置
9630 框体
9631 显示部
9631a  显示部
9631b  显示部
9632a  区域
9632b  区域
9633   太阳能电池
9634   充放电控制电路
9635   电池
9636   DCDC转换器
9637   DCDC转换器
9638   操作键
9639   按钮

Claims (20)

1.一种包括电容元件的半导体装置，包括：
包含氮的第一绝缘层；
所述第一绝缘层上的栅电极层；
所述栅电极层上的第二绝缘层；
所述第二绝缘层上的第一氧化物半导体层，该第一氧化物半导体层与所述栅电极层重叠；
在所述第一绝缘层上且与所述第一绝缘层接触的第二氧化物半导体层；
电连接于所述第一氧化物半导体层的源电极层及漏电极层；
在所述第一氧化物半导体层及所述第二氧化物半导体层上且与所述第一氧化物半导体层及所述第二氧化物半导体层接触的第三绝缘层；以及
所述第三绝缘层上的透光导电层，该透光导电层与所述第二氧化物半导体层重叠，
其中，所述电容元件的电极之一是所述第二氧化物半导体层。
2.根据权利要求1所述的半导体装置，其中所述电容元件的所述电极之另一个是所述透光导电层。
3.根据权利要求1所述的半导体装置，其中所述第一氧化物半导体层及所述第二氧化物半导体层包含相同的材料。
4.根据权利要求1所述的半导体装置，其中所述第一氧化物半导体层及所述第二氧化物半导体层具有2.0eV以上的能隙。
5.根据权利要求1所述的半导体装置，其中所述第一绝缘层包含选自氮氧化硅、氮化硅、氮化铝和氮氧化铝的氮化绝缘材料。
6.根据权利要求1所述的半导体装置，其中所述第一绝缘层还包含氢。
7.根据权利要求1所述的半导体装置，其中所述第三绝缘层包含选自氧化硅、氧氮化硅、氧化铝、氧化铪、氧化镓和Ga-Zn类金属氧化物的氧化绝缘材料。
8.根据权利要求1所述的半导体装置，还包括所述第三绝缘层上的第四绝缘层，
其中所述第四绝缘层包含选自氮氧化硅、氮化硅、氮化铝和氮氧化铝的氮化绝缘材料。
9.根据权利要求1所述的半导体装置，还包括电连接于所述第二氧化物半导体层的布线，
其中所述布线包含与所述栅电极层相同的材料。
10.根据权利要求1所述的半导体装置，其中所述透光导电层电连接于所述源电极层及所述漏电极层中的一个。
11.一种包括电容元件的半导体装置的制造方法，包括如下步骤：
形成包含氮的第一绝缘层；
在所述第一绝缘层上形成栅电极层；
在所述栅电极层上形成第二绝缘层；
在所述第二绝缘层上以与所述栅电极层重叠的方式形成第一氧化物半导体层；
在所述第一绝缘层上以与所述第一绝缘层接触的方式形成第二氧化物半导体层；
以电连接于所述第一氧化物半导体层的方式形成源电极层及漏电极层；
在所述第一氧化物半导体层及所述第二氧化物半导体层上以与所述第一氧化物半导体层及所述第二氧化物半导体层接触的方式形成第三绝缘层；以及
在所述第三绝缘层上以与所述第二氧化物半导体层重叠的方式形成透光导电层，
其中，所述电容元件的电极之一是所述第二氧化物半导体层。
12.根据权利要求11所述的半导体装置的制造方法，其中所述电容元件的所述电极之另一个是所述透光导电层。
13.根据权利要求11所述的半导体装置的制造方法，其中所述第一氧化物半导体层及所述第二氧化物半导体层包含相同的材料。
14.根据权利要求11所述的半导体装置的制造方法，其中所述第一氧化物半导体层及所述第二氧化物半导体层具有2.0eV以上的能隙。
15.根据权利要求11所述的半导体装置的制造方法，其中所述第一绝缘层包含选自氮氧化硅、氮化硅、氮化铝和氮氧化铝的氮化绝缘材料。
16.根据权利要求11所述的半导体装置的制造方法，其中所述第一绝缘层还包含氢。
17.根据权利要求11所述的半导体装置的制造方法，其中所述第三绝缘层包含选自氧化硅、氧氮化硅、氧化铝、氧化铪、氧化镓和Ga-Zn类金属氧化物的氧化绝缘材料。
18.根据权利要求11所述的半导体装置的制造方法，还包括在所述第三绝缘层上形成第四绝缘层的步骤，
其中所述第四绝缘层包含选自氮氧化硅、氮化硅、氮化铝和氮氧化铝的氮化绝缘材料。
19.根据权利要求11所述的半导体装置的制造方法，还包括形成所述第一绝缘层上的布线的步骤，
其中所述布线电连接于所述第二氧化物半导体层，
并且所述布线包含与所述栅电极层相同的材料。
20.根据权利要求11所述的半导体装置的制造方法，其中所述透光导电层电连接于所述源电极层及所述漏电极层中的一个。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106558620A (zh) * 2015-09-29 2017-04-05 联华电子股份有限公司 半导体元件及其形成方法
CN107406966A (zh) * 2015-03-03 2017-11-28 株式会社半导体能源研究所 氧化物半导体膜、包括该氧化物半导体膜的半导体装置以及包括该半导体装置的显示装置
CN108585853A (zh) * 2017-12-11 2018-09-28 上海大学 一种铕掺杂氧化钪闪烁体及其制备方法和用途

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102459007B1 (ko) 2012-12-25 2022-10-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102305310B1 (ko) 2012-12-28 2021-09-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치의 제작 방법
US9269315B2 (en) 2013-03-08 2016-02-23 Semiconductor Energy Laboratory Co., Ltd. Driving method of semiconductor device
US9293480B2 (en) 2013-07-10 2016-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
KR102244553B1 (ko) * 2013-08-23 2021-04-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 용량 소자 및 반도체 장치
JP2015179247A (ja) 2013-10-22 2015-10-08 株式会社半導体エネルギー研究所 表示装置
JP6506545B2 (ja) 2013-12-27 2019-04-24 株式会社半導体エネルギー研究所 半導体装置
TWI657488B (zh) * 2014-03-20 2019-04-21 日商半導體能源研究所股份有限公司 半導體裝置、具有該半導體裝置的顯示裝置、具有該顯示裝置的顯示模組以及具有該半導體裝置、該顯示裝置和該顯示模組的電子裝置
KR102268641B1 (ko) 2014-07-10 2021-06-23 현대모비스 주식회사 어라운드 뷰 시스템 및 그 동작방법
JP6653315B2 (ja) 2014-08-01 2020-02-26 オーソゴナル，インコーポレイテッド 有機電子デバイスのフォトリソグラフィック・パターニング
JP6653316B2 (ja) 2014-08-01 2020-02-26 オーソゴナル，インコーポレイテッド 有機ｅｌ素子のフォトリソグラフィによるパターン形成
US10503065B2 (en) 2014-08-01 2019-12-10 Orthogonal, Inc. Photolithographic patterning of devices
US10503074B2 (en) 2014-08-01 2019-12-10 Orthogonal, Inc. Photolithographic patterning of devices
US9766517B2 (en) 2014-09-05 2017-09-19 Semiconductor Energy Laboratory Co., Ltd. Display device and display module
US20170317217A1 (en) * 2014-11-11 2017-11-02 Sharp Kabushiki Kaisha Semiconductor device and method for manufacturing same
CN107111985B (zh) 2014-12-29 2020-09-18 株式会社半导体能源研究所 半导体装置以及包括该半导体装置的显示装置
WO2017109642A1 (ja) * 2015-12-24 2017-06-29 株式会社半導体エネルギー研究所 金属酸化物膜、および半導体装置
US20170229554A1 (en) * 2016-02-05 2017-08-10 Applied Materials, Inc. High-k dielectric materials utilized in display devices
FR3050338B1 (fr) * 2016-04-15 2023-01-06 Enerbee Generateur d'electricite comprenant un convertisseur magneto-electrique et procede de fabrication associe
JP6870926B2 (ja) * 2016-06-22 2021-05-12 株式会社半導体エネルギー研究所 表示装置、表示モジュール、および電子機器
US20180047692A1 (en) * 2016-08-10 2018-02-15 Amkor Technology, Inc. Method and System for Packing Optimization of Semiconductor Devices
JP6698486B2 (ja) * 2016-09-26 2020-05-27 株式会社ジャパンディスプレイ 表示装置
US11004961B2 (en) 2017-03-13 2021-05-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
CN107579006B (zh) * 2017-09-13 2019-08-06 京东方科技集团股份有限公司 一种薄膜晶体管、阵列基板及其制备方法
KR20210145742A (ko) * 2019-04-05 2021-12-02 소니그룹주식회사 촬상 소자, 적층형 촬상 소자 및 고체 촬상 장치, 및, 촬상 소자의 제조 방법
US11978723B2 (en) * 2021-03-31 2024-05-07 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical interconnect structures in three-dimensional integrated circuits

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102403333A (zh) * 2010-09-13 2012-04-04 株式会社半导体能源研究所 发光显示设备及其制造方法
CN102576174A (zh) * 2009-10-09 2012-07-11 株式会社半导体能源研究所 液晶显示装置及包括该液晶显示装置的电子设备
US20120298987A1 (en) * 2011-05-26 2012-11-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof

Family Cites Families (149)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH07104312A (ja) 1993-09-30 1995-04-21 Sanyo Electric Co Ltd 液晶表示装置の製造方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
KR100394896B1 (ko) 1995-08-03 2003-11-28 코닌클리케 필립스 일렉트로닉스 엔.브이. 투명스위칭소자를포함하는반도체장치
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP2000286254A (ja) * 1999-03-31 2000-10-13 Hitachi Ltd 半導体集積回路装置およびその製造方法
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP3964223B2 (ja) 2002-02-15 2007-08-22 シャープ株式会社 薄膜トランジスタ装置
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
JP3989761B2 (ja) * 2002-04-09 2007-10-10 株式会社半導体エネルギー研究所 半導体表示装置
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4483235B2 (ja) 2003-09-01 2010-06-16 カシオ計算機株式会社 トランジスタアレイ基板の製造方法及びトランジスタアレイ基板
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
CN1998087B (zh) 2004-03-12 2014-12-31 独立行政法人科学技术振兴机构 非晶形氧化物和薄膜晶体管
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
KR100911698B1 (ko) 2004-11-10 2009-08-10 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
AU2005302962B2 (en) 2004-11-10 2009-05-07 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
CN101057333B (zh) 2004-11-10 2011-11-16 佳能株式会社 发光器件
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI481024B (zh) 2005-01-28 2015-04-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP1998375A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR20090130089A (ko) 2005-11-15 2009-12-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 다이오드 및 액티브 매트릭스 표시장치
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
EP2924498A1 (en) 2006-04-06 2015-09-30 Semiconductor Energy Laboratory Co, Ltd. Liquid crystal desplay device, semiconductor device, and electronic appliance
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
JP5044273B2 (ja) 2007-04-27 2012-10-10 三菱電機株式会社 薄膜トランジスタアレイ基板、その製造方法、及び表示装置
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
KR101375831B1 (ko) 2007-12-03 2014-04-02 삼성전자주식회사 산화물 반도체 박막 트랜지스터를 이용한 디스플레이 장치
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
KR102246123B1 (ko) * 2008-09-19 2021-04-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5491833B2 (ja) 2008-12-05 2014-05-14 株式会社半導体エネルギー研究所 半導体装置
EP2202802B1 (en) 2008-12-24 2012-09-26 Semiconductor Energy Laboratory Co., Ltd. Driver circuit and semiconductor device
TWI596676B (zh) * 2008-12-26 2017-08-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
KR101681884B1 (ko) 2009-03-27 2016-12-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치, 표시장치 및 전자기기
JP4415062B1 (ja) 2009-06-22 2010-02-17 富士フイルム株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
JP4571221B1 (ja) 2009-06-22 2010-10-27 富士フイルム株式会社 Ｉｇｚｏ系酸化物材料及びｉｇｚｏ系酸化物材料の製造方法
KR102526493B1 (ko) 2009-07-31 2023-04-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 디바이스 및 그 형성 방법
TWI596741B (zh) * 2009-08-07 2017-08-21 半導體能源研究所股份有限公司 半導體裝置和其製造方法
KR101746198B1 (ko) * 2009-09-04 2017-06-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 전자기기
KR101073272B1 (ko) 2009-11-04 2011-10-12 삼성모바일디스플레이주식회사 유기전계발광 표시 장치의 제조 방법
KR20120093952A (ko) 2009-11-06 2012-08-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 소자 및 반도체 장치 제조 방법과, 성막 장치
BR112012013851A2 (pt) 2009-12-09 2019-09-24 Sharp Kk dispositivo semicondutor e método para produzir o mesmo
JP5708910B2 (ja) 2010-03-30 2015-04-30 ソニー株式会社 薄膜トランジスタおよびその製造方法、並びに表示装置
WO2011148537A1 (ja) 2010-05-24 2011-12-01 シャープ株式会社 薄膜トランジスタ基板及びその製造方法
TW201213599A (en) * 2010-07-02 2012-04-01 Matheson Tri Gas Inc Thin films and methods of making them using cyclohexasilane
WO2012029596A1 (en) * 2010-09-03 2012-03-08 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9142568B2 (en) * 2010-09-10 2015-09-22 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing light-emitting display device
US8558960B2 (en) 2010-09-13 2013-10-15 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method for manufacturing the same
US8546161B2 (en) * 2010-09-13 2013-10-01 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of thin film transistor and liquid crystal display device
US9230994B2 (en) 2010-09-15 2016-01-05 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
TWI562379B (en) 2010-11-30 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing semiconductor device
TWI432865B (zh) 2010-12-01 2014-04-01 Au Optronics Corp 畫素結構及其製作方法
TWI534905B (zh) * 2010-12-10 2016-05-21 半導體能源研究所股份有限公司 顯示裝置及顯示裝置之製造方法
CN103270601B (zh) 2010-12-20 2016-02-24 夏普株式会社 半导体装置和显示装置
US8883556B2 (en) 2010-12-28 2014-11-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5685989B2 (ja) * 2011-02-28 2015-03-18 ソニー株式会社 表示装置および電子機器
JP2012191025A (ja) 2011-03-11 2012-10-04 Dainippon Printing Co Ltd 薄膜トランジスタアレー基板、薄膜集積回路装置及びそれらの製造方法
US9478668B2 (en) 2011-04-13 2016-10-25 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
US20120298998A1 (en) 2011-05-25 2012-11-29 Semiconductor Energy Laboratory Co., Ltd. Method for forming oxide semiconductor film, semiconductor device, and method for manufacturing semiconductor device
KR20140007495A (ko) * 2011-06-08 2014-01-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 스퍼터링 타겟, 스퍼터링 타겟의 제조 방법 및 박막의 형성 방법
US9318506B2 (en) * 2011-07-08 2016-04-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2013049065A (ja) 2011-08-30 2013-03-14 Jfe Steel Corp 溶鋼流出ゲート開閉装置の着脱台車
US8937307B2 (en) 2012-08-10 2015-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI657539B (zh) * 2012-08-31 2019-04-21 日商半導體能源研究所股份有限公司 半導體裝置
US9569992B2 (en) 2012-11-15 2017-02-14 Semiconductor Energy Laboratory Co., Ltd. Method for driving information processing device, program, and information processing device
JP2014130577A (ja) 2012-11-30 2014-07-10 Semiconductor Energy Lab Co Ltd 半導体装置及びプログラム
US9905585B2 (en) * 2012-12-25 2018-02-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising capacitor
KR102305310B1 (ko) * 2012-12-28 2021-09-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치의 제작 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102576174A (zh) * 2009-10-09 2012-07-11 株式会社半导体能源研究所 液晶显示装置及包括该液晶显示装置的电子设备
CN102403333A (zh) * 2010-09-13 2012-04-04 株式会社半导体能源研究所 发光显示设备及其制造方法
US20120298987A1 (en) * 2011-05-26 2012-11-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107406966A (zh) * 2015-03-03 2017-11-28 株式会社半导体能源研究所 氧化物半导体膜、包括该氧化物半导体膜的半导体装置以及包括该半导体装置的显示装置
US10403760B2 (en) 2015-03-03 2019-09-03 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film, semiconductor device including the oxide semiconductor film, and display device including the semiconductor device
CN107406966B (zh) * 2015-03-03 2020-11-20 株式会社半导体能源研究所 氧化物半导体膜、包括该氧化物半导体膜的半导体装置以及包括该半导体装置的显示装置
CN106558620A (zh) * 2015-09-29 2017-04-05 联华电子股份有限公司 半导体元件及其形成方法
CN106558620B (zh) * 2015-09-29 2021-09-07 联华电子股份有限公司 半导体元件及其形成方法
CN108585853A (zh) * 2017-12-11 2018-09-28 上海大学 一种铕掺杂氧化钪闪烁体及其制备方法和用途

Also Published As

Publication number Publication date
DE102013226794B4 (de) 2024-05-29
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US20140183523A1 (en) 2014-07-03
DE102013022607B4 (de) 2024-05-08
KR20140086911A (ko) 2014-07-08
US9705006B2 (en) 2017-07-11
JP6686225B1 (ja) 2020-04-22
KR102481054B1 (ko) 2022-12-27
JP7145182B2 (ja) 2022-09-30
JP6553703B2 (ja) 2019-07-31
US20160049518A1 (en) 2016-02-18
JP2024041764A (ja) 2024-03-27
KR20210079255A (ko) 2021-06-29
JP2019204958A (ja) 2019-11-28
JP2018084825A (ja) 2018-05-31
DE102013226794A1 (de) 2014-07-03
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KR20200038909A (ko) 2020-04-14
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KR102271517B1 (ko) 2021-07-02
CN103915447B (zh) 2018-07-10

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