CN103500732B - 半导体装置的制造方法及半导体装置 - Google Patents

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Abstract

本发明涉及一种半导体装置的制造方法及半导体装置。本发明提供一种多个半导体元件分别具有所期望的特性且可靠性高的半导体装置、以及可容易地制造该半导体装置的半导体装置的制造方法。在栅极绝缘膜6的上表面上，遍及整个表面形成厚度为3～30nm的栅电极用金属膜M。接着，在栅电极用金属膜M的上表面中仅属于nFET区域Rn内的部分上，遍及整个表面形成与栅电极用金属膜M为不同种材料、且厚度为10nm以下的n侧盖层8A。其后进行热处理，使n侧盖层8A向其正下方的栅电极用金属膜M内扩散并反应，从而在nFET区域Rn内形成n侧栅电极用金属膜MA。此后，堆积多晶Si层，并实施栅电极加工。

Description

半导体装置的制造方法及半导体装置
分案申请的相关信息
本案是分案申请。该分案的母案是中国申请日为2009年2月25日、申请号为200910009597.5、发明名称为“半导体装置的制造方法及半导体装置”的发明专利申请案。
技术领域
本发明涉及一种半导体装置及其制造方法，更详细而言，涉及一种具有多种栅电极构造的半导体装置及其制造方法。
背景技术
在45纳米节点之后的CMOS(ComplementaryMetal-Oxide-Semiconductor，互补金属氧化物半导体)器件中，代替将栅电极设为poly-Si、将栅极绝缘膜设为SiON的构造，而开始了将栅极绝缘膜设为高介电常数的绝缘膜(以下称为“high-k膜”)的栅极叠层构造的应用。其理由是，与SiO2膜等相比，high-k膜即便物理膜厚较厚，但在进行电性动作时仍可以作为膜厚较薄的膜而发挥功能，即，具有实效的膜厚薄的性质，因此可以有助于抑制栅极漏电流。
在这样的poly-Si/high-k膜构造中，存在以下问题：在费米能级钉扎(FermiLevelPinning)这一现象的影响下，特别是与pMOSFET(p-Metal-Oxide-SemiconductorFieldEffectTransistor，p金属氧化物半导体场效应晶体管)相关而导致器件动作时的阈值电压(Vth)变高。
因此，作为pMOSFET的阈值电压(Vth)降低策略，提出了在形成栅极绝缘膜之前向Si基板中注入氟(F)离子(参照非专利文献1)的方案。但是，为了获得所期望的器件特性，有必要向Si基板中大量地注入F离子。这样，在向Si基板中大量地注入了F离子之后，会存在因注入损害而导致器件特性劣化的问题。
另外，作为nMOSFET(n-Metal-Oxide-SemiconductorFieldEffectTransistor，n金属氧化物半导体场效应晶体管)的阈值电压(Vth)降低策略，提出了在形成栅极绝缘膜之前向Si基板中注入氮(N2)离子的方案，但在向Si基板中大量地注入了N2离子之后，仍然会因注入损害而导致器件特性劣化。
因此，由于功函数与FET(FieldEffectTransistor，场效应晶体管)的阈值电压(Vth)具有直接的关联性，故而作为用以降低阈值电压(Vth)的解决策略，提出了将具有所期望的功函数的金属材料作为栅电极而应用的方案。将金属材料用作最下层的栅电极的材料时，其第1优点在于，金属栅电极不会如poly-Si栅电极时产生耗尽层，所以能够解决因耗尽而导致器件动作时的实效的栅极绝缘膜的膜厚增加的问题，从而可以实现高性能器件。另外，第2优点在于，可以避免因费米能级钉扎现象而引起阈值电压控制性困难的缺点。
作为CMOS器件，优选使用具有分别适于pMOSFET及nMOSFET的功函数的金属材料，所以在专利文献1～3中，提出了在将Si膜用于最下层的栅电极的全硅化的栅电极中，控制n/p-MOS(MetalOxideSemiconductor，金属氧化物半导体)间的材料及结晶相的方法。而且，在专利文献4中，提出了在n/p-MOS的金属栅极中，通过对于使用有同种金属材料的金属膜/金属氮化膜之间的氮扩散的控制来控制金属栅电极的功函数的方法。但是，制造流程的复杂化及制造方法的困难化成为问题。
因此，从避免所述问题的观点出发，推进开发了一种在pMOSFET中具备poly-Si/metal/high-k构造、而在nMOSFET中具备poly-Si/high-k构造的混合金属栅极CMOS器件(参照非专利文献2)。
另外，分开制作分别适于pMOSFET及nMOSFET的栅电极会使制造方法困难，所以研究了一种对栅极绝缘膜进行封盖来制作两种栅极绝缘膜的方法(例如参照非专利文献3)。
专利文献1：日本专利特开2007-242894号公报
专利文献2：日本专利特开2007-141889号公报
专利文献3：日本专利特开2005-294799号公报
专利文献4：日本专利特开2007-142153号公报
非专利文献1：M.Inoueet.al,IEDMTech.Dig.,(2005)p.425.
非专利文献2：T.Hayashiet.al,IEDMTech.Dig.,(2006)p.247.
非专利文献3：V.Narayananet.al,VLSITech.Symp.,(2006)p.224.
发明内容
如上所述，为了使CMOS器件以所期望的阈值电压(Vth)而动作，优选将具有分别适于构成CMOS器件的pMOSFET及nMOSFET的功函数的金属材料用作栅电极材料。但是，考虑到按照pMOSFET及nMOSFET来分开制作物性完全不同的两种以上的材料，会产生使流程复杂化的问题。所述制造方法的困难化即便在专利文献1～4所记载的使用同种材料的情况下也无法避免。而且，在pMOSFET及nMOSFET分别使用各别的金属材料的情况下，在同一芯片(晶片)上利用干蚀刻法等方法同时对异种材料进行加工而形成栅电极，所以难以获得良好的栅极形状。由此，可能无法获得所期望的器件特性。
另一方面，在采用所述非专利文献2中记载的混合金属栅极构造的情况下，阈值电压的控制范围狭窄，而且nMOSFET成为poly-Si/high-k构造，故而实效的栅极绝缘膜的膜厚增加。由此，也存在无法获得所期望的器件特性的可能性，将这一点作为课题。而且在非专利文献2所记载的混合金属栅电极的形成方法中，将所期望的金属材料在单侧的通道区域上堆积后，必须利用湿蚀刻法等方法除去其他通道区域上的金属层。该金属层的蚀刻工序是在栅极绝缘膜的正上方进行，所以对栅极绝缘膜造成损害的可能性高。由此，可能导致器件的可靠性下降。
另外，在非专利文献3所记载的对栅极绝缘膜进行封盖的方法中，在栅极绝缘膜上重复进行封盖层的形成及除去工序，从而可能导致栅极绝缘膜劣化，器件的可靠性下降。
本发明的目的在于提供一种半导体装置、以及可以容易地制造所述半导体装置的半导体装置的制造方法，所述半导体装置如CMOS器件般包括多个半导体元件，所述多个半导体元件分别具有所期望的特性，且可靠性高。
而且，本发明的另一目的在于提供一种半导体装置的制造方法，能容易且精度良好地将金属材料形成为双栅电极材料，所述金属材料具有分别适于如构成CMOS器件的pFET(p-FieldEffectTransistor，p场效应晶体管)及nFET(n-FieldEffectTransistor，n场效应晶体管)般的构成半导体装置的多个半导体元件的所期望的功函数。
此外，本发明的另一目的在于提供一种可以防止栅极绝缘膜的可靠性下降、且可扩大阈值电压的控制范围的半导体装置的制造方法及半导体装置。
本发明的半导体装置的制造方法中，该半导体装置是将导电型彼此不同的第1导电型半导体元件与第2导电型半导体元件一同设置，其特征在于包括：在半导体基板上，形成使形成有所述第1导电型半导体元件的第1导电型元件区域与形成有所述第2导电型半导体元件的第2导电型元件区域彼此分离的元件分离膜的工序；在配设于所述半导体基板的主面上的栅极绝缘膜的表面上，形成第1金属膜的工序；在形成于所述第1导电型元件区域上的所述第1金属膜的上表面，形成与所述第1金属膜为不同种材料的第1盖层的工序；利用第1热处理而使所述第1盖层与所述第1导电型元件区域内的所述第1金属膜产生反应的工序；以及形成在所述第1导电型元件区域与所述第2导电型元件区域上具有不同的组成的双栅电极构造的工序。
而且，本发明的半导体装置的制造方法中，该半导体装置是将导电型彼此不同的第1导电型半导体元件与第2导电型半导体元件一同设置，其特征在于包括：在形成有第1导电型半导体元件的第1导电型元件区域及形成有第2导电型半导体元件的第2导电型元件区域的半导体基板上，形成包含绝缘性材料的绝缘层的工序；在第1导电型元件区域及第2导电型元件区域的半导体基板与绝缘层之间、或者在第1导电型元件区域及第2导电型元件区域的绝缘层上，形成含有第1元素的第1元素层的工序；在第1导电型元件区域及第2导电型元件区域的第1元素层上，形成包含导电性材料的电极用导电层的工序；在第1导电型元件区域的电极用导电层上，形成含有与第1元素不同的第2元素的第2元素层的工序；以及对绝缘层及电极用导电层与第1元素层及第2元素层一同来实施热处理的工序。
而且，本发明的半导体装置的制造方法中，该半导体装置是将导电型彼此不同的第1导电型半导体元件与第2导电型半导体元件一同设置，其特征在于包括：在形成有第1导电型半导体元件的第1导电型元件区域及形成有第2导电型半导体元件的第2导电型元件区域的半导体基板上，形成包含绝缘性材料的绝缘层的工序；在第1导电型元件区域及第2导电型元件区域的半导体基板与绝缘层之间、或者在第1导电型元件区域及第2导电型元件区域的绝缘层上，形成含有第1元素的第1元素层的工序；在第1导电型元件区域及第2导电型元件区域的第1元素层上，形成包含导电性材料的电极用导电层的工序；在第2导电型元件区域的电极用导电层上，形成扩散抑制层的工序，该扩散抑制层抑制或防止与第1元素不同的第2元素的扩散；在扩散抑制层上及第1导电型元件区域的电极用导电层上，形成含有第2元素的第2元素层的工序；以及对绝缘层、电极用导电层及扩散抑制层与第1元素层及第2元素层一同来实施热处理的工序。
另外，本发明的半导体装置的制造方法中，该半导体装置是将导电型彼此不同的第1导电型半导体元件与第2导电型半导体元件一同设置，其特征在于包括：在形成有第1导电型半导体元件的第1导电型元件区域及形成有第2导电型半导体元件的第2导电型元件区域的半导体基板上，形成包含绝缘性材料的绝缘层的工序；在第1导电型元件区域及第2导电型元件区域的半导体基板与绝缘层之间、或者在第1导电型元件区域及第2导电型元件区域的绝缘层上，形成含有第1元素的第1元素层的工序；在第1导电型元件区域及第2导电型元件区域的第1元素层上，以使在第2导电型元件区域上的厚度尺寸大于在第1导电型元件区域上的厚度尺寸的方式而形成包含导电性材料的电极用导电层的工序；在第1导电型元件区域及第2导电型元件区域的电极用导电层上，形成含有与第1元素不同的第2元素的第2元素层的工序；以及对绝缘层及电极用导电层与第1元素层及第2元素层一同来实施热处理的工序。
本发明的半导体装置是将导电型彼此不同的第1导电型半导体元件与第2导电型半导体元件一同设置，其特征在于：第1导电型半导体元件包括：第1元素添加绝缘层，其设置在半导体基板上，具有绝缘性，且含有第1元素及与第1元素不同的第2元素；及元素添加导电层，其设置在第1元素添加绝缘层上，具有导电性，且含有第2元素；第2导电型半导体元件包括：第2元素添加绝缘层，其与第1元素添加绝缘层一同设置在设置有第1元素添加绝缘层的半导体基板上，具有绝缘性，且含有第1元素；及电极用导电层，其设置在第2元素添加绝缘层上，且具有导电性。
而且，本发明的半导体装置是将导电型彼此不同的第1导电型半导体元件与第2导电型半导体元件一同设置，其特征在于：第1导电型半导体元件包括：第1元素添加绝缘层，其设置在半导体基板上，具有绝缘性，且含有第1元素及与第1元素不同的第2元素；及第1元素添加导电层，其设置在第1元素添加绝缘层上，具有导电性，且含有第2元素；第2导电型半导体元件包括：第2元素添加绝缘层，其与第1元素添加绝缘层一同设置在设置有第1元素添加绝缘层的半导体基板上，具有绝缘性，且含有第1元素；电极用导电层，其设置在第2元素添加绝缘层上，且具有导电性；第2元素添加导电层，其设置在电极用导电层上，具有导电性，且含有第2元素；及另一个第2元素添加导电层，其设置在第2元素添加导电层上，具有导电性，且含有第2元素。
又，本发明的半导体装置是将导电型彼此不同的第1导电型半导体元件与第2导电型半导体元件一同设置，其特征在于：第1导电型半导体元件包括：第1元素添加绝缘层，其设置在半导体基板上，具有绝缘性，且含有第1元素及与第1元素不同的第2元素；及第1元素添加导电层，其设置在第1元素添加绝缘层上，具有导电性，且含有第2元素；第2导电型半导体元件包括：第2元素添加绝缘层，其与第1元素添加绝缘层一同设置在设置有第1元素添加绝缘层的半导体基板上，具有绝缘性，且含有第1元素；电极用导电层，其设置在第2元素添加绝缘层上，且具有导电性；及第2元素添加导电层，其设置在电极用导电层上，具有导电性，且含有第2元素。
此外，本发明的半导体装置是将导电型彼此不同的第1导电型半导体元件与第2导电型半导体元件一同设置，其特征在于：第1导电型半导体元件包括：第1元素添加绝缘层，其设置在半导体基板上，具有绝缘性，且含有第1元素及与第1元素不同的第2元素；及第1元素添加导电层，其设置在第1元素添加绝缘层上，具有导电性，且含有第2元素；第2导电型半导体元件包括：第2元素添加绝缘层，其与第1元素添加绝缘层一同设置在设置有第1元素添加绝缘层的半导体基板上，具有绝缘性，且含有第1元素；电极用导电层，其设置在第2元素添加绝缘层上，且具有导电性；及上部导电层，其设置在电极用导电层上，具有导电性，且包含与电极用导电层不同的材料。
[发明的效果]
根据本发明的半导体装置的制造方法，可以容易地形成以下半导体装置，即，具有使第1导电型半导体元件的栅电极的金属膜与第2导电型半导体元件的栅电极的金属膜具有彼此不同的功函数的双栅电极构造，由此可以使第1导电型半导体元件、第2导电型半导体元件分别以所期望的阈值电压而动作。特别是因为第1导电型半导体元件的栅电极的金属膜的主材料与第2导电型半导体元件的栅电极的金属膜的主材料相同，所以可以使栅电极的加工变得更容易，从而可以提高微细栅电极的加工精度。而且，不会在制造工序中产生对栅极绝缘膜的损害，因此可以实现具有较高可靠性的半导体装置。这样，根据本发明的半导体装置的制造方法，可以容易地制造使第1导电型半导体元件及第2导电型半导体元件分别具有所期望的特性、且可靠性高的半导体装置。
此外，根据本发明的半导体装置的制造方法，在第1导电型元件区域及第2导电型元件区域的半导体基板上形成有绝缘层，并在此绝缘层与半导体基板之间或者绝缘层上依次形成有第1元素层及电极用导电层。在已形成的电极用导电层中的第1导电型元件区域的电极用导电层上，形成有第2元素层。绝缘层及电极用导电层与已形成的第1元素层及第2元素层一同受到热处理。利用此热处理，可以使第1元素层中含有的第1元素向第1元素层的上方或者下方的绝缘层扩散，而且可以使第2元素层中含有的第2元素向第2元素层下方的电极用导电层扩散，并进一步向电极用导电层下方的绝缘层扩散。由此，在第1导电型元件区域上，可以形成含有第1及第2元素的绝缘层，且在第2导电型元件区域上，可以形成含有第1元素的绝缘层，从而可以分别控制第1导电型半导体元件的阈值电压及第2导电型半导体元件的阈值电压。因此，可以扩大阈值电压的控制范围。
而且，第2元素层是在电极用导电层上所形成，且在第2元素层与绝缘层之间插入有电极用导电层，因此，为了在第1导电型元件区域上形成第2元素层，例如遍及第1导电型元件区域与第2导电型元件区域而形成了第2元素层之后，在除去第2导电型元件区域上的第2元素层时，可防止绝缘层劣化。由此，可防止劣化所导致的绝缘层的可靠性下降，从而可防止绝缘层的可靠性下降，且可扩大阈值电压的控制范围。例如，当第1导电型半导体元件及第2导电型半导体元件是将绝缘层形成为栅极绝缘膜的MOS晶体管时，可防止栅极绝缘膜的可靠性下降，且可扩大阈值电压的控制范围。因此，可以容易地制造使第1导电型半导体元件及第2导电型半导体元件分别具有所期望的特性、且可靠性高的半导体装置。
此外，根据本发明的半导体装置的制造方法，在第1导电型元件区域及第2导电型元件区域的半导体基板上形成有绝缘层，并且在此绝缘层与半导体基板之间或者绝缘层上依次形成有第1元素层及电极用导电层。在已形成的电极用导电层中的第2导电型元件区域的电极用导电层上，形成有扩散抑制层，并在此扩散抑制层上及第1导电型元件区域的电极用导电层上，形成有第2元素层。绝缘层、电极用导电层及扩散抑制层与已形成的第1元素层及第2元素层一同受到热处理。
利用此热处理，可以使第1元素层中含有的第1元素向第1元素层的上方或者下方的绝缘层扩散。而且在第1导电型元件区域中，可以使第2元素层中含有的第2元素向第2元素层下方的电极用导电层扩散，并进一步向电极用导电层下方的绝缘层扩散。在第2导电型元件区域中，第2元素层是在扩散抑制层上所形成，因而在扩散抑制层的作用下，可以抑制或防止第2元素向电极用导电层及绝缘层的扩散。由此，在第1导电型元件区域上，可以形成含有第1及第2元素的绝缘层，且在第2导电型元件区域上，可以形成含有第1元素的绝缘层，从而可分别控制第1导电型半导体元件的阈值电压及第2导电型半导体元件的阈值电压。因此，可以扩大阈值电压的控制范围。
而且，第2元素层是在电极用导电层上所形成，且在第2元素层与绝缘层之间插入有电极用导电层，因此，为了在第1导电型元件区域上形成第2元素层，例如遍及第1导电型元件区域与第2导电型元件区域而形成了第2元素层之后，在除去第2导电型元件区域上的第2元素层时，可防止绝缘层劣化。由此，可防止劣化所导致的绝缘层的可靠性下降，从而可防止绝缘层的可靠性下降，且可扩大阈值电压的控制范围。例如，当第1导电型半导体元件及第2导电型半导体元件是将绝缘层形成为栅极绝缘膜的MOS晶体管时，可防止栅极绝缘膜的可靠性下降，且可扩大阈值电压的控制范围。因此可以容易地制造使第1导电型半导体元件及第2导电型半导体元件分别具有所期望的特性、且可靠性高的半导体装置。
另外，根据本发明的半导体装置的制造方法，在第1导电型元件区域及第2导电型元件区域的半导体基板上形成有绝缘层，并且在此绝缘层与半导体基板之间或者绝缘层上依次形成有第1元素层及电极用导电层。电极用导电层形成为，在第2导电型元件区域上的厚度尺寸大于在第1导电型元件区域上的厚度尺寸。在此电极用导电层上，遍及第1导电型元件区域及第2导电型元件区域而形成有第2元素层。绝缘层及电极用导电层与已形成的第1元素层及第2元素层一同受到热处理。利用此热处理，可以使第1元素层中含有的第1元素向第1元素层的上方或者下方的绝缘层扩散，而且可以使第2元素层中含有的第2元素向第2元素层下方的电极用导电层扩散，并进一步向电极用导电层下方的绝缘层扩散。
对电极用导电层而言，在第2导电型元件区域上的厚度尺寸大于在第1导电型元件区域上的厚度尺寸，因此在第2导电型元件区域上，与第1导电型元件区域相比，可以抑制第2元素向电极用导电层及绝缘层的扩散。例如，可以使第2元素在第2导电型元件区域上扩散到绝缘层跟前，而在第1导电型元件区域上并不只扩散到绝缘层跟前。由此，在第1导电型元件区域上，可以形成含有第1及第2元素的绝缘层，且在第2导电型元件区域上，可以形成含有第1元素的绝缘层，从而可以分别控制第1导电型半导体元件的阈值电压及第2导电型半导体元件的阈值电压。因此，可以扩大阈值电压的控制范围。
又，第2元素层是在电极用导电层上所形成，且在第2元素层与绝缘层之间插入有电极用导电层，因此在形成第2元素层时可以防止绝缘层劣化。由此，可以防止劣化所导致的绝缘层的可靠性下降，从而可防止绝缘层的可靠性下降，且可扩大阈值电压的控制范围。例如，当第1导电型元件及第2导电型元件是将绝缘层形成为栅极绝缘膜的MOS晶体管时，可以防止栅极绝缘膜的可靠性下降，且可扩大阈值电压的控制范围。因此，可以容易地制造使第1导电型半导体元件及第2导电型半导体元件分别具有所期望的特性、且可靠性高的半导体装置。
根据本发明的半导体装置，第1导电型半导体元件在第1元素添加绝缘层中含有第1及第2元素，且在此第1元素添加绝缘层上的元素添加导电层中含有第2元素。而且，第2导电型半导体元件在第2元素添加绝缘层中含有第1元素，且在此第2元素添加绝缘层上具备电极用导电层。由此，可以实现具有各自适合的阈值电压的第1导电型半导体元件及第2导电型半导体元件。另外，第1及第2元素添加绝缘层并未在作为第1及第2元素添加绝缘层的绝缘层上实施蚀刻即可形成，所以可防止制造过程中的劣化，从而可防止可靠性的下降。因此，可以实现使第1导电型半导体元件及第2导电型半导体元件分别具有所期望的特性、且可靠性高的半导体装置。
此外，根据本发明的半导体装置，第1导电型半导体元件在第1元素添加绝缘层中含有第1及第2元素，且在此第1元素添加绝缘层上的第1元素添加导电层中含有第2元素。而且，第2导电型半导体元件在第2元素添加绝缘层中含有第1元素，且在此第2元素添加绝缘层上具备电极用导电层，并且在所述电极用导电层上的第2元素添加导电层以及另一个第2元素添加导电层中含有第2元素。由此，可以实现具有各自适合的阈值电压的第1导电型半导体元件及第2导电型半导体元件。另外，第1及第2元素添加绝缘层并未在作为第1及第2元素添加绝缘层的绝缘层上实施蚀刻即可形成，所以可防止制造过程中的劣化，从而可防止可靠性的下降。因此，可以实现使第1导电型半导体元件及第2导电型半导体元件分别具有所期望的特性、且可靠性高的半导体装置。
又，根据本发明的半导体装置，第1导电型半导体元件在第1元素添加绝缘层中含有第1及第2元素，且在此第1元素添加绝缘层上的第1元素添加导电层中含有第2元素。而且，第2导电型半导体元件在第2元素添加绝缘层中含有第1元素，且在此第2元素添加绝缘层上具备电极用导电层，在所述电极用导电层上的第2元素添加导电层中含有第2元素。由此，可以实现具有各自适合的阈值电压的第1导电型半导体元件及第2导电型半导体元件。另外，第1及第2元素添加绝缘层并未在作为第1及第2元素添加绝缘层的绝缘层上实施蚀刻即可形成，所以可防止制造过程中的劣化，从而可防止可靠性的下降。因此，可以实现使第1导电型半导体元件及第2导电型半导体元件分别具有所期望的特性、且可靠性高的半导体装置。
另外，根据本发明的半导体装置，第1导电型半导体元件在第1元素添加绝缘层中含有第1及第2元素，且在此第1元素添加绝缘层上的第1元素添加导电层中含有第2元素。而且，第2导电型半导体元件在第2元素添加绝缘层中含有第1元素，在此第2元素添加绝缘层上具备电极用导电层，且在此电极用导电层上具备包含与电极用导电层不同的材料的上部导电层。由此，可以实现具有各自适合的阈值电压的第1导电型半导体元件及第2导电型半导体元件。另外，第1及第2元素添加绝缘层并未在作为第1及第2元素添加绝缘层的绝缘层上实施蚀刻即可形成，所以可防止制造过程中的劣化，从而可防止可靠性的下降。因此，可以实现使第1导电型半导体元件及第2导电型半导体元件分别具有所期望的特性、且可靠性高的半导体装置。
附图说明
图1是表示本发明第1实施形态的半导体装置的制造方法中的各制造工序的状态的剖面图。
图2是表示本发明第1实施形态的半导体装置的制造方法中的各制造工序的状态的剖面图。
图3是表示本发明第1实施形态的半导体装置的制造方法中的各制造工序的状态的剖面图。
图4是表示本发明第1实施形态的半导体装置的制造方法中的各制造工序的状态的剖面图。
图5是示意性表示本发明第1实施形态的半导体装置中的n侧盖层8A的形成区域的俯视图。
图6是表示本发明第1实施形态的半导体装置的制造方法中的各制造工序的状态的剖面图。
图7是表示本发明第1实施形态的半导体装置的制造方法中的各制造工序的状态的剖面图。
图8是表示本发明第1实施形态的半导体装置的制造方法中的各制造工序的状态的剖面图。
图9是表示本发明第1实施形态的半导体装置的制造方法中的各制造工序的状态的剖面图。
图10是表示本发明第2实施形态的半导体装置的制造方法中的各制造工序的状态的剖面图。
图11是表示本发明第2实施形态的半导体装置的制造方法中的各制造工序的状态的剖面图。
图12是表示本发明第2实施形态的半导体装置的制造方法中的各制造工序的状态的剖面图。
图13是表示本发明第3实施形态的半导体装置的制造方法中的各制造工序的状态的剖面图。
图14是表示本发明第3实施形态的半导体装置的制造方法中的各制造工序的状态的剖面图。
图15是表示本发明第3实施形态的半导体装置的制造方法中的各制造工序的状态的剖面图。
图16是表示本发明第3实施形态的半导体装置的制造方法中的各制造工序的状态的剖面图。
图17是表示本发明第3实施形态的半导体装置的制造方法中的各制造工序的状态的剖面图。
图18是表示本发明第4实施形态的半导体装置的制造方法中的各制造工序的状态的剖面图。
图19是表示本发明第4实施形态的半导体装置的制造方法中的各制造工序的状态的剖面图。
图20是表示本发明第4实施形态的半导体装置的制造方法中的各制造工序的状态的剖面图。
图21是表示本发明第4实施形态的半导体装置的制造方法中的各制造工序的状态的剖面图。
图22是表示本发明第4实施形态的半导体装置的制造方法中的各制造工序的状态的剖面图。
图23是表示本发明第4实施形态的半导体装置的制造方法中的各制造工序的状态的剖面图。
图24是表示本发明第4实施形态的半导体装置的制造方法中的各制造工序的状态的剖面图。
图25是表示本发明第4实施形态的半导体装置的制造方法中的各制造工序的状态的剖面图。
图26是表示本发明第5实施形态的半导体装置的制造方法中的各制造工序的状态的剖面图。
图27是表示本发明第5实施形态的半导体装置的制造方法中的各制造工序的状态的剖面图。
图28是表示本发明第5实施形态的半导体装置的制造方法中的各制造工序的状态的剖面图。
图29是表示本发明第6实施形态的半导体装置的制造方法中的各制造工序的状态的剖面图。
图30是表示本发明第6实施形态的半导体装置的制造方法中的各制造工序的状态的剖面图。
图31是表示本发明第6实施形态的半导体装置的制造方法中的各制造工序的状态的剖面图。
图32是表示本发明第6实施形态的半导体装置的制造方法中的各制造工序的状态的剖面图。
图33是表示本发明第6实施形态的半导体装置的制造方法中的各制造工序的状态的剖面图。
图34是表示本发明第7实施形态的半导体装置的制造方法中的各制造工序的状态的剖面图。
图35是表示本发明第7实施形态的半导体装置的制造方法中的各制造工序的状态的剖面图。
图36是表示本发明第7实施形态的半导体装置的制造方法中的各制造工序的状态的剖面图。
图37是表示本发明第7实施形态的半导体装置的制造方法中的各制造工序的状态的剖面图。
图38是表示本发明第8实施形态的半导体装置的制造方法中的各制造工序的状态的剖面图。
图39是表示本发明第8实施形态的半导体装置的制造方法中的各制造工序的状态的剖面图。
图40是表示本发明第8实施形态的半导体装置的制造方法中的各制造工序的状态的剖面图。
图41是表示本发明第8实施形态的半导体装置的制造方法中的各制造工序的状态的剖面图。
图42是表示本发明第9实施形态的半导体装置的制造方法中的各制造工序的状态的剖面图。
图43是表示本发明第9实施形态的半导体装置的制造方法中的各制造工序的状态的剖面图。
图44是表示本发明第9实施形态的半导体装置的制造方法中的各制造工序的状态的剖面图。
图45是表示本发明第9实施形态的半导体装置的制造方法中的各制造工序的状态的剖面图。
图46是表示本发明第9实施形态的半导体装置的制造方法中的各制造工序的状态的剖面图。
图47是表示本发明第10实施形态的半导体装置的制造方法中的各制造工序的状态的剖面图。
图48是表示本发明第10实施形态的半导体装置的制造方法中的各制造工序的状态的剖面图。
图49是表示本发明第10实施形态的半导体装置的制造方法中的各制造工序的状态的剖面图。
[符号的说明]
1、101硅基板
5、102元件分离膜
3、103p阱
4、104n阱
6栅极绝缘膜
8An侧盖层
8Bp侧盖层
8C第2p侧盖层
105界面层
106栅极绝缘膜用绝缘层
107第1绝缘膜用盖层
108、108A栅电极用金属膜
109第2绝缘膜用盖层
110、141元素添加金属层
111第1元素添加绝缘层
112第2元素添加绝缘层
10、10A、113多晶硅层
114、114A、114Bn侧栅电极
115、115A、115B、115C、115Dp侧栅电极
116n侧栅极绝缘膜
117p侧栅极绝缘膜
120、120A、120BnMOSFET
121、121A、121B、121C、121DpMOSFET
130保护层
131元素添加保护层
140、140A扩散抑制层
142元素未添加金属层
150第2栅电极用金属膜
200、210、220、230、240、250CMOSFET
GE栅电极
M栅电极用金属膜
MAn侧栅电极用金属膜
MB、MCp侧栅电极用金属膜
N第2栅电极用金属膜
RnnMOSFET区域
RppMOSFET区域
具体实施方式
以下，对用以实施本发明的多个形态加以说明。在各实施形态中，有时会对与之前的实施形态中所说明的事项相对应的部分标附相同的参照符号，以省略重复的说明。在仅对构成的一部分加以说明的情况下，则构成的其他部分与之前所说明的实施形态相同。
＜第1实施形态＞
图1～图4及图6～图9是表示本发明第1实施形态的半导体装置的制造方法中的各制造工序的状态的剖面图。本实施形态的半导体装置是具有互补型MOS(ComplementaryMetal-OxideSemiconductor，互补型金属氧化物半导体，简称为CMOS)构造的半导体装置，具体而言是一种CMOS晶体管。图5是示意性表示第1实施形态的半导体装置中的下述n侧盖层8A的形成区域的俯视图。另外，图5中的与虚线I-II相关的剖面图相当于图4。CMOS晶体管更详细而言是一种CMOS场效应晶体管(FieldEffectTransistor，简称为FET)。在CMOSFET中，一同设置有作为n通道MOS晶体管的n型MOS晶体管、及作为p通道MOS晶体管的p型MOS晶体管。n型MOS晶体管更详细而言是nMOSFET(以下的情况称为“nFET”)，p型MOS晶体管更详细而言是pMOSFET(以下的情况称为“pFET”)。这样，在CMOSFET中，一同设置有导电型彼此不同的nMOSFET及pMOSFET。nMOSFET相当于第1导电型半导体元件，pMOSFET相当于第2导电型半导体元件。
首先，如图1所示，根据先前的CMOS制作流程，依次形成从作为半导体基板的硅(Si)基板1的主面朝向p型半导体层2的内部延伸的p阱3及n阱4、以及作为元件分离膜的绝缘膜(以下的情况称为“元件分离绝缘膜”)5等。此处，如图5所示，元件分离绝缘膜5是被划分为形成有nMOSFET的nMOSFET区域(以下的情况称为“nFET区域”)Rn、及形成有pMOSFET的pMOSFET区域(以下的情况称为“pFET区域”)Rp的绝缘膜，在元件分离绝缘膜5的底面正下方，形成有p阱3及n阱4的边界面BS。所述边界面BS相当于nFET区域Rn与pFET区域Rp的边界。这样，nFET区域Rn与pFET区域Rp由元件分离绝缘膜5而彼此分离。nFET区域Rn相当于第1导电型元件区域，pFET区域Rp相当于第2导电型元件区域。而且，从Si基板1的主面朝向p型半导体层2的内部延伸的元件分离绝缘膜5的形成工序，相当于在半导体基板上形成元件分离膜的工序。
在形成p阱3、n阱4及元件分离绝缘膜5之后，在Si基板1的所述主面上，遍及整个表面而形成例如氮氧化铪硅(HfSiON)，来作为形成high-k膜的栅极绝缘膜6。另外，栅极绝缘膜6的材料并不限定于此，作为其他的栅极绝缘膜6的材料，也可以使用硅氮氧化膜(SiON)、或铪(Hf)、镧(La)、铝(Al)等的氧化膜、氮氧化膜、或者氮氧化硅化膜。
接着，如图2所示，在栅极绝缘膜6的上表面上，利用溅射法等遍及整个表面而形成相当于第1金属膜的栅电极用金属膜M。对于此时的栅电极用金属膜M的膜厚而言，如果过薄，则同膜M的膜厚变得难以控制，另一方面，如果过厚，则下述的n侧盖层8A的扩散变得不充分，所以，根据经验将所述膜厚设定为3nm～30nm的范围内的值。作为栅电极用金属膜M的材料，可以使用含有钛(Ti)、钽(Ta)、Hf及钨(W)中的至少一种元素的材料(第1材料)、或者所述第1材料的氮化物(例如TiN等)、碳化物(例如TaC等)、硅化物(例如HfSi等)、硅化氮化物(例如TaSiN等)、或者碳氮化物(例如TaCN等)中的任一种材料。
另外，在栅电极用金属膜M的上表面上涂布抗蚀剂并进行使用有光阻掩模的光刻，从而如图3所示，在栅电极用金属膜M的上表面中的属于pFET区域Rp内的部分上，遍及整个表面而形成抗蚀图案7。
其次，将抗蚀图案7作为掩模，利用溅射法等，如图4及图5的例示，在形成于nFET区域Rn上的栅电极用金属膜M的上表面上，本实施形态中仅在栅电极用金属膜M的上表面中的属于nFET区域Rn内的部分上，遍及整个表面而形成n侧盖层(相当于第1盖层)8A。之后，除去无需的抗蚀图案7。此处，根据经验，将n侧盖层8A的膜厚设定为10nm以下。而且，n侧盖层8A是由与栅电极用金属膜M为异种的材料所形成。作为n侧盖层8A的材料，较理想的是使用含有Hf、Ta、La、镁(Mg)、镱(Yb)及铟(In)中的至少一种元素的金属材料(第2材料)、或所述第2材料的氧化物、氮化物、碳化物、硅化物、硅化氮化物、或者碳氮化物中的任一种材料。
另外，作为n侧盖层8A的另一形成方法，也可以使用图6中例示的方法。即，首先，在栅电极用金属膜M的上表面上遍及整个表面而形成盖层8AP，之后，在盖层8AP的上表面中的属于nFET区域Rn的部分上，遍及整个表面而形成抗蚀图案7A，将抗蚀图案7A作为掩模并利用湿蚀刻法或者干蚀刻法等而除去属于pFET区域Rp内的盖层8AP的所有部分。由此，可以仅在栅电极用金属膜M的上表面中的属于nFET区域Rn内的部分上，遍及整个表面而形成n侧盖层8A。之后，除去无需的抗蚀图案7A。
在形成n侧盖层8A之后，实施热处理，使n侧盖层8A与nFET区域Rn内的栅电极用金属膜M(即，位于n侧盖层8A正下方的栅电极用金属膜M的部分)反应，以使n侧盖层8A向位于n侧盖层8A下方的栅电极用金属膜M内扩散，从而如图7所示，在nFET区域Rn内形成n侧栅电极用金属膜MA。由此，与栅极绝缘膜6的上表面接触的最下层的栅电极层在pFET区域Rp内成为栅电极用金属膜M，另一方面，在nFET区域Rn内成为n侧栅电极用金属膜MA。另外，用以扩散(反应)的热处理温度是根据盖层A的材料而决定。用以使所述的n侧盖层8A向nFET区域Rn内的栅电极用金属膜M内扩散并产生反应的热处理，相当于第1热处理。
接着，如图8所示，在30nm～120nm的范围内，在最下层的栅电极层的上表面上，遍及整个表面而堆积多晶硅层(以下的情况称为“多晶Si层”)10A。此处，形成多晶Si层10A的优点在于，在此后的工序中可以直接使用和先前相同的CMOS形成方法。另外，也可以不形成多晶Si层10A，而是分别仅由栅电极用金属膜M及n侧栅电极用金属膜MA来构成pFET及nFET的各个栅电极。
之后，利用干蚀刻法等来进行用以形成pFET及nFET的各栅电极的加工。此时，nFET及pFET的各个栅电极的主材料均相同，所以栅电极的加工变得容易。由此，如图9所示，形成了nFET的栅电极GE是n侧栅电极用金属膜MA与多晶Si层10的堆叠构造、且pFET的栅电极GE是栅电极用金属膜M与多晶Si层10的堆叠构造这一双栅电极构造。这样，进行用以形成pFET及nFET的各栅电极的加工的工序，相当于形成在nFET区域Rn与pFET区域Rp具有彼此不同的组成的双栅电极构造的工序。
然后，依次经过通常的CMOS形成方法流程而完成CMOS。在所述的CMOS形成方法流程中，形成有图9所示的源极/漏极区域11及侧壁间隔件12。
由以上的记载，根据本实施形态而具有双栅电极构造，该双栅电极构造具有nFET的栅电极GE为n侧栅电极用金属膜MA、pFET的栅电极GE为栅电极用金属膜M这样的彼此不同的功函数，因而可以容易且精度良好地形成能使nFET、pFET分别以所期望的阈值电压而动作的CMOS。特别是由于栅电极GE的主材料在nFET及pFET间相同，所以利用干蚀刻法等对栅电极的加工变得容易。由此，可以使微细栅电极的加工精度提高。另外，原本不需要进行如先前的混合金属栅电极构造那样的仅除去单通道区域上的栅电极的工序，从而对栅极绝缘膜6的损害消失，因此可以实现高可靠性的器件。这样，根据本实施形态的半导体装置的制造方法，可以容易地制造使nFET及pFET分别具有所期望的特性、且可靠性高的半导体装置。
＜第2实施形态＞
图10～图12是表示本发明第2实施形态的半导体装置的制造方法中的各制造工序的状态的剖面图。在本实施形态中，按照与第1实施形态相同的流程形成栅电极用金属膜M之后，利用使用有光阻掩模的方法(参照图3)、或者使用有湿蚀刻法或干蚀刻法等的方法(参照图6)，如图10的剖面图所示，在形成于pFET区域Rp上的栅电极用金属膜M的上表面上，本实施形态中仅在栅电极用金属膜M的上表面中的属于pFET区域Rp内的部分上，形成p侧盖层8B。p侧盖层(相当于第1盖层)8B的膜厚根据经验而设为10nm以下。而且，p侧盖层8B是由与栅电极用金属膜M为异种的材料所形成。作为p侧盖层8B的材料，较理想的是使用含有铂(Pt)、铱(Ir)、镍(Ni)、铝(Al)及钌(Ru)中的至少一种的金属材料(第3材料)、或所述第3材料的氧化物、氮化物、碳化物、硅化物、氮化硅化物、或者碳氮化物中的任一种材料。
之后，实施热处理，使p侧盖层8B与pFET区域Rp内的栅电极用金属膜M(即，位于p侧盖层8B正下方的栅电极用金属膜M的部分)反应，以使p侧盖层8B向位于p侧盖层8B下方的栅电极用金属膜M内扩散，从而如图11所示，在pFET区域Rp内形成p侧栅电极用金属膜MB。另外，用以扩散的所述热处理温度是根据p侧盖层8B的材料而决定。用以使所述的p侧盖层8B向pFET区域Rp内的栅电极用金属膜M内扩散并产生反应的热处理，相当于第1热处理。
然后，与第1实施形态相同，在30nm～120nm的范围内堆积多晶Si层，并利用干蚀刻法等来加工pFET及nFET的各栅电极。此时，本实施形态中，栅电极的主材料在nFET及pFET间也相同，所以栅电极的加工变得容易。由此，如图12所示，形成了nFET的栅电极GE具有栅电极用金属膜M与多晶Si层10的堆叠构造、且pFET的栅电极GE具有p侧栅电极用金属膜MB与多晶Si层10的堆叠构造的双栅电极构造。
之后，与第1实施形态相同，依次经过通常的CMOS形成方法流程而完成CMOS。
另外，本实施形态中，也可以不形成多晶Si层10。
由以上的记载，根据本实施形态而具有双栅电极构造，该双栅电极构造具有nFET的栅电极GE为栅电极用金属膜M、pFET的栅电极GE为p侧栅电极用金属膜MB这样的彼此不同的功函数，因而可以容易且精度良好地形成能使nFET及pFET分别以所期望的阈值电压而动作的CMOS。特别是由于栅电极GE的主材料在nFET及pFET间相同，所以利用干蚀刻法等对栅电极的加工变得容易。由此，可以使微细栅电极的加工精度提高。另外，原本不需要进行如先前的混合金属栅电极构造那样的仅除去单通道区域上的栅电极的工序，从而对栅极绝缘膜6的损害消失，因此可以实现高可靠性的器件。这样，根据本实施形态的半导体装置的制造方法，可以容易地制造使nFET及pFET分别具有所期望的特性、且可靠性高的半导体装置。
＜第3实施形态＞
图13～图17是表示本发明第3实施形态的半导体装置的制造方法中的各制造工序的状态的剖面图。本实施形态的特征在于，在同一芯片上，在nFET区域Rn内形成n侧栅电极用金属膜MA，并在pFET区域Rp内形成p侧栅电极用金属膜MC。p侧栅电极用金属膜MC相当于第2实施形态的p侧栅电极用金属膜MB，且以与第2实施形态的p侧栅电极用金属膜MB相同的方式形成。
首先，对于在同一芯片上形成n侧栅电极用金属膜MA及p侧栅电极用金属膜MC的一个方法进行说明。即，利用与第1实施形态的图1～图7中所记载的方法相同的方法，在nFET区域Rn内形成n侧栅电极用金属膜MA。之后，使用与第1实施形态中已描述的方法相同的方法(参照图3或者图6)，如图13所示，仅在pFET区域Rp内的栅电极用金属膜M的上表面上，遍及整个表面而形成第2p侧盖层(相当于第2盖层)8C。接着，以根据第2p侧盖层8C的材料情况而决定的特定温度进行热处理，使第2p侧盖层8C向pFET区域Rp内的栅电极用金属膜M内扩散，从而如图14所示，在pFET区域Rp内形成p侧栅电极用金属膜MC。
第2p侧盖层8C相当于第2实施形态的p侧盖层8B，该第2p侧盖层8C是在nFET区域Rn内形成了n侧栅电极用金属膜MA之后所形成，除此之外，以与第2实施形态的p侧盖层8B相同的方式而形成。第2p侧盖层8C是由与栅电极用金属膜M及相当于第1盖层的n侧盖层8A为异种的材料所形成。作为第2p侧盖层8C的材料，较理想的是使用含有铂(Pt)、铱(Ir)、镍(Ni)、铝(Al)及钌(Ru)中的至少一种的金属材料(第3材料)、或所述第3材料的氧化物、氮化物、碳化物、硅化物、氮化硅化物、或者碳氮化物中的任一种材料。用以使第2p侧盖层8C向pFET区域Rp内的栅电极用金属膜M内扩散并产生反应的热处理，相当于第2热处理。
其次，对于在同一芯片上形成n侧栅电极用金属膜MA及p侧栅电极用金属膜MC的另一方法进行说明。即，如图15所示，针对第1实施形态的图2的构造，在栅电极用金属膜M的上表面中的仅属于nFET区域Rn内的部分上，遍及整个表面而形成n侧盖层8A，另一方面，在栅电极用金属膜M的上表面中的仅属于pFET区域Rp内的部分上，遍及整个表面而形成具有不同功函数的第2p侧盖层8C。接着，以相同的温度进行热处理，这样，同时使n侧盖层8A向nFET区域Rn内的栅电极用金属膜M内扩散，另一方面使第2p侧盖层8C向pFET区域Rp内的栅电极用金属膜M内扩散。此时的处理温度是根据n侧盖层8A及第2p侧盖层8C的材料的选定情况所决定。其结果同样可以获得图14所示的构造。
之后，如图16所示，在n侧栅电极用金属膜MA及p侧栅电极用金属膜MC的上表面上，遍及整个表面而堆积多晶Si层10A。此后的工序与第1或者第2实施形态相同。其结果如图17所示，可以实现nFET的栅电极GE具有n侧栅电极用金属膜MA、另一方面pFET的栅电极GE具有p侧栅电极用金属膜MC的双栅电极构造。
接着，以与第1或者第2实施形态相同的方式，依次经过通常的CMOS形成方法流程而完成CMOS。
由以上的记载，根据本实施形态而具有双栅电极构造，该双栅电极构造具有nFET的栅电极GE为n侧栅电极用金属膜MA、pFET的栅电极GE为p侧栅电极用金属膜MC这样的彼此不同的功函数，因而可以容易且精度良好地形成能使nFET及pFET分别以所期望的阈值电压而动作的CMOS。特别是由于栅电极GE的主材料在nFET及pFET间相同，所以利用干蚀刻法等对栅电极的加工变得容易。由此，可以使小型栅电极的加工精度提高。另外，原本不需要进行如先前的混合金属栅电极构造那样的仅除去单通道区域上的栅电极的工序，从而对栅极绝缘膜6的损害消失，因此可以实现高可靠性的器件。这样，根据本实施形态的半导体装置的制造方法，可以容易地制造使nFET及pFET分别具有所期望的特性、且可靠性高的半导体装置。
＜第4实施形态＞
图18～图23是表示本发明第4实施形态的半导体装置的制造方法中的各制造工序的状态的剖面图。本实施形态中，提出一种CMOS的制造方法，在第1～第3实施形态各自的图2的构造中，从容易向所述盖层扩散的观点而言，将栅电极用金属膜M的膜厚设为比较薄的3nm～10nm的程度。另外，以下记载的一例是将本实施形态的技术特征应用于第1实施形态中的情况，当然，也可以将本实施形态的技术特征应用于其他的第2及第3实施形态中。
首先，如图18所示，利用第1实施形态中已描述的方法，仅在nFET区域Rn内的栅电极用金属膜M的上表面上形成n侧盖层8A。之后，实施热处理，使n侧盖层8A向其正下方的栅电极用金属膜M的部分内扩散，从而如图19所示，在nFET区域Rn内形成n侧栅电极用金属膜MA。接着，如图20所示，在n侧栅电极用金属膜MA及栅电极用金属膜M的上表面上，遍及整个表面而形成第2栅电极用金属膜(相当于第2金属膜)N，从而获得栅电极用金属膜的积层构造。此时的第2栅电极用金属膜N的膜厚根据经验而设定为5nm～30nm的范围内。
或者，也可以代替所述的制造方法而使用以下的制造方法来获得所述的栅电极用金属膜的积层构造。即，如图21所示，在形成n侧盖层8A之后，以被覆n侧盖层8A的方式在栅电极用金属膜M的上表面上，遍及整个表面而形成具有5nm～30nm的范围内的膜厚的第2栅电极用金属膜(相当于第2金属膜)N。其次，经过第2栅电极用金属膜N而对图21的构造实施热处理，使n侧盖层8A向其正下方的栅电极用金属膜M的部分内扩散并反应，从而如图20所示，在nFET区域Rn内形成n侧栅电极用金属膜MA。
此处，第2栅电极用金属膜N的材料较理想的是使用与栅电极用金属膜M为同种的材料，但是并不限定于此。例如，可以使用含有Ti、Ta、Hf及W中的至少一种元素的金属材料(第4材料)、或所述第4材料的氮化物、碳化物、硅化物、氮化硅化物、或者碳氮化物中的任一种材料来作为栅电极N的材料。
在形成第2栅电极用金属膜N之后，如图22所示，将多晶Si层10A(作为变形例，也可以不形成多晶Si层10A)积层，并如第1实施形态所描述的那样进行栅电极加工，获得图23所示的构造。如图23所示，形成了双栅电极构造，其中的nFET的栅电极GE具有包含n侧栅电极用金属膜MA与第2栅电极用金属膜N的积层体及多晶Si层10的构造，另一方面，pFET的栅电极GE具有包含栅电极用金属膜M与第2栅电极用金属膜N的积层体及多晶Si层10的构造。
之后，依次经过与上述相同的CMOS形成方法流程而完成CMOS。
另外，图24是表示对第3实施形态中之图13及图14所示的方法，即，在形成n侧栅电极用金属膜MA之后形成第2p侧盖层8C并使其扩散，从而形成p侧栅电极用金属膜MC的方法应用了本实施形态时的制造工序的状态的剖面图。而且，图25是对第3实施形态中的图15所示的方法，即，使n侧盖层8A及第2p侧盖层8C一同扩散，从而形成n侧栅电极用金属膜MA及p侧栅电极用金属膜MC的方法应用了本实施形态时的制造工序的状态的剖面图。
对第3实施形态中的图13及图14所示的方法应用本实施形态时，如图14所示，在形成n侧栅电极用金属膜MA及p侧栅电极用金属膜MC之后，如图24所示，在n侧栅电极用金属膜MA的上表面上及p侧栅电极用金属膜MC的上表面上，遍及整个表面而形成第2栅电极用金属膜N。
对第3实施形态中的图15所示的方法应用本实施形态时，如图15所示，在形成n侧盖层8A及第2p侧盖层8C之后、且n侧盖层8A及第2p侧盖层8C扩散之前，如图25所示，在n侧盖层8A的上表面上及第2p侧盖层8C的上表面上，遍及整个表面而形成第2栅电极用金属膜N。
由以上的记载，根据本实施形态可以获得以下的优点：第1，即便在栅电极用金属膜M比较薄的情况下，因为积层有包含同种或者异种的材料的第2栅电极用金属膜N，所以通过调整第2栅电极用金属膜N或者多晶Si层10的厚度而可以使栅电极GE的高度稳定。第2，将同种或者异种的材料的第2栅电极用金属膜N进行积层，由此可以使栅电极GE的金属膜实现厚膜化，从而可以抑制来自栅电极最上层的多晶Si层10中的Si扩散，所以能防止功函数的变动。
＜第5实施形态＞
图26～图28是表示本发明第5实施形态的半导体装置的制造方法中的各制造工序的状态的剖面图。本实施形态也是制造互补型MOSFET(ComplementaryMetal-OxideSemiconductorFieldEffectTransistor，简称为CMOSFET)200来作为半导体装置。在CMOSFET200中，一同设置有作为n通道MOS晶体管的n型MOS晶体管、及作为p通道MOS晶体管的p型MOS晶体管。n型MOS晶体管更详细而言是nMOSFET120，p型MOS晶体管更详细而言是pMOSFET121。本实施形态中，nMOSFET120相当于第1导电型半导体元件，pMOSFET121相当于第2导电型半导体元件。为了便于理解，图26～图28中省略了关于所述图1～图25中所示的p型半导体层2的记载。
图26是表示第2绝缘膜用盖层109的形成结束后的阶段的状态的剖面图。首先，如图26所示，根据先前的CMOSFET制作流程，依次形成从作为半导体基板的硅(Si)基板101的表面朝向Si基板101的内部延伸的元件分离膜102、p阱103及n阱104。此处，元件分离膜102是被划分为作为第1导电型元件区域的nMOSFET区域Rn、以及作为第2导电型元件区域的pMOSFET区域Rp的绝缘膜，且插入到nMOSFET区域Rn上所形成的p阱103、及pMOSFET区域Rp上所形成的n阱104之间。在元件分离膜102的底面正下方，形成有p阱103及n阱104的边界面BS。此边界面BS相当于nMOSFET区域Rn与pMOSFET区域Rp的边界。
其次，在Si基板101上，从形成有元件分离膜102、p阱103及n阱104的表面侧遍及整个表面而形成界面层105。界面层105是为了防止Si基板101与下述的栅极绝缘膜用绝缘层106的界面反应而设置，例如包含绝缘性材料。界面层105例如由氧化硅膜(SiO2)或者硅氮氧化膜(SiON)而形成，并且通过使Si基板101氧化或者氧化及氮化而形成。
接着，在界面层105上之整个表面上，例如形成氮氧化铪硅(HfSiON)层来作为栅极绝缘膜用绝缘层(以下的情况会仅称为“绝缘层”)106。作为绝缘层106的材料，并不限定于HfSiON，具体而言，可以列举出铪(Hf)、锆(Zr)等的氧化物、氮氧化物或者氮氧化硅化物等的高介电常数材料、即high-k材料。绝缘层106的材料并不限定于high-k材料，例如也可以是SiON等的high-k材料以外的绝缘性材料。
之后，在绝缘层106上积层例如膜厚为0.5nm的铝(Al)氧化膜来作为第1绝缘膜用盖层107。第1绝缘膜用盖层107的膜厚、即厚度尺寸选为0.1nm以上、2nm以下。第1绝缘膜用盖层107是遍及绝缘层106上的整个表面、具体而言遍及nMOSFET区域Rn与pMOSFET区域Rp所形成。
作为第1绝缘膜用盖层107的材料，可以使用含有元素Al的材料。第1绝缘膜用盖层107相当于第1元素层，Al相当于第1元素。第1绝缘膜用盖层107的材料并不限定于含有Al的材料，但优选含有Al的材料。如本实施形态，对于第1绝缘膜用盖层107的材料，当选择具有作为栅极绝缘膜的性质的材料、例如Al氧化膜时，虽然与本实施形态不同，但也可以在绝缘层106的下层形成第1绝缘膜用盖层107。在此情况下，第1绝缘膜用盖层107是在形成绝缘层106之前，在Si基板101上所形成。
在形成第1绝缘膜用盖层107之后，根据用途，也可以在氧环境或者氮环境等中进行热处理。之后，在第1绝缘膜用盖层107上，利用溅射法等遍及整个表面而形成栅电极用金属膜108。对于栅电极用金属膜108的膜厚而言，如果过薄，则栅电极用金属膜108的膜厚变得难以控制，如果过厚，则下述的第2绝缘膜用盖层109的材料的扩散变得不充分，所以，根据经验而选择2nm～30nm的范围内的值。本实施形态中，形成10nm的氮化钛(TiN)膜来作为栅电极用金属膜108。
栅电极用金属膜108是由导电性材料所形成，相当于电极用导电层。而且，栅电极用金属膜108相当于第1金属膜，并且相当于所述的第1～第4实施形态中的栅电极用金属膜M。作为构成栅电极用金属膜108的导电性材料，可以列举出例如TiN。作为构成栅电极用金属膜108的导电性材料，并不限定于TiN，还可以列举出含有钛(Ti)、钽(Ta)、Hf及钨(W)中的至少一种元素的材料(以下称为“第1材料”)，具体而言，含有选自Ti、Ta、Hf及W的1种或2种以上的元素的第1材料、以及第1材料的氮化物、第1材料的碳化物、第1材料的硅化物、第1材料的氮化硅化物及第1材料的碳氮化物，并使用从这些材料中选择的1种或者2种以上的材料。
在栅电极用金属膜108上，遍及整个表面而堆积例如镧(La)氧化膜来作为第2绝缘膜用盖层109。第2绝缘膜用盖层109的膜厚、即厚度尺寸选为0.1nm以上、10nm以下，更详细而言，选为0.5nm以上、2nm以下。之后，在已形成的第2绝缘膜用盖层109上的属于nMOSFET区域Rn的部分上，遍及整个表面而形成光阻掩模，将此光阻掩模作为掩模，使用湿蚀刻法法或者干蚀刻法等来除去属于pMOSFET区域Rp的第2绝缘膜用盖层109的整个部分。由此，可以在栅电极用金属膜108上的仅属于nMOSFET区域Rn的部分上，遍及整个表面而形成第2绝缘膜用盖层109。然后，除去无需的光阻掩模。
作为第2绝缘膜用盖层109的材料，使用La氧化物等的含有La的材料。第2绝缘膜用盖层109相当于第2元素层，La相当于第2元素。第2绝缘膜用盖层109作为第1盖层而发挥功能，例如作为第1实施形态中的n侧盖层8A而发挥功能。
本实施形态中，如上所述，第1盖层7中含有的第1元素是Al，所以第1绝缘膜用盖层107中含有的第1元素与第2绝缘膜用盖层109中含有的第2元素不同。作为第2元素，并不限定于La，可以使用元素周期表的第2族元素及第3族元素中的至少1种元素。元素周期表的第2族元素(以下的情况仅称为“第2族元素”)旧称是IIA族元素，也被称为碱土类金属元素。元素周期表的第3族元素(以下的情况仅称为“第3族元素”)旧称是IIIA族元素，也被称为稀土类元素。
因此，作为第2绝缘膜用盖层109的材料，并不限定于含有La的材料，可以列举出含有La、镝(Dy)、镱(Yb)、饵(Er)等的至少一种稀土类元素的材料、以及含有镁(Mg)、锶(Sr)等的至少一种碱土类金属元素的材料。具体而言，可以列举出含有稀土类元素的材料及其氧化物材料、以及含有碱土类金属元素的材料及其氧化物材料，也可以从这些材料中选出1种或者2种以上的材料来作为第2绝缘膜用盖层109的材料。
图27是表示在栅电极用金属膜108上及元素添加金属层110上形成多晶硅层113结束后的阶段的状态的剖面图。在形成图26的第2绝缘膜用盖层109之后，对形成有各层的Si基板101实施热处理，对绝缘层106及栅电极用金属膜108与第1及第2绝缘膜用盖层107、109一同实施热处理。由此，使第2绝缘膜用盖层109与栅电极用金属膜108产生反应，以使第2绝缘膜用盖层109的材料向属于nMOSFET区域Rn的栅电极用金属膜108内、即向位于第2绝缘膜用盖层109正下方的栅电极用金属膜108内扩散，从而如图27所示，在nMOSFET区域Rn上，形成有向栅电极用金属膜108中添加了第2绝缘膜用盖层109的材料的元素添加金属层110，具体而言添加了第2绝缘膜用盖层109中含有的第2元素。本实施形态中，使第2绝缘膜用盖层109中含有的第2元素La向栅电极用金属膜108中扩散，从而形成有添加了La的元素添加金属层110。元素添加金属层110相当于元素添加导电层。而且，第1及第2绝缘膜用盖层107、109、绝缘层106、以及栅电极用金属膜108的热处理相当于第1热处理。
进而，第2绝缘膜用盖层109的材料也向位于第2绝缘膜用盖层109下方的绝缘层106、即属于nMOSFET区域Rn的绝缘层106中扩散。而且，第1绝缘膜用盖层107的材料向位于第1绝缘膜用盖层107正下方的绝缘层106、即属于nMOSFET区域Rn及pMOSFET区域Rp的绝缘层106中扩散。所以，属于nMOSFET区域Rn的绝缘层106被添加了第1及第2绝缘膜用盖层107、109的材料、具体而言第1绝缘膜用盖层107中含有的第1元素及第2绝缘膜用盖层109中含有的第2元素，从而成为第1元素添加绝缘层111。本实施形态中，因为绝缘层106是HfSiON层，所以形成有添加了第1绝缘膜用盖层107中含有的第1元素Al以及第2绝缘膜用盖层109中含有的第2元素La的HfSiON层，来作为第1元素添加绝缘层111。
元素添加金属层110及第1元素添加绝缘层111可以通过对栅电极用金属膜108的膜厚、第2绝缘膜用盖层109的膜厚、实施热处理的时序、以及热处理温度及热处理时间等的热处理条件进行控制，从而控制成所期望的组成。
属于pMOSFET区域Rp的绝缘层106被添加了第1绝缘膜用盖层107的材料、具体而言第1绝缘膜用盖层107中含有的第1元素，从而成为第2元素添加绝缘层112。本实施形态中，因为绝缘层106是HfSiON层，所以形成有添加了第1绝缘膜用盖层107中含有的第1元素Al的HfSiON层，来作为第2元素添加绝缘层112。
在属于pMOSFET区域Rp的栅电极用金属膜108上，并未设置第2绝缘膜用盖层109，所以在pMOSFET区域Rp上，不会引起第2绝缘膜用盖层109的材料向栅电极用金属膜108扩散，栅电极用金属膜108维持原状而残存。此残存的栅电极用金属膜108相当于电极用导电层。
本实施形态中，第1及第2绝缘膜用盖层107、109与所述的第1～第4实施形态中的n侧盖层8A、p侧盖层8B及第2p侧盖层8C同样地通过热处理而消失。具体而言，本实施形态中，第1及第2绝缘膜用盖层107、109是由应扩散的量的材料所形成。因此，通过热处理而使构成第1及第2绝缘膜用盖层107、109的材料全部扩散并与其他层一体化，从而第1及第2绝缘膜用盖层107、109自身消失。由于第1及第2绝缘膜用盖层107、109消失，从而在nMOSFET区域Rn上，成为元素添加金属层110露出、且在第1元素添加绝缘层111的正上方形成有元素添加金属层110的状态。而且在pMOSFET区域Rp上，成为在第2元素添加绝缘层112的正上方形成有栅电极用金属膜108的状态。
接着，如图27所示，在30nm～120nm的范围内，将多晶硅(poly-Si)层113堆积到栅电极用金属膜108上及元素添加金属层110上。此处，形成poly-Si层113的优点在于，在之后的工序中，可以直接使用和先前相同的CMOSFET形成方法。
图28是表示CMOSFET200的形成结束后的阶段的状态的剖面图。在形成图27的poly-Si层113之后，利用干蚀刻法等来进行用以形成nMOSFET120及pMOSFET121的各栅电极的加工。具体而言，以让栅电极的部分及其下层残存的方式，对作为栅电极的poly-Si层113、元素添加金属层110及栅电极用金属膜108以及其下层的第1元素添加绝缘层111、第2元素添加绝缘层112及界面层105进行蚀刻。
本实施形态中，nMOSFET120的n侧栅电极114是由poly-Si层113及元素添加金属层110所构成，n侧栅极绝缘膜116是由界面层105及第1元素添加绝缘层111所构成。因此，nMOSFET120成为包含poly-Si层113、元素添加金属层110、第1元素添加绝缘层111、界面层105及p阱103的栅极叠层构造。
另外，pMOSFET121的p侧栅电极115是由poly-Si层113及栅电极用金属膜108所构成，p侧栅极绝缘膜117是由界面层105及第2元素添加绝缘层112所构成。因此，pMOSFET121成为包含poly-Si层113、栅电极用金属膜108、第2元素添加绝缘层112、界面层105及n阱104的栅极叠层构造。
在形成n侧栅电极114及p侧栅电极115之后，依次经过通常的CMOSFET形成方法流程而形成nMOSFET120及pMOSFET121，从而形成CMOSFET200。具体而言，在nMOSFET区域Rn中，在n侧栅电极114及n侧栅极绝缘膜的两侧壁上，形成例如含有SiO2的侧壁间隔件118。而且，在pMOSFET区域Rp中，在p侧栅电极115及p侧栅极绝缘膜117的两侧壁上，形成例如含有SiO2的侧壁间隔件118。侧壁间隔件118例如是在利用化学气相沉积(ChemicalVaporDeposition，简称为CVD)法等而形成SiO2膜之后，使用各向异性蚀刻进行回蚀所形成。之后，通过离子注入等形成源极/漏极区域119，从而形成CMOSFET200。
在以如上所述的方式所形成的本实施形态的CMOSFET200中，nMOSFET120的n侧栅电极114的实效功函数为4.0eV～4.3eV，pMOSFET121的p侧栅电极115的实效功函数为4.9eV～5.2eV。此处，所谓“栅电极的实效功函数”，是指与栅极绝缘膜的界面上的栅电极的功函数，这与构成栅电极的材料原本的“功函数”有所区别。栅电极的实效功函数是由根据所获得的nMOSFET120及pMOSFET121中的MOS型电容器的C-V特性、即容量-栅极电压特性而求出的平带电压所求得。
根据本实施形态，在nMOSFET区域Rn及pMOSFET区域Rp的Si基板101上，依次形成有界面层105、绝缘层106、第1绝缘膜用盖层107及栅电极用金属膜108。在已形成的栅电极用金属膜108中的nMOSFET区域Rn的栅电极用金属膜108上，形成有第2绝缘膜用盖层109。对绝缘层106及栅电极用金属膜108和已形成的第1绝缘膜用盖层107及第2绝缘膜用盖层109一同实施热处理。利用此热处理，可以使第1绝缘膜用盖层107中含有的第1元素、具体而言是Al，向第1绝缘膜用盖层107下方的绝缘层106中扩散。而且，可以使第2绝缘膜用盖层109中含有的第2元素、具体而言是La，向第2绝缘膜用盖层109下方的栅电极用金属膜108中扩散，并进一步向栅电极用金属膜108下方的绝缘层106中扩散。
由此，在nMOSFET区域Rn中，可形成含有第1及第2元素、具体而言含有Al及La的绝缘层106，并且在pMOSFET区域Rp中，可形成含有第1元素、具体而言含有Al的绝缘层106，所以可以分别控制nMOSFET120的阈值电压及pMOSFET121的阈值电压。因此，可以扩大阈值电压的控制范围。
另外，本实施形态中，第2绝缘膜用盖层109并非在绝缘层106的表面上形成，而是在栅电极用金属膜108的表面上形成，并且在第2绝缘膜用盖层109与绝缘层106之间插入有栅电极用金属膜108，所以用以仅使nMOSFET区域Rn残存的第2绝缘膜用盖层109的蚀刻是在栅电极用金属膜108的表面上进行。即，本实施形态中，通过蚀刻来除去属于pMOSFET区域Rp的第2绝缘膜用盖层109的作业，并非在绝缘层106的表面上进行，而是在栅电极用金属膜108的表面上进行。因此，可以防止因蚀刻而导致绝缘层106损伤，故可防止绝缘层106的劣化，从而可防止n侧栅极绝缘膜116及p侧栅极绝缘膜117的劣化。
另外，在本实施形态中，是分开制作nMOSFET区域Rn的栅极绝缘膜即n侧栅极绝缘膜116以及pMOSFET区域Rp的栅极绝缘膜即p侧栅极绝缘膜117，所以无需经过剥离单侧的栅电极等过程，从而不会出现栅极绝缘膜116、117的劣化。
因此，可以防止因劣化而导致绝缘层106的可靠性下降，从而可以防止n侧栅极绝缘膜116及p侧栅极绝缘膜117的可靠性下降，故而能实现高可靠性的器件。即，本实施形态中，可以防止绝缘层106的可靠性下降、进而防止n侧栅极绝缘膜116及p侧栅极绝缘膜117的可靠性下降，并且可以扩大阈值电压的控制范围。
而且，本实施形态中，nMOSFET120的n侧栅电极114是由poly-Si层113及元素添加金属层110所构成，pMOSFET121的p侧栅电极115是由poly-Si层113及栅电极用金属膜108所构成。这样，nMOSFET120及pMOSFET121各自的栅电极114、115的上层均为poly-Si层113，且下层金属层的主材料均相同，所以栅电极114、115的加工变得容易。因此，即便一同加工n侧栅电极114与p侧栅电极115，也可以获得具有所期望的形状的n侧及p侧栅电极114、115。
如上所述，根据本实施形态，可以容易地制造使nMOSFET120及pMOSFET121分别具有所期望的特性、且可靠性高的半导体装置200。
另外，在本实施形态中，第1绝缘膜用盖层107是由Al氧化物等的含有Al的材料所构成，其含有Al作为第1元素，所以pMOSFET区域Rp的p侧栅极绝缘膜117中含有Al。由此，可以控制为适合于pMOSFET121的阈值电压。因此如本实施形态，第1绝缘膜用盖层107优选由含有Al的材料所构成。
而且，在本实施形态中，第2绝缘膜用盖层109是由La氧化物等的含有La的材料所构成。即，第2绝缘膜用盖层109是由含有La等的第3族元素的材料所构成，其含有第3族元素作为第2元素，所以nMOSFET区域Rn的n侧栅极绝缘膜116中含有稀土类元素。由此，可以控制为适合于nMOSFET120的阈值电压。作为第2绝缘膜用盖层109的材料，在使用含有第2族元素的材料时也有相同的效果，从而也可以控制为适合于nMOSFET120的阈值电压。因此，第2绝缘膜用盖层109优选由含有第3族元素及第2族元素中的至少一种元素的材料所构成。
本实施形态中，第1绝缘膜用盖层107是由含有Al的材料所构成，第2绝缘膜用盖层109是由含有La的材料所构成，因而nMOSFET区域Rn的n侧栅极绝缘膜116中含有Al及La。由此，可以根据第1绝缘膜用盖层107及第2绝缘膜用盖层109的厚度尺寸、以及热处理条件来控制n侧栅极绝缘膜116中的Al及La的含量，从而可以控制为适合于nMOSFET120的阈值电压。
另外，在本实施形态中，栅电极用金属膜108的材料是含有钛(Ti)、钽(Ta)、铪(Hf)及钨(W)中的至少一种元素的第1材料、第1材料的氮化物、第1材料的碳化物、第1材料的硅化物、第1材料的氮化硅化物、或者第1材料的碳氮化物中的任一种材料。在包含这些材料的栅电极用金属膜108中，可以扩散有所述第2绝缘膜用盖层109的材料，所以能防止由栅电极用金属膜108而阻碍第2绝缘膜用盖层109的材料的扩散。由此，可以使第2绝缘膜用盖层109的材料确实扩散到nMOSFET区域Rn的绝缘层106中，从而可以控制为适合于nMOSFET120的阈值电压。
另外，本实施形态中，在栅电极用金属膜108上及元素添加金属层110上，形成有poly-Si层113。由此，在之后的工序中可以直接使用和先前相同的CMOSFET形成方法，所以不会导致制造工序的烦杂化，可以将nMOSFET120及pMOSFET121的阈值电压控制为分别适合的阈值电压。
而且，在本实施形态中，第1绝缘膜用盖层107的厚度尺寸为0.1nm以上、2nm以下。由此，可以使第1绝缘膜用盖层107中含有的第1元素、具体而言是Al，以适度的量向nMOSFET区域Rn及pMOSFET区域Rp的绝缘层106中扩散，所以可以将nMOSFET120及pMOSFET121的阈值电压更确实地控制为分别适合的阈值电压。
另外，在本实施形态中，第2绝缘膜用盖层109的厚度尺寸为0.1nm以上、10nm以下。由此，可以使第2绝缘膜用盖层109中含有的第2元素、具体而言是La，以适度的量向nMOSFET区域Rn的绝缘层106中扩散，所以可以更准确地控制为适合于nMOSFET120的阈值电压。
在以如上所述的方式所形成的本实施形态的nMOSFET120中，在构成n侧栅极绝缘膜116的第1元素添加绝缘层111上，含有来自第1绝缘膜用盖层107的第1元素Al以及来自第2绝缘膜用盖层109的第2元素La，而且在所述第1元素添加绝缘层111上的元素添加金属层110中，含有来自第2绝缘膜用盖层109的第2元素La。另外，pMOSFET121在构成p侧栅极绝缘膜117的第2元素添加绝缘层112上，含有来自第1绝缘膜用盖层107的第1元素Al，且在所述第2元素添加绝缘层112上，具备未添加第1元素Al及第2元素La的栅电极用金属膜108。
由此，可以实现具备分别具有适合的实效功函数的栅电极114、115的nMOSFET120及pMOSFET121。具体而言，可以将nMOSFET120中的n侧栅电极114的实效功函数设为4.0eV～4.3eV，并将pMOSFET121中的p侧栅电极115的实效功函数设为4.9eV～5.2eV。因此，可以实现具有分别适合的阈值电压的nMOSFET120及pMOSFET121。
另外，第1及第2元素添加绝缘层111、112并未在作为第1及第2元素添加绝缘层111、112的栅极绝缘膜用绝缘层106上实施蚀刻即可形成，所以可以防止制造过程中的劣化，从而可以防止可靠性下降。因此，可以实现使nMOSFET120及pMOSFET121分别具有所期望的特性、且可靠性高的半导体装置200。
在以上所述的本实施形态中，第1绝缘膜用盖层107是设置在绝缘层106上，但是如本实施形态中当第1绝缘膜用盖层107的材料是具有作为栅极绝缘膜的性质的材料、例如是Al氧化物膜时，所述第1绝缘膜用盖层107也可以设置在Si基板101与绝缘层106之间。此时，第1绝缘膜用盖层107的材料通过热处理而向第1绝缘膜用盖层107上方的绝缘层106中扩散。
而且，用以使所述第1及第2绝缘膜用盖层107、109中含有的元素进行热扩散的热处理工序也可以并入到其他的制造工序中。具体而言，第1及第2绝缘膜用盖层107、109中含有的元素可以使用形成多晶硅层113时的热而扩散，或者也可以在形成多晶硅层113之后的工序、例如活化退火工序中扩散。由此，可以省略热扩散工序。但是，如果在热扩散之前形成多晶硅层113并进行热处理，则根据第2绝缘膜用盖层109的材料而会向多晶硅层113过度地扩散，而不向栅电极金属层8扩散。因此，优选如本实施形态中在形成多晶硅层113之前进行热处理工序。
＜第6实施形态＞
接着，对本发明第6实施形态的半导体装置的制造方法加以说明。图29～图33是表示本发明第6实施形态的半导体装置的制造方法中的各制造工序的状态的剖面图。在本实施形态，也和所述的第5实施形态相同，制造CMOSFET210来作为半导体装置。图29是表示保护层130的形成结束后的阶段的状态的剖面图。为了便于理解，图29～图33中省略了关于所述图1～图25所示的p型半导体层2的记载。
首先，与所述的第5实施形态相同，在Si基板101上，从形成有元件分离膜102、p阱103及n阱104的表面侧遍及整个表面而依次形成界面层105、绝缘层106、第1绝缘膜用盖层107、及栅电极用金属膜108之后，在栅电极用金属膜108上遍及整个表面而堆积第2绝缘膜用盖层109。作为第2绝缘膜用盖层109的材料，本实施形态中是使用La氧化物等的含有稀土类元素的材料(以下称为“稀土类材料”)。稀土类材料具有潮解性，所以当第2绝缘膜用盖层109含有稀土类材料时，一旦接触到水分或者空气，便可能导致特性劣化。
因此，本实施形态中，为了防止第2绝缘膜用盖层109的劣化，在堆积了第2绝缘膜用盖层109之后，在第2绝缘膜用盖层109上遍及整个表面而形成氮化钛(TiN)膜来作为保护层130。为了更可靠地防止第2绝缘膜用盖层109的劣化，所述保护层130的形成较理想的是例如使用原子层化学气相沉积(AtomicLayerChemicalVaporDeposition，简称为ALCVD)法，从堆积第2绝缘膜用盖层109的时刻起连续地进行而不暴露于空气中，但是并不限定于此。
保护层130的材料可以与栅电极用金属膜108为相同材料，也可以为不同材料。本实施形态中，保护层130与栅电极用金属膜108是由相同的材料、具体而言是由TiN所构成。作为保护层130的具体材料，除了TiN以外，还可以列举出含有Ti、Ta、Hf及钨(W)中的至少一种元素的第1材料、以及第1材料的氮化物、第1材料的碳化物、第1材料的硅化物、第1材料的氮化硅化物及第1材料的碳氮化物。而且保护层130的材料可以是硅(Si)，也可以是绝缘材料。从这些材料中选出1种或2种以上而使用。
图30是表示除去pMOSFET区域Rp的保护层130及第2绝缘膜用盖层109的阶段的状态的剖面图。在形成保护层130之后，使用光刻技术，以仅让nMOSFET区域Rn的保护层130残存的方式进行图案化，并将所残存的nMOSFET区域Rn的保护层130作为掩模，利用干蚀刻而除去pMOSFET区域Rp的第2绝缘膜用盖层109。虽然与本实施形态不同，但是pMOSFET区域Rp的保护层130及第2绝缘膜用盖层109也可以利用湿式蚀刻等而同时除去。
图31是表示在栅电极用金属膜108上及元素添加保护层131上形成poly-Si层113结束后的阶段的状态的剖面图。在除去了pMOSFET区域Rp的保护层130及第2绝缘膜用盖层109之后，实施热处理，使第2绝缘膜用盖层109与栅电极用金属膜108产生反应，从而使第2绝缘膜用盖层109的材料向属于nMOSFET区域Rn的栅电极用金属膜108内、即位于第2绝缘膜用盖层109正下方的栅电极用金属膜108内扩散，这样，如图31所示，在nMOSFET区域Rn中的栅电极用金属膜108上，形成添加了第2绝缘膜用盖层109的材料的元素添加金属层110。在本实施形态中，使第2绝缘膜用盖层109的材料La向栅电极用金属膜108中扩散，从而形成添加了La的元素添加金属层110。
而且，第2绝缘膜用盖层109也与保护层130产生反应。由此，第2绝缘膜用盖层109的材料会向属于nMOSFET区域Rn的保护层130内扩散，从而如图31所示，在nMOSFET区域Rn内的保护层130上，形成添加了第2绝缘膜用盖层109的材料的元素添加保护层131。在本实施形态中，使第2绝缘膜用盖层109的材料La向保护层130中扩散，从而形成添加了La的元素添加保护层131。在本实施形态中，保护层130包含与栅电极用金属膜108相同的材料、具体而言TiN等的导电性材料，因此元素添加保护层131具有导电性，相当于另一个元素添加导电层。
进而，与所述的第5实施形态相同，第2绝缘膜用盖层109的材料也会向位于第2绝缘膜用盖层109下方的绝缘层106、即属于nMOSFET区域Rn的绝缘层106中扩散。而且，第1绝缘膜用盖层107的材料会向位于第1绝缘膜用盖层107正下方的绝缘层106、即属于nMOSFET区域Rn及pMOSFET区域Rp的绝缘层106中扩散。由此，属于nMOSFET区域Rn的绝缘层106被添加了第1及第2绝缘膜用盖层107、109的材料而成为第1元素添加绝缘层111。本实施形态中，绝缘层106是HfSiON，所以形成添加了第1绝缘膜用盖层107的材料Al以及第2绝缘膜用盖层109的材料La的HfSiON层来作为第1元素添加绝缘层111。
元素添加保护层131、元素添加金属层110及第1元素添加绝缘层111可以通过对栅电极用金属膜108的膜厚、第2绝缘膜用盖层109的膜厚、实施热处理的时序、以及热处理温度及热处理时间等的热处理条件进行控制，从而控制成所期望的组成。
与所述的第5实施形态相同，属于pMOSFET区域Rp的绝缘层106被添加了第1绝缘膜用盖层107的材料，从而成为第2元素添加绝缘层112。在本实施形态中，绝缘层106是HfSiON层，所以形成添加了第1绝缘膜用盖层107的材料Al的HfSiON层来作为第2元素添加绝缘层112。
本实施形态中，也和所述的第5实施形态相同，第1及第2绝缘膜用盖层107、109是由应扩散的量的材料所形成，所以可以通过热处理而消失。由此，nMOSFET区域Rn成为在元素添加金属层110的正上方形成有元素添加保护层131、且在第1元素添加绝缘层111的正上方形成有元素添加金属层110的状态。本实施形态中，保护层130与栅电极用金属膜108是由相同材料所构成，所以元素添加保护层131与元素添加金属层110一体化而构成一个层。与所述的第5实施形态相同，pMOSFET区域Rp成为在第2元素添加绝缘层112的正上方形成有栅电极用金属膜108的状态。
之后，如图31所示，在30nm～120nm的范围内，将poly-Si层113堆积到在栅电极用金属膜108上及元素添加保护层131上。本实施形态中，也和所述的第5实施形态相同，优选在形成poly-Si层113之前进行热处理工序。
图32是表示CMOSFET210的形成结束后的阶段的状态的剖面图。在形成图31的poly-Si层113之后，与所述的第5实施形态相同，利用干蚀刻法等来进行用以形成nMOSFET120A及pMOSFET121的各栅电极的加工。具体而言，以让栅电极的部分及其下层残存的方式，对作为栅电极的poly-Si层113、元素添加保护层131、元素添加金属层110及栅电极用金属膜108以及其下层的第1元素添加绝缘层111、第2元素添加绝缘层112及界面层105进行蚀刻。
在本实施形态中，nMOSFET120A的n侧栅电极114A是由poly-Si层113、元素添加保护层131及元素添加金属层110所构成，n侧栅极绝缘膜116是由界面层105及第1元素添加绝缘层111所构成。因此，nMOSFET120A成为包含poly-Si层113、元素添加保护层131、元素添加金属层110、第1元素添加绝缘层111、界面层105及p阱103的栅极叠层构造。另外，与图28所示的第5实施形态相同，pMOSFET121成为包含poly-Si层113、栅电极用金属膜108、第2元素添加绝缘层112、界面层105及n阱104的栅极叠层构造。
在形成n侧栅电极114A及p侧栅电极115之后，与所述的第5实施形态相同，依次经过通常的CMOSFET形成方法流程而形成nMOSFET120A及pMOSFET121，从而形成CMOSFET210。具体而言，在nMOSFET区域Rn中，在n侧栅电极114A及n侧栅极绝缘膜116的两侧壁上，形成例如含有SiO2的侧壁间隔件118。而且，在pMOSFET区域Rp中，在p侧栅电极115及p侧栅极绝缘膜117的两侧壁上，形成例如含有SiO2的侧壁间隔件118。之后，利用离子注入等形成源极/漏极区域119，从而形成CMOSFET210。
在以如上所述的方式所形成的本实施形态的CMOSFET210中，nMOSFET120A的n侧栅电极114A的实效功函数为4.0eV～4.3eV，pMOSFET121的p侧栅电极115的实效功函数为4.9eV～5.2eV。栅电极的实效功函数是由根据所获得的nMOSFET120A及pMOSFET121中的MOS型电容器的C-V特性、即容量-栅极电压特性而求出的平带电压所求得。
本实施形态中，在第2绝缘膜用盖层109上形成保护层130，所以可以防止仅除去pMOSFET区域Rp的第2绝缘膜用盖层109时的光刻工序等所导致的第2绝缘膜用盖层109的劣化。由此，在之后的热处理时，可以使第2绝缘膜用盖层109的材料更确实地扩散到栅电极用金属膜108及绝缘层106中，所以可以将nMOSFET120A的阈值电压更确实地控制为所期望的值。
在以如上所述的方式所形成的本实施形态的nMOSFET120A中，第1元素添加绝缘层111中含有第1元素Al及第2元素La，第1元素添加绝缘层111上的元素添加金属层110中含有第2元素La，且元素添加金属层110上的元素添加保护层131中含有来自第2绝缘膜用盖层109的第2元素La。另外，pMOSFET121中，第2元素添加绝缘层112中含有第1元素Al，且在所述第2元素添加绝缘层112上具备未添加第1元素Al及第2元素La的栅电极用金属膜108。
由此，可以实现具备分别具有适合的实效功函数的栅电极114A、115的nMOSFET120A及pMOSFET121。具体而言，可以将nMOSFET120A中的n侧栅电极114A的实效功函数设为4.0eV～4.3eV，将pMOSFET121中的p侧栅电极115的实效功函数设为4.9eV～5.2eV。因此，可以实现具有分别适合的阈值电压的nMOSFET120A及pMOSFET121。
在以上所述的本实施形态中，保护层130的材料是金属材料TiN，所以无需在形成poly-Si层113之前除去元素添加保护层131。这样，当保护层130的材料是金属或者添加了杂质的硅等的导电性材料时，无需在形成poly-Si层113之前除去元素添加保护层131，但是当保护层130的材料是绝缘材料时，必须在形成poly-Si层113之前除去元素添加保护层131。此时，nMOSFET的n侧栅电极是由poly-Si层113及元素添加金属层110所构成，从而nMOSFET成为包含poly-Si层113、元素添加金属层110、第1元素添加绝缘层111、界面层105及p阱103的栅极叠层构造。
另外，本实施形态中，保护层130是由让第2绝缘膜用盖层109的材料可以扩散的材料、具体而言是与栅电极用金属膜108相同的材料所构成，但是并不限定于此，也可以由让第2绝缘膜用盖层109的材料不扩散、或者难扩散的材料所构成。
图33是表示在栅电极用金属膜108上及保护层130上形成poly-Si层113结束后的阶段的状态的剖面图。如图29所示，当在第2绝缘膜用盖层109上所形成的保护层130是由让第2绝缘膜用盖层109的材料不扩散、或者难扩散的材料所构成的情况下，与第2绝缘膜用盖层109的材料扩散到属于nMOSFET区域Rn的保护层130内从而形成元素添加保护层131的图31不同，在热扩散工序中，第2绝缘膜用盖层109的材料不会扩散到保护层130内。因此，保护层130维持原状而残存。在位于第2绝缘膜用盖层109正下方的栅电极用金属膜108中，与图31同样地扩散有第2绝缘膜用盖层109的材料，从而在栅电极用金属膜108上形成添加了第2绝缘膜用盖层109的材料的元素添加金属层110。在图33中，第2绝缘膜用盖层109的材料La扩散到栅电极用金属膜108中，从而形成添加了La的元素添加金属层110。
当保护层130的材料是金属或者添加了杂质的硅等的导电性材料时，在热扩散后，与所述第5实施形态相同，将poly-Si层113堆积到残存于nMOSFET区域Rn上的保护层130上及pMOSFET区域Rp的栅电极用金属膜108上。之后，进行用以形成栅电极的加工，从而在nMOSFET区域Rn上，形成由poly-Si层113、保护层130及元素添加金属层110所构成的栅电极来作为n侧栅电极。因此，nMOSFET成为包含poly-Si层113、保护层130、元素添加金属层110、第1元素添加绝缘层111、界面层105及p阱103的栅极叠层构造。此时，保护层130具有导电性，且由与元素添加金属层110不同的材料所构成，相当于上部导电层。
当保护层130的材料是绝缘材料时，在形成poly-Si层113之前，除去元素添加保护层131。此时，nMOSFET的n侧栅电极是由poly-Si层113及元素添加金属层110所构成，从而nMOSFET成为包含poly-Si层113、元素添加金属层110、第1元素添加绝缘层111、界面层105及p阱103的栅极叠层构造。
＜第7实施形态＞
其次，对本发明第7实施形态的半导体装置的制造方法加以说明。图34～图37是表示本发明第7实施形态的半导体装置的制造方法中的各制造工序的状态的剖面图。本实施形态中，也和所述的第5实施形态相同，制造CMOSFET220来作为半导体装置。图34是表示扩散抑制层140的形成结束后的阶段的状态的剖面图。为了便于理解，在图34～图37中省略了关于所述图1～图25所示的p型半导体层2的记载。
与所述的第5实施形态相同，本实施形态是在Si基板101上，从形成有元件分离膜102、p阱103及n阱104的表面侧，遍及整个表面而依次形成界面层105、绝缘层106、第1绝缘膜用盖层107、及栅电极用金属膜108之后，在栅电极用金属膜108上，遍及整个表面而形成扩散抑制层140。扩散抑制层140具有抑制或防止此后所堆积的第2绝缘膜用盖层109的材料向栅电极用金属膜108中扩散的功能。本实施形态中，扩散抑制层140的材料是与所述栅电极用金属膜108为相同的材料。在形成扩散抑制层140之后进行蚀刻，由此仅使pMOSFET区域Rp的扩散抑制层140残存，并除去nMOSFET区域Rn的扩散抑制层140。
图35是表示第2绝缘膜用盖层109的形成结束后的阶段的状态的剖面图。在除去了nMOSFET区域Rn的扩散抑制层140之后，在nMOSFET区域Rn的栅电极用金属膜108上及pMOSFET区域Rp的扩散抑制层140上，形成第2绝缘膜用盖层109。nMOSFET区域Rn中的第2绝缘膜用盖层109与第1绝缘膜用盖层107的距离、和pMOSFET区域Rp中的第2绝缘膜用盖层109与第1绝缘膜用盖层107的距离间的关系，即nMOSFET区域Rn中的栅电极用金属膜108的厚度尺寸与pMOSFET区域Rp中的扩散抑制层140及栅电极用金属膜108的总计厚度尺寸间的关系，例如以使厚度较大的一方即pMOSFET区域Rp侧为20nm、且厚度较小的一方即nMOSFET区域Rn侧为10nm的方式而选择。
图36是表示在元素添加金属层110上、元素未添加金属层142及元素添加金属层141上形成poly-Si层113结束后的阶段的状态的剖面图。在形成第2绝缘膜用盖层109之后，对形成有各层的Si基板101实施热处理，以对绝缘层106、栅电极用金属膜108及扩散抑制层140与第1及第2绝缘膜用盖层107、109一同实施热处理。由此，使第2绝缘膜用盖层109与栅电极用金属膜108产生反应，使第2绝缘膜用盖层109的材料扩散到属于nMOSFET区域Rn的栅电极用金属膜108内，从而如图36所示，在nMOSFET区域Rn中，形成向栅电极用金属膜108中添加了第2绝缘膜用盖层109的材料的元素添加金属层110。本实施形态中，使第2绝缘膜用盖层109的材料La扩散到栅电极用金属膜108中，从而形成添加了La的元素添加金属层110。
另外，与所述的第5实施形态相同，第2绝缘膜用盖层109的材料也扩散到位于第2绝缘膜用盖层109下方的绝缘层106、即属于nMOSFET区域Rn的绝缘层106中。而且，第1绝缘膜用盖层107的材料会扩散到位于第1绝缘膜用盖层107正下方的绝缘层106、即属于nMOSFET区域Rn及pMOSFET区域Rp的绝缘层106中。由此，属于nMOSFET区域Rn的绝缘层106被添加了第1及第2绝缘膜用盖层107、109的材料而成为第1元素添加绝缘层111。本实施形态中，绝缘层106是HfSiON，所以形成添加了第1绝缘膜用盖层107的材料Al以及第2绝缘膜用盖层109的材料La的HfSiON层来作为第1元素添加绝缘层111。
pMOSFET区域Rp中，使第2绝缘膜用盖层109的材料向属于pMOSFET区域Rp的扩散抑制层140内扩散，并进一步使第2绝缘膜用盖层109的材料向位于扩散抑制层140正下方的栅电极用金属膜108中的靠近扩散抑制层140的一部分扩散。由此，如图36所示，在pMOSFET区域Rp中，形成有扩散抑制层140、及向栅电极用金属膜108的一部分中添加了第2绝缘膜用盖层109的材料La所形成的元素添加金属层141。另外，栅电极用金属膜108中的除去添加有第2绝缘膜用盖层109的材料的部分后的残余的部分，成为未添加第2绝缘膜用盖层109的材料的元素未添加金属层142。
元素未添加金属层142相当于电极用导电层。而且，元素添加金属层141中的向栅电极用金属膜108的一部分添加第2绝缘膜用盖层109的材料而形成的部分相当于第2元素添加导电层，向扩散抑制层140中添加第2绝缘膜用盖层109的材料而形成的部分相当于另一个第2元素添加导电层。本实施形态中，扩散抑制层140与栅电极用金属膜108是由相同材料所构成，所以扩散抑制层140与栅电极用金属膜108的一部分一体化，形成所述的元素添加金属层141。
与所述的第5实施形态相同，属于pMOSFET区域Rp的绝缘层106被添加了第1绝缘膜用盖层107的材料而成为第2元素添加绝缘层112。本实施形态中，绝缘层106是HfSiON层，所以形成添加了第1绝缘膜用盖层107的材料Al的HfSiON层来作为第2元素添加绝缘层112。
本实施形态中，也和所述的第5实施形态相同，第1及第2绝缘膜用盖层107、109是由应扩散的量的材料所形成，所以可以通过热处理而消失。由此，与所述的第5实施形态相同，nMOSFET区域Rn成为元素添加金属层110露出、且在第1元素添加绝缘层111的正上方形成有元素添加金属层110的状态。pMOSFET区域Rp成为在第2元素添加绝缘层112的正上方形成有元素未添加金属层142的状态。而且，本实施形态中，扩散抑制层140与栅电极用金属膜108是由相同材料所构成，所以在pMOSFET区域Rp中，扩散抑制层140与栅电极用金属膜108的一部分一体化而形成所述元素添加金属层141。
之后，如图36所示，在30nm～120nm的范围内，将poly-Si层113堆积到元素添加金属层110上及元素添加金属层141上。本实施形态中，也和所述的第5实施形态相同，优选在形成poly-Si层113之前进行热处理工序。
图37是表示CMOSFET220的形成结束后的阶段的状态的剖面图。在形成图36的poly-Si层113之后，与所述的第5实施形态相同，利用干蚀刻法等来进行用以形成nMOSFET120及pMOSFET121A的各栅电极的加工。具体而言，以让栅电极的部分及其下层残存的方式，对作为栅电极的poly-Si层113、元素添加金属层110、元素添加金属层141及元素未添加金属层142以及其下层的第1元素添加绝缘层111、第2元素添加绝缘层112及界面层105进行蚀刻。
本实施形态中，与图28所示的第5实施形态相同，nMOSFET120成为包含poly-Si层113、元素添加金属层110、第1元素添加绝缘层111、界面层105及p阱103的栅极叠层构造。
另外，pMOSFET121A的p侧栅电极115A是由poly-Si层113、元素添加金属层141及元素未添加金属层142所构成，与图28所示的第5实施形态相同，p侧栅极绝缘膜117是由界面层105及第2元素添加绝缘层112所构成。因此，pMOSFET121A成为包含poly-Si层113、元素添加金属层141、元素未添加金属层142、第2元素添加绝缘层112、界面层105及n阱104的栅极叠层构造。
在形成n侧栅电极114及p侧栅电极115A之后，与所述的第5实施形态相同，依次经过通常的CMOSFET形成方法流程而形成nMOSFET120及pMOSFET121A，从而形成CMOSFET220。具体而言，在nMOSFET区域Rn中，在n侧栅电极114及n侧栅极绝缘膜116的两侧壁上，形成例如含有SiO2的侧壁间隔件118。而且在pMOSFET区域Rp中，在p侧栅电极115A及p侧栅极绝缘膜117的两侧壁上，形成例如含有SiO2的侧壁间隔件118。之后，利用离子注入等形成源极/漏极区域119，从而形成CMOSFET220。
在以如上所述的方式所形成的本实施形态的CMOSFET220中，nMOSFET120的n侧栅电极114的实效功函数为4.0eV～4.3eV，pMOSFET121A的p侧栅电极115A的实效功函数为4.9eV～5.2eV。栅电极的实效功函数是由根据所获得的nMOSFET120及pMOSFET121A中的MOS型电容器的C-V特性、即容量-栅极电压特性而求出的平带电压所求得。
根据本实施形态，在nMOSFET区域Rn及pMOSFET区域Rp的Si基板101上依次形成有界面层105及绝缘层106，并在此绝缘层106上依次形成有第1绝缘膜用盖层107及栅电极用金属膜108。在已形成的栅电极用金属膜108中的属于pMOSFET区域Rp的栅电极用金属膜108上，形成有扩散抑制层140，并在所述扩散抑制层140上及nMOSFET区域Rn的栅电极用金属膜108上，形成有第2绝缘膜用盖层109。对绝缘层106、栅电极用金属膜108及扩散抑制层140与已形成的第1绝缘膜用盖层107及第2绝缘膜用盖层109一同实施热处理。通过此热处理，可以使第1绝缘膜用盖层107中含有的Al扩散到第1绝缘膜用盖层107下方的绝缘层106中。而且，在nMOSFET区域Rn中，可以使第2绝缘膜用盖层109中含有的La扩散到位于第2绝缘膜用盖层109下方的栅电极用金属膜108，并进一步扩散到栅电极用金属膜108下方的绝缘层106中。
在pMOSFET区域Rp中，第2绝缘膜用盖层109是在扩散抑制层140上所形成，因而可以利用扩散抑制层140来抑制或防止La向栅电极用金属膜108及绝缘层106中扩散。由此，可以在nMOSFET区域Rn中形成含有Al及La的绝缘层106，并且在pMOSFET区域Rp中形成含有Al的绝缘层106，所以可以分别控制nMOSFET120的阈值电压及pMOSFET121A的阈值电压。因此，可以扩大阈值电压的控制范围。
而且，第2绝缘膜用盖层109是在栅电极用金属膜108上所形成，且在第2绝缘膜用盖层109与绝缘层106之间插入有栅电极用金属膜108，因此，为了在nMOSFET区域Rn上形成第2绝缘膜用盖层109，例如遍及nMOSFET区域Rn及pMOSFET区域Rp而形成了第2绝缘膜用盖层109之后，在除去pMOSFET区域Rp的第2绝缘膜用盖层109时，可防止绝缘层106劣化。由此，可以防止劣化所导致的绝缘层106的可靠性下降，从而可以防止n侧栅极绝缘膜116及p侧栅极绝缘膜117的可靠性下降。因此，可以防止绝缘层106的可靠性下降，并进一步防止n侧栅极绝缘膜116及p侧栅极绝缘膜117的可靠性下降，且可以扩大阈值电压的控制范围。
根据如上所述的本实施形态，可以容易地制造使nMOSFET120及pMOSFET121A分别具有所期望的特性、且可靠性高的半导体装置220。
在以如上所述的方式所形成的本实施形态的nMOSFET120中，在第1元素添加绝缘层111中含有第1元素Al及第2元素La，在所述第1元素添加绝缘层111上的元素添加金属层110中含有第2元素La。又，pMOSFET121A中，在第2元素添加绝缘层112中含有第1元素Al，且在所述第2元素添加绝缘层112上具备未添加第1元素Al及第2元素La的元素未添加金属层142，在所述元素未添加金属层142上的第2元素添加导电层、以及作为另一个第2元素添加导电层的元素添加金属层141中含有第2元素La。
由此，可以实现具备分别具有适合的实效功函数的栅电极114、115A的nMOSFET120及pMOSFET121A。具体而言，可以将nMOSFET120中的n侧栅电极114的实效功函数设为4.0eV～4.3eV，并将pMOSFET121A中的p侧栅电极115A的实效功函数设为4.9eV～5.2eV。因此，可以实现分别具有适合的阈值电压的nMOSFET120及pMOSFET121A。
另外，第1及第2元素添加绝缘层111、112并未在作为第1及第2元素添加绝缘层111、112的栅极绝缘膜用绝缘层106上实施蚀刻即可形成，由此防止制造过程中的劣化，从而防止可靠性的下降。因此，可以实现使nMOSFET120及pMOSFET121A分别具有所期望的特性、且可靠性高的半导体装置220。
＜第8实施形态＞
接着，对本发明第8实施形态的半导体装置的制造方法加以说明。图38～图41是表示本发明第8实施形态的半导体装置的制造方法中的各制造工序的状态的剖面图。本实施形态中，也和所述的第5实施形态相同，制造CMOSFET230来作为半导体装置。图38是表示除去了nMOSFET区域Rn的第1绝缘膜用盖层107的一部分的阶段的状态的剖面图。为了便于理解，在图38～图41中省略了关于所述图1～图25所示的p型半导体层2的记载。
本实施形态中，与所述的第5实施形态相同，在Si基板101上，从形成有元件分离膜102、p阱103及n阱104的表面侧遍及整个表面而依次形成界面层105、绝缘层106、第1绝缘膜用盖层107、栅电极用金属膜108A之后，遍及nMOSFET区域Rn之全体，利用回蚀等方法在厚度方向上除去栅电极用金属膜108A的一部分。
图39是表示第2绝缘膜用盖层109的形成结束后的阶段的状态的剖面图。在除去了nMOSFET区域Rn的栅电极用金属膜108A的一部分之后，在nMOSFET区域Rn及pMOSFET区域Rp的栅电极用金属膜108A上，形成第2绝缘膜用盖层109。
图40是表示在nMOSFET区域Rn及pMOSFET区域Rp的元素添加金属层110上形成poly-Si层113结束后的阶段的状态的剖面图。在形成第2绝缘膜用盖层109之后，实施热处理，使第2绝缘膜用盖层109与栅电极用金属膜108A产生反应，以使第2绝缘膜用盖层109的材料扩散到属于nMOSFET区域Rn的栅电极用金属膜108A内，从而如图40所示，在nMOSFET区域Rn上形成向栅电极用金属膜108A中添加了第2绝缘膜用盖层109的材料的元素添加金属层110。本实施形态中，是使第2绝缘膜用盖层109的材料La扩散到栅电极用金属膜108A中，从而形成添加了La的元素添加金属层110。元素添加金属层110相当于第1元素添加金属层。
另外，与所述的第5实施形态相同，第2绝缘膜用盖层109的材料也扩散到位于第2绝缘膜用盖层109下方的绝缘层106、即属于nMOSFET区域Rn的绝缘层106中。而且第1绝缘膜用盖层107的材料会扩散到位于第1绝缘膜用盖层107正下方的绝缘层106、即属于nMOSFET区域Rn及pMOSFET区域Rp的绝缘层106中。由此，属于nMOSFET区域Rn的绝缘层106被添加了第1及第2绝缘膜用盖层107、109的材料而成为第1元素添加绝缘层111。本实施形态中，绝缘层106是HfSiON，所以形成添加了第1绝缘膜用盖层107的材料Al及第2绝缘膜用盖层109的材料La的HfSiON层来作为第1元素添加绝缘层111。
在pMOSFET区域Rp中，使第2绝缘膜用盖层109的材料扩散到位于第2绝缘膜用盖层109正下方的栅电极用金属膜108A中的靠近第2绝缘膜用盖层109的一部分。由此，如图40所示，在pMOSFET区域Rp中，形成有向栅电极用金属膜108A的一部分中添加第2绝缘膜用盖层109的材料La而形成的元素添加金属层110。另外，栅电极用金属膜108A中的除去添加了第2绝缘膜用盖层109的材料的部分后的残存的部分，成为未添加第2绝缘膜用盖层109的材料的元素未添加金属层142。元素添加金属层110相当于第2元素添加导电层，元素未添加金属层142相当于电极用导电层。
与所述的第5实施形态相同，属于pMOSFET区域Rp的绝缘层106被添加了第1绝缘膜用盖层107的材料而成为第2元素添加绝缘层112。本实施形态中，绝缘层106是HfSiON层，所以形成添加了第1绝缘膜用盖层107的材料Al的HfSiON层来作为第2元素添加绝缘层112。
本实施形态中，也和所述的第5实施形态相同，第1及第2绝缘膜用盖层107、109是由应扩散的量的材料所形成，因而可以通过热处理而消失。由此，nMOSFET区域Rn成为元素添加金属层110露出、且在第1元素添加绝缘层111的正上方形成有元素添加金属层110的状态。pMOSFET区域Rp成为元素添加金属层110露出、且在第2元素添加绝缘层112的正上方形成有元素未添加金属层142的状态。
之后，如图40所示，在30nm～120nm的范围内，将poly-Si层113堆积到nMOSFET区域Rn及pMOSFET区域Rp的元素添加金属层110上。本实施形态中，也和所述的第5实施形态相同，优选在形成poly-Si层113之前进行热处理工序。
图41是表示CMOSFET230的形成结束后的阶段的状态的剖面图。在形成图40的poly-Si层113之后，与所述的第5实施形态相同，利用干蚀刻法等来进行用以形成nMOSFET120及pMOSFET121B的各栅电极的加工。具体而言，以让栅电极的部分及其下层残存的方式，对作为栅电极的poly-Si层113、元素添加金属层110、及元素未添加金属层142以及其下层的第1元素添加绝缘层111、第2元素添加绝缘层112及界面层105进行蚀刻。
在本实施形态中，与图28所示的第5实施形态相同，nMOSFET120成为包含poly-Si层113、元素添加金属层110、第1元素添加绝缘层111、界面层105及p阱103的栅极叠层构造。
而且，pMOSFET121B的p侧栅电极115B是由poly-Si层113、元素添加金属层110及元素未添加金属层142所构成，且p侧栅极绝缘膜117与图28所示的第5实施形态相同，是由界面层105及第2元素添加绝缘层112所构成。因此，pMOSFET121B成为包含poly-Si层113、元素添加金属层110、元素未添加金属层142、第2元素添加绝缘层112、界面层105及n阱104的栅极叠层构造。
在形成n侧栅电极114及p侧栅电极115B之后，与所述的第5实施形态相同，依次经过通常的CMOSFET形成方法流程而形成nMOSFET120及pMOSFET121B，从而形成CMOSFET230。具体而言，在nMOSFET区域Rn中，在n侧栅电极114及n侧栅极绝缘膜116的两侧壁上，形成例如含有SiO2的侧壁间隔件118。而且在pMOSFET区域Rp中，在p侧栅电极115B及p侧栅极绝缘膜117的两侧壁上，形成例如含有SiO2的侧壁间隔件118。之后，利用离子注入等形成源极/漏极区域119，从而形成CMOSFET230。
在以如上所述的方式所形成的本实施形态的CMOSFET230中，nMOSFET120的n侧栅电极114的实效功函数为4.0eV～4.3eV，pMOSFET121B的p侧栅电极115B的实效功函数为4.9eV～5.2eV。栅电极的实效功函数是由根据所获得的nMOSFET120及pMOSFET121B中的MOS型电容器的C-V特性、即容量-栅极电压特性而求出的平带电压所求得。
根据本实施形态，在nMOSFET区域Rn及pMOSFET区域Rp的Si基板101上依次形成有界面层105及绝缘层106，并且在此绝缘层106上依次形成有第1绝缘膜用盖层107及栅电极用金属膜108。对于栅电极用金属膜108而言，在pMOSFET区域Rp上的厚度尺寸大于在nMOSFET区域Rn上的厚度尺寸。在此栅电极用金属膜108上，遍及nMOSFET区域Rn及pMOSFET区域Rp而形成第2绝缘膜用盖层109。绝缘层106及栅电极用金属膜108与已形成的第1绝缘膜用盖层107及第2绝缘膜用盖层109一同受到热处理。通过此热处理，可以使第1绝缘膜用盖层107中含有的第1元素、具体而言是Al扩散到第1绝缘膜用盖层107下方的绝缘层106中，而且可以使第2绝缘膜用盖层109中含有的第2元素、具体而言是La扩散到第2绝缘膜用盖层109下方的栅电极用金属膜108中，并进一步扩散到栅电极用金属膜108下方的绝缘层106中。
对于栅电极用金属膜108而言，在pMOSFET区域Rp上的厚度尺寸大于在nMOSFET区域Rn上的厚度尺寸，所以在pMOSFET区域Rp上，与nMOSFET区域Rn相比，可以抑制La向栅电极用金属膜108及绝缘层106中扩散。例如，可以使La在nMOSFET区域Rn上扩散到绝缘层106，而在pMOSFET区域Rp上并不扩散到绝缘层106。由此，在nMOSFET区域Rn上，可以形成含有Al及La的绝缘层106，且在pMOSFET区域Rp上，可以形成含有Al的绝缘层106，从而可以分别控制nMOSFET120的阈值电压及pMOSFET121B的阈值电压。由此，可以扩大阈值电压的控制范围。
另外，第2绝缘膜用盖层109是在栅电极用金属膜108上所形成，且在第2绝缘膜用盖层109与绝缘层106之间插入有栅电极用金属膜108，所以，在形成第2绝缘膜用盖层109时可以防止绝缘层106劣化。由此，可以防止劣化所导致的绝缘层106的可靠性下降。因此，可以防止绝缘层106的可靠性下降，且可以扩大阈值电压的控制范围。
根据如上所述的本实施形态，可以容易地制造使nMOSFET120及pMOSFET121B分别具有所期望的特性、且可靠性高的半导体装置230。
在以如上所述的方式所形成的本实施形态的nMOSFET120中，在第1元素添加绝缘层111中含有第1元素Al及第2元素La，且在所述第1元素添加绝缘层111上的元素添加金属层110中含有第2元素La。而且pMOSFET121B中，在第2元素添加绝缘层112中含有第1元素Al，且在所述第2元素添加绝缘层112上具备未添加第1元素Al及第2元素La的元素未添加金属层142，并且在此元素未添加金属层142上的元素添加金属层110中含有第2元素La。
由此，可以实现具备分别具有适合的实效功函数的栅电极114、115B的nMOSFET120及pMOSFET121B。具体而言，可以将nMOSFET120中的n侧栅电极114的实效功函数设为4.0eV～4.3eV，并将pMOSFET121B中的p侧栅电极115B的实效功函数设为4.9eV～5.2eV。因此，可以实现分别具有适合的阈值电压的nMOSFET120及pMOSFET121B。
另外，第1及第2元素添加绝缘层111、112并未在作为第1及第2元素添加绝缘层111、112的栅极绝缘膜用绝缘层106上实施蚀刻即可形成，所以可以防止制造过程中的劣化，从而可以防止可靠性的下降。因此，可以实现使nMOSFET120及pMOSFET121B分别具有所期望的特性、且可靠性高的半导体装置230。
＜第9实施形态＞
其次，对本发明第9实施形态的半导体装置的制造方法加以说明。图42～图46是表示本发明第9实施形态的半导体装置的制造方法中的各制造工序的状态的剖面图。本实施形态中，也和所述的第5实施形态相同，制造CMOSFET240来作为半导体装置。图42是表示扩散抑制层140A的形成结束后的阶段的状态的剖面图。为了便于理解，在图42～图46中，省略了关于所述图1～图25所示的p型半导体层2的记载。
本实施形态中，与所述的第5实施形态相同，在Si基板101上，从形成有元件分离膜102、p阱103及n阱104的表面侧遍及整个表面而依次形成界面层105、绝缘层106、第1绝缘膜用盖层107、及栅电极用金属膜108之后，在栅电极用金属膜108上遍及整个表面而形成扩散抑制层140A。扩散抑制层140A具有抑制此后所堆积的第2绝缘膜用盖层109的材料向栅电极用金属膜108中扩散的功能。本实施形态中，扩散抑制层140A是为了抑制第2绝缘膜用盖层109的材料的扩散而形成。
本实施形态中，扩散抑制层140A的材料是与所述栅电极用金属膜108不同的材料。扩散抑制层140A可否使第2绝缘膜用盖层109的材料扩散，不仅根据构成扩散抑制层140A的材料的元素而变化，还根据扩散抑制层140A的成膜条件等而变化。因此，所述的“与栅电极用金属膜108不同的材料”，不仅是指构成的元素与栅电极用金属膜108的材料不同的情况，而且也包括构成的元素与栅电极用金属膜108的材料相同但是成膜条件等不同、且层的性质不同的情况。本实施形态中，扩散抑制层140A是由TiN所构成。在形成扩散抑制层140A之后进行蚀刻，由此仅使pMOSFET区域Rp的扩散抑制层140A残存，并除去nMOSFET区域Rn的扩散抑制层140A。
图43是表示第2绝缘膜用盖层109的形成结束后的阶段的状态的剖面图。在除去了nMOSFET区域Rn的扩散抑制层140A之后，在nMOSFET区域Rn的栅电极用金属膜108上及pMOSFET区域Rp的扩散抑制层140A上，形成第2绝缘膜用盖层109。
图44是表示除去pMOSFET区域Rp的第2绝缘膜用盖层109的阶段的状态的剖面图。在形成第2绝缘膜用盖层109之后，实施热处理，使第2绝缘膜用盖层109与栅电极用金属膜108反应，以使第2绝缘膜用盖层109的材料扩散到属于nMOSFET区域Rn的栅电极用金属膜108内，从而如图44所示，在nMOSFET区域Rn上，形成向栅电极用金属膜108中添加了第2绝缘膜用盖层109的材料的元素添加金属层110。本实施形态中，使第2绝缘膜用盖层109的材料La向栅电极用金属膜108中扩散，从而形成添加了La的元素添加金属层110。
另外，第2绝缘膜用盖层109的材料与所述第5实施形态相同，也向位于第2绝缘膜用盖层109下方的绝缘层106、即属于nMOSFET区域Rn的绝缘层106中扩散。而且，第1绝缘膜用盖层107的材料会向位于第1绝缘膜用盖层107正下方的绝缘层106、即属于nMOSFET区域Rn及pMOSFET区域Rp的绝缘层106中扩散。由此，属于nMOSFET区域Rn的绝缘层106被添加了第1及第2绝缘膜用盖层107、109的材料而成为第1元素添加绝缘层111。本实施形态中，绝缘层106是HfSiON，所以形成添加了第1绝缘膜用盖层107的材料Al及第2绝缘膜用盖层109的材料La的HfSiON层，来作为第1元素添加绝缘层111。
在pMOSFET区域Rp中，第2绝缘膜用盖层109的材料与扩散抑制层140A并不产生反应，所以第2绝缘膜用盖层109的材料不会扩散到属于pMOSFET区域Rp的扩散抑制层140A内。其结果，在pMOSFET区域Rp中，第2绝缘膜用盖层109的材料也不会扩散到栅电极用金属膜108内。因此，如图44所示，于pMOSFET区域Rp中，即便在热处理之后，依然维持原状地残存有扩散抑制层140A与栅电极用金属膜108。此残存的栅电极用金属膜108相当于电极用导电层。扩散抑制层140A是由与栅电极用金属膜108不同的材料所构成，相当于上部导电层。
而且，与所述第5实施形态相同，属于pMOSFET区域Rp的绝缘层106被添加了第1绝缘膜用盖层107的材料而成为第2元素添加绝缘层112。本实施形态中，绝缘层106是HfSiON层，所以形成添加了第1绝缘膜用盖层107的材料Al的HfSiON层来作为第2元素添加绝缘层112。
本实施形态中，也和所述的第5实施形态相同，第1及第2绝缘膜用盖层107、109是由应扩散的量的材料所形成，所以第1绝缘膜用盖层107通过热处理而消失。第2绝缘膜用盖层109也会在nMOSFET区域Rn中消失。在pMOSFET区域Rp中，第2绝缘膜用盖层109是在扩散抑制层140上所形成，而且本实施形态中，所述扩散抑制层140A是为了阻止第2绝缘膜用盖层109的材料的扩散而形成。因此，在pMOSFET区域Rp中残存有第2绝缘膜用盖层109。在形成元素添加金属层110、第1及第2元素添加绝缘层111、112之后，利用湿蚀刻法等而除去pMOSFET区域Rp的第2绝缘膜用盖层109。
图45是表示在扩散抑制层140A上及元素添加金属层110上形成poly-Si层113结束后的阶段的状态的剖面图。在除去pMOSFET区域Rp的第2绝缘膜用盖层109之后，如图45所示，在30nm～120nm的范围内，将poly-Si层113堆积到扩散抑制层140A上及元素添加金属层110上。本实施形态中，也和所述的第5实施形态相同，优选在形成poly-Si层113之前进行热处理工序。
图46是表示CMOSFET240的形成结束后的阶段的状态的剖面图。在形成图45的poly-Si层113之后，与所述的第5实施形态相同，利用干蚀刻法等来进行用以形成nMOSFET120及pMOSFET121C的各栅电极的加工。具体而言，以让栅电极的部分及其下层残存的方式，对作为栅电极的poly-Si层113、元素添加金属层110、扩散抑制层140A及栅电极用金属膜108以及其下层的第1元素添加绝缘层111、第2元素添加绝缘层112及界面层105进行蚀刻。
本实施形态中，与图28所示的第5实施形态相同，nMOSFET120成为包含poly-Si层113、元素添加金属层110、第1元素添加绝缘层111、界面层105及p阱103的栅极叠层构造。
而且，pMOSFET121C的p侧栅电极115C是由poly-Si层113、扩散抑制层140A及栅电极用金属膜108所构成，与图28所示的第5实施形态相同，p侧栅极绝缘膜117是由界面层105及第2元素添加绝缘层112所构成。因此，pMOSFET121C由包含poly-Si层113、扩散抑制层140A、栅电极用金属膜108、第2元素添加绝缘层112、界面层105及n阱104的栅极叠层构造。
在形成n侧栅电极114及p侧栅电极115C之后，与所述的第5实施形态相同，依次经过通常的CMOSFET形成方法流程而形成nMOSFET120及pMOSFET121C，从而形成CMOSFET240。具体而言，在nMOSFET区域Rn中，在n侧栅电极114及n侧栅极绝缘膜116的两侧壁上，形成例如含有SiO2的侧壁间隔件118。而且在pMOSFET区域Rp中，在p侧栅电极115C及p侧栅极绝缘膜117的两侧壁上，形成例如含有SiO2的侧壁间隔件118。之后，利用离子注入等形成源极/漏极区域119，从而形成CMOSFET240。
在以如上所述的方式所形成的本实施形态的CMOSFET240中，nMOSFET120的n侧栅电极114的实效功函数为4.0eV～4.3eV，pMOSFET121C的p侧栅电极115C的实效功函数为4.9eV～5.2eV。栅电极的实效功函数是由根据所获得的nMOSFET120及pMOSFET121C中的MOS型电容器的C-V特性、即容量-栅极电压特性而求出的平带电压所求得。
本实施形态中，扩散抑制层140A是为了防止第2绝缘膜用盖层109的材料扩散而形成。如本实施形态中当第2绝缘膜用盖层109为例如包含La氧化物等的稀土类材料时，因为第2绝缘膜用盖层109具有潮解性，所以难以通过遍及nMOSFET区域Rn及pMOSFET区域Rp而形成后仅除去单侧区域的方法来仅在其中一个区域上形成第2绝缘膜用盖层109。
本实施形态中，通过形成扩散抑制层140A即可防止pMOSFET区域Rp中的第2绝缘膜用盖层109的材料的扩散，而并未除去pMOSFET区域Rp上的第2绝缘膜用盖层109。因此，可以省略除去第2绝缘膜用盖层109的单侧区域的工序，从而可以简化制造流程。而且，因除去单侧区域而导致的第2绝缘膜用盖层109的劣化消失，所以在此后的热处理时，可以使第2绝缘膜用盖层109的材料更确实地扩散到nMOSFET区域Rn的栅电极用金属膜108及绝缘层106中。由此，可以将nMOSFET120的阈值电压更确实地控制为所期望的值。
在以如上所述的方式所形成的本实施形态的nMOSFET120中，在第1元素添加绝缘层111中含有第1元素Al及第2元素La，且在所述第1元素添加绝缘层111上的nMOSFET区域Rn的栅电极用金属膜108中含有第2元素La。另外，在pMOSFET121C中，在第2元素添加绝缘层112中含有第1元素Al，且在所述第2元素添加绝缘层112上具备未添加第1元素Al及第2元素La的栅电极用金属膜108，并且在此栅电极用金属膜108上具备包含与栅电极用金属膜108不同的材料的扩散抑制层140A。
由此，可以实现具备分别具有适合的实效功函数的栅电极114、115C的nMOSFET120及pMOSFET121C。具体而言，可以将nMOSFET120中的n侧栅电极114的实效功函数设为4.0eV～4.3eV，并将pMOSFET121C中的p侧栅电极115C的实效功函数设为4.9eV～5.2eV。因此，可以实现分别具有适合的阈值电压的nMOSFET120及pMOSFET121C。
另外，第1及第2元素添加绝缘层111、112并未在作为第1及第2元素添加绝缘层111、112的栅极绝缘膜用绝缘层106上实施蚀刻即可形成，所以可以防止制造过程中的劣化，从而可以防止可靠性下降。因此，可以实现使nMOSFET120及pMOSFET121C分别具有所期望的特性、且可靠性高的半导体装置240。
＜第10实施形态＞
其次，对本发明第10实施形态的半导体装置的制造方法加以说明。图47～图49是表示本发明第10实施形态的半导体装置的制造方法中的各制造工序的状态的剖面图。在本实施形态中，也和所述的第5实施形态相同，制造CMOSFET250来作为半导体装置。为了便于理解，在图47～图49中省略了关于所述图1～图25所示的p型半导体层2的记载。
图47是表示热处理结束后的阶段的状态的剖面图。首先，与所述第5实施形态相同，在Si基板101上形成元件分离膜102、p阱103及n阱104，进而在Si基板101上依次形成界面层105、绝缘层106、第1绝缘膜用盖层107、栅电极用金属膜108及第2绝缘膜用盖层109之后，实施热处理。由此，如图47所示，在nMOSFET区域Rn中，向栅电极用金属膜108中添加第2绝缘膜用盖层109中所含有的元素而形成元素添加金属层110，并且向绝缘层106中添加第1绝缘膜用盖层107中所含有的元素及第2绝缘膜用盖层109中所含有的元素，从而形成第1元素添加绝缘层111。而且，在pMOSFET区域Rp中，向绝缘层106中添加第1绝缘膜用盖层107中所含有的元素，从而形成第2元素添加绝缘层112。
图48是表示在栅电极用金属膜108上及元素添加金属层110上形成第2栅电极用金属膜150及poly-Si层113结束后的阶段的状态的剖面图。本实施形态中，在热处理之后、且形成poly-Si层113之前，将第2栅电极用金属膜150堆积到栅电极用金属膜108上及元素添加金属层110上。第2栅电极用金属膜150相当于第2金属膜，并且相当于所述第4实施形态中的第2栅电极用金属膜N。第2栅电极用金属膜150的膜厚、即厚度尺寸优选3nm以上、20nm以下。
第2栅电极用金属膜150包含导电性材料。第2栅电极用金属膜150的材料可以与栅电极用金属膜108的材料相同，也可以不同。本实施形态中，第2栅电极用金属膜150与栅电极用金属膜108是由相同材料、具体而言是由TiN所构成。作为构成第2栅电极用金属膜150的导电性材料，并不限定于TiN，可以列举出与构成栅电极用金属膜108的导电性材料相同的材料。在形成第2栅电极用金属膜150之后，在30nm～120nm的范围内，将poly-Si层113堆积到第2栅电极用金属膜150上。
图49是表示CMOSFET250的形成结束后的阶段的状态的剖面图。在形成图48的poly-Si层113之后，与所述的第5实施形态相同，利用干蚀刻法等来进行用以形成nMOSFET120B及pMOSFET121D的各栅电极的加工。具体而言，以让栅电极的部分及其下层残存的方式，对作为栅电极的poly-Si层113、第2栅电极用金属膜150、元素添加金属层110及栅电极用金属膜108以及其下层的第1元素添加绝缘层111、第2元素添加绝缘层112及界面层105进行蚀刻。
本实施形态中，nMOSFET120B的n侧栅电极114B是由poly-Si层113、第2栅电极用金属膜150及元素添加金属层110所构成，且n侧栅极绝缘膜116与图28所示的第5实施形态相同，是由界面层105及第1元素添加绝缘层111所构成。因此，nMOSFET120B成为包含poly-Si层113、第2栅电极用金属膜150、元素添加金属层110、第1元素添加绝缘层111、界面层105及p阱103的栅极叠层构造。
另外，pMOSFET121D的p侧栅电极115D是由poly-Si层113、第2栅电极用金属膜150及栅电极用金属膜108所构成，且p侧栅极绝缘膜117与图28所示的第5实施形态相同，是由界面层105及第2元素添加绝缘层112所构成。因此，pMOSFET121D成为包含poly-Si层113、第2栅电极用金属膜150、栅电极用金属膜108、第2元素添加绝缘层112、界面层105及n阱104的栅极叠层构造。
在形成n侧栅电极114B及p侧栅电极115D之后，与所述的第5实施形态相同，依次经过通常的CMOSFET形成方法流程而形成nMOSFET120B及pMOSFET121D，从而形成CMOSFET250。
在以如上所述的方式所形成的本实施形态的CMOSFET250中，nMOSFET120B的n侧栅电极114B的实效功函数为4.0eV～4.3eV，pMOSFET121D的p侧栅电极115D的实效功函数为4.9eV～5.2eV。栅电极的实效功函数是由根据所获得的nMOSFET120B及pMOSFET121D中的MOS型电容器的C-V特性、即容量-栅极电压特性而求出的平带电压所求得。
根据如上所述的本实施形态，在形成poly-Si层113之前，在栅电极用金属膜108上及元素添加金属层110上形成有第2栅电极用金属膜150，并且在所述第2栅电极用金属膜150上形成有poly-Si层113。即，本实施形态中，在栅电极用金属膜108与poly-Si层113之间、以及元素添加金属层110与poly-Si层113之间，设置有第2栅电极用金属膜150。
如果栅电极用金属膜108及元素添加金属层110的厚度尺寸例如薄至10nm以下，则会因poly-Si层113的积层而引起栅电极114B、115D的实效功函数降低的弊病。
如本实施形态中，将第2栅电极用金属膜150插入到栅电极用金属膜108与poly-Si层113之间、以及元素添加金属层110与poly-Si层113之间，从而即使在栅电极用金属膜108及元素添加金属层110比较薄的情况下，也可以抑制poly-Si层113的积层所带来的恶劣影响，由此可以防止栅电极114B、115D的实效功函数降低。
如上所述，在本实施形态中，可以实现具备分别具有适合的实效功函数的栅电极114B、115D的nMOSFET120B及pMOSFET121D。具体而言，可以将nMOSFET120B中的n侧栅电极114B的实效功函数设为4.0eV～4.3eV，并将pMOSFET121D中的p侧栅电极115D的实效功函数设为4.9eV～5.2eV。因此，可以实现分别具有适合的阈值电压的nMOSFET120B及pMOSFET121D。
如本实施形态中设置有第2栅电极用金属膜150的情况下，用以使第1及第2绝缘膜用盖层107、109中所含有的元素进行热扩散的热处理，优选如本实施形态中在形成第2栅电极用金属膜150及poly-Si层113之前进行。如果在热处理之前形成第2栅电极用金属膜150、或者第2栅电极用金属膜150及poly-Si层113，则与所述的第5实施形态中在热处理之前形成poly-Si层113的情况相同，根据第2绝缘膜用盖层109的材料而会向第2栅电极用金属膜150及poly-Si层113中过度地扩散，而不向栅电极金属层8中扩散。因此，优选如本实施形态中在形成第2栅电极用金属膜150及poly-Si层113之前进行热处理工序。
如上所述，本实施形态中，在形成所述的第5实施形态中的poly-Si层113之前，形成有第2栅电极用金属膜150，所述的第6～第9实施形态中，也可以和本实施形态相同，在形成poly-Si层113之前形成第2栅电极用金属膜150。具体而言，第6实施形态中，可以在栅电极用金属膜108上及元素添加保护层131上形成第2栅电极用金属膜150之后，在第2栅电极用金属膜150上形成poly-Si层113。
而且，在所述第7实施形态中，可以在元素添加金属层110上及元素添加金属层141上形成第2栅电极用金属膜150之后，在第2栅电极用金属膜150上形成poly-Si层113。
另外，在所述第8实施形态中，可以在nMOSFET区域Rn及pMOSFET区域Rp的元素添加金属层110上形成第2栅电极用金属膜150之后，在第2栅电极用金属膜150上形成poly-Si层113。
此外，在所述第9实施形态中，可以在扩散抑制层140A上及元素添加金属层110上形成第2栅电极用金属膜150之后，在第2栅电极用金属膜150上形成poly-Si层113。
而且，在所述第1～第4实施形态中，也可以和所述第5～第10实施形态相同，在Si基板1上，从形成有元件分离膜5、p阱3及n阱4的表面侧遍及整个表面而形成包含绝缘性材料的界面层。
另外，在所述第5～第10实施形态中，也可以和所述的第3实施形态相同，在作为第1盖层而发挥功能的第2绝缘膜用盖层109的材料扩散后或者扩散前，形成第2盖层，并向栅电极用金属膜108、108A中扩散。
此外，在所述的各实施形态中，将第1导电型设为n型，将第2导电型设为p型，但是也可以将第1导电型设为p型，将第2导电型设为n型。

Claims (16)

1.一种半导体装置的制造方法，该半导体装置是将导电型彼此不同的第1导电型半导体元件与第2导电型半导体元件并设设置，所述制造方法的特征在于包括：
在形成有所述第1导电型半导体元件的第1导电型元件区域及形成有所述第2导电型半导体元件的第2导电型元件区域的半导体基板上，形成包含绝缘性材料的绝缘层的工序；
在所述第1导电型元件区域及所述第2导电型元件区域的所述半导体基板与所述绝缘层之间、或者在所述第1导电型元件区域及所述第2导电型元件区域的所述绝缘层上，形成含有第1元素的第1元素层的工序；
在所述第1导电型元件区域及所述第2导电型元件区域的所述第1元素层上，形成包含导电性材料的电极用导电层的工序；
在所述第1导电型元件区域的所述电极用导电层上，形成含有与所述第1元素不同的第2元素的第2元素层的工序；以及
对所述绝缘层及所述电极用导电层与所述第1元素层及所述第2元素层一同实施热处理的工序；
形成所述第2元素层的工序是：遍及所述第1导电型元件区域及所述第2导电型元件区域在所述电极用导电层上形成了第2元素层后，除去在所述第2导电型元件区域的所述电极用导电层上所形成的第2元素层。
2.根据权利要求1所述的半导体装置的制造方法，其特征在于：
在形成所述第2元素层的工序与所述热处理工序之间，进一步包括在所述第2元素层上形成保护所述第2元素层的保护层的工序。
3.一种半导体装置的制造方法，该半导体装置是将导电型彼此不同的第1导电型半导体元件与第2导电型半导体元件并设设置，所述制造方法的特征在于包括：
在形成有所述第1导电型半导体元件的第1导电型元件区域及形成有所述第2导电型半导体元件的第2导电型元件区域的半导体基板上，形成包含绝缘性材料的绝缘层的工序；
在所述第1导电型元件区域及所述第2导电型元件区域的所述半导体基板与所述绝缘层之间、或者在所述第1导电型元件区域及所述第2导电型元件区域的所述绝缘层上，形成含有第1元素的第1元素层的工序；
在所述第1导电型元件区域及所述第2导电型元件区域的所述第1元素层上，形成包含导电性材料的电极用导电层的工序；
在所述第2导电型元件区域的所述电极用导电层上，形成扩散抑制层的工序，该扩散抑制层抑制或防止与所述第1元素不同的第2元素的扩散；
在所述扩散抑制层上及所述第1导电型元件区域的所述电极用导电层上，形成含有第2元素的第2元素层的工序；以及
对所述绝缘层、所述电极用导电层及所述扩散抑制层与所述第1元素层及所述第2元素层一同实施热处理的工序。
4.根据权利要求3所述的半导体装置的制造方法，其特征在于：
形成所述扩散抑制层的工序中以防止所述第2元素扩散的方式而形成所述扩散抑制层；
在所述热处理工序之后，进一步包括除去形成于所述扩散抑制层上的所述第2元素层的工序。
5.一种半导体装置的制造方法，该半导体装置是将导电型彼此不同的第1导电型半导体元件与第2导电型半导体元件并设设置，所述制造方法的特征在于包括：
在形成有所述第1导电型半导体元件的第1导电型元件区域及形成有所述第2导电型半导体元件的第2导电型元件区域的半导体基板上，形成包含绝缘性材料的绝缘层的工序；
在所述第1导电型元件区域及所述第2导电型元件区域的所述半导体基板与所述绝缘层之间、或者在所述第1导电型元件区域及所述第2导电型元件区域的所述绝缘层上，形成含有第1元素的第1元素层的工序；
在所述第1导电型元件区域及所述第2导电型元件区域的所述第1元素层上，以使在所述第2导电型元件区域上的厚度尺寸大于在所述第1导电型元件区域上的厚度尺寸的方式形成包含导电性材料的电极用导电层的工序；
在所述第1导电型元件区域及所述第2导电型元件区域的电极用导电层上，形成含有与所述第1元素不同的第2元素的第2元素层的工序；以及
对所述绝缘层及所述电极用导电层与所述第1元素层及所述第2元素层一同实施热处理的工序。
6.根据权利要求1～5中任一权利要求所述的半导体装置的制造方法，其特征在于：
所述第1导电型半导体元件是n型MOS晶体管；
所述第2导电型半导体元件是p型MOS晶体管；
所述第1元素是铝。
7.根据权利要求1～5中任一权利要求所述的半导体装置的制造方法，其特征在于：
所述第1导电型半导体元件是n型MOS晶体管；
所述第2导电型半导体元件是p型MOS晶体管；
并且所述第2元素是元素周期表的第2族元素及第3族元素中的至少一种。
8.根据权利要求1～5中任一权利要求所述的半导体装置的制造方法，其特征在于：
所述导电性材料是含有钛、钽、铪及钨中的至少一种元素的第1材料、所述第1材料的氮化物、所述第1材料的碳化物、所述第1材料的硅化物、所述第1材料的氮化硅化物、或者所述第1材料的碳氮化物中的任一种材料。
9.根据权利要求1～5中任一权利要求所述的半导体装置的制造方法，其特征在于：
在形成所述第2元素层的工序与所述热处理工序之间、或者在所述热处理的工序之后，进一步包括在所述第1导电型元件区域及所述第2导电型元件区域的所述电极用导电层上形成多晶硅层的工序。
10.根据权利要求1～5中任一权利要求所述的半导体装置的制造方法，其特征在于：
所述第1元素层的厚度尺寸为0.1nm以上、2nm以下。
11.根据权利要求1～5中任一权利要求所述的半导体装置的制造方法，其特征在于：
所述第2元素层的厚度尺寸为0.1nm以上、10nm以下。
12.一种半导体装置，其将导电型彼此不同的第1导电型半导体元件与第2导电型半导体元件并设设置，其特征在于：
所述第1导电型半导体元件包括：第1元素添加绝缘层，其设置在半导体基板上，具有绝缘性，且含有第1元素及与所述第1元素不同的第2元素；及元素添加导电层，其设置在所述第1元素添加绝缘层上，具有导电性，且含有所述第2元素；
所述第2导电型半导体元件包括：第2元素添加绝缘层，其与所述第1元素添加绝缘层并设设置在设置有所述第1元素添加绝缘层的所述半导体基板上，具有绝缘性，且含有所述第1元素；及电极用导电层，其设置在所述第2元素添加绝缘层上，且具有导电性；
所述第2元素添加绝缘层及所述电极用导电层不含有所述第2元素。
13.根据权利要求12所述的半导体装置，其特征在于：
所述第1导电型半导体元件在所述元素添加导电层上进一步包括：具有导电性且含有所述第2元素的另一个元素添加导电层、或者具有导电性且包含与所述元素添加导电层不同的材料的上部导电层。
14.一种半导体装置，其将导电型彼此不同的第1导电型半导体元件与第2导电型半导体元件并设设置，其特征在于：
所述第1导电型半导体元件包括：第1元素添加绝缘层，其设置在半导体基板上，具有绝缘性，且含有第1元素及与所述第1元素不同的第2元素；及第1元素添加导电层，其设置在所述第1元素添加绝缘层上，具有导电性，且含有所述第2元素；
所述第2导电型半导体元件包括：第2元素添加绝缘层，其与所述第1元素添加绝缘层并设设置在设置有所述第1元素添加绝缘层的所述半导体基板上，具有绝缘性，且含有所述第1元素；电极用导电层，其设置在所述第2元素添加绝缘层上，且具有导电性；第2元素添加导电层，其设置在所述电极用导电层上，具有导电性，且含有所述第2元素；及另一个第2元素添加导电层，其设置在所述第2元素添加导电层上，具有导电性，且含有所述第2元素；
所述第2元素添加绝缘层及所述电极用导电层不含有所述第2元素。
15.一种半导体装置，其将导电型彼此不同的第1导电型半导体元件与第2导电型半导体元件并设设置，其特征在于：
所述第1导电型半导体元件包括：第1元素添加绝缘层，其设置在半导体基板上，具有绝缘性，且含有第1元素及与所述第1元素不同的第2元素；及第1元素添加导电层，其设置在所述第1元素添加绝缘层上，具有导电性，且含有所述第2元素；
所述第2导电型半导体元件包括：第2元素添加绝缘层，其与所述第1元素添加绝缘层并设设置在设置有所述第1元素添加绝缘层的所述半导体基板上，具有绝缘性，且含有所述第1元素；电极用导电层，其设置在所述第2元素添加绝缘层上，且具有导电性；及第2元素添加导电层，其设置在所述电极用导电层上，具有导电性，且含有所述第2元素；
所述第2元素添加绝缘层及所述电极用导电层不含有所述第2元素。
16.一种半导体装置，其将导电型彼此不同的第1导电型半导体元件与第2导电型半导体元件并设设置，其特征在于：
所述第1导电型半导体元件包括：第1元素添加绝缘层，其设置在半导体基板上，具有绝缘性，且含有第1元素及与所述第1元素不同的第2元素；及第1元素添加导电层，其设置在所述第1元素添加绝缘层上，具有导电性，且含有所述第2元素；
所述第2导电型半导体元件包括：第2元素添加绝缘层，其与所述第1元素添加绝缘层并设设置在设置有所述第1元素添加绝缘层的所述半导体基板上，具有绝缘性，且含有所述第1元素；电极用导电层，其设置在所述第2元素添加绝缘层上，且具有导电性；及上部导电层，其设置在所述电极用导电层上，具有导电性，且包含与所述电极用导电层不同的材料；
所述第2元素添加绝缘层及所述电极用导电层不含有所述第2元素。
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