JP2009267342A - 半導体装置の製造方法および半導体装置 - Google Patents
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Abstract
【解決手段】ゲート絶縁膜6の上面上に、全面的に、3〜30nmの厚みのゲート電極用金属膜Mを形成する。次に、ゲート電極用金属膜Mの上面のうちでnFET領域Rn内に属する部分にのみ、全面的に、ゲート電極用金属膜Mとは異種材料の、10nm以下の厚みのn側キャップ層8Aを形成する。その上で、熱処理を行って、n側キャップ層8Aを、その直下のゲート電極用金属膜M内に拡散・反応させて、nFET領域Rn内にn側ゲート電極用金属膜MAを形成する。それ以降は、ポリSi層を堆積した上で、ゲート電極加工を施す。
【選択図】図4
Description
図1〜図4および図6〜図9は、本発明の第1の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。本実施の形態の半導体装置は、相補型MOS(Complementary Metal-Oxide Semiconductor;略称:CMOS)構造を有する半導体装置であり、具体的にはCMOSトランジスタである。図5は、第1の実施の形態の半導体装置における、後述するn側キャップ層8Aの形成領域を模式的に示す上面図である。なお、図5における断線I−IIに関する断面図が図4に相当している。CMOSトランジスタは、より詳細にはCMOS電界効果型トランジスタ(Field Effect Transistor;略称:FET)である。CMOSFETには、nチャネルのMOSトランジスタであるn型MOSトランジスタと、pチャネルのMOSトランジスタであるp型MOSトランジスタとが並設される。n型MOSトランジスタは、より詳細にはnMOSFET(以下「nFET」という場合がある)であり、p型MOSトランジスタは、より詳細にはpMOSFET(以下「pFET」という場合がある)である。このようにCMOSFETには、導電型が互いに異なるnMOSFETとpMOSFETとが並設される。nMOSFETは、第1導電型半導体素子に相当し、pMOSFETは、第2導電型半導体素子に相当する。
図10〜図12は、本発明の第2の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。本実施の形態では、第1の実施の形態と同じフローに従ってゲート電極用金属膜Mを形成した後に、フォトレジストマスクを用いる方法(図3参照)、または、ウェットエッチングもしくはドライエッチング法などを用いる方法(図6参照)により、図10の断面図に示すように、pFET領域Rpに形成されたゲート電極用金属膜Mの上面上に、本実施の形態では、ゲート電極用金属膜Mの上面のうちでpFET領域Rp内に属する部分上にのみ、p側キャップ層8Bを形成する。p側キャップ層(第1キャップ層に該当)8Bの膜厚は、経験的に、10nm以下とする。また、p側キャップ層8Bは、ゲート電極用金属膜Mとは異種材料で形成される。p側キャップ層8Bの材料としては、白金(Pt)、イリジウム(Ir)、ニッケル(Ni)、アルミニウム(Al)およびルテニウム(Ru)のうちの少なくとも一つを含む金属材料(第3材料)、または、当該第3材料の酸化物、窒化物、炭化物、珪化物、窒化珪化物、もしくは炭窒化物のいずれかの材料を用いることが、望ましい。
図13〜図17は、本発明の第3の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。本実施の形態の特徴点は、nFET領域Rn内にn側ゲート電極用金属膜MAを、および、pFET領域Rp内にp側ゲート電極用金属膜MCを、同一チップ上に形成する点にある。p側ゲート電極用金属膜MCは、第2の実施の形態におけるp側ゲート電極用金属膜MBに相当し、第2の実施の形態におけるp側ゲート電極用金属膜MBと同様にして形成される。
図18〜図23は、本発明の第4の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。本実施の形態は、第1〜第3の実施の形態の各々に係る図2の構造において、ゲート電極用金属膜Mの膜厚が、既述したキャップ層の拡散を容易にするという観点から、3nm〜10nm程度と比較的薄く設定されている場合におけるCMOSの製造方法を提案する。なお、以下に記載する一例は、本実施の形態の技術的特徴点を第1の実施の形態に適用した場合であるが、勿論、本実施の形態の技術的特徴点をその他の第2および第3の実施の形態に適用してもよい。
図26〜図28は、本発明の第5の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。本実施の形態においても、半導体装置として、相補型MOSFET(Complementary Metal-Oxide Semiconductor Field Effect Transistor;略称:CMOSFET)200を製造する。CMOSFET200には、nチャネルのMOSトランジスタであるn型MOSトランジスタと、pチャネルのMOSトランジスタであるp型MOSトランジスタとが並設される。n型MOSトランジスタは、より詳細にはnMOSFET120であり、p型MOSトランジスタは、より詳細にはpMOSFET121である。本実施の形態では、nMOSFET120が第1導電型半導体素子に相当し、pMOSFET121が第2導電型半導体素子に相当する。図26〜図28では、理解を容易にするために、前述の図1〜図25に示したp型半導体層2については、記載を省略している。
次に、本発明の第6の実施の形態である半導体装置の製造方法について説明する。図29〜図33は、本発明の第6の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。本実施の形態においても、前述の第5の実施の形態と同様に、半導体装置として、CMOSFET210を製造する。図29は、保護層130の形成が終了した段階の状態を示す断面図である。図29〜図33では、理解を容易にするために、前述の図1〜図25に示したp型半導体層2については、記載を省略している。
次に、本発明の第7の実施の形態である半導体装置の製造方法について説明する。図34〜図37は、本発明の第7の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。本実施の形態においても、前述の第5の実施の形態と同様に、半導体装置として、CMOSFET220を製造する。図34は、拡散抑止層140の形成が終了した段階の状態を示す断面図である。図34〜図37では、理解を容易にするために、前述の図1〜図25に示したp型半導体層2については、記載を省略している。
次に、本発明の第8の実施の形態である半導体装置の製造方法について説明する。図38〜図41は、本発明の第8の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。本実施の形態においても、前述の第5の実施の形態と同様に、半導体装置として、CMOSFET230を製造する。図38は、nMOSFET領域Rnの第1絶縁膜用キャップ層107の一部を除去した段階の状態を示す断面図である。図38〜図41では、理解を容易にするために、前述の図1〜図25に示したp型半導体層2については、記載を省略している。
次に、本発明の第9の実施の形態である半導体装置の製造方法について説明する。図42〜図46は、本発明の第9の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。本実施の形態においても、前述の第5の実施の形態と同様に、半導体装置として、CMOSFET240を製造する。図42は、拡散抑止層140Aの形成が終了した段階の状態を示す断面図である。図42〜図46では、理解を容易にするために、前述の図1〜図25に示したp型半導体層2については、記載を省略している。
次に、本発明の第10の実施の形態である半導体装置の製造方法について説明する。図47〜図49は、本発明の第10の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。本実施の形態においても、前述の第5の実施の形態と同様に、半導体装置として、CMOSFET250を製造する。図47〜図49では、理解を容易にするために、前述の図1〜図25に示したp型半導体層2については、記載を省略している。
Claims (28)
- 導電型が互いに異なる第1導電型半導体素子と第2導電型半導体素子とが並設される半導体装置の製造方法であって、
前記第1導電型半導体素子が形成される第1導電型素子領域と前記第2導電型半導体素子が形成される第2導電型素子領域とを互いに分離する素子分離膜を半導体基板に形成する工程と、
前記半導体基板の主面上に配設されたゲート絶縁膜の表面上に、第1金属膜を形成する工程と、
前記第1導電型素子領域に形成された前記第1金属膜上面上に、前記第1金属膜とは異種材料の第1キャップ層を形成する工程と、
第1熱処理により前記第1キャップ層と前記第1導電型素子領域内の前記第1金属膜を反応させる工程と、
前記第1導電型素子領域と前記第2導電型素子領域とで異なる組成を有するデュアルゲート電極構造を形成する工程とを備えることを特徴とする半導体装置の製造方法。 - 前記第1キャップ層の反応工程後に、前記第2導電型素子領域に形成された前記第1金属膜上面上に、前記第1金属膜および前記第1キャップ層とは異種材料の第2キャップ層を形成する工程と、
第2熱処理により前記第2キャップ層と前記第2導電型素子領域内の前記第1金属膜を反応させる工程と、をさらに備えることを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記第1キャップ層形成工程は、
前記第1キャップ層を形成する工程と、
前記第2導電型素子領域に形成された前記第1金属膜上面に前記第1金属膜および前記第1キャップ層とは異種材料の第2キャップ層を形成する工程とを備えており、
前記反応工程は、
前記第1熱処理により、前記第1キャップ層を前記第1キャップ層下に位置する前記第1金属膜内に拡散させると共に、前記第2キャップ層を前記第2キャップ層下に位置する前記第1金属膜内に拡散させる工程であることを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記第1キャップ層の反応により前記第1金属膜と前記第1キャップ層とが反応して形成された金属膜の上面上および前記第1キャップ層の反応工程後に前記第2導電型素子領域内に残存する前記第1金属膜の上面上に、第2金属膜を形成する工程をさらに備え、
前記第2金属膜の形成後に前記デュアルゲート電極構造形成工程を実行することを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記第1キャップ層形成工程と前記反応工程との間に、前記第1キャップ層を被覆する第2金属膜を前記第1金属膜の上面上に形成する工程をさらに備えることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記第1キャップ層の反応により、前記第1金属膜と前記第1キャップ層とが反応して形成された金属膜の上面上および前記第2キャップ層の反応により前記第1金属膜と前記第2キャップ層とが反応して形成された金属膜の上面上に、第2金属膜を形成する工程をさらに備え、
前記第2金属膜の形成後に前記デュアルゲート電極構造形成工程を実行することを特徴とする請求項2または3に記載の半導体装置の製造方法。 - 前記第1キャップ層形成工程と前記反応工程との間に、前記第1キャップ層の上面上および前記第2キャップ層の上面上に、第2金属膜を形成する工程をさらに備えることを特徴とする請求項3に記載の半導体装置の製造方法。
- 前記第1金属膜は、チタン(Ti)、タンタル(Ta)、ハフニウム(Hf)およびタングステン(W)のうちの少なくとも一つの元素を含む第1材料、前記第1材料の窒化物、前記第1材料の炭化物、前記第1材料の珪化物、前記第1材料の窒化珪化物、または、前記第1材料の炭窒化物のいずれかの材料から成ることを特徴とする請求項1〜7のいずれか1つに記載の半導体装置の製造方法。
- 前記第1導電型半導体素子は、n型MOSトランジスタであり、
前記第1キャップ層は、ハフニウム(Hf)、タンタル(Ta)、ランタン(La)、マグネシウム(Mg)、イッテルビウム(Yb)およびインジウム(In)のうちの少なくとも一つの元素を含む第2材料、前記第2材料の酸化物、前記第2材料の窒化物、前記第2材料の炭化物、前記第2材料の珪化物、前記第2材料の窒化珪化物、または、前記第2材料の炭窒化物のいずれかの材料から成ることを特徴とする請求項1〜5のいずれか1つに記載の半導体装置の製造方法。 - 前記第1導電型半導体素子は、p型MOSトランジスタであり、
前記第1キャップ層は、白金(Pt)、イリジウム(Ir)、ニッケル(Ni)、アルミニウム(Al)およびルテニウム(Ru)のうちの少なくとも一つの元素を含む第3材料、前記第3材料の酸化物、前記第3材料の窒化物、前記第3材料の炭化物、前記第3材料の珪化物、前記第3材料の窒化珪化物、または、前記第3材料の炭窒化物のいずれかの材料から成ることを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記第1導電型半導体素子は、n型MOSトランジスタであり、
前記第2導電型半導体素子は、p型MOSトランジスタであり、
前記第2キャップ層は、白金(Pt)、イリジウム(Ir)、ニッケル(Ni)、アルミニウム(Al)およびルテニウム(Ru)のうちの少なくとも一つの元素を含む第3材料、前記第3材料の酸化物、前記第3材料の窒化物、前記第3材料の炭化物、前記第3材料の珪化物、前記第3材料の窒化珪化物、または、前記第3材料の炭窒化物のいずれかの材料から成ることを特徴とする請求項2、3、6、および7のうちのいずれか1つに記載の半導体装置の製造方法。 - 前記第2金属膜は、前記第1金属膜と同種材料、チタン(Ti)、タンタル(Ta)、ハフニウム(Hf)およびタングステン(W)のうちの少なくとも一つの元素を含む第4材料、前記第4材料の窒化物、前記第4材料の炭化物、前記第4材料の珪化物、前記第4材料の窒化珪化物、または、前記第4材料の炭窒化物のいずれかの材料から成ることを特徴とする請求項4〜7のいずれか1つに記載の半導体装置の製造方法。
- 導電型が互いに異なる第1導電型半導体素子と第2導電型半導体素子とが並設される半導体装置の製造方法であって、
前記第1導電型半導体素子が形成される第1導電型素子領域および前記第2導電型半導体素子が形成される第2導電型素子領域の半導体基板上に、絶縁性材料から成る絶縁層を形成する工程と、
前記第1導電型素子領域および前記第2導電型素子領域の前記半導体基板と前記絶縁層との間、または前記第1導電型素子領域および前記第2導電型素子領域の前記絶縁層上に、第1の元素を含有する第1元素層を形成する工程と、
前記第1導電型素子領域および前記第2導電型素子領域の前記第1元素層上に、導電性材料から成る電極用導電層を形成する工程と、
前記第1導電型素子領域の前記電極用導電層上に、前記第1の元素とは異なる第2の元素を含有する第2元素層を形成する工程と、
前記第1元素層および前記第2元素層とともに、前記絶縁層および前記電極用導電層を熱処理する工程とを備えることを特徴とする半導体装置の製造方法。 - 前記第2元素層を形成する工程と前記熱処理する工程との間に、前記第2元素層上に、前記第2元素層を保護する保護層を形成する工程をさらに備えることを特徴とする請求項13に記載の半導体装置の製造方法。
- 導電型が互いに異なる第1導電型半導体素子と第2導電型半導体素子とが並設される半導体装置の製造方法であって、
前記第1導電型半導体素子が形成される第1導電型素子領域および前記第2導電型半導体素子が形成される第2導電型素子領域の半導体基板上に、絶縁性材料から成る絶縁層を形成する工程と、
前記第1導電型素子領域および前記第2導電型素子領域の前記半導体基板と前記絶縁層との間、または前記第1導電型素子領域および前記第2導電型素子領域の前記絶縁層上に、第1の元素を含有する第1元素層を形成する工程と、
前記第1導電型素子領域および前記第2導電型素子領域の前記第1元素層上に、導電性材料から成る電極用導電層を形成する工程と、
前記第2導電型素子領域の前記電極用導電層上に、前記第1の元素とは異なる第2の元素の拡散を抑制または防止する拡散抑止層を形成する工程と、
前記拡散抑止層上および前記第1導電型素子領域の前記電極用導電層上に、第2の元素を含有する第2元素層を形成する工程と、
前記第1元素層および前記第2元素層とともに、前記絶縁層、前記電極用導電層および前記拡散抑止層を熱処理する工程とを含むことを特徴とする半導体装置の製造方法。 - 前記拡散抑止層を形成する工程では、前記第2の元素の拡散を防止するように前記拡散抑止層を形成し、
前記熱処理する工程の後に、前記拡散抑止層上に形成された前記第2元素層を除去する工程をさらに備えることを特徴とする請求項15に記載の半導体装置の製造方法。 - 導電型が互いに異なる第1導電型半導体素子と第2導電型半導体素子とが並設される半導体装置の製造方法であって、
前記第1導電型半導体素子が形成される第1導電型素子領域および前記第2導電型半導体素子が形成される第2導電型素子領域の半導体基板上に、絶縁性材料から成る絶縁層を形成する工程と、
前記第1導電型素子領域および前記第2導電型素子領域の前記半導体基板と前記絶縁層との間、または前記第1導電型素子領域および前記第2導電型素子領域の前記絶縁層上に、第1の元素を含有する第1元素層を形成する工程と、
前記第1導電型素子領域および前記第2導電型素子領域の前記第1元素層上に、導電性材料から成る電極用導電層を、前記第2導電型素子領域における厚み寸法の方が前記第1導電型素子領域における厚み寸法よりも大きくなるように形成する工程と、
前記第1導電型素子領域および前記第2導電型素子領域の電極用導電層上に、前記第1の元素とは異なる第2の元素を含有する第2元素層を形成する工程と、
前記第1元素層および前記第2元素層とともに、前記絶縁層および前記電極用導電層を熱処理する工程とを含むことを特徴とする半導体装置の製造方法。 - 前記第1導電型半導体素子は、n型MOSトランジスタであり、
前記第2導電型半導体素子は、p型MOSトランジスタであり、
前記第1の元素は、アルミニウム(Al)であることを特徴とする請求項13〜17のいずれか1つに記載の半導体装置の製造方法。 - 前記第1導電型半導体素子は、n型MOSトランジスタであり、
前記第2導電型半導体素子は、p型MOSトランジスタであり、
前記第2の元素は、周期律表の第2族元素および第3族元素のうち、少なくとも1種であることを特徴とする請求項13〜18のいずれか1つに記載の半導体装置の製造方法。 - 前記導電性材料は、チタン(Ti)、タンタル(Ta)、ハフニウム(Hf)およびタングステン(W)のうちの少なくとも一つの元素を含む第1材料、前記第1材料の窒化物、前記第1材料の炭化物、前記第1材料の珪化物、前記第1材料の窒化珪化物、または、前記第1材料の炭窒化物のいずれかの材料であることを特徴とする請求項13〜19のいずれか1つに記載の半導体装置の製造方法。
- 前記第2元素層を形成する工程と前記熱処理する工程との間、または前記熱処理する工程の後に、前記第1導電型素子領域および前記第2導電型素子領域の前記電極用導電層上に、多結晶シリコン層を形成する工程をさらに備えることを特徴とする請求項13〜20のいずれか1つに記載の半導体装置の製造方法。
- 前記第1元素層の厚み寸法は、0.1nm以上2nm以下であることを特徴とする請求項13〜21のいずれか1つに記載の半導体装置の製造方法。
- 前記第2元素層の厚み寸法は、0.1nm以上10nm以下であることを特徴とする請求項13〜22のいずれか1つに記載の半導体装置の製造方法。
- 導電型が互いに異なる第1導電型半導体素子と第2導電型半導体素子とが並設される半導体装置であって、
前記第1導電型半導体素子は、
半導体基板上に設けられ、絶縁性を有し、第1の元素および前記第1の元素とは異なる第2の元素を含有する第1元素添加絶縁層と、
前記第1元素添加絶縁層上に設けられ、導電性を有し、前記第2の元素を含有する元素添加導電層とを備え、
前記第2導電型半導体素子は、
前記第1元素添加絶縁層が設けられる前記半導体基板上に前記第1元素添加絶縁層と並設して設けられ、絶縁性を有し、前記第1の元素を含有する第2元素添加絶縁層と、
前記第2元素添加絶縁層上に設けられ、導電性を有する電極用導電層とを備えることを特徴とする半導体装置。 - 前記第1導電型半導体素子は、前記元素添加導電層上に、導電性を有し、前記第2の元素を含有する、もう一つの元素添加導電層、または導電性を有し、前記元素添加導電層とは異なる材料から成る上部導電層をさらに備えることを特徴とする請求項24に記載の半導体装置。
- 導電型が互いに異なる第1導電型半導体素子と第2導電型半導体素子とが並設される半導体装置であって、
前記第1導電型半導体素子は、
半導体基板上に設けられ、絶縁性を有し、第1の元素および前記第1の元素とは異なる第2の元素を含有する第1元素添加絶縁層と、
前記第1元素添加絶縁層上に設けられ、導電性を有し、前記第2の元素を含有する第1元素添加導電層とを備え、
前記第2導電型半導体素子は、
前記第1元素添加絶縁層が設けられる前記半導体基板上に前記第1元素添加絶縁層と並設して設けられ、絶縁性を有し、前記第1の元素を含有する第2元素添加絶縁層と、
前記第2元素添加絶縁層上に設けられ、導電性を有する電極用導電層と、
前記電極用導電層上に設けられ、導電性を有し、前記第2の元素を含有する第2元素添加導電層と、
前記第2元素添加導電層上に設けられ、導電性を有し、前記第2の元素を含有する、もう一つの第2元素添加導電層とを備えることを特徴とする半導体装置。 - 導電型が互いに異なる第1導電型半導体素子と第2導電型半導体素子とが並設される半導体装置であって、
前記第1導電型半導体素子は、
半導体基板上に設けられ、絶縁性を有し、第1の元素および前記第1の元素とは異なる第2の元素を含有する第1元素添加絶縁層と、
前記第1元素添加絶縁層上に設けられ、導電性を有し、前記第2の元素を含有する第1元素添加導電層とを備え、
前記第2導電型半導体素子は、
前記第1元素添加絶縁層が設けられる前記半導体基板上に前記第1元素添加絶縁層と並設して設けられ、絶縁性を有し、前記第1の元素を含有する第2元素添加絶縁層と、
前記第2元素添加絶縁層上に設けられ、導電性を有する電極用導電層と、
前記電極用導電層上に設けられ、導電性を有し、前記第2の元素を含有する第2元素添加導電層とを備えることを特徴とする半導体装置。 - 導電型が互いに異なる第1導電型半導体素子と第2導電型半導体素子とが並設される半導体装置であって、
前記第1導電型半導体素子は、
半導体基板上に設けられ、絶縁性を有し、第1の元素および前記第1の元素とは異なる第2の元素を含有する第1元素添加絶縁層と、
前記第1元素添加絶縁層上に設けられ、導電性を有し、前記第2の元素を含有する第1元素添加導電層とを備え、
前記第2導電型半導体素子は、
前記第1元素添加絶縁層が設けられる前記半導体基板上に前記第1元素添加絶縁層と並設して設けられ、絶縁性を有し、前記第1の元素を含有する第2元素添加絶縁層と、
前記第2元素添加絶縁層上に設けられ、導電性を有する電極用導電層と、
前記電極用導電層上に設けられ、導電性を有し、前記電極用導電層とは異なる材料から成る上部導電層とを備えることを特徴とする半導体装置。
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