CN103140929A - 错列薄膜晶体管及形成错列薄膜晶体管的方法 - Google Patents

错列薄膜晶体管及形成错列薄膜晶体管的方法 Download PDF

Info

Publication number
CN103140929A
CN103140929A CN2011800446144A CN201180044614A CN103140929A CN 103140929 A CN103140929 A CN 103140929A CN 2011800446144 A CN2011800446144 A CN 2011800446144A CN 201180044614 A CN201180044614 A CN 201180044614A CN 103140929 A CN103140929 A CN 103140929A
Authority
CN
China
Prior art keywords
layer
copper
film transistor
thin
copper alloy
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2011800446144A
Other languages
English (en)
Other versions
CN103140929B (zh
Inventor
F·皮耶拉利西
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of CN103140929A publication Critical patent/CN103140929A/zh
Application granted granted Critical
Publication of CN103140929B publication Critical patent/CN103140929B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45Ohmic electrodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742Thin film unipolar transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66969Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

本发明提供一种错列薄膜晶体管及一种形成该错列薄膜晶体管的方法。该薄膜晶体管包括退火层堆叠,该退火层堆叠包括:含氧化物层;铜合金层,该铜合金层沉积于导电氧化物层上;含铜氧化物层;以及含铜层。

Description

错列薄膜晶体管及形成错列薄膜晶体管的方法
技术领域
本发明关于一种薄膜晶体管及一种形成薄膜晶体管的方法。具体而言,本发明关于一种错列薄膜晶体管,尤其是反错列薄膜晶体管(inverted staggeredthin film transistor)(例如,反错列透明氧化物薄膜晶体管),及错列薄膜晶体管的制造方法。
背景技术
薄膜晶体管(TFT)在液晶显示器应用及其他工业中发挥着重要作用。在常规的反错列透明氧化物TFT中,源极及漏极直接沉积于活性沟道(active channel)岛状物上。
然而,装置性能可能遭受源极与活性沟道之间或漏极与活性沟道之间的接触电阻影响。
因此,需要开发改良的薄膜晶体管。
发明内容
鉴于前文,根据本文所描述的实施例,提供一种错列薄膜晶体管。该薄膜晶体管包括退火层堆叠,该退火层堆叠包括:含氧化物层;铜合金层,该铜合金层沉积于该含氧化物层上;含铜氧化物层;以及含铜层。
根据其他实施例,提供一种形成错列薄膜晶体管的方法。该方法包括:提供薄膜晶体管的含氧化物层;沉积铜合金层于含氧化物层上;沉积含铜氧化物层于铜合金层上;以及沉积含铜层于含铜氧化物层上。该方法进一步包括:退火含氧化物层、铜合金层、含铜氧化物层及含铜层。
实施例亦针对使用及操作错列薄膜晶体管的方法。这些方法步骤可手动地或自动地(例如,由通过适当软件编程的计算机来控制)通过手动与自动两种方式的任何组合或以任何其他方式来执行。
自从属权利要求、描述及附图将可明白可与本文所描述的实施例组合的其他优点、特征结构、方面及细节。
附图说明
因此,可详细理解本发明的上述特征结构的方式,即上文简要概述的本发明的更特定描述可参照实施例进行。附图关于本发明的实施例且描述于下文中:
图1显示反错列薄膜晶体管的结构;
图2及图3显示根据本文所描述的实施例的退火层堆叠;
图4绘示根据本文所描述的实施例的制造薄膜晶体管的方法。
具体实施方式
现将详细参考本发明的各种实施例,本发明的一或更多实例图示于图中。每一实例以本发明的解释的方式提供,且每一实例并非意谓作为本发明的限制。举例而言,作为一个实施例的部分所图示或描述的特征结构可用于其他实施例或结合其他实施例使用,以产生另一实施例。意图在于本发明包括这种修改及变更。
表达“错列TFT(staggered TFT)”应包括TFT的底栅型及顶栅型二者,而“反错列TFT(inverted staggered TFT)”应代表底栅TFT。在下文中,将描述反错列结构。本发明的实施例适用于错列TFT结构及其他TFT结构,诸如,共平面TFT。TFT的层为TFT的由由一或更多种材料组成的区域。在该TFT的区域中,TFT的一层的至少一种物理或化学性质不同于邻近层。
在以下附图的描述中,相同元件符号代表相同组件。仅描述关于个别实施例的差异。这些附图未必为真实比例,且为便于说明,特征结构可能有所夸大。
图1显示反错列薄膜晶体管100的结构。TFT100包括基板110。基板可为玻璃基板。或者,基板可为塑胶基板、陶瓷基板或金属基板,基板可能具备诸如氧化硅的绝缘膜。基板可包括选自以下材料中的至少一种材料:氧化硅、钡硼硅酸盐玻璃、铝硼硅酸盐玻璃、铝硅酸盐玻璃及上述材料的组合。
栅极120形成于基板110上。栅极120可包括选自以下材料中的至少一种材料:铜、钛、钼、铬、钽、钨、铝、银、金、ITO、上述材料的合金材料(例如,铝-钕合金或铝-硒合金),及上述材料的组合。该栅极可例如通过溅射(诸如,磁控溅射)而沉积于基板上。TFT100包括栅极介电层130,栅极介电层130形成于栅极120及基板110上。栅极介电层可包括选自以下材料中的至少一种材料:氧化硅、氮化硅、氧氮化硅、氧化铝、氧化钛及上述材料的组合。
此外,TFT100包括活性沟道区域140,例如,包括透明氧化物的活性沟道岛状物。活性沟道区域140形成于栅极介电层130上。活性沟道区域可包括选自以下材料中的至少一种材料:透明氧化物、氧化锌、氧化锌锡、氧化锌铟锡、氧化铟锌、氧化铟镓锌、氧化铪铟锌、氧化铝锌锡、氧化铜及上述材料的组合。蚀刻终止层150可形成于活性沟道140上。蚀刻终止层可包括选自以下材料中的至少一种材料:氧化硅、氮化硅、氧氮化硅、氧化铝、氧化钛及上述材料的组合。
源极160及漏极170形成于活性沟道140上。源极及漏极可包括选自以下材料中的至少一种材料:铜、钛、钼、铬、钽、钨、铝、银、金、ITO、上述材料的合金,及上述材料的组合。蚀刻终止层150可介于源极160与漏极170之间。此外,钝化层180可形成于整个结构上,钝化层180亦将源极160与漏极170分隔。钝化层可包括选自以下材料中的至少一种材料:氧化硅、氮化硅、氧氮化硅、氧化铝、氧化钛及上述材料的组合。
接触电阻可存在于源极160与活性沟道区域140之间及/或漏极170与活性沟道区域140之间。例如,若电极160、170的金属化为铜基金属化,例如以连接至铜线,且活性沟道由透明氧化物(诸如,氧化锌)制得,则存在接触电阻。接触电阻可降低TFT的性能。
根据本文所描述的实施例,提供一种薄膜晶体管。该薄膜晶体管可为反错列TFT。该薄膜晶体管包括退火层堆叠。退火层堆叠包括导电氧化物层、铜合金层、含铜氧化物层及含铜层。导电氧化物层可为活性沟道区域。
铜合金层、含铜氧化物层及含铜层可为源电极或漏电极的子层。铜合金层可沉积于导电氧化物层上。含铜氧化物层可替代地不存在。若含铜氧化物层存在,则含铜氧化物层沉积于铜合金层上。含铜层可沉积于含铜氧化物层上,或在含铜氧化物层不存在的情况下沉积于铜合金层上。
图2显示此类型的层堆叠200。层堆叠200包括导电氧化物层210,导电氧化物层210可例如与活性沟道140相同。层堆叠200进一步包括铜合金层220、含铜氧化物层230及含铜层240。层220、230、240可例如为源电极160或漏电极170的子层。
图2中所示的层堆叠200可例如为图1中所示的TFT结构的部分,且层堆叠200可对应于图1中的虚线框所表示的区域1或2。TFT结构可包括多于一个的根据本文所描述的实施例的层堆叠,例如,图1中的虚线框1及2所表示的至少两个单独层堆叠,且该至少两个单独层堆叠对应于源极/活性沟道层堆叠及漏极/活性沟道层堆叠。
在图2中,铜合金层220形成于导电氧化物层210上,并接触导电氧化物层210。含铜氧化物层230形成于铜合金层220上,并接触铜合金层220。含铜层240形成于含铜氧化物层230上,并接触含铜氧化物层230。
导电氧化物层可为透明氧化物层,具体而言为含ZnO层、含ZTO层、含ZITO层、含IZO层、含IGZO层、含HIZO层、含AZTO层、含Cu2O层及上述层的组合。导电氧化物层可形成于栅极介电层上,例如,如图1所示。
例如,在形成蚀刻终止层之后,铜合金层可形成于导电氧化物层上。铜合金层可通过沉积第一缓冲膜(例如,通过溅射Cu合金)而形成,其中合金材料可为Mn、Mg、Cr、Mo、Ca及上述材料的组合。溅射可为磁控溅射,例如,静态磁控溅射、反应性磁控溅射或静态反应性磁控溅射。铜靶材可例如为Cu4N。
至少导电氧化物层及第一缓冲膜可经退火。通过使至少该导电氧化物层及该第一缓冲膜退火,而使该第一缓冲膜至少部分氧化。具体而言,可使合金元素氧化。其中,包含在导电氧化物层中的氧可使合金元素氧化。此制程将称为铜合金自形成阻挡制程。
铜合金层可包括选自由以下材料组成的群组中的至少一种材料:经至少部分氧化的合金材料、Cu、Mn、Mg、Cr、Mo、Ca,Cu的氧化物、Mn的氧化物、Mg的氧化物、Cr的氧化物、Mo的氧化物、Ca的氧化物,及上述材料的组合。铜合金层可为经溅射、退火的铜合金层。退火可为真空退火。铜合金层可为经氧化或部分氧化的铜合金层,例如,经部分氧化的铜合金层,在该经部分氧化的铜合金层中,使合金材料氧化。铜合金层可包括至少80重量%的铜,或至少90重量%的铜,或至少95重量%的铜,或甚至至少99.5重量%的铜。铜合金层可例如包括至多20重量%的非铜材料,或至多10重量%的非铜材料(例如,合金材料),或至多5重量%,或甚至至多0.5重量%。
例如,在形成根据本文所描述的实施例的整个层堆叠之后,或在形成至少一些其他层之后,可执行退火。“退火层堆叠(annealed layer stack)”应代表一层堆叠,该层堆叠的除铜合金层以外的至少一层经过退火,更具体而言除第一缓冲层以外的至少一个层经过退火。
根据一些实施例,含铜氧化物层形成于第一缓冲膜上,相应地在导电氧化物层上。含铜氧化物层可为第二缓冲膜。含铜氧化物层可例如通过溅射(诸如,反应性磁控溅射)来沉积。举例而言,大体上纯铜(诸如,Cu4N)可在气体气氛中溅射,该气体气氛包括氩及氧。含铜氧化物层可包括选自以下材料中的至少一种材料:CuO、Cu2O及CuO与Cu2O的组合。含铜氧化物层可包括至少79重量%的铜,或至少90重量%的铜,或甚至至少99.9重量%的铜。含铜氧化物层可例如包括至多20重量%的非铜材料(例如,氧),或至多10重量%,或甚至至多0.1重量%。
在使层堆叠退火时,来自含铜氧化物层的氧可使铜合金层氧化。此制程的发生可补充或替代通过来自导电氧化物层的氧的氧化。选自导电氧化物层及含铜氧化物层中的至少一个层可具有氧耗竭区(oxygen depletion zone),氧耗竭区邻近于铜合金层。具体而言,氧耗竭区可归因于与导电氧化物层及/或含铜氧化物层的界面处的Cu合金自形成阻挡制程。Cu合金层的厚度可使得Cu合金层在自形成阻挡制程之后完全氧化。该厚度可极薄,以达成此目的。
例如,通过溅射,含铜层可形成于含铜氧化物层上。具体而言,例如,在纯氩气氛中,可通过直接在含铜氧化物层上溅射来执行溅射。可使用与溅射含铜氧化物层的情况相同的溅射靶材,例如,旋转溅射靶材。可在形成含铜氧化物层与形成含铜层之间不进行溅射清洁的情况下,使用该溅射靶材。例如,Cu4N可用作溅射靶材。含铜层可包括至少90重量%的铜,或至少95重量%的铜,或甚至至少99.99重量%的铜。含铜氧化物层可例如包括至多10重量%的非铜材料,或至多5重量%,或甚至至多0.01重量%。含铜层可大体上由铜组成。其中,“大体上由铜组成”意谓除杂质之外,由铜组成。
终止向溅射气体气氛供应氧可能就足够了。藉此简化了形成制程。含铜层可比含铜氧化物层及/或铜合金层更厚。含铜层可形成源电极或漏电极的主要部分,或含铜层可形成用于电路(诸如,铜线)的端子。
图3显示退火层堆叠200,退火层堆叠200包括导电氧化物层210。导电氧化物层210包括氧耗竭区215,氧耗竭区215邻近与铜合金层220接触的区域。氧耗竭通过开口圆示意性图示于区域215中,且铜合金层220的至少部分氧化通过垂直线的图案来指示。含铜氧化物层230亦可包括氧耗竭区,该氧耗竭区邻近铜合金层。图3所示的层堆叠200在形成层堆叠200的层210至240之后退火。
根据一些实施例,这些层可具有以下范围内的厚度。导电氧化物层可具有20nm至150nm的厚度。铜合金层可具有2nm至30nm的厚度。含铜氧化物层可具有2nm至50nm的厚度,例如,2nm至30nm。含铜层可具有50nm至500nm的厚度,例如,100nm至400nm。氧耗竭区的厚度可在0.1nm至3nm的范围内。
接触电阻取决于接触层的材料特性。例如,导电氧化物层(例如,诸如ZnO的透明氧化物层)的导电率取决于材料中氧空位的浓度。导电率可与空位的浓度成比例。通过在与铜合金层接触区域处的导电氧化物层中产生缺氧层(氧耗竭区),导电氧化物层的导电率可经由Cu合金自形成阻挡制程来控制。其他层的边界处的导电率可替代地或额外地得以控制。以此方式,可减小接触电阻,且增加TFT的性能。
具体而言,导电氧化物层及/或含铜氧化物层的氧含量可经调适,以使得达成铜合金层所要的氧化。铜合金层的性质,具体而言,该合金元素或该些合金元素的性质可经调适,以使得达成铜合金所要的氧化。这些层的氧的给予或接收性质可经调适,以使得在各个层的氧耗竭区中达成所要的氧空位的浓度。
通过控制这些层的沉积参数及控制退火参数来提供进一步控制。例如,可改变溅射阴极处的功率、溅射气体的压力或溅射气体的分压、溅射气体的组成(诸如,氩/氧混合物)及沉积时间。额外或替代地,可控制退火时间及/或退火温度。以此方式,接触电阻的减小的程度及黏附/阻挡层的性质可经控制且适合TFT生产的制程要求。
层堆叠的任何一对层之间的电阻率性质可经匹配以使得接触电阻较低。此举将称为接触电阻的匹配或RC匹配。具体而言,接触电阻可通过退火来匹配。RC匹配层之间的接触电阻或实际值(RC·W)可例如为自1Ωcm至10000Ωcm。具体而言,导电氧化物层及铜合金层可经RC匹配。
可任选地,导电氧化物层的氧耗竭区提供与铜合金层的RC匹配。铜合金层通过来自导电氧化物层的氧耗竭区的氧发生的氧化可进一步有助于RC匹配。在一些实施例中,铜合金层及含铜氧化物层经RC匹配。此处,含铜氧化物层的氧耗竭区可提供与铜合金层的RC匹配。铜合金层通过来自含铜氧化物层的氧耗竭区的氧发生的氧化可进一步有助于RC匹配。
这些氧耗竭区中的任何氧耗竭区可经调适以与相应邻近层的电阻率性质匹配,亦即,这些氧耗竭区中的任何氧耗竭区可适合于RC匹配。退火层堆叠可为退火RC匹配层堆叠。其中,若选自导电氧化物层/铜合金层配对及铜合金层/含铜氧化物层配对中的至少一个层配对经RC匹配,则层堆叠称为RC匹配。
根据其他实施例,提供一种形成错列薄膜晶体管的方法。该方法包括:提供薄膜晶体管的导电氧化物层;沉积铜合金层于该导电氧化物层上;沉积含铜氧化物层于该铜合金层上;以及沉积含铜层于该含铜氧化物层上。该方法进一步包括:使铜合金层及选自导电氧化物层、含铜氧化物层及含铜层的层的至少一个层退火。退火可包括:使导电氧化物层、铜合金层、含铜氧化物层及含铜层退火。
退火可包括:用来自至少一个层的氧使该铜合金层的至少一种合金材料氧化,该至少一个层选自:导电氧化物层及含铜氧化物层。铜合金层,具体而言,铜合金层的该合金元素或该些合金元素可用来自导电氧化物层及/或含铜氧化物层的氧进行专门氧化。退火可包括:在导电氧化物层及/或含铜氧化物层中形成至少一个氧耗竭区。其中,氧耗竭区可经调适以使导电氧化物层与铜合金层进行RC匹配,及/或使铜合金层与含铜氧化物层进行RC匹配。退火可包括:形成经RC匹配的层堆叠,其中经RC匹配的层堆叠可为根据本文所描述的实施例的任何层堆叠。
使铜合金层沉积可包括:使铜合金溅射。溅射可为磁控溅射,诸如,铜合金的静态及/或反应性磁控溅射。其中,铜合金可例如选自:Mn、Mg、Cr或这些材料的混合物。
沉积含铜氧化物层可包括:使铜在含氧气体环境中溅射。该气体环境可包括Ar及O2。溅射可包括铜的磁控溅射,例如,反应性磁控溅射,诸如,具有旋转靶材的反应性磁控。
沉积含铜层可包括:使铜在惰性气体环境中溅射。在一些实施例中,该惰性气体环境包括Ar。溅射可包括铜的磁控溅射,例如,反应性磁控溅射,诸如,具有旋转靶材的反应性磁控。其中,含铜层的溅射可包括使用与含铜氧化物层的溅射时相同的靶材来溅射。在溅射含铜氧化物层与溅射含铜层之间,靶材可未经处理(具体而言,未经清洁)。
铜合金层、含铜氧化物层及含铜层可形成薄膜晶体管的电极,该电极与形成薄膜晶体管的活性沟道区域的导电氧化物层接触。然而,本发明的实施例不限于此。阻挡层及/或至少一个氧耗竭区的自形成亦可应用于TFT结构的其他层。
根据可与本文所描述的任何实施例组合的另一实施例,提供一种形成栅极金属化物的方法。该方法包括:沉积栅电极金属化物于薄膜晶体管的基板上。该薄膜晶体管可为根据本文所描述的实施例的薄膜晶体管,具体而言,具有如本文所描述的层堆叠的错列/反错列TFT。
形成栅极金属化物的方法可进一步包括:退火栅电极金属化物,以通过来自基板的氧使该栅电极金属化物至少部分氧化。栅电极金属化物的退火可与层堆叠的退火相同,或栅电极金属化物的退火可为单独退火。
根据以上所述实施例的退火层堆叠亦可位于薄膜晶体管的基板与栅电极之间的界面处。在此情况下,导电氧化物层由基板来替代。基板可由上文中所描述的基板材料制得,且基板含有氧。具体而言,基板可以氧化物的形式(诸如,氧化硅)而含有氧。铜合金层随后可通过来自基板及/或来自含铜氧化物层的氧来氧化。RC匹配仅发生在铜合金层、含铜氧化物层与含铜层之间。这三个层形成栅电极或形成栅电极的一部分。该栅电极可为多层电极。
图2及图3亦图示这些实施例,其中具有元件符号210的层现为基板或基板的含氧涂层,例如,图1的基板110。铜合金层220、含铜氧化物层230及含铜层240可例如包括在图1的栅电极120中。
根据其他实施例,退火层堆叠包括含氧层,具体而言,含氧化物层。该含氧化物层可为如上所述的导电氧化物层。该含氧化物层可为基板或基板的一部分,诸如,基板的涂层。退火层堆叠包括铜合金层、含铜氧化物层及含铜层,这些层可具有以上所述的性质。若含氧化物层为导电氧化物层,则这三个层可为薄膜晶体管的源电极及/或漏电极的部分。若含氧化物层为基板或基板的一部分,则这三个层可形成栅电极或为栅电极的部分。
根据其他实施例,薄膜晶体管可包括根据本文所描述的实施例的至少两个退火层堆叠。具体而言,薄膜晶体管可包括:第一退火层堆叠,该第一退火层堆叠位于基板与栅电极的界面处;以及第二退火层堆叠,该第二退火层堆叠位于活性沟道与源电极/漏电极的界面处。此外,形成第一退火层堆叠及第二退火层堆叠的方法可大体上相同(含氧化物层为第一退火层堆叠中的基板,且为第二退火层堆叠中的活性沟道的导电氧化物层)。
退火层堆叠及形成退火层堆叠的方法可适用于漏电极/源电极及栅电极两者的事实构成优点。以此方式,可降低生产制程的复杂性。例如,相同的装置可用于形成薄膜晶体管的这些部分。可降低生产成本以及生产场所的装备成本,且增加产量。
图4示意地图示形成薄膜晶体管的方法。该方法包括:提供基板410;以及形成栅电极于基板上420。形成栅电极可包括:沉积铜合金层于基板上422;沉积含铜氧化物层于铜合金层上424;以及沉积含铜层于含铜氧化物层上426。该方法可包括:退火基板、铜合金层、含铜氧化物层及含铜层428。
该方法可进一步包括:形成栅极介电层于基板及栅电极上430;以及形成活性沟道区域于栅极介电层上440。其中,形成栅极介电层,以使得栅极介电层提供栅电极与活性沟道区域之间的电气绝缘。活性沟道区域包括导电氧化物层或由导电氧化物层组成。该方法可包括:形成蚀刻终止层于活性沟道区域上450。
该方法可进一步包括:形成源电极并形成漏电极于活性沟道区域的导电氧化物层上460。形成源电极及漏电极可包括:形成电极层;以及通过蚀刻(诸如,蚀刻至蚀刻终止层)将电极层分隔成源电极及漏电极。形成源电极及漏电极、相应地形成电极层可包括:沉积第二铜合金层于导电氧化物层上462;沉积第二含铜氧化物层于第二铜合金层上464;以及沉积第二含铜层于第二含铜氧化物层上466。该方法可包括:退火导电氧化物层、第二铜合金层、第二含铜氧化物层及第二含铜层468。
该方法可包括:形成钝化层于源电极、漏电极及/或蚀刻终止层上,从而分隔源电极及漏电极480。
该方法包括栅电极的形成步骤420至426或漏电极/源电极的形成步骤460至466,或该方法包括形成步骤420至426及460至466两者。该方法包括至少一个退火步骤,例如,步骤428或步骤468,或步骤428及468两者。
尽管上述内容针对本发明的实施例,但可在不脱离本发明的基本范围的情况下设计本发明的其他及更多实施例,且本发明的范围由以下权利要求来决定。

Claims (15)

1.一种错列薄膜晶体管,包含:
退火层堆叠(200),所述退火层堆叠包含:
含氧化物层(210);
铜合金层(220),所述铜合金层沉积于所述含氧化物层上;
含铜氧化物层(230);以及
含铜层(240)。
2.如权利要求1所述的错列薄膜晶体管,其中所述错列薄膜晶体管为反错列薄膜晶体管。
3.如权利要求1或2所述的错列薄膜晶体管,其中所述含氧化物层为导电氧化物层。
4.如权利要求3所述的错列薄膜晶体管,其中所述导电氧化物层为透明氧化物层,具体为含ZnO层或含IGZO层。
5.如前述权利要求中任一项所述的错列薄膜晶体管,其中所述铜合金层、所述含铜氧化物层及所述含铜层形成所述薄膜晶体管的电极,所述电极与所述含氧化物层接触,所述含氧化物层形成所述薄膜晶体管的活性沟道区域。
6.如权利要求1或2所述的错列薄膜晶体管,其中所述铜合金层、所述含铜氧化物层及所述含铜层形成所述薄膜晶体管的栅电极,所述栅电极与所述含氧化物层接触,所述含氧化物层形成所述薄膜晶体管的基板的至少一部分。
7.如前述权利要求中任一项所述的错列薄膜晶体管,其中选自所述含氧化物层及所述含铜氧化物层中的至少一层具有氧耗竭区(215),所述氧耗竭区邻近于所述铜合金层。
8.如前述权利要求中任一项所述的错列薄膜晶体管,其中所述铜合金层包括至少一种材料,所述至少一种材料选自由以下组成的群组:经至少部分氧化的合金材料、Cu、Mn、Mg、Cr、Mo、Ca、Cu的氧化物、Mn的氧化物、Mg的氧化物、Cr的氧化物、Mo的氧化物、Ca的氧化物,及上述材料的组合。
9.一种形成错列薄膜晶体管的方法,包含:
提供所述薄膜晶体管的含氧化物层(210);
沉积铜合金层(220)于所述含氧化物层上;
沉积含铜氧化物层(230)于所述铜合金层上;
沉积含铜层(240)于所述含铜氧化物层上;以及
退火所述含氧化物层、所述铜合金层、所述含铜氧化物层及所述含铜层。
10.如权利要求9所述的方法,其中退火包含:用来自至少一个层的氧使所述铜合金层的至少一种合金材料氧化,所述至少一个层选自:所述含氧化物层及所述含铜氧化物层。
11.如权利要求9至10中任一项所述的方法,其中沉积所述铜合金层包括溅射铜合金,可任选地磁控溅射所述铜合金,其中所述铜合金的合金材料可任选地选自:Mn、Mg、Cr、Mo、Ca或上述材料的混合物。
12.如权利要求9至11中任一项所述的方法,其中沉积所述含铜氧化物层包括在含氧气体环境中,可任选地在包括Ar及O2的气体环境中,溅射铜,可任选地磁控溅射铜。
13.如权利要求9至12中任一项所述的方法,其中沉积所述含铜层包括在惰性气体环境中,可任选地在包括Ar的惰性气体环境中,溅射铜,可任选地磁控溅射铜。
14.如权利要求9至13中任一项所述的方法,其中所述含氧化物层为导电氧化物层,且其中所述铜合金层、所述含铜氧化物层及所述含铜层形成所述薄膜晶体管的电极,所述电极与所述导电氧化物层接触,所述导电氧化物层形成所述薄膜晶体管的活性沟道区域。
15.如权利要求9至14中任一项所述的方法,进一步包含:
沉积栅电极金属化物于所述错列薄膜晶体管的基板上;以及
退火所述栅电极金属化物,以通过来自所述基板的氧使所述栅电极金属化物至少部分氧化。
CN201180044614.4A 2010-09-03 2011-08-09 错列薄膜晶体管及形成错列薄膜晶体管的方法 Expired - Fee Related CN103140929B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
EP10175294.7 2010-09-03
EP10175294A EP2426720A1 (en) 2010-09-03 2010-09-03 Staggered thin film transistor and method of forming the same
PCT/EP2011/063712 WO2012028432A1 (en) 2010-09-03 2011-08-09 Staggered thin film transistor and method of forming the same

Publications (2)

Publication Number Publication Date
CN103140929A true CN103140929A (zh) 2013-06-05
CN103140929B CN103140929B (zh) 2015-12-02

Family

ID=43104661

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201180044614.4A Expired - Fee Related CN103140929B (zh) 2010-09-03 2011-08-09 错列薄膜晶体管及形成错列薄膜晶体管的方法

Country Status (7)

Country Link
US (1) US20120056173A1 (zh)
EP (1) EP2426720A1 (zh)
JP (1) JP2013541192A (zh)
KR (1) KR20130102576A (zh)
CN (1) CN103140929B (zh)
TW (1) TW201232784A (zh)
WO (1) WO2012028432A1 (zh)

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8962386B2 (en) * 2011-11-25 2015-02-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6051960B2 (ja) 2012-03-19 2016-12-27 株式会社リコー 導電性薄膜、導電性薄膜形成用塗布液、電界効果型トランジスタ、及び電界効果型トランジスタの製造方法
WO2013183254A1 (ja) * 2012-06-08 2013-12-12 パナソニック株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
JP5972065B2 (ja) * 2012-06-20 2016-08-17 富士フイルム株式会社 薄膜トランジスタの製造方法
US9379247B2 (en) * 2012-06-28 2016-06-28 Cbrite Inc. High mobility stabile metal oxide TFT
US8823003B2 (en) 2012-08-10 2014-09-02 Apple Inc. Gate insulator loss free etch-stop oxide thin film transistor
WO2014067463A1 (zh) * 2012-11-02 2014-05-08 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、阵列基板、显示装置和阻挡层
US9601557B2 (en) 2012-11-16 2017-03-21 Apple Inc. Flexible display
TWI594333B (zh) * 2013-12-31 2017-08-01 國立交通大學 降低氧化物薄膜電晶體之接觸電阻的方法
KR102163730B1 (ko) * 2014-03-25 2020-10-08 삼성전자주식회사 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
US9600112B2 (en) 2014-10-10 2017-03-21 Apple Inc. Signal trace patterns for flexible substrates
KR102260886B1 (ko) * 2014-12-10 2021-06-07 삼성디스플레이 주식회사 박막 트랜지스터
KR20180075733A (ko) 2016-12-26 2018-07-05 엘지디스플레이 주식회사 플렉서블 표시장치
US10224224B2 (en) 2017-03-10 2019-03-05 Micromaterials, LLC High pressure wafer processing systems and related methods
US10622214B2 (en) 2017-05-25 2020-04-14 Applied Materials, Inc. Tungsten defluorination by high pressure treatment
US10847360B2 (en) 2017-05-25 2020-11-24 Applied Materials, Inc. High pressure treatment of silicon nitride film
KR102574914B1 (ko) 2017-06-02 2023-09-04 어플라이드 머티어리얼스, 인코포레이티드 보론 카바이드 하드마스크의 건식 스트리핑
US10276411B2 (en) 2017-08-18 2019-04-30 Applied Materials, Inc. High pressure and high temperature anneal chamber
WO2019036157A1 (en) 2017-08-18 2019-02-21 Applied Materials, Inc. HIGH PRESSURE AND HIGH TEMPERATURE RECOVERY CHAMBER
US11177128B2 (en) 2017-09-12 2021-11-16 Applied Materials, Inc. Apparatus and methods for manufacturing semiconductor structures using protective barrier layer
US10643867B2 (en) 2017-11-03 2020-05-05 Applied Materials, Inc. Annealing system and method
EP4321649A3 (en) 2017-11-11 2024-05-15 Micromaterials LLC Gas delivery system for high pressure processing chamber
CN111373519B (zh) 2017-11-16 2021-11-23 应用材料公司 高压蒸气退火处理设备
CN111432920A (zh) 2017-11-17 2020-07-17 应用材料公司 用于高压处理系统的冷凝器系统
JP7299898B2 (ja) 2018-01-24 2023-06-28 アプライド マテリアルズ インコーポレイテッド 高圧アニールを用いたシーム修復
SG11202008256WA (en) 2018-03-09 2020-09-29 Applied Materials Inc High pressure annealing process for metal containing materials
US10714331B2 (en) 2018-04-04 2020-07-14 Applied Materials, Inc. Method to fabricate thermally stable low K-FinFET spacer
US10950429B2 (en) 2018-05-08 2021-03-16 Applied Materials, Inc. Methods of forming amorphous carbon hard mask layers and hard mask layers formed therefrom
US10566188B2 (en) 2018-05-17 2020-02-18 Applied Materials, Inc. Method to improve film stability
US10704141B2 (en) 2018-06-01 2020-07-07 Applied Materials, Inc. In-situ CVD and ALD coating of chamber to control metal contamination
US10748783B2 (en) 2018-07-25 2020-08-18 Applied Materials, Inc. Gas delivery module
US10675581B2 (en) 2018-08-06 2020-06-09 Applied Materials, Inc. Gas abatement apparatus
JP7179172B6 (ja) 2018-10-30 2022-12-16 アプライド マテリアルズ インコーポレイテッド 半導体用途の構造体をエッチングするための方法
KR20210077779A (ko) 2018-11-16 2021-06-25 어플라이드 머티어리얼스, 인코포레이티드 강화된 확산 프로세스를 사용한 막 증착
WO2020117462A1 (en) 2018-12-07 2020-06-11 Applied Materials, Inc. Semiconductor processing system
US11901222B2 (en) 2020-02-17 2024-02-13 Applied Materials, Inc. Multi-step process for flowable gap-fill film

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06333925A (ja) * 1993-05-20 1994-12-02 Nippon Steel Corp 半導体集積回路及びその製造方法
US20020063287A1 (en) * 2000-11-28 2002-05-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
CN1508615A (zh) * 2002-12-19 2004-06-30 株式会社神户制钢所 电子器件及其制造方法、溅射靶
US20050007511A1 (en) * 2003-06-26 2005-01-13 Lg Philips Lcd Co., Ltd. Method of fabricating liquid crystal display device and wiring structure of liquid crystal display device
US20080099765A1 (en) * 2006-10-25 2008-05-01 Samsung Electronics Co., Ltd., Thin film transistor substrate and fabricating method thereof

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4496518B2 (ja) * 2002-08-19 2010-07-07 日立金属株式会社 薄膜配線
KR20070049278A (ko) * 2005-11-08 2007-05-11 삼성전자주식회사 배선, 이를 포함하는 박막 트랜지스터 기판과 그 제조 방법
JP4609797B2 (ja) * 2006-08-09 2011-01-12 Nec液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
US7919795B2 (en) * 2006-12-21 2011-04-05 Samsung Electronics Co., Ltd. Wire structure, method for fabricating wire, thin film transistor substrate, and method for fabricating the thin film transistor substrate
KR101073421B1 (ko) * 2006-12-28 2011-10-17 가부시키가이샤 알박 배선막의 형성 방법, 트랜지스터, 및 전자 장치
KR100858088B1 (ko) * 2007-02-28 2008-09-10 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법
JP4871777B2 (ja) * 2007-04-16 2012-02-08 株式会社アルバック エッチング液及びトランジスタ製造方法
JP5121299B2 (ja) * 2007-05-09 2013-01-16 アルティアム サービシズ リミテッド エルエルシー 液晶表示装置
KR101102891B1 (ko) * 2007-09-04 2012-01-10 삼성전자주식회사 배선구조 및 이를 이용한 박막 트랜지스터
TWI360708B (en) * 2007-12-17 2012-03-21 Au Optronics Corp Pixel structure, display panel, elecro-optical app
KR101296654B1 (ko) * 2007-12-26 2013-08-14 엘지디스플레이 주식회사 구리 배선, 이를 이용한 평판 표시 장치, 및 그 구리배선의 형성 방법
WO2010013636A1 (ja) * 2008-07-29 2010-02-04 株式会社アルバック 配線膜、薄膜トランジスタ、ターゲット、配線膜の形成方法
JP5571887B2 (ja) * 2008-08-19 2014-08-13 アルティアム サービシズ リミテッド エルエルシー 液晶表示装置及びその製造方法
KR101499239B1 (ko) * 2008-08-26 2015-03-06 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
JP5269533B2 (ja) * 2008-09-26 2013-08-21 三菱マテリアル株式会社 薄膜トランジスター
JP5360959B2 (ja) * 2008-10-24 2013-12-04 三菱マテリアル株式会社 バリア膜とドレイン電極膜およびソース電極膜が高い密着強度を有する薄膜トランジスター
US8237163B2 (en) * 2008-12-18 2012-08-07 Lg Display Co., Ltd. Array substrate for display device and method for fabricating the same
CN103456794B (zh) * 2008-12-19 2016-08-10 株式会社半导体能源研究所 晶体管的制造方法
JP4752927B2 (ja) * 2009-02-09 2011-08-17 ソニー株式会社 薄膜トランジスタおよび表示装置
WO2010098101A1 (ja) * 2009-02-27 2010-09-02 株式会社アルバック トランジスタ、トランジスタの製造方法及びその製造装置
JP5669426B2 (ja) * 2009-05-01 2015-02-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101687311B1 (ko) * 2009-10-07 2016-12-16 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06333925A (ja) * 1993-05-20 1994-12-02 Nippon Steel Corp 半導体集積回路及びその製造方法
US20020063287A1 (en) * 2000-11-28 2002-05-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
CN1508615A (zh) * 2002-12-19 2004-06-30 株式会社神户制钢所 电子器件及其制造方法、溅射靶
US20050007511A1 (en) * 2003-06-26 2005-01-13 Lg Philips Lcd Co., Ltd. Method of fabricating liquid crystal display device and wiring structure of liquid crystal display device
US20080099765A1 (en) * 2006-10-25 2008-05-01 Samsung Electronics Co., Ltd., Thin film transistor substrate and fabricating method thereof

Also Published As

Publication number Publication date
TW201232784A (en) 2012-08-01
JP2013541192A (ja) 2013-11-07
EP2426720A1 (en) 2012-03-07
WO2012028432A1 (en) 2012-03-08
US20120056173A1 (en) 2012-03-08
KR20130102576A (ko) 2013-09-17
CN103140929B (zh) 2015-12-02

Similar Documents

Publication Publication Date Title
CN103140929B (zh) 错列薄膜晶体管及形成错列薄膜晶体管的方法
CN103972246B (zh) 布线结构以及具备布线结构的显示装置
JP5386084B2 (ja) 半導体薄膜、及びその製造方法、並びに薄膜トランジスタ
CN104022155B (zh) 稳定的无定形金属氧化物半导体
JP6338361B2 (ja) 半導体物質とそれを含む薄膜トランジスタ及び該薄膜トランジスタを含む電子素子
CN105849878A (zh) 具有未图案化的蚀刻停止的motft
WO2016061715A1 (zh) 金属氧化物薄膜晶体管制备方法
WO2013013599A1 (zh) 阵列基板及其制作方法、液晶面板、显示装置
KR101340514B1 (ko) 박막 트랜지스터 기판 및 이의 제조 방법
EP2158608A2 (en) Oxide semiconductors and thin film transistors comprising the same
TW201123460A (en) Thin film transistor, method of manufacturing the same, and organic electroluminescent device including thin film transistor
CN104282576B (zh) 一种金属氧化物薄膜晶体管制作方法
CN107195583B (zh) 一种oled显示面板及其制备方法
JP2012211378A (ja) Cu合金膜、及びそれを備えた表示装置または電子装置
JP2007123702A (ja) 薄膜トランジスタとその製造方法
JP2007123699A (ja) 薄膜トランジスタとその製造方法
US11664460B2 (en) Thin-film transistor and method for preparing the same, display substrate and display device
KR20090066245A (ko) 투명전도막 및 이의 제조방법
JP6550514B2 (ja) ディスプレイ用酸化物半導体薄膜、ディスプレイ用薄膜トランジスタ及びディスプレイ用スパッタリングターゲット
CN103903988B (zh) 氧化物半导体制造方法
KR20090059494A (ko) 산화물 반도체 및 이를 포함하는 박막 트랜지스터
KR20120014380A (ko) 버티컬 산화물 반도체 및 그 제조방법
KR20210105821A (ko) 결정성 izto 산화물 반도체를 구비하는 박막트랜지스터 및 이의 제조방법
EP1164630B1 (en) Silicide process having a variable silicon/metal ratio
US20230411484A1 (en) Semiconductor electronic devices including sidewall barrier layers and methods of fabricating the same

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20151202

Termination date: 20200809

CF01 Termination of patent right due to non-payment of annual fee