CN102437073A - 用于制造半导体器件的装置 - Google Patents

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Abstract

本发明涉及一种用于制造半导体器件的装置，该装置包括：键合模块(1)，其包括真空室，以在低于大气压力的压力下提供晶片键合；和装载锁定模块(2)，其连接至键合模块(1)并配置为向键合模块(1)传送晶片，并且连接至被配置为将装载锁定模块(2)中的压力降到大气压力以下的第一真空泵装置(5)。

Description

用于制造半导体器件的装置
本申请是申请号为201110212252.7、申请日为2011年6月21日、发明名称为“用于制造半导体器件的装置”的发明专利申请的分案申请。
技术领域
本发明涉及一种用于制造半导体器件的装置，其中该装置包括用于晶片的分子键合(bonding)的键合模块。
背景技术
三维(3-D)集成电路技术在现代半导体技术中变得越来越重要，在三维(3-D)集成电路技术中，形成在例如绝缘体上硅(SOI)基板的基板上的电路结构被键合在一起，并与密集垂直连接一起集成到3-D电路中(例如参见Burns等撰写的题为“AWafer-Scale 3-D Circuit Integration Technology”的论文，IEEE TRANSACTIONS ONELECTRON DEVICES，VOL.53，NO.10，OCTOBER 2006，pages 2507-2516)。3-D电路集成技术的构造块是精密晶片-晶片对准、低温晶片-晶片键合(分子键合或氧化物熔融键合)、以及电路结构与密集垂直互连线的电气连接。相比于传统的凸点键合(bump bond)技术，晶片规模3-D技术提拱了更高的密度垂直互连以及降低的系统功率。
晶片的分子键合要求晶片的表面充分光滑、无颗粒或污染，并且要求晶片彼此充分接近以允许开始接触，典型地在启动点(point of initiation)处小于几纳米的距离处。在这种情况下，两个表面之间的吸引力充分高，从而导致“键合波”(bonding wave)从该位置传播以及分子粘附(由要被键合在一起的晶片的两个表面的原子或分子之间的电子相互作用的所有吸引力-范德华力-而引发的键合)。术语“键合波”指的是键合前面或分子粘附从启动点传播并对应于从启动点将吸引力(范德华力)散布到两个晶片之间紧密接触的整个表面(键合界面)上。
然而，分子键合面临着诸多问题：键合界面缺陷(类似边缘存在空隙)、在与载置基板装配期间出现在传输层上晶片未对准以及晶片翘曲(distortion)缺陷。
这些翘曲并不是可能源于基板的不正确装配(未对准)的基本变化(平移、旋转或其组合)的结果。这些翘曲是由于与最终基板装配时层中出现的不均匀变形而导致的。实际上，这些翘曲能引发形成在层上或层中的微组件的位置变化，该变化可能是几百纳米或者甚至几百微米的量级。因为这些翘曲是不均匀的，所以不可能在随后进行的光刻步骤中完全地纠正这些局部未对准误差。因此可能导致功能失调的半导体器件。
考虑到上述以及尽管近来的技术进步，存在对于以充分的精度、特别是对准、减少层翘曲并抑制键合界面缺陷、以及高产量提供用于3D集成电路技术的晶片分子键合的用于制造半导体器件的装置的需求。
发明内容
本发明解决了上面所述的需求，并且，相应地，提供了一种根据权利要求1的用于制造半导体器件的装置，该装置包括：
键合模块，其包括真空室，以在低于大气压力的压力下提供晶片的键合；和
装载锁定模块，其连接至键合模块并配置为向键合模块传送晶片，并且连接至被配置为将装载锁定模块中的压力降到低于大气压力的第一真空泵装置。
根据本发明，晶片的分子键合是在键合模块的抽真空的真空室内实施的。因为键合在(部分)真空下实施，所以发现能在不影响键合强度的情况下显著抑制诸如边缘存在空隙的键合界面缺陷。除此之外，晶片从抽真空的装载锁定模块向键合模块的真空室传送，因此相比较于现有技术的真空键合模块，显著增加了吞吐量。因为装载锁定模块在接近于键合模块的抽真空的真空室的低压力的真空压力下向键合模块提供晶片，因此避免了两个键合步骤(键合步骤和从装载锁定模块向键合模块传送至少一个晶片的步骤)之间键合模块从真空压力到大气压力以及从大气压力到真空压力的切换。
通过第一泵装置将装载锁定模块抽真空例如至大约1mbar到低于大气压力(低于1bar)的压力，特别地，抽真空至1mbar到10mbar范围内的压力或1mbar到100mbar范围内的压力。例如通过第二泵装置将键合模块的真空室抽真空至0.01mbar到10mbar范围内的压力或0.01mbar到100mbar范围内的压力，特别地，抽真空至0.1mbar到5mbar范围内的压力。还应注意，真空室内的温度被保持在室温，以避免由于晶片半导体材料的热膨胀而导致的晶片的变形。第一泵装置和/或第二泵装置可分别通过设置为控制期望真空度的各个控制阀连接至装载锁定模块和键合模块的真空室。例如可提供多级旋转叶片泵用于第一泵装置和第二泵装置。
应该注意，键合模块包含了用于在真空下对准的晶片键合工艺所必需的所有装置，并且因此与环境密封隔开。装载锁定模块可配置为在同一时间接收并向键合模块传送一个晶片，或者它可配置为接收可储存在装载锁定模块内所设置的多晶片储存系统中的多个晶片。在前一种情况下，装载锁定模块的尺寸可被最小化，以使得在晶片传送期间，键合模块的真空室的真空不受打开将键合模块与装载锁定模块隔开的门的严重影响。在后一种情况下，能提高吞吐量。
特别地，装载锁定模块可包括能够打开和关闭以接收晶片的第一门，和能够打开和关闭以从装载锁定模块向键合模块传送晶片的第二门。在经由打开的第一门在装载锁定模块中接收了晶片之后，该第一门被再次关闭，所述第一泵装置可开始对装载锁定模块抽真空。
根据本发明的装置的实施方式，为了进一步地增加吞吐量，设置了连接至键合模块、并配置为接收已经在键合模块中键合的一个或多个晶片(晶片堆)的至少一个附加装载锁定模块。
键合模块可包括配置为保持第一晶片的至少第一可移动键合夹具，和不同于第一键合夹具并配置为保持不同于第一晶片的第二晶片的第二可移动键合夹具。可在键合模块内部设置机器人装置，该机器人装置配置为从装载锁定系统夹取晶片，并把它们定位在键合夹具上。可通过机械手段、静电手段和真空(如果夹紧真空大大地低于键合模块的真空室的操作真空级别)来实现夹取。
面对面定位以支撑和夹紧晶片的两个可移动键合夹具可设置在键合模块的真空室内部。键合夹具可平移和旋转移动，以便能够在前面定位和互相对准两个晶片。每一个键合夹具都应该被提供有尽可能好的平面性，因为已经确定夹具的弓形是导致翘曲缺陷的因素之一。根据实施方式，夹具由不会轻易变形并且维持晶片平面性的金属和陶瓷制成。夹具的弓形(与正中面的最大偏差)应当优选地小于1微米，或者甚至小于0.1微米。
第一键合夹具和第二键合夹具可被配置/定向为，在相对于垂直面在小于10°的角度内的垂直位置上分别保持或夹紧第一晶片和第二晶片，更具体地，相对于垂直面的角度最多大约1°。每个晶片具有两个主表面。根据一个示例，晶片的主表面相对于键合模块所在的水平面(几乎)垂直定向。特别地，晶片的主平面被定向为相对于垂直面倾斜小于大约10°的角度，更特别地，倾斜小于大约10°的角度，尤其更加特别地，倾斜最多大约1°的角度。通过此定向，可避免由于晶片自身重量而导致的晶片的变形(导致翘曲缺陷)，并且甚至可以可靠地处理直径超过300mm的大晶片。尤其地，第一键合夹具和第二键合夹具相对于垂平面在小于10°的角度内垂直定位。
该装置也可包括控制单元，该控制单元用于控制装置的不同模块的操作，以及通过机器人装置从一个模块向另一个模块的晶片的传送。
如果应用需要，可在键合模块中设置光学定位系统，其操作为识别晶片上的对准标记的准确位置，然后两个夹具根据所识别的对准标记平移和旋转移动以对准晶片。
根据不同替代方案，例如在US20100122762中所公开的，可通过上述的控制单元控制实际的分子键合过程。根据第一种方法，夹紧被松开以从两个晶片的夹具上释放这两个晶片，并且局部地施加附加力以导致晶片的紧密接触(依据分子力作用)并启动键合波传播。该附加力应该最小化(例如小于5N甚至1N)使得不会导致晶片的变形。因此，本发明的装置还可包括控制单元，该控制单元配置为控制第一键合夹具和第二键合夹具相互移动以使第一晶片和第二晶片定位为彼此相距预定距离，在预定距离处释放第一晶片和第二晶片，并通过合适的局部力施加手段向第一晶片和第二晶片中的至少一个开始局部施加力，使得它们局部变得相互接近，从而启动键合。在此和以下都应当理解，键合是通过相互紧密接近并要被键合的晶片的主表面之间的分子力作用而启动的。
根据第二种方法，首先产生紧密接触，接着逐渐地实施晶片的松开。可以通过使两个晶片互相接触同时使晶片中的至少一个轻微地局部变形来产生该紧密接触(依据分子力作用)。可通过局部地减小将晶片保持在夹具上的夹紧力来实现变形。一旦产生了紧密接触，就逐渐地实施松开以控制键合波的传播速度。根据第三种方法，非逐渐地而不是逐渐地的实施松开，没有对键合波的传播进行任何的控制。后一种方法更容易实现。
相应地，根据本发明的装置还可包括控制单元，该控制单元配置为控制第一键合夹具和第二键合夹具相互移动以将第一晶片和第二晶片定位为彼此相距预定距离，随后，分别局部地减小由第一键合夹具和/或第二键合夹具为了保持第一晶片和第二晶片而施加的夹紧力，使得第一晶片和第二晶片局部变得相互接近，从而启动键合。
控制单元可配置为在第一晶片和第二晶片局部变得相互接近从而启动键合之后控制第一晶片和/或第二晶片的逐步或非逐步释放。
此外，本发明提供了一种包括上述示例中的一个的装置的制造系统，并且还包括(还要参见下面的详细讨论)：
装载口模块，配置为在制造系统中引入晶片(从外部环境)；
等离子体模块，配置为对在制造系统中所引入的晶片的表面实施等离子体处理；
清洁模块，配置为清洁晶片表面；以及
可移动机器人装置，配置为从装载口模块、等离子体模块、清洁模块和装载锁定模块中的一个模块向这些模块中的另一个运输晶片。
可以设置一个或多个等离子体模块，以活化晶片主表面中的一个或全部。清洁模块清洁和/或擦拭要在键合模块中相互键合的晶片的表面。机器人装置配置为操作并从装载口向任何独立模块传送晶片，并且还从一个模块向其它的模块传送晶片。机器人特别地沿着机器人移动区域移动，以使能从一个地方向另一个地方传送晶片。该系统也可以包括控制各模块的操作以及通过机器人装置的晶片传送的控制单元。
还通过这里所提供的用于半导体晶片的键合的方法解决了上述的需求，该方法包括以下步骤：
对键合模块的真空室进行抽真空；
向连接到键合模块的装载锁定模块传送至少第一晶片；
在向装载锁定模块传送了至少第一晶片之后，对装载锁定模块抽真空；
从抽真空的装载锁定模块向抽真空的键合模块的真空室传送至少第一晶片；
在传送至少第一晶片之后，选择性地调整真空室的真空(如果这是因为键合的晶片的质量因素而期望的)；
分别将第一晶片和第二晶片定位在第一键合夹具和第二键合夹具上；和
通过第一键合夹具和/或第二键合夹具的移动使第一晶片和第二晶片相互移动，使得第一晶片的主表面和第二晶片的主表面局部相互接近，从而启动键合。
特别地，第一晶片和第二晶片可以在相对于垂直面在小于10°的角度内的垂直位置上分别定位在第一键合夹具和第二键合夹具上，并且在该垂直位置移动以相互接近，从而启动键合。
此外，本发明提供了一种键合模块，该键合模块包括：
至少第一可移动键合夹具，配置为保持第一晶片；
第二可移动键合夹具，不同于第一可移动键合夹具，并且配置为保持不同于第一晶片的第二晶片；
其中，第一键合夹具和第二键合夹具配置为在相对于垂直面在小于10°的角度内的垂直位置分别保持第一晶片和第二晶片。键合夹具能配置为通过机械手段、静电手段或真空来保持第一晶片和第二晶片。
该键合模块的第一键合夹具和第二键合夹具相对于垂直面在小于10°的角度内垂直地定位。
另外，该键合模块可包括真空室和设置在该真空室内的第一键合夹具和第二键合夹具。该键合模块可在用于制造半导体器件的装置的环境下与上面描述的装载锁定模块结合。
最终，提供了一种配置为保持将要与另一半导体晶片键合的半导体晶片、使得该半导体晶片保持在相对于垂直面在小于10°的角度内的垂直位置上的键合夹具。特别地，晶片的主表面被定向为相对于垂直面具有小于大约10°的角度的倾斜，更特别地，具有小于大约10°的角度的倾斜，尤其更加特别地，具有最多大约1°的角度的倾斜。特别地，与晶片的主表面接触的夹具主表面可相对于垂平面在10°内垂直定向。键合夹具可通过机械手段、静电手段或真空来保持晶片。
附图说明
将参照附图描述本发明的其它特征和优点。在描述中，参照旨在例示本发明的优选实施方式的附图。应当理解，这些实施方式不代表本发明的全部范围。
图1例示了本发明的包括键合模块和连接至键合模块的装载锁定(load lock)模块、用于半导体器件的制造的装置的示例。
图2例示了根据本发明的键合模块的示例。
图3例示了包括图1中例示的装置的制造系统的示例。
具体实施方式
如图1所示，根据特定示例的本发明的装置包括键合模块1和装载锁定模块2。在键合模块1的真空室内实施键合。键合模块1的真空室内的真空通过经由控制阀4连接到键合模块1的真空室的真空泵装置3来建立。类似地，可通过经由另一控制阀6连接到装载锁定模块2的另一真空泵装置5来在装载锁定模块2中提供真空。在另选实施方式中，单个真空泵装置通过单独的控制阀同时连接到装载锁定模块和键合模块。此外，装载锁定模块2包括当从装载锁定模块2向键合模块1传送晶片时打开的第一门7、以及当由机器人向装载锁定模块2传送晶片时打开的第二门8。
装载锁定模块2可配置为在同一时间向键合模块1提供一个单个晶片的单晶片传送模块，或者可包括用于经由第二门8接收多个晶片并进行储存、接着在同一时间向键合模块1提供这些多个晶片的多晶片储存系统。
根据本发明，在一个或多个晶片被装载到装载锁定模块2内部并且第二门8已经被关闭(在装载工序期间第一门7保持关闭)之后，装载锁定模块2被抽真空(evacuate)至某预定压力。可通过泵装置5以2.5m3/h和1000m3/h之间的速率提供抽真空，特别地，以超过500m3/h的速率提供抽真空。装载锁定模块2例如被抽真空至大约1mbar到几百mbar或者低于大气压力。键合模块1的真空室例如被抽真空至0.01mbar到10mbar范围内的压力或者0.01mbar到100mbar范围内的压力，特别地，被抽真空至0.1mbar到5mbar范围内的压力。
抽真空之后，一个或多个晶片在第一门7打开后被传送至已经通过第一泵装置3抽真空的键合模块1的真空室。因为在一个或多个晶片从装载锁定模块2向键合模块1传送期间，键合模块1没有暴露在大气压力下，所以在完成晶片传送并关闭第一门7以后，仅需要相对轻微地调整键合模块1的真空室的压力(如果需要的话)。因此，能显著增加吞吐量。
应当注意，当例如在图1的键合模块1的左手侧设置另一装载锁定模块、并使其连接至键合模块1以接收已经键合后的晶片时，吞吐量甚至可进一步增加。在这种情况下，在从键合模块1传送键合后的晶片之前，该另一装载锁定模块也应该被抽真空。另选地，装载锁定模块2可用于从键合模块1向外部环境输出键合后的晶片。
在图2中，例示了根据本发明的键合模块1的示例。键合模块包括真空室，并且连接至参照图1所描述的泵装置。除此之外，键合模块包括允许确定要在键合模块1中被键合的晶片的表面上的对准标记的精确位置的光学系统9。
仅当两个晶片需要以微米精度完美地对准时才需要光学系统9。这是两个晶片存在微组件的情况。微组件指的是层上或层中的、在执行技术步骤时必须精密定位的元件。因此，微组件可以为有源或者无源组件、纯接触点或者互连，类似表面铜接触和互连。在仅包括将具有微组件的一个晶片键合到原始支撑晶片上的工艺情况下，对准步骤可能是不必要的，并且因此不必提供光学系统9。
此外，键合模块1设置有分别夹紧第一晶片12和第二晶片13的第一键合夹具10和第二键合夹具11。键合夹具10和11可由金属或陶瓷制成，以维持晶片12和13的平面性。尽管在图2中示出了键合夹具10和11水平保持晶片12和13，但键合夹具10和11较佳地可设置为垂直保持晶片12和13。在这种情况下，可避免因为晶片自身重量所导致的晶片的变形。
在所示的示例中，光学系统9电耦合至控制单元14，控制单元14计算键合夹具10和11(在平面和旋转中)的位移以便完美地对准两个晶片12和13。此外，控制单元14控制键合夹具10和11的相互移动，直到晶片12和13开始接触以进行分子键合。
图3例示了包括图1中例示的装置的制造系统20的示例。特别地，制造系统20包括键合模块1(例如图2中所示的键合模块1)和两个装载锁定模块2和2’。制造系统20至少包括用于向制造系统20中引入晶片的装载口21。机器人22配置为操作并从装载口21向制造系统20的任何独立模块传送晶片，并且也从一个模块向另一模块传送晶片。机器人沿着机器人移动区域(通过虚线指示)移动，以使能从一个地方向另一个地方的晶片传送。
此外，制造系统20包括用于活化引入到制造系统20中的晶片的一个或两个主表面的等离子体台23。如果晶片工艺要求所有要被键合的晶片的主表面都需要被活化，为了最小化表面准备时间，可增加第二等离子体台。另选地，可使用相同的等离子体台23来处理各个晶片的要被键合的表面。设置了用于清洁第一晶片的键合主表面的第一清洁台24，并且设置了用于清洁第二晶片的键合主表面的第二清洁台25。
制造系统20还包括用于控制机器人装置22在制造系统20中运输晶片的控制单元(图3中未示出)。例如，控制单元可控制机器人装置22来：
从装载口21捡起第一晶片并将其运输到等离子体台23；
从装载口21捡起第二晶片并将其运输到清洁台25；
从等离子体台23捡起第一晶片并将其运输到清洁台24；
从清洁台25捡起第二晶片并将其运输到装载锁定模块2’；
从清洁台24捡起第一晶片并将其运输到装载锁定模块2；以及
在第一晶片和第二晶片已经在键合模块1中被处理之后，从装载锁定模块2捡起键合后的第一晶片和第二晶片并将它们运输至装载口21。
所有之前讨论的实施方式都不意图作为限制，而是用于说明本发明的特征和优点的示例。特别地，虽然在用在半导体工业中的晶片的环境下描述了本发明，但是本发明也可以应用于可能存在与典型地来自半导体工业中使用的晶片的特征不同的特征(例如，在性质、尺寸或形状方面)的不同类型的晶片或基板。还应该理解，上述特征中的一些或全部也可以用不同的方式组合。

Claims (9)

1.用于键合半导体晶片的键合模块，所述键合模块包括：
泵装置；
真空室，所述真空室连接到所述泵装置；以及
光学系统，所述光学系统配置为确定要在所述键合模块中被键合的半导体晶片的表面上的对准标记的位置。
2.根据权利要求1所述的键合模块，所述键合模块还包括配置为保持第一晶片的至少第一可移动键合夹具、以及不同于所述第一键合夹具并配置为保持不同于所述第一晶片的第二晶片的第二可移动键合夹具。
3.根据权利要求2所述的键合模块，其中，所述第一键合夹具和所述第二键合夹具配置为分别在相对于垂直面在小于10°的角度内的垂直位置保持所述第一晶片和所述第二晶片。
4.根据权利要求2或3所述的键合模块，其中，所述第一键合夹具和/或所述第二键合夹具具有小于1微米或者小于0.1微米的弓形。
5.根据权利要求2-4中的一项所述的键合模块，其中，所述第一键合夹具和/或所述第二键合夹具由金属或陶瓷制成。
6.根据权利要求2-5中的一项所述的键合模块，所述键合模块还包括控制单元，所述控制单元配置为控制所述第一键合夹具和所述第二键合夹具相互移动以使所述第一晶片和所述第二晶片定位为彼此相距预定距离，在所述预定距离处释放所述第一晶片和所述第二晶片，并开始向所述第一晶片和所述第二晶片中的至少一个局部施加力，使得所述第一晶片和所述第二晶片局部变得相互接近，从而启动键合。
7.根据权利要求2-5中的一项所述的键合模块，所述键合模块还包括控制单元，所述控制单元配置为控制所述第一键合夹具和所述第二键合夹具相互移动以使所述第一晶片和所述第二晶片定位为彼此相距预定距离，并且随后分别局部减小由所述第一键合夹具和/或所述第二键合夹具为保持所述第一晶片和所述第二晶片而施加的夹紧力，使得所述第一晶片和所述第二晶片局部变得相互接近，从而启动键合。
8.根据权利要求7所述的键合模块，其中，所述控制单元配置为在所述第一晶片和所述第二晶片局部变得相互接近从而启动键合之后，控制所述第一晶片和/或所述第二晶片的逐渐或非逐渐释放。
9.根据权利要求6-8中的一项所述的键合模块，其中，所述控制单元配置为计算所述第一键合夹具和所述第二键合夹具的位移，以便对准所述第一晶片和所述第二晶片。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2935536B1 (fr) * 2008-09-02 2010-09-24 Soitec Silicon On Insulator Procede de detourage progressif
FR2961630B1 (fr) 2010-06-22 2013-03-29 Soitec Silicon On Insulator Technologies Appareil de fabrication de dispositifs semi-conducteurs
US8338266B2 (en) 2010-08-11 2012-12-25 Soitec Method for molecular adhesion bonding at low pressure
FR2964193A1 (fr) 2010-08-24 2012-03-02 Soitec Silicon On Insulator Procede de mesure d'une energie d'adhesion, et substrats associes
DE102010048043A1 (de) * 2010-10-15 2012-04-19 Ev Group Gmbh Vorrichtung und Verfahren zur Prozessierung von Wafern
US8844793B2 (en) * 2010-11-05 2014-09-30 Raytheon Company Reducing formation of oxide on solder
JP6011034B2 (ja) * 2012-06-04 2016-10-19 株式会社村田製作所 ウエハ接合装置
CN103489805A (zh) * 2012-06-12 2014-01-01 苏州美图半导体技术有限公司 晶圆键合系统
JP5977592B2 (ja) * 2012-06-20 2016-08-24 東京応化工業株式会社 貼付装置
CN103626122B (zh) * 2013-04-28 2016-05-11 苏州迪纳精密设备有限公司 一种阳极键合批量化生产设备
US20170207191A1 (en) * 2016-01-15 2017-07-20 Taiwan Semiconductor Manufacturing Company Ltd. Bonding system and associated apparatus and method
EP3227907B1 (de) 2016-02-16 2018-05-23 Ev Group E. Thallner GmbH Verfahren zum bonden von substraten
CN105904824B (zh) * 2016-04-22 2017-09-29 哈尔滨工业大学 一种利用水蒸气辅助及紫外光活化的被键合物键合装置及方法
CN110120181A (zh) * 2019-04-16 2019-08-13 武汉华星光电技术有限公司 加压脱泡装置及加压脱泡方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5421953A (en) * 1993-02-16 1995-06-06 Nippondenso Co., Ltd. Method and apparatus for direct bonding two bodies
US20030168145A1 (en) * 2000-08-18 2003-09-11 Tadatomo Suga Method and apparatus for mounting
CN1936678A (zh) * 2005-09-02 2007-03-28 株式会社日立工业设备技术 基板组装装置和基板组装方法

Family Cites Families (80)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10012A (en) * 1853-09-13 Safety-valve foe
IT1230026B (it) 1988-10-28 1991-09-24 Sgs Thomson Microelectronics Processo di saldatura di fette di silicio fra loro, per la fabbricazione di dispositivi a semiconduttore
JPH0389519A (ja) 1989-08-31 1991-04-15 Sony Corp 半導体基板の製法
JPH0719737B2 (ja) 1990-02-28 1995-03-06 信越半導体株式会社 Ｓ０１基板の製造方法
JPH0636413B2 (ja) 1990-03-29 1994-05-11 信越半導体株式会社 半導体素子形成用基板の製造方法
JPH04263425A (ja) 1991-02-18 1992-09-18 Toshiba Corp 半導体基板の研削装置及び研削方法
JP3132029B2 (ja) * 1991-03-18 2001-02-05 ソニー株式会社 ウエハ貼り合わせ装置
US5223001A (en) * 1991-11-21 1993-06-29 Tokyo Electron Kabushiki Kaisha Vacuum processing apparatus
KR0126455B1 (ko) 1992-05-18 1997-12-24 가나이 쯔또무 수지재료의 접착강도 측정방법
JP3321882B2 (ja) 1993-02-28 2002-09-09 ソニー株式会社 基板はり合わせ方法
JPH0799295A (ja) 1993-06-07 1995-04-11 Canon Inc 半導体基体の作成方法及び半導体基体
JP2662495B2 (ja) 1993-06-28 1997-10-15 住友シチックス株式会社 接着半導体基板の製造方法
US5696327A (en) 1994-11-23 1997-12-09 Regents Of The University Of Minnesota Method and apparatus for separating a thin film from a substrate
US5668045A (en) 1994-11-30 1997-09-16 Sibond, L.L.C. Process for stripping outer edge of BESOI wafers
US6113721A (en) 1995-01-03 2000-09-05 Motorola, Inc. Method of bonding a semiconductor wafer
US5937312A (en) 1995-03-23 1999-08-10 Sibond L.L.C. Single-etch stop process for the manufacture of silicon-on-insulator wafers
JPH0917984A (ja) 1995-06-29 1997-01-17 Sumitomo Sitix Corp 貼り合わせｓｏｉ基板の製造方法
JP3352896B2 (ja) 1997-01-17 2002-12-03 信越半導体株式会社 貼り合わせ基板の作製方法
JP3352902B2 (ja) 1997-02-21 2002-12-03 信越半導体株式会社 貼り合わせ基板の作製方法
JP3720515B2 (ja) * 1997-03-13 2005-11-30 キヤノン株式会社 基板処理装置及びその方法並びに基板の製造方法
JP3132425B2 (ja) 1997-06-20 2001-02-05 日本電気株式会社 衛星イントラネットサービスにおける通信時間短縮方式
WO1999006110A1 (en) * 1997-07-29 1999-02-11 Silicon Genesis Corporation Cluster tool method and apparatus using plasma immersion ion implantation
JP3216583B2 (ja) 1997-08-22 2001-10-09 住友金属工業株式会社 貼り合わせｓｏｉ基板の製造方法
AU9296098A (en) 1997-08-29 1999-03-16 Sharon N. Farrens In situ plasma wafer bonding method
EP0935280B1 (en) 1998-02-04 2004-06-09 Canon Kabushiki Kaisha SOI substrate
US6221774B1 (en) 1998-04-10 2001-04-24 Silicon Genesis Corporation Method for surface treatment of substrates
US6117695A (en) 1998-05-08 2000-09-12 Lsi Logic Corporation Apparatus and method for testing a flip chip integrated circuit package adhesive layer
US6008113A (en) 1998-05-19 1999-12-28 Kavlico Corporation Process for wafer bonding in a vacuum
JP3635200B2 (ja) 1998-06-04 2005-04-06 信越半導体株式会社 Ｓｏｉウェーハの製造方法
JPH11354761A (ja) 1998-06-09 1999-12-24 Sumitomo Metal Ind Ltd Ｓｏｉ基板及びその製造方法
JP3321455B2 (ja) 1999-04-02 2002-09-03 株式会社アークテック 電極引張試験方法、その装置及び電極引張試験用の基板／プローブ支持装置並びに電極プローブ接合装置
US20020187595A1 (en) 1999-08-04 2002-12-12 Silicon Evolution, Inc. Methods for silicon-on-insulator (SOI) manufacturing with improved control and site thickness variations and improved bonding interface quality
JP3632531B2 (ja) 1999-11-17 2005-03-23 株式会社デンソー 半導体基板の製造方法
US6616332B1 (en) 1999-11-18 2003-09-09 Sensarray Corporation Optical techniques for measuring parameters such as temperature across a surface
EP1189266B1 (en) 2000-03-29 2017-04-05 Shin-Etsu Handotai Co., Ltd. Production method for silicon wafer and soi wafer, and soi wafer
CN1315615C (zh) * 2000-09-27 2007-05-16 斯特拉斯保 用于设置弹性带的工具及相关方法
WO2003008938A2 (de) 2001-07-16 2003-01-30 Siemens Aktiengesellschaft Verfahren zum bestimmen der haftfestigkeit einer beschichtung auf einem bauteil
US6736017B2 (en) 2001-08-24 2004-05-18 Symyx Technologies, Inc. High throughput mechanical rapid serial property testing of materials libraries
JP2003115519A (ja) * 2001-10-04 2003-04-18 Mitsubishi Electric Corp 半導体装置の製造方法、半導体製造装置、ロードロック室、基板収納ケース、ストッカ
JP4093793B2 (ja) 2002-04-30 2008-06-04 信越半導体株式会社 半導体ウエーハの製造方法及びウエーハ
FR2874455B1 (fr) 2004-08-19 2008-02-08 Soitec Silicon On Insulator Traitement thermique avant collage de deux plaquettes
US6846380B2 (en) * 2002-06-13 2005-01-25 The Boc Group, Inc. Substrate processing apparatus and related systems and methods
US6958255B2 (en) 2002-08-08 2005-10-25 The Board Of Trustees Of The Leland Stanford Junior University Micromachined ultrasonic transducers and method of fabrication
JP4556158B2 (ja) 2002-10-22 2010-10-06 株式会社Ｓｕｍｃｏ 貼り合わせｓｏｉ基板の製造方法および半導体装置
US6790748B2 (en) 2002-12-19 2004-09-14 Intel Corporation Thinning techniques for wafer-to-wafer vertical stacks
US7399681B2 (en) 2003-02-18 2008-07-15 Corning Incorporated Glass-based SOI structures
US7176528B2 (en) 2003-02-18 2007-02-13 Corning Incorporated Glass-based SOI structures
JP4066889B2 (ja) 2003-06-09 2008-03-26 株式会社Ｓｕｍｃｏ 貼り合わせ基板およびその製造方法
WO2005022610A1 (ja) 2003-09-01 2005-03-10 Sumco Corporation 貼り合わせウェーハの製造方法
JP2007508690A (ja) * 2003-10-09 2007-04-05 エスエヌティー コーポレーション，リミティッド 無焼結窒化アルミニウム静電チャックおよびその製造方法
FR2860842B1 (fr) 2003-10-14 2007-11-02 Tracit Technologies Procede de preparation et d'assemblage de substrats
JP4744855B2 (ja) * 2003-12-26 2011-08-10 日本碍子株式会社 静電チャック
KR101026956B1 (ko) 2004-03-05 2011-04-11 더 리전트 오브 더 유니버시티 오브 캘리포니아 극박 필름의 분리를 위한 유리-변형 응력파 및나노일렉트로닉스 장치 제작
JP4821091B2 (ja) * 2004-04-08 2011-11-24 株式会社ニコン ウェハの接合装置
US7442992B2 (en) 2004-05-19 2008-10-28 Sumco Corporation Bonded SOI substrate, and method for manufacturing the same
EP1815500A2 (en) * 2004-10-09 2007-08-08 Applied Microengineering Limited Equipment for wafer bonding
JP2006303087A (ja) 2005-04-19 2006-11-02 Sumco Corp シリコンウェーハの貼り合わせ方法および貼り合わせ装置
JP4918229B2 (ja) 2005-05-31 2012-04-18 信越半導体株式会社 貼り合わせウエーハの製造方法
JP5122731B2 (ja) 2005-06-01 2013-01-16 信越半導体株式会社 貼り合わせウェーハの製造方法
US7705342B2 (en) 2005-09-16 2010-04-27 University Of Cincinnati Porous semiconductor-based evaporator having porous and non-porous regions, the porous regions having through-holes
KR100755368B1 (ko) 2006-01-10 2007-09-04 삼성전자주식회사 3차원 구조를 갖는 반도체 소자의 제조 방법들 및 그에의해 제조된 반도체 소자들
JP4721435B2 (ja) 2006-04-06 2011-07-13 本田技研工業株式会社 接着部の剥離検査方法
US7921895B2 (en) * 2006-05-26 2011-04-12 Advanced Display Process Engineering Co., Ltd Adhesive chuck, and apparatus and method for assembling substrates using the same
CN101090082A (zh) * 2006-06-15 2007-12-19 中国科学院半导体研究所 多功能半导体晶片键合装置
US20080044984A1 (en) 2006-08-16 2008-02-21 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of avoiding wafer breakage during manufacture of backside illuminated image sensors
US7473909B2 (en) 2006-12-04 2009-01-06 Axcelis Technologies, Inc. Use of ion induced luminescence (IIL) as feedback control for ion implantation
WO2008069259A1 (en) * 2006-12-05 2008-06-12 Semiconductor Energy Laboratory Co., Ltd. Film formation apparatus, film formation method, manufacturing apparatus, and method for manufacturing light-emitting device
FR2912839B1 (fr) 2007-02-16 2009-05-15 Soitec Silicon On Insulator Amelioration de la qualite de l'interface de collage par nettoyage froid et collage a chaud
JP5143477B2 (ja) 2007-05-31 2013-02-13 信越化学工業株式会社 Ｓｏｉウエーハの製造方法
US8245751B2 (en) * 2007-11-07 2012-08-21 Advanced Display Process Engineering Co., Ltd. Substrate bonding apparatus
JP5320736B2 (ja) * 2007-12-28 2013-10-23 株式会社ニコン 半導体ウエハ貼り合わせ装置
JP4209457B1 (ja) * 2008-02-29 2009-01-14 三菱重工業株式会社 常温接合装置
FR2935537B1 (fr) 2008-08-28 2010-10-22 Soitec Silicon On Insulator Procede d'initiation d'adhesion moleculaire
FR2935535B1 (fr) 2008-09-02 2010-12-10 S O I Tec Silicon On Insulator Tech Procede de detourage mixte.
FR2935536B1 (fr) 2008-09-02 2010-09-24 Soitec Silicon On Insulator Procede de detourage progressif
JP5718235B2 (ja) 2008-11-16 2015-05-13 ズース マイクロテク，リソグラフィー，ゲエムベーハー ウェハーの接合を強くするウェハーボンディングのための方法及び装置
EP2200077B1 (en) 2008-12-22 2012-12-05 Soitec Method for bonding two substrates
FR2961630B1 (fr) 2010-06-22 2013-03-29 Soitec Silicon On Insulator Technologies Appareil de fabrication de dispositifs semi-conducteurs
US8338266B2 (en) 2010-08-11 2012-12-25 Soitec Method for molecular adhesion bonding at low pressure
FR2964193A1 (fr) 2010-08-24 2012-03-02 Soitec Silicon On Insulator Procede de mesure d'une energie d'adhesion, et substrats associes

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5421953A (en) * 1993-02-16 1995-06-06 Nippondenso Co., Ltd. Method and apparatus for direct bonding two bodies
US20030168145A1 (en) * 2000-08-18 2003-09-11 Tadatomo Suga Method and apparatus for mounting
CN1936678A (zh) * 2005-09-02 2007-03-28 株式会社日立工业设备技术 基板组装装置和基板组装方法

Also Published As

Publication number Publication date
US9138980B2 (en) 2015-09-22
US20120067524A1 (en) 2012-03-22
JP5943408B2 (ja) 2016-07-05
CN102437073B (zh) 2015-07-22
FR2961630A1 (fr) 2011-12-23
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