CN102272933A - 隧道场效应晶体管及其制造方法 - Google Patents
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Abstract
一种TFET包括源区(110，210)、漏区(120，220)、位于源区与漏区之间的沟道区(130，230)、以及毗邻沟道区的栅区(140，240)。源区包含第一化合物半导体，该第一化合物半导体包括第一III族材料和第一V族材料，而沟道区包含第二化合物半导体，该第二化合物半导体包括第二III族材料和第二V族材料。漏区可包含第三化合物半导体，该第三化合物半导体包括第三III族材料和第三V族材料。
Description
发明领域
本发明所公开的实施例一般涉及隧道场效应晶体管，更具体涉及可用于此类晶体管的材料。
发明背景
隧道场效应晶体管或TFET是正被研究的一种器件，正在研究该器件克服深亚微米微处理器技术节点上可能产生的晶体管制造和操作中的某些障碍的潜力。除其它潜在优势之外，预期TFET将有助于实现缩小至例如22纳米(nm)，因为TFET的阈值电压(Vt)不受缩小的沟道区中的掺杂剂的离散本质的影响，且因为亚阈值摇摆S会低于60毫伏/十倍程(mV/dec)。因此，截止状态漏电流(I截止)会显著减小至低于现有的互补金属-氧化物半导体(CMOS)器件的截止状态漏电流。TFET还具有高速开关能力。
TFET结构接近CMOS晶体管的结构。存在两种类型的TFET：n型(NTFET)和p型(PTFET)。对于NTFET，漏极电流随栅极电压(Vg)增大而增大，而对于PTFET，漏极电流随着Vg减小而增大。NTFET在栅—源电压(Vgs)大于Vt时导通，而PTFET在Vgs小于Vt时导通。NTFET中的源极是p掺杂的，且漏极是n掺杂的，而PTFET中的源极是n掺杂的，且漏极是p掺杂的。TFET在截止和导通状态下均显示出指数增加以及与温度无关的特性。与常规CMOS器件不同，在亚阈值摇摆S在300K下具有60mV/dec的下限时，TFET中的S与温度无关。因此，如上所述，截止状态泄漏会显著减小。TFET中的阈值电压受隧道结的源端处的宽度和高度控制，且与沟道掺杂无关。隧道结处的能带隙决定了隧道势垒高度。已经证实，在源区和沟道区之间引入的称为Δ层的层降低了隧道结处相对于源极材料的价带偏移和带隙。这减小了隧道势垒高度，从而导致较高的隧穿概率。
附图简述
根据结合附图中的各个附图来阅读以下具体描述将更好地理解所公开的实施例，在附图中：
图1是根据本发明的实施例的TFET的截面图；
图2是根据本发明的另一实施例的TFET的截面图；
图3是示出根据本发明实施例的制造TFET的方法的流程图；
图4是示出根据本发明实施例的制造平面TFET的方法的流程图；以及
图5-8是根据本发明的实施例的在平面TFET的制造工艺的各个阶段下的平面TFET的截面图。
为了简化和清楚说明的目的，附图示出一般的构造方式，且省略公知特征和技术的描述和细节，以避免不必要地使所描述本发明的实施例的讨论晦涩。此外，附图中的各要素不一定按比例绘制。举例而言，相对于其它要素附图中一些要素的尺寸可被放大来帮助改善对本发明各实施例的理解。不同附图中的相同附图标记表示相同要素，而类似附图标记可能但不限于表示类似要素。
说明书和权利要求中的术语“第一”、“第二”、“第三”、“第四”等(如果存在)用于区别类似要素，而不一定用于描述特定先后或时间顺序。要理解，在适当情况下如此使用的这些术语可互换，例如使得本文所述的本发明实施例能够以不同于本文所述或所示的其它顺序来操作。类似地，如果本文所述的方法包括一系列步骤，本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序，且一些所陈述的步骤可被省略和/或一些本文未描述的其它步骤可被添加到该方法。此外，术语“包括”、“包含”、“具有”和其任意的其它变型旨在覆盖非排他的包含，使得包括一列要素的工艺、方法、制品或装置不必限于那些要素，但可包括本文中并未特意列出的或这些工艺、方法、制品或装置固有的其它要素。
在说明书和权利要求书中的术语“左”、“右”、“前”、“后”、“顶”、“底”、“上”、“下”等(如果有的话)用于描述的目的，且不一定用于描述永久的相对位置。应该理解如此使用的术语在适当情况下是可以互换的，使得本文所述的本发明的实施例例如能够以本文示出或以其它方式描述的方向以外的其它方向操作。如本文所使用的术语“耦合”被定义为以电气或非电气方式的直接或间接连接。在本文中描述为彼此“相邻”的物体按照适于使用该短语的上下文可以在物理上彼此接触、彼此紧邻或彼此处于同一通用区域或区中。在本文中短语“在一个实施例中”的出现不一定全指同一实施例。
具体实施方式
在本发明的一个实施例中，TFET包括源区、漏区、在源区与漏区之间的沟道区、以及毗邻沟道区的栅区。源区包含第一化合物半导体，该第一化合物半导体包括第一III族材料和第一V族材料，而沟道区包含第二化合物半导体，该第二化合物半导体包括第二III族材料和第二V族材料。
TFET结构的某些潜在优势在上文中有描述。这些优势包括高速开关能力和克服常规CMOS晶体管的尺度极限的潜力，常规CMOS晶体管的尺度极限至少部分是因为亚阈值摇摆S的温度无关性，亚阈值摇摆S的温度无关性能使得I截止随着器件减小而减小。然而，现有的TFET需要源区和漏区中的高掺杂浓度，以增强隧道电流密度，从而导致源区和漏区可能的非晶化。如将在下文中详细说明的，本发明的实施例提供了一种利用容易实现的基于III-V的材料的可行TFET制造工艺，该工艺消除注入引起的损伤。
更具体地，本发明的实施例利用II型带偏移、由于表面态引起的导带中的费米能级钉扎、以及III-V半导体的结晶再生长特性来制造TFET。根据本发明的各个实施例的TFET的特性可包括：具有III-V层叠层的平面或垂直TFET、作为外延组件的在毗邻层之间具有II型带排列的多层叠层、典型地钉扎在导带中的材料的漏区(例如，n+区)、以及与高能量注入相对的源区和漏区的原位掺杂。
现在参考附图，图1是根据本发明的实施例的TFET 100的截面图。如图1所示，TFET 100包括在衬底(未示出)上形成的源区110和漏区120、在源区110和漏区120之间的沟道区130、以及毗邻沟道区130的栅区140。栅绝缘层145使栅区140与源区、沟道区以及漏区彼此电绝缘。在一个实施例中，栅区140包含金属栅电极，且栅绝缘层145是高k介电材料。在另一实施例中，栅区140包含多晶硅栅电极，且栅绝缘层145是氧化物材料。
源触点111允许电压被施加至源区110，且相似的触点与漏区120和栅区140相关联，即，分别为漏触点121和栅触点141。间隔层150覆盖栅区140和栅绝缘层145。
对于源区一沟道区界面处提高的掺杂水平，可引入Δ层。在所说明的实施例中，TFET 100还包括位于源区110与沟道区130之间的Δ层160。Δ层160的一部分因此位于TFET 100的隧道结170处。Δ层160包括降低隧道结170(如图所示位于沟道区130的两端处)处的价带偏移和带隙的至少一个的材料。如上所述，较低的价带偏移和较低的带隙降低了隧穿势垒高度，并提高了隧穿概率。在特定实施例中，Δ层170包括GaAs0.08Sb0.92。在相同或另一实施例中，Δ层170完全应变地生长，即生长Δ层170以使其不超过临界层厚度。
源区110包含第一化合物半导体，该第一化合物半导体包括第一III族材料和第一V族材料。沟道区130包含第二化合物半导体，该第二化合物半导体包括第二III族材料和第二V族材料。这些材料可组合以产生其中源区、沟道区以及漏区为相同材料的同质结，或其中源区、沟道区以及漏区为至少两种不同材料的异质结。
根据本发明的一个实施例，第二化合物半导体与第一化合物半导体具有II型带排列。如本领域已知，这意味着带偏移使源区的价带落在沟道区的带隙内，然而源区的导带高于沟道区的导带。因此沟道区的有效带隙被进一步减小，隧穿概率被提高，且消除了高源区掺杂的需要，有利于稍微较低浓度的原位掺杂。源极材料沉积期间的原位掺杂能根据标准技术而容易地实现。在相同或另一实施例中，第一化合物半导体和第二化合物半导体彼此晶格匹配。呈现上述特性的材料的示例在以下给出。
由于带偏移使得更容易移动能带以排列费米能级，所以需要显著更低的掺杂，如上所述。源区/漏区中的掺杂可以低至1×1016cm-3的范围。还如所述，这允许原位掺杂是足够的，并消除了采用注入(带有使源区和漏区非晶化的可能性)的需要。
在某些实施例中，漏区120(在NTFET中)包含一材料，该材料具有位于其导带底部之上的电中性能级。这意味着费米能级钉扎位置在导带中，即它是本征半导体。引入钉扎在导带中的层能减轻或消除对漏区中高掺杂的需要。在一个实施例中，漏区120的材料包括诸如InAs、InN之类的第三化合物半导体。(上述讨论也适用于PTFET的源区。)在特定实施例中，In0.53Ga0.47As可被用于该第三化合物半导体，即用于NTFET的漏区，而GaAs0.5Sb0.5和In0.53Ga0.47As可分别被用于NTFET的第一和第二化合物半导体，即，用于源区和沟道区。
各种材料和材料组合呈现出以上讨论的性质，且可用于本发明的实施例。这些材料和材料组合中的一些已在以上进行了描述，且在下文重复。例如，对于晶格匹配的同质结，可使用诸如InAs、InxGa1-xAs(对于x≥0.53)、InSb、InN、InAsSb以及InGaN之类的具有低有效质量的窄带隙材料，其中In是铟，As是砷、Ga是镓、Sb是锑以及N是氮。对于晶格匹配和失配的异质结，可能的NTFET材料包括用于源(或按照之前段落的说法，用于第一化合物半导体)的GaAs0.5Sb0.5、用于沟道(或按照之前段落的说法，用于第二化合物半导体)的In0.53Ga0.47As(或In0.53GaAs)、以及用于漏的InxGa1-xAs(或In0.53GaAs)，对于x≥0.53。更一般地，源、沟道以及漏的材料可分别为GaSb、InGaAsSb和InAs，或为GaSb、InAs和InAs。对于具有II型带偏移的晶格匹配和失配的异质结，可分别将GaAs0.5Sb0.5、In0.53GaAs和In0.53GaAs用于源区、沟道区和漏区。GaAs0.5Sb0.5、In0.53Ga0.47As层也具有II型带偏移。在如上所述的具有Δ层的实施例中，Δ层可包括GaAs0.08Sb0.92。
在此应当注意，在涉及同质结的情况下，层厚度不是关键的，但对于异质结而言，将存在临界层厚度限制，在下层晶格失配层上生长该层时必须关注该临界层厚度限制。如本领域已知，如果超过了该临界层厚度，则缺陷会在正生长的层中形成。
碰撞电离是由来自p+源的隧穿电子的注入所引起的。隧穿电流和碰撞电离取决于栅极电压。在无栅极电压的情况下，沟道中的电场很小。由于以上提出的结构中给出的带偏移，当该沟道中的电场增加时，在此类结构的本征(轻度掺杂)区(沟道区)中雪崩击穿的机会是低的。
其它TFET构造也是可能的。例如，在TFET 100中，源区110和漏区120可交换，以使漏区120可以在沟道区130之上，且源区110可以在沟道区130之下。TFET 100的该实施例和所示实施例均是垂直TFET结构(或简称为“垂直TFET”)的示例，所谓的垂直TFET结构是因为源区、沟道区以及漏区相对于彼此垂直地排列。还可能存在平面(或水平)的TFET，其中源区、沟道区以及漏区相对于彼此水平地排列。平面TFET结构的示例在图2中示出，图2是根据本发明的实施例的TFET 200的截面图。这些替代TFET结构中的每一个可被制造为使它们共有以上针对TFET 100所公开的特性，并呈现以上针对TFET 100所公开的优点。
已经示出，通过在另外的同质结Si TFET中的源端处引入较小带隙化合物半导体(例如SiGe)，可减小隧道结处的势垒高度。诸如InAs、InAsSb和InSb之类的低带隙材料具有远小于硅的有效质量和带隙能量的有效质量(m*)和带隙能量(Eg)，从而实现预期远远大于硅可能实现的隧道电流的隧道电流。
如图2所示，TFET 200包括衬底205、衬底205中的源区210和漏区220、源区210和漏区220之间的沟道区230、以及通过栅绝缘层245与衬底205分离的栅区240。源区110、漏区120和栅区140分别被源触点211、漏触点221和栅触点241所接触。如果衬底205轻度n掺杂，源区210是p掺杂的，且漏区220是n掺杂的，则TFET 200变成NTFET。替代地，如果漏区220是n掺杂的，源区210是p掺杂的，则TFET 200变为PTFET。在该情况下，源区110和漏区120可位于衬底205中的p阱(未示出)中。在这两种情况下，隧道结位于沟道区的最接近源区的端部处。
图3是根据本发明实施例的制造TFET的方法300的流程图。作为示例，方法300会导致与图1和2中分别示出的TFET 100或TFET 200相似的TFET形成。方法300中的许多步骤可根据本领域公知的技术来完成。在此情况下，不详细描述(或不描述)此类技术的细节。
方法300的步骤310是提供衬底。作为示例，该衬底可类似于图2所示的衬底205。
方法300的步骤320是选择具有与第二半导电材料成II型带排列的第一半导电材料。在一个实施例中，第一半导电材料包括第一III族材料和第一V族材料。在特定实施例中，第一半导电材料包括GaAs0.5Sb0.5。
方法300的步骤330是形成包含第一半导电材料的第一半导电区。作为示例，第一半导电区可类似于分别在图1和2中示出的源区110或源区210。
方法300的步骤340是形成包含第二半导电材料的第二半导电区。作为示例，第一半导电区可类似于分别在图1和2中示出的沟道区130或沟道区230。在一个实施例中，第二半导电材料包括第二III族材料和第二V族材料。第二III族材料可以与第一III族材料相同或不同。类似地，第二V族材料可以与第一V族材料相同或不同。在一个实施例中，步骤330、步骤340或另一步骤包括使第一化合物半导体和第二化合物半导体彼此晶格匹配。在特定实施例中，第二半导电材料包括In0.53Ga0.47As。
方法300的步骤350是形成包含第三半导电材料的第三半导电区。作为示例，第三半导电区可类似于分别在图1和2中示出的漏区120或漏区220。在一个实施例中，第三半导电材料包括第三III族材料和第三V族材料。第三III族材料可以与第二III族材料和/或第一III族材料相同或不同。类似地，第三V族材料可以与第二V族材料和/或第一V族材料相同或不同。在一个实施例中，步骤350包括选择具有位于其导带底部之上的电中性能级的半导电材料作为第三半导电材料。在特定实施例中，第三半导电材料包括In0.53Ga0.47As。
方法300的步骤360是在至少第一半导电区的至少一部分上沉积栅绝缘层。作为示例，该栅绝缘层可类似于分别在图1和2中示出的栅绝缘层145或栅绝缘层245。
方法300的步骤370是在栅绝缘层上形成栅电极。作为示例，该栅电极可类似于分别在图1和2中示出的栅区140或栅区240。
方法300的步骤380是形成用于TFET的栅触点、源触点以及漏触点。
图4是示出根据本发明实施例的制造平面TFET的方法400的流程图。作为示例，方法400可导致类似于图2所示的TFET 200的TFET的形成。方法400还会导致如下文和在图5-8中所示的TFET 500的形成，图5-8是根据本发明的实施例的在TFET 500的制造工艺的各个阶段下的TFET 500的截面图。方法400中的许多步骤可根据本领域公知的技术来完成。在此情况下，不详细描述(或不描述)此类技术的细节。平面TFET设计可被用来分开源/栅或漏交迭电容，其可以是垂直TFET设计的特性。
方法400的步骤410是提供衬底。作为示例，该衬底可类似于图2所示的衬底205。
方法400的步骤420是在衬底上形成沟道区。作为示例，沟道区可类似于图2所示的沟道区230。作为另一示例，沟道区可类似于图5首次示出的沟道区530。在一个实施例中，步骤420包括选择第一半导电材料来占据沟道区，其中第一半导电材料具有与第二半导电材料的II型带排列，该第二半导电材料将在以下步骤460中被引入。在特定实施例中，步骤420包括生长In0.53Ga0.47As。
方法400的步骤430是在沟道区上限定栅区。作为示例，栅区可类似于图2所示的栅区240。作为另一示例，该栅区可类似于图5首次示出的栅区540。在一个实施例中，步骤430包括沉积(并在之后移除)高k或其它栅绝缘层(诸如图5中首次示出的栅绝缘层545)以及栅金属(诸如图5中首次示出的栅金属546)，并将它们图案化以限定牺牲栅极。
方法400的步骤440是注入并激活第一掺杂剂种类以限定毗邻栅区的源区和漏区，并在漏区中形成漏极材料。源区和沟道区沿它们的毗邻边形成平面TFET的隧道结。第一掺杂剂种类可通过根据本领域已知技术的退火工艺来激活，该退火工艺作为步骤440的一部分或处于方法400的不同阶段，可能紧随步骤450(如下所述)。作为示例，源区和漏区可分别类似于图1或2中示出的源区110和210以及漏区120和220。步骤440的注入在图5中利用标识n型或p型注入过程的箭头来描述。在一个实施例中，步骤440包括使用掺杂剂种类(例如n+)注入源区和漏区，然后蚀刻掉源区以使其打开以进行后续的p+注入。如果源区在蚀刻之前被高能离子注入而被非晶化，则例如非晶化的InGaAs进行相比于外延膜选择性地蚀刻，因此，由此它可能有助于该工艺。
在各实施例中，如上所述，沟道区和漏区包含相同的半导电材料，从而在沟道区可包含例如未掺杂或轻度掺杂的In0.53Ga0.47As的情况下，该漏区在步骤440之后可包含更多高掺杂的In0.53Ga0.47As。图6示出根据本发明一个实施例的步骤440的结果。作为示例，通过步骤440限定的源区可类似于图6中示出的源区610，而通过步骤440限定的漏区可类似于也在图6中示出的漏区620。
方法400的步骤450是在栅区和沟道区上沉积掩模层，保持源区暴露。作为示例，该掩模层可类似于图7所示的掩模层701。在一个实施例中，掩模层701可包括氮化硅(SiN)。在一个实施例中，步骤450可位于移除牺牲栅极之后，并在掺杂区的注入激活退火之前。例如，在图7中，经注入材料已从源区610移除，且掩模层701未延伸到源区610之上。
方法400的步骤460是在源区中形成源极材料。在一个实施例中，步骤460包括在源区中形成第二半导电材料，该第二半导电材料与第一半导电材料(在步骤420中引入)成II型带排列。在特定实施例中，步骤460包括生长GaAs0.5Sb0.5。作为示例，步骤460可包括若干nm的第一半导电材料(例如InGaAs)的原位再生长，然后是诸如原位p掺杂的GaAsSb之类的源极材料的再生长。该源极材料将不会生长在被掩模层覆盖的诸区域之上。
方法400的步骤470是去除该掩模层。图8描绘根据本发明的实施例的在执行步骤470之后的TFET 500。
方法400的步骤480是形成栅绝缘层、源/漏触点以及栅电极。作为示例，栅绝缘层、源/漏触点以及栅电极可分别类似于栅绝缘层145和/或245、源触点/漏触点111、211/121、221以及栅区140和/或240(以上这些均在图1或2中示出)。步骤480和其它处理步骤的执行会产生与图2中所示的TFET 200类似的TFET。
方法400是构造根据本发明诸实施例的构造平面TFET的一种方法。许多其它方法及其变型当然也是可能的。现将描述这些另外方法之一。器件制造可以从在反应器中在缓冲层/衬底上生长未掺杂(或轻度掺杂)的InGaAs来开始。然后在该反应器中沉积晶格匹配的p型GaAsSb(与InGaAs以及InP晶格匹配)。一旦生长了GaAsSb层，则将该晶片从真空室移出并沉积SiN掩模。通过常规光刻技术形成源极台面，其中蚀刻执行直至未掺杂InGaAs体材料中某处。然后将该晶片送至反应器，然后再生长未掺杂的InGaAs。InGaAs不在SiN层上生长。在若干nm InGaAs之后，沉积n+InxGa1-xAs(x＝0.53)或应变InxGa1-xAs(x＞0.53)漏极。执行器件制造的余下步骤，以沉积栅氧化物、S/D以及栅极。
尽管已经参照特定实施例描述了本发明，但本领域的技术人员将理解可在不背离本发明的精神或范围的情况下作出各种改变。因此，本发明实施例的公开内容旨在说明本发明的范围，而非旨在限制。本发明的范围旨在应仅由所附权利要求所主张的范围来限制。例如，对于本领域普通技术人员，显而易见的是可在各个实施例中实现本文讨论的TFET和相关联的结构和方法，且这些实施例中的某些实施例的前述某些讨论不一定表示所有可能实施例的全部描述。
此外，参考具体实施例描述了好处、其它优点以及对问题的解决方案。但是，这些好处、优点、对问题的解决方案以及可使任何好处、优点或解决方案产生或变得更显著的任何元素不能被解释为任何或所有权利要求的关键的、必要的、或实质的特征或要素。
此外，如果实施例和/或限制有以下情况时，在专用原则下本文所公开的实施例和限制不专用于公众：(1)在权利要求中未明确要求的；且(2)其在等价原则下，权利要求中明确的元素和/或限制的可能等价物。
Claims (24)
1.一种隧道场效应晶体管，包括：
源区；
漏区；
在源区与漏区之间的沟道区；以及
毗邻沟道区的栅区，
其中：
源区包含第一化合物半导体，所述第一化合物半导体包括第一III族材料和第一V族材料；以及
沟道区包含第二化合物半导体，所述第二化合物半导体包括第二III族材料和第二V族材料。
2.如权利要求1所述的隧道场效应晶体管，其特征在于：
第二化合物半导体具有与第一化合物半导体的II型带排列。
3.如权利要求1所述的隧道场效应晶体管，其特征在于：
漏区包含具有位于其导带底部之上的电中性能级的材料。
4.如权利要求1所述的隧道场效应晶体管，其特征在于：
第一化合物半导体和第二化合物半导体彼此晶格匹配。
5.如权利要求1所述的隧道场效应晶体管，其特征在于：
第一化合物半导体是GaAs0.5Sb0.5；以及
第二化合物半导体是In0.53Ga0.47As。
6.如权利要求5所述的隧道场效应晶体管，其特征在于：
漏区包括第三化合物半导体；以及
第三化合物半导体是In0.53Ga0.47As。
7.如权利要求5所述的隧道场效应晶体管，其特征在于，还包括：
在源区与沟道区之间的Δ层。
8.如权利要求7所述的隧道场效应晶体管，其特征在于：
Δ层位于源区和沟道区的结处；
所述结是隧道场效应晶体管的隧道结；以及
所述Δ层包括降低隧道结处的价带偏移和带隙的至少一个的材料。
9.如权利要求8所述的隧道场效应晶体管，其特征在于：
所述Δ层包括GaAs0.08Sb0.92；以及
所述Δ层完全应变。
10.一种隧道场效应晶体管，包括：
衬底；
衬底上的源区；
衬底上的漏区；
在源区与漏区之间的沟道区；以及
毗邻沟道区的栅区，其中：
源区包含第一半导电材料；
沟道区包含第二半导电材料；以及
第二半导电材料呈现与第一半导电材料的II型带排列。
11.如权利要求10所述的隧道场效应晶体管，其特征在于：
源区和沟道区在衬底上垂直排列，以使整个源区在整个沟道区之上。
12.如权利要求10所述的隧道场效应晶体管，其特征在于：
源区和沟道区在衬底上水平地排列，以使源区的任何部分都不在整个沟道区之上，且沟道区的任何部分都不在整个源区之上。
13.如权利要求10所述的隧道场效应晶体管，其特征在于：
漏区包含具有位于其导带底部之上的电中性能级的材料；以及
第一半导电材料和第二半导电材料彼此晶格匹配。
14.如权利要求10所述的隧道场效应晶体管，其特征在于：
漏区包含第三半导电材料；
第一半导电材料是GaAs0.5Sb0.5；
第二半导电材料是In0.53Ga0.47As；以及
第三半导电材料是In0.53Ga0.47As。
15.如权利要求10所述的隧道场效应晶体管，其特征在于：
源区和沟道区的结包括隧道场效应晶体管的隧道结；
隧道场效应晶体管还包括位于隧道结处的Δ层；
所述Δ层包括降低隧道结处的价带偏移和带隙的材料；以及
所述Δ层完全应变。
16.如权利要求15所述的隧道场效应晶体管，其特征在于：
所述Δ层包括GaAs0.08Sb0.92。
17.一种制造隧道场效应晶体管的方法，所述方法包括：
提供衬底；
选择具有与第二半导电材料成II型带排列的第一半导电材料；
形成包含第一半导电材料的第一半导电区；
形成包含第二半导电材料的第二半导电区；
形成包含第三半导电材料的第三半导电区；
在至少第一半导电区的至少一部分上沉积栅绝缘层；
在栅绝缘层上形成栅电极；以及
形成用于隧道场效应晶体管的栅触点、源触点以及漏触点。
18.如权利要求17所述的方法，其特征在于：
第一半导电材料包括第一III族材料和第一V族材料；
第二半导电材料包括第二III族材料和第二V族材料；以及
第三半导电材料包括第三III族材料和第三V族材料。
19.如权利要求17所述的方法，其特征在于：
形成第三半导电区包括：选择具有位于其导带底部之上的电中性能级的半导电材料作为第三半导电材料，半导电材料。
20.如权利要求17所述的方法，其特征在于，还包括：
使第一半导电材料和第二半导电材料彼此晶格匹配。
21.如权利要求17所述的方法，其特征在于：
选择第一半导电材料包括选择GaAs0.5Sb0.5；
第二半导电材料包括In0.53Ga0.47As；以及
第三半导电材料包括In0.53Ga0.47As。
22.一种制造平面隧道场效应晶体管的方法，所述方法包括：
提供衬底；
在衬底上形成沟道区；
在沟道区上限定栅区；
注入第一掺杂剂种类以定义毗邻栅区的源区和漏区，并在漏区中形成漏极材料；
在栅区和沟道区上沉积掩模层，保持源区暴露；
在源区中形成源极材料；
去除掩模层；以及
形成栅绝缘层、源/漏触点以及栅电极，
其中：
源区和沟道区沿它们的毗邻边形成平面隧道场效应晶体管的隧道结。
23.如权利要求22所述的方法，其特征在于：
形成沟道区包括选择第一半导电材料来占据沟道区；
在源区中形成源极材料包括在源区中形成第二半导电材料；以及
第一半导电材料具有与第二半导电材料的II型带排列。
24.如权利要求23所述的方法，其特征在于：
形成沟道区包括生长In0.53Ga0.47As；
形成源极材料包括生长GaAs0.5Sb0.5；
形成漏极材料包括生长In0.53Ga0.47As。
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