CN105576033A - 基于InAs材料的铁电隧穿场效应晶体管及其制备方法 - Google Patents
基于InAs材料的铁电隧穿场效应晶体管及其制备方法 Download PDFInfo
- Publication number
- CN105576033A CN105576033A CN201610124244.XA CN201610124244A CN105576033A CN 105576033 A CN105576033 A CN 105576033A CN 201610124244 A CN201610124244 A CN 201610124244A CN 105576033 A CN105576033 A CN 105576033A
- Authority
- CN
- China
- Prior art keywords
- ferroelectric
- inas
- effect transistor
- raceway groove
- tunneling field
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000463 material Substances 0.000 title claims abstract description 57
- 229910000673 Indium arsenide Inorganic materials 0.000 title claims abstract description 56
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 title claims abstract description 56
- 230000005669 field effect Effects 0.000 title claims abstract description 41
- 230000005641 tunneling Effects 0.000 title claims abstract description 41
- 238000002360 preparation method Methods 0.000 title claims abstract description 22
- 238000009413 insulation Methods 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 238000000034 method Methods 0.000 claims description 37
- 238000000137 annealing Methods 0.000 claims description 17
- 239000002033 PVDF binder Substances 0.000 claims description 16
- 229920002981 polyvinylidene fluoride Polymers 0.000 claims description 16
- 238000001994 activation Methods 0.000 claims description 15
- 238000005516 engineering process Methods 0.000 claims description 15
- 230000008020 evaporation Effects 0.000 claims description 15
- 238000001704 evaporation Methods 0.000 claims description 15
- 238000005468 ion implantation Methods 0.000 claims description 15
- 239000007787 solid Substances 0.000 claims description 15
- 238000000603 solid-source molecular beam epitaxy Methods 0.000 claims description 15
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 11
- 238000002513 implantation Methods 0.000 claims description 11
- 238000001755 magnetron sputter deposition Methods 0.000 claims description 11
- 230000008569 process Effects 0.000 claims description 9
- 238000000231 atomic layer deposition Methods 0.000 claims description 7
- 238000004528 spin coating Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 14
- 238000000151 deposition Methods 0.000 description 7
- 230000008021 deposition Effects 0.000 description 7
- 230000010355 oscillation Effects 0.000 description 7
- ZWEHNKRNPOVVGH-UHFFFAOYSA-N 2-Butanone Chemical compound CCC(C)=O ZWEHNKRNPOVVGH-UHFFFAOYSA-N 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 3
- 239000013078 crystal Substances 0.000 description 2
- 238000002353 field-effect transistor method Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- CMIAIUZBKPLIOP-YZLZLFLDSA-N methyl (1r,4ar,4br,10ar)-7-(2-hydroperoxypropan-2-yl)-4a-methyl-2,3,4,4b,5,6,10,10a-octahydro-1h-phenanthrene-1-carboxylate Chemical compound C1=C(C(C)(C)OO)CC[C@@H]2[C@]3(C)CCC[C@@H](C(=O)OC)[C@H]3CC=C21 CMIAIUZBKPLIOP-YZLZLFLDSA-N 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 239000013557 residual solvent Substances 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6684—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a ferroelectric gate insulator
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Thin Film Transistor (AREA)
Abstract
一种基于InAs材料的铁电隧穿场效应晶体管及其制备方法，解决了现有隧穿场效应晶体管导通电流小和亚阈摆幅无法降低的问题。该铁电隧穿场效应晶体管包括：衬底1、源极2、沟道3、漏极4、绝缘电介质薄膜5、内部栅电极6、铁电栅介质层7、栅电极8。所述源极2、沟道3和漏极4，在衬底1上依次由下至上竖直分布；绝缘电介质薄膜5、内部栅电极6、铁电栅介质层7及栅电极8由内而外环绕覆盖在沟道3的四周。本发明在隧穿场效应晶体管的沟道中引入InAs材料，并在晶体管栅介质中加入了铁电材料，使得该晶体管具有亚阈摆幅小、开关速度高和功耗低的优点。
Description
技术领域
本发明属于电子技术领域，更进一步涉及微电子器件技术领域中的一种基于InAs材料的铁电隧穿场效应晶体管及其制备方法。本发明可用于高性能、低功耗大规模集成电路。
背景技术
随着集成电路的发展，芯片特征尺寸不断缩小，单个芯片上集成度随之提高，由此带来的功耗问题也愈发严重。据ITRS数据显示，特征尺寸缩小到32nm节点时，功耗会是预计趋势的8倍，即随着特征尺寸的逐步缩小，传统MOS器件就功耗方面将不能满足性能需求。除此之外，MOSFET尺寸的减小面临室温下亚阈摆幅最小为60mv/decade的限制。隧穿场效应晶体管(TFET，TunnelingField-EffectTransistor)采用带带隧穿(BTBT)的导通机制，通过栅电极来调制源极与沟道界面处隧穿结的势垒宽度，进而形成隧穿电流，从而突破传统MOSFET亚阈值斜率理论极限中热电势kT/q的限制，亚阈摆幅可以低于60mV/dec，具有相当广阔的应用前景。
华为技术有限公司在其拥有的专利技术“隧穿场效应晶体管及隧穿场效应晶体管的制备方法”(申请号：201410336815.7，公开号：104134695A)中公开了一种隧穿场效应晶体管，其包括：第一掺杂类型衬底；沟道，凸出设置于所述第一掺杂类型衬底中部；源区，设置于所述第一掺杂类型衬底上，且围绕所述沟道设置；外延层，设置于所述源区上，围绕所述沟道设置；栅介质层，设置于所述外延层上，且围绕所述沟道设置；栅极区，围绕设置于所述栅介质层上；以及漏区，设置在所述沟道远离所述衬底的端部。该专利技术实现了较高的驱动电流，陡直的亚阈值摆幅，较小的泄漏电流以及较高的芯片集成密度。但是其隧穿场效应晶体管没有实现晶体管外部工作电压的减小，导致晶体管功耗无法降低。
北京大学在其拥有的专利技术“一种隧穿场效应晶体管及制备方法”(申请号：201510173189.9，公开号：104810405A)中公开了一种隧穿场效应晶体管及制备方法，属于CMOS超大规模集成电路(VLSI)中场效应晶体管逻辑器件领域。该隧穿场效应晶体管的隧穿源区及沟道区沿器件垂直方向为异质结构，其中上层采用具有较宽禁带宽度半导体材料，中间层为具有较窄禁带宽度半导体材料，下层为较宽禁带宽度半导体衬底。该专利技术可以有效抑制器件转移特性中亚阈斜率退化现象，同时显著降低隧穿场效应晶体管的平均亚阈斜率，并保持了较陡直的最小亚阈斜率。但是其隧穿场效应晶体管无法获得较高的导通电流，在实际运用中驱动电流较小，不能满足高性能大规模集成电路的应用要求。
发明内容
本发明的目的在于针对上述隧穿场效应晶体管导通电流小、亚阈摆幅无法降低、开关速度慢的缺点，提供一种基于InAs材料的铁电遂穿场效应晶体管。该晶体管能够在不增大外部工作电压的同时提高内部栅压，有效抑制了亚阈值斜率退化，使亚阈摆幅远低于60mV/dec。同时，还增大了该晶体管的导通电流，使其在实际运用中具有较大的驱动电流。
为了实现上述目的，本发明的具体思路是：根据材料特征研究表明，Ⅲ-Ⅴ材料具有较高的电子迁移率，其中InAs材料作为Ⅲ-Ⅴ材料中的一员，其电子迁移率比Si材料的电子迁移率高一个数量级，采用InAs材料作为铁电场效应晶体管的沟道材料，在进一步提高晶体管导通电流的同时降低亚阈摆幅，从而提高晶体管的开关速度，并且降低其功耗。
本发明基于InAs材料的铁电隧穿场效应晶体管包括：包括：衬底、源极、沟道、漏极、绝缘电介质薄膜、内部栅电极、铁电栅介质层、栅电极；源极、沟道和漏极，在衬底上依次由下至上竖直分布，在源极与沟道之间形成隧穿结；绝缘电介质薄膜、内部栅电极、铁电栅介质层及栅电极由内而外环绕覆盖在沟道的四周。源极、沟道采用InAs材料，漏极采用In0.53Ga0.47As材料或InAs材料材料。
本发明基于InAs材料的铁电隧穿场效应晶体管的制备方法，包括如下步骤：
(1)制备源极：
利用低温固源分子束外延工艺，在衬底(1)上以固体In和As作为蒸发源，在200℃的条件下外延生长一层InAs层，采用离子注入工艺对生成的InAs层进行Te离子注入，形成N+型源极区，在400℃条件下对N+型源极区热退火5min，进行激活处理，得到源极(2)；
(2)制备沟道：
利用低温固源分子束外延工艺，在源极(2)上以固体In和As作为蒸发源，在200℃的条件下外延生长一层InAs层，采用离子注入工艺对生成的InAs层进行Te离子注入，形成N-型沟道，在400℃条件下对N-型沟道热退火5min，进行激活处理，得到沟道(3)；
(3)制备漏极：
利用低温固源分子束外延工艺，在沟道(2)上以固体In和As作为蒸发源，在200℃的条件下外延生长一层In0.53Ga0.47As，采用离子注入工艺对生成的In0.53Ga0.47As进行Si离子注入，形成P+型漏极区，在400℃条件下对P+型漏极区热退火5min，进行激活处理，得到漏极(4)；
(4)淀积HfO2层：
利用原子层淀积工艺，在步骤(2)生成的沟道(3)四周淀积HfO2，形成绝缘电介质薄膜(5)；
(5)淀积内部栅电极：
利用磁控溅射工艺，在绝缘电介质薄膜(5)四周淀积TiN，形成内部栅电极(6)；
(6)淀积PVDF铁电层：
利用旋涂工艺，在生成的内部栅电极(6)四周淀积一层PVDF铁电材料，形成铁电栅介质层(7)；
(7)淀积栅电极：
利用磁控溅射工艺，在铁电栅介质层(7)上淀积TiN，形成栅电极(8)，完成晶体管的制作。
与现有的技术相比，本发明具有如下优点：
第一，由于本发明在铁电隧穿场效应晶体管中引入了Ⅲ-Ⅴ族材料作为沟道材料，Ⅲ-Ⅴ族材料电子迁移率较高，提高了电子隧穿效率，从而增大了晶体管导通电流。克服了现有隧穿场效应晶体管导通电流较小的缺点，因而使得本发明基于InAs材料的铁电隧穿场效应晶体管具有更高的导通电流，减小了器件的延迟，在高性能大规模集成电路领域中具有广泛的应用前景。
第二，由于本发明在传统隧穿场效应晶体管中加入了铁电材料，应用了铁电材料的负电容效应，在不增加外部栅压的同时增大了内部栅压，结合电子迁移率更高的沟道材料，克服了现有技术中亚阈摆幅较大的缺点，因而使得本发明基于InAs材料的铁电隧穿场效应晶体管在较低工作电压的情况下，实现了更低的亚阈摆幅和更高的开关响应速度，对高灵敏度、低功耗开关器件的研究和制备提供了有力的理论依据。
附图说明
图1为本发明晶体管的剖面图；
图2为本发明制作方法的流程图；
图3为本发明制作方法步骤对应的结果图。
具体实施方式
下面结合附图对本发明做进一步的说明。
参照图1，本发明基于InAs材料的铁电隧穿场效应晶体管包括：衬底1、源极2、沟道3、漏极4、绝缘电介质薄膜5、内部栅电极6、铁电栅介质层7、栅电极8。所述源极2、沟道3和漏极4，在衬底1上依次由下至上竖直分布，在源极与沟道之间形成隧穿结。绝缘电介质薄膜5、内部栅电极6、铁电栅介质层7及栅电极8由内而外环绕覆盖在沟道3的四周。源极2、沟道3采用InAs材料，漏极4采用In0.53Ga0.47As材料或InAs材料。
参照图2，本发明基于InAs材料的铁电隧穿场效应晶体管的制备方法如下。
步骤1.制备源极。
利用低温固源分子束外延工艺，在衬底上以固体In和As作为蒸发源，在200℃的条件下外延生长一层厚度为60nm的InAs层，在生成的InAs层中注入能量为20KeV、剂量为1019cm-3的Te离子，形成N+型源极区，在400℃条件下对N+型源极区热退火5min，进行激活处理，得到源极。
步骤2.制备沟道。
利用低温固源分子束外延工艺，在源极上以固体In和As作为蒸发源，在200℃的条件下外延生长一层厚度为60nm的InAs层，在生成的InAs层中注入能量为20KeV、剂量为1015cm-3的Te离子，形成N-型源极区，在400℃条件下对N+型源极区热退火5min，进行激活处理，得到沟道。
步骤3.制备漏极。
利用低温固源分子束外延工艺，在沟道上以固体In和As作为蒸发源，在200℃的条件下外延生长一层厚度为60nm的In0.53Ga0.47As，在生成的In0.53Ga0.47As层中注入能量为20KeV、剂量为1019cm-3的Si离子，形成P+型漏极区，在400℃条件下对P+型漏极区热退火5min，进行激活处理，得到漏极。
步骤4.淀积HfO2层。
利用原子层淀积工艺，设置淀积温度为280℃，在步骤2生成的沟道四周淀积厚度为8nm的HfO2，形成绝缘电介质薄膜。
步骤5.淀积内部栅电极。
利用磁控溅射工艺，设置溅射温度为300℃，在绝缘电介质薄膜四周淀积厚度为50nm的TiN，形成内部栅电极。
步骤6.淀积PVDF铁电层。
利用旋涂工艺，在生成的内部栅电极四周淀积一层厚度为40nm的PVDF铁电材料，形成铁电栅介质层。
步骤7.淀积栅电极。
利用磁控溅射工艺，设置溅射温度为300℃，在铁电栅介质层上淀积厚度为80nm的TiN，形成栅电极，完成晶体管的制作。
下面通过改变漏极材料，分别选取In0.53Ga0.47As和InAs这两种材料，来形成同质结和异质结隧穿场效应晶体管的两个实施例，对本发明的制备方法做进一步的描述。
实施案例1：制作InAs材料的异质结铁电隧穿场效应晶体。
步骤1.制备源极。
利用低温固源分子束外延工艺，在衬底上以固体In和As作为蒸发源，在200℃的条件下外延生长一层厚度为60nm的InAs层，在生成的InAs层中注入能量为20KeV、剂量为1019cm-3的Te离子，形成N+型源极区，在400℃条件下对N+型源极区热退火5min，进行激活处理，得到源极。图3(a)为形成源极后的结果示意图。
步骤2.制备沟道。
利用低温固源分子束外延工艺，在源极上以固体In和As作为蒸发源，在200℃的条件下外延生长一层厚度为60nm的InAs层，在生成的InAs层中注入能量为20KeV、剂量为1015cm-3的Te离子，形成N-型源极区，在400℃条件下对N+型源极区热退火5min，进行激活处理，得到沟道。图3(b)为形成沟道后的结果示意图。
步骤3.制备漏极。
利用低温固源分子束外延工艺，在沟道上以固体In和As作为蒸发源，在200℃的条件下外延生长一层厚度为60nm的In0.53Ga0.47As，在生成的In0.53Ga0.47As层中注入能量为20KeV、剂量为1019cm-3的Si离子，形成P+型漏极区，在400℃条件下对P+型漏极区热退火5min，进行激活处理，得到漏极。图3(c)为形成P+型漏极后的结果示意图。
步骤4.淀积HfO2层。
利用原子层淀积工艺，在环境温度为280℃，压强为15hPa的条件下，在步骤2生成的沟道四周淀积厚度为8nm的HfO2，形成绝缘电介质薄膜。图3(d)为生长HfO2层后的结果示意图。
步骤5.淀积内部栅电极。
利用磁控溅射工艺，在温度为300℃，压强为0.32Pa，溅射功率为115W的条件下，在绝缘电介质薄膜四周淀积厚度为50nm的TiN，形成内部栅电极。图3(e)为淀积内部栅电极后的结果示意图。
步骤6.淀积PVDF铁电层。
利用旋涂工艺，以甲基乙基酮溶液为源制备40nm的PVDF铁电材料，并进行退火处理，去除界面残留溶剂并保证薄膜具有良好结晶特性。图3(f)为淀积PVDF铁电层后的结果示意图。
步骤7.淀积栅电极。
利用磁控溅射工艺，在温度为300℃，压强为0.32Pa，溅射功率为115W的条件下，在PVDF铁电层上生长80nm的TiN。图3(g)为淀积栅电极后的结果示意图。
实施案例2：制作InAs材料的同质结铁电隧穿场效应晶体。
步骤一.制备源极。
利用低温固源分子束外延工艺，在衬底上以固体In和As作为蒸发源，在200℃的条件下外延生长一层厚度为60nm的InAs层，在生成的InAs层中注入能量为20KeV、剂量为1019cm-3的Te离子，形成N+型源极区，在400℃条件下对N+型源极区热退火5min，进行激活处理，得到源极。图3(b)为形成源极后的结果示意图。
步骤二.制备沟道。
利用低温固源分子束外延工艺，在源极上以固体In和As作为蒸发源，在200℃的条件下外延生长一层厚度为60nm的InAs层，在生成的InAs层中注入能量为20KeV、剂量为1015cm-3的Te离子，形成N-型源极区，在400℃条件下对N-型源极区热退火5min，进行激活处理，得到沟道。图3(b)为形成沟道后的结果示意图。
步骤三.制备漏极。
利用低温固源分子束外延工艺，在沟道上以固体In和As作为蒸发源，在200℃的条件下外延生长一层厚度为60nm的InAs，在生成的InAs层中注入能量为20KeV、剂量为1019cm-3的Si离子，形成P+型漏极区，在400℃条件下对P+型漏极区热退火5min，进行激活处理，得到漏极。图3(c)为形成P+型漏极后的结果示意图。
步骤四.淀积HfO2层。
利用原子层淀积工艺，在环境温度为280℃，压强为15hPa的条件下，在步骤2生成的沟道四周淀积厚度为8nm的HfO2，形成绝缘电介质薄膜。图3(d)为生长HfO2层后的结果示意图。
步骤五.淀积内部栅电极。
利用磁控溅射工艺，在温度为300℃，压强为0.32Pa，溅射功率为115W的条件下，在绝缘电介质薄膜四周淀积50nm的TiN，形成内部栅电极。图3(e)为淀积内部栅电极后的结果示意图。
步骤六.淀积PVDF铁电层。
利用旋涂工艺，以甲基乙基酮溶液为源制备40nm的PVDF铁电材料，并进行退火处理，去除界面残留溶剂并保证薄膜具有良好结晶特性。图3(f)为淀积PVDF铁电层后的结果示意图。
步骤七.淀积栅电极。
利用磁控溅射工艺，在温度为300℃，压强为0.32Pa，溅射功率为115W的条件下，在PVDF铁电层上生长80nm的TiN。图3(g)为淀积栅电极后的结果示意图。
Claims (10)
1.一种基于InAs材料的铁电隧穿场效应晶体管，包括：衬底(1)、源极(2)、沟道(3)、漏极(4)、绝缘电介质薄膜(5)、内部栅电极(6)、铁电栅介质层(7)、栅电极(8)；所述源极(2)、沟道(3)和漏极(4)，在衬底(1)上依次由下至上竖直分布，在源极与沟道之间形成隧穿结；所述的绝缘电介质薄膜(5)、内部栅电极(6)、铁电栅介质层(7)及栅电极(8)由内而外环绕覆盖在沟道(3)的四周；其特征在于：所述的源极(2)、沟道(3)采用InAs材料，漏极(4)采用In0.53Ga0.47As材料或InAs材料。
2.根据权利要求1所述的基于InAs材料的铁电隧穿场效应晶体管，其特征在于，所述的铁电栅介质层(7)采用PVDF材料。
3.一种基于InAs材料的铁电隧穿场效应晶体管制备方法，包括如下步骤：
(1)制备源极：
利用低温固源分子束外延工艺，在衬底(1)上以固体In和As作为蒸发源，在200℃的条件下外延生长一层InAs层，采用离子注入工艺对生成的InAs层进行Te离子注入，形成N+型源极区，在400℃条件下对N+型源极区热退火5min，进行激活处理，得到源极(2)；
(2)制备沟道：
利用低温固源分子束外延工艺，在源极(2)上以固体In和As作为蒸发源，在200℃的条件下外延生长一层InAs层，采用离子注入工艺对生成的InAs层进行Te离子注入，形成N-型沟道，在400℃条件下对N-型沟道热退火5min，进行激活处理，得到沟道(3)；
(3)制备漏极：
利用低温固源分子束外延工艺，在沟道(2)上以固体In和As作为蒸发源，在200℃的条件下外延生长一层In0.53Ga0.47As，采用离子注入工艺对生成的In0.53Ga0.47As进行Si离子注入，形成P+型漏极区，在400℃条件下对P+型漏极区热退火5min，进行激活处理，得到漏极(4)；
(4)淀积HfO2层：
利用原子层淀积工艺，在步骤(2)生成的沟道(3)四周淀积HfO2，形成绝缘电介质薄膜(5)；
(5)淀积内部栅电极：
利用磁控溅射工艺，在绝缘电介质薄膜(5)四周淀积TiN，形成内部栅电极(6)；
(6)淀积PVDF铁电层：
利用旋涂工艺，在生成的内部栅电极(6)四周淀积一层PVDF铁电材料，形成铁电栅介质层(7)；
(7)淀积栅电极：
利用磁控溅射工艺，在铁电栅介质层(7)上淀积TiN，形成栅电极(8)，完成晶体管的制作。
4.根据权利要求3所述的基于InAs材料的铁电隧穿场效应晶体管制备方法，其特征在于，步骤(1)和步骤(2)中所述的InAs层的厚度均为60nm。
5.根据权利要求3所述的基于InAs材料的铁电隧穿场效应晶体管制备方法，其特征在于，步骤(1)所述的Te离子注入工艺条件为：能量20KeV、注入剂量为1019cm-3。
6.根据权利要求3所述的基于InAs材料的铁电隧穿场效应晶体管制备方法，其特征在于，步骤(2)所述的Te离子注入工艺条件为：能量20KeV、注入剂量为1015cm-3。
7.根据权利要求3所述的基于InAs材料的铁电隧穿场效应晶体管制备方法，其特征在于，步骤(3)所述的Si离子注入工艺条件为：能量为20KeV、剂量为1019cm-3。
8.根据权利要求3所述的基于InAs材料的铁电隧穿场效应晶体管制备方法，其特征在于，步骤(4)所述的原子层淀积工艺的温度为280℃；利用原子层淀积工艺淀积的HfO2厚度为8nm。
9.根据权利要求3所述的基于InAs材料的铁电隧穿场效应晶体管制备方法，其特征在于，步骤(6)所述的PVDF铁电材料的厚度为40nm。
10.根据权利要求3所述的基于InAs材料的铁电隧穿场效应晶体管制备方法，其特征在于，步骤(5)和步骤(7)所述的磁控溅射工艺的温度为300℃，TiN的厚度分别为50nm和80nm。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610124244.XA CN105576033A (zh) | 2016-03-04 | 2016-03-04 | 基于InAs材料的铁电隧穿场效应晶体管及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610124244.XA CN105576033A (zh) | 2016-03-04 | 2016-03-04 | 基于InAs材料的铁电隧穿场效应晶体管及其制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN105576033A true CN105576033A (zh) | 2016-05-11 |
Family
ID=55885963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610124244.XA Pending CN105576033A (zh) | 2016-03-04 | 2016-03-04 | 基于InAs材料的铁电隧穿场效应晶体管及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN105576033A (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112614888A (zh) * | 2020-12-16 | 2021-04-06 | 西安电子科技大学 | 基于横向肖特基源隧穿结的准垂直场效应晶体管及方法 |
| CN113675266A (zh) * | 2021-07-26 | 2021-11-19 | 西安电子科技大学 | 负电容l型栅隧穿场效应晶体管及其制备方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102272933A (zh) * | 2008-12-30 | 2011-12-07 | 英特尔公司 | 隧道场效应晶体管及其制造方法 |
| US8362604B2 (en) * | 2008-12-04 | 2013-01-29 | Ecole Polytechnique Federale De Lausanne (Epfl) | Ferroelectric tunnel FET switch and memory |
| US20150287802A1 (en) * | 2014-04-04 | 2015-10-08 | National Taiwan University | Tunnel mosfet with ferroelectric gate stack |
| CN104979403A (zh) * | 2015-05-20 | 2015-10-14 | 北京大学 | 导电沟道全包裹纳米线平面环栅场效应器件及其制备方法 |
-
2016
- 2016-03-04 CN CN201610124244.XA patent/CN105576033A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8362604B2 (en) * | 2008-12-04 | 2013-01-29 | Ecole Polytechnique Federale De Lausanne (Epfl) | Ferroelectric tunnel FET switch and memory |
| CN102272933A (zh) * | 2008-12-30 | 2011-12-07 | 英特尔公司 | 隧道场效应晶体管及其制造方法 |
| US20150287802A1 (en) * | 2014-04-04 | 2015-10-08 | National Taiwan University | Tunnel mosfet with ferroelectric gate stack |
| CN104979403A (zh) * | 2015-05-20 | 2015-10-14 | 北京大学 | 导电沟道全包裹纳米线平面环栅场效应器件及其制备方法 |
Non-Patent Citations (1)
| Title |
|---|
| GENQUAN HAN. ET AL: "Dual-Metal-Gate InAs Tunnel FET With Enhanced Turn-On Steepness and High ON-Current", 《IEEE TRANSACTIONS ON ELECTRON DEVICES》 * |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112614888A (zh) * | 2020-12-16 | 2021-04-06 | 西安电子科技大学 | 基于横向肖特基源隧穿结的准垂直场效应晶体管及方法 |
| CN113675266A (zh) * | 2021-07-26 | 2021-11-19 | 西安电子科技大学 | 负电容l型栅隧穿场效应晶体管及其制备方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN103094338B (zh) | 半导体器件及其制造方法 | |
| CN103311306A (zh) | 带有InAlP盖层的GeSn沟道金属氧化物半导体场效应晶体管 | |
| CN103579324B (zh) | 一种三面源隧穿场效应晶体管及其制备方法 | |
| CN103594376B (zh) | 一种结调制型隧穿场效应晶体管及其制备方法 | |
| CN102945861B (zh) | 条形栅调制型隧穿场效应晶体管及其制备方法 | |
| CN104617137A (zh) | 一种场效应器件及其制备方法 | |
| CN103560144B (zh) | 抑制隧穿晶体管泄漏电流的方法及相应的器件和制备方法 | |
| Wu et al. | A novel hetero-junction Tunnel-FET using Semiconducting silicide–Silicon contact and its scalability | |
| CN108091698B (zh) | 场效应晶体管、制造场效应晶体管的方法及电子器件 | |
| CN114512546A (zh) | 冷源肖特基晶体管及其制备工艺 | |
| CN105118858A (zh) | 纵向隧穿场效应晶体管 | |
| CN105576033A (zh) | 基于InAs材料的铁电隧穿场效应晶体管及其制备方法 | |
| CN104576721A (zh) | 一种具有电场集中效果增强开态电流的隧穿场效应晶体管 | |
| CN105047719A (zh) | 基于InAsN-GaAsSb材料的交错型异质结隧穿场效应晶体管 | |
| CN102364690B (zh) | 一种隧穿场效应晶体管及其制备方法 | |
| CN105633169A (zh) | 基于InAs材料的铁电场效应晶体管及其制备方法 | |
| CN105762178A (zh) | 基于GeSn材料的铁电场效应晶体管及其制备方法 | |
| Lim et al. | High-performance microwave-annealed indium-gallium-zinc oxide thin-film-transistors with buried conductive layers | |
| CN107833925B (zh) | 一种源漏阻变式双向开关场效应晶体管及其制造方法 | |
| CN103594519A (zh) | 一种隧穿场效应浮栅晶体管及其制造方法 | |
| CN104538442A (zh) | 一种隧穿场效应晶体管及其制作方法 | |
| CN103839829A (zh) | 具有SiGeSn沟道的鳍式场效应晶体管及其形成方法 | |
| CN105552127A (zh) | 基于GeSn材料的铁电隧穿场效应晶体管及其制备方法 | |
| CN105355660A (zh) | 一种隧穿场效应晶体管及其制造方法 | |
| CN112713195A (zh) | 一种高压vdmos器件及其制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20160511 |
|
| RJ01 | Rejection of invention patent application after publication |