KR101307191B1 - 터널 전계 효과 트랜지스터, 그 제조 방법 및 평면 터널 전계 효과 트랜지스터 제조 방법 - Google Patents
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Abstract
TFET는 소스 영역(110, 210), 드레인 영역(120, 220), 소스 영역과 드레인 영역 사이의 채널 영역(130, 230) 및 채널 영역에 인접한 게이트 영역(140, 240)을 포함한다. 소스 영역은 제 1 Ⅲ족 물질 및 제 1 V족 물질을 포함하는 제 1 화합물 반도체를 포함하고, 채널 영역은 제 2 Ⅲ족 물질 및 제 2 V족 물질을 포함하는 제 2 화합물 반도체를 포함한다. 드레인 영역은 제 3 Ⅲ족 물질 및 제 3 V족 물질을 포함하는 제 3 화합물 반도체를 포함할 수 있다.
Description
본 발명의 개시된 실시예는 일반적으로 터널 전계 효과 트랜지스터(tunnel field effect transistor)에 관한 것이고, 보다 구체적으로는 그러한 트랜지스터에서 사용될 수 있는 물질에 관한 것이다.
터널 전계 효과 트랜지스터, 또는 TFET는, 딥 서브-마이크론 마이크로프로세서 기술 노드들에서 발생하기 쉬운 트랜지스터 제조 및 동작에서의 특정 장애를 극복하기 위한 그의 잠재력에 대해 연구되는 장치이다. 다른 잠재적인 이점 중에서, TFET의 문턱값 전압(Vt)이 스케일링으로 채널 영역에서 도펀트의 별개의 성질에 의해 제한되지 않고, 서브-문턱값 스윙(sub-threshold swing) S이 60 millivolts/decade(mV/dec)보다 낮을 수 있기 때문에, TFET가, 예를 들면, 22 나노미터(nm)로의 스케일링을 가능하게 하도록 돕는다는 것이 예상된다. 결과적으로, 오프-상태 누설 전류(Ioff)는 기존의 상보형 금속-산화물 반도체(CMOS) 장치들의 것보다 상당히 감소될 수 있다. TFET는 또한 고속 스위칭 능력을 갖는다.
TFET 구조는 CMOS 트랜지스터의 구조에 가깝다. 2개의 형태의 TFET: n형(NTFET) 및 p형(PTFET)이 존재한다. 드레인 전류는 NTFET에 대한 게이트 전압(Vg)이 증가하면서 증가하고, PTFET에 대한 Vg가 감소하면서 증가한다. NTFET는 Vt보다 큰 게이트-소스 전압(Vgs)에 대해 스위치 온하는 반면에, PTFET는 Vt보다 낮은 Vgs에서 스위치 온한다. NTFET 내의 소스는 p-도핑되는 반면에 드레인은 n-도핑되고, PTFET 내의 소스는 n-도핑되는 반면에 드레인은 p-도핑된다. TFET는 오프 및 온 상태들 양자에서 지수 함수적으로 증가하고 온도에 독립적인 특성을 보여준다. 종래의 CMOS 장치와 달리, 서브-문턱값 스윙 S이 300K에서 60 mV/dec의 하한을 갖는 경우에, TFET에서 S는 온도에 독립적이다. 그 결과, 상술된 바와 같이, 오프-상태 누설이 상당히 감소될 수 있다. TFET 내의 문턱값 전압은 터널 접합의 소스 단부에서의 폭 및 높이에 의해 제어되고, 채널 도핑에 독립적이다. 터널 접합에서의 에너지 밴드 갭(energy band gap)은 터널 장벽 높이(tunnel barrier height)를 결정한다. 소스 및 채널 영역들 사이의 델타 층으로서 지칭되는 것의 도입이 소스 영역 물질에 관련하여 터널 접합에서의 가전자대 오프셋(valence band offset) 및 밴드 갭을 낮춘다는 것이 또한 입증되었다. 이것은 터널 장벽 높이를 감소시키고, 따라서 더 높은 터널링 확률을 유도한다.
도 1은 본 발명의 실시예에 따른 TFET의 단면도.
도 2는 본 발명의 또 다른 실시예에 따른 TFET의 단면도.
도 3은 본 발명의 실시예에 따른 TFET 제조 방법을 예시한 흐름도.
도 4는 본 발명의 실시예에 따른 평면 TFET 제조 방법을 예시한 흐름도.
도 5 내지 8은 본 발명의 실시예에 따른 평면 TFET 제조 프로세스의 다양한 스테이지들에서 평면 TFET의 단면도들.
도 2는 본 발명의 또 다른 실시예에 따른 TFET의 단면도.
도 3은 본 발명의 실시예에 따른 TFET 제조 방법을 예시한 흐름도.
도 4는 본 발명의 실시예에 따른 평면 TFET 제조 방법을 예시한 흐름도.
도 5 내지 8은 본 발명의 실시예에 따른 평면 TFET 제조 프로세스의 다양한 스테이지들에서 평면 TFET의 단면도들.
개시된 실시예는 첨부된 도면과 연관하여 취해진 다음의 상세한 설명을 판독함으로써 더 양호하게 이해될 것이다.
예시를 간략하고 명확히 하기 위해, 도면은 포괄적인 방식의 구조를 예시하고, 잘 알려진 특징 및 기술의 설명 및 세부 사항은 본 발명의 바람직한 실시예의 논의를 불필요하게 애매하게 하는 것을 회피하도록 생략될 수 있다. 또한, 도면 내의 요소들은 반드시 일정한 비율이 도시되지는 않는다. 예를 들면, 도면 내의 일부 요소의 크기는 본 발명의 실시예의 이해를 돕기 위해 다른 요소들에 비해 확대될 수 있다. 상이한 도면에서 동일한 참조 번호는 동일한 요소들을 나타내지만, 유사한 참조 번호가 유사한 요소를 반드시 나타내지는 않는다.
존재한다면, 상세한 설명 및 청구항들에서 용어, "제 1 ", "제 2", "제 3", "제 4" 등은 유사한 요소들을 구별하는데 사용되고, 특별히 순차적이거나 연대적 순서를 기술하는데 반드시 사용되지는 않는다. 그렇게 사용된 용어들은, 본원에 기재된 실시예가, 예를 들면, 예시되거나 본원에 기재된 것과 다른 시퀀스로 동작할 수 있도록 적절한 상황 하에서 상호 교환 가능하다는 것이 이해되어야 한다. 마찬가지로, 방법이 일련의 단계들을 포함하는 것으로 본원에 기재되면, 본원에 제공된 그러한 단계들의 순서가 반드시 그러한 단계들이 수행될 수 있는 순서가 아니며, 특정 언급된 단계들이 가능하게 생략될 수 있고, 본원에 기재되지 않은 다른 단계들이 상기 방법에 가능하게 부가될 수 있다. 또한, 용어, "구비", "포함", "가짐" 및 그의 임의의 변형은 비배타적인 포함을 커버하도록 의도되어, 요소들의 리스트를 포함하는 프로세스, 방법, 물품, 또는 장치가 반드시 이들 요소들로 제한되지 않고, 표현적으로 나열되지 않거나 그러한 프로세스, 방법, 물품, 또는 장치에 내재된 다른 요소들을 포함할 수 있다.
존재한다면, 상세한 설명 및 청구항 내의 용어, "좌", "우", "전", "후", "상부", "하부", "위", "아래" 등은 설명을 위해 사용되고, 반드시 영구적인 상대적 위치를 기술하기 위해 사용되지는 않는다. 그렇게 사용된 용어는, 본원에 기재된 본 발명의 실시예가, 예를 들면, 예시되거나 본원에 기재된 것과 다른 방향으로 동작할 수 있도록 적절한 상황 하에서 상호 교환 가능하다는 것이 이해되어야 한다. 본원에 사용된 용어, "결합"은 전기 또는 비전기적 방식으로 직접적으로 또는 간접적으로 접속된 것으로서 정의된다. 서로 "인접한" 것으로 기재된 물체는, 구문이 사용된 문맥에 대해 적절하게, 서로 물리적으로 접촉하고, 서로 가깝게 근접하거나 서로 동일한 일반 영역 내에 있는 것일 수 있다. 본원에서 "하나의 실시예에서"의 구문의 출연은 반드시 동일한 실시예를 모두 지칭하지는 않는다.
본 발명의 하나의 실시예에서, TFET는 소스 영역, 드레인 영역, 소스 영역과 드레인 영역 간의 채널 영역 및 채널 영역에 인접한 게이트 영역을 포함한다. 소스 영역은 제 1 Ⅲ족 물질 및 제 1 V족 물질을 포함하는 제 1 화합물 반도체를 포함하고, 채널 영역은 제 2 Ⅲ족 물질 및 제 2 V족 물질을 포함하는 제 2 화합물 반도체를 포함한다.
TFET 구조의 특정 잠재적인 이점이 상술되었다. 이들은 고속 스위칭 능력 및 장치 스케일링에 의해 Ioff에서의 감소를 가능하게 하는 서브 문턱값 스윙 S의 온도 독립성에 적어도 부분적으로 기인하여 종래의 CMOS 트랜지스터의 스케일링 한계를 극복하는 잠재력을 포함하고 있다. 그러나, 기존의 TFET는 터널링 전류 밀도를 강화하기 위해 소스 및 드레인 영역에서 높은 도핑 농도를 요구하고, 이는 소스 및 드레인 영역의 가능한 비정질화(amorphosization)를 유도한다. 이하에 설명되는 바와 같이, 본 발명의 실시예는, 주입 유도 손상(implantation-induced damage)을 제거하는 용이하게 구현된 Ⅲ-V-기반 물질을 활용하는 실행 가능한 TFET 제조 프로세스를 제안한다.
더욱 상세하게, 본 발명의 실시예는 TFET를 제조하기 위해 타입-Ⅱ 밴드 오프셋, 표면 상태로 인한 전도대에서 페르미 준위 고정(Fermi level pinning) 및 Ⅲ-V 반도체의 결정성 재성장 특성을 활용한다. 본 발명의 다양한 실시예에 따른 TFET의 특성은 Ⅲ-V 층 스택을 갖는 평면 또는 수직 TFET, 인접층들 간의 타입-Ⅱ 밴드 정렬을 갖는 에피택셜 구성요소로서 다중층 스택, 전도대에서 통상적으로 고정되는 물질의 드레인(예를 들면, n+ 영역) 및 고에너지 주입에 반대되는 소스 및 드레인의 인-시츄 도핑(in-situ doping)을 포함할 수 있다.
이제 도면을 참조하여, 도 1은 본 발명의 실시예에 따른 TFET(100)의 단면도이다. 도 1에 예시된 바와 같이, TFET(100)는 소스 영역(110) 및 기판(도시되지 않음) 상에 형성된 드레인 영역(120), 소스 영역(110)과 드레인 영역(120) 간의 채널 영역(130) 및 채널 영역(130)에 인접한 게이트 영역(140)을 포함한다. 게이트 절연체(145)는 게이트 영역(140) 및 소스, 채널 및 드레인 영역을 서로로부터 전기적으로 분리한다. 하나의 실시예에서, 게이트 영역(140)은 금속 게이트 전극을 포함하고, 게이트 절연체(145)는 하이-k 유전체이다. 또 다른 실시예에서, 게이트 영역(140)은 폴리실리콘 게이트 전극을 포함하고, 게이트 절연체(145)는 산화물 물질이다.
소스 콘택트(111)는 전압이 소스 영역(110)에 인가되도록 허용하고, 유사한 접촉은 드레인 영역(120) 및 게이트 영역(140), 즉, 드레인 콘택트(121) 및 게이트 콘택트(141)에 각각 연관된다. 스페이서(150)는 게이트 영역(140) 및 게이트 절연체(145)를 덮는다.
소스-채널 인터페이스에서 증가된 도핑 레벨에 대해, 델타 층이 도입될 수 있다. 예시된 실시예에서, TFET(100)는 소스 영역(110) 및 채널 영역(130) 사이에 위치된 델타 층(160)을 더 포함한다. 따라서, 델타 층(160)의 일부는 TFET(100)의 터널링 접합(170)에 위치된다. 델타 층(160)은 터널링 접합(170)(도시된 바와 같이, 채널 영역(130)의 단부에 위치됨)에서 가전자대 오프셋 및 밴드 갭 중 적어도 하나를 낮추는 물질을 포함한다. 상술된 바와 같이, 더 낮은 가전자대 오프셋 및 더 낮은 밴드 갭은 터널링 장벽 높이를 감소시키고, 터널링 확률을 증가시킨다. 특정 실시예에서, 델타 층(170)은 GaAs0.08Sb0.92를 포함한다. 동일하거나 다른 실시예에서, 델타 층(170)은 완전히 스트레인되게(strained) 성장되고, 즉, 델타 층이 임계 층 두께를 초과하지 않도록 성장된다.
소스 영역(110)은 제 1 Ⅲ족 물질 및 제 1 V족 물질을 포함하는 제 1 화합물 반도체를 포함한다. 채널 영역(130)은 제 2 Ⅲ족 물질 및 제 2 V족 물질을 포함하는 제 2 화합물 반도체를 포함한다. 이들 물질은, 소스, 채널 및 드레인 영역이 동일한 물질인 동종 접합(homojunction), 또는 소스, 채널 및 드레인 영역이 적어도 2 개의 상이한 물질인 이종 접합(heterojunction)을 생성하도록 조합될 수 있다.
본 발명의 하나의 실시예에 따라, 제 2 화합물 반도체는 제 1 화합물 반도체와 타입-Ⅱ 밴드 정렬을 갖는다. 당분야에 알려진 바와 같이, 이것은, 밴드 오프셋이 소스 영역의 가전자대가 채널 영역의 밴드 갭에서 떨어지는 반면에, 소스 영역의 전도대가 채널 영역의 전도대보다 높게 된다는 것을 의미한다. 따라서, 채널 영역의 유효 밴드 갭이 더 감소되고, 터널링 확률이 개선되고, 높은 소스 도핑을 가질 필요성이 인-시츄 도핑의 다소 낮은 농도를 위해 제거된다. 소스 물질 증착 동안의 인-시츄 도핑은 표준 기술에 따라 용이하게 구현될 수 있다. 동일하거나 다른 실시예에서, 제 1 화합물 반도체 및 제 2 화합물 반도체는 서로에 대해 격자 매칭된다. 상기 특성을 나타내는 물질의 예가 이하에 제공된다.
밴드 오프셋이 페르미 준위를 정렬시키기 위해 대역을 이동하기에 용이하도록 되기 때문에, 상술된 바와 같이, 상당히 낮은 도핑이 요구된다. 소스/드레인 영역에서의 도핑은 1 x 1016 cm-3 범위만큼 낮을 수 있다. 또한, 상술된 바와 같이, 이것은 인-시츄 도핑이 충분하도록 허용하고, 소스 및 드레인 영역의 비정질화의 가능성을 갖는 주입을 채용할 필요성을 제거한다.
특정 실시예에서, 드레인 영역(120)(NTFET 내의)은 그의 전도대의 하부 위에 놓이는 전하 중성 레벨(charge neutrality level)을 갖는 물질을 포함한다. 이것은, 그의 페르미 준위 고정 위치가 전도대 내에 있고, 즉, 그가 진성 반도체라는 것을 의미한다. 전도대에서 고정되는 층들을 도입하는 것은 드레인에서 고농도 도핑에 대한 필요성을 약화시키거나 제거할 수 있다. 하나의 실시예에서, 드레인 영역(120)의 물질은 InAs, InN 등과 같은 제 3 화합물 반도체를 포함한다(상기 논의는 또한 PTFET의 소스 영역에 적용됨). 특정 실시예에서, In0 .53Ga0 .47As는 제 3 화합물 반도체, 즉, NTFET의 드레인 영역에서 사용될 수 있는 반면에, GaAs0 .5Sb0 .5 및 In0.53Ga0.47As는 NTFET의 제 1 및 제 2 화합물 반도체, 즉, 소스 및 채널 영역에서 각각 사용될 수 있다.
다양한 물질들 및 물질의 조합은 상술된 속성을 나타내고, 본 발명의 실시예에서 사용될 수 있다. 이들 중 일부가 상술되었고, 이후에 반복된다. 예를 들면, 격자 매칭된 동종 접합에서, InAs, InxGa1 - xAs(x≥0.53), InSb, InN, InAsSb 및 InGaN와 같은 낮은 유효 질량을 갖는 협밴드 갭 물질이 사용될 수 있고, 여기서 In은 인듐이고, As는 비소이고, Ga는 갈륨이고, Sb는 안티몬이고, N은 질소이다. 격자 매칭 및 미스매칭된 이종 접합에서, 가능한 NTFET 물질은 소스(또는, 이전 단락에서, 제 1 화합물 반도체)에 대해 GaAs0 .5Sb0 .5, 채널(또는 이전 단락에서, 제 2 화합물 반도체)에 대해 In0 .53Ga0 .47As(또는 In0 .53GaAs) 및 드레인에 대해 x≥0.53에서 InxGa1-xAs(또는 In0 .53GaAs)를 포함한다. 더욱 일반적으로, 소스, 채널 및 드레인 물질은 각각 GaSb, InGaAsSb 및 InAs, 또는 GaSb, InAs 및 InAs일 수 있다. 타입-Ⅱ 밴드 오프셋을 갖는 격자 매칭 및 미스매칭된 이종 접합에서, 소스, 채널 및 드레인 영역에 GaAs0 .5Sb0 .5, In0 .53GaAs 및 In0 .53GaAs가 각각 사용될 수 있다. GaAs0.5Sb0.5 및 In0 .53Ga0 .47As 층 또한 타입-Ⅱ 밴드 오프셋을 가질 수 있다. 델타 층을 갖는 실시예에서, 상술된 바와 같이, 델타 층은 GaAs0 .08Sb0 .92를 포함할 수 있다.
동종 접합이 고려되는 경우에 층 두께가 임계적이지 않지만, 이종 접합에서 아래에 놓이는 격자-미스매칭된 층 상에 층을 성장시킬 때 관찰되어야 하는 임계 층 두께 제한이 존재한다는 것을 유의해야 한다. 당분야에 알려진 바와 같이, 임계층 두께가 초과되면, 성장되는 층 내에 결함이 형성될 수 있다.
충격 이온화(impact ionization)는 p+소스로부터 인입하는 터널링 전자의 주입에 의해 발생된다. 터널링 전류 및 충격 이온화는 게이트 전압에 의존한다. 어떠한 게이트 전압도 없이, 채널에서의 전계는 작다. 상기 제안된 구조에서 제안된 밴드 오프셋으로 인해, 채널의 전계가 증가될 때, 그러한 구조의 진성(저농도 도핑된) 영역(채널 영역)에서 아발란치 항복(avalanche breakdown)의 기회가 낮을 수 있다.
다른 TFET 구성이 또한 가능하다. 예를 들면, 소스 영역(110) 및 드레인 영역(120)의 위치는 TFET(100)에서 스위칭될 수 있어, 드레인 영역(120)이 채널 영역(130) 상에 있을 수 있고, 소스 영역(110)이 아래에 있을 수 있다. TFET(100)의 이러한 예시된 실시예는, 소스, 채널 및 드레인 영역이 서로에 대해 수직으로 배열되기 때문에 소위 수직 TFET 구조로 불리는 수직 TFET(또는 간단히, "수직 TFET")의 예이다. 또한, 소스, 채널 및 드레인 영역이 서로에 대해 수평으로 배열되는 평면(또는 수평) TFET가 또한 가능하다. 평면 TFET 구조의 예가 도 2에 도시되고, 도 2는 본 발명의 실시예에 따른 TFET(200)의 단면도이다. 이들 교번 TFET 구성 각각은, 그들이 특성을 공유하고 TFET(100)에 대해 개시된 이점을 나타내도록 제조될 수 있다.
터널링 접합에서의 장벽 높이가 동종 접합 Si TFET 내의 소스 단부에서 더 작은 밴드 갭 화합물 반도체(예를 들면, SiGe)의 도입에 의해 감소될 수 있다는 것을 볼 수 있다. InAs, InAsSb 및 InSb와 같은 저밴드 갭 물질은 실리콘의 것보다 훨씬 작은 유효 질량(m*) 및 밴드 갭 에너지(Eg)를 갖고, 따라서 예측되는 터널링 전류가 실리콘으로 가능한 것보다 훨씬 더 크게 된다.
도 2에 예시된 바와 같이, TFET(200)는 기판(205), 기판(205) 내의 소스 영역(210) 및 드레인 영역(220) 및 소스 영역(210)과 드레인 영역(220) 사이의 채널 영역(230) 및 게이트 절연체(245)에 의해 기판(205)과 분리되는 게이트 영역(240)을 포함한다. 소스 영역(110), 드레인 영역(120) 및 게이트 영역(140)은 소스 콘택트(211), 드레인 콘택트(221) 및 게이트 콘택트(241)에 의해 각각 접촉된다. 기판(205)이 저농도 n-도핑되고, 소스 영역(210)이 p-도핑되고, 드레인 영역(220)이 n-도핑되면, TFET(200)는 NTFET가 된다. 대신에 드레인 영역(220)이 n-도핑되고, 소스 영역(210)이 p-도핑되면, TFET(200)는 PTFET가 된다. 이러한 경우에, 소스 영역(110) 및 드레인 영역(120)은 기판(205) 내의 p-웰(도시되지 않음) 내에 놓일 수 있다. 양자의 경우에, 터널링 접합은 소스 영역 최근방 채널 영역의 단부에 위치된다.
도 3은 본 발명의 실시예에 따른 TFET 제조 방법(300)을 예시하는 흐름도이다. 예로서, 방법(300)은 도 1 및 도 2에 각각 도시된 TFET(100) 또는 TFET(200)과 유사한 TFET를 형성할 수 있다. 방법(300)에서 많은 단계들은 당분야에 잘 알려진 기술에 따라 성취될 수 있다. 이러한 경우에, 그러한 기술의 세부 사항은 상세히(또는 전혀) 기재되지 않는다.
방법(300)의 단계(310)는 기판을 제공하는 것이다. 예로서, 기판은 도 2에 도시된 기판(205)과 유사할 수 있다.
방법(300)의 단계(320)는 제 2 반도체 물질과 타입-Ⅱ 밴드 정렬을 갖는 제 1 반도체 물질을 선택하는 것이다. 하나의 실시예에서, 제 1 반도체 물질은 제 1 Ⅲ족 물질 및 제 1 V족 물질을 포함한다. 특정 실시예에서, 제 1 반도체 물질은 GaAs0.5Sb0.5를 포함한다.
방법(300)의 단계(330)는 제 1 반도체 물질을 포함하는 제 1 반도체 영역을 형성하는 것이다. 예로서, 제 1 반도체 영역은 도 1 및 도 2에 각각 도시된 소스 영역(110) 또는 소스 영역(210)과 유사할 수 있다.
방법(300)의 단계(340)는 제 2 반도체 물질을 포함하는 제 2 반도체 영역을 형성하는 것이다. 예로서, 제 2 반도체 영역은 도 1 및 도 2에 각각 도시된 채널 영역(130) 또는 채널 영역(230)과 유사할 수 있다. 하나의 실시예에서, 제 2 반도체 물질은 제 2 Ⅲ족 물질 및 제 2 V족 물질을 포함한다. 제 2 Ⅲ족 물질은 제 1 Ⅲ족 물질과 동일하거나 상이할 수 있다. 마찬가지로, 제 2 V족 물질은 제 1 V족 물질과 동일하거나 상이할 수 있다. 하나의 실시예에서, 단계(330), 단계(340), 또는 다른 단계는 서로에 제 1 화합물 반도체 및 제 2 화합물 반도체를 격자 매칭시키는 것을 포함한다. 특정 실시예에서, 제 2 반도체 물질은 In0 .53Ga0 .47As를 포함한다.
방법(300)의 단계(350)는 제 3 반도체 물질을 포함하는 제 3 반도체 영역을 형성하는 것이다. 예로서, 제 3 반도체 영역은 도 1 및 도 2에 각각 도시된 드레인 영역(120) 또는 드레인 영역(220)과 유사할 수 있다. 하나의 실시예에서, 제 3 반도체 물질은 제 3 Ⅲ족 물질 및 제 3 V족 물질을 포함한다. 제 3 Ⅲ족 물질은 상기 제 2 및/또는 제 1 Ⅲ족 물질과 동일하거나 상이할 수 있다. 마찬가지로, 제 3 V족 물질은 제 2 및/또는 제 1 V족 물질과 동일하거나 상이할 수 있다. 하나의 실시예에서, 단계(350)는 반도체 물질의 전도대의 하부 상에 놓이는 전하 중성 레벨을 갖는 반도체 물질을 반도체 물질로서 선택하는 것을 포함한다. 특정 실시예에서, 제 3 반도체 물질은 In0 .53Ga0 .47As를 포함한다.
방법(300)의 단계(360)는 적어도 제 1 반도체 영역의 적어도 일부 위에 게이트 절연체를 증착시키는 것이다. 예로서, 게이트 절연체는 도 1 및 도 2에 각각 도시된 게이트 절연체(145) 또는 게이트 절연체(245)와 유사할 수 있다.
방법(300)의 단계(370)는 게이트 절연체 위에 게이트 전극을 형성하는 것이다. 예로서, 게이트 전극은 도 1 및 도 2에 각각 도시된 게이트 영역(140) 또는 게이트 영역(240)과 유사할 수 있다.
방법(300)의 단계(380)는 TFET에 대한 게이트 콘택트, 소스 콘택트 및 드레인 콘택트를 형성하는 것이다.
도 4는 본 발명의 실시예에 따른 평면 TFET 제조 방법(400)을 예시한 흐름도이다. 예로서, 방법(400)은 도 2에 도시된 TFET(200)과 유사한 TFET를 형성할 수 있다. 방법(400)은 또한 도 5 내지 도 8에 예시되고 후술되는 TFET(500)를 형성할 수 있고, 도 5 내지 도 8은 본 발명의 실시예에 따른 TFET 제조 프로세스의 다양한 스테이지에서 TFET(500)의 단면도이다. 방법(400)의 많은 단계는 당분야에 잘 알려진 기술에 따라 성취될 수 있다. 이러한 경우에, 그러한 기술의 세부 사항은 상세히(또는 전혀) 기재되지 않는다. 평면 TFET 설계는 수직 TFET 설계의 특성일 수 있는 소스/게이트 또는 드레인 오버랩 커패시턴스를 구분하는데 사용될 수 있다.
방법(400)의 단계(410)는 기판을 제공하는 것이다. 예로서, 기판은 도 2에 도시된 기판(205)과 유사할 수 있다.
방법(400)의 단계(420)는 기판 위에 채널 영역을 형성하는 것이다. 예로서, 채널 영역은 도 2에 도시된 채널 영역(230)과 유사할 수 있다. 또 다른 예로서, 채널 영역은 도 5에 먼저 도시된 채널 영역(530)과 유사할 수 있다. 하나의 실시예에서, 단계(420)는 채널 영역을 차지하는 제 1 반도체 물질을 선택하는 것을 포함하고, 제 1 반도체 물질은 단계(460)에서 도입될 제 2 반도체 물질과 타입-Ⅱ 밴드 정렬을 갖는다. 특정 실시예에서, 단계(420)는 In0 .53Ga0 .47As를 성장시키는 것을 포함한다.
방법(400)의 단계(430)는 채널 영역 위에 게이트 영역을 정의하는 것이다. 예로서, 게이트 영역은 도 2에 도시된 게이트 영역(240)과 유사할 수 있다. 또 다른 예로서, 게이트 영역은 도 5에 먼저 도시된 게이트 영역(540)과 유사할 수 있다. 하나의 실시예에서, 단계(430)는 하이-k 또는 다른 게이트 절연체(가령, 도 5에 도시된 바와 같은 게이트 절연체(545)) 및 게이트 금속(가령, 도 5에 도시된 게이트 금속(546))을 증착시키고(나중에 제거), 희생 게이트를 정의하기 위해 이들을 패터닝하는 것을 포함한다.
방법(400)의 단계(440)는, 게이트 영역에 인접한 소스 영역 및 드레인 영역을 정의하고 드레인 영역에 드레인 물질을 형성하기 위해 제 1 도펀트 종(dopant species)을 주입 및 활성화하는 것이다. 소스 영역 및 채널 영역은 그들의 인접한 측면을 따라 평면 TFET의 터널링 접합을 형성한다. 제 1 도펀트 종은, 아마도 단계(450)(후술됨)가 뒤따르는 단계(440)의 일부로서 또는 방법(400)의 상이한 스테이지에서, 당분야에 알려진 기술에 따른 어닐링 프로세스에 의해 활성화될 수 있다. 예로서, 소스 영역 및 드레인 영역은 도 1 및 도 2에 각각 도시된 소스 영역들(110 및 210) 및 드레인 영역들(120 및 220)과 유사할 수 있다. 단계(440)의 주입은 도 5에 도시되고, 화살표는 n-형 또는 p형 주입 이벤트를 나타낸다. 하나의 실시예에서, 단계(440)는 소스 영역 및 드레인 영역에 도핑 종(예를 들면, n+)을 주입하고, 후속 p+ 주입을 위해 소스 영역을 개방시키기 위해 소스 영역을 나중에 에칭하는 것을 포함한다. 비정질화된 InGaAs는, 예를 들면, 에피택셜 막과 비교하여 선택적으로 에칭되어, 소스 영역이 에칭 전에 고에너지 이온 주입에 의해 비정질화되면 이러한 프로세스에 도움이 될 수 있다.
다양한 실시예에서, 상술된 바와 같이, 채널 영역 및 드레인 영역은 동일한 반도체 물질을 포함하여, 채널 영역이, 예를 들면, 도핑되지 않거나 저농도 도핑된 In0.53Ga0.47As를 포함하는 경우에, 단계(440) 다음에 드레인 영역은 더 높은 고농도 도핑된 In0.53Ga0.47As를 포함할 수 있다. 도 6은 본 발명의 하나의 실시예에 따른 단계(440)의 결과를 예시한다. 예로서, 단계(440)에 의해 정의된 소스 영역은 도 6에 도시된 소스 영역(610)과 유사할 수 있고, 단계(440)에 의해 정의된 드레인 영역은 도 6에 또한 도시된 드레인 영역(620)과 유사할 수 있다.
방법(400)의 단계(450)는 게이트 영역 및 채널 영역 위에 마스크 층을 증착시키고, 소스 영역이 노출되도록 하는 것이다. 예로서, 마스크 층은 도 7에 도시된 마스크 층과 유사할 수 있다. 하나의 실시예에서, 마스크 층(701)은 질화 규소(SiN)를 포함할 수 있다. 하나의 실시예에서, 단계(450)는 희생 게이트의 제거에 선행되고, 도핑된 영역의 주입 활성화 어닐이 뒤따를 수 있다. 도 7에서, 예를 들면, 주입된 물질은 소스 영역(610)으로부터 제거되고, 마스크 층(701)은 소스 영역(610) 상에서 연장되지 않는다.
방법(400)의 단계(460)는 소스 영역에 소스 물질을 형성하는 것이다. 하나의 실시예에서, 단계(460)는 제 1 반도체 물질(단계(420)에서 도입됨)과 타입-Ⅱ 밴드 정렬을 갖는 제 2 반도체 물질을 소스 영역을 형성하는 것을 포함한다. 특정 실시예에서, 단계(460)는 GaAs0 .5Sb0 .5를 성장시키는 것을 포함한다. 예로서, 단계(460)는, 인-시츄 p-도핑된 GaAsSb와 같은 소스 물질의 재성장이 뒤따르는 수 nm의 제 1 반도체 물질(예를 들면, InGaAs)의 인-시츄 재성장을 포함할 수 있다. 소스 물질은 마스크 층에 의해 커버되는 영역 상에서 성장하지 않을 것이다.
방법(400)의 단계(470)는 마스크 층을 제거하는 것이다. 도 8은 본 발명의 실시예에 따른 단계(470)의 수행 다음의 TFET(500)를 도시한다.
방법(400)의 단계(480)는 게이트 절연체, 소스/드레인 콘택트 및 게이트 전극을 형성하는 것이다. 예로서, 게이트 절연체, 소스/드레인 콘택트 및 게이트 전극은 도 1 및 도 2에 도시된 게이트 절연체(145 및/또는 245), 소스 콘택트/드레인 콘택트(111, 211/121, 221) 및 게이트 영역(140 및/또는 240) 각각과 유사할 수 있다. 단계(480) 및 다른 프로세싱 단계의 수행은 도 2에 도시된 TFET(200)를 조립한 TFET를 생성할 수 있다.
방법(400)은 본 발명의 실시예에 따라 평면 TFET을 구성하는 하나의 방법이다. 물론, 많은 다른 방법들 및 수정들이 가능하다. 이들 부가적인 방법들 중 하나가 이제 기재될 것이다. 장치 제조는 반응기 내에서 버퍼 층/기판 상의 도핑되지 않은(또는 저농도 도핑된) InGaAs의 성장으로 시작할 수 있다. 격자-매칭된 p-형 GaAsSb(InGaAs 및 InP에 격자 매칭됨)은 반응기에서 증착된다. GaAsSb 층이 성장하면, 웨이퍼는 진공 챔버로부터 제거되고, SiN 마스크가 증착된다. 소스 메사(source mesa)는 종래의 리소그래피에 의해 형성되고, 에칭은 대부분의 도핑되지 않은 InGaAs 내의 어딘가에까지 수행된다. 그후, 웨이퍼는 반응기로 전송되고, 도핑되지 않은 InGaAs의 재성장이 뒤따른다. SiN 층 상의 InGaAs의 성장은 없다. 수 nm의 InGaAs 후에, n+InxGa1-xAs(x=0.53) 또는 스트레인된 InxGa1-xAs(x>0.53) 드레인이 증착된다. 장치 제조의 나머지는 게이트 산화물, S/D 및 게이트를 증착시키도록 수행된다.
본 발명이 특정 실시예를 참조하여 기재되었지만, 본 발명의 사상 및 범위를 벗어나지 않고, 다양한 변경이 이루어질 수 있다는 것이 당업자에게 이해될 것이다. 따라서, 본 발명의 실시예의 개시는 본 발명의 범위를 예시하도록 의도되고, 제한하려고 의도되지 않는다. 본 발명의 범위가 첨부된 청구항들에 의해 요구된 범위만으로 제한되어야 한다는 것은 의도된 것이다. 예를 들면, 본원에서 논의된 TFET 및 관련 구조 및 방법이 다양한 실시예에서 구현될 수 있고, 이러한 실시예들 중 임의의 실시예의 상기 논의가 반드시 모든 가능한 실시예의 완벽한 설명을 제시하지는 않는다는 것이 당업자에게 명백할 것이다.
또한, 이익, 다른 이점 및 문제점에 대한 해결책은 특정 실시예에 관련하여 기재되었다. 그러나, 이러한 이익, 이점, 문제점에 대한 해결책 및 임의의 이익, 이점, 또는 해결책이 발생하거나 더욱 표명되도록 할 수 있는 임의의 요소 또는 요소들은 임의의 청구항 또는 모든 청구항의 임계적이고, 요구되거나 필수적인 특징 또는 요소들로서 구성되어서는 안 된다.
또한, 본원에 개시된 실시예 및 제한은, 실시예 및 제한이 (1) 청구항에 표현적으로 청구되지 않거나 (2) 동등물의 원칙하에서 청구항에서 잠재적으로 표현 요소 및/또는 제한의 동등물이면, 헌납의 원칙하에서 공공에 헌납되지 않는다.
Claims (24)
- 터널 전계 효과 트랜지스터로서,
소스 영역과,
드레인 영역과,
상기 소스 영역과 상기 드레인 영역 사이의 채널 영역과,
상기 채널 영역에 인접한 게이트 영역을 포함하되,
상기 소스 영역은 제 1 Ⅲ족 물질 및 제 1 V족 물질을 포함하는 제 1 화합물 반도체를 포함하고,
상기 채널 영역은 제 2 Ⅲ족 물질 및 제 2 V족 물질을 포함하는 제 2 화합물 반도체를 포함하고,
상기 드레인 영역은 물질 - 상기 물질은 상기 물질의 전도대(conduction band)의 바닥 위의 전하 중성 레벨(charge neutrality level)을 가짐 - 을 포함하는
터널 전계 효과 트랜지스터.
- 제 1 항에 있어서,
상기 제 2 화합물 반도체는 상기 제 1 화합물 반도체와 타입-Ⅱ 밴드 정렬(band alignment)을 갖는
터널 전계 효과 트랜지스터.
- 삭제
- 제 1 항에 있어서,
상기 제 1 화합물 반도체 및 상기 제 2 화합물 반도체는 서로 격자 매칭되는
터널 전계 효과 트랜지스터.
- 제 1 항에 있어서,
상기 제 1 화합물 반도체는 GaAs0 .5Sb0 .5이고,
상기 제 2 화합물 반도체는 In0 .53Ga0 .47As인
터널 전계 효과 트랜지스터.
- 제 5 항에 있어서,
상기 드레인 영역은 제 3 화합물 반도체를 포함하고,
상기 제 3 화합물 반도체는 In0 .53Ga0 .47As인
터널 전계 효과 트랜지스터.
- 제 5 항에 있어서,
상기 소스 영역과 상기 채널 영역 사이의 델타 층을 더 포함하는
터널 전계 효과 트랜지스터.
- 제 7 항에 있어서,
상기 델타 층은 상기 소스 영역 및 상기 채널 영역의 접합부에 위치되고,
상기 접합부는 상기 터널 전계 효과 트랜지스터의 터널링 접합부이며,
상기 델타 층은, 상기 터널링 접합부에서 가전자대 오프셋(valence band offset)과 밴드 갭(band gap) 중 적어도 하나를 낮추는 물질을 포함하는
터널 전계 효과 트랜지스터.
- 제 8 항에 있어서,
상기 델타 층은 GaAs0.08Sb0.92를 포함하고,
상기 델타 층은 스트레인된(strained)
터널 전계 효과 트랜지스터.
- 터널 전계 효과 트랜지스터로서,
기판과,
상기 기판 위의 소스 영역과,
상기 기판 위의 드레인 영역과,
상기 소스 영역과 상기 드레인 영역 사이의 채널 영역과,
상기 채널 영역에 인접한 게이트 영역을 포함하되,
상기 소스 영역은 제 1 반도체 물질을 포함하고,
상기 채널 영역은 제 2 반도체 물질을 포함하고,
상기 제 2 반도체 물질은 상기 제 1 반도체 물질과 타입-Ⅱ 밴드 정렬을 나타내고,
상기 드레인 영역은 물질 - 상기 물질은 상기 물질의 전도대의 바닥 위의 전하 중성 레벨을 가짐 - 을 포함하는
터널 전계 효과 트랜지스터.
- 제 10 항에 있어서,
상기 소스 영역 및 상기 채널 영역은, 모든 상기 소스 영역이 모든 상기 채널 영역 위에 있도록 상기 기판 상에 수직으로 배열되는
터널 전계 효과 트랜지스터.
- 제 10 항에 있어서,
상기 소스 영역 및 상기 채널 영역은, 상기 소스 영역의 어떠한 부분도 모든 상기 채널 영역 위에 존재하지 않고 상기 채널 영역의 어떠한 부분도 모든 상기 소스 영역 위에 존재하지 않도록 상기 기판 상에 수평으로 배열되는
터널 전계 효과 트랜지스터.
- 제 10 항에 있어서,
상기 제 1 반도체 물질 및 상기 제 2 반도체 물질은 서로 격자 매칭되는
터널 전계 효과 트랜지스터.
- 제 10 항에 있어서,
상기 드레인 영역은 제 3 반도체 물질을 포함하고,
상기 제 1 반도체 물질은 GaAs0 .5Sb0 .5이고,
상기 제 2 반도체 물질은 In0 .53Ga0 .47As이며,
상기 제 3 반도체 물질은 In0 .53Ga0 .47As인
터널 전계 효과 트랜지스터.
- 제 10 항에 있어서,
상기 소스 영역 및 상기 채널 영역의 접합부는 상기 터널 전계 효과 트랜지스터의 터널링 접합부를 포함하고,
상기 터널 전계 효과 트랜지스터는 상기 터널링 접합부에서 델타 층을 더 포함하고,
상기 델타 층은 상기 터널링 접합부에서 가전자대 오프셋 및 밴드 갭을 낮추는 물질을 포함하고,
상기 델타 층은 스트레인된(strained)
터널 전계 효과 트랜지스터.
- 제 15 항에 있어서,
상기 델타 층은 GaAs0 .08Sb0 .92를 포함하는
터널 전계 효과 트랜지스터.
- 터널 전계 효과 트랜지스터를 제조하는 방법으로서,
기판을 제공하는 단계와,
제 2 반도체 물질과 타입-Ⅱ 밴드 정렬을 갖는 제 1 반도체 물질을 선택하는 단계와,
상기 제 1 반도체 물질을 포함하는 제 1 반도체 영역을 형성하는 단계와,
상기 제 2 반도체 물질을 포함하는 제 2 반도체 영역을 형성하는 단계와,
제 3 반도체 물질을 포함하는 제 3 반도체 영역을 형성하는 단계 - 상기 제 3 반도체 물질은 상기 제 3 반도체 물질의 전도대의 바닥 위의 전하 중성 레벨을 가짐 - 와,
적어도 상기 제 1 반도체 영역의 적어도 일부 위에 게이트 절연체를 증착시키는 단계와,
상기 게이트 절연체 위에 게이트 전극을 형성하는 단계와,
상기 터널 전계 효과 트랜지스터에 대한 게이트 콘택트, 소스 콘택트 및 드레인 콘택트를 형성하는 단계를 포함하는
터널 전계 효과 트랜지스터 제조 방법.
- 제 17 항에 있어서,
상기 제 1 반도체 물질은 제 1 Ⅲ족 물질 및 제 1 V족 물질을 포함하고,
상기 제 2 반도체 물질은 제 2 Ⅲ족 물질 및 제 2 V족 물질을 포함하며,
상기 제 3 반도체 물질은 제 3 Ⅲ족 물질 및 제 3 V족 물질을 포함하는
터널 전계 효과 트랜지스터 제조 방법.
- 삭제
- 제 17 항에 있어서,
상기 제 1 반도체 물질과 상기 제 2 반도체 물질을 서로 격자 매칭시키는 단계를 더 포함하는
터널 전계 효과 트랜지스터 제조 방법.
- 제 17 항에 있어서,
상기 제 1 반도체 물질 선택 단계는 GaAs0 .5Sb0 .5를 선택하는 단계를 포함하고,
상기 제 2 반도체 물질은 In0 .53Ga0 .47As를 포함하고,
상기 제 3 반도체 물질은 In0 .53Ga0 .47As를 포함하는
터널 전계 효과 트랜지스터 제조 방법.
- 평면 터널 전계 효과 트랜지스터를 제조하는 방법으로서,
기판을 제공하는 단계와,
상기 기판 위에 채널 영역을 형성하는 단계와,
상기 채널 영역 위에 게이트 영역을 정의하는 단계와,
상기 게이트 영역에 인접한 소스 영역 및 드레인 영역을 정의하고 상기 드레인 영역에 드레인 물질을 형성하기 위해, 제 1 도펀트 종(dopant species)을 주입하는 단계 - 상기 드레인 물질은 상기 드레인 물질의 전도대의 바닥 위의 전하 중성 레벨을 가짐 - 와,
상기 게이트 영역 및 상기 채널 영역 위에 마스크 층을 증착시키되, 상기 소스 영역이 노출되도록 남겨두는 단계와,
상기 소스 영역에 소스 물질을 형성하는 단계와,
상기 마스크 층을 제거하는 단계와,
게이트 절연체, 소스/드레인 콘택트 및 게이트 전극을 형성하는 단계를 포함하되,
상기 소스 영역 및 상기 채널 영역은 그들의 인접한 측면을 따라 평면 터널 전계 효과 트랜지스터의 터널링 접합부를 형성하는
평면 터널 전계 효과 트랜지스터 제조 방법.
- 제 22 항에 있어서,
상기 채널 영역 형성 단계는 상기 채널 영역을 차지하는 제 1 반도체 물질을 선택하는 단계를 포함하고,
상기 소스 영역에 소스 물질을 형성하는 단계는 상기 소스 영역에 제 2 반도체 물질을 형성하는 단계를 포함하며,
상기 제 1 반도체 물질은 상기 제 2 반도체 물질과 타입-Ⅱ 밴드 정렬을 갖는
평면 터널 전계 효과 트랜지스터 제조 방법.
- 제 23 항에 있어서,
상기 채널 영역 형성 단계는 In0 .53Ga0 .47As를 성장시키는 단계를 포함하고,
상기 소스 물질 형성 단계는 GaAs0 .5Sb0 .5를 성장시키는 단계를 포함하고,
상기 드레인 물질 형성 단계는 In0 .53Ga0 .47As를 성장시키는 단계를 포함하는
평면 터널 전계 효과 트랜지스터 제조 방법.
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