CN101783243B - 陶瓷电子部件 - Google Patents
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Abstract
本发明提供一种陶瓷电子部件(100)，其具备埋设有内部电极的芯片素体(1)、覆盖露出内部电极的芯片素体(1)的端面(11)和垂直于端面(11)的侧面13、15的一部分并与内部电极相电连接的端子电极(3)；端子电极(3)从芯片素体(1)侧开始具有第1电极层和玻璃成分的含量比第1电极层少的第2电极层；第2电极层以覆盖侧面13、15上的第1电极层的一部分的方式进行设置。
Description
技术领域
本发明涉及陶瓷电子部件。
背景技术
具有陶瓷素体和在其端面上的端子电极的层叠陶瓷电容器等的陶瓷电子部件被使用于各种各样的电子设备等中。最近，电子设备的小型化以及高性能化正在不断得到发展，伴随于此，对于针对陶瓷电子部件的小型化以及高容量化的要求也在日益提高。
作为与陶瓷电子部件相关的技术，为了提高实装时的焊接性以及陶瓷素体与端子电极的接合性而提出了将陶瓷电子部件的端子电极制成层叠有不同组成的多个电极层的层叠结构(例如参照日本特开平7-86080号公报以及日本特开2003-243245号公报)。在该陶瓷电子部件的端子电极的最外层，为了防止陶瓷电子部件实装时的焊接时的电极侵蚀，一般使用通过电镀法形成的Ni、Sn电镀层(例如参照日本特开2003-243245号公报)。
为了谋求陶瓷电子部件的高容量化，优选尽量维持陶瓷材料本来就固有的绝缘电阻等的特性。可是，由于陶瓷电子部件的电镀层形成时的电镀液的侵蚀和空气中的水分的浸入等，而存在陶瓷电子部件的绝缘电阻降低的情况。另外，如果将端子电极制成层叠结构，那么由于各层的烧结性的不同，存在产生裂纹并发生剥离的情况。
作为抑制电镀液浸入到陶瓷电子部件内部的方法，可以举出将陶瓷电子部件的顶部和棱角部的端子电极形成为较厚的方法。但是，在这样的方法中，由于端子电极在整体上变厚，所以产品尺寸大型化，因而难以满足产品尺寸规格。例如对于芯片电容器的情况，如果增大端子电极的厚度，那么为了满足产品尺寸规格而有必要缩小陶瓷素体的形状尺寸，从而难以谋求高容量化·大容量化。
发明内容
本发明有鉴于上述所涉及的问题，以提供一种维持产品尺寸并具有优异的绝缘可靠性的陶瓷电子部件为目的。
为了达到上述目的，本发明中，提供一种陶瓷电子部件，其具备埋设有内部电极的芯片素体、覆盖露出内部电极的芯片素体的端面和垂直于端面的侧面的一部分并与内部电极相电连接的端子电极；端子电极从芯片素体的一侧开始具有第1电极层和玻璃成分的含量比第1电极层少的第2电极层；第2电极层被设置成覆盖侧面上的第1电极层的一部分。
本发明的陶瓷电子部件具有优异的绝缘可靠性。本发明者们如以下所述推测了其主要原因。本发明的陶瓷电子部件在与陶瓷素体的端面相垂直的侧面上，以仅仅覆盖玻璃成分的含量较多的第1电极层的一部分的方式设置玻璃成分的含量较少的第2电极层。因此，与利用第2电极层来覆盖第1电极层的全部的情况相比，能够降低由基于电极层的烧结性不同的收缩率的差而产生的应力。其结果，能够抑制在第1和第2电极层之间发生剥离、以及在端子电极上产生裂纹等。另外，第1电极层被设置成不只是覆盖陶瓷素体的端面、也覆盖侧面的一部分，所以例如在电镀处理中将电镀层形成于第1和第2电极层上的情况下，能够充分地防止电镀液侵入到芯片素体的端面附近。由于这些主要原因，从而能够得到具有优异的绝缘可靠性的陶瓷电子部件。
另外，本发明的陶瓷电子部件与以覆盖陶瓷素体的侧面上的第1电极层的全部的方式设置第2电极层的情况相比，可以使侧面上的端子电极的厚度变薄，并可以谋求进一步的小型化以及相对地增大陶瓷素体的尺寸而谋求高容量化。
在本发明的陶瓷电子部件中，优选端子电极具有覆盖第1电极层以及第2电极层的第3电极层。陶瓷电子部件通过具有作为第3电极层的例如电镀层，从而能够充分地抑制安装时的电极侵蚀。
在本发明的陶瓷电子部件中，优选端子电极在芯片素体的顶部上具有第2电极层。通过制成如此的结构，从而可以由玻璃成分的含量较少的第2电极层来保护通常容易破损的陶瓷素体的顶部。另外，第2电极层的玻璃成分的含量较少，所以可以充分地确保顶部上的第2电极层与第3电极层的紧贴性。由于这些主要原因，从而能够得到在绝缘可靠性方面表现更加优异的陶瓷电子部件。
另外，在本发明中，优选第2电极层被设置成在与端面相垂直且互相邻接的侧面之间的棱角部上向另一个端面的一侧延伸。通过制成如此的结构，从而可以由第2电极层来保护通常容易破损的陶瓷素体的棱角部。因此，在使用电镀液来形成第3电极层的情况下，可以充分地抑制电镀液等浸入到陶瓷素体，从而能够得到在绝缘可靠性方面表现更加优异的陶瓷电子部件。
另外，优选本发明的陶瓷电子部件的端子电极含有选自Cu、Ag、Pd、Au、Pt、Fe、Zn、Al、Sn以及Ni中的至少一种元素。由此，能够获得可充分地确保端子电极的导电性的陶瓷电子部件。
根据本发明，能够提供维持产品尺寸并具有优异的绝缘可靠性的陶瓷电子部件。
附图说明
图1是表示本发明的陶瓷电子部件的优选的一个实施方式的立体图。
图2是示意性地表示图1所示的陶瓷电子部件的II-II线的切断面的截面图。
图3是示意性地表示导体膏的附着工序以及导体薄片的粘贴工序的工序截面图。
图4是在芯片素体1的两端部形成有烧结电极层8的芯片部材110的立体图。
图5是示意性地表示图4的芯片部材110的V-V线的切断面的截面图。
图6是示意性地表示由与端面11相平行并且通过不露出于端面的内部电极9的端部的面而得到的芯片部材110的切断面的截面图。
具体实施方式
以下，根据不同情况参照附图，对本发明的优选的实施方式进行说明。在此，在附图的说明中，对相同或者同等的要素使用相同的符号，省略重复的说明。
图1是表示本发明的陶瓷电子部件的优选的一个实施方式的立体图。本实施方式的陶瓷电子部件100是芯片状的层叠型陶瓷电容器。该陶瓷电子部件100具有大致长方体形状，例如长度方向(横)的长度为2.0mm左右，宽度方向的长度以及纵深方向的长度为1.2mm左右。
陶瓷电子部件100具备大致长方体形状的芯片素体1、以及分别形成于芯片素体1的两端部的一对端子电极3。芯片素体1具有互相相对的端面11a以及端面11b(以下统称为“端面11”)、垂直于端面11并互相相对的侧面13a以及13b(以下统称为“侧面13”)、垂直于端面11并互相相对的侧面15a以及侧面15b(以下统称为“侧面15”)。侧面13和侧面15互相垂直。
芯片素体1具有端面11与侧面13a之间的棱角部R13、端面11与侧面13b之间的棱角部R14、端面11与侧面15a之间的棱角部R15、端面11与侧面15b之间的棱角部R16、侧面13a与侧面15a之间的棱角部R33、侧面15a与侧面13b之间的棱角部R34、侧面13b与侧面15b之间的棱角部R35、以及侧面15b与侧面13a之间的棱角部R36。棱角部R13～R16、R33～R36为通过研磨芯片素体1而形成R形状的部分。通过具有这样的R形状，从而能够抑制在芯片素体1的棱角部R13～R16、R33～R36上发生破损。芯片素体1的棱角部的曲率半径能够取为例如陶瓷电子部件100的宽度方向的长度的3～15％。
端子电极3被设置成在覆盖芯片素体1的端面11、棱角部R13、棱角部R14、棱角部R15以及棱角部R16的同时，一体地覆盖侧面13、15的端面11侧的一部分。因此，端子电极3被设置成覆盖芯片素体1的顶部22。
图2是示意性地表示图1所示的陶瓷电子部件的II-II线的切断面的截面图。即图2是表示在以垂直于侧面13且平行于侧面15的面切断图1所示的陶瓷电子部件100的时候的截面结构的图。
端子电极3在端面11、棱角部R14～16以及顶部22上具有从芯片素体1的一侧开始按照第1电极层4、第2电极层5以及第3电极层6的顺序依次层叠有第1电极层4、第2电极层5以及第3电极层6的层叠结构。第1电极层4的玻璃成分的含量高于第2电极层5。
第1电极层4含有金属成分和玻璃成分，该金属成分包含例如选自Cu、Ag、Pd、Au、Pt、Fe、Zn、Al以及Ni中的至少一种元素。第1电极层4使用包含金属成分、玻璃成分、以及粘结剂、分散剂和溶剂中的至少一种的导体膏而形成。
第2电极层5含有金属成分，该金属成分包含例如选自Cu、Ag、Pd、Au、Pt、Fe、Zn、Al以及Ni中的至少一种元素。第2电极层5使用包含金属成分、玻璃成分、以及粘结剂、分散剂和溶剂中的至少一种的导体膏而形成。第2电极层5也可以不含玻璃成分。第3电极层为例如层叠有Ni层以及Sn层的电镀层，能够使用电镀液来形成。在此，第3电极层并不限于电镀层，例如也可以是可进行焊接的Ag-Pt等的电极层。
第2电极层5在芯片素体1的侧面13以及侧面15上被设置成覆盖第1电极层4的端面11侧的一部分。即第2电极5被设置于芯片素体1的端面11上以及侧面13、15的端面11侧的一部分上。另一方面，在芯片素体1的侧面13、15上，第2电极层没有被设置于第1电极层4的其它部分上。因此，第1电极层4的其它部分没有被第2电极层5所覆盖，与第3电极层6直接接触。
被设置于芯片素体1的端面11a侧的第2电极层5在棱角部R33～R36上被设置成向端面11b的一侧延伸(图4)。因此，芯片素体1的棱角部R33～R36的一部分以及顶部22被玻璃成分的含量少的致密的第2电极层5所保护。
在陶瓷电子部件100中，端子电极3在与芯片素体1的接触面侧具有玻璃成分的含量高的第1电极层4。因此，端子电极3和芯片素体1以足够高的强度进行粘结，因而陶瓷电子部件100在连接可靠性方面表现优异。
端子电极3以覆盖第1电极层4以及第2电极层5的方式而具有第3电极层6。具体来说，在芯片素体1的端面11、棱角部R13～R16、顶部22、侧面13、15的端面11侧的一部分以及棱角部R33～R36的端面11侧的一部分上，第3电极层6被设置成覆盖第2电极层5。这样，因为第3电极层6被设置于第2电极层5上，所以能够充分地确保第2电极层5与第3电极层6的紧贴性。另一方面，在芯片素体1的侧面13、15上，在第1电极层4上未设置有第2电极层5的部分以第1电极层4与第3电极层6直接接触的方式将第3电极层6设置于第1电极层4上。
芯片素体1通过交替层叠多个电介质层7和多个内部电极9而构成。该层叠方向垂直于设置有端子电极3的一对端面11的相对方向，并且平行于一对侧面13的相对方向。在此，为了便于说明，在图2中，将电介质层7以及内部电极9的层叠数取为在图面上能够容易辨认的程度的数量，但是，对应于所要求的电气特性，可以适当改变电介质层7以及内部电极9的层叠数。层叠数为：例如可以将电介质层7以及内部电极9分别取为几十层，也可以取为100～500层左右。另外，电介质层7也可以一体化为相互之间的边界无法辨别的程度。
内部电极9a与一个端面11a侧的端子电极3相电连接，与另一个端面11b侧的端子电极3相电绝缘。另外，内部电极9b与另一个端面11b侧的端子电极3相电连接，与一个的端面11a侧的端子电极3相电绝缘。内部电极9a以及内部电极9b夹着电介质层7而交替层叠。本实施方式的陶瓷电子部件100在端面11a侧的端子电极3与内部电极9b之间的绝缘可靠性方面以及在端面11b侧的端子电极3与内部电极9a之间的绝缘可靠性方面表现优异。
端子电极3在端面11以及侧面13上，分别具有最大厚度T以及H。另外，端子电极3在被设置于最外侧的内部电极9b的朝着端面11a的延长线上具有厚度F。在此，现有的大致长方形状的芯片素体在芯片素体的顶部附近，由于端子电极的剥离和裂纹的产生，因而会损坏绝缘可靠性和连接可靠性。从确保优异的绝缘可靠性和连接可靠性的观点出发，虽然优选增大顶部附近的端子电极的厚度(图2中的F)，但是在现有的陶瓷电子部件中，如果增大了该厚度，那么结果在端面上和在侧面上的厚度(图2中的T和H)变大，因而存在无法满足产品尺寸规格的情况。
然而，本实施方式的陶瓷电子部件100因为被设置成第2电极层5覆盖侧面13、15上的端面11侧的一部分和端面11的上面，所以能够维持厚度H的大小并充分地增大厚度F。因此，能够谋求足够的小型化并实现优异的绝缘可靠性。
端子电极3优选含有包含选自Cu、Ag、Pd、Au、Pt、Fe、Zn、Al、Sn以及Ni中的至少一种元素的金属或者合金。由此，能够得到具有优异的连接可靠性的陶瓷电子部件。内部电极9优选含有Ni、Cu等的贱金属。电介质层7含有例如钛酸钡。
在本实施方式的陶瓷电子部件100中，第2电极层5在芯片素体1的侧面13、15的端面11侧的一部分和端面11上，被设置成覆盖玻璃成分的含量高于第2电极层5的第1电极层4。因此，在第1电极层4和第2电极层5的界面上，起因于两电极层的烧结性的差的应力降低，并能够充分地抑制第1电极层4和第2电极层5之间的剥离以及烧结电极层8上的裂纹的产生。由此，能够充分地减少芯片素体1的棱角部R13～16上的各个电极层的缺陷。
另外，因为玻璃成分的含量低的致密的第2电极层被形成为覆盖棱角部R13～R16和顶部22，所以陶瓷电子部件100具有足够优异的机械强度。另外，因为作为电镀层的第3电极层6被形成于玻璃成分的含量低的第2电极层上，所以能够得到第2电极层5和第3电极层6之间的紧贴性足够高的陶瓷电子部件100。因此，能够充分地抑制第2电极层5与第3电极层6发生剥离。具有如此结构的陶瓷电子部件100具有足够优异的连接可靠性。
接着，对图1以及图2所示的陶瓷电子部件100的制造方法的一个例子进行说明。陶瓷电子部件100的制造方法具有芯片素体的形成工序、导体生片的形成工序、导体膏的附着工序、导体薄片的粘贴工序、干燥工序、电极烧成工序以及电镀工序。以下，对各个工序进行详细的说明。
在芯片素体的形成工序中，形成芯片素体1。为了形成芯片素体1，首先，形成作为电介质层7的陶瓷生片。陶瓷生片能够使用刮刀法等将陶瓷浆料涂布于PET薄膜上，然后进行干燥而形成。陶瓷浆料例如能够通过向以钛酸钡作为主成分的电介质材料中加入溶剂以及可塑剂等并进行混合而得到。在形成的陶瓷生片上，丝网印刷作为内部电极9的电极图案并使其干燥。在电极图案的丝网印刷中，能够使用将粘结剂和溶剂等混合于Cu粉末或者Ni粉末中的电极膏。
如以上所述，形成多个附有电极图案的生片，并进行层叠。接着，与层叠方向相垂直地切断附有电极图案的生片的层叠体从而形成长方体形状的层叠芯片，并进行加热处理以及进行脱粘结剂。加热处理优选为在180～400℃下进行0.5～30小时。在800～1400℃下对通过加热处理而得到的层叠芯片进行烧成0.5～8.0小时，并进行滚筒研磨来进行倒角，从而使长方体形状的棱角部成为R状。由此，能够获得芯片素体1。
在导体生片的形成工序中，形成导体生片。具体来说，将导体生片用的膏体以70μm左右的厚度涂布于PET(聚对苯二甲酸乙二醇酯)薄膜上。导体生片用的膏体能够使用混合了含有Cu、Ag、Pd、Au、Pt、Fe、Zn、Al或者Ni的金属或合金的粉末、树脂性的粘结剂、以及有机溶剂的混合物。
接着，使涂布于PET薄膜上的膏体干燥，从而形成导体生片。在干燥后的导体生片中残留有有机成分。导体生片的厚度能够为10～50μm左右。
在PET薄膜上将导体生片切断成所希望的尺寸，从而形成导体生片31(图3)。在此，导体生片31以使贴合于芯片素体1的贴合面为稍大于芯片素体1的端面11的尺寸的方式进行切断。例如，在端面11以及导体生片31的贴合面均为正方形的情况下，以端面11的面积作为基准，导体生片的大小优选为100～150％。切断后，通过剥离PET薄膜，从而能够获得导体生片31。
在导体膏的附着工序中，使导体膏附着于芯片素体1。作为导体膏，能够使用将玻璃料(glass frit)添加到导体生片用的膏体所含的成分中而得到的物质。以芯片素体1的一个端面11a为下方，将端面11a、棱角部R13～R16以及侧面13、15的端面11a侧的一部分浸渍于导体膏中。由此，使导体膏附着于芯片素体1的端面11a、棱角部R13～R16以及侧面13、15的端面11侧的一部分。
图3表示使导体膏33附着于芯片素体1之后的状态。即图3是示意性地表示导体膏的附着工序以及导体薄片的粘贴工序的工序截面图。如图3所示，通过导体膏的附着工序，能够使导体膏33附着于芯片素体1的端面11a、棱角部R13～R16以及侧面13、15的端面11a侧的一部分。
在导体薄片的粘贴工序中，如图3所示，将导体生片31的一面31s贴合于芯片素体1的端面11a上。即使芯片素体1的附着有导体膏33的一个端面11a面向导体生片31的一面31s，并将芯片素体1压接到导体生片31。
如果将导体生片31贴合于芯片素体1的端面11a上，那么附着于芯片素体1的端面11a的导体膏33在从端面11a的中心向端面11a的边缘的方向上被挤出，导体生片31和芯片素体1通过导体膏33而被粘结。
粘结时，导体膏33所含的有机溶剂渗透到干燥的导体生片31中，从而会溶解残留于导体生片31中的有机成分。其结果，导体生片31会变得具有可挠性，并以沿着芯片素体1的棱角部R13～R16以及顶部22的方式发生变形，从而使导体生片31和导体膏33一体化。在此，作为残留于导体生片31中的有机成分，例如可以举出导体生片用的膏体所含的粘结剂。
在干燥工序中，使附着于芯片素体的导体膏33以及导体生片31干燥，从而形成具有玻璃成分的含量互为不同的两层的导体层。此时，在芯片素体1的端面11a侧朝向下方的状态下，使导体膏33以及导体生片31干燥。
导体膏33因为有机溶剂的含有比例比导体生片31高，所以伴随着干燥过程中的有机溶剂的挥发的收缩率比导体生片31大。因此，随着干燥的进行，导体生片31以沿着棱角部R13～R16以及顶部22的方式发生变形。
导体生片31的一面31s具有稍大于芯片素体1的端面11的尺寸。因此，在干燥工序中，沿着导体生片31的外周的端部以覆盖端面11a侧的侧面13、15的一部分的方式发生变形。由此，形成具有玻璃成分的含量互为不同的两层的导体层。
在此，导体膏33与导体生片31的一体化性和紧贴性能够通过例如改变膏体中所含的粘结剂的含量来进行调整。
接着，即使在芯片素体1的端面11b侧，也与端面11a侧相同，进行导体膏的附着工序、导体薄片的粘贴工序以及干燥工序。由此，在芯片素体1的端面11b侧也形成与端面11a侧相同的导体层。
在电极烧成工序中，对形成于端面11上以及侧面13、15上的导体层进行烧结从而形成烧结电极层8。烧结例如是在400～850℃下进行0.2～5.0小时。通过烧结，附着于芯片素体1的侧面13、15上的导体膏33的厚度会变薄。烧结后得到图4所示的芯片部材110。
图4是在芯片素体1的两端部形成有烧结电极层8的芯片部材110的立体图。烧结电极层8在芯片素体1的侧面13、15的端面11侧的一部分以及端面11上，具有从芯片素体1侧开始层叠第1电极层4和第2电极层5的层叠结构。第1电极层4因为其玻璃成分的含量高于第2电极层5，所以芯片素体1和烧结电极层8通过第1电极层4而牢固地被粘结。另一方面，第2电极层5因为玻璃成分较少，所以比第1电极层4更为致密。因此，在后述的电镀工序中，能够充分地抑制由电镀液而引起的芯片素体1的侵蚀。
电镀工序是对芯片部材110的烧结电极层8施以电镀从而在烧结电极层8上形成作为电镀层的第3电极层6的工序。电镀层能够通过使用Ni电镀槽(例如瓦特电镀槽)、Sn电镀槽(例如中性Sn电镀槽)的滚筒电镀法，并通过依次形成Ni电镀层和Sn电镀层的方法而得到。
通过电镀工序，得到了具有图2所示那样的第1电极层4、第2电极层5以及第3电极层6的端子电极3。作为第3电极层6的电镀层因为是沿着烧结电极层8的表面而形成为较薄，所以端子电极3与烧结电极层8具有相同的形状。通过具有以上的工序的制造方法，能够制造陶瓷电子部件100。
在此，本说明书中的所谓“大致长方体形状”不仅仅是立方体形状或者长方体形状，如本实施方式中的芯片素体1那样，当然也包含在长方体的棱线部分施以倒角而使棱角部为R形状的形状。即本实施方式中的芯片素体可以实质上具有立方体形状或者长方体形状。
以上，虽然对本发明的优选的实施方式进行了说明，但是本发明不限于上述实施方式。例如，在上述实施方式中，虽然将陶瓷电子部件100作为电容器来加以说明，但是并不限于此。本发明的陶瓷电子部件也可以是可变电阻、电感或者LCR。另外，芯片素体1也可以是可变电阻层或者磁性层来替代上述的电介质层7。
(实施例)
以下，根据实施例以及比较例，对本发明进行进一步的具体说明，但是，本发明不限于以下的实施例。
(实施例1)
<芯片素体的形成>
混合市售的BaTiO3粉末、粘结剂、有机溶剂以及可塑剂等从而调制陶瓷浆料。在使用刮刀法等将该陶瓷浆料涂布于PET薄膜上之后，使其干燥从而形成陶瓷生片。
在形成的陶瓷生片上丝网印刷将粘结剂和溶剂等混合于Cu粉末或者Ni粉末中的电极膏，并使其干燥从而形成附有电极图案的生片。
重复进行同样的方法，形成多个附有电极图案的生片并进行层叠从而制作层叠体。接着，与层叠方向相垂直地切断附有电极图案的生片的层叠体从而形成长方体形状的层叠芯片，进行加热处理，并进行脱粘结剂。加热处理在180～400℃下进行0.5小时以上。在800～1400℃下烧成由加热处理而得到的层叠芯片0.5～8.0小时，进行滚筒研磨来进行倒角，从而将长方体形状的棱角部加工成R状，得到具有大致长方体形状的芯片素体1(图3)。
<导体生片的形成>
混合市售的Cu粉末、树脂性粘结剂以及有机溶剂来调制膏体。将该膏体涂布于市售的PET薄膜上并使其干燥，按规定的尺寸进行切断从而形成导体生片。在此，导体生片的与芯片素体的端面相贴合的面(主面)与导体生片的芯片素体的端面相似(正方形)，以该端面的大小为基准，该主面的大小取为100～150％。
<芯片部材110的制作>
调制含有市售的Cu粉末、树脂性粘结剂、玻璃料以及有机溶剂的导体膏。以如以上所述形成的芯片素体的一个端面侧为下方，并将端面、邻接于该端面的棱角部以及侧面的该端面侧的一部分浸渍于导体膏中。由此，如图3所示，使导体膏33附着于芯片素体1的一个端面11a上、棱角部上以及侧面的端面侧的一部分上。
接着，如图3所示，通过导体膏33，使芯片素体1的一个端面11a面向导体生片31的一面31s，将芯片素体1按压于导体生片31从而将导体生片粘贴于端面11a上。之后，使导体膏33以及导体生片31干燥，从而形成具有玻璃成分的含量互为不同的2层的导体层。导体生片以沿着其外周的周缘部发生变形并覆盖侧面13、15的端面11a侧的一部分、棱角部R13～R16以及顶部22的方式形成导体层。在此，在侧面13、15上，导体生片31以覆盖附着于芯片素体1的导体膏33的一部分的方式进行设置，并使其干燥从而形成导体层。
接着，在芯片素体1的端面11b侧，也与端面11a侧相同地形成导体层。
其次，在电炉中，在400～850℃的条件下烧结形成于芯片素体1的端面11上以及侧面13、15上的导体层0.2～5.0小时，从而制作如图4所示那样的具有烧结电极层8作为端子电极的芯片部材110。
烧结电极层8在芯片素体1的侧面13、15上的端面11侧的一部分以及端面11上，具有从芯片素体1侧开始层叠第1电极层4和第2电极层5的层叠结构。另外，在芯片素体1的侧面13、15上，第1电极层4具有没有被第2电极层5覆盖的部分。
如以下所述测量如上所述制作的芯片部材110的烧结电极层8的厚度。首先，沿着V-V线切断图4所示的芯片部材110，并通过显微镜观察来测量该切断面上的烧结电极层8的厚度。
图5是示意性地表示图4所示的芯片部材110的V-V线的切断面的截面图。即图5是利用垂直于端面11且通过端面11上的位于对角线上的一对顶部22的面进行切断的芯片部材110的模式截面图。
在图5所示的截面中，在将端面11上的端子电极的最大厚度作为T1、将不露出于一个端面并且被配置于最外侧的内部电极9的向该端面的延长线上的最大厚度作为F1、将棱角部R34、R36上的最大厚度作为H1的时候的最大厚度的测量结果表示于表1中。
接着，利用与端面11相平行并且通过未露出于端面的一侧的内部电极9的端部的面来切断用同样的制造方法进行制作并具有相同结构的另外的芯片部材110，从而得到图6所示那样的切断面。图6是示意性地表示由与端面11相平行并且通过未露出于端面的内部电极9的端部的面而得到的芯片部材110的切断面的截面图。通过电子显微镜观察来测量该截面上的烧结电极层8的厚度。在将侧面13、15上的烧结电极层8的最大厚度作为H2、以及将棱角部R33～R36上的烧结电极层8的最小厚度作为r的时候的测量结果表示于表1中。
<芯片电容器100的制作>
在芯片部材110的烧结电极层8上，通过滚筒电镀法进行Ni电镀而形成Ni电镀层，继而进行Sn电镀而形成Sn电镀层，从而形成从芯片素体侧开始按照Ni电镀层和Sn电镀层的顺序层叠Ni电镀层和Sn电镀层的电镀层6。由此，制作具有图1以及图2所示的形状的芯片电容器100。
如以下所述进行芯片电容器100的绝缘可靠性评价。首先，测量相对的端子电极之间的初始绝缘电阻(R0)。之后，在温度85℃下向相对的端子电极之间施加6.3V的电压1000小时，然后测量施加电压后的绝缘电阻(R1)。将R1相对于该R0的比例(R1/R0)为1/100以下的结果判断为“NG”。准备总共100个用相同制造方法制作的芯片电容器100，进行上述的绝缘电阻的测量。被判断为“NG”的芯片电容器的个数如表1所示。
(比较例1)
与实施方式1相同地制作芯片素体，将该芯片素体的一个端面、邻接于该端面的棱角部以及侧面的该端面侧的一部分浸渍于与实施例1相同的导体膏中，从而使导体膏附着于芯片素体的端面上、棱角部上以及侧面的端面侧的一部分上。使附着有导体膏的芯片素体干燥从而形成导体层。在芯片素体的另一个端面侧也同样地形成导体层。
接着，在电炉中，在400～850℃的条件下烧结形成于芯片素体的端面上以及侧面上的导体层0.2～5.0小时，从而制作具有烧结电极层作为端子电极的芯片部材。该芯片部材只具有作为端子电极的使用膏体而形成的1个电极层。
与实施例1相同，测量上述的芯片部材中的烧结电极层的厚度。测量结果如表1所示。
与实施例1的“芯片电容器100的制作”相同，将电镀层形成于上述的芯片部材。如上所述得到的芯片电容器在侧面的两端面侧的一部分以及端面上具备端子电极，该端子电极具有2层结构，该2层结构层叠有使用膏体而形成的1个电极层、和由覆盖该电极层的整个表面的电镀层构成的1个电极层。与实施例1相同地进行这样的芯片电容器的绝缘可靠性的评价。结果如表1所示。
(比较例2)
与实施方式1相同地制作芯片素体，将该芯片素体的一个端面和邻接于该端面的棱角部以及侧面的该端面侧的一部分浸渍于与实施例1相同的导体膏中。使附着有导体膏的芯片素体干燥而形成导体层。之后，进一步将芯片素体同样地浸渍于上述导体膏中，并以完全覆盖上述导体层的方式使该膏体附着。之后，使其干燥，并进一步重复浸渍以及干燥，从而在芯片素体1的一个端面、棱角部以及侧面的端面侧的一部分上形成具有层叠结构的导体层。在芯片素体的另一个端面上也同样地形成导体层。
接着，在电炉中，在400～850℃下烧结被形成于芯片素体的端面上以及侧面上的导体层0.2～5.0小时，从而制作具有层叠有3个电极层的烧结电极层作为端子电极的芯片部材。
与实施例1相同，测量上述的芯片部材中的烧结电极层的厚度。评价结果如表1所示。
与实施例1的“芯片电容器100的制作”相同，将电镀层形成于上述的芯片部材。如上所述得到的芯片电容器具备端子电极，该端子电极在侧面的两端面侧的一部分以及端面上具有4层结构，该4层结构层叠有使用膏体而形成的3个电极层和由覆盖该电极层的整个表面的电镀层构成的1个电极层。与实施例1相同地进行这样的芯片电容器的绝缘可靠性的评价。结果如表1所示。
[表1]
| 实施例1 | 比较例1 | 比较例2 | |
| 厚度T1(μm) | 27.2 | 50.4 | 56.8 |
| 厚度H1(μm) | 23.5 | 10.7 | 23.3 |
| 厚度F1(μm) | 17.8 | 3.3 | 16.2 |
| 厚度H2(μm) | 33.1 | 21.2 | 34.3 |
| 厚度r(μm) | 9.3 | 2.3 | 8.1 |
| 绝缘可靠性评价(NG的个数) | 0 | 68 | 3 |
如表1所示，在芯片素体的侧面上，以覆盖位于内侧的第1电极层4的一部分的方式形成位于外侧的第2电极层5的实施例1的芯片电容器显示出优异的绝缘可靠性。另外，充分地降低了芯片素体上的烧结电极层的厚度的差，从而证实了能够充分地使绝缘可靠性和小型化两者均优异。
另一方面，比较例1的芯片电容器的绝缘可靠性低。考虑这是由于虽然厚度T1较大，但是厚度F1和厚度r较小，因而由于电镀液的渗透而使绝缘性劣化。
另外，在比较例2的芯片电容器中，因为烧结电极层整体的厚度大于比较例1，所以能够增大厚度F1和厚度r，从而能够在一定程度上抑制由于电镀液的渗透而使绝缘性劣化。然而，证实了：厚度T1越大，越难以谋求足够的小型化。另外，证实了与实施例1相比绝缘可靠性劣化。
Claims (5)
1.一种陶瓷电子部件，其特征在于：
具备，
埋设有内部电极的芯片素体；和
将露出所述内部电极的所述芯片素体的端面和垂直于所述端面的侧面的一部分覆盖并与所述内部电极相电连接的端子电极，
所述端子电极从所述芯片素体的一侧开始具有第1电极层和玻璃成分的含量比所述第1电极层少的第2电极层，
所述第2电极层被设置成覆盖所述侧面上的所述第1电极层的一部分，
相互邻接的所述侧面之间的棱角部上的所述第2电极层被设置成相比于该棱角部以外的部分的所述第2电极层更向另一个所述端面的一侧延伸。
2.如权利要求1所述的陶瓷电子部件，其特征在于：
所述端子电极具有覆盖所述第1电极层以及所述第2电极层的第3电极层。
3.如权利要求1所述的陶瓷电子部件，其特征在于：
所述端子电极在所述芯片素体的顶部上具有所述第2电极层。
4.如权利要求2所述的陶瓷电子部件，其特征在于：
所述端子电极在所述芯片素体的顶部上具有所述第2电极层。
5.如权利要求1所述的陶瓷电子部件，其特征在于：
所述端子电极含有选自Cu、Ag、Pd、Au、Pt、Fe、Zn、Al、Sn以及Ni中的至少一种元素。
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