KR20100020314A - 적층 세라믹 캐패시터 및 그 제조방법 - Google Patents

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Abstract

내부전극 및 외부전극의 접촉성능이 향상되어 용량 구현편차가 적고, 등가직렬저항이 작은 적층 세라믹 커패시터 및 그 제조방법이 제안된다. 본 발명의 적층 세라믹 커패시터는 복수의 유전체층 및 내부전극이 교대로 적층된 커패시터 본체와 내부전극과 전기적으로 접속되도록 커패시터 본체의 외부표면상에 형성되는 외부전극을 구비하고, 내부전극 및 외부전극 사이에는 금속층이 형성된다.
금속층, 내부전극, MLCC

Description

적층 세라믹 캐패시터 및 그 제조방법{MULTI-LAYERED CERAMIC CAPACITOR AND MANUFACTURING METHOD OF THE SAME}
본 발명은 적층 세라믹 캐패시터 및 그 제조방법에 관한 것으로서, 보다 상세하게는, 내부전극 및 외부전극의 접촉성능이 향상되어 용량 구현편차가 적고, 등가직렬저항이 작은 적층 세라믹 커패시터 및 그 제조방법에 관한 것이다.
휴대전화 등의 전자장치의 소형화와 함께 주요 부품인 반도체 소자의 고속 및 고주파화 추세에 따라 초고용량 적층 세라믹 캐패시터가 요구되고 있다. 이를 위해서는 크기 대비 정전용량을 증가시킬 필요가 있으며, 따라서, 유전체층 및 내부전극층은 점점 더 두께가 얇아질 필요가 있다.
때문에 적층 세라믹 커패시터를 구성하는 유전체층을 구성하는 결정 입자는 그것을 미립화되면서, 비유전율이 높고, 또한 비유전율의 온도 의존성이 적은 재료 특성이 요구되고 있으며, 구조적으로는 유전체층을 박층화와 고적층화하여, 커패시터의 체적 대비 용량 효율을 높도록 도모하고 있다.
그러나, 유전체 재료의 박층화 및 고적층화에 따라, 규소산화물 또는 에폭시 성분이 포함되어 있는 도전성 페이스트와 접촉성이 좋지 않아, 적층된 유전체 면적대비 용량 구현 편차가 크게 되는 현상이 나타난다. 즉, 소성 조건에 따라, 규소산화물 또는 에폭시 성분이 포함되어 있는 도전성 페이스트와 유전체층 내에 포함되어 있는 규소산화물 성분과의 뭉침현상이 나타나게 되는 경우가 있다. 따라서, 내부전극과, 외부전극을 구성하는 도전성 페이스트 내의 금속성분과의 전기적 연결이 좋지 않게 되어, 용량편차가 크게 되는 문제점이 나타났다.
한편, 동일 제품 크기에 대해서도, 외부전극이 점유하는 제품크기가 제품의 용량의 0.1% 내지 1%에 이르므로, 규소산화물 또는 에폭시 성분의 비율을 증가시켜, 외부전극을 형성하기 위한 도전성 페이스트의 도포 두께를 낮추는 방안이 검토되고 있다. 이 경우에는 외부전극을 구성하는 도전성 페이스트 내의 금속 함량이 낮아져, 소성 중 규소산화물 또는 에폭시 성분의 뭉침현상은 더욱 크게 되어 제품의 용량 편차를 크게 할 뿐만 아니라, 이후 최종 외부전극 형성 공정인 니켈/전기도금 공정 중 도금되지 않는 문제점이 있다.
본 발명은 상술한 문제점을 해결하기 위한 것으로, 본 발명의 목적은 내부전극 및 외부전극의 접촉성능이 향상되어 용량 구현편차가 적고, 등가직렬저항이 작은 적층 세라믹 커패시터 및 그 제조방법에 관한 것이다.
이상과 같은 목적을 달성하기 위한 본 발명의 일 측면에 따른 적층 세라믹 커패시터는 복수의 유전체층 및 내부전극이 교대로 적층된 커패시터 본체; 및 내부전극과 전기적으로 접속되도록 커패시터 본체의 외부표면상에 형성되는 외부전극을 구비하고, 내부전극 및 외부전극 사이에는 금속층이 형성된다.
금속층에는 내부전극에 사용된 물질과 동일한 물질이 사용될 수 있는데, 금속층의 두께는 0.3 ㎛ 내지 10 ㎛인 것이 바람직하다. 금속층의 금속은 니켈일 수 있다.
외부전극은 금속분말 및 바인더 수지를 포함할 수 있다. 여기서, 외부전극의 금속분말은 구리, 은 및 니켈로 구성된 군으로부터 선택된 어느 하나의 금속분말일 수 있고, 바인더 수지는 규소산화물 또는 에폭시 수지일 수 있다. 이 때, 바인더 수지에 대한 금속분말의 부피비율은 0.5 내지 10인 것이 바람직하다.
금속층은 내부전극의 전부 또는 일부와 접촉할 수 있다.
본 발명의 다른 측면에 따르면, 복수의 유전체층 및 내부전극이 교대로 적층된 커패시터 본체를 형성하는 단계; 커패시터 본체를 소성하는 단계; 내부전극이 외부로 노출되는 면에 금속층을 형성하는 단계; 금속층을 도포하면서, 커패시터 본체의 외부표면상에 외부전극을 형성하는 단계;를 포함하는 적층 세라믹 커패시터 제조방법이 제공된다.
금속층을 형성하는 단계는 무전해 도금방법에 의해 수행될 수 있고, 금속층 형성단계 전에, 노출된 내부전극을 표면처리하는 단계;를 더 포함할 수 있다.
본 발명에 따른 적층 세라믹 커패시터는 내부전극 및 외부전극 사이에 금속층이 형성되어 있어, 내부전극과 외부전극 사이의 접촉성능이 향상된다. 그에 따라 고용량 적층 세라믹 커패시터에서의 적층 면적에 대한 용량 구현율이 극대화될 수 있고, 내부전극과 외부전극의 전기적 통로가 금속층으로 확보되어, 제품의 저등가직렬저항화가 가능한 효과가 있다.
또한, 동일 용량 제품에 대해서 넓은 면적의 유전체층을 적층할 경우, 적층 수를 적게 하거나, 보다 두꺼운 유전체층을 적층할 수 있으므로, 박층화 및 고적층화로 인한 고용량 적층 세라믹 커패시터의 고온 사용 중 절연 파괴 전압의 저하를 비롯한 고온 부하, 고온 무부하 시험 또는 고온 고습 시험 등에서 우수한 내구신뢰성을 나타낼 수 있는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나 본 발명의 실시형태는 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 본 발명의 실시형태는 당업계에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 또한, 본 명세서에 첨부된 도면의 구성요소들은 설명의 편의를 위하여 확대 또는 축소되어 도시되어 있을 수 있음이 고려되어야 한다.
도 1은 본 발명의 일실시예에 따른 적층 세라믹 커패시터의 단면도이다. 본 발명의 일 측면에 따른 적층 세라믹 커패시터(100)는 복수의 유전체층(110) 및 내부전극(120)이 교대로 적층된 커패시터 본체; 및 내부전극(120)과 전기적으로 접속되도록 커패시터 본체의 외부표면상에 형성되는 외부전극(130)을 구비하고, 내부전극(120) 및 외부전극(130) 사이에는 금속층(140)이 형성된다.
도 1을 참조하면, 적층 세라믹 커패시터(100)는 유전체층(110) 및 내부전 극(120)이 교대로 적층된 구조를 갖는 커패시터 본체를 갖는다. 도 1에 도시된 적층 세라믹 커패시터(100)의 형상을 기준으로 하여 커패시터 본체의 측면에는 외부전극(130)이 형성되어 있다.
본 발명의 일실시예에 따른 유전체층(110)은 주성분으로서 티탄산 바륨(BaTiO3)를 포함한다. BaTiO3는 유전률이 높아 초고유전률 발현이 요구되는 적층형 세라믹 커패시터의 유전체로서 사용된다.
또한, 유전체층(110)은 주성분 이외에 마그네슘 산화물, 바나듐 산화물, 망간 산화물, 또는 바륨 산화물과 같은 금속산화물을 부성분으로서 포함한다. 부성분들은 환원 분위기 소결에 따른 BaTiO3의 내환원성 향상에 기여할 뿐만 아니라 유전체의 상온 및 고온 절연저항을 증가시키거나, BaTiO3 입자의 이상 입성장을 억제하고, 또한 소결조제로서의 역할을 하는 첨가제들이다. 유전체층(110)은 이들 주성분 및 부성분 산화물의 혼합물을 시트 형태로 성형하여 형성된다.
유전체층(110)의 두께는 특별히 한정되어 있지는 않지만, 초박형의 고용량 커패시터를 구현하기 위해 1층당 0.1 ㎛ 내지 1㎛일 수 있다. 바람직하게는, 유전체층(110)은 0.2 내지 2㎛의 두께를 가질 수 있다. 유전체층(110)의 적층수는 특별히 한정되어 있지는 않지만, 초고용량의 커패시터를 구현하기 위해 400층 이상일 수 있다. 바람직하게는, 유전체층(110)의 적층수는 400 내지 1000일 수 있다.
내부전극(120)은 서로 다른 극성을 갖는 두 종류의 내부전극이고, 동일극성을 갖는 내부전극(120)은 커패시터 본체의 동일측면에 노출되도록 적층되어 있다. 내부전극(120)은 금속을 포함하는데, 유전체층(110)의 주성분인 BaTiO3의 유전률 향상을 위하여 비교적 고온에서 소결되어 우수한 도전성을 나타낼 수 있는 니켈(Ni) 또는 니켈 합금을 사용하는 것이 바람직하다.
외부전극(130)은 커패시터 본체의 동일측면에 노출되어 있는 대응하는 극성의 내부전극(120)과 전기적으로 접촉할 수 있도록 형성된다. 외부전극(130)은 외부전원(미도시)과 전기적으로 접속되어 구동에 필요한 전압을 인가받는다.
외부전극(130)은 금속분말 및 바인더 수지를 포함할 수 있다. 여기서, 금속분말은 구리, 은 및 니켈로 구성된 군으로부터 선택된 어느 하나의 금속분말일 수 있고, 바인더 수지는 규소산화물 또는 에폭시 수지일 수 있다.
외부전극(130)에 포함되는 바인더 수지에 대한 금속분말의 부피비율은 0.5 내지 10인 것이 바람직하다. 바인더 수지에 대한 금속분말의 부피비율이 1: 0.5 보다 낮을 경우, 커패시터 본체와의 접착력은 우수하나, 외부전극(130)에 포함되어 있는 금속과 금속층(140)과의 전기적 저항이 커져 제품의 전기적 특성이 불량해질수 있고, 이후 전기 도금공정에서 도금이 되지 않는 현상이 나타날 수 있다.
한편, 바인더 수지에 대한 금속분말의 부피비율이 1:10 보다 높으면, 커패시터 본체와의 접합력에 주요한 영향을 주는 바인더 수지 성분이 부족하여, 외부전극(130)이 탈락될 가능성이 있다.
내부전극(120) 및 외부전극(130) 사이에는 금속층(140)이 형성된다. 금속층(140)은 외부로 노출된 내부전극(120)을 도포하면서 형성되어 내부전극(120) 및 외부전극(130)의 접촉성을 향상시킬 수 있다. 금속층(140)은 내부전극(120) 및 외부전극(130)간의 접촉성 및 접착성을 향상시키기 위한 것이므로 금속층(140)은 노출된 내부전극(120) 전체를 도포하도록 형성될 수 있고, 또는 노출된 내부전극(120)의 일부만을 도포하도록 형성될 수 있다. 금속층(140)이 노출된 내부전극(120)의 일부만을 도포하는 경우에 대하여는, 도 2를 참조하여 더 설명하기로 한다.
금속층(140)에 포함되는 금속은 내부전극(120)에 사용된 물질과 동일한 물질인 것이 바람직하다. 금속층(140)과 내부전극(120)의 금속이 동일한 경우, 보다 우수한 접촉성을 나타낼 수 있다. 내부전극(120)이 Ni일 경우, 금속층(140)의 금속은 Ni인 것이 바람직하다.
금속층(140)의 두께는 0.3 ㎛ 내지 10 ㎛인 것이 바람직하다. 금속층(140)의 두께가 0.3㎛ 미만인 경우에는 내부전극의 노출 밀도개선에 영향을 주지 못하여, 무전해 도금 공법적용의 효과를 보기 어렵다. 반면, 10㎛이상인 경우에는 금속층(140)의 응력으로 커패시터 본체와의 밀착력이 좋지 않게 되며, 형성공정시간, 예를 들어 도금으로 금속층(140)을 형성하는 경우, 도금시간이 장시간화 되어 내부전극(120)극과 유전체층(110)사이의 도금액의 침투 등의 문제로 신뢰성에 악영향을 줄 가능성이 있기 때문이다.
도 2는 본 발명의 일실시예에 따른 적층 세라믹 커패시터의 단면도이다. 도 2에서, 유전체층(210), 내부전극(220) 및 외부전극(230)에 관한 설명은 도 1에 관하여 설명한 것과 동일하므로 그 설명은 생략하기로 한다.
금속층(240)의 기능을 고려하면, 노출된 내부전극(220) 전부 위에 금속층(240)이 형성되는 것이 바라직하다. 그러나, 금속층(240)이 형성되면, 적층 세라믹 커패시터(200)의 전체 사이즈가 증가될 수 있으므로 경량화 및 초소형화 경향에 불리할 수 있다. 따라서, 도 2와 같이 금속층(240)은 노출된 내부전극(220) 중 일부와 접촉하도록 형성할 수 있다.
도 3a 내지 도 3c는 본 발명의 일실시예에 따른 적층 세라믹 커패시터의 제 조방법에 제공되는 도면이다. 본 발명의 일실시예에 따른 적층 세라믹 커패시터 제조방법은 복수의 유전체층(310) 및 내부전극(320)을 교대로 적층하여 커패시터 본체를 형성하는 단계; 커패시터 본체를 소성하는 단계; 내부전극(320)이 외부로 노출되는 면에 금속층(340)을 형성하는 단계; 및 금속층(340)을 도포하면서, 커패시터 본체의 외부표면상에 외부전극(330)을 형성하는 단계;를 포함하는 적층 세라믹 커패시터 제조방법이 제공된다. 이하, 도 1내지 도3c를 참조하여 설명하기로 한다.
도 3a를 참조하면, 적층 세라믹 커패시터(300)를 복수의 유전체층(310) 및 내부전극(320)을 교대로 적층하여 커패시터 본체를 형성한다. 유전체층(310)은 분산제, 고분자 수지, 가소제 등의 불휘발 유기성분인 첨가제를 포함하는 용매 내에 세라믹 유전체 원료분말을 분산시켜 슬러리 상태의 유전체 슬러리를 준비한다. 이 유전체 슬러리를 플라스틱 지지체 필름상에 닥터 블레이드법이나 노즐법 등의 수단을 이용하여 유전체층(310)으로 형성한다.
유전체층(310)상에는 내부전극(320)이 형성된다. 유전체층(310)과 내부전극(320)은 서로 교대로 적층된다. 내부전극(320)은 도전성 페이스트를 유전체층(310)상에 스크린 인쇄하여 형성될 수 있다.
유전체층(310)상에 내부전극(320)을 스크린 인쇄한 경우, 내부전극(320)이 인쇄된 유전체층(310)을 플라스틱 지지체 필름으로부터 박리하여 소정의 크기로 절 단한다. 각 유전체층(310)의 내부전극(320) 위치를 맞추어 여러장 적층한 후, 가압 및 압착하여 커패시터 본체를 형성한다. 그 다음, 커패시터 본체를 소정의 사이즈로 절단하고, 소정의 분위기 및 온도에서 소성한다.
소성된 커패시터 본체에서, 내부전극(320)이 외부로 노출되는 면에 금속층(340)을 형성한다(도 3b 참조). 금속층(340)은 무전해 도금공정으로 형성될 수 있다. 금속층(340)을 형성하기 위한 무전해 도금 공정은 다음과 같다. 커패시터 본체 소성 후 커패시터 본체 표면에 존재하는 이물질의 제거를 위해 탈지 및 산세 전처리를 실시한다. 그리고, 노출된 내부전극(320)상에 팔라듐 촉매 처리를 실시한다. 환원형 무전해 도금은 니켈 및 구리를 이용할 수 있고, 니켈의 경우 P 또는 B가 공석되는 환원제를 사용할 수 있다.
금속층(340)이 형성되면, 금속층(340) 상부면을 덮도록 금속분말 및 바인더 수지를 포함하는 도전성 페이스트를 커패시터 본체의 외부표면상에 도포하여 외부전극(330)을 형성한다(도 3c 참조). 이후, 외부전극(330) 표면에 니켈 및 주석 전기도금을 수행하여 표면에 금속도금층을 더 형성할 수 있다.
도 4 및 도 5는 도 3a의 A부분의 확대도이다. 소성 후 커패시터 본체의 측면에는 내부전극(320)이 노출되어 있다. 그러나, 도 4를 참조하면, 내부전극(320)의 노출부분에 금속성분(322)이 아닌 불순물(321)이 존재할 수 있다. 이러한 불순 물(321)의 존재로 인하여 내부전극(320)의 노출 밀도가 낮아질 수 있어 외부전극(330)을 형성하거나 또는 금속층(340)을 형성하는 경우 전기적 접촉이 불량할 수 있다. 특히, 유전체층(310) 및 내부전극(320)이 박형화될 수록 불순물(321)의 존재로 인한 전기적 접촉불량이 일어날 가능성이 높아지고, 정전용량 산포가 커지게 된다.
따라서, 본 발명의 일실시예에 따른 적층 세라믹 커패시터 제조방법은 도 5에서와 같이, 금속층(340)을 형성하기 전에 노출된 내부전극(320)을 표면처리하는 단계를 더 포함할 수 있다. 표면처리로 인하여 내부전극(320)의 노출면에 존재하는 불순물(321)이 제거되어 내부전극(320)의 금속성분(322)이 노출된다(A').
도 6은 도 3b의 B부분의 확대도이고, 도 5에서와 같이 내부전극(320)이 표면처리된 후, 금속층(340)을 형성한 것을 나타낸다. 그에 따라, 금속층(340)은 내부전극(320)과 전기적 접촉이 우수한 상태로 형성되어 있다.
< 실시예 >
본 발명에 따른 적층 세라믹 커패시터를 실시예 1내지 4에 따라 제조하고, 금속층을 형성하지 않은 적층 세라믹 커패시터를 비교예 1에 따라 제조하여 양 적층 세라믹 커패시터를 비교분석하였다.
실시예 1내지 4는 표 1에서 나타낸 바와 같이 금속층의 두께를 달리하여 적층 세라믹 커패시터를 제조하였고, 각 실시예마다 500개의 시료를 제조하여 제품의 용량구현정도와 기판 실장 낙하실험을 통해 외부전극의 고착 강도를 평가하였다. 시료는 6.3V 1㎌ 0.6mm x 0.3mm 적층세라믹 커패시터로 제조하였다.
무전해 도금종 금속층 두께(㎛) 평균용량, 용량편차(㎋,Cpk) 기판 실장 낙하 시험 (외부전극 탈락수/시료수)
실시예 1 무전해니켈-P 0.2~0.3 1.01(2.25) 0/500
실시예 2 무전해니켈-P 2 1.07(2.62) 0/500
실시예 3 무전해니켈-P 5 1.10(2.75) 0/500
실시예 4 무전해니켈-P 11 1.08(2.71) 2/500
비교예 1 없음 0 1.03(2.18) 0/500
표 1에서 알 수 있듯, 적층 세라믹 커패시터에서 내부전극 및 외부전극 사이에 금속층을 개재시키면, 전기적 접촉성능이 우수하여 평균 용량의 증대를 도모할 뿐만 아니라, 용량 편차가 개선된다. 또한, 기판 실장 낙하 시험에서도 우수한 성능을 나타내었다.
다만, 전술한 바와 같이 금속층 두께가 너무 얇은 실시예 1의 경우, 비교예 1과 유사한 평균용량을 나타내었고, 금속층 두께가 너무 두꺼운 실시예 4의 경우는 오히려 외부전극이 탈락되는 경우가 나타났다. 그에 따라 금속층 두께는 0.3 ㎛ 내지 10㎛인 것이 바람직함을 알 수 있었다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니라, 첨부된 청구범위에 의해 해석되어야 한다. 또한, 본 발명에 대하여 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것 당해 기술분야의 통상의 지식을 가진 자에게 자명할 것이다.
도 1은 본 발명의 일실시예에 따른 적층 세라믹 커패시터의 단면도이다.
도 2는 본 발명의 일실시예에 따른 적층 세라믹 커패시터의 단면도이다.
도 3a 내지 도 3c는 본 발명의 일실시예에 따른 적층 세라믹 커패시터의 제조방법에 제공되는 도면이다.
도 4 및 도 5는 도 3a의 A부분의 확대도이다.
도 6은 도 3b의 B부분의 확대도이다.
<도면의 주요부분에 대한 부호의 설명>
100 적층 세라믹 커패시터 110 유전체층
120 내부전극 130 외부전극
140 금속층

Claims (12)

  1. 복수의 유전체층 및 내부전극이 교대로 적층된 커패시터 본체; 및
    상기 내부전극과 전기적으로 접속되도록 상기 커패시터 본체의 외부표면상에 형성되는 외부전극을 구비하는 적층 세라믹 커패시터로서,
    상기 내부전극 및 상기 외부전극 사이에는 금속층이 형성된 것을 특징으로 하는 적층 세라믹 커패시터.
  2. 제 1항에 있어서,
    상기 금속층은 상기 내부전극에 사용된 물질과 동일한 물질을 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
  3. 제 1항에 있어서,
    상기 금속층의 두께는 0.3 ㎛ 내지 10 ㎛인 것을 특징으로 하는 적층 세라믹 커패시터.
  4. 제 1항에 있어서,
    상기 금속층의 금속은 니켈인 것을 특징으로 하는 적층 세라믹 커패시터.
  5. 제 1항에 있어서,
    상기 외부전극은 금속분말 및 바인더 수지를 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
  6. 제 5항에 있어서,
    상기 금속분말은 구리, 은 및 니켈로 구성된 군으로부터 선택된 어느 하나의 금속분말인 것을 특징으로 하는 적층 세라믹 커패시터
  7. 제 5항에 있어서,
    상기 바인더 수지는 규소산화물 또는 에폭시 수지인 것을 특징으로 하는 적층형 세라믹 커패시터.
  8. 제 5항에 있어서,
    상기 바인더 수지에 대한 상기 금속분말의 부피비율은 0.5 내지 10인 것을 특징으로 하는 적층 세라믹 커패시터.
  9. 제 1항에 있어서,
    상기 금속층은 상기 내부전극의 일부와 접촉하는 것을 특징으로 하는 적층형 세라믹 커패시터.
  10. 복수의 유전체층 및 내부전극이 교대로 적층된 커패시터 본체를 형성하는 단 계;
    상기 커패시터 본체를 소성하는 단계;
    상기 내부전극이 외부로 노출되는 면에 금속층을 형성하는 단계; 및
    상기 금속층을 도포하면서, 상기 커패시터 본체의 외부표면상에 외부전극을 형성하는 단계;를 포함하는 적층 세라믹 커패시터 제조방법.
  11. 제 10항에 있어서,
    상기 금속층을 형성하는 단계는 무전해 도금방법에 의해 수행되는 것을 특징으로 하는 적층형 세라믹 커패시터 제조방법.
  12. 제 10항에 있어서,
    상기 금속층 형성단계 전에, 상기 노출된 내부전극을 표면처리하는 단계;를 더 포함하는 것을 특징으로 하는 적층형 세라믹 커패시터 제조방법.
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