CN101572269B - 源/漏碳注入和RTA退火,预SiGe淀积 - Google Patents

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Abstract

本发明公开了源/漏碳注入和RTA退火，预SiGe淀积。还公开了一种阻挡掺杂杂质从应力结构向外扩散的半导体器件系统、结构和源/漏的制造方法。说明性实施例包括半导体衬底、器件、和阻挡源/漏区中掺杂杂质侧壁外扩散的方法。提供具有栅结构、和具有在所述栅结构相对两侧的源和漏的半导体衬底。在所述源和漏的一部分蚀刻凹槽区。在所述凹槽区埋植掺杂的应力结构。将阻挡掺杂杂质并入所述源和漏的其余部分。

Description

源/漏碳注入和RTA退火,预SiGe淀积
技术领域
本发明一般地涉及半导体器件、系统和制造方法，特别涉及阻挡晶体管源/漏区中的掺杂杂质向外扩散的半导体器件、系统和方法。 
背景技术
金属氧化物半导体场效应晶体管(MOSFET)尺寸的减少，不断地改进了集成电路的速度、性能、密度、和功能单位成本。一种提升晶体管性能的方法是通过向晶体管沟道区域有选择地施加应力。这种应力使半导体晶体晶格发生畸变(例如：拉伸)，进而影响能带排列和半导体的电荷输送性能。通过控制在最终器件中应力的大小和分布，生产商能够提高载流子的迁移率，从而改善器件的性能。 
一种在晶体管沟道区域中引入应力的方法包括：在源/漏区凹槽的内部生长锗硅(SiGe)外延层。在该方法中，晶格失配生成沟道区域内的单轴压应力。对于补偿金属氧化物半导体(CMOS)制造的一个问题是：为了提高载流子迁移率，N沟道金属氧化物半导体(NMOS)和P沟道金属氧化物半导体(PMOS)器件需要的应力类型不同。PMOS制造方法可以包括采用衬底结构向沟道施加压应力。因此，CMOS制造技术可分别针对PMOS和NMOS器件。 
需要外延锗硅(e-SiGe)中的高锗浓度以增大PMOS器件中的沟道压应力。为了降低源漏区中的薄层电阻和接触电阻，可在e-SiGe中掺杂硼。然而，所述e-SiGe中高浓度硼可能导致硼外扩散至沟道区域。PMOS中硼的外扩散可能导致短沟道晶体管中阈值电压(Vth)的降低。Vth的降低被称为短沟道效应(SCE)。 
为了抵消硼的外扩散影响，一种已知的方法包括：在刻蚀源漏凹槽区和栅极的伪侧壁区之后，进行一系列注入(称为Pocket注入或Halo注入)。 Pocket注入中，磷的剂量大约为4.0×1013/cm2或者更高，砷的剂量大约为3.0×1013/cm2或者更高。该已知方法的一个缺点是：在已设置凹槽的源漏区底部淀积一层或多层应力材料层时，Pocket注入的剂量可以高到引起侧壁和已设置凹槽的源漏区底部的损伤。该已知方法和结构另一缺点是硼外扩散没有得到充分控制，因而导致了短沟道效应。 
发明内容
通过提供在PMOS源/漏区域中阻挡硼的侧壁外扩散的半导体器件、系统和方法，总体解决或避开了上述和其它问题，总体实现了技术优点。提供了一种具有栅结构和在所述栅结构相对两侧的源及漏的半导体衬底。在所述源和漏的一部分中刻蚀凹槽区。在所述凹槽区中埋植掺杂的应力结构。将阻挡掺杂杂质并入所述源和漏的其余部分。 
本发明优选实施例的优点可包括：由于降低了30％的漏感应势垒下降(DIBL)，改进了短沟道效应。本发明说明性实施例的又一优点是降低Pocket注入从而减少了对栅边缘的损伤。本发明说明性实施例的另一个优点是具有较低的e-SiGe阻抗。 
前面比较宽泛地描绘出了说明性实施例的特征和技术优点，以便对本发明后续的详细描述能够有更深的理解。说明性实施例的附加特征和优点将在后面说明，其构成本发明的权利要求的主题。本领域普通技术人员应该意识到，通过本发明公开的原理和具体实施例很容易地以其为基础，修改或设计其它结构或工艺以实现与本发明的相同目的。同样，本领域普通技术人员也应当认识到，这些等同结构没有脱离说明性实施例以及所附权利要求的精神和范围。 
附图说明
下面结合附图进行描述，以便更完整地理解本发明的实施例及其附加优点，其中： 
图1表示说明性实施例的选择特征的剖面图； 
图2A-2D表示第一实施例PMOS结构选择的工艺步骤的剖面图，该 PMOS结构阻挡了硼的外扩散； 
图3A-3D表示第一实施例PMOS结构选择的工艺步骤的剖面图，该PMOS结构阻挡硼的外扩散； 
图4表示第一说明性实施例的工艺流程； 
图5表示第二说明性实施例的工艺流程； 
图6表示说明性的实施例中，氮浓度与晶体管源/漏区深度的分布示图； 
图7表示说明性的实施例中，硼浓度相对于深度的的分布示图； 
图8表示说明性的实施例中，阈值电压相对于沟道长度(Lmark)的分布示图；和 
图9表示说明性的实施例中，漏电流相对于驱动饱和电流的示图。 
除非另有说明，在不同的附图中对应的序号和标号通常指示对应的部分。附图仅是为了清楚说明优选实施例的相关方面，无需按照比例绘制。 
具体实施方式
以下详述目前优选实施方式。然而，可以理解的是，本发明提供了许多可应用的发明概念，这些概念可广泛地实施于各种特定情况。所讨论的这些具体实施方式仅以具体方式说明本发明的制造和利用，并非用以限制本发明的范围。 
将以特定场景中说明性的实施例来详细阐述本发明，即硼掺杂的、外延生长的、源/漏埋植SiGe的PMOS晶体管。然而，本发明可以被应用到包括其它应力材料的其它半导体器件上，例如在硅中掺杂锑等。还有，本实施例所示的阻挡掺杂杂质为碳；其它阻挡掺杂杂质也包括在本发明中，包括但不限于氟、氮等。 
图1示出了一个说明性实施例选择的特征截面图。示出了具有栅极108和栅电介质110的晶体管100。在栅结构108/110的相对两侧为源106和漏107。源106/漏107包括两部分：凹槽部分116和其余部分120。凹槽部分116埋植有硼掺杂的应力结构118。例如，掺杂硼的应力结构118可为外延SiGe。源106/漏107的其余部分120具有与衬底材料一体的碳和氮。其余部分120中的碳可阻挡硼从掺杂的应力结构118外扩散至沟道区域112。说明性实施例的一个优点是：随着沟道长度的减少，Vth降低的影响将不那么严重(见图9)。此外，在退火工艺中其余部分120中的氮将与其余部分120成为一体，从而修复损伤和对源106/漏107的凹槽部分116和其余部分120之间界面进行钝化，含掺杂杂质的其余部分的氮浓度大于约5×1018atoms/cm3。进一步的，在Pocket注入中注入较低浓度的磷掺杂杂质可具有减少注入工艺引起的损伤的附加优点。
现在参考图2A-2D，示出了选择的工艺步骤的剖面图，该选择的工艺步骤说明了阻挡硼外扩散的系统的第一实施例。更为具体地，图2A所示的晶体管100(如图1中的晶体管100)包括衬底102和浅沟槽隔离(STI)区104。衬底102可包括掺杂或不掺杂的体硅、或绝缘体上硅结构的有源层(SOI)。通常，SOI衬底包括在绝缘层上形成的硅层。例如，该绝缘层可以是埋层氧化层或二氧化硅层。该绝缘层设置在衬底上，典型地为硅衬底或玻璃衬底。也可采用其它衬底，包括多层衬底，梯度结构衬底(gradientsubstrate)，或混合取向衬底。 
在晶体管100的两侧示出有浅沟槽隔离(STI)结构104。衬底102还包括栅极108和栅电介质110。载流子沟道区112在栅极108和栅电介质110之下。载流子沟道区112将在后续的源和漏区(未示出)之间为载流子提供连接路径。 
在可选择的实施例中，可选择沟道/衬底的晶向，使在采用SOI或SGOI混合取向衬底时适当的电荷载流子移动性得到优化。例如，PMOS沟道112可沿<110>的方向，这个方向是对于{110}衬底来说使空穴移动性最大的方向。 
栅电介质110可包括厚度从约6至 
Figure DEST_PATH_GSB00000316826400011
的二氧化硅，优选小于约 
Figure DEST_PATH_GSB00000316826400012
在其它实施例中，栅电介质110可包括K值大于约4的高K值电介质。可能的高K值电介质包括Ta2O5、TiO2、Al2O3、ZrO2、HfO2、Y2O3、L2O3，及其铝酸盐和硅酸盐。其他合适的高K值电介质可包括铪基(hafnium-based)材料，例如HfO2、HfSiOx、和HfAlOx。在一优选的实施例中，栅电介质110包括氧化层，可通过氧化工艺形成栅电介质110，例如通过在包括氧化物、H2O、NO、或它们结合的环境中进行湿法或干法热氧化形成；或通过采用四乙氧基硅烷(TEOS)和氧气作为前驱(precursor)的化学汽相淀积 (CVD)技术形成。 
优选地，栅极108含有导电材料，例如Ta、Ti、Mo、W、Pt、Al、Hf、Ru及其硅化物和氮化物，掺杂的多晶硅，其他导电材料，或他们的组合。在一个例子中，淀积非晶硅并进行再结晶化以生成多晶硅(poly-silicon)。在该优选实施例中，栅极为多晶硅，可采用低压化学气相淀积(LPCVD)通过淀积掺杂的或非掺杂的多晶硅形成栅极108，形成的厚度在大约 
Figure G2008101468140D00051
到大约 之间，较优选为约 
Figure G2008101468140D00053
可通过现有技术中已知的光刻技术对栅电介质110和栅极108进行构图。通常，光刻包括：淀积光致抗蚀剂材料，然后对该光致抗蚀剂材料(光刻胶)进行掩膜、曝光和显影。在对光致抗蚀剂掩膜进行构图之后，执行刻蚀工艺去除栅电介质材料和栅极材料不想要的部分以形成如图1所示的栅电介质110和栅极108。在优选的实施方式中，栅极材料为多晶硅，栅电介质材料为氧化物，刻蚀工艺可采用湿法或干法，各向异性或各向同性，但优选为各向异性的干法刻蚀工艺。 
在栅极108和栅电介质110的相对两侧形成伪侧壁缓冲层114。伪侧壁缓冲层114可包含氮化硅(Si3N4)，或除Si3N4之外的含有氮的层，例如SixNy、氧氮化硅(SiOxNy，)、肟化硅(SiOxNyHz)、或其组合。可由已形成的包含Si3N4的层形成伪侧壁缓冲层114，该包含Si3N4的层是由采用利用硅烷和氨作为前驱气体的化学气相淀积形成的。 
通过进行各向同性或各向异性的刻蚀工艺对侧壁缓冲层114进行构图。由于Si3N4层在与栅极108邻接的区域较厚，因此各向异性刻蚀去除了栅极108顶部上的Si3N4材料和衬底102中没有直接与栅极108相邻接的区域中的Si3N4材料，留下如图1中所示的缓冲层。在一个实施例中，侧壁缓冲层114的宽度为约1nm到约100nm。 
如图2B所示，通过刻蚀工艺在栅极108两侧的源区106/漏区107中生成凹槽区116。采用氟、氯、溴化学材料进行等离子体刻蚀以形成凹槽区116。可选地，可有选择地采用化学材料进行湿法刻蚀或干法刻蚀以形成凹槽区116。凹槽区116可具有约在10nm至200nm之间的深度，优选约在40nm至140nm之间。如图2B所示为得到的结构。 
在第一示例的实施例中，先对伪侧壁114进行刻蚀，然后注入碳。伪侧壁对于限定凹槽区116的边界是有用的，并能在凹槽区116刻蚀工艺期间保护栅结构108/110。由于传统的源/漏注入采用栅极18和栅极缓冲层114作为注入掩膜，因而可在形成电极缓冲层之后进行对源/漏的注入。可通过于法或湿法刻蚀对伪侧壁114进行刻蚀，例如采用磷酸(H3PO4)等溶液的各向同性刻蚀工艺。 
图2C示出了刻蚀伪侧壁之后的晶体管100。例如，进行一次或多次倾斜的碳注入122，将碳合并至源区106/漏区107的其余部分120。其它例子中，注入的阻挡掺杂杂质为氟、氮等。碳冲击凹槽区116的侧壁，形成围绕凹槽区116的阻挡层，该阻挡层可阻碍随后注入的硼外扩散至沟道区112。该注入方法，例如，可在如注入剂量在约5.0×1013ions/cm2至约4.0×1014ions/cm2之间，注入能量在约1.0至2.0KeV之间完成。该注入倾斜度可在约25°和35°之间，优选地约与衬底102的上表面法线方向成30°。注入的角度可避免将碳注入到沟道区中，沟道区中多余的碳可能会引起沟道移动性的降低。可旋转晶片适应全部或部分注入。 
接着进行快速热退火(RTA)处理。RTA可修复由于碳注入引起在凹槽区116的底部或侧壁引起的注入损伤。此外，RTA还可将氮并入源106/漏107的其余部分120。在表面氧化反应期间，可将氮并入硅中。在RTA工艺中的高压氮气氛提供的高热能量之下，氮可穿过氧化层扩散入硅。RTA工艺可在约850和约1000℃之间进行，优选地氮气氛为950℃。 
在一个实施例中，然后进行Pocket注入。Pocket注入是一个可能包含一系列注入方法的注入工艺，进行该工艺无需离开注入设备的真空环境，或可通过不同的注入步骤完成。Pocket注入方法可是例如约为10-40KeV，和约1.0×1013-3.0×1013/cm2的磷掺杂杂质；在约20-45KeV，和约2.0×1013-4.0×1013/cm2的砷掺杂杂质；在约2-4KeV，和约4.0×1014-7.0×1014/cm2的二氟化硼掺杂杂质。然而上述举例的能量和剂量中，剂量可在30％以内变化。说明性实施例的一个优点是：采用较低的磷注入剂量(上述已知工艺中的磷Pocket注入的剂量为4.0×1013/cm2)，引起的对凹槽区域116的损伤也较小。该区域较小的损伤可提高性能参数和器件的成品率。 
如图2D所示，在凹槽区116中淀积硼掺杂的e-SiGe埋植应力结构118。优选进行SiGe的外延生长，然而，其他方式也可用于在凹槽区内淀积SiGe。在源106/漏107区中淀积埋植的应力结构118所采用的外延工艺可包括化学气相淀积、超高真空化学气相淀积(UHV-CVD)或分子束外延。在可选择的实施例中，在源106/漏107区中的SiGe埋植应力结构118可具有一层或多层覆盖层(未示出)。在进一步的实施例中，所述覆盖层和衬底由相同的材料构成，因此具有相同的晶格间距。选择的晶体外延可包括使用硅烷或者二氯硅烷(dichlorosilane)和蚀刻气体，例如HCl。可选地，外延工艺可在小于约900℃下进行，优选地，在约600℃-800℃之间进行。所示说明性实施例是以硼掺杂的SiGe(SiGe：B)作为应力结构为例进行描述的，然而其它材料也应在实施例的范围之内，例如对于PMOS可采用锑掺杂的Si(Si：Sb)作为应力结构，对于NMOS可采用碳掺杂的Si(Si：C)作为应力结构，等等。 
根据说明性实施例，外延生长以外的方法也可实现该埋植的应力结构。进一步地，可通过在埋植的应力结构118中生长SiGe时，对外延的SiGe就地(in-situ)进行掺杂以完成SiGe中的硼掺杂。也可通过注入方法完成硼或其它掺杂。 
图3A-3D描述第二个说明性实施例的选择的截面图。相同的标号指代如图1和2A到2D中的各种元件。为了避免重复，图中所示的每个标号不再进行详细描述。第二个实施例的处理的开始过程与第一个实施例的处理过程基本一样，因此图3A看起来与图2A一样。然而，在源106/漏107所限定的区域中进行SiN蚀刻。 
转到图3B，碳被注入至源区106/漏区107。该注入方法可进行的剂量和能量为：注入剂量约在9.0×1013ions/cm2至1.1×1014ions/cm2之间，优选地约为1.0×1014ions/cm2；能量在约6和10KeV之间，优选地约8.0KeV。注入的倾斜度可以在25°和35°之间，优选约与衬底102的上表面法线方向成30°。注意，在第二个实施例中，在凹槽区116形成之前，将碳注入至其余部分120中。还需要注意，碳注入方法的能量比第一个实施例的碳注入的能量要高，因此碳可被注入到一个深度，阻碍硼从后续硼掺杂的埋植应 力结构中向外扩散的。 
转到图3C，示出了在源106/漏107中刻蚀有凹槽区116的晶体管100。凹槽区116的刻蚀基本上可用图2中描述的方式实现。在形成凹槽区域116之后，进行RTA，同样与上述图2所描述的RTA工艺类似。在RTA工艺中，将氮并入其余部分120。 
然后进行Pocket注入。该注入与上述图2所讨论的注入类似。可选地，还可进行前Pocket注入退火。如图3D所示，然后在凹槽区中生成硼掺杂的e-SiGe，类似上述图2所描述的，在源区106/漏区107中形成埋植的应力结构118。 
图4示出了根据第一说明性的实施例的工艺步骤的方法。该工艺的开始是提供包含栅结构的衬底(步骤402)。该栅结构可包括导电的栅极和栅电介质。该栅结构还包括伪侧壁。在所述栅结构两侧形成的伪侧壁作为缓冲层。伪侧壁的作用是限定所述凹槽区的边缘。 
在源/漏区的一部分蚀刻凹槽区(步骤404)。从所述栅结构去除所述伪侧壁(步骤406)。在倾斜的碳注入期间，在注入之前去除所述伪侧壁可以使阻挡掺杂杂质具有较好的覆盖，在这个例子阻挡掺杂杂质为碳。 
将碳注入至所述源/漏的其余区域中(步骤408)，实质上形成凹槽区的碳的衬里。在可选的实施例中，在源和漏中的碳更加分散(见图5)。碳注入的倾斜化可使碳被注入到凹槽区的侧壁以及底部上。 
该方法在氮气氛中对衬底进行快速热退火(步骤410)。该工艺中的氮被并入源/漏的其余区域。在源/漏的其余区域和后来埋植的应力结构之间的界面中，氮可以起到钝化作用。 
完成Pocket注入(步骤412)。Pocket注入可为包括磷掺杂杂质、砷掺杂杂质、和二氟化硼掺杂杂质的三步注入。然后在所述源/漏的凹槽区域里埋植应力结构(步骤414)。优选地，所述应力结构为外延原位硼掺杂SiGe结构。如图2所示为本方法的一个例子。 
在埋植应力结构之后，可进行后续的工艺，该后续的工艺可包括在所述源/漏区中注入更高流的掺杂杂质。 
图5示出了阻挡掺杂杂质从应力结构外扩散的第二实施例的方法，在 该例子中掺杂杂质为硼，应力结构为Si-Ge应力结构。该工艺的开始是提供包括栅结构的衬底(步骤502)。所述栅结构具有类似于图3A中所建立的侧壁。对所述衬底进行轻刻蚀以去除源/漏上的SiN层(步骤504)。在源/漏中注入阻挡掺杂杂质(步骤506)，在该例中，阻挡掺杂杂质为碳。在第二实施例中，没有在碳注入之前去除伪侧壁。也要注意，在刻蚀形成凹槽区之前，将碳注入至源/漏中。刻蚀所述源/漏的凹槽区(步骤508)。在氮气氛中对衬底进行退火(步骤510)。进行磷、砷和二氟化硼的Pocket注入(步骤512)。还可进行可选的退火。生长e-SiGe硼掺杂的埋植应力结构(步骤514)。也可替代地或额外地淀积如Si、SiC等其它应力结构类型。如所述，应力结构可以是多层或单层的。还可对衬底进行进一步处理(步骤516)。 
图6为氮浓度相对于晶体管的源/漏区中深度的示图。y轴602表示以atoms/cm3为单位的氮浓度。x轴604表示以纳米(nm)为单位的样品深度。竖直的虚线606表示SiGe/Si界面的底部深度。实曲线608表示氮浓度与参考深度的关系(现有技术工艺)。三角形断开的曲线610表示在温度T1进行后碳注入RTA的第一实施例工艺，正方形断开的曲线612为在温度T2进行后碳注入RTA的第一实施例工艺，圆圈断开的曲线614描述在温度T3进行后碳注入RTA的第一实施例工艺，其中，T3＞T2＞T1。如从图中看出，参考样品608在SiGe/Si界面处具有最低的氮浓度。第一个实施例的样品610、612和614显示：随着RTA温度的增加，在SiGe/Si界面处的氮浓度602也在增加。优选地，RTA在短时间内完成，例如10秒钟的工艺，这样就不会超出衬底的热预算。 
图7表示硼浓度相对于深度的关系。y轴710表示以atoms/cm3为单位的硼浓度。x轴720表示采样深度。随着采样深度的增加，采样中的硼掺杂杂质在减少。在硼掺杂的SiGe应力结构底部的表面(由垂直点划线表示)，参考750的浓度(现有技术样品)由实线表示，第一个说明性实施例752由虚线表示，大于1×1020atoms/cm3。当采样深度超过60nm时，曲线出现分叉。对于给定的深度，说明性实施例752示出了较低的硼浓度，这表明硼外扩散已被阻挡。 
图8为阈值电压(V)相对于沟道长度(μm)的关系图。y轴810表示阈值电压(Vth)。x轴820表示以线宽um为单位的短沟道多晶硅线宽(掩膜参数)。实曲线830是参考曲线，圆圈断开的曲线840表示第一个实施例，三角形断开的曲线850表示第二个实施例的Vth。从图中可以看出，参考曲线830相对于第一个实施例曲线840(圆形断开的)或者第二实施例850(三角形断开的)来说，其Vth的降低更为严重。 
说明性实施例的进一步优点如图9所示，图为驱动饱和电流(μA/μm)相对于漏电流(nA/μm)的关系示图。y轴902表示以nA/μm为单位的漏电流。x轴904表示以μA/μm为单位的驱动饱和电流。从图中可以注意到，由实线表示参考样品906，其在相同的驱动饱和电流时具有比本发明说明性实施例更大的漏电流，即大于第一实施例908(方形断开的)和第二实施例910(三角形断开的)的漏电流。说明性实施例较低的漏电流可提高器件的成品率。 
说明性实施例的一个特征是：通过注入阻挡掺杂杂质以阻挡侧壁掺杂杂质(硼)从应力结构向外扩散，在本例中，该应力结构是e-SiGe应力结构，注入的阻挡掺杂杂质为碳注入。在碳注入之后进行的RTA退火减少了e-SiGe淀积的内表面，以及将氮合并至SiGe凹槽的内表面时出现的缺陷。本发明可有效降低漏感应势垒下降(DIBL)30％，改善驱动饱和电流(IdSat)超过5％，同时减小Pocket注入剂量。另外，Pocket注入剂量的降低有助于缓解SRAM中Vth错配问题，该问题可能是由于Pocket分布不均匀造成的。 
虽然，说明性实施例和它的优点已经详细地被描述，但是，应该明白：在这里，能够进行各种各样的变化、置换、和变更，而不会偏离由权利要求确定的本发明的精神和范围。例如，可以对材料、注入剂量和温度进行变化。 
然而，本申请的范围不是为了限定在说明书中所描述的工艺、器件、制造以及物质的构成、设备、方法和步骤。正如本领域技术人员能够容易从本发明的公开内容中理解的，根据本发明可以利用与这里所描述的相应实施方式发挥基本相同的功能或达到基本相同的结果的现有或以后开发的 工艺、器件、制造以及物质的构成、设备、方法和步骤。因此，所附的权利要求在它们的范围内包括这些工艺、器件、制造以及物质的构成、设备、方法和步骤。 

Claims (14)

1.一种半导体器件，包括：
在半导体衬底上的栅结构；和
在所述栅结构相对两侧的所述半导体衬底中的源区和漏区；
其中，所述每个源区和漏区包括：埋植在所述半导体衬底中的掺杂应力结构，和在所述掺杂应力结构和所述半导体衬底之间形成的含掺杂杂质的部分，所述含掺杂杂质的部分包括碳和氮。
2.根据权利要求1所述的半导体器件，其中，所述含掺杂杂质的部分的氮浓度大于5×1018atoms/cm3。
3.根据权利要求1所述的半导体器件，其中，所述含掺杂杂质的部分覆盖所述掺杂应力结构的里层。
4.根据权利要求1所述的半导体器件，其中，所述掺杂应力结构选自由硼掺杂的SiGe和锑掺杂的Si组成的组。
5.根据权利要求1所述的半导体器件，其中，所述掺杂应力结构包括e-SiGe。
6.根据权利要求1所述的半导体器件，其中，所述含掺杂杂质的部分包括氟。
7.一种半导体器件的制造方法，包括：
设置包括栅结构的衬底；
在所述栅结构相对两侧蚀刻凹槽；
至少向所述凹槽的侧壁注入阻挡掺杂杂质；
对所述衬底在氮气氛中进行快速热退火(RTA)；和
在所述凹槽中形成掺杂应力结构，其中，所述在所述掺杂应力结构和所述衬底之间形成有含掺杂杂质的部分。
8.根据权利要求7所述的半导体器件的制造方法，其中，选择SiGe中掺杂硼，或Si中掺杂锑作为所述掺杂应力结构。
9.根据权利要求7所述的半导体器件的制造方法，其中，所述含掺杂杂质的部分中氮浓度大于5×1018atoms/cm3。
10.根据权利要求7所述的半导体器件的制造方法，其中，所述含掺杂杂质的部分覆盖所述掺杂应力结构的里层。
11.根据权利要求7所述的半导体器件的制造方法，其中，所述掺杂应力结构包括e-SiGe。
12.根据权利要求11所述的半导体器件的制造方法，其中，所述掺杂应力结构中包含的掺杂杂质为硼。
13.根据权利要求7所述的半导体器件的制造方法，其中，所述阻挡掺杂杂质选自碳、氟、和氮组成的组。
14.根据权利要求7所述的半导体器件的制造方法，还包括：
在所述栅结构上制备伪侧壁，其中在注入所述阻挡掺杂杂质之前去除所述伪侧壁结构。
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