CN101373955B - 差动放大电路和a/d转换器 - Google Patents

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Abstract

提供一种即使在电源电压比较小的情况下，也不会引起性能恶化并且能够过驱动恢复的差动放大电路。在作为第一输出部的节点N1和电源Vdd之间相互并联地插入PMOS晶体管MP1和MP3，在作为第二输出部的节点N2和电源Vdd之间相互并联地插入PMOS晶体管MP2和MP4。通过复制电路4和比较器5，将输入电压Vin和基准电压Vref的输入电位差是“0”的平衡状态时的输出电压Vout p和Vout n均设定为基准输出公共电压Voutcm_ideal。设定复制电路4的基准输出公共电压Voutcm_ideal，以使得电源电压Vdd和输出公共电压Voutcm的电位差成为比以二极管方式连接的PMOS晶体管MP1和MP2的阈值电压Vth低的值。

Description

差动放大电路和A/D转换器
技术领域
本发明涉及构成作为A/D转换器的要素电路的比较器的差动放大电路和包含该差动放大电路的A/D转换器。
背景技术
在HDD(Hard Disk Drive：硬盘驱动器)或DVD(Digtal Versatile Disk：数字通用光盘)等ODD(Optical Disc Drive：光盘驱动器)的读取通道，即读取已记录在盘上的信号的系统中，当以数字信号处理进行信号处理(解调)时，需要将模拟信号转换为数字信号的A/D转换器。近年来，随着在HDD中读取速度的高速化和记录密度的提高，需要超过1GS/S的超高速A/D转换器。
在现有的将较高的电源电压Vdd作为工作电源的差动放大器(差动放大级)中，广泛地使用连接晶体管的栅极和漏极(下面称为“以二极管方式连接”)的晶体管元件作为负载。以二极管方式连接的晶体管负载防止了输入大振幅信号时差动放大级的输出过大，起到了箝位效果。
对于比较器的速度性能来说，是否能够根据其输出较大的状态，以提供较小输入的输入条件下的动作(下面称为“过驱动恢复”)进行正确的判断成为重要的特性。以二极管方式连接的晶体管的箝位效果有助于过驱动恢复的高速化。
图13是示出现有的差动放大器结构的电路图。在图13中示出的差动放大器30例如已经在非专利文献1中公开。如同一图所示，差动放大器30具有一对差动对晶体管(NMOS晶体管MN31和MN32)。在作为NMOS晶体管MN31和MN32的源极公共端子的节点N3和接地电位Vss之间设置恒流源31。
此外，在作为NMOS晶体管MN31的漏极的节点N1和电源Vdd之间插入以二极管方式连接的PMOS晶体管MP31，在作为NMOS晶体管MN32的漏极的节点N2和电源Vdd之间插入以二极管方式连接的PMOS晶体管MP32。即，PMOS晶体管MP31和MP32的源极被施加电源电压Vdd，栅极和漏极连接到节点N1和节点N2。
向NMOS晶体管MN31的栅极提供输入电压Vin，向NMOS晶体管MN32的栅极提供基准电压Vref。
在这样的结构中，向形成差动对的NMOS晶体管MN31和MN32的栅极提供的输入电压Vin和基准电压Vref的电位差，即输入电位差VinD被放大，由节点N1得到输出电压Vout n，由节点N2得到输出电压Vout p。输出电压Voutp和输出电压Vout n的电位差，即输出电压Vout(＝Vout p—Vout n)成为将输入电压Vin和基准电压Vref的电位差放大而得到的电位差。
要考虑图13中所示出的差动放大器30的输入电压Vin的振幅非常小的小振幅信号输入时的放大率(DC增益)。在差动放大器30中，放大率通过NMOS晶体管MN1和MN2的跨导Gmn和连接到作为输出端子的节点N1和N2中的一个的、PMOS晶体管MP31或MP32的电阻成分(下面称为“输出电阻Rout”)，由下式(1)表示。
【式1】
Vout/Vin＝Gmn×Rout...(1)
输出电阻Rout根据差动放大级的负载结构而不同。在上述差动放大器30中，以二极管方式连接的PMOS晶体管MP31和MP32用作负载元件。因此，在差动放大器30中，小振幅信号输入时的输出电阻Rout在忽略PMOS晶体管MP31和MP32各自的漏极和源极间的电阻(下面称为“Rds”)时，近似地表示为PMOS晶体管MP31和MP32的跨导Gmp的倒数1/Gmp。
此外，在包含超过上述小振幅信号输入的输入电位差VinD的振幅输入的大振幅信号输入时，以二极管方式连接的PMOS晶体管MP31和MP32通过大振幅信号输入而强导通，从而防止输出电阻Rout变低，差动放大器30的放大程度下降，输出电压Vout过大，从而有助于过驱动恢复的高速化。
【非专利文献1】McGRAW HILL INTERNATIONAL EDITION ElictricalEngineering Series“Design of Analog CMOS Integrated Circuits”page100-134
在图13所示的差动放大器30中，输出公共电压(下面称为“Voutcm”)由以二极管方式连接的PMOS晶体管MP31和MP32的栅极—源极间电压Vgs决定。并且，所谓的输出公共电压Voutcm是指在输入电压Vin和基准电压Vref是相等的(输入电位差VinD＝0)同相输入时，节点N1和节点N2上出现的输出电压Vout n和输出电压Vout p(＝Vout n)。当将PMOS晶体管MP31和MP32的阈值电压作为“Vtp”，将过驱动电压作为“Veffp”时，差动放大器30中的输出公共电压Voutcm由下式(2)表示。
【数学式2】
Voutcmn＝Vdd-(|Vtp|+|Veffp|)...(2)
输出公共电压Voutcm受PMOS晶体管MP31和MP32的阈值电压Vtp限制，在必须采用低的电压作为电源电压Vdd的情况下，通过上述式(2)，输出公共电压Voutcm也变成较低的值。结果，可能会导致构成差动对的NMOS晶体管MN31和MN32的漏极—源极间电压Vds小于过驱动电压Veff且偏离饱和区域，可能会造成差动放大级的速度性能恶化。
这样，当构成差动对的NMOS晶体管MN31和MN32的过驱动电压Veff占电源电压Vdd的比例变大时，分配在NMOS晶体管MN31和MN32的饱和区域动作中DC偏置的条件将变得严格。
即，在电源电压Vdd比较低的情况下，当采用以二极管方式连接的晶体管作为负载时，PMOS晶体管MP31和MP32的阈值电压Vtp占电源电压Vdd的比例也变大。由此，变成如下偏置条件：输出公共电压Voutcm变得过低(或过高(在差动对由P沟道晶体管构成的情况下))，在NMOS晶体管MN31和MN32中的一个晶体管的漏极—源极间电压Vds低于过驱动电压Veff。结果，存在如下问题点：偏离了NMOS晶体管MN31和MN32的饱和区域动作，引起显著的速度性能恶化的可能性变高。
发明内容
本发明是为了解决上述技术问题而提出的，本发明的目的是提供一种即使在电源电压比较小的情况下，也不会引起性能恶化并且能够过驱动恢复的差动放大电路和包含该差动放大电路的A/D转换器。
根据本发明的一个实施方式的差动放大电路，相对于第三和第四负载用晶体管并联地设置构成放大程度调整部的第一和第二负载用晶体管。
并且，由输出公共电压控制部，在输入到一个和另一个差动晶体管的控制电极上的一个输入信号和另一个输入信号是同相输入时，将控制信号输出到第三和第四负载用晶体管的控制电极上，从而获得差动输出的第一和第二输出部的电位成为预先设定的基准输出公共电压。该基准输出公共电压被设定为在同相输入时满足第一和第二负载用晶体管成为截止状态的基准条件。
发明效果
根据本实施方式，满足上述基准条件而设定基准输出公共电压，从而在小振幅信号输入时通过第一和第二负载用晶体管均截止而进行的第一动作，可以实现比较大的放大率的放大动作。结果，可以使本实施方式的差动放大电路高速动作。
此外，本实施方式的差动放大电路在大振幅信号输入时通过第一和第二负载用晶体管中的一个导通的第二动作，发挥箝位效果，从而控制差动输出不会变得过大。结果，可以使本实施方式的差动放大电路高速动作。
附图说明
图1是示出作为本发明的原理的差动放大电路的概要结构的说明图。
图2是示出图1的差动放大电路的输入电压和控制电路电流的关系的图。
图3是示出图1的差动放大电路的输入电压和输出电压的关系的图。
图4是示出利用了图1中示出的差动放大电路的A/D转换器的结构例的说明图。
图5是示出作为本发明的实施方式1的差动放大电路的结构的说明图。
图6是示出作为本发明的实施方式2的差动放大电路的结构的说明图。
图7是示出作为本发明的实施方式3的差动放大电路的结构的说明图。
图8是示出作为本发明的实施方式4的差动放大电路的结构的说明图。
图9是示出作为本发明的实施方式5的差动放大电路的结构的说明图。
图10是示出作为本发明的实施方式6的差动放大电路的结构的说明图。
图11是示出作为本发明的实施方式7的差动放大电路的结构的说明图。
图12是示出作为本发明的实施方式8的差动放大电路的结构的说明图。
图13是示出现有的差动放大器的概要结构的电路图。
符号说明
1、2放大程度调整部，4、6、9复制电路，5、7比较器，11、12负载元件，17负载元件，18、41～43恒流源，19串联电阻组，20～28差动放大电路，51、52基准输出公共电压生成电路，61前置放大器，63锁存器部，64编码器，65基准电压设定部、DA1～DAn、WDA1～WDAn差动放大级，MN1、MN2 NMOS晶体管，MP1～MP4PMOS晶体管
具体实施方式
<发明原理>
(结构)
图1是示出作为本发明的原理的差动放大电路的概要结构的说明图。如图1所示，差动放大电路20具有一对差动对晶体管(NMOS晶体管MN1和MN2)。在一个和另一个差动晶体管的NMOS晶体管MN1和MN2的源极公共端子，即节点N3和接地电位Vss(第二输出源)之间设置作为差动动作用恒流源的恒流源3。恒流源3向节点N3和接地电位Vss之间提供恒定电流Iss。
此外，在作为NMOS晶体管MN1的漏极的节点N1(第一输出部)和电源Vdd(第一电源)之间相互并联地插入了放大程度调整部1和负载元件11，在作为NMOS晶体管MN2的漏极的节点N2(第二输出部)和电源Vdd之间相互并联地插入了放大程度调整部2和负载元件12。即，放大程度调整部1和2与负载元件11和12相对应地设置。
放大程度调整部1和2在作为第一和第二负载部的负载元件11和12两端的电位差(端子间电压)比预先设定的阈值电压小时截止(两端之间成为开路状态)，上述端子间电压比上述阈值电压大时导通。放大程度调整部1和2动作从而使在导通状态时上述端子间电压不会过多地扩展，即，使得差动放大电路20的放大程度在截止状态时进一步降低。
上述阈值电压调整差动放大电路20的输出公共电压Voutcm，并且设定为在输入电压Vin和基准电压Vref相等的输入状态(下面称为“输入平衡状态”)时一定处于截止状态。
差动放大电路20的输出电阻Rout，在假定可以不考虑NMOS晶体管MN1和MN2的漏极—源极间的电阻Rds时，成为负载元件11和12的端子间电阻。两端子间的电阻成分只要可以实现规定的输出电阻，则负载元件11和12可以是无源元件，也可以是有源元件。
并且，向NMOS晶体管MN1的栅极提供输入电压Vin(一个输入信号)，向NMOS晶体管MN2的栅极提供基准电压Vref(另一个输入信号)。
(动作)
在这样的结构中，向形成差动对的NMOS晶体管MN1和MN2的栅极提供的输入电压Vin和基准电压Vref的输入电位差VinD被放大，由节点N1得到输出电压Vout n，由节点N2得到输出电压Vout p。输出电压Vout p和输出电压Vout n的电位差，即输出电压Vout(＝Vout p—Vout n)成为将输入电压Vin和基准电压Vref的电位差放大而得到的输出电位差。
此时，差动放大电路20的输出公共电压Voutcm通过流过负载元件11和12的电流1/2·Iss和输出电阻Rout由下式(3)表示。
【式3】
Voutcmn＝Vdd-(1/2)Iss×Rout...(3)
这里，差动放大电路20通过放大程度调整部1和2的导通、截止而进行下面所示的2种动作。
图2是示出输入电位差VinD和放大调整电流IA的关系的曲线图。此外，图3是示出输入电位差VinD和输出电压Vout的关系的曲线图。并且，所谓的放大调整电流IA是指流过放大程度调整部1和2的电流。此外，如上所述，输出电压Vout是指输出电压Vout p和输出电压Vout n的差(Vout p—Vout n)，输入电位差VinD是指输入电压Vin和基准电压Vref的差(Vin—Vref)。
如图2所示，在输入电位差VinD达到阈值电压VX之前，由于放大程度调整部1和2截止，所以在放大程度调整部1和2中几乎没有流过放大调整电流IA。即，差动放大电路20在输入平衡状态下截止，并且进行与不存在放大程度调整部1和2时等效的动作。
其结果，如图3所示，在输入电位差VinD达到阈值电压VX之前，进行第一动作，使表示输出电压Vout与输入电位差VinD之间的关系的放大调整变化L1与放大调整无变化L2同样变成线性关系。
上述第一动作通过选择恒定电流Iss和输出电阻Rout使放大程度调整部1和2在输入平衡状态下截止，从而在输入平衡状态(输入电位差VinD＝0V)下，放大程度调整部1和2必然处于开路状态，不流过放大调整电流IA，对输出电压Voutp和输出电压Voutn无影响。
另一方面，如图2所示，当输入电压差VinD超过阈值电压VX时，由于放大程度调整部1和2中的一个导通，所以处于导通状态的放大程度调整部1(2)中流出放大调整电流IA。结果，产生由放大程度调整部1和负载元件11构成的合成电阻成分比仅由负载元件11构成的电阻成分低的现象、以及由放大程度调整部2和负载元件12构成的合成电阻成分比仅由负载元件12构成的电阻成分低的现象中的一个现象。
因此，如图3所示，当输入电位差VinD超过阈值电压VX时，进行第二动作，其中表示输出电压Vout与输入电位差VinD的关系的放大调整变化L1变成比放大调整无变化L2的放大率低的非线性关系。即，放大程度调整部1和2中的一个成为导通状态，从而差动放大电路20的放大程度降低。
在上述第二动作中，在输入电位差VinD超过阈值电压VX的大振幅输入时，放大程度调整部1和2中的一个导通。下面假定放大程度调整部1导通进行说明。在放大程度调整部1中，开始流过放大调整电流IA，输出电压Vout n变成比不存在放大程度调整部1时更高的电位。这将产生如下效果，即当大振幅输入时对作为差动放大级的差动输出的输出电压Vout的箝位效果。
并且，正确地，当输入电压差VinD超过阈值电压VX时，电源电压Vdd和输出电压Vout p的电位差或电源电压Vdd和输出电压Vout n的电位差超过规定的输出阈值电压，从而从上述第一动作切换到上述第二动作。
为了使包含差动放大电路20的比较器高速动作，需要在小振幅信号输入时使其差动输出大幅度放大并判断微小的输入电位差。差动放大电路20通过放大程度调整部1和2同时截止而进行的上述第一动作，可以实现放大率比较大的放大动作。
另一方面，当大振幅信号输入时，为了过驱动恢复而期望差动输出不会过大。差动放大电路20通过放大程度调整部1和2中的一个导通而进行的上述第二动作，发挥抑制差动放大电路20的放大程度的上述箝位效果，从而起到能够使比较器高速动作的效果。
这样，本申请的发明中，由于通过放大程度调整部1和2可以在输入电压Vin和基准电压Vref的电位差即输入电位差VinD超过阈值电压VX时，降低处于动作状态的差动放大电路20的放大程度，所以即使在电源电压较小时也不会引起性能恶化，同时可以得到能够过驱动恢复的差动放大电路。
图4是示出利用了图1中示出的差动放大电路20的A/D转换器的结构例的说明图。在图4中，示出了n位闪烁型A/D转换器的结构。在同一图中示出的A/D转换器由基准电压设定部65、前置放大器部61、锁存器部63和编码器64构成。
基准电压设定部65由在基准电压VRT、基准电压VRB之间串联连接的多个(2n-2)个电阻梯形电路(ladder)RR构成。前置放大器部61由并联设置的多个(2n-1)个前置放大器PA构成。锁存器部33由对应于多个前置放大器PA设置的多个(2n-1个)锁存器(电路)LT构成。
前置放大器PA在正输入端上被施加公共输入的模拟输入信号Vin，在负输入端上被施加由基准电压设定部65生成的基准电压Vref。图1所示的本发明的差动放大电路20用作该前置放大器PA。
由基准电压设定部65得到的基准电压Vref通过在基准电压VRT～基准电压VRB(<VRT)之间串联设置的多个电阻梯形电路RR的电阻比，形成多种电压中的任何一种电压。
各前置放大器PA(差动放大电路20)对由正输入端得到的输入电压Vin和由负输入端得到的基准电压Vref的电位差进行放大，从而由正输出端和负输出端将正输出信号和负输出信号输出到下一级的锁存器LT。
在前置放大器PA下一级上设置的锁存器LT基于对应的前置放大器PA的输出(正输出信号和负输出信号)判断“0”、“1”，并且将该判断结果(“0”、“1”)输出并作为温度计符号D63。由前置放大器PA和锁存器LT构成比较器。
这样，由配置在(2n-1)个前置放大器PA下一级的锁存器LT输出的判断结果被提供给设置于下一级的编码器64以作为(2n-1)位的温度计符号D63。
编码器64基于(2n-1)位的温度计符号D63，转换为n位的二进制信号，并作为二进制的输出数据D64输出。
这样，通过将本发明的差动放大电路用于A/D转换器的前置放大器PA，从而能够使前置放大器PA在小振幅信号输入时将差动输出大幅度放大并判断微小的输入电位差，在大振幅信号输入时差动输出不会变得过大，并进行发挥出良好的过驱动恢复的差动放大动作。
其结果，具有本发明的差动放大电路的A/D转换器即使在较低的电源电压下动作，也可以发挥出良好的A/D转换特性。
<实施方式1>
图5是示出作为本发明实施方式1的差动放大电路结构的说明图。如同一图所示，实施方式1的差动放大电路21由差动放大器DA0、复制电路4和比较器5构成。
差动放大器DA0具有一对差动对晶体管(NMOS晶体管MN1和MN2)。在作为NMOS晶体管MN1和MN2的源极公共端子的节点N3和接地电位Vss之间设置恒流源3。
此外，在作为NMOS晶体管MN1的漏极的节点N1和电源Vdd之间相互并联地插入PMOS晶体管MP1和MP3，在作为NMOS晶体管MN2的漏极的节点N2和电源Vdd之间相互并联地插入PMOS晶体管MP2和MP4。这样，PMOS晶体管MP1～MP4作为第一～第四负载用晶体管设置在电源电压Vdd和节点N1或节点N2之间。
PMOS晶体管MP1的栅极、漏极公共地被以二极管方式连接，并在源极被施加电源电压Vdd，将漏极连接到节点N1。PMOS晶体管MP3在源极被施加电源电压Vdd，将漏极连接到节点N1。
PMOS晶体管MP2的栅极、漏极公共地被以二极管方式连接，并在源极被施加电源电压Vdd，将漏极连接到节点N2。PMOS晶体管MP4的源极被施加电源电压Vdd，将其漏极连接到节点N2上。向PMOS晶体管MP3和MP4的栅极提供比较器5的输出信号S5作为偏置电压。
PMOS晶体管MP3和MP4用作图1的负载元件11和12，PMOS晶体管MP1和MP2用作图1的放大程度调整部1和2。
复制电路4由PMOS晶体管MP1r、PMOS晶体管MP3r、NMOS晶体管MN1r和恒流源3r构成。作为第一和第二复制负载用晶体管的PMOS晶体管MP1r、和MP3r，采用与PMOS晶体管MP1和MP3等效的尺寸(晶体管尺寸等特性全部相同)形成。同样地，作为复制差动晶体管的NMOS晶体管MN1r采用与NMOS晶体管MN1等效的尺寸形成。此外，作为复制动作用恒流源的恒流源3r，可提供恒流源3的恒定电流Iss一半的1/2·Iss恒定电流。
在连接到比较器5的正输入端上的节点N12和电源电压Vdd之间并联设置PMOS晶体管MP1r和MP3r。PMOS晶体管MP1r的栅极、漏极公共地被以二极管方式连接，在其源极上被施加电源电压Vdd，其漏极连接到节点N12上。PMOS晶体管MP3r的源极被施加电源电压Vdd，漏极连接到节点N1，在其栅极上被施加来自比较器5的输出信号S5。
另一方面，在节点N12、接地电位Vss之间串联地设置NMOS晶体管MN1r和恒流源3r。NMOS晶体管MN1r的漏极连接到节点N12，在栅极上被施加基准电压Vref。并且，在NMOS晶体管MN1r和接地电位Vss之间设置恒流源3r。
比较器5的正输入端连接到节点N12上，在负输入端上被施加基准输出公共电压Voutcm ideal。并且，将比较器5的输出信号S5提供给PMOS晶体管MP3和MP4的栅极以及PMOS晶体管MP3r的栅极。
通过复制电路4和比较器5，将输出信号S5提供给PMOS晶体管MP3r的栅极，从而使节点N12的电位V12与基准输出公共电压Voutcm_ideal一致。
这样，在复制电路4和比较器5中，检测作为复制电路4的输出公共电压的电位V12，并且通过组合的反馈环来调节构成偏置电压的输出信号S5从而使电位V12与基准输出公共电压Voutcm_ideal一致。
因此，通过提供给PMOS晶体管MP3和MP4的栅极的来自比较器5的输出信号S5，控制在差动放大器DA0同相输入时的输出公共电压Voutcm，使其成为基准输出公共电压Voutcm_ideal。即，在输入电位差VinD＝0的平衡状态时(同相输入时)的差动放大电路21的输出电压Vout p和输出电压Vout n都设定为基准输出公共电压Voutcm_ideal。
此时，设定基准输出公共电压Voutcm_ideal，从而使电源电压Vdd和输出公共电压Voutcm的电位差成为比以二极管方式连接的PMOS晶体管MP1和MP2的阈值电压Vth低的值。即，设定基准输出公共电压Voutcm_ideal的值，以使其满足{Vdd-Voutcm_ideal<Vth}这一基准条件。
在这样的结构中，通过满足上述基准条件而设定基准输出公共电压Voutcm_ideal，由此以二极管方式连接的PMOS晶体管MP1和MP2在输入平衡的状态下必然处于截止状态，并且在PMOS晶体管MP1和MP2中不流过电流。
由此，在包含输入平衡状态的小振幅信号输入时，PMOS晶体管MP1和MP2几乎对输出电位没有影响，差动放大器DA0的输出公共电压Voutcm仅由向栅极上提供了输出信号S5的PMOS晶体管MP3和MP4的导通电阻决定，并且该输出公共电压Voutcm成为几乎与基准输出公共电压Voutcm_ideal相同的值。这样，复制电路4和比较器5用作对PMOS晶体管MP3和MP4的输出公共电压控制部。
假定将上述基准条件一般化的情况，将与PMOS晶体管MP1、MP2相当的P型或N型晶体管的阈值电压作为VT，将与电源电压Vdd相当的电压作为VC(通常是电源电压Vdd或接地电位Vss)。这种情况下，基准输出公共电压Voutcm ideal在输入电位差VinD＝“0”的平衡状态时，以{|VC-Voutcm_ideal|<VT}作为基准条件。通过满足该基准条件，在输入电位差VinD为“0”的平衡状态时，可以使上述P型或N型晶体管截止。
采用无源元件作为负载的情况下，与温度、电源电压等条件发生变化相对应地，输出公共电压Voutcm发生改变。但是，在实施方式1中，基于从与差动放大器DA0的一部分等效地构成的复制电路4的节点N12得到的基准输出电压和基准输出公共电压Voutcm_ideal的比较结果，通过比较器5的输出信号进行控制，从而即使上述条件发生改变，也能够将输出公共电压Voutcm保持在较理想的值。
进一步地，由于当小振幅信号输入时，作为以二极管方式连接晶体管的PMOS晶体管MP1和MP2处于截止状态，所以在PMOS晶体管MP1和MP2的沟道区域中没有形成反型层，输出节点的寄生电容(PMOS晶体管MP1和MP2的栅极、源极间电容)也比现有的电路小，并且可以实现高速化。
在小振幅信号输入时，差动放大器DA0的输出电阻Rout在假定可以不考虑NMOS晶体管MN1和MN2的漏极—源极间的电阻Rds时，成为PMOS晶体管MP3和MP4的漏极—源极间的电阻Rds。
另一方面，当大振幅信号输入时，在作为输出节点的节点N1和节点N2中的一个节点上，{(Vdd-Vout p(Vout n))>Vth(MP1或MP2)}这一导通条件成立。其结果，在PMOS晶体管MP1和MP2中，满足上述导通条件的晶体管成为导通状态。在节点N1和节点N2中，在导通状态的晶体管侧的节点上，由于该晶体管处于导通状态而发挥箝位效果，其结果是，与没有以二极管方式连接晶体管MP1和MP2的结构相比较，抑制了节点上的电位降低。这样，通过由PMOS晶体管MP1或MP2导通带来的箝位效果，起到抑制差动放大器DA0的放大程度，并实现过驱动恢复的高速化的效果。
使实施方式1的差动放大电路21满足上述基准条件，并设定基准输出公共电压Voutcm_ideal，从而在小振幅信号输入时，通过PMOS晶体管MP1和MP2均截止而进行的第一动作，可以实现放大率较大的放大动作。
其结果，在差动放大电路21中，由于极力回避构成差动放大级的NMOS晶体管MN1和MN2落入线性区域，并且能够防止差动放大级的速度性能恶化，所以可以使差动放大电路21(包含的比较器)高速动作。
此外，实施方式1的差动放大电路21在大振幅信号输入时通过PMOS晶体管MP1和MP2中的一个导通而进行的第二动作，而发挥上述箝位效果，从而抑制差动输出不会变得过大。其结果，可以使差动放大电路21高速动作。
<实施方式2>
图6是示出作为本发明实施方式2的差动放大电路的结构的说明图。如同一图所示，差动放大电路22由n个(n≧2)差动放大级DA1～DAn、复制电路6和比较器7构成。
差动放大级DA1～DAn分别呈现与图5中所出的实施方式1的差动放大器DA0等效的结构。但是，分别输入到差动放大级DA1～DAn的基准电压Vref是由电阻梯形电路等生成的基准电压，分别在最小基准电压VRB和最大基准电压VRT之间被设定为不同的值，以使得差动放大级DA1～DAn阶段性地变大(小)。
例如，在图4示出的A/D转换器中，当采用差动放大电路22作为前置放大器PA时，与由基准电压设定部65在最大基准电压VRT～最小基准电压VRB之间阶段性地被设定为不同值的多个基准电压对应地并联设置多个前置放大器PA(差动放大电路22)。
这样，要考虑n个差动放大级DA1～DAn用作被施加了不同的参考电压的闪烁型A/D转换器之比较器(前置放大器+锁存器)的前置放大器的情况。并且，由于各差动放大级DA1～DAn的结构和动作与实施方式1的差动放大器DA0相同，所以省略其说明。
复制电路6与实施方式1的复制电路4相同地，由PMOS晶体管MP1r、PMOS晶体管MP3r、NMOS晶体管MN1r和恒流源3r构成。其结构和动作由于与实施方式1的复制电路4相同，所以省略其说明。这里，向NMOS晶体管MN1r的栅极提供基准电压Vrefm。基准电压Vrefm被设定为最大基准电压VRT和最小基准电压VRB之间的规定中间电压。
比较器7的正输入端连接到节点N12，在负输入端上被施加来自复制电路6的基准输出公共电压Voutcm_ideal。并且，比较器7的输出信号S7被公共地提供给各差动放大级DA1～DAn的PMOS晶体管MP3和MP4的栅极和PMOS晶体管MP3r的栅极。
通过复制电路6和比较器7将输出信号S7提供给PMOS晶体管MP3r的栅极，从而使得节点N12的电位V12与基准输出公共电压Voutcm_ideal一致。
因此，通过提供到各差动放大级DA1～DAn的PMOS晶体管MP3和MP4的栅极上的输出信号S7，控制各差动放大级DA1～DAn的输出公共电压Voutcm使其成为基准输出公共电压Voutcm_ideal。
这样，由复制电路6和比较器7检测作为复制电路6的输出公共电压的电位V12，并且通过组合的反馈环调节构成偏置电压的输出信号S7以使得电位V12与基准输出公共电压Voutcm_ideal一致。
此时，设定基准输出公共电压Voutcm_ideal的值，以使得电源电压Vdd和输出公共电压Voutcm的电位差成为比各差动放大级DA1～DAn中以二极管方式连接的PMOS晶体管MP1和MP2的阈值电压Vth低的值。即，设定基准输出公共电压Voutcm_ideal的值，从而满足{Vdd-Voutcm_ideal<Vth}这一基准条件。
在上述结构中，通过满足上述基准条件而设定基准输出公共电压Voutcm_ideal，各差动放大级DA1～DAn的以二极管方式连接的PMOS晶体管MP1和MP2在输入平衡的状态下必定成为截止状态，并且在PMOS晶体管MP1和MP2中不流过电流。
由此，在包含输入平衡状态的小振幅信号输入时，各差动放大级DA1～DAn的PMOS晶体管MP1和MP2几乎对输出电位没有影响。因此，各差动放大级DA1～DAn的输出公共电压Voutcm仅由向栅极提供了输出信号S7的PMOS晶体管MP3和MP4的导通电阻决定，并且该输出公共电压Voutcm成为几乎与基准输出公共电压Voutcm_ideal相同的值。
这样，基于从与各差动放大级DA1～DAn等效的复制电路6和比较器7得到的输出信号S7进行控制，从而即使各条件发生变化，也可以将输出公共电压Voutcm保持在理想的值。
当小振幅信号输入时，差动放大级DA1～DAn的输出电阻Rout，在假定可以忽略NMOS晶体管MN1和MN2的漏极—源极间的电阻Rds时，成为PMOS晶体管MP3和MP4的漏极—源极间电阻Rds。期望各差动放大级DA1～DAn的晶体管尺寸(W/L)变大，并且跨导变大，以便使输出电阻Rout变为较低的值。
另一方面，当大振幅信号输入时，与实施方式1的差动放大器DA0的情况相同地，通过各差动放大级DA1～DAn的PMOS晶体管MP1或MP2导通引起的箝位效果，起到如下效果：能够实现具有差动放大级DA1～DAn的比较器的过驱动恢复的高速化。
实施方式2的差动放大电路22在小振幅信号输入时通过各差动放大级DA1～DAn的PMOS晶体管MP1和MP2均截止而进行的第一动作，可以实现放大率较大的放大动作。其结果，可以使包含差动放大电路22的比较器高速动作。
此外，实施方式2的差动放大电路22在大振幅信号输入时通过各差动放大级DA1～DAn的PMOS晶体管MP1和MP2中的一个导通而进行的第二动作，发挥上述箝位效果，从而进行控制，以便使差动输出不会变得过大。其结果，可以使包含差动放大电路22的比较器高速动作。
此外，实施方式2的差动放大电路22与实施方式1的差动放大电路21相比较具有以下优势。差动放大电路21是相对于一个差动放大器DA0设置一个复制电路4和比较器5的结构。另一方面，实施方式2的差动放大电路22是相对于n个差动放大级DA1～DAn设置一个复制电路6和比较器7的结构。
因此，在设置n个差动放大器(差动放大级)的情况下，实施方式2的差动放大电路22与实施方式1的差动放大电路21相比较，起到了可以实现缩小(n-1)个比较器5和复制电路6的电路规模的效果。
并且，在实施方式2中，相对于差动放大级DA1～DAn，基于代表性的复制电路6(输入基准电压Vrefm的复制电路)，将来自比较器7的输出信号S7用作公共偏置电压。由此，担心在差动放大级DA1～DAn之间的输出公共电压Voutcm发生变化。因此，为了极力抑制这样的变化范围，如上所述地，设定晶体管尺寸等从而尽可能地使输出电阻Rout变小。
<实施方式3>
图7是示出作为本发明实施方式3的差动放大电路的结构的说明图。如同一图所示，差动放大电路23由n个(n≧2)四输入结构的差动放大级WDA1～WDAn、复制电路6和比较器7构成。
如同一图所示，差动放大级WDA1～WDAn分别具有两对差动对晶体管(NMOS晶体管MN11和MN12的组以及NMOS晶体管MN13和MN14的组)。
在作为NMOS晶体管MN11和MN12(第一一个和另一个差动晶体管)的源极的公共端子的节点N13和接地电位Vss之间设定恒流源13。恒流源13提供恒定电流Iss。
此外，在作为NMOS晶体管MN11的漏极的节点N1和电源Vdd之间，与实施方式1的差动放大器DA0(实施方式2的差动放大级DA1～DAn)同样地，并联地设置PMOS晶体管MP1和MP3。在作为NMOS晶体管MN12的漏极的节点N2和电源Vdd之间，与实施方式1的差动放大器DA0同样地，并联地设置PMOS晶体管MP2和MP4。
向NMOS晶体管MN11的栅极(第一正输入端)提供输入电压Vin p(第一一个输入信号)，向NMOS晶体管MN12的栅电极(第一负输入端)提供基准电压Vrefp(第一另一个输入信号)。
在作为NMOS晶体管MN13和MN14(第二一个和另一个差动晶体管)源极的公共端子的节点N14和接地电位Vss之间设定恒流源14。恒流源14提供恒定电流Iss。
此外，NMOS晶体管MN13的漏极连接到节点N1，NMOS晶体管MN14的漏极连接到节点N2。
向NMOS晶体管MN13的栅极(第二正输入端)提供基准电压Vrefn(第二一个输入信号)，向NMOS晶体管MN14的栅极(第二负输入端)提供输入电压Vin n(第二另一个输入信号)。
并且，输入电压Vin p和输入电压Vin n具有下面的式(4)～式(6)的关系。式(6)中的输入电压Vin p(t)和输入电压Vin n(t)是指输入电压Vinp和输入电压Vin n随时间的变化。
【式4】
Vin＝Vinp-Vinn...(4)
【式5】
|Vinp|＝|Vinn|...(5)
【式6】
Vinp(t)+Vinn(t)＝0...(6)
在这样的结构中，向形成差动对的NMOS晶体管MN11和MN12的栅极施加的输入电压Vin p和基准电压Vrefp的电位差、以及向形成差动对的NMOS晶体管MN13和MN14的栅极施加的基准电压Vrefn和输入电压Vin n的电位差被放大。
其结果是，由各差动放大级WDA1～WDAn的节点N1得到负输出电压Voutn，由节点N2得到正输出电压Voutp。
并且，输入到各差动放大级WDA1～WDAn上的基准电压Vref与实施方式2的差动放大级DA1～DAn的情况相同，分别被设定为不同的值以使得差动放大级WDA1～WDAn阶段性地变大(小)。即，差动放大级WDA1～WDAn用作例如被施加不同的参考电压的闪烁型A/D转换器之比较器的前置放大器。
复制电路6和比较器7的结构和动作与图6中示出的实施方式2相同。但是，恒流源3r提供了适用于差动放大级WDA1～WDAn的恒定电流Iss。
因此，通过提供给各差动放大级WDA1～WDAn的PMOS晶体管MP3和MP4的栅极上的输出信号S7，各差动放大级WDA1～WDAn的输出公共电压Voutcm被控制成为基准输出公共电压Voutcm_ideal。
这样，由复制电路6和比较器7检测作为复制电路6的输出公共电压的电位V12，并且通过组合的反馈环来调节构成偏置电压的输出信号S7以使得电位V12与基准输出公共电压Voutcm_ideal一致。
此时，设定基准输出公共电压Voutcm_ideal，从而使电源电压Vdd和输出公共电压Voutcm的电位差成为比以二极管方式连接的各差动放大级WDA1～WDAn的PMOS晶体管MP1和MP2的阈值电压Vth低的值。即，设定基准输出公共电压Voutcm_ideal的值，使其满足{Vdd-Voutcm_ideal<Vth}这一基准条件。
在这样的结构中，通过满足上述基准条件而设定基准输出公共电压Voutcm_ideal，差动放大级WDA1～WDAn的各以二极管方式连接的PMOS晶体管MP1和MP2在输入平衡的状态下处于截止状态，在PMOS晶体管MP1和MP2中不流过电流。
由此，当小振幅信号输入时，差动放大级WDA1～WDAn的各PMOS晶体管MP1和MP2几乎对输出电位没有影响，各差动放大级WDA1～WDAn的输出公共电压Voutcm仅由向栅极提供了输出信号S7的PMOS晶体管MP3和MP4的导通电阻决定，并且该输出公共电压Voutcm成为几乎与基准输出公共电压Voutcm_ideal相同的值。
这样，实施方式3的差动放大电路23基于通过与各差动放大级WDA1～WDAn等效的复制电路6和比较器7得到的输出信号S7进行控制，从而即使各条件发生变化，也可以将输出公共电压Voutcm保持在理想的值。
当小振幅信号输入时，差动放大级WDA1～WDAn的输出电阻Rout，在假定可以不考虑NMOS晶体管MN1和MN2的漏极—源极间的电阻Rds时，成为PMOS晶体管MP3和MP4的漏极—源极间电阻Rds。期望各差动放大级WDA1～WDAn的晶体管尺寸(W/L)变大，并且跨导变大，以使输出电阻Rout成为较低的值。
另一方面，当大振幅信号输入时，与实施方式2的差动放大级DA1～DAn相同地，通过各差动放大级WDA1～WDAn的PMOS晶体管MP1或MP2引起的箝位效果，起到如下效果：能够实现具有差动放大级WDA1～WDAn的比较器的过驱动恢复的高速化。
实施方式3的差动放大电路23在小振幅信号输入时通过各差动放大级WDA1～WDAn的PMOS晶体管MP1和MP2均截止而进行的第一动作，可以实现放大率较大的放大动作。结果，可以使差动放大电路23高速动作。
此外，实施方式3的差动放大电路23在大振幅信号输入时通过各差动放大级WDA1～WDAn的PMOS晶体管MP1和MP2中的一个导通而进行的第二动作，发挥上述箝位效果，从而进行控制使得差动输出不会变得过大。其结果是，可以使包含差动放大电路23的比较器高速动作。
此外，实施方式3的差动放大电路23与实施方式2的差动放大电路22相同，在设置n个差动放大器(差动放大级)的情况下，实施方式3的差动放大电路23与实施方式1的差动放大电路21相比较，起到可以实现缩小(n-1)个比较器5和复制电路6的电路规模的效果。
而且，因为实施方式3的差动放大电路23采用了四输入的差动放大级WDA1～WDAn，所以与采用了两输入的差动放大级DA1～DAn的差动放大电路22相比，能够将输入振幅扩大到两倍，从而即使在DC偏置设计较困难的低电压动作时，也可以起到高精度地进行放大动作的效果。
并且，虽然实施方式3的差动放大电路23采用了置换为实施方式2的差动放大电路22的两输入差动放大级DA1～DAn并设置了四输入的差动放大级WDA1～WDAn的结构，但同样也可以考虑置换成实施方式1的差动放大电路21的两输入的差动放大器DA0并设置四输入的差动放大器的结构。
<实施方式4>
图8是示出作为本发明实施方式4的差动放大电路结构的说明图。如同一图所示，差动放大电路24由n个(n≧2)四输入结构的差动放大级WDA1～WDAn、复制电路6和比较器7构成。
如同一图所示，实施方式4的差动放大电路24的特征在于，在差动放大级WDA1～WDAn中，分别在节点N1和节点N2之间设置了开关8。
开关8由未图示的时钟信号控制，在各差动放大级WDA1～WDAn的放大期间初始的一定期间内，开关8处于导通状态，节点N1和节点N2之间短路，在剩余期间开关8处于截止状态，节点N1和节点N2之间成为电绝缘的状态。并且，由于其他结构与图7示出的实施方式3的相同，所以省略其说明。
实施方式4的差动放大电路24起到与实施方式3的差动放大电路23相同的效果，同时进一步地起到以下效果。
实施方式4的差动放大电路24可以在各差动放大级WDA1～WDAn的放大期间初始的一定期间内，通过开关8使作为输出节点的节点N1、N2之间短路。因此，当大振幅信号输入时，从输出较大的状态(输出电压Vout变大的状态)开始使恢复加速，并且起到可以实现过驱动恢复的高速化的效果。
并且，开关8可以设置在实施方式1的差动放大器DA0、实施方式2的两输入差动放大级DA1～DAn的节点N1、节点N2之间，在这种情况下同样也可以起到可以实现过驱动恢复的高速化的效果。
<实施方式5>
图9是示出作为本发明实施方式5的差动放大电路结构的说明图。如同一图所示，差动放大电路25由n个(n≧2)四输入结构的差动放大级WDA1～WDAn、复制电路6、比较器7、平均值终端电路15、16和平均值电阻RAp、电阻RAn构成。
如同一图所示，在平均值终端电路15、16之间设置串联连接的多个平均值电阻RAp和多个平均值电阻RAn。
多个平均值电阻RAp按一个比例设置在差动放大级WDA1～WDAn中相邻的差动放大级WDAk、WDA(k+1)(k＝1～(n-1)中的任何一个)的正输出端，即节点N2、N2之间。
同样地，多个平均值电阻RAn按一个比例设置在差动放大级WDA1～WDAn中相邻的差动放大级WDAk、WDA(k+1)的负输出端，即节点N1、N1之间。
以图4中示出的A/D转换器为例，在由差动放大电路25构成前置放大部61的前置放大器PA的情况下，在相邻的前置放大器PA的正输出端之间设置平均值电阻RAp，在相邻的前置放大器PA的负输出端之间设置平均值电阻RAn。
并且，由于其他结构与图8示出的实施方式4的相同，所以省略其说明。实施方式5的差动放大电路25起到与实施方式4的差动放大电路24相同的效果，同时进一步地起到以下效果。
实施方式5的差动放大电路25采用了在平均值终端电路15、16之间设置多个平均值电阻RAp和平均值电阻Ran而得到的平均值。由此，使设备错配引起的补偿(offset)电流平均化，与实施方式4的差动放大电路24相比较，可以起到缓和随机补偿的影响的效果。
并且，平均值的细节例如在“H.Pan and A.A.Abidi，“Spatial Filtering in FlashA/D Converters，”IEEE Trans.Circuits and SystemII：Anlog and Digital SignalProcessing，pp.424-463，Aug.2003”等中公开。
此外，在实施方式5中，示出了在图9所示的实施方式4的结构中设置了平均值电阻RAp、RAn和平均值终端电路15、16的结构，当然也可以在图8所示的实施方式3的结构中设置。此外，当然也可以设置在图7中示出的实施方式2的多个差动放大级DA1～DAn中相邻的差动放大级的正输出端之间和负输出端之间。
<实施方式6>
图10是示出作为本发明实施方式6的差动放大电路结构的说明图。如同一图所示，差动放大电路26由n个(n≧2)四输入结构的差动放大级WDA1～WDAn、复制电路6、比较器7、平均值终端电路15、16、平均值电阻RAp、电阻RAn和基准输出公共电压生成电路51构成。
如同一图所示，基准输出公共电压生成电路51由在电源电压Vdd、接地电压Vss之间串联设置的负载元件17和恒流源18构成。负载元件17的一端被施加电源电压Vdd，另一端和接地电位Vss之间设置恒流源18。并将由负载元件17、恒流源18之间的节点N51得到的电压生成为基准输出公共电压Voutcm_ideal。并且，由于其他结构与在图9中示出的实施方式5的相同，所以省略其说明。
实施方式6的差动放大电路26起到与实施方式5的差动放大电路25相同的效果，同时进一步地起到以下效果。
基准输出公共电压Voutcm_ideal理想的情况是即使在发生了温度、电源电压Vdd、工艺偏差时，电位差(Vdd-Voutcm_ideal)也是恒定的。在差动放大电路26的基准输出公共电压生成电路51中，上述电位差(Vdd-Voutcm_ideal)由于由负载元件17的电阻值和恒流源18的恒定电流值决定，所以即使电源电压Vdd发生变化，也起到可以将电位差(Vdd-Voutcm_ideal)保持为恒定的效果。
并且，实施方式6的基准输出公共电压生成电路51虽然由图9所示的实施方式5的结构来实现，但是同样地也可以用于生成实施方式1～实施方式4的输出公共电压Voutcm。
<实施方式7>
图11是示出作为本发明实施方式7的差动放大电路结构的说明图。如同一图所示，差动放大电路27由n个(n≧2)四输入结构的差动放大级WDA1～WDAn、复制电路6、比较器7、平均值终端电路15、16、平均值电阻RAp、电阻RAn和基准输出公共电压生成电路52构成。
如同一图所示，基准输出公共电压生成电路52在电源电压Vdd、接地电压Vss之间设置有串联电阻组19。串联电阻组19由串联连接的多个电阻Rcm构成，并且将从多个电阻Rcm中的规定的电阻Rcm、Rcm之间的节点N52得到的电压生成为基准输出公共电压Voutcm_ideal。并且，由于其他结构与在图9中示出的实施方式5相同，所以省略其说明。
实施方式7的差动放大电路27起到与实施方式5的差动放大电路25相同的效果，同时进一步地起到以下效果。
基准输出公共电压Voutcm_ideal理想的情况是即使在产生了温度、电源电压Vdd、工艺偏差时，电位差(Vdd-Voutcm_ideal)也是恒定的。在差动放大电路27的基准输出公共电压生成电路52中，电源电压Vdd由于电阻Rcm的电阻分压而生成了基准输出公共电压Voutcm_ideal，所以电源电压Vdd变化时，电位差(Vdd-Voutcm_ideal)也变化。
但是，即使由于工艺变化或者温度特性导致各电阻Rcm的电阻值发生变化，由电阻分压产生的基准输出公共电压Voutcm_ideal的值也不会变化。即，实施方式7的差动放大电路27即使在基准输出公共电压生成电路52内的各电阻Rcm变化时也起到可以将电位差(Vdd-Voutcm_ideal)保持恒定的效果。该效果在由于电阻Rcm的电阻值变化而引起的电位差(Vdd-Voutcm_ideal)的变化量超过由电源电压Vdd的变化而导致的上述变化量的情况下很有效。
并且，实施方式7的基准输出公共电压生成电路52虽然由图9中示出的实施方式5的结构实现，但是同样地也可以用于生成实施方式1～实施方式4的输出公共电压Voutcm。
<实施方式8>
图12是示出作为本发明实施方式8的差动放大电路结构的说明图。如同一图所示，差动放大电路28由n个(n≧2)四输入结构的差动放大级WDA1～WDAn、复制电路9和比较器7构成。
如同一图所示，在实施方式8的差动放大电路28的各差动放大级WDA1～WDAn中，在电源电压Vdd、节点N1之间与PMOS晶体管MP1和MP3并联地设置恒流源41，在电源电压Vdd、节点N2之间与PMOS晶体管MP1和MP4并联地设置了恒流源42。恒流源41具有使流过形成差动对的NMOS晶体管MN11和MN12的电流量的一部分旁路的作用。同样地，恒流源42具有使流过形成差动对的NMOS晶体管MN13和MN14的电流量的一部分旁路的作用。并且，由于其他结构与在图8中示出的实施方式4相同，所以省略其说明。
另一方面，复制电路9在电源电压Vdd、节点N12之间与PMOS晶体管MP1r和MP3r并联地设置了恒流源43。恒流源43具有使流过NMOS晶体管MN1r的电流旁路的作用。由于其他结构与在图8中示出的实施方式4的复制电路6相同，所以省略其说明。
实施方式8的差动放大电路28起到与实施方式3的差动放大电路23相同的效果，同时进一步地起到以下效果。
实施方式8的差动放大电路28通过由增加的恒流源41、42使各差动放大级WDA1～WDAn的差动对中流过的电流的一部分旁路，从而可以调节电流，该电流流过在构成负载的栅极上偏置的PMOS晶体管MP3和MP4。即，通过增加恒流源41、42，由此与差动放大级的输出电阻和输出公共电压Voutcm独立地设定流过差动对的电流。
此外，在复制电路9中，通过设置与恒流源41、42等效的恒流源43，可以维持与具有恒流源41、42的各差动放大级WDA1～WDAn的等效性。
并且，在实施方式8中，与在图9中示出的实施方式5的差动放大电路25中设置了恒流源41～43的结构相同，当然也可以在实施方式1～实施方式4的差动放大电路21～24、实施方式6和实施方式7的差动放大电路26和差动放大电路27中设置恒流源41～43。

Claims (13)

1.一种差动放大电路，具有至少一个差动放大器，其中
所述至少一个差动放大器，包括：
第一和第二电源；
一个差动晶体管，控制电极上被施加一个输入信号；
另一个差动晶体管，控制电极上被施加另一个输入信号，并且所述另一个差动晶体管的第一电极与所述一个差动晶体管的第一电极被公共连接；
差动动作用恒流源，插入到所述一个差动晶体管和所述另一个差动晶体管的所述第一电极和所述第二电源之间；
第一负载部，一端公共连接到所述第一电源，另一端连接在作为所述一个差动晶体管的第二电极的第一输出部上，并有助于输入输出信号的放大程度；
第二负载部，一端公共连接到所述第一电源，另一端连接在作为所述另一个差动晶体管的第二电极的第二输出部上，并有助于输入输出信号的放大程度；和
放大程度调整部，与所述第一负载部和所述第二负载部对应地设置，当作为所述一个输入信号和所述另一个输入信号之间的电位差的输入电位差小于规定的阈值电压时处于非动作状态，并且对所述放大程度不产生影响，当所述输入电位差大于所述规定的阈值电压时处于动作状态，并且使所述放大程度降低。
2.根据权利要求1所述的差动放大电路，其中
所述放大程度调整部包含：第一电极公共连接到所述第一电源、第二电极和控制电极公共连接、第二电极连接到所述第一输出部的第一负载用晶体管；以及第一电极公共连接到所述第一电源、第二电极和控制电极公共连接、第二电极连接到所述第二输出部的第二负载用晶体管，
所述第一负载部和所述第二负载部包含：第一电极连接到所述第一电源、第二电极连接到所述第一输出部的第三负载用晶体管；以及第一电极连接到所述第一电源、第二电极连接到所述第二输出部的第四负载用晶体管，
还包括输出公共电压控制部，将控制信号输出到所述第三负载用晶体管和所述第四负载用晶体管的控制电极上，以使得在所述一个输入信号和所述另一个输入信号同相输入时所述第一和第二输出部的电位成为预先设定的基准输出公共电压，
所述基准输出公共电压设定为：在所述输入电位差为“0”的平衡状态时使所述第一负载用晶体管和所述第二负载用晶体管处于截止状态的电压。
3.根据权利要求2所述的差动放大电路，其中
所述至少一个差动放大器包含分别具有所述一个差动晶体管和所述另一个差动晶体管、所述第一～第四负载用晶体管的多个差动放大器，
所述输出公共电压控制部在所述多个差动放大器之间共用。
4.根据权利要求3所述的差动放大电路，其中
所述多个差动放大器与被设定为阶段性不同的值的多个基准电压对应地并联设置，在所述一个输入信号上被施加公共的输入电压，在所述另一个输入信号上被施加所述多个基准电压中的对应的基准电压，
在所述多个差动放大器中的相邻的差动放大器之间，还包括在第一输出部之间和第二输出部之间分别设置的多个平均值电阻。
5.根据权利要求2所述的差动放大电路，其中
所述一个输入信号包含第一一个输入信号和第二一个输入信号，所述另一个输入信号包含第一另一个输入信号和第二另一个输入信号，
所述一个差动晶体管包含第一和第二一个差动晶体管，所述另一个差动晶体管包含第一和第二另一个差动晶体管，
所述差动动作用恒流源包含第一和第二差动动作用恒流源，
所述第一一个差动晶体管的第一电极和所述第一另一个差动晶体管的第一电极公共连接，所述第二一个差动晶体管的第一电极和所述第二另一个差动晶体管的第一电极公共连接，
所述第一一个差动晶体管和所述第二一个差动晶体管的第二电极公共连接到所述第一输出部，所述第一另一个差动晶体管和所述第二另一个差动晶体管的第二电极公共连接到所述第二输出部，
所述第一差动动作用恒流源插入到所述第一一个差动晶体管以及所述第一另一个差动晶体管的第一电极和所述第二电源之间，所述第二差动动作用恒流源插入到所述第二一个差动晶体管以及所述第二另一个差动晶体管的第一电极和所述第二电源之间，
所述第一一个差动晶体管在控制电极上被施加所述第一一个输入信号，所述第一另一个差动晶体管在控制电极上被施加所述第一另一个输入信号，所述第二一个差动晶体管在控制电极上被施加所述第二一个输入信号，所述第二另一个差动晶体管在控制电极上被施加所述第二另一个输入信号。
6.根据权利要求2所述的差动放大电路，其特征在于，
所述至少一个差动放大器还包括：在所述第一和第二输出部之间设置、且在导通状态时所述第一和第二输出部之间短路的开关装置，
所述开关装置在放大期间的初始一定期间内成为导通状态。
7.根据权利要求2所述的差动放大电路，其中
还包括产生所述基准输出公共电压的基准输出公共电压生成电路，
所述基准输出公共电压生成电路包括：
在一端被施加规定电压的规定负载元件；和
向所述规定负载元件上据供恒定电流的恒流源，
从所述规定负载元件的另一端得到所述基准输出公共电压。
8.根据权利要求2所述的差动放大电路，其中
还包括产生所述基准输出公共电压的基准输出公共电压生成电路，
所述基准输出公共电压生成电路具有：由串联设置在相互不同的第一和第二电压之间的多个电阻构成的串联电阻组，
从所述多个电阻中相邻的规定的一对电阻之间得到所述基准输出公共电压。
9.根据权利要求2所述的差动放大电路，其中
所述输出公共电压控制部包含：
第一复制负载用晶体管，第一电极连接到所述第一电源、第二电极和控制电极公共连接、第二电极成为复制用输出部；
第二复制负载用晶体管，第一电极连接到所述第一电源、第二电极连接到所述复制用输出部；
复制差动晶体管，第二电极连接到所述复制用输出部、控制电极上被施加复制用基准电压；和
复制动作用恒流源，设置在所述复制差动晶体管的第一电极和所述第二电源之间，
所述第一复制负载用晶体管和所述第二复制负载用晶体管以及所述复制差动晶体管，与所述第一负载用晶体管和所述第三负载用晶体管以及所述一个差动晶体管等效地被构成，
所述输出公共电压控制部还包含比较器，将控制信号输出到所述第二复制负载用晶体管的控制电极以及所述第三负载用晶体管和所述第四负载用晶体管的控制电极上，以使得从所述复制用输出部得到的电位与所述基准输出公共电压一致。
10.根据权利要求9所述的差动放大电路，其中
所述至少一个差动放大器还包括：
设置在所述第一负载用晶体管和所述第三负载用晶体管的第一电极、第二电极之间的第一负载用恒流源；和
设置在所述第二负载用晶体管和所述第四负载用晶体管的第一电极、第二电极之间的第二负载用恒流源，
所述输出公共电压控制部还包含：设置在所述第一复制负载用晶体管和所述第二复制负载用晶体管的第一电极、第二电极之间的复制负载用电流源。
11.一种差动放大电路，具有至少一个差动放大器，其中
所述至少一个差动放大器，包括：
第一和第二电源；
一个差动晶体管，控制电极上被施加一个输入信号；
另一个差动晶体管，控制电极上被施加另一个输入信号，并且所述另一个差动晶体管的第一电极与所述一个差动晶体管的第一电极被公共连接；
差动动作用恒流源，插入到所述一个差动晶体管和所述另一个差动晶体管的所述第一电极和所述第二电源之间；
第一晶体管，第一电极公共连接到所述第一电源、第二电极和控制电极公共连接、第二电极连接到第一输出部上；
第二晶体管，第一电极公共连接到所述第一电源、第二电极和控制电极公共连接、第二电极连接到第二输出部上；
第三晶体管，第一电极连接到所述第一电源、第二电极连接到所述第一输出部上；
第四晶体管，第一电极连接到所述第一电源、第二电极连接到所述第二输出部上；和
输出公共电压控制部，将控制信号输出到所述第三晶体管和所述第四晶体管的控制电极上，以使得在所述一个输入信号和所述另一个输入信号同相输入时所述第一和第二输出部的电位成为预先设定的基准输出公共电压，
所述基准输出公共电压被设定为满足如下基准条件：当作为所述一个输入信号和所述另一个输入信号之间的电位差的输入电位差为“0”的平衡状态时，由所述第一电源提供的第一电源电压和所述基准输出公共电压的差的绝对值小于所述第一晶体管和所述第二晶体管的阈值电压。
12.根据权利要求11所述的差动放大电路，其中
所述输出公共电压控制部包含：
第一复制负载用晶体管，第一电极连接到所述第一电源、第二电极和控制电极被公共连接、第二电极成为复制用输出部；
第二复制负载用晶体管，第一电极连接到所述第一电源、第二电极连接到所述复制用输出部；
复制差动晶体管，第二电极连接到所述复制用输出部、控制电极被施加复制用基准电压；和
复制动作用恒流源，设置在所述复制差动晶体管的、未连接到所述复制用输出部且未被施加所述复制用基准电压的第一电极和所述第二电源之间，
所述第一复制负载用晶体管和所述第二复制负载用晶体管以及所述复制差动晶体管，与所述第一晶体管和所述第三晶体管以及所述一个差动晶体管等效地被构成，
所述输出公共电压控制部还包含比较器，将控制信号输出到所述第二复制负载用晶体管的控制电极以及所述第三晶体管和所述第四晶体管的控制电极，以使得从所述复制用输出部得到的电位与所述基准输出公共电压一致。
13.一种A/D转换器，包含根据权利要求1至权利要求12中任意一项所述的差动放大电路，所述一个输入信号和所述另一个输入信号包含模拟输入电压，
还包括数字信号生成部，基于所述差动放大电路中的所述至少一个差动放大器的放大结果生成数字信号。
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