KR20080108005A

KR20080108005A - 차동 증폭 회로 및 ａ/ｄ 변환기

Info

Publication number: KR20080108005A
Application number: KR1020080048731A
Authority: KR
Inventors: 가즈아끼 데구찌; 다까히로 미끼
Original assignee: 가부시끼가이샤 르네사스 테크놀로지
Priority date: 2007-06-08
Filing date: 2008-05-26
Publication date: 2008-12-11
Also published as: US7675363B2; JP2008306504A; TW200908545A; US20080303592A1; CN101373955B; CN101373955A; TWI455480B

Abstract

전원 전압이 비교적 작은 경우에서도, 성능 열화를 일으키지 않고, 또한 오버드라이브 리커버리 가능한 차동 증폭 회로를 얻는다. 제1 출력부인 노드 N1과 전원 Vdd 사이에 PMOS 트랜지스터 MP1 및 MP3이 서로 병렬로 개삽(介揷)되고, 제2 출력부인 노드 N2와 전원 Vdd 사이에 PMOS 트랜지스터 MP2 및 MP4가 서로 병렬로 개삽된다. 레플리카 회로(4) 및 콤퍼레이터(5)에 의해, 입력 전압 Vin과 기준 전압 Vref의 입력 전위차가 "0"인 밸런스 상태 시의 출력 전압 Voutp 및 Voutn은 모두 기준 출력 커먼 전압 Voutcm_ideal로 설정된다. 전원 전압 Vdd와 출력 커먼 전압 Voutcm의 전위차가 다이오드 접속된 PMOS 트랜지스터 MP1 및 MP2의 임계값 전압 Vth보다도 낮은 값으로 되도록, 레플리카 회로(4)의 기준 출력 커먼 전압 Voutcm_ideal을 설정한다.

레플리카 회로, 콤퍼레이터, 부하 소자, PMOS 트랜지스터, 출력 커먼 전압

Description

차동 증폭 회로 및 Ａ/Ｄ 변환기{DIFFERENTIAL AMPLIFIER CIRCUIT AND A/D CONVERTER}

본 발명은, A/D 변환기의 요소 회로인 비교기를 구성하는 차동 증폭 회로 및 그 차동 증폭 회로를 포함하는 A/D 변환기에 관한 것이다.

HDD(Hard Disk Drive)나, DVD(Digital Versatile Disk) 등의 ODD(Optical Disc Drive)의 리드 채널, 즉 디스크에 기록된 신호를 판독하는 계에서는, 신호 처리(복조)를 디지털 신호 처리로 행하는 경우, 아날로그 신호를 디지털 신호로 변환하는 A/D 변환기가 필수로 된다. HDD에서는 근년, 읽어내기 속도의 고속화, 기록 밀도의 향상에 수반하여, 1 GS/S를 초과하는 초고속의 A/D 변환기가 불가결하다.

종래의 비교적 높은 전원 전압 Vdd를 동작 전원으로 하는 차동 증폭기(차동 증폭단)에서는, 트랜지스터의 게이트와 드레인이 접속(이하, 「다이오드 접속」이라고 칭함)된 트랜지스터 소자가 부하로서 널리 이용되었다. 다이오드 접속된 트랜지스터 부하는, 대진폭 신호 입력 시에 차동 증폭단의 출력이 지나치게 열리는 것을 방지하는 클램프 효과를 발휘한다.

콤퍼레이터의 속도 성능은, 그 출력이 크게 열린 상태로부터, 작은 입력이 공급되는 입력 조건에서의 거동(이하, 「오버드라이브 리커버리」라고 칭함)에 의해 올바른 판정을 행할 수 있을지의 여부는 중요한 특성으로 된다. 다이오드 접속된 트랜지스터의 클램프 효과는, 오버드라이브 리커버리의 고속화에 도움이 된다.

도 13은 종래의 차동 증폭기의 구성을 도시하는 회로도이다. 도 13에서 도시한 차동 증폭기(30)는 예를 들면 비특허 문헌 1에 개시되어 있다. 도 13에 도시한 바와 같이, 차동 증폭기(30)는 한 쌍의 차동쌍 트랜지스터(NMOS 트랜지스터 MN31 및 MN32)를 갖는다. NMOS 트랜지스터 MN31 및 MN32의 소스 공통 단자인 노드 N3과 접지 전위 Vss 사이에 정전류원(31)이 설치된다.

또한, NMOS 트랜지스터 MN31의 드레인인 노드 N1과 전원 Vdd 사이에 다이오드 접속의 PMOS 트랜지스터 MP31이 개삽(介揷)되고, NMOS 트랜지스터 MN32의 드레인인 노드 N2와 전원 Vdd 사이에 다이오드 접속된 PMOS 트랜지스터 MP32이 개삽된다. 즉, PMOS 트랜지스터 MP31 및 MP32의 소스가 전원 전압 Vdd를 받고, 게이트 및 드레인이 노드 N1 및 노드 N2에 접속된다.

NMOS 트랜지스터 MN31의 게이트에는 입력 전압 Vin이 부여되고, NMOS 트랜지스터 MN32의 게이트에는 기준 전압 Vref가 부여된다.

이와 같은 구성에서, 차동쌍을 이루는 NMOS 트랜지스터 MN31 및 MN32의 게이트에 부여되는 입력 전압 Vin과 기준 전압 Vref의 전위차인 입력 전위차 VinD가 증폭되어, 노드 N1로부터 출력 전압 Voutn이 얻어지고, 노드 N2로부터 출력 전압 Voutp가 얻어진다. 출력 전압 Voutp와 출력 전압 Voutn의 전위차인 출력 전압 Vout(=Voutp-Voutn)가 입력 전압 Vin과 기준 전압 Vref의 전위차를 증폭하여 얻어 지는 전위차로 된다.

도 13에서 도시한 차동 증폭기(30)의 입력 전압 Vin의 진폭이 충분히 작은 소진폭 신호 입력 시에서의 증폭률(DC 게인)을 생각한다. 차동 증폭기(30)에서, NMOS 트랜지스터 MN1 및 MN2의 트랜스컨덕턴스 Gmn과 출력 단자인 노드 N1 및 N2 중 한쪽에 접속되어 있는, PMOS 트랜지스터 MP31 혹은 MP32의 저항 성분(이하, 「출력 저항 Rout」라고 칭함)에 의해, 증폭률은 이하의 수학식 1로 표현된다.

출력 저항 Rout는, 차동 증폭단의 부하의 구조에 따라 상이하다. 상기 차동 증폭기(30)에서는, 다이오드 접속된 PMOS 트랜지스터 MP31 및 MP32를 부하 소자로서 이용하고 있다. 따라서, 차동 증폭기(30)에서, 소진폭 신호 입력 시의 출력 저항 Rout는, PMOS 트랜지스터 MP31 및 MP32 각각의 드레인ㆍ소스간 저항(이하, 「Rds」라고 칭함)을 무시하면, PMOS 트랜지스터 MP31 및 MP32의 트랜스컨덕턴스 Gmp의 역수 1/Gmp로 근사적으로 표현된다.

또한, 상기 소진폭 신호 입력을 초과하는 입력 전위차 VinD의 진폭 입력을 포함하는 대진폭 신호 입력 시에서는, 다이오드 접속된 PMOS 트랜지스터 MP31 및 MP32는, 대진폭 신호 입력에 의해 강하게 온함으로써, 출력 저항 Rout가 낮아져, 차동 증폭기(30)의 증폭 정도가 저하되고, 출력 전압 Vout가 지나치게 커지는 것을 방지하여, 오버드라이브 리커버리의 고속화에 도움이 된다.

[비특허 문헌 1] McGRAW HILL INTERNATIONAL EDITION Elictrical Engineering Series "Design of Analog CMOS Integrated Circuits" page 100-134

도 13에서 도시한 차동 증폭기(30)에서는, 출력 커먼 전압(이하, 「Voutcm」이라고 칭함)이 다이오드 접속된 PMOS 트랜지스터 MP31 및 MP32의 게이트-소스간 전압 Vgs로 결정된다. 또한, 출력 커먼 전압 Voutcm이란, 입력 전압 Vin과 기준 전압 Vref가 동등한(입력 전위차 VinD=0) 동일 상 입력 시에 노드 N1 및 노드 N2에 나타나는 출력 전압 Voutn 및 출력 전압 Voutp(=Voutn)를 의미한다. 차동 증폭기(30)에서의 출력 커먼 전압 Voutcm은, PMOS 트랜지스터 MP31 및 MP32의 임계값 전압을 「Vtp」, 오버드라이브 전압을 「Veffp」로 하면, 이하의 수학식 2로 표현된다.

출력 커먼 전압 Voutcm이 PMOS 트랜지스터 MP31 및 MP32의 임계값 전압 Vtp로 제한되어 있고, 전원 전압 Vdd로서 낮은 전압을 이용해야만 하는 경우에는, 상기 수학식 2에 의해, 출력 커먼 전압 Voutcm도 낮은 값으로 된다. 그 결과, 차동쌍을 이루는 NMOS 트랜지스터 MN31 및 MN32의 드레인-소스간 전압 Vds가 오버드라이브 전압 Veff를 하회하여 포화 영역으로부터 벗어나, 차동 증폭단의 속도 성능을 열화시킬 우려가 생긴다고 하는 문제점이 있었다.

이와 같이, 차동쌍을 이루는 NMOS 트랜지스터 MN31 및 MN32의 오버드라이브 전압 Veff의 전원 전압 Vdd에 차지하는 비율이 커지게 되면, NMOS 트랜지스터 MN31 및 MN32의 포화 영역 동작에 과해지게 되는 DC 바이어스 조건은 엄격하게 된다.

즉, 전원 전압 Vdd가 비교적 낮은 상황 하에서, 다이오드 접속된 트랜지스터를 부하로서 이용하면, 전원 전압 Vdd에 대한 PMOS 트랜지스터 MP31 및 MP32의 임계값 전압 Vtp가 차지하는 비율도 커진다. 이로 인해, 출력 커먼 전압 Voutcm이 지나치게 낮게(혹은 높게(차동쌍이 P 채널 트랜지스터로 구성되는 경우)) 되어, NMOS 트랜지스터 MN31 및 MN32 중, 한쪽의 트랜지스터의 드레인-소스간 전압 Vds가 오버드라이브 전압 Veff를 하회하는 바이어스 조건으로 되게 된다. 그 결과, NMOS 트랜지스터 MN31 및 MN32의 포화 영역 동작으로부터 벗어나, 현저한 속도 성능의 열화를 야기할 가능성이 높아지는 문제점이 있었다.

본 발명은 상기 문제점을 해결하기 위해 이루어진 것으로, 전원 전압이 비교적 작은 경우에서도, 성능 열화를 일으키지 않고, 또한 오버드라이브 리커버리 가능한 차동 증폭 회로 및 그 차동 증폭 회로를 포함하는 A/D 변환기를 얻는 것을 목적으로 한다.

본 발명의 일 실시 형태의 차동 증폭 회로에 따르면, 증폭 정도 조정부를 구성하는 제1 및 제2 부하용 트랜지스터를 제3 및 제4 부하용 트랜지스터에 대해 병렬로 설치한다.

그리고, 출력 커먼 전압 제어부로부터, 한쪽 및 다른 쪽 차동 트랜지스터의 제어 전극에 입력되는 한쪽 입력 신호 및 다른 쪽 입력 신호의 동일 상 입력 시에서, 차동 출력이 얻어지는 제1 및 제2 출력부의 전위가 미리 설정한 기준 출력 커먼 전압으로 되도록, 제3 및 제4 부하용 트랜지스터의 제어 전극에 제어 신호를 출력한다. 이 기준 출력 커먼 전압은 동일 상 입력 시에, 제1 및 제2 부하용 트랜지스터가 오프 상태로 되는 기준 조건을 만족하도록 설정된다.

본 실시 형태에 따르면, 상기 기준 조건을 만족시켜 기준 출력 커먼 전압을 설정하여 소진폭 신호 입력 시에는 제1 및 제2 부하용 트랜지스터가 모두 오프하는 제1 동작에 의해, 비교적 큰 증폭률의 증폭 동작을 실현할 수 있다. 그 결과, 본 실시 형태의 차동 증폭 회로를 고속 동작시킬 수 있다.

또한, 본 실시 형태의 차동 증폭 회로는, 대진폭 신호 입력 시에는 제1 및 제2 부하용 트랜지스터의 한쪽이 온하는 것에 의한 제2 동작에 의해, 클램프 효과를 발휘시킴으로써, 차동 출력이 지나치게 커지지 않도록 억제하고 있다. 그 결과, 본 실시 형태의 차동 증폭 회로를 고속 동작시킬 수 있다.

<발명의 원리>

(구성)

도 1은 본 발명의 원리로 되는 차동 증폭 회로의 개략 구성을 도시하는 설명도이다. 도 1에 도시한 바와 같이, 차동 증폭 회로(20)는 한 쌍의 차동쌍 트랜지 스터(NMOS 트랜지스터 MN1 및 MN2)를 갖는다. 한쪽 및 다른 쪽 차동 트랜지스터인 NMOS 트랜지스터 MN1 및 MN2의 소스 공통 단자인 노드 N3과 접지 전위 Vss(제2 출원) 사이에 차동 동작용 정전류원인 정전류원(3)이 설치된다. 정전류원(3)은 노드 N3, 접지 전위 Vss 사이에 정전류 Iss를 공급한다.

또한, NMOS 트랜지스터 MN1의 드레인인 노드 N1(제1 출력부)과 전원 Vdd(제1 전원) 사이에 증폭 정도 조정부(1) 및 부하 소자(11)가 서로 병렬로 개삽되고, NMOS 트랜지스터 MN2의 드레인인 노드 N2(제2 출력부)와 전원 Vdd 사이에 증폭 정도 조정부(2) 및 부하 소자(12)가 서로 병렬로 개삽된다. 즉, 증폭 정도 조정부(1 및 2)는 부하 소자(11 및 12)에 대응하여 설치된다.

증폭 정도 조정부(1 및 2)는, 제1 및 제2 부하부인 부하 소자(11 및 12)의 양단의 전위차(단자간 전압)가 미리 설정된 임계값 전압보다 작을 때에 오프하고(양단 사이가 오픈 상태로 되고), 상기 단자간 전압이 상기 임계값 전압보다 클 때에 온한다. 증폭 정도 조정부(1 및 2)는, 온 상태 시에 상기 단자간 전압이 지나치게 넓어지지 않도록, 즉 차동 증폭 회로(20)의 증폭 정도가 오프 상태 시에 보다 저하되도록 기능한다.

상기 임계값 전압은, 차동 증폭 회로(20)의 출력 커먼 전압 Voutcm을 조정하고, 입력 전압 Vin과 기준 전압 Vref가 동등한 입력 상태(이하, 「입력 밸런스 상태」라고 칭함) 시에 반드시 오프 상태로 되도록 설정된다.

차동 증폭 회로(20)의 출력 저항 Rout는, NMOS 트랜지스터 MN1 및 MN2의 드레인-소스간 저항 Rds를 무시할 수 있다고 가정하면, 부하 소자(11 및 12)의 단자 간 저항으로 된다. 부하 소자(11 및 12)로서는 양 단자간의 저항 성분이 원하는 출력 저항을 실현 가능하면, 패시브 소자이어도 액티브 소자이어도 상관없다.

그리고, NMOS 트랜지스터 MN1의 게이트에는 입력 전압 Vin(한쪽 입력 신호)이 부여되고, NMOS 트랜지스터 MN2의 게이트에는 기준 전압 Vref(다른 쪽 입력 신호)가 부여된다.

(동작)

이와 같은 구성에서, 차동쌍을 이루는 NMOS 트랜지스터 MN1 및 MN2의 게이트에 부여되는 입력 전압 Vin과 기준 전압 Vref의 입력 전위차 VinD가 증폭되어, 노드 N1로부터 출력 전압 Voutn이 얻어지고, 노드 N2로부터 출력 전압 Voutp가 얻어진다. 출력 전압 Voutp와 출력 전압 Voutn의 전위차인 출력 전압 Vout(=Voutp-Voutn)가 입력 전압 Vin과 기준 전압 Vref의 전위차를 증폭하여 얻어지는 출력 전위차로 된다.

이 때, 차동 증폭 회로(20)의 출력 커먼 전압 Voutcm은, 부하 소자(11 및 12)를 흐르는 전류 1/2ㆍIss와, 출력 저항 Rout에 의해, 이하의 수학식 3으로 표현된다.

단, 차동 증폭 회로(20)는, 증폭 정도 조정부(1 및 2)의 온, 오프에 의해 이하에 나타내는 2 종류의 동작을 행한다.

도 2는 입력 전위차 VinD와 증폭 조정 전류 IA와의 관계를 도시하는 그래프이다. 또한, 도 3은 입력 전위차 VinD와 출력 전압 Vout와의 관계를 도시하는 그래프이다. 또한, 증폭 조정 전류 IA란 증폭 정도 조정부(1 및 2)를 흐르는 전류를 의미한다. 또한, 전술한 바와 같이, 출력 전압 Vout는 출력 전압 Voutp와 출력 전압 Voutn의 차분(Voutp-Voutn)을 의미하고, 입력 전위차 VinD는 입력 전압 Vin과 기준 전압 Vref의 차분(Vin-Vref)을 의미한다.

도 2에 도시한 바와 같이, 입력 전위차 VinD가 임계값 전압 VX에 도달할 때까지는, 증폭 정도 조정부(1 및 2)는 오프하므로, 증폭 정도 조정부(1 및 2)에 증폭 조정 전류 IA는 거의 흐르지 않는다. 즉, 차동 증폭 회로(20)는 입력 밸런스 상태에서는 오프하고, 증폭 정도 조정부(1 및 2)가 존재하지 않는 경우와 등가한 동작을 한다.

그 결과, 도 3에 도시한 바와 같이, 입력 전위차 VinD가 임계값 전압 VX에 도달할 때까지는, 입력 전위차 VinD에 대한 출력 전압 Vout의 관계를 나타내는 증폭 조정 있음 변화 L1은 증폭 조정 없음 변화 L2와 마찬가지로 선형 관계로 되는 제1 동작을 실행한다.

상기 제1 동작은, 증폭 정도 조정부(1 및 2)가 입력 밸런스 상태에서 오프하도록, 정전류 Iss 및 출력 저항 Rout를 선택함으로써, 반드시 입력 밸런스 상태(입력 전위차 VinD=0V)에서는 반드시 증폭 정도 조정부(1 및 2)는 오픈 상태로 되어 증폭 조정 전류 IA는 흐르지 않아, 출력 전압 Voutp 및 출력 전압 Voutn에는 영향을 주지 않는다.

한편, 도 2에 도시한 바와 같이, 입력 전위차 VinD가 임계값 전압 VX를 초과하면, 증폭 정도 조정부(1 및 2) 중 한쪽은 온하므로, 온 상태의 증폭 정도 조정부(1 및 2)에 증폭 조정 전류 IA가 유출된다. 그 결과, 증폭 정도 조정부(1) 및 부하 소자(11)로 이루어지는 합성 저항 성분은 부하 소자(11)만의 저항 성분보다 저하되는 현상 및 증폭 정도 조정부(2) 및 부하 소자(12)로 이루어지는 합성 저항 성분은 부하 소자(12)만의 저항 성분보다 저하되는 현상 중, 한쪽의 현상이 발생한다.

따라서, 도 3에 도시한 바와 같이, 입력 전위차 VinD가 임계값 전압 VX를 초과하면, 입력 전위차 VinD에 대한 출력 전압 Vout의 관계를 도시하는 증폭 조정 있음 변화 L1은 증폭 조정 없음 변화 L2보다도 증폭률이 저하된 비선형의 관계로 되는 제2 동작을 실행한다. 즉, 증폭 정도 조정부(1 및 2) 중 한쪽이 온 상태로 됨으로써, 차동 증폭 회로(20)의 증폭 정도는 저하된다.

상기 제2 동작은, 입력 전위차 VinD가 임계값 전압 VX를 초과하는 대진폭 입력 시에서는, 증폭 정도 조정부(1 및 2)의 한쪽이 온하는 것으로 된다. 이하, 증폭 정도 조정부(1)가 온하였다고 가정하여 설명한다. 증폭 정도 조정부(1)에서 증폭 조정 전류 IA가 흐르기 시작하고, 출력 전압 Voutn은 증폭 정도 조정부(1)가 존재하지 않는 경우와 비교하여 높은 전위로 된다. 이것은, 대진폭 입력 시에 차동 증폭단의 차동 출력인 출력 전압 Vout에 대한 클램프 효과로 된다.

또한, 정확하게는 입력 전위차 VinD가 임계값 전압 VX를 상회할 때, 전원 전압 Vdd와 출력 전압 Voutp의 전위차 혹은 전원 전압 Vdd와 출력 전압 Voutn의 전위 차가 소정의 출력 임계값 전압을 상회함으로써, 상기 제1 동작으로부터 상기 제2 동작으로 절환된다.

차동 증폭 회로(20)를 포함하는 콤퍼레이터를 고속 동작시키기 위해서는, 소진폭 신호 입력 시에는 그 차동 출력을 크게 증폭하여 미소한 입력 전위차를 판정할 필요가 있다. 차동 증폭 회로(20)는, 증폭 정도 조정부(1 및 2)는 모두 오프하는 것에 의한 상기 제1 동작에 의해, 비교적 큰 증폭률의 증폭 동작을 실현할 수 있다.

한편, 대진폭 신호 입력 시에는, 오버드라이브 리커버리를 위해 차동 출력이 지나치게 커지지 않도록 하는 것이 요망된다. 차동 증폭 회로(20)는, 증폭 정도 조정부(1 및 2)의 한쪽이 온하는 것에 의한 제2 동작에 의해, 차동 증폭 회로(20)의 증폭 정도를 억제하는 상기 클램프 효과를 발휘시킴으로써 콤퍼레이터의 고속 동작을 가능하게 하는 효과를 발휘한다.

이와 같이, 본원 발명은, 증폭 정도 조정부(1 및 2)에 의해, 입력 전압 Vin과 기준 전압 Vref의 전위차인 입력 전위차 VinD가 임계값 전압 VX를 초과하였을 때, 동작 상태로 되어 차동 증폭 회로(20)의 증폭 정도를 저하시킬 수 있기 때문에, 전원 전압이 비교적 작은 경우에서도 성능 열화를 일으키지 않고, 또한 오버드라이브 리커버리 가능한 차동 증폭 회로를 얻을 수 있다.

도 4는, 도 1에서 도시한 차동 증폭 회로(20)를 이용한 A/D 변환기의 구성예를 도시하는 설명도이다. 도 4에서는, n 비트 플래시형 A/D 변환기의 구성을 도시하고 있다. 도 4에 도시한 A/D 변환기는 기준 전압 설정부(65), 프리앰프부(61), 래치부(63) 및 인코더(64)로 구성된다.

기준 전압 설정부(65)는 기준 전압 VRT, 기준 전압 VRB 사이에 직렬로 접속된 복수((2ⁿ-2)개의 저항 래더 RR로 구성된다. 프리앰프부(61)는 병렬로 설치되는 복수(2ⁿ-1)개의 프리앰프 PA로 구성된다. 래치부(33)는 복수의 프리앰프 PA에 대응하여 설치되는 복수(2ⁿ-1)개)의 래치(회로) LT로 구성된다.

프리앰프 PA는, 공통으로 입력되는 아날로그 입력 신호 Vin을 정입력에 받고, 기준 전압 설정부(65)에서 생성되는 기준 전압 Vref를 부입력에 받는다. 도 1에서 도시한 본원 발명의 차동 증폭 회로(20)는 이 프리앰프 PA로서 이용된다.

기준 전압 설정부(65)로부터 얻어지는 기준 전압 Vref는, 기준 전압 VRT∼기준 전압 VRB(<VRT) 사이에 직렬로 설치되는 복수의 저항 래더 RR의 저항비에 의해, 복수 종류의 전압 중 어느 하나로 된다.

각 프리앰프 PA(차동 증폭 회로(20))는, 정입력으로부터 얻어지는 입력 전압 Vin과 부입력으로부터 얻어지는 기준 전압 Vref의 전위차를 증폭하여 정출력 및 부출력으로부터 정출력 신호 및 부출력 신호를 후단의 래치 LT에 출력한다.

프리앰프 PA의 후단에 설치되는 래치 LT는, 대응하는 프리앰프 PA의 출력(정출력 신호 및 부출력 신호)에 기초하여 "0", "1"을 판정하고, 그 판정 결과("0", "1")를 온도계 부호 D63으로서 출력한다. 프리앰프 PA와 래치 LT에 의해 콤퍼레이터를 구성하게 된다.

이와 같이, (2ⁿ-1)개의 프리앰프 PA의 후단에 배치된 래치 LT로부터 출력되는 판정 결과가, (2ⁿ-1) 비트의 온도계 부호 D63으로서 다음 단에 설치되는 인코더(64)에 부여된다.

인코더(64)는, (2ⁿ-1) 비트의 온도계 부호 D63에 기초하여, n 비트의 바이너리 신호로 변환하여, 바이너리의 출력 데이터 D64로서 출력한다.

이와 같이, 본원 발명의 차동 증폭 회로를 A/D 변환기의 프리앰프 PA에 이용함으로써, 프리앰프 PA는 소진폭 신호 입력 시에는 차동 출력을 크게 증폭하여 미소한 입력 전위차를 판정하고, 대진폭 신호 입력 시에는 차동 출력이 지나치게 커지지 않아 양호한 오버드라이브 리커버리를 발휘하는 차동 증폭 동작을 행할 수 있다.

그 결과, 본원 발명의 차동 증폭 회로를 갖는 A/D 변환기는 비교적 낮은 전원 전압으로 동작시켜도 양호한 A/D 변환 특성을 발휘할 수 있다.

<실시 형태 1>

도 5는 본 발명의 실시 형태 1인 차동 증폭 회로의 구성을 도시하는 설명도이다. 도 5에 도시한 바와 같이, 실시 형태 1의 차동 증폭 회로(21)는 차동 증폭기 DA0, 레플리카 회로(4) 및 콤퍼레이터(5)로 구성된다.

차동 증폭기 DA0은 한 쌍의 차동쌍 트랜지스터(NMOS 트랜지스터 MN1 및 MN2)를 갖는다. NMOS 트랜지스터 MN1 및 MN2의 소스 공통 단자인 노드 N3과 접지 전위 Vss 사이에 정전류원(3)이 설치된다.

또한, NMOS 트랜지스터 MN1의 드레인인 노드 N1과 전원 Vdd 사이에 PMOS 트랜지스터 MP1 및 MP3이 서로 병렬로 개삽되고, NMOS 트랜지스터 MN2의 드레인인 노드 N2와 전원 Vdd 사이에 PMOS 트랜지스터 MP2 및 MP4가 서로 병렬로 개삽된다. 이와 같이, PMOS 트랜지스터 MP1∼MP4가 제1∼제4 부하용 트랜지스터로서 전원 전압 Vdd, 노드 N1 혹은 노드 N2 사이에 설치된다.

PMOS 트랜지스터 MP1은 게이트, 드레인 공통으로 다이오드 접속되고, 소스에 전원 전압 Vdd를 받고, 드레인이 노드 N1에 접속된다. PMOS 트랜지스터 MP3은 소스에 전원 전압 Vdd를 받고, 드레인이 노드 N1에 접속된다.

PMOS 트랜지스터 MP2는 게이트, 드레인 공통으로 다이오드 접속되고, 소스에 전원 전압 Vdd를 받고, 드레인이 노드 N2에 접속된다. PMOS 트랜지스터 MP4는 소스에 전원 전압 Vdd를 받고, 드레인이 노드 N2에 접속된다. PMOS 트랜지스터 MP3 및 MP4의 게이트에는 콤퍼레이터(5)의 출력 신호 S5가 바이어스 전압으로서 부여된다.

PMOS 트랜지스터 MP3 및 MP4는 도 1의 부하 소자(11 및 12)로서 기능하고, PMOS 트랜지스터 MP1 및 MP2는 도 1의 증폭 정도 조정부(1 및 2)로서 기능한다.

레플리카 회로(4)는 PMOS 트랜지스터 MP1r, PMOS 트랜지스터 MP3r, NMOS 트랜지스터 MN1r 및 정전류원(3r)으로 구성된다. 제1 및 제2 레플리카 부하용 트랜지스터인 PMOS 트랜지스터 MP1r, MP3r은 PMOS 트랜지스터 MP1 및 MP3과 등가의 사이즈(트랜지스터 사이즈 등, 특성이 모두 동일)로 형성된다. 마찬가지로 하여, 레플리카 차동 트랜지스터인 NMOS 트랜지스터 MN1r은 NMOS 트랜지스터 MN1과 등가의 사이즈로 형성된다. 또한, 레플리카 동작용 정전류원인 정전류원(3r)은 정전류원(3)의 정전류 Iss의 절반인 1/2ㆍIss의 정전류를 공급한다.

콤퍼레이터(5)의 정입력에 접속되는 노드 N12와 전원 전압 Vdd 사이에 PMOS 트랜지스터 MP1r 및 MP3r이 병렬로 설치된다. PMOS 트랜지스터 MP1r은 게이트, 드레인 공통으로 다이오드 접속되고, 소스에 전원 전압 Vdd를 받고, 드레인이 노드 N12에 접속된다. PMOS 트랜지스터 MP3r은 소스에 전원 전압 Vdd를 받고, 드레인이 노드 N1에 접속되고, 게이트에 콤퍼레이터(5)로부터의 출력 신호 S5를 받는다.

한편, 노드 N12, 접지 전위 Vss 사이에 NMOS 트랜지스터 MN1r 및 정전류원(3r)이 직렬로 설치된다. NMOS 트랜지스터 MN1r의 드레인은 노드 N12에 접속되고, 게이트에 기준 전압 Vref를 받는다. 그리고, NMOS 트랜지스터 MN1r과 접지 전위 Vss 사이에 정전류원(3r)이 설치된다.

콤퍼레이터(5)는 정입력이 노드 N12에 접속되고, 부입력에 기준 출력 커먼 전압 Voutcm_ideal을 받는다. 그리고, 콤퍼레이터(5)의 출력 신호 S5가 PMOS 트랜지스터 MP3 및 MP4의 게이트와 함께 PMOS 트랜지스터 MP3r의 게이트에 부여된다.

레플리카 회로(4) 및 콤퍼레이터(5)에 의해 노드 N12의 전위 V12가 기준 출력 커먼 전압 Voutcm_ideal에 일치하도록, 출력 신호 S5가 PMOS 트랜지스터 MP3r의 게이트에 부여된다.

이와 같이, 레플리카 회로(4) 및 콤퍼레이터(5)에서는, 레플리카 회로(4)의 출력 커먼 전압인 전위 V12를 검출하고, 전위 V12가 기준 출력 커먼 전압 Voutcm_ideal과 일치하도록, 짜여진 피드백 루프에 의해 바이어스 전압으로 되는 출력 신호 S5가 조절된다.

따라서, PMOS 트랜지스터 MP3 및 MP4의 게이트에 부여되는 콤퍼레이터(5)로부터의 출력 신호 S5에 의해, 차동 증폭기 DA0의 동일 상 입력 시에서의 출력 커먼 전압 Voutcm은 기준 출력 커먼 전압 Voutcm_ideal로 되도록 제어된다. 즉, 입력 전위차 VinD=0의 밸런스 상태 시(동일 상 입력 시)의 차동 증폭 회로(21)의 출력 전압 Voutp 및 출력 전압 Voutn은 모두 기준 출력 커먼 전압 Voutcm_ideal로 설정된다.

그 때, 전원 전압 Vdd와 출력 커먼 전압 Voutcm의 전위차가 다이오드 접속된 PMOS 트랜지스터 MP1 및 MP2의 임계값 전압 Vth보다도 낮은 값으로 되도록, 기준 출력 커먼 전압 Voutcm_ideal을 설정한다. 즉, {Vdd-Voutcm_ideal<Vth}라고 하는 기준 조건을 만족하도록, 기준 출력 커먼 전압 Voutcm_ideal의 값이 설정된다.

이와 같은 구성에서, 상기 기준 조건을 만족시켜 기준 출력 커먼 전압 Voutcm_ideal을 설정함으로써, 다이오드 접속된 PMOS 트랜지스터 MP1 및 MP2는, 입력 밸런스 상태에서는 반드시 오프 상태로 되어, PMOS 트랜지스터 MP1 및 MP2에는 전류는 흐르지 않는다.

이 때문에, 입력 밸런스 상태를 포함하는 소진폭 신호 입력 시에는 PMOS 트랜지스터 MP1 및 MP2는 거의 출력 전위에 영향을 주지 않아, 차동 증폭기 DA0의 출력 커먼 전압 Voutcm은 게이트에 출력 신호 S5가 부여된 PMOS 트랜지스터 MP3 및 MP4의 온 저항만으로 결정되고, 그 출력 커먼 전압 Voutcm은 기준 출력 커먼 전압 Voutcm_ideal과는 거의 동일한 값으로 된다. 이와 같이, 레플리카 회로(4) 및 콤 퍼레이터(5)는 PMOS 트랜지스터 MP3 및 MP4에 대한 출력 커먼 전압 제어부로서 기능한다.

상기 기준 조건을 일반화한 경우를 상정하고, PMOS 트랜지스터 MP1, MP2에 상당하는 P형 혹은 N형의 트랜지스터의 임계값 전압을 VT로 하고, 전원 전압 Vdd에 상당하는 전압을 VC(통상적으로, 전원 전압 Vdd 혹은 접지 전위 Vss)로 한다. 이 경우, 기준 출력 커먼 전압 Voutcm_ideal은, 입력 전위차 VinD="0"인 밸런스 상태 시에, {｜VC-Voutcm_ideal｜<VT}가 기준 조건으로 된다. 이 기준 조건을 만족시킴으로써, 입력 전위차 VinD가 "0"인 밸런스 상태 시에는, 상기 P형 혹은 N형의 트랜지스터를 오프시킬 수 있다.

부하로서 수동 소자를 이용하는 경우에는, 온도, 전원 전압 등의 조건이 변화되는 것에 따라서, 출력 커먼 전압 Voutcm이 변동되게 된다. 그러나, 실시 형태 1에서는, 차동 증폭기 DA0의 일부와 등가로 구성되는 레플리카 회로(4)의 노드 N12로부터 얻어지는 기준 출력 전압과 기준 출력 커먼 전압 Voutcm_ideal의 비교 결과에 기초하는 콤퍼레이터(5)의 출력 신호 S5에 의한 제어를 행함으로써, 상술한 조건이 변화하여도, 출력 커먼 전압 Voutcm을 이상의 값으로 유지하는 것이 가능하게 된다.

또한, 소진폭 신호 입력 시에는, 다이오드 접속 트랜지스터인 PMOS 트랜지스터 MP1 및 MP2는 오프 상태로 되어 있으므로, PMOS 트랜지스터 MP1 및 MP2의 채널 영역에 반전층이 형성되지 않고 출력 노드의 기생 용량(PMOS 트랜지스터 MP1 및 MP2의 게이트, 소스간 용량)도 종래 회로와 비교하여 작아져, 고속화를 기대할 수 있다.

소진폭 신호 입력 시에는, 차동 증폭기 DA0의 출력 저항 Rout는, NMOS 트랜지스터 MN1 및 MN2의 드레인-소스간 저항 Rds를 무시할 수 있다고 가정하면, PMOS 트랜지스터 MP3 및 MP4의 드레인-소스간 저항 Rds로 된다.

한편, 대진폭 신호 입력 시에는 출력 노드인 노드 N1 및 노드 N2 중, 한쪽의 노드에서, {(Vdd-Voutp(Voutn))>Vth(MP1 혹은 MP2)}라고 하는 온 조건이 성립하게 된다. 그 결과, PMOS 트랜지스터 MP1 및 MP2 중, 상기 온 조건을 만족한 트랜지스터가 온 상태로 된다. 노드 N1 및 노드 N2 중, 온 상태의 트랜지스터측의 노드에서는, 그 트랜지스터가 온 상태로 됨으로써 클램프 효과가 발휘되는 결과, 노드에서의 전위의 하강이, 다이오드 접속 트랜지스터 MP1, MP2를 갖지 않는 구성과 비교하여 억제된다. 이와 같이, PMOS 트랜지스터 MP1 혹은 MP2가 온하는 것에 의한 클램프 효과에 의해, 차동 증폭기 DA0의 증폭 정도가 억제되어, 오버드라이브 리커버리의 고속화를 기대할 수 있는 효과를 발휘한다.

실시 형태 1의 차동 증폭 회로(21)는, 상기 기준 조건을 만족시켜 기준 출력 커먼 전압 Voutcm_ideal을 설정하여 소진폭 신호 입력 시에는 PMOS 트랜지스터 MP1 및 MP2가 모두 오프하는 제1 동작에 의해, 비교적 큰 증폭률의 증폭 동작을 실현할 수 있다.

그 결과, 차동 증폭 회로(21)에서, 차동 증폭단을 구성하는 NMOS 트랜지스터 MN1 및 MN2가 선형 영역에 빠지는 것을 극력 회피하여, 차동 증폭단의 속도 성능 열화를 방지할 수 있으므로, 차동 증폭 회로(21)를 (포함하는 콤퍼레이터를) 고속 동작시킬 수 있다.

또한, 실시 형태 1의 차동 증폭 회로(21)는, 대진폭 신호 입력 시에는 PMOS 트랜지스터 MP1 및 MP2 중 한쪽이 온하는 것에 의한 제2 동작에 의해, 상기 클램프 효과를 발휘시킴으로써, 차동 출력이 지나치게 커지지 않도록 억제하고 있다. 그 결과, 차동 증폭 회로(21)를 고속 동작시킬 수 있다.

<실시 형태 2>

도 6은 본 발명의 실시 형태 2로 되는 차동 증폭 회로의 구성을 도시하는 설명도이다. 도 6에 도시한 바와 같이, 차동 증폭 회로(22)는 n개(n≥2)의 차동 증폭단 DA1∼DAn, 레플리카 회로(6) 및 콤퍼레이터(7)로 구성된다.

차동 증폭단 DA1∼DAn은 각각 도 5에서 도시한 실시 형태 1의 차동 증폭기 DA0과 등가의 구성을 나타내고 있다. 단, 차동 증폭단 DA1∼DAn 각각에 입력되는 기준 전압 Vref는 래더 저항 등에 의해 생성된 기준 전압이며, 최소 기준 전압 VRB와 최대 기준 전압 VRT 사이에서, 차동 증폭단 DA1∼DAn에 걸쳐서 단계적으로 크게(작게) 되도록 각각 상이한 값으로 설정된다.

예를 들면, 도 4에서 도시한 A/D 변환기에서, 프리앰프 PA로서 차동 증폭 회로(22)가 이용되는 경우, 복수의 프리앰프 PA(차동 증폭 회로(22))는, 기준 전압 설정부(65)에 의해 최대 기준 전압 VRT∼최소 기준 전압 VRB 사이에서 단계적으로 상이한 값으로 설정되는 복수의 기준 전압에 대응하여 병렬로 설치된다.

이와 같이, n개의 차동 증폭단 DA1∼DAn은, 상이한 참조 전압을 받는 플래시형 A/D 변환기의 비교기(프리앰프+래치)의 프리앰프로서 이용되는 케이스가 생각된 다. 또한, 차동 증폭단 DA1∼DAn 각각의 구성 및 동작은 실시 형태 1의 차동 증폭기 DA0과 마찬가지이므로 설명은 생략한다.

레플리카 회로(6)는 실시 형태 1의 레플리카 회로(4)와 마찬가지로 PMOS 트랜지스터 MP1r, PMOS 트랜지스터 MP3r, NMOS 트랜지스터 MN1r 및 정전류원(3r)으로 구성된다. 그 구성 및 동작은 실시 형태 1의 레플리카 회로(4)와 마찬가지이므로, 설명을 생략한다. 단, NMOS 트랜지스터 MN1r의 게이트에는 기준 전압 Vrefm이 부여된다. 기준 전압 Vrefm은 최대 기준 전압 VRT와 최소 기준 전압 VRB 사이의 소정의 중간 전압으로 설정된다.

콤퍼레이터(7)는 정입력이 노드 N12에 접속되고, 부입력에 레플리카 회로(6)로부터 기준 출력 커먼 전압 Voutcm_ideal을 받는다. 그리고, 콤퍼레이터(7)의 출력 신호 S7이 차동 증폭단 DA1∼DAn 각각의 PMOS 트랜지스터 MP3 및 MP4의 게이트와 함께 PMOS 트랜지스터 MP3r의 게이트에 공통으로 부여된다.

레플리카 회로(6) 및 콤퍼레이터(7)에 의해 노드 N12의 전위 V12가 기준 출력 커먼 전압 Voutcm_ideal에 일치하도록, 출력 신호 S7이 PMOS 트랜지스터 MP3r의 게이트에 부여된다.

따라서, 차동 증폭단 DA1∼DAn 각각의 PMOS 트랜지스터 MP3 및 MP4의 게이트에 부여되는 출력 신호 S7에 의해, 차동 증폭단 DA1∼DAn 각각의 출력 커먼 전압 Voutcm은 기준 출력 커먼 전압 Voutcm_ideal로 되도록 제어된다.

이와 같이, 레플리카 회로(6) 및 콤퍼레이터(7)에서는, 레플리카 회로(6)의 출력 커먼 전압인 전위 V12를 검출하고, 전위 V12가 기준 출력 커먼 전압 Voutcm_ideal과 일치하도록, 짜여진 피드백 루프에 의해 바이어스 전압으로 되는 출력 신호 S7이 조절된다.

그 때, 차동 증폭단 DA1∼DAn 각각에서의 다이오드 접속된 PMOS 트랜지스터 MP1 및 MP2의 임계값 전압 Vth보다도, 전원 전압 Vdd와 출력 커먼 전압 Voutcm의 전위차가 낮은 값으로 되도록, 기준 출력 커먼 전압 Voutcm_ideal을 설정한다. 즉, {Vdd-Voutcm_ideal<Vth}라고 하는 기준 조건을 만족하도록, 기준 출력 커먼 전압 Voutcm_ideal의 값이 설정된다.

이와 같은 구성에서, 상기 기준 조건을 만족시켜 기준 출력 커먼 전압 Voutcm_ideal을 설정함으로써, 차동 증폭단 DA1∼DAn 각각에서 다이오드 접속된 PMOS 트랜지스터 MP1 및 MP2는, 입력 밸런스 상태에서는 반드시 오프 상태로 되어, PMOS 트랜지스터 MP1 및 MP2에는 전류는 흐르지 않는다.

이 때문에, 입력 밸런스 상태를 포함하는 소진폭 신호 입력 시에는 차동 증폭단 DA1∼DAn 각각의 PMOS 트랜지스터 MP1 및 MP2는 거의 출력 전위에 영향을 주지 않는다. 따라서, 차동 증폭단 DA1∼DAn 각각의 출력 커먼 전압 Voutcm은 게이트에 출력 신호 S7이 부여된 PMOS 트랜지스터 MP3 및 MP4의 온 저항만으로 결정되고, 그 출력 커먼 전압 Voutcm은 기준 출력 커먼 전압 Voutcm_ideal과 거의 동일한 값으로 된다.

이와 같이, 차동 증폭단 DA1∼DAn 각각과 등가의 레플리카 회로(6)와 콤퍼레이터(7)에 의해 얻어지는 출력 신호 S7에 기초하는 제어를 행함으로써, 다양한 조건이 변화하여도, 출력 커먼 전압 Voutcm을 이상의 값으로 유지하는 것이 가능하게 된다.

소진폭 신호 입력 시에는, 차동 증폭단 DA1∼DAn의 출력 저항 Rout는, NMOS 트랜지스터 MN1 및 MN2의 드레인-소스간 저항 Rds를 무시할 수 있다고 가정하면, PMOS 트랜지스터 MP3 및 MP4의 드레인-소스간 저항 Rds로 된다. 출력 저항 Rout가 낮은 값으로 되도록, 차동 증폭단 DA1∼DAn 각각의 트랜지스터 사이즈(W/L)를 크게 하거나, 트랜스컨덕턴스를 크게 하거나 하는 쪽이 바람직하다.

한편, 대진폭 신호 입력 시에는, 실시 형태 1의 차동 증폭기 DA0의 경우와 마찬가지로 차동 증폭단 DA1∼DAn 각각의 PMOS 트랜지스터 MP1 혹은 MP2가 온하는 것에 의한 클램프 효과에 의해, 차동 증폭단 DA1∼DAn을 갖는 콤퍼레이터의 오버드라이브 리커버리의 고속화를 기대할 수 있는 효과를 발휘한다.

실시 형태 2의 차동 증폭 회로(22)는, 소진폭 신호 입력 시에는 차동 증폭단 DA1∼DAn 각각에서 PMOS 트랜지스터 MP1 및 MP2는 모두 오프하는 것에 의한 제1 동작에 의해, 비교적 큰 증폭률의 증폭 동작을 실현할 수 있다. 그 결과, 차동 증폭 회로(22)를 포함하는 콤퍼레이터를 고속 동작시킬 수 있다.

또한, 실시 형태 2의 차동 증폭 회로(22)는, 대진폭 신호 입력 시에는 차동 증폭단 DA1∼DAn 각각의 PMOS 트랜지스터 MP1 및 MP2의 한쪽이 온하는 것에 의한 제2 동작에 의해, 상기 클램프 효과를 발휘시킴으로써, 차동 출력이 지나치게 커지지 않도록 억제하고 있다. 그 결과, 차동 증폭 회로(22)를 포함하는 콤퍼레이터를 고속 동작시킬 수 있다.

또한, 실시 형태 2의 차동 증폭 회로(22)는 실시 형태 1의 차동 증폭 회 로(21)와 비교하여 이하의 우위성을 갖고 있다. 차동 증폭 회로(21)의 경우, 하나의 차동 증폭기 DA0에 대해 하나의 레플리카 회로(4) 및 콤퍼레이터(5)를 설치하는 구성이다. 한편, 실시 형태 2의 차동 증폭 회로(22)는, n개의 차동 증폭단 DA1∼DAn에 대해 하나의 레플리카 회로(6) 및 콤퍼레이터(7)를 설치하는 구성이다.

따라서, n개의 차동 증폭기(차동 증폭단)를 설치하는 경우, 실시 형태 2의 차동 증폭 회로(22)는 실시 형태 1의 차동 증폭 회로(21)에 비해, (n-1)개분의 콤퍼레이터(5) 및 레플리카 회로(6)의 회로 규모의 축소를 도모할 수 있는 효과를 발휘한다.

또한, 실시 형태 2에서는, 차동 증폭단 DA1∼DAn에 대해 대표적인 레플리카 회로(6)(기준 전압 Vrefm이 입력되는 레플리카 회로)에 기초하여 콤퍼레이터(7)로부터 출력 신호 S7을 공통 바이어스 전압으로서 이용하고 있다. 이 때문에, 차동 증폭단 DA1∼DAn 사이에서의 출력 커먼 전압 Voutcm의 변동이 염려된다. 따라서, 그와 같은 변동 폭을 극력 억제하기 위해, 상술한 바와 같이, 가능한 한 출력 저항 Rout가 작아지도록 트랜지스터 사이즈 등을 설정하고 있다.

<실시 형태 3>

도 7은 본 발명의 실시 형태 3인 차동 증폭 회로의 구성을 도시하는 설명도이다. 도 7에 도시한 바와 같이, 차동 증폭 회로(23)는 n개(n≥2)의 4 입력 구성의 차동 증폭단 WDA1∼WDAn, 레플리카 회로(6) 및 콤퍼레이터(7)로 구성된다.

도 7에 도시한 바와 같이, 차동 증폭단 WDA1∼WDAn은 각각 2쌍의 차동쌍 트랜지스터(NMOS 트랜지스터 MN11 및 MN12의 조와 NMOS 트랜지스터 MN13 및 MN14의 조)를 갖는다.

NMOS 트랜지스터 MN11 및 MN12(제1 한쪽 및 다른 쪽 차동 트랜지스터)의 소스의 공통 단자인 노드 N13과 접지 전위 Vss 사이에 정전류원(13)이 설치된다. 정전류원(13)은 정전류 Iss를 공급한다.

또한, NMOS 트랜지스터 MN11의 드레인인 노드 N1과 전원 Vdd 사이에, 실시 형태 1의 차동 증폭기 DA0(실시 형태 2의 차동 증폭단 DA1∼DAn)과 마찬가지로 PMOS 트랜지스터 MP1 및 MP3이 병렬로 설치된다. NMOS 트랜지스터 MN12의 드레인인 노드 N2와 전원 Vdd 사이에, 실시 형태 1의 차동 증폭기 DA0과 마찬가지로, PMOS 트랜지스터 MP2 및 MP4가 병렬로 설치된다.

NMOS 트랜지스터 MN11의 게이트(제1 정입력)에는 입력 전압 Vinp(제1 한쪽 입력 신호)가 부여되고, NMOS 트랜지스터 MN12의 게이트 전극(제1 부입력)에는 기준 전압 Vrefp(제1 다른 쪽 입력 신호)가 부여된다.

NMOS 트랜지스터 MN13 및 MN14(제2 한쪽 및 다른 쪽 차동 트랜지스터)의 소스의 공통 단자인 노드 N14와 접지 전위 Vss 사이에 정전류원(14)이 설치된다. 정전류원(14)은 정전류 Iss를 공급한다.

또한, NMOS 트랜지스터 MN13의 드레인은 노드 N1에 접속되고, NMOS 트랜지스터 MN14의 드레인은 노드 N2에 접속된다.

NMOS 트랜지스터 MN13의 게이트(제2 정입력)에는 기준 전압 Vrefn(제2 한쪽 입력 신호)이 부여되고, NMOS 트랜지스터 MN14의 게이트(제2 부입력)에는 입력 전압 Vinn(제2 다른 쪽 입력 신호)이 부여된다.

또한, 입력 전압 Vinp와 입력 전압 Vinn은 이하의 수학식 4∼수학식 6의 관계를 갖는다. 수학식 6에서의 입력 전압 Vinp(t), 입력 전압 Vinn(t)은 입력 전압 Vinp 및 입력 전압 Vinn의 경시 변화를 의미한다.

이와 같은 구성에서, 차동쌍을 이루는 NMOS 트랜지스터 MN11 및 MN12의 게이트에 부여되는 입력 전압 Vinp와 기준 전압 Vrefp의 전위차와, 차동쌍을 이루는 NMOS 트랜지스터 MN13 및 MN14의 게이트에 부여되는 기준 전압 Vrefn과 입력 전압 Vinn의 전위차가 증폭된다.

그 결과, 차동 증폭단 WDA1∼WDAn 각각의 노드 N1로부터 마이너스의 출력 전압 Voutn이 얻어지고, 노드 N2로부터 플러스의 출력 전압 Voutp가 얻어진다.

또한, 차동 증폭단 WDA1∼WDAn 각각에 입력되는 기준 전압 Vref는, 실시 형태 2의 차동 증폭단 DA1∼DAn의 경우와 마찬가지로, 차동 증폭단 WDA1∼WDAn에 걸쳐서 단계적으로 크게(작게) 되도록 각각 상이한 값으로 설정된다. 즉, 차동 증폭단 WDA1∼WDAn은 예를 들면 상이한 참조 전압을 받는 플래시형 A/D 변환기의 비교 기의 프리앰프로서 이용된다.

레플리카 회로(6) 및 콤퍼레이터(7)의 구성 및 동작은 도 6에서 도시한 실시 형태 2와 마찬가지이다. 단, 정전류원(3r)은 차동 증폭단 WDA1∼WDAn에 적합시키기 위해 정전류 Iss를 공급하고 있다.

따라서, 차동 증폭단 WDA1∼WDAn 각각의 PMOS 트랜지스터 MP3 및 MP4의 게이트에 부여되는 출력 신호 S7에 의해, 차동 증폭단 WDA1∼WDAn 각각의 출력 커먼 전압 Voutcm은 기준 출력 커먼 전압 Voutcm_ideal로 되도록 제어된다.

그 때, 전원 전압 Vdd와 출력 커먼 전압 Voutcm의 전위차가 다이오드 접속된 차동 증폭단 WDA1∼WDAn 각각의 PMOS 트랜지스터 MP1 및 MP2의 임계값 전압 Vth보다도 낮은 값으로 되도록, 기준 출력 커먼 전압 Voutcm_ideal을 설정한다. 즉, {Vdd-Voutcm_ideal<Vth}라고 하는 기준 조건을 만족하도록, 기준 출력 커먼 전압 Voutcm_ideal의 값이 설정된다.

이와 같은 구성에서, 상기 기준 조건을 만족시켜 기준 출력 커먼 전압 Voutcm_ideal을 설정함으로써, 차동 증폭단 WDA1∼WDAn 각각에서 다이오드 접속된 PMOS 트랜지스터 MP1 및 MP2는, 입력 밸런스 상태에서는 오프 상태로 되어, PMOS 트랜지스터 MP1 및 MP2에는 전류는 흐르지 않는다.

이 때문에, 소진폭 신호 입력 시에는 차동 증폭단 WDA1∼WDAn 각각의 PMOS 트랜지스터 MP1 및 MP2는 거의 출력 전위에 영향을 주지 않아, 차동 증폭단 WDA1∼WDAn 각각의 출력 커먼 전압 Voutcm은 게이트에 출력 신호 S7이 부여된 PMOS 트랜지스터 MP3 및 MP4의 온 저항만으로 결정되고, 그 출력 커먼 전압 Voutcm은 기준 출력 커먼 전압 Voutcm_ideal과 거의 동일한 값으로 된다.

이와 같이, 실시 형태 3의 차동 증폭 회로(23)는, 차동 증폭단 WDA1∼WDAn 각각과 등가의 레플리카 회로(6) 및 콤퍼레이터(7)로부터 얻어지는 출력 신호 S7에 기초하는 제어를 행함으로써, 다양한 조건이 변화하여도, 출력 커먼 전압 Voutcm을 이상의 값으로 유지하는 것이 가능하게 된다.

소진폭 신호 입력 시에는, 차동 증폭단 WDA1∼WDAn의 출력 저항 Rout는, NMOS 트랜지스터 MN1 및 MN2의 드레인-소스간 저항 Rds를 무시할 수 있다고 가정하면, PMOS 트랜지스터 MP3 및 MP4의 드레인-소스간 저항 Rds로 된다. 출력 저항 Rout가 낮은 값으로 되도록, 차동 증폭단 WDA1∼WDAn 각각의 트랜지스터 사이즈(W/L)를 크게 하거나, 트랜스컨덕턴스를 크게 하거나 하는 쪽이 바람직하다.

한편, 대진폭 신호 입력 시에는, 실시 형태 2의 차동 증폭단 DA1∼DAn과 마찬가지로, 차동 증폭단 WDA1∼WDAn 각각의 PMOS 트랜지스터 MP1 혹은 MP2에 의한 클램프 효과에 의해, 차동 증폭단 WDA1∼WDAn을 갖는 콤퍼레이터의 오버드라이브 리커버리의 고속화를 기대할 수 있는 효과를 발휘한다.

실시 형태 3의 차동 증폭 회로(23)는, 소진폭 신호 입력 시에는 차동 증폭단 WDA1∼WDAn 각각에서 PMOS 트랜지스터 MP1 및 MP2는 모두 오프하는 것에 의한 제1 동작에 의해, 비교적 큰 증폭률의 증폭 동작을 실현할 수 있다. 그 결과, 차동 증폭 회로(23)를 고속 동작시킬 수 있다.

또한, 실시 형태 3의 차동 증폭 회로(23)는, 대진폭 신호 입력 시에는 차동 증폭단 WDA1∼WDAn 각각의 PMOS 트랜지스터 MP1 및 MP2 중 한쪽이 온하는 것에 의한 제2 동작에 의해, 상기 클램프 효과를 발휘시킴으로써, 차동 출력이 지나치게 커지지 않도록 억제하고 있다. 그 결과, 차동 증폭 회로(23)를 포함하는 콤퍼레이터를 고속 동작시킬 수 있다.

또한, 실시 형태 3의 차동 증폭 회로(23)는 실시 형태 2의 차동 증폭 회로(22)와 마찬가지로, n개의 차동 증폭기(차동 증폭단)를 설치하는 경우, 실시 형태 3의 차동 증폭 회로(23)는 실시 형태 1의 차동 증폭 회로(21)에 비해, (n-1)개분의 콤퍼레이터(5) 및 레플리카 회로(6)의 회로 규모의 축소를 도모할 수 있는 효과를 발휘한다.

또한, 실시 형태 3의 차동 증폭 회로(23)는, 4 입력의 차동 증폭단 WDA1∼WDAn을 이용하고 있기 때문에, 2 입력의 차동 증폭단 DA1∼DAn을 이용한 차동 증폭 회로(22)에 비해, 입력 진폭을 2배로 넓힐 수 있으므로, DC 바이어스 설계가 곤란하게 되는 저전압 동작 시에서도 정밀도 좋게 증폭 동작을 행하는 효과를 발휘한다.

또한, 실시 형태 3의 차동 증폭 회로(23)는, 실시 형태 2의 차동 증폭 회로(22)의 2 입력 차동 증폭단 DA1∼DAn으로 치환하여 4 입력의 차동 증폭단 WDA1∼WDAn을 설치한 구성을 하였지만, 마찬가지로 하여, 실시 형태 1의 차동 증폭 회 로(21)의 2 입력의 차동 증폭기 DA0으로 치환하여 4 입력의 차동 증폭기를 설치하는 구성도 물론 생각된다.

<실시 형태 4>

도 8은 본 발명의 실시 형태 4인 차동 증폭 회로의 구성을 도시하는 설명도이다. 도 8에 도시한 바와 같이, 차동 증폭 회로(24)는 n개(n≥2)의 4 입력 구성의 차동 증폭단 WDA1∼WDAn, 레플리카 회로(6) 및 콤퍼레이터(7)로 구성된다.

도 8에 도시한 바와 같이, 실시 형태 4의 차동 증폭 회로(24)는, 차동 증폭단 WDA1∼WDAn은 각각에서, 노드 N1, 노드 N2 사이에 스위치(8)를 설치한 것을 특징으로 한다.

스위치(8)는, 도시하지 않은 클럭 신호로 제어되고, 차동 증폭단 WDA1∼WDAn 각각의 증폭 기간의 초기 일정 기간은 스위치(8)가 온 상태로 되어 노드 N1, 노드 N2 사이를 단락하고, 나머지 기간은 스위치(8)가 오프 상태로 되어, 노드 N1, 노드 N2 사이를 전기적으로 독립된 상태로 한다. 또한, 다른 구성은 도 7에서 도시한 실시 형태 3과 마찬가지이므로, 설명을 생략한다.

실시 형태 4의 차동 증폭 회로(24)는, 실시 형태 3의 차동 증폭 회로(23)와 마찬가지의 효과를 발휘함과 함께, 또한 이하의 효과를 발휘한다.

실시 형태 4의 차동 증폭 회로(24)는, 차동 증폭단 WDA1∼WDAn 각각의 증폭 기간의 초기 일정 기간은 스위치(8)에 의해 출력 노드인 노드 N1, N2 사이를 단락할 수 있다. 따라서, 대진폭 신호 입력 시에 출력이 크게 열린 상태(출력 전압 Vout가 커진 상태)로부터의 리커버리를 가속시키게 되어, 오버드라이브 리커버리의 고속화를 도모할 수 있다고 하는 효과를 발휘한다.

또한, 스위치(8)는 실시 형태 1의 차동 증폭기 DA0, 실시 형태 2의 2 입력의 차동 증폭단 DA1∼DAn의 노드 N1, 노드 N2 사이에 설치할 수 있고, 이 경우에서도, 마찬가지로 오버드라이브 리커버리의 고속화를 도모할 수 있다고 하는 효과를 발휘한다.

<실시 형태 5>

도 9는 본 발명의 실시 형태 5인 차동 증폭 회로의 구성을 도시하는 설명도이다. 도 9에 도시한 바와 같이, 차동 증폭 회로(25)는 n개(n≥2)의 4 입력 구성의 차동 증폭단 WDA1∼WDAn, 레플리카 회로(6), 콤퍼레이터(7), 애버리징 종단 회로(15, 16) 및 애버리징 저항 RAp 및 저항 RAn으로 구성된다.

도 9에 도시한 바와 같이, 애버리징 종단 회로(15, 16) 사이에서, 직렬로 접속된 복수의 애버리징 저항 RAp 및 복수의 애버리징 저항 RAn이 설치된다.

복수의 애버리징 저항 RAp는, 차동 증폭단 WDA1∼WDAn 중 인접하는 차동 증폭단 WDAk, WDA(k+1)(k=1∼(n-1) 중 어느 하나)의 정출력인 노드 N2, N2 사이에 하나의 비율로 설치된다.

마찬가지로 하여, 복수의 애버리징 저항 RAn은, 차동 증폭단 WDA1∼WDAn 중 인접하는 차동 증폭단 WDAk, WDA(k+1)의 부출력인 노드 N1, N1 사이에 하나의 비율로 설치된다.

도 4에서 도시한 A/D 변환기를 예로 들면, 프리앰프부(61)의 프리앰프 PA를 차동 증폭 회로(25)로 구성한 경우, 인접하는 프리앰프 PA의 정출력 사이에 애버리 징 저항 RAp가 설치되고, 인접하는 프리앰프 PA의 부출력 사이에 애버리징 저항 RAn이 설치되게 된다.

또한, 다른 구성은 도 8에서 도시한 실시 형태 4와 마찬가지이므로, 설명을 생략한다. 실시 형태 5의 차동 증폭 회로(25)는, 실시 형태 4의 차동 증폭 회로(24)와 마찬가지의 효과를 발휘함과 함께, 또한 이하의 효과를 발휘한다.

실시 형태 5의 차동 증폭 회로(25)는, 애버리징 종단 회로(15, 16) 사이에 복수의 애버리징 저항 RAp 및 애버리징 저항 RAn이 설치되는 것에 의한 애버리징이 채용되어 있다. 이 때문에, 디바이스 미스매치에 기인하는 오프셋 전류를 평균화하여, 실시 형태 4의 차동 증폭 회로(24)와 비교하여 랜덤 오프셋의 영향을 완화할 수 있는 효과를 발휘한다.

또한, 애버리징의 상세에 대해서는, 예를 들면 "H. Pan and A. A. Abidi, "Spatial Filtering in Flash A/D Converters," IEEE Trans. Circuits and System Ⅱ : Anlog and Digital Signal Processing, pp.424-463, Aug. 2003" 등에 개시되어 있다.

또한, 실시 형태 5에서는 도 9에서 도시한 실시 형태 4의 구성에 애버리징 저항 RAp, RAn 및 애버리징 종단 회로(15, 16)를 설치한 구성을 설명하였지만, 마찬가지로 하여 도 8에서 도시한 실시 형태 3의 구성에도 설치할 수 있는 것은 물론이다. 또한, 도 7에서 도시한 실시 형태 2의 복수의 차동 증폭단 DA1∼DAn 중 인접하는 차동 증폭단의 정출력 사이 및 부출력 사이에도 설치하는 것도 물론 가능하다.

<실시 형태 6>

도 10은 본 발명의 실시 형태 6인 차동 증폭 회로의 구성을 도시하는 설명도이다. 도 10에 도시한 바와 같이, 차동 증폭 회로(26)는 n개(n≥2)의 4 입력 구성의 차동 증폭단 WDA1∼WDAn, 레플리카 회로(6), 콤퍼레이터(7), 애버리징 종단 회로(15, 16), 애버리징 저항 RAp 및 저항 RAn과 기준 출력 커먼 전압 생성 회로(51)로 구성된다.

도 10에 도시한 바와 같이, 기준 출력 커먼 전압 생성 회로(51)는 전원 전압 Vdd, 접지 전위 Vss 사이에 직렬로 설치된 부하 소자(17) 및 정전류원(18)으로 구성된다. 부하 소자(17)의 일단은 전원 전압 Vdd를 받고, 타단과 접지 전위 Vss 사이에 정전류원(18)이 설치된다. 그리고, 부하 소자(17), 정전류원(18) 사이의 노드 N51로부터 얻어지는 전압을 기준 출력 커먼 전압 Voutcm_ideal로서 생성하고 있다. 또한, 다른 구성은 도 9에서 도시한 실시 형태 5와 마찬가지이므로, 설명을 생략한다.

실시 형태 6의 차동 증폭 회로(26)는, 실시 형태 5의 차동 증폭 회로(25)와 마찬가지의 효과를 발휘함과 함께, 또한 이하의 효과를 발휘한다.

기준 출력 커먼 전압 Voutcm_ideal은, 온도, 전원 전압 Vdd, 프로세스 변동이 발생하여도, 전위차(Vdd-Voutcm_ideal)가 일정하게 되는 것이 이상으로 된다. 차동 증폭 회로(26)의 기준 출력 커먼 전압 생성 회로(51)에서는, 상기 전위차(Vdd-Voutcm_ideal)는 부하 소자(17)의 저항값과, 정전류원(18)의 정전류값에 의해 결정되므로, 전원 전압 Vdd가 변동하여도 전위차(Vdd-Voutcm_ideal)를 일정하게 유지할 수 있는 효과를 발휘한다.

또한, 실시 형태 6의 기준 출력 커먼 전압 생성 회로(51)는, 도 9에서 도시한 실시 형태 5의 구성상에서 실현하였지만, 마찬가지로 하여, 실시 형태 1∼실시 형태 4의 출력 커먼 전압 Voutcm의 생성용으로 이용하는 것은 물론 가능하다.

<실시 형태 7>

도 11은 본 발명의 실시 형태 7인 차동 증폭 회로의 구성을 도시하는 설명도이다. 도 11에 도시한 바와 같이, 차동 증폭 회로(27)는 n개(n≥2)의 4 입력 구성의 차동 증폭단 WDA1∼WDAn, 레플리카 회로(6), 콤퍼레이터(7), 애버리징 종단 회로(15, 16), 애버리징 저항 RAp 및 저항 RAn, 및 기준 출력 커먼 전압 생성 회로(52)로 구성된다.

도 11에 도시한 바와 같이, 기준 출력 커먼 전압 생성 회로(52)는 전원 전압 Vdd, 접지 전위 Vss 사이에 직렬 저항군(19)이 설치된다. 직렬 저항군(19)은, 직렬로 접속된 복수의 저항 Rcm으로 구성되고, 복수의 저항 Rcm 중 소정의 저항 Rcm, Rcm 사이의 노드 N52로부터 얻어지는 전압을 기준 출력 커먼 전압 Voutcm_ideal로서 생성하고 있다. 또한, 다른 구성은 도 9에서 도시한 실시 형태 5와 마찬가지이므로, 설명을 생략한다.

실시 형태 7의 차동 증폭 회로(27)는, 실시 형태 5의 차동 증폭 회로(25)와 마찬가지의 효과를 발휘함과 함께, 또한 이하의 효과를 발휘한다.

기준 출력 커먼 전압 Voutcm_ideal은, 온도, 전원 전압 Vdd, 프로세스 변동이 발생하여도, 전위차(Vdd-Voutcm_ideal)가 일정하게 되는 것이 이상으로 된다. 차동 증폭 회로(27)의 기준 출력 커먼 전압 생성 회로(52)에서는, 전원 전압 Vdd의 저항 Rcm에 의한 저항 분압으로 기준 출력 커먼 전압 Voutcm_ideal을 생성하고 있기 때문에, 전원 전압 Vdd가 변동하면, 전위차(Vdd-Voutcm_ideal)도 변동하게 된다.

그러나, 프로세스 변동이나, 온도 특성에 의해 각 저항 Rcm의 저항값이 변동하여도, 저항 분압으로 생성되는 기준 출력 커먼 전압 Voutcm_ideal의 값은 변동하지 않는다. 즉, 실시 형태 7의 차동 증폭 회로(27)는, 기준 출력 커먼 전압 생성 회로(52) 내의 각 저항 Rcm이 변동하여도 전위차(Vdd-Voutcm_ideal)를 일정하게 유지할 수 있는 효과를 발휘한다. 이 효과는, 저항 Rcm의 저항값의 변동에 의한 전위차(Vdd-Voutcm_ideal)의 변동량이 전원 전압 Vdd의 변동에 의한 상기 변동량을 상회하는 경우에 유효하다.

또한, 실시 형태 7의 기준 출력 커먼 전압 생성 회로(52)는, 도 9에서 도시한 실시 형태 5의 구성상에서 실현하였지만, 마찬가지로 하여, 실시 형태 1∼실시 형태 4의 출력 커먼 전압 Voutcm의 생성용으로 이용하는 것은 물론 가능하다.

<실시 형태 8>

도 12는 본 발명의 실시 형태 8인 차동 증폭 회로의 구성을 도시하는 설명도이다. 도 12에 도시한 바와 같이, 차동 증폭 회로(28)는 n개(n≥2)의 4 입력 구성의 차동 증폭단 WDA1∼WDAn, 레플리카 회로(9) 및 콤퍼레이터(7)로 구성된다.

도 12에 도시한 바와 같이, 실시 형태 8의 차동 증폭 회로(28)는, 차동 증폭단 WDA1∼WDAn은 각각에서, 전원 전압 Vdd, 노드 N1 사이에서, PMOS 트랜지스터 MP1 및 MP3과 병렬로 정전류원(41)을 설치하고, 전원 전압 Vdd, 노드 N2 사이에서, PMOS 트랜지스터 MP1 및 MP4와 병렬로 정전류원(42)을 설치하고 있다. 정전류원(41)은 차동쌍을 이루는 NMOS 트랜지스터 MN11 및 MN12를 흐르는 전류량의 일부를 바이패스하는 기능을 갖는다. 마찬가지로 하여, 정전류원(42)은 차동쌍을 이루는 NMOS 트랜지스터 MN13 및 MN14를 흐르는 전류량의 일부를 바이패스하는 기능을 갖는다. 또한, 다른 구성은, 도 8에서 도시한 실시 형태 4와 마찬가지이므로, 설명을 생략한다.

한편, 레플리카 회로(9)는, 전원 전압 Vdd, 노드 N12 사이에서, PMOS 트랜지스터 MP1r 및 MP3r과 병렬로 정전류원(43)을 설치하고 있다. 정전류원(43)은 NMOS 트랜지스터 MN1r을 흐르는 전류를 바이패스하는 기능을 갖는다. 다른 구성은 도 8에서 도시한 실시 형태 4의 레플리카 회로(6)와 마찬가지이므로 설명을 생략한다.

실시 형태 8의 차동 증폭 회로(28)는, 실시 형태 3의 차동 증폭 회로(23)와 마찬가지의 효과를 발휘함과 함께, 또한 이하의 효과를 발휘한다.

실시 형태 8의 차동 증폭 회로(28)는, 추가된 정전류원(41, 42)에 의해, 차동 증폭단 WDA1∼WDAn 각각의 차동쌍에 흐르는 전류의 일부를 바이패스함으로써, 부하로 되는 게이트에 바이어스된 PMOS 트랜지스터 MP3 및 MP4를 흐르는 전류를 조절할 수 있다. 즉, 정전류원(41, 42)의 추가에 의해, 차동 증폭단의 출력 저항, 출력 커먼 전압 Voutcm은, 독립적으로 차동쌍을 흐르는 전류를 설정할 수 있다.

또한, 레플리카 회로(9)에서도, 정전류원(41, 42)과 등가의 정전류원(43)을 설치함으로써, 정전류원(41, 42)을 갖는 차동 증폭단 WDA1∼WDAn 각각과의 등가성 을 유지할 수 있다.

또한, 실시 형태 8에서는, 도 9에서 도시한 실시 형태 5의 차동 증폭 회로(25)에 정전류원(41∼43)을 설치한 구성을 도시하였지만 마찬가지로 하여, 실시 형태 1∼실시 형태 4의 차동 증폭 회로(21∼24), 실시 형태 6 및 실시 형태 7의 차동 증폭 회로(26) 및 차동 증폭 회로(27)에 정전류원(41∼43)을 설치할 수 있는 것은 물론이다.

도 1은 본 발명의 원리로 되는 차동 증폭 회로의 개략 구성을 도시하는 설명도.

도 2는 도 1의 차동 증폭 회로의 입력 전압과 제어 회로 전류와의 관계를 도시하는 그래프.

도 3은 도 1의 차동 증폭 회로의 입력 전압과 출력 전압과의 관계를 도시하는 그래프.

도 4는 도 1에서 도시한 차동 증폭 회로를 이용한 A/D 변환기의 구성예를 도시하는 설명도.

도 5는 본 발명의 실시 형태 1인 차동 증폭 회로의 구성을 도시하는 설명도.

도 6은 본 발명의 실시 형태 2인 차동 증폭 회로의 구성을 도시하는 설명도.

도 7은 본 발명의 실시 형태 3인 차동 증폭 회로의 구성을 도시하는 설명도.

도 8은 본 발명의 실시 형태 4인 차동 증폭 회로의 구성을 도시하는 설명도.

도 9는 본 발명의 실시 형태 5인 차동 증폭 회로의 구성을 도시하는 설명도.

도 10은 본 발명의 실시 형태 6인 차동 증폭 회로의 구성을 도시하는 설명도.

도 11은 본 발명의 실시 형태 7인 차동 증폭 회로의 개략 구성을 도시하는 설명도.

도 12는 본 발명의 실시 형태 8인 차동 증폭 회로의 개략 구성을 도시하는 설명도.

도 13은 종래의 차동 증폭기의 구성을 도시하는 회로도.

<도면의 주요 부분에 대한 부호의 설명>

1, 2 : 증폭 정도 조정부

4, 6, 9 : 레플리카 회로

5, 7 : 콤퍼레이터

11, 12, 17 : 부하 소자

18, 41∼43 : 정전류원

19 : 직렬 저항군

20∼28 : 차동 증폭 회로

51, 52 : 기준 출력 커먼 전압 생성 회로

61 : 프리앰프부

63 : 래치부

64 : 인코더

65 : 기준 전압 설정부

DA1∼DAn, WDA1∼WDAn : 차동 증폭단

MN1, MN2 : NMOS 트랜지스터

MP1∼MP4 : PMOS 트랜지스터

Claims

적어도 하나의 차동 증폭기를 갖는 차동 증폭 회로로서,

상기 적어도 하나의 차동 증폭기는,

제1 및 제2 전원과,

제어 전극에 한쪽 입력 신호 및 다른 쪽 입력 신호를 받고, 한쪽 전극이 공통으로 접속되는 한쪽 및 다른 쪽 차동 트랜지스터와,

상기 한쪽 및 다른 쪽 차동 트랜지스터의 한쪽 전극과 상기 제2 전원 사이에 개삽(介揷)되는 차동 동작용 정전류원과,

일단이 공통으로 상기 제1 전원에 접속되고, 상기 한쪽 및 다른 쪽 차동 트랜지스터의 다른 쪽 전극인 제1 및 제2 출력부에 타단이 접속되고, 입출력 신호의 증폭 정도에 기여하는 제1 및 제2 부하부와,

상기 제1 및 제2 부하부에 대응하여 설치되고, 상기 한쪽 입력 신호 및 상기 다른 쪽 입력 신호간의 전위차인 입력 전위차가 소정의 임계값 전압을 하회할 때 비동작 상태로 되어 상기 증폭 정도에 영향을 주지 않고, 상기 입력 전위차가 상기 소정의 임계값 전압을 상회할 때 동작 상태로 되어 상기 증폭 정도를 저하시키는 증폭 정도 조정부

를 포함하는 차동 증폭 회로.
제1항에 있어서,

상기 증폭 정도 조정부는 한쪽 전극이 공통으로 상기 제1 전원에 접속되고, 다른 쪽 전극 및 제어 전극이 공통 접속되고, 다른 쪽 전극이 상기 제1 및 제2 출력부에 접속되는 제1 및 제2 부하용 트랜지스터를 포함하고,

상기 제1 및 제2 부하부는, 한쪽 전극이 상기 제1 전원에 접속되고, 다른 쪽 전극이 상기 제1 및 제2 출력부에 접속되는 제3 및 제4 부하용 트랜지스터를 포함하고,

상기 한쪽 입력 신호 및 상기 다른 쪽 입력 신호의 동일 상 입력 시에서, 상기 제1 및 제2 출력부의 전위가 미리 설정한 기준 출력 커먼 전압으로 되도록, 상기 제3 및 제4 부하용 트랜지스터의 제어 전극에 제어 신호를 출력하는 출력 커먼 전압 제어부를 더 포함하고,

상기 기준 출력 커먼 전압은, 상기 입력 전위차가 "0"인 밸런스 상태 시에, 상기 제1 및 제2 부하용 트랜지스터가 오프 상태로 되는 전압으로 설정되는 차동 증폭 회로.
제2항에 있어서,

상기 적어도 하나의 차동 증폭기는, 각각이 상기 한쪽 및 다른 쪽 차동 트랜지스터, 상기 제1∼제4 부하용 트랜지스터를 갖는 복수의 차동 증폭기를 포함하고,

상기 출력 커먼 전압 제어부는 상기 복수의 차동 증폭기간에서 공용되는 차동 증폭 회로.
제3항에 있어서,

상기 복수의 차동 증폭기는 단계적으로 상이한 값으로 설정되는 복수의 기준 전압에 대응하여 병렬로 설치되고, 상기 한쪽 입력 신호에 공통의 입력 전압을 받고, 상기 다른 쪽 입력 신호에 상기 복수의 기준 전압 중 대응하는 기준 전압을 받고,

상기 복수의 차동 증폭기 중 인접하는 차동 증폭기간에서, 제1 출력부간 및 제2 출력부간 각각에 설치되는 복수의 애버리징 저항을 더 포함하는 차동 증폭 회로.
제2항에 있어서,

상기 한쪽 입력 신호는 제1 한쪽 입력 신호 및 제2 한쪽 입력 신호를 포함하고, 상기 다른 쪽 입력 신호는 제1 다른 쪽 입력 신호 및 제2 다른 쪽 입력 신호를 포함하고,

상기 한쪽 차동 트랜지스터는 제1 및 제2 한쪽 차동 트랜지스터를 포함하고, 상기 다른 쪽 차동 트랜지스터는 제1 및 제2 다른 쪽 차동 트랜지스터를 포함하고,

상기 차동 동작용 정전류원은 제1 및 제2 차동 동작용 정전류원을 포함하고,

상기 제1 한쪽 차동 트랜지스터의 한쪽 전극 및 상기 제1 다른 쪽 차동 트랜지스터의 한쪽 전극은 공통으로 접속되고, 상기 제2 한쪽 차동 트랜지스터의 한쪽 전극 및 상기 제2 다른 쪽 차동 트랜지스터의 한쪽 전극은 공통으로 접속되고,

상기 제1 및 제2 한쪽 차동 트랜지스터의 다른 쪽 전극은 상기 제1 출력부에 공통으로 접속되고, 상기 제1 및 제2 다른 쪽 차동 트랜지스터의 다른 쪽 전극은 상기 제2 출력부에 공통으로 접속되고,

상기 제1 차동 동작용 정전류원은 상기 제1 한쪽 및 다른 쪽 차동 트랜지스터의 한쪽 전극과 상기 제2 전원 사이에 개삽되고, 상기 제2 차동 동작용 정전류원은 상기 제2 한쪽 및 다른 쪽 차동 트랜지스터의 한쪽 전극과 상기 제2 전원 사이에 개삽되고,

상기 제1 한쪽 차동 트랜지스터는 제어 전극에 상기 제1 한쪽 입력 신호를 받고, 상기 제1 다른 쪽 차동 트랜지스터는 제어 전극에 상기 제1 다른 쪽 입력 신호를 받고, 상기 제2 한쪽 차동 트랜지스터는 제어 전극에 상기 제2 한쪽 입력 신호를 받고, 상기 제2 다른 쪽 차동 트랜지스터는 제어 전극에 상기 제2 다른 쪽 입력 신호를 받는 차동 증폭 회로.
제2항에 있어서,

상기 적어도 하나의 차동 증폭기는,

상기 제1 및 제2 출력부 사이에 설치되고, 온 상태 시에 상기 제1 및 제2 출력부간을 단락하는 스위치 수단을 더 포함하고,

상기 스위치 수단은 증폭 기간의 초기 일정 기간 온 상태로 되는 것을 특징으로 하는 차동 증폭 회로.
제2항에 있어서,

상기 기준 출력 커먼 전압을 생성하는 기준 출력 커먼 전압 생성 회로를 더 포함하고,

상기 기준 출력 커먼 전압 생성 회로는,

일단에 소정의 전압을 받는 소정의 부하 소자와,

상기 소정의 부하 소자에 정전류를 공급하는 정전류원을 포함하고,

상기 소정의 부하 소자의 타단으로부터 상기 기준 출력 커먼 전압을 얻는 차동 증폭 회로.
제2항에 있어서,

상기 기준 출력 커먼 전압을 생성하는 기준 출력 커먼 전압 생성 회로를 더 포함하고,

상기 기준 출력 커먼 전압 생성 회로는,

서로 다른 제1 및 제2 전압 사이에 직렬로 설치되는 복수의 저항으로 이루어지는 직렬 저항군을 갖고,

상기 복수의 저항 중 인접하는 소정의 한 쌍의 저항간으로부터 상기 기준 출력 커먼 전압을 얻는 차동 증폭 회로.
제2항에 있어서,

상기 출력 커먼 전압 제어부는,

한쪽 전극이 상기 제1 전원에 접속되고, 다른 쪽 전극 및 제어 전극이 공통 접속되고, 다른 쪽 전극이 레플리카용 출력부로 되는 제1 레플리카 부하용 트랜지스터와,

한쪽 전극이 상기 제1 전원에 접속되고, 다른 쪽 전극이 상기 레플리카용 출력부에 접속되는 제2 레플리카 부하용 트랜지스터와,

다른 쪽 전극이 상기 레플리카용 출력부에 접속되고, 제어 전극에 레플리카용 기준 전압을 받는 레플리카 차동 트랜지스터와,

상기 레플리카 차동 트랜지스터의 한쪽 전극과 상기 제2 전원 사이에 설치되는 레플리카 동작용 정전류원을 포함하고,

상기 제1 및 제2 레플리카 부하용 트랜지스터 및 상기 레플리카 차동 트랜지스터는 상기 제1 및 제3 부하용 트랜지스터 및 상기 한쪽 차동 트랜지스터와 등가로 구성되고,

상기 출력 커먼 전압 제어부는,

상기 레플리카용 출력부로부터 얻어지는 전위와 상기 기준 출력 커먼 전압이 일치하도록 상기 제2 레플리카 부하용 트랜지스터의 제어 전극 및 상기 제3 및 제4 부하용 트랜지스터의 제어 전극에 제어 신호를 출력하는 콤퍼레이터를 더 포함하는 차동 증폭 회로.
제9항에 있어서,

상기 적어도 하나의 차동 증폭기는,

상기 제1 및 제3 부하용 트랜지스터의 한쪽 전극, 다른 쪽 전극 사이에 설치 되는 제1 부하용 정전류원과,

상기 제2 및 제4 부하용 트랜지스터의 한쪽 전극, 다른 쪽 전극 사이에 설치되는 제2 부하용 정전류원을 더 포함하고,

상기 출력 커먼 전압 제어부는,

상기 제1 및 제2 레플리카 부하용 트랜지스터의 한쪽 전극, 다른 쪽 전극 사이에 설치되는 레플리카 부하용 전류원을 더 포함하는 차동 증폭 회로.
적어도 하나의 차동 증폭기를 갖는 차동 증폭 회로로서,

상기 적어도 하나의 차동 증폭기는,

제1 및 제2 전원과,

제어 전극에 한쪽 입력 신호 및 다른 쪽 입력 신호를 받고, 한쪽 전극이 공통으로 접속되는 한쪽 및 다른 쪽 차동 트랜지스터와,

상기 한쪽 및 다른 쪽 차동 트랜지스터의 한쪽 전극과 상기 제2 전원 사이에 개삽되는 차동 동작용 정전류원과,

한쪽 전극이 공통으로 상기 제1 전원에 접속되고, 다른 쪽 전극 및 제어 전극이 공통 접속되고, 다른 쪽 전극이 제1 및 제2 출력부에 접속되는 제1 및 제2 트랜지스터와,

한쪽 전극이 상기 제1 전원에 접속되고, 다른 쪽 전극이 상기 제1 및 제2 출력부에 접속되는 제3 및 제4 트랜지스터와,

상기 한쪽 입력 신호 및 상기 다른 쪽 입력 신호의 동일 상 입력 시에서, 상 기 제1 및 제2 출력부의 전위가 미리 설정한 기준 출력 커먼 전압으로 되도록, 상기 제3 및 제4 트랜지스터의 제어 전극에 제어 신호를 출력하는 출력 커먼 전압 제어부를 포함하고,

상기 기준 출력 커먼 전압은, 상기 한쪽 입력 신호 및 상기 다른 쪽 입력 신호간의 전위차인 입력 전위차가 "0"인 밸런스 상태 시에, 상기 제1 전원으로부터 공급되는 제1 전원 전압과 상기 기준 출력 커먼 전압과의 차의 절대값이, 상기 제3 및 제4 트랜지스터의 임계값 전압을 하회하는 기준 조건을 만족하도록 설정되는 차동 증폭 회로.
제11항에 있어서,

상기 출력 커먼 전압 제어부는,

한쪽 전극이 상기 제1 전원에 접속되고, 다른 쪽 전극 및 제어 전극이 공통 접속되고, 다른 쪽 전극이 레플리카용 출력부로 되는 제1 레플리카용 트랜지스터와,

한쪽 전극이 상기 제1 전원에 접속되고, 다른 쪽 전극이 상기 레플리카용 출력부에 접속되는 제2 레플리카용 트랜지스터와,

다른 쪽 전극이 상기 레플리카용 출력부에 접속되고, 제어 전극에 레플리카용 기준 전압을 받는 레플리카 차동 트랜지스터와,

상기 레플리카 차동 트랜지스터의 한쪽 전극과 상기 제2 전원 사이에 설치되는 레플리카 동작용 정전류원을 포함하고,

상기 제1 및 제2 레플리카 부하용 트랜지스터 및 상기 레플리카 차동 트랜지스터는 상기 제1 및 제3 트랜지스터 및 상기 한쪽 차동 트랜지스터와 등가로 구성되고,

상기 출력 커먼 전압 제어부는,

상기 레플리카용 출력부로부터 얻어지는 전위와 상기 기준 출력 커먼 전압이 일치하도록 상기 제2 레플리카용 트랜지스터의 제어 전극 및 상기 제3 및 제4 트랜지스터의 제어 전극에 제어 신호를 출력하는 콤퍼레이터를 더 포함하는 차동 증폭 회로.
제1항 내지 제12항 중 어느 한 항의 차동 증폭 회로를 포함하고, 상기 한쪽 입력 신호 및 상기 다른 쪽 입력 신호는 아날로그의 입력 전압을 포함하고,

상기 차동 증폭 회로에서의 상기 적어도 하나의 차동 증폭기에 의한 증폭 결과에 기초하여 디지털 신호를 생성하는 디지털 신호 생성부를 더 포함하는 A/D 변환기.