CN101207114A - 半导体器件及其制造方法 - Google Patents

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    • H01L2224/27013—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for holding or confining the layer connector, e.g. solder flow barrier
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    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111—Tin [Sn] as principal constituent
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    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
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    • H01L2224/491—Disposition
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85444—Gold (Au) as principal constituent
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    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85447—Copper (Cu) as principal constituent
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    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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Abstract

本发明提供一种半导体器件及其制造方法，该半导体器件包括：配线板；安装在配线板上的第一半导体元件；安装在第一半导体元件上的第二半导体元件，并使得第二半导体元件的位置相对于第一半导体元件的位置移位；其中第二半导体元件的主表面的一部分面对第一半导体元件；和设置在第二半导体元件主表面上的电极焊盘通过连接部分连接到配线板的第二半导体元件连接焊盘。本发明能够将半导体器件制造得薄，同时保持叠置在支撑板如配线板上的多个半导体芯片的尺寸和结构的高设计自由度，或者不将半导体芯片制造得薄。

Description

半导体器件及其制造方法
技术领域
本发明大体上涉及半导体器件及其制造方法，更具体地，涉及一种将多个半导体元件叠置于配线板上的半导体器件以及该半导体器件的制造方法。
背景技术
可称作叠置封装的芯片叠置型半导体器件是公知的。在芯片叠置型半导体器件中，将具有不同功能的多个半导体芯片(半导体元件)或者具有相同功能的多个半导体芯片(半导体元件)叠置于配线板上或者引线框架的冲模焊盘(die pad)上。半导体芯片的每个电极焊盘以及配线板上的接合焊盘或者引线框架的内部引线通过接合线相互连接。或者，接合线将电极焊盘相互连接。
在该结构中，由于多个半导体芯片设置于单个半导体器件中，因此可以响应电子器件的需求如具有多种功能的半导体器件或者大容量存储器。
另一方面，在小尺寸电子器件如移动电话或数字照相机中，近来需要一种设置于电子器件中以薄尺寸或高密度设置的半导体器件。
现有技术芯片叠置型半导体器件的第一实例的结构于图1中示出。图1(a)示出了沿着为平面图的图1(b)的线X-X’取得的横截面图。在图1(b)中，省略了密封树脂10的图示。
在芯片叠置型半导体器件1中，第一半导体器件4经由第一粘合剂5设置于配线板3上。该配线板具有形成了多个外部连接端子2的主表面。此外，第二半导体芯片6经由第二粘合剂7设置于第一半导体芯片4上。
第二半导体芯片6小于第一半导体芯片4。以所谓的面向上状态设置第一半导体芯片4和第二半导体芯片6，该状态下第一半导体芯片4和第二半导体芯片6的电子电路形成表面(主表面)不面向配线板3。第一半导体芯片4和第二半导体芯片6的外部连接电极焊盘(图1中未示出)设置于第一半导体芯片4和第二半导体芯片6的主表面上。
第一半导体芯片4和第二半导体芯片6的电极焊盘以及配线板3上的接合焊盘(图1中未示出)分别通过接合线8和9相互连接。第一半导体芯片4和第二半导体芯片6与接合线8和9一起通过密封树脂10密封在配线板3上。
然而，在图1中示出的结构中，不可以叠置具有相同芯片尺寸的半导体芯片。因此，叠置在配线板3上的半导体芯片设计组合的自由度很低。
由于这个原因，为了提高叠置在配线板上的半导体芯片组合的设计自由度，已经提出了图2至图4中示出的结构。图2至图4中，与图1中所示部件相同的部件给出相同的附图标号，且省略其说明。
另一现有技术芯片叠置型半导体器件的实例于图2中示出。图2(a)示出了由为平面图的图2(b)中的箭头Y表示的方向上看到的横截面图。图2(b)中，省略了密封树脂10的图示。
在芯片叠置型半导体器件11中，第一半导体芯片14经由第一粘合剂5设置于配线板3上。此外，第二半导体芯片16经由第二粘合剂7设置于第一半导体芯片14上。
第一半导体芯片14和第二半导体芯片16具有矩形结构。半导体芯片16设置于第一半导体芯片14上，以使第一半导体芯片14和第二半导体芯片16交叉。电极焊盘(图2中未示出)设置于第一半导体芯片14和第二半导体芯片16主表面上相互面对的短边端部，并经由接合线8和9连接到设置于配线板3上的接合焊盘(于图2中未示出)。
第一半导体芯片14和第二半导体芯片16与接合线8和9一起通过密封树脂10密封于配线板3上。例如，参见日本特开专利申请公开No.2-312265。
另一现有技术芯片叠置型半导体器件的实例于图3中示出。图3(a)示出了沿着为平面图的图3(b)的线X-X’取得的横截面图。图3(b)中，省略了密封树脂10的图示。
在芯片叠置型半导体器件21中，第一半导体芯片24以所谓面向下(倒装芯片)状态设置于配线板3上，该状态中第一半导体芯片24的电子电路形成表面(主表面)面对配线板3。此外，第二半导体芯片26经由第二粘合剂7设置于第一半导体芯片24上，其中第二半导体芯片26的电子电路形成表面(主表面)面向上。
多个金(Au)凸起(bump)22形成于第一半导体芯片24的电极焊盘(于图3中未示出)上。第一半导体芯片24的金(Au)凸起22连接到配线板3的接合焊盘(图3中未示出)。底层填料23填充在第一半导体芯片24和配线板3之间。
另一方面，第二半导体芯片26的电极焊盘和配线板3上的接合焊盘通过接合线9相互连接。此外，第一半导体芯片24和第二半导体芯片26与接合线9一起通过密封树脂10密封在配线板3上。例如，参见日本特开专利申请公开No.3-255657。
该结构中，与图1和图2中示出的结构相比，由于对叠置半导体芯片的尺寸和结构有较少限制，因此，半导体芯片组合的设计自由度很高。
另一现有技术芯片叠置型半导体器件的实例于图4中示出。图4(a)示出了沿着为平面图的图4(b)中的线X-X’取得的横截面图。图4(b)中，省略了密封树脂10的图示。
在芯片叠置型半导体器件31中，第一半导体芯片34经由第一粘合剂5设置于配线板3上。此外，第二半导体芯片36经由第二粘合剂37设置于第一半导体芯片34上，并且相对于第一半导体芯片34移位。
设置于第一半导体芯片34和第二半导体芯片36的电子电路形成表面(主表面)端部的电极焊盘(图4中未示出)经由接合线8和9连接到接合焊盘(图4中未示出)。此外，第一半导体芯片34和第二半导体芯片36与接合线8和9一起通过密封树脂10密封于配线板3上。例如，参见日本特开专利申请公开No.6-224362。
然而，在图1至图4中示出的现有技术情况中，位于上部台阶处的第二半导体芯片6、16、26和36以及相应的配线板3通过相应的接合线9相互连接。
由于这个原因，必须为与接合线9的线圈高度对应的部分、即与自图1至图4中所示结构中的第二半导体芯片6、16、26和36的上表面起高度α对应的部分提供密封树脂10。因此，在这些结构中，难以响应将半导体器件变薄的需要。
另一方面，试图响应于使半导体器件变薄的需要来使半导体芯片变薄。然而，如果使半导体芯片变薄，则由于半导体芯片强度降低而导致生产率降低，或者会降低半导体器件的可靠性。而且，由于增加了使半导体器件变薄的制造步骤而导致增加了制造成本。
发明内容
因此，本发明的实施例提供了新颖且有用的半导体器件以及其制造方法，解决了上面讨论的一个或多个问题。
更具体地，本发明的实施例提供了一种半导体器件及其制造方法，该半导体器件具有的结构使得半导体器件可制造得薄，同时保持叠置在支撑板如配线板上的多个半导体芯片尺寸和结构的高设计自由度，或者不将半导体芯片制造得薄。
本发明的一个方案提供一种半导体器件，包括：配线板；第一半导体元件，其安装于配线板上；第二半导体元件，其安装于第一半导体元件上，并使第二半导体元件的位置相对于第一半导体元件的位置移位；其中第二半导体元件主表面的一部分面对第一半导体元件；且设置于第二半导体元件主表面上的电极焊盘通过连接部分连接到配线板的第二半导体元件连接焊盘。
本发明的另一方案提供一种半导体器件，包括：配线板；安装于配线板上的板；安装于该板上的第一半导体芯片；和安装于第一半导体芯片上的第二半导体芯片，并使第二半导体芯片的位置相对于第一半导体芯片的位置移位；其中第二半导体芯片的主表面的一部分面对第一半导体芯片；且第二半导体芯片主表面上的电极焊盘通过连接部分连接到第二半导体芯片连接焊盘。
本发明的再一方案提供一种半导体器件的制造方法，包括：将第一半导体芯片固定到配线板上的第一步骤；和在第二半导体芯片的主表面的一部分面对第一半导体芯片的状态下，将第二半导体芯片叠置并固定到第一半导体芯片上的第二步骤；其中，在第二步骤中，通过使用粘合剂相互固定第一半导体元件和第二半导体元件，以及通过凸起相互连接第二半导体元件和配线板的第二半导体元件连接焊盘是同时进行的。
根据本发明的实施例，可以提供一种半导体器件以及该半导体器件的制造方法，该半导体器件具有的结构能将半导体器件制造得薄，同时保持叠置在支撑板如配线板上的多个半导体芯片的尺寸和结构的高设计自由度，或者不将半导体芯片制造得薄。
当结合附图时，根据以下详细描述，本发明的其它目的、特征和优点将更加明显。
附图说明
图1是示出现有技术芯片叠置型半导体器件的第一实例的横截面图和平面图；
图2是示出现有技术芯片叠置型半导体器件的第二实例的横截面图和平面图；
图3是示出现有技术芯片叠置型半导体器件的第三实例的横截面图和平面图；
图4是示出现有技术芯片叠置型半导体器件的第四实例的横截面图和平面图；
图5是示出本发明第一实施例的半导体器件的横截面图和平面图；
图6是示出本发明第一实施例半导体器件第一改进实例的横截面图；
图7是示出本发明第一实施例半导体器件第二改进实例的横截面图；
图8是示出本发明第一实施例半导体器件第三改进实例的横截面图；
图9是示出本发明第一实施例半导体器件第四改进实例的横截面图；
图10是示出本发明第一实施例半导体器件第五改进实例的横截面图；
图11是示出本发明第一实施例半导体器件第六改进实例(部分1)的横截面图和平面图；
图12是示出本发明第一实施例半导体器件第六改进实例(部分2)的横截面图和平面图；
图13是示出本发明第一实施例半导体器件第六改进实例(部分3)的平面图；
图14是示出本发明第一实施例半导体器件中电极焊盘的设置和变化结构的平面图；
图15是本发明第二实施例半导体器件的横截面图；
图16是本发明第三实施例半导体器件的横截面图；
图17是本发明第四实施例半导体器件的横截面图；
图18是示出本发明半导体器件第一应用实例的结构的平面图；
图19是本发明半导体器件第二应用实例结构的平面图和横截面图；
图20是本发明半导体器件第三应用实例结构的横截面图和平面图；
图21是示出本发明半导体器件第四应用实例结构的平面图；
图22是本发明半导体器件第五应用实例结构的平面图和横截面图；
图23是本发明半导体器件第六应用实例结构的平面图和横截面图；
图24是本发明第七应用实例半导体器件的横截面图；
图25是本发明第八应用实例半导体器件的横截面图；
图26是本发明第九应用实例半导体器件的横截面图；
图27是本发明第十是应用实例半导体器件的横截面图；
图28是本发明第十一应用实例半导体器件的横截面图；
图29是示出本发明第一实施例半导体器件制造方法的第一横截面图；
图30是示出本发明第一实施例半导体器件制造方法的第二横截面图；
图31是示出本发明第一实施例半导体器件制造方法的第三横截面图；
图32是示出本发明第一实施例半导体器件制造方法的第四横截面图；
图33是示出本发明第二实施例半导体器件制造方法的第一横截面图；
图34是示出本发明第二实施例半导体器件制造方法的第二横截面图；
图35是示出本发明第二实施例半导体器件的制造中配线板上粘合剂设置第一实例的示意图；
图36是示出本发明第二实施例半导体器件的制造中配线板上粘合剂设置第二实例的示意图；
图37是示出本发明第二实施例半导体器件的制造中配线板上粘合剂设置第三实例的示意图；
图38是示出本发明第二实施例半导体器件制造方法的第三横截面图；
图39是示出本发明第二实施例半导体器件制造方法的第四横截面图；
图40是示出本发明第二实施例半导体器件制造方法的第五横截面图；
图41是示出本发明第三实施例半导体器件制造方法的第一横截面图；
图42是示出本发明第三实施例半导体器件制造方法的第二横截面图；
图43是示出本发明第三实施例半导体器件制造方法的第三横截面图；
图44是示出本发明第三实施例半导体器件制造方法的第四横截面图；和
图45是示出本发明第四实施例半导体器件制造方法的横截面图。
具体实施方式
以下参考本发明实施例的图5至图45给出描述。
首先讨论本发明实施例的半导体器件结构，之后讨论半导体器件的制造方法。
[半导体器件]
首先，讨论本发明实施例半导体器件的基本结构，之后讨论基于该基本结构的应用实例(改进实例)。
[第一实施例]
图5示出了本发明第一实施例的半导体器件。图5(a)示出了沿着图5(b)中的线X-X’取得的横截面图。图5(b)中省略了密封树脂的图示。
本发明第一实施例的半导体器件40具有所谓的BGA(球栅阵列)结构。
换句话说，第一半导体芯片(第一半导体元件)42经由第一粘合剂43设置并固定于配线板41的主表面上。此外，第二半导体芯片(第二半导体元件)44以所谓的面向下(倒装芯片)状态经由第二粘合剂45设置并固定于第一半导体芯片42上。
在配线板41的上述主表面上，设置与第一半导体芯片42的电极焊盘46对应的多个第一接合焊盘47-1，用于连接到第一半导体元件，并设置与第二半导体芯片44的电极焊盘48对应的多个第二接合焊盘47-2，用于连接到第二半导体元件。
另一方面，在配线板41的另一主表面(背表面)上设置作为外部连接端子的多个焊料球49。
这里，配线板41例如由环氧玻璃、BT(双马来酰亚胺三嗪)玻璃、聚酰亚胺、陶瓷、玻璃或硅(Si)制成。此外，第一接合焊盘47-1和第二接合焊盘47-2例如由铜(Cu)形成，且镍(Ni)和金(Au)电镀自下层起施加在第一接合焊盘47-1和第二接合焊盘47-2的表面上。
用于连接接合焊盘或者外部连接端子的配线层(图5中未示出)设置于配线板41的表面上和/或内部。
在所谓LGA(岛栅阵列)型半导体器件的情况下，提供施加了镍(Ni)和金(Au)电镀的铜(Cu)岛作为外部连接端子49。
在该结构情况下，在第一半导体芯片42中，在硅(Si)半导体衬底的主表面上形成有源元件如MOS晶体管、无源元件如电容性元件以及相互连接这些元件的配线层，以便形成电子电路。
在第一半导体芯片42的主表面(电子电路形成表面)面向上的所谓面向上状态下，经由第一粘合剂43，将第一半导体芯片42设置并固定在配线板41上。连接到未示出的配线层的多个电极焊盘46形成于第一半导体芯片42的主表面(电子电路形成表面)上。电极焊盘46由铝(A1)、铜(Cu)、或者包括铝(A1)或(Cu)的合金制成。
第一接合焊盘47-1设置于配线板41上以便与电极焊盘46相对应。第一半导体芯片42的电极焊盘46和配线板41的第一接合焊盘47-1通过接合线50相互连接。接合线50例如由金(Au)、铝(A1)、铜(Cu)、或者包括金(Au)、铝(Al)或铜(Cu)的合金制成，并且具有大约15至30μm的直径。
作为第一粘合剂43，可使用热固性或热塑性绝缘树脂粘合剂。更具体地，作为第一粘合剂43，可使用环氧基树脂、聚酰亚胺树脂、丙烯酸基树脂或者硅基树脂。
另一方面，在第二半导体芯片44以及第一半导体芯片42中，在第二半导体芯片44的主表面上形成电子电路。
在所谓面向下(倒装芯片)状态下，第二半导体芯片44设置并固定于第一半导体芯片42上，其中在该面向下(倒装芯片)状态下，第二半导体芯片44的电子电路形成表面面对第一半导体芯片42和配线板41。
第二半导体芯片44经由第二粘合剂45设置并固定于第一半导体芯片42上。
连接到未示出的配线层的多个电极焊盘48形成于第二半导体芯片44的主表面(电子电路形成表面)上。电极焊盘48由铝(Al)、铜(Cu)、或者包括铝(Al)或铜(Cu)的合金制成。
第二接合焊盘47-2设置于配线板41上，以与第二半导体芯片44的电极焊盘48相对应。
第二半导体芯片44的电极焊盘48和配线板41的第二接合焊盘47-2通过凸起51相互连接。凸起51是由金(Au)、铜(Cu)、镍(Ni)、这些金属的合金、由锡(Sn)-银(Ag)、锡(Sn)-银(Ag)-铜(Cu)等形成的焊料、或者含有金属如银(Ag)颗粒的导电树脂制成的。凸起51通过球型接合方法、电镀方法、印刷方法、转移方法等形成。
该实施例中，用于将第二半导体芯片44固定到第一半导体芯片42的第二粘合剂设置于第二半导体芯片44和配线板41之间，以覆盖电极焊盘48和第二接合焊盘47-2之间设置的凸起51的外围部分。
在此，第二粘合剂45不仅用作粘合剂，而且用作所谓的底层填料。换句话说，覆盖第二半导体芯片44和配线板41之间的凸起51外围部分的底层填料，与将第二半导体芯片44固定到第一半导体芯片42上的第二粘合剂由共同的材料制成。因此，可以降低形成半导体器件40的元件数目，以使半导体器件40的制造成本降低。
作为第二粘合剂45，可使用热固性或热塑性绝缘树脂粘合剂。更具体地，作为第二粘合剂45，可使用环氧基树脂、丙烯酸基树脂或者硅基树脂。第二粘合剂45可由与第一粘合剂43相同或不同的材料制成。
在该结构情况下，第二半导体芯片44沿着第一半导体芯片42的主表面外围的两个相对边，相对于第一半导体芯片42移位，以使第二半导体芯片44的整个主表面不面向第一半导体芯片42的主表面，即第二半导体芯片44的整个主表面不重叠在第一半导体芯片42的主表面上。
因此，第一半导体芯片42的电极焊盘46和第二半导体芯片44的电极焊盘48成行地设置于第一半导体芯片42主表面和第二半导体芯片44主表面中第一半导体芯片42和第二半导体芯片44不相互面对的区域中。
配线板41的接合焊盘47也成行地设置，以便与这些电极焊盘46和48相对应。
将密封树脂52设置于配线板41的主表面上，以便覆盖并密封叠置的半导体芯片42和44、接合线50、粘合剂45的暴露表面等等。例如将热固性环氧树脂用作密封树脂52。
通过上述树脂密封，用密封树脂52将第一半导体芯片42和第二半导体芯片44密封为一体，以便保护其不受机械外力、潮气等影响。
由此，在本发明第一实施例的半导体器件中，第二半导体芯片44以面向下(倒装芯片)状态安装于装在配线板41上的第一半导体芯片42上。此外，第二半导体芯片44和配线板41通过凸起51相互连接。
因此，与图1至图4中示出的现有技术情况不同，不必将接合线连接到第二半导体芯片的电极焊盘。此外，不必设置与接合线的线圈高度相对应的密封树脂。
因此，可以提供一种半导体器件，其具有一种能使半导体器件变薄，同时能保持安装于配线板41上的多个半导体芯片42和44的结构尺寸设计自由度或者不会使半导体芯片42和44变薄的结构。
此外，在半导体器件40中，设置配线板41的第二接合焊盘47-2，以使其面对第二半导体芯片44的电极焊盘48，即，在垂直于配线板41主表面的方向上重叠。因此，不必扩大接合焊盘的设置面积或者设置与第二半导体芯片44分开的接合焊盘。因此，不必使配线板41变大，并且可以使配线板41的尺寸小于图4中所示的现有技术半导体器件的尺寸。
在该半导体器件中，第一半导体芯片42和第二半导体芯片44可以是类型相同的半导体元件，例如，存储元件如快闪存储器或者DRAM(动态随机存取存储器)。此外，第一半导体芯片42和第二半导体芯片44可以是不同类型的半导体元件，以使其中一个是存储元件如快闪存储器，而另一个是逻辑电路元件如微处理器。对应于将应用这些半导体元件的电子器件，来确定这些半导体元件的选择或组合。
同时，如上面所讨论的，在半导体器件40中，密封树脂52设置于配线板41的主表面上，以密封叠置的半导体元件、接合线、粘合剂的暴露表面等等。然而，本发明不限于这种结构。换句话说，例如，图6至图10中示出的结构能用作树脂密封结构，散热器(radiator)的设置结构、凸起的设置结构等。
在此，图6至图10示出了本发明第一实施例半导体器件的第一至第五改进实例。图6至图10中，与图5中所示部件相同的部件给出相同的附图标号，省略其说明。
[第一改进实例]
本发明第一实施例的第一改进实例的半导体器件60于图6中示出。
在半导体器件60中，小型部件如第一接合焊盘47-1、接合线50和第一半导体芯片42的电极焊盘46覆盖有例如由热固性环氧树脂制成的密封树脂62。
由此，通过用树脂覆盖小型部件，该部件能够被保护，不受机械外力、潮气等影响，且密封树脂62的使用量能降低。因此，可以降低半导体器件60的制造成本。作为选择性覆盖密封树脂62的方法，可使用经由灌注法提供软树脂(paste resin)的方法。
在上述半导体器件60中，密封树脂62不设置于第二半导体芯片44的背表面(图6中的上表面)上，以暴露出第二半导体芯片44的背表面。因此，该实例中，与图5中示出的实例比较，可以将半导体器件制造得薄。此外，由于第二半导体芯片44的背表面暴露出来了，因此可以改善散热。
[第二改进实例]
本发明第一实施例第二改进实例的半导体器件70于图7中示出。
在半导体器件70中，第一接合焊盘47-1、接合线50、第一半导体芯片42的电极焊盘46、第一半导体芯片42的侧表面、第二半导体芯片44、以及第二粘合剂45覆盖有密封树脂72。另一方面，第二半导体芯片44的上表面不覆盖有密封树脂72以便暴露到外部。
由此，由于第一半导体芯片42和第二半导体芯片44通过密封树脂72密封于一体中，因此可以保护其不受机械外力、潮气等影响。
而且，在该实例中，与图6中示出的第一改进实例相比，可以以高精确度形成外部结构，并且容易对此进行操作。
在上述半导体器件70以及第一改进实例的半导体器件60中，密封树脂72不设置于第二半导体芯片44的背表面上，以使第二半导体芯片44的背表面暴露出。因此，可以将半导体器件制造得薄。此外，由于第二半导体芯片44的背表面暴露出，因此可以改善散热。
[第三改进实例]
本发明第一实施例第三改进实例的半导体器件80于图8中示出。在半导体器件80中，设置散热器(heat spreader)85以使其从第二半导体芯片44的背表面延伸到密封树脂72的上表面。
散热器85例如通过由铜(Cu)、铝(Al)、钨(W)、钼(Mo)、银(Ag)、金(Au)或者这些金属的合金制成的金属材料、陶瓷材料如AlSiCu或者氮化铝(AlN)、或者这些材料的合成材料形成。
预先将散热器85形成为板状或箔状，并将其固定在第二半导体芯片44的背表面和密封树脂72上成为一体。可替换地，通过沉积金属或者通过当形成密封树脂72时设为一体来设置散热器85。
通过设置这种散热器85，与第二改进实例的半导体器件70相比，半导体器件80具有较高的散热率。
[第四改进实例]
本发明第一实施例第四改进实例的半导体器件90于图9中示出。
在半导体器件90中，第二半导体芯片44的电极焊盘48以及与电极焊盘48对应的配线板41的第二接合焊盘47-2通过叠置的凸起相互连接。
换句话说，在半导体器件90中，凸起51-1和51-2叠置于第二半导体芯片44的电极焊盘48和配线板41的第二接合焊盘47-2之间。
凸起51-1和51-2由金(Au)凸起制成，金(Au)凸起是通过球型焊接金(Au)引线之后扯断引线而形成的。在金(Au)凸起的情况下，可以容易地叠置它们，即在多个步骤中容易形成叠层。因此，与第一半导体芯片42的厚度对应地，可以容易地调整凸起51的高度(厚度)。此外，即使第二半导体芯片44的第二电极焊盘48的面积小，也可以容易地形成高(厚)凸起51，从而容易与精制电极焊盘48相对应。
图6至图8中示出的结构可用于该改进实例的密封树脂52。
[第五改进实例]
本发明第一实施例第五改进实例的半导体器件100于图10中示出。
在半导体器件100中，将表面保护膜101-1和101-2设置于第一半导体芯片42的电子电路形成表面上以及第二半导体芯片44的电子电路形成表面上，以便选择性地覆盖第一半导体芯片42和第二半导体芯片44相互面对的区域。
表面保护膜101-1和101-2例如由聚酰亚胺基、硅基等绝缘有机树脂膜制成。表面保护膜101-1和101-2通过选择性覆盖方法等形成，该方法作为第一半导体芯片42和第二半导体芯片44的半导体晶片工艺的一部分。表面保护膜101-1和101-2例如具有大约5μm至20μm的膜厚。
由此，通过设置表面保护膜101-1和101-2，当在半导体器件100的制造工艺中，将第二半导体芯片44设置于第一半导体芯片42上并将第二半导体芯片44倒装芯片地连接到配线板41时，即使外来粒子如硅碎片进入到第一半导体芯片42和第二半导体芯片44之间，也可以防止第一半导体芯片42和第二半导体芯片44的电子电路形成表面由于外来粒子而受损坏。
此外，该实例中，在倒装芯片连接时，可以扩展施加到第二半导体芯片44的力的可允许条件范围，以提高半导体器件100的产率。
图6至图10中示出的结构可用于第五改进实例的密封树脂，且图9中示出的结构可用于第五改进实例的凸起。
另一方面，在图5中所示的实例中，为了防止第二粘合剂45不必要的扩张，可将所谓的阻塞(dam)结构选择性地设置于第一半导体芯片42的电子电路形成表面上和/或配线板41的主表面上。示出该结构作为本发明第一实施例的第六改进实例。
图11至图13示出了阻塞结构的实例。图11(a)是沿着图11(b)的线X-X’取得的横截面图，图12(a)是沿着图12(b)的线X-X’取得的横截面图。在图11至图13中，与图5中所示的部件相同的部件给出相同的附图标号，且省略其说明。
[第六改进实例(部分1)]
在图11中所示的半导体器件110中，具有基本为凸起形状横截面的线型阻塞105在电极焊盘46和第二半导体芯片44的端部之间，沿着第二半导体芯片44的端部设置在第一半导体芯片42的电子电路形成表面上。
阻塞105例如通过环氧树脂、聚酰亚胺、硅等制成的树脂、铝(A1)、铜(Cu)、锡(Sn)、银(Ag)或这些金属的合金形成。阻塞105能通过作为第一半导体芯片42的半导体晶片工艺一部分的经由光刻的图形化、电镀或贴附来形成。
通过选择性设置阻塞105，在半导体器件110的制造工艺中，当经由第二粘合剂45将第二半导体芯片44叠置于第一半导体芯片42上时，即使第二粘合剂45流动，也能防止第二粘合剂45的流动溢出阻塞105。因此，可以将接合线50连接到接合焊盘46。
选择阻塞105的高度以防止第二粘合剂45的溢出。例如，阻塞105的高度可为大约5μm至10μm。
[第六改进实例(部分2)]
在于该实例的图12中示出的半导体器件120以及第六改进实例(部分1)中，具有基本为凸起形状横截面的线型阻塞105在电极焊盘46和第二半导体芯片44的端部之间，沿着第二半导体芯片44的端部设置在第一半导体芯片42的电子电路形成表面上。
另一方面，具有基本为凸起形状横截面的线型阻塞106在第二接合焊盘47-2和配线板41的端部之间，沿着成行的第二接合焊盘47-2设置在配线板41上固定有第一半导体芯片42的主表面上。这是基于假设第二粘合剂45流量大的情况。
阻塞106以及阻塞105例如通过由环氧树脂、聚酰亚胺、硅等制成的树脂、铝(A1)、铜(Cu)、锡(Sn)、银(Ag)或这些金属的合金形成。阻塞106通过经由光刻的图形化、电镀或贴附形成。
通过设置阻塞106，在半导体器件110的制造工艺中，当经由第二粘合剂45将第二半导体芯片44叠置于第一半导体芯片42上时，即使第二粘合剂45在配线板41的端部方向上流动，也能通过阻塞106阻隔第二粘合剂45的流动。因此，在半导体器件120中，可将配线板41制造得小。选择阻塞106的高度，以防止第二粘合剂45的溢出。例如，阻塞106的高度可约为15μm至70μm。
[第六改进实例(部分3)]
在该实例的图13中示出的半导体器件125以及第六改进实例(部分2)中，具有基本为凸起形状横截面的线型阻塞105在电极焊盘46和第二半导体芯片44的端部之间，沿着第二半导体芯片44的端部设置在第一半导体芯片42的电子电路形成表面上。
此外，具有基本为凸起形状横截面的U形阻塞107与成行的第二接合焊盘47-2平行地设置，并且在第二接合焊盘47-2和配线板41的端部之间、沿着端部设置在配线板41上固定有第一半导体芯片42的主表面上。
将阻塞107设置于第二接合焊盘47-2和配线板41的端部之间，以便形成基本矩形形状，该基本矩形形状沿着配线板41外围的三条边而缺少一条边。
通过设置阻塞107，即使第二粘合剂45在配线板41的端部方向上流动，也能通过阻塞107有效地阻隔第二粘合剂45的流动。因此，在半导体器件125中，可以将配线板41制造得小。选择阻塞107的高度，以防止第二粘合剂45的溢出。例如，阻塞107的高度可为大约15μm至70μm。
图6至图8中示出的结构可用于图11至图13中所示改进实例中的密封树脂。
而且，图9中所示的结构可以是凸起结构。此外，如图10中所示改进实例示出的，将表面保护膜101-1和101-2设置于第一半导体芯片42的电子电路形成表面和第二半导体芯片44的电子电路形成表面上。
同时，在图5至图13中所示半导体器件中，沿着电子电路形成表面的一边，将电极焊盘46设置于第一半导体芯片42的电子电路形成表面上。第一接合焊盘47-1设置于配线板41上以便与电极焊盘46相对应。
此外，沿着电子电路形成表面的一边，将电极焊盘48设置于第二半导体芯片44的电子电路形成表面上。第二接合焊盘47-2设置于配线板41上以便与电极焊盘48相对应。
换句话说，在这些半导体芯片中，用于外部连接的电极焊盘沿着电子电路形成表面中的所选边设置。
设定或改变电极焊盘的位置设置能例如通过以下方法来实现。
图14是示出图5中所示半导体器件中电极焊盘的设置和改进结构的平面图。
换句话说，一般实践是沿着第一半导体芯片42(第二半导体芯片44)的电子电路形成表面的四条边将电极焊盘46(48)排列成行。
在本发明的实施例中，沿着半导体芯片中所选一条边的电极焊盘用作外部连接焊盘。沿着电子电路形成表面的另外三边设置的电极焊盘111是位置改变的对象。见图14(a)。
换句话说，沿着电子电路形成表面的另外三边设置并成为再分配对象的电极焊盘111，通过再分配层112连接到沿着电子电路形成表面中所选一边设置的多个电极焊盘46a(48a)之间所设的多个电极焊盘46b(48b)。这样的结果是，能够实现外部连接。见图14(b)。
换句话说，电极焊盘46(48)和连接了再分配层112的电极焊盘46b(48b)基本上沿着半导体芯片的所选一边(图14中所示的实例中的右边)按行设置。
再分配层112由铜(Cu)、铝(Al)、银(Ag)或这些金属的合金制成。作为半导体晶片工艺的一部分，通过电镀方法或者喷墨方法，将再分配层112形成于第一半导体芯片42(第二半导体芯片44)的电子电路形成表面上。
由此，电极焊盘111经由再分配层112能再分配于适合于叠置第一半导体芯片42(第二半导体芯片44)的位置处，即，在电子电路形成表面设置了电极焊盘46(48)的一边上，以便将其连接到配线板41的接合焊盘47-1(47-2)上。
因此，在半导体芯片42或44中电极焊盘设置的设计自由度很高。
接下来，将参考图15至图17讨论半导体器件中粘合剂和底层填料设置的其它实施例。在此，图15至图17是本发明第二至第四实施例半导体器件的横截面图。
[第二实施例]
图15示出了本发明第二实施例的半导体器件。图15中，与图5中所示部件相同的部件给出相同的附图标号，且省略其说明。
在第二实施例的半导体器件130中，设置用于将第一半导体芯片42固定到配线板41上的第一粘合剂43，以便包围连接了第二半导体芯片44的电极焊盘48和第二接合焊盘47-2的凸起51。
该结构情况下，不只将第一粘合剂43用作粘合剂，还将其用作所谓的底层填料。换句话说，覆盖凸起51外围的底层填料和将第二半导体芯片42固定到配线板41上的第一粘合剂43由相同材料制成。因此，可以降低形成半导体器件130的元件数目，以降低半导体器件130的制造成本。
在该实施例中，图6至图14中所示的结构可用于密封树脂52。
[第三实施例]
图16示出了本发明第三实施例的半导体器件。图16中，与图5中所示部件相同的部件给出相同的附图标号，且省略其说明。
在本发明第三实施例的半导体器件135中，将第二半导体芯片44的电极焊盘48和配线板41的第二接合焊盘47-2通过凸起51以及导电部件131相互连接。提供包围连接部分外围的第三粘合剂133作为第二半导体芯片44和配线板41之间的底层填料，其中该连接部分由凸起51以及导电部件131形成。
作为第三粘合剂133，可使用热固性或者热塑性绝缘树脂粘合剂。更具体地，作为第三粘合剂133，可使用环氧基树脂、聚酰亚胺树脂、丙烯酸基树脂或者硅基树脂。
而且，虽然第三粘合剂133可由与第一粘合剂43或第二粘合剂45相同的材料制成，但是当考虑到减小应力或抵抗潮气，第三粘合剂133可由不同于第一粘合剂43或第二粘合剂45的材料制成。
该实施例中，图6至图14中示出的结构能用于密封树脂52。
[第四实施例]
图17示出了本发明第四实施例的半导体器件。图17中，与图5中示出的部件相同的部件给出相同的附图标号，且省略其说明。
在本发明第四实施例的半导体器件140中，将密封树脂52设置于第二半导体芯片44的电极焊盘48和配线板41的第二接合焊盘47-2之间。密封树脂52还包围由凸起51和导电部件131形成的连接部分，且被提供作为第二半导体芯片44和配线板41之间的底层填料。
换句话说，密封树脂52不只覆盖第一半导体芯片42的侧表面、第一接合焊盘47-1、接合线50、电极焊盘48、第二半导体芯片44和第二粘合剂的暴露表面、以及配线板主表面上的第二半导体芯片44的上表面，而且还覆盖包围由凸起51和导电部件131形成的连接部分。换句话说，提供密封树脂52作为第二半导体芯片44和配线板41之间的底层填料。
因此，可以降低形成半导体器件140的元件数目，从而降低半导体器件140的制造成本。
该实施例中，图6至图14中示出的结构能用于密封树脂52。
接下来，将参考附图讨论本发明半导体器件第一至第六应用实例的结构。
图18示出了在应用实例1中，在水平方向上、即与配线板主表面平行的方向上，安装于配线板上的第一半导体芯片和叠置于第一半导体芯片上的第二半导体芯片的相互位置关系。图19示出了在应用实例2中，在水平方向上、即与配线板主表面平行的方向上，安装于配线板上的第一半导体芯片和叠置于第一半导体芯片上的第二半导体芯片的相互位置关系。
[应用实例1]
在图5至图13以及图15至图17中示出的半导体器件中，第二半导体芯片44沿着第一半导体芯片42主表面外围的两个相对边，相对于第一半导体芯片42移位。
然而，第二半导体的安装方式不限于此。应用实例1，即其中安装第二半导体芯片44以便沿着第一半导体芯片42主表面上的对角线方向、即倾斜方向移位的半导体器件150于图18中示出。图18中，与图5中所示部件相同的部件给出相同附图标号，且省略其说明。
在半导体器件150中，将第一半导体芯片42安装于具有矩形结构的配线板41的主表面上，并且使其移向并接近拐角部分(图18中所示实例中的右下拐角部分)。
在第一半导体芯片42上，通过倒装芯片方法安装第二半导体芯片44，并且使其在拐角方向上(图18中所示实例中的左上拐角)沿着第一半导体芯片42主表面的对角线方向移位。
由此，两个半导体芯片被叠置并且在对角线方向上彼此相对移位，并由此能沿着不相对的两边以L形在第二半导体芯片上设置多个电极焊盘。沿着半导体芯片中所选两边的L形电极焊盘的设置能通过参考图14讨论的再分配方式实现。
另一方面，设置于配线板41上的接合焊盘47-1和47-2基本以L形设置，以便与第一半导体芯片42和第二半导体芯片44的电极焊盘的设置相对应。这样的结果是，沿着配线板41的两边设置这些接合焊盘47-1和47-2。
第一半导体芯片42的电极焊盘46和配线板41的第一接合焊盘47-1通过接合线50相互连接。第二半导体芯片44的电极焊盘48和配线板41的第二接合焊盘47-2通过凸起51连接。
由此，两个半导体芯片叠置并在配线板41的对角线方向上相对移位，并从而沿着不相对的两边以L形将多个电极焊盘设置于第二半导体芯片上。因此，与图5中所示的结构相比，电极焊盘设置的设计自由度改善了，从而改善了半导体芯片的电子电路设计的自由度。
如果配线板41的尺寸或者电极焊盘的数目不能降低，则需要电极焊盘的L形设置。这种情况下，设定配线板41上接合焊盘的设置，并设定半导体芯片电极焊盘的设置，以便与接合焊盘的设置相对应。这种情况下，沿着半导体芯片所选两边的电极焊盘的L形设置可通过图14中所示的再分配方法实现。
该实例中，可应用图6至图17中所示的结构。
该应用实例以及以下应用实例中，第一半导体芯片42和第二半导体芯片44可以是相同类型的半导体元件，例如是存储元件如快闪存储器或DRAM(动态随机存取存储器)。此外，第一半导体芯片42和第二半导体芯片44可以是不同类型的半导体元件，其中一个是存储元件如快闪存储器而另一个是逻辑电路元件如微处理器。与其中采用了这些半导体元件的电子器件相对应地确定这些半导体元件的选择或组合。
[应用实例2]
应用实例2、即其中在第一半导体芯片42上安装了第二半导体芯片44以便与第一半导体芯片42交叉的半导体器件155于图19中示出。在为平面图的图19(a)中，省略了密封树脂的图示。图19(b)是沿着图19(a)的线X-X’取得的横截面图。图19(c)是沿着图19(a)的线Y-Y’取得的横截面图。在图19中，与图5中所示部件相同的部件给出相同的附图标号，且省略其说明。
在半导体器件155中，第一半导体芯片42安装于具有矩形结构的配线板41的主表面的大致中心部分上。多个电极焊盘46设置于第一半导体芯片42中所选两个端部(多数情况下是纵向方向上的两个端部)附近。
第二半导体芯片44通过倒装芯片方法安装于第一半导体芯片42上，以便与第一半导体芯片42交叉。第二半导体芯片44的两个端部都设置于第一半导体芯片42的外部而不面对第一半导体芯片42。多个电极焊盘48设置于两个端部处。
由此，通过叠置两个半导体芯片42和44以使半导体芯片42和44交叉，可以沿着半导体芯片中不相互面对的两边设置多个电极焊盘。
因此，提供设置在配线板41上的接合焊盘47-1和47-2以便与半导体芯片42和44的电极焊盘相对应。这样的结果是，沿着配线板41的相互面对的两边设置这些接合焊盘。
第一半导体芯片42的电极焊盘46和配线板41的第一接合焊盘47-1通过接合线50相互连接。第二半导体芯片44的电极焊盘48和配线板41的第二接合焊盘47-2通过凸起51连接。
该实例中，可采用图6至图17中示出的结构。
同时，在上述两个应用实例中，采用单个半导体芯片作为第一半导体芯片42和第二半导体芯片44中的每一个。然而，本发明不限于这些结构。
如下所述，本发明可用于以下情况，其中，通过倒装芯片方法将多个半导体芯片应用到安装在配线板41上的第一半导体芯片上或者安装于第一半导体芯片上的第二半导体芯片上，或者通过倒装芯片方法将多个半导体芯片应用到安装在配线板41上的第一半导体芯片上以及安装于第一半导体芯片上的第二半导体芯片上。
[应用实例3]
应用实例3、即其中将两个第一半导体芯片设置于配线板41上的半导体器件160于图20中示出。为平面图的图20(b)中，省略了密封树脂的图示。图20(a)是沿着图20(b)的线X-X’取得的横截面图。图20中，与图5中所示部件相同的部件给出相同的附图标号，且省略其说明。
在半导体器件160中，第一半导体芯片42-1和42-2设置于矩形配线板41的主表面上，以便在配线板41上相互接近。多个电极焊盘设置在第一半导体芯片42-1和42-2中所选端部、即距另一半导体芯片最远边的端部的附近。
第一半导体芯片42一1和42-2相互分离。单个第二半导体芯片44通过倒装芯片方法安装于第一半导体芯片42-1和42-2的一部分上。
多个电极焊盘48按行设置在第二半导体芯片44的中心。电极焊盘48定位在第一半导体芯片42-1和42-2之间。
因此，设置设于配线板41上的接合焊盘47-1以便与第一半导体芯片42-1和42-2的电极焊盘46的设置相对应。这样的结果是，这些接合焊盘沿着配线板41中相互面对的两边设置。
另一方面，接合焊盘47-2设置于半导体芯片42-1和42-2之间。
第一半导体芯片42-1的电极焊盘46-1和第二半导体芯片42-2的电极焊盘46-2以及配线板41的接合焊盘47-1通过接合线50相互连接。第二半导体芯片44的电极焊盘48和配线板41的第二接合焊盘47-2通过凸起51连接。
多个电极焊盘48以线状设置于第二半导体芯片44的中心。因此，通过使用电极焊盘48中的至少一个作为电源端子，可以实现第二半导体芯片44的电源的均匀性，并防止电压下降(IR下降)。由于这个原因，可以使半导体芯片44稳定地运行。
此外，在半导体器件160的制造中，由于第一半导体芯片42-1和42-2通常具有相同厚度，因此可以安装和设置第二半导体芯片44而不需使第二半导体芯片44倾斜，并因此防止半导体器件160产率的下降。
该实例中，能应用图6至图17中所示的结构。
由此，如果将三个或更多个半导体芯片安装于配线板上，则第一半导体芯片42和第二半导体芯片44可以是相同类型的半导体元件，例如是存储元件如快闪存储器或DRAM(动态随机存取存储器)，且由此能形成具有大存储容量的半导体器件。
而且，第一半导体芯片42和第二半导体芯片44可以是不同类型的半导体元件，其中一个是存储元件如快闪存储器而另一个是逻辑电路元件如微处理器或模拟元件。可安装这些元件的组合以便形成系统。与其中采用了这些半导体元件的电子器件相对应地确定这些半导体元件的选择或组合。
[应用实例4]
应用实例4、即将四个第一半导体芯片设置于配线板41上的半导体器件165于图21中示出。图21为平面图且省略了密封树脂的图示。图21中，与图5中所示部件相同的部件给出相同的附图标号，并省略其说明。
在半导体器件165中，第一半导体芯片42-1、42-2、42-3和42-4设置于配线板41的主表面上，其每一个都具有矩形结构，以便相互分离并接近配线板41四个拐角中相应的那个拐角。
通过倒装芯片方法将单个第二半导体芯片44安装于第一半导体芯片42上，以便将其定位在第一半导体芯片42的设置的大致中心部分。
由此，通过在四个第一半导体芯片42的设置的中心叠置并定位第二半导体芯片44，能沿着不面对第二半导体芯片44的两边以L形设置第一半导体芯片42的多个电极焊盘46。
沿着第一半导体芯片中所选两边的L形电极焊盘46的设置能通过参考图14讨论的再分配方式实现。
以交叉线状态将多个电极焊盘48设置于第二半导体芯片44的中心部分，以便与四个第一半导体芯片42之间的间隙对应。电极焊盘48定位在四个第一半导体芯片42的间隙中。
另一方面，设置于配线板41上的接合焊盘47-1和47-2基本以L形设置，以便与四个第一半导体芯片42的电极焊盘46的设置相对应。这样的结果是，这些接合焊盘47-1沿着配线板41的四边设置。
设于配线板41上的接合焊盘47-2设置在通过四个第一半导体芯片42形成的间隙中，且接合焊盘47-2的设置具有交叉形结构。
四个第一半导体芯片42的电极焊盘46和配线板41的接合焊盘47-1通过接合线50相互连接。第二半导体芯片44的电极焊盘48和配线板41的第二接合焊盘47-2通过凸起51连接。
由此，该实例中，设置多个第一半导体芯片42以便相互分开，并且将第二半导体芯片44安装于第一半导体芯片42上，并由此以L形沿着不相互面对的两边将多个电极焊盘设置于第一半导体芯片42上。
因此，与图5中所示结构相比，电极焊盘设置的设计自由度改善了，由此能提高半导体芯片的电子电路设计。
如果不能降低配线板41的尺寸或者电极焊盘的数目，则需要电极焊盘的L形设置。这种情况下，设定配线板41上接合焊盘的设置，并设定半导体芯片电极焊盘的设置以便与接合焊盘的设置相对应。这种情况下，沿着半导体芯片中所选两边的L形电极焊盘设置可通过图14中示出的再分配方法实现。
以交叉线将多个电极焊盘48设置于第二半导体芯片44的中心。因此，通过使用至少一个电极焊盘48作为电源端子，可以实现第二半导体芯片44的电源的均匀性并防止电压降低(IR降低)。由于此，可以稳定地运行半导体芯片44。
此外，在半导体器件165的制造中，由于第一半导体芯片42通常都具有相同厚度，因此可以安装和设置第二半导体芯片44而不需使第二半导体芯片44倾斜，因此能防止半导体器件165的产率下降。
由此，在半导体器件165中，与图5和图20中示出的实例相比，可以增加半导体元件的数目以实现半导体器件更高的集成度。
该实例中，可采用图6至图17中示出的结构。
[应用实例5]
应用实例5、即其中将两个第二半导体芯片安装在安装于配线板41上的单个第一半导体芯片上的半导体器件170于图22中示出。为平面图的图22(a)中，省略了密封树脂的图示。图22(b)是沿着图22(a)的线X-X’取得的横截面图。图22(c)是沿着图22(a)的线Y-Y’取得的横截面图。图22中，与图5中所示部件相同的部件给出相同的附图标号，且省略其说明。
在半导体器件170中，第一半导体芯片42安装于具有矩形结构的配线板41的主表面的大致中心部分。在第一半导体芯片42中所选两个端部(多数情况下是纵向上的两个端部)上，设置多个电极焊盘46。
两个第二半导体芯片44-1和44-2通过倒装芯片方法安装于第一半导体芯片42上。第二半导体芯片44-1和44-2相互分开，且沿与第一半导体芯片42的纵向交叉的方向设置。两个第二半导体芯片44-1和44-2的一部分叠置在第一半导体芯片42上，且多个电极焊盘48设置于不与第一半导体芯片42的电极焊盘46面对的端部附近。
由此，该实例中，第二半导体芯片44-1和44-2叠置在第一半导体芯片42上，且第二半导体芯片44-1和44-2与第一半导体芯片42交叉。因此，在这三个半导体芯片中，能沿着不相互面对的两边设置多个电极焊盘。
因此，设置设于配线板41上的接合焊盘47-1和47-2以便与半导体芯片42和44的电极焊盘相对应。这样的结果是，这些接合焊盘沿着配线板41中不相对的的两边设置。
四个第一半导体芯片42的电极焊盘46和配线板41的接合焊盘47-1通过接合线50相互连接。第二半导体芯片44-1和44-2的电极焊盘48与配线板41的第二接合焊盘47-2通过凸起51连接。
由此，在该应用实例的半导体器件170中，可以安装多个半导体元件，并且与图5中所示实例相比能实现较高集成度和较高功能性。
在该实例中，可应用图6至图17中所示的结构。
[应用实例6]
应用实例6、即其中将两个第二半导体芯片安装在安装于配线板41上的两个第一半导体芯片上的半导体器件175于图23中示出。在为平面图的图23(a)中省略了密封树脂的图示。图23(b)是沿着图23(a)的线X-X’取得的横截面图。图23(c)是沿着图23(a)的线Y-Y’取得的横截面图。图23中，与图5中所示部件相同的部件给出相同附图标号，并省略其说明。
在半导体器件175中，将两个第一半导体芯片42-1和42-2安装于具有矩形结构的配线板41的主表面上，以便接近配线板41中相互面对的两边。将多个电极焊盘设置于第一半导体芯片42-1和42-2的所选端部、即距另一半导体芯片最远边的端部的附近。
通过倒装芯片方法将两个第二半导体芯片44-1和44-2安装于第一半导体芯片42-1和42-2上。将第二半导体芯片44-1和44-2相互分开，并将其设置在与第一半导体芯片42的设置方向交叉的方向上。将两个第二半导体芯片44-1和44-2的一部分叠置在第一半导体芯片42-1和42-2上，并将多个电极焊盘48设置于与第一半导体芯片42的电极焊盘46不面对的端部附近。
由此，该实例中，第二半导体芯片44-1和44-2叠置在第一半导体芯片42-1和42-2上，并且第二半导体芯片44-1和44-2与第一半导体芯片42-1和42-2交叉。因此，在这四个半导体芯片中，沿着不相互面对的两边可设置多个电极焊盘。
因此，设置设于配线板41上的接合焊盘47-1和47-2以便与半导体芯片42和44的电极焊盘相对应。这样的结果是，这些接合焊盘沿着配线板41中不相对的两边设置。
四个第一半导体芯片42-1和42-2的电极焊盘46和配线板41的接合焊盘47-1通过接合线50相互连接。第二半导体芯片44-1和44-2的电极焊盘48与配线板41的第二接合焊盘47-2通过凸起51连接。
由此，在该应用实例的半导体器件175中，可以安装的半导体元件数目较大，且与图5和图22中所示实例相比能实现较高集成度和较高功能性。
此外，由于第一半导体芯片42-1和42-2具有相同厚度(垂直方向上的长度)，因此可以在第一半导体芯片42-1和42-2上安装和设置第二半导体芯片44-1和44-2而不需使第二半导体芯片44倾斜，因此防止半导体器件175产率的下降。
该实例中，能采用图6至图17中所示的结构。
接下来，作为应用实例7至应用实例11，讨论其中叠置了多个半导体芯片的本发明的其它半导体器件结构。
图24至图28是本发明第七至第十一应用实例半导体器件的横截面图，并示出了垂直于配线板主表面的方向、即安装于配线板上的第一半导体芯片和安装于第一半导体芯片上的第二半导体芯片的叠置方向上的横截面图。
[应用实例7]
应用实例7、即经由第二配线板安装第一半导体芯片和第二半导体芯片的半导体器件180于图24中示出。图24中，与图5中所示部件相同的部件给出相同的附图标号，且省略其说明。
在半导体器件180中，经由第四粘合剂182将子配线板181安装并固定到具有矩形结构的配线板41的主表面上。将配线层183设置于子配线板181的内部或表面上。
经由粘合剂43将第一半导体芯片42安装于子配线板181的主表面上。此外，经由粘合剂45通过倒装芯片方法、即以面向下状态将第二半导体芯片44安装于第一半导体芯片42上。
第一半导体芯片42的电极焊盘46和配线板41的接合焊盘47-1通过接合线50-1相互连接。
另一方面，第二半导体芯片44的电极焊盘48经由两个叠置的凸起51-1和51-2连接到设置于子配线板181上的接合焊盘184。设置于从接合焊盘184延伸的配线层183的端部处的接合焊盘185和设置在配线板41的主表面上的接合焊盘47-3通过接合线50-2相互连接。
该结构的情况下，子配线板181例如由环氧玻璃、BT(双马来酰亚胺三嗪)玻璃、聚酰亚胺、陶瓷、玻璃或者硅(Si)制成。
此外，设置于子配线板181表面上的配线层183以及接合焊盘184和185例如由铜(Cu)形成，且镍(Ni)和金(Au)电镀施加到其表面上。
在子配线板181由硅(Si)制成的情况下，这些部分可由铝(A1)、铜(Cu)、和包括这些金属的合金形成。
由此，设置于配线板41主表面上的半导体芯片42和44、接合线50、凸起51和子配线板181通过密封树脂52密封于一体中，以便保护其不受机械外力、潮气等影响。
多个焊料球作为外部连接端子设置于配线板41的背表面上。
由此，在该应用实例的半导体器件180中，子配线板181用作再分配板。因此，可以提高设置于配线板41上表面上的接合焊盘47的设置的设计自由度。
在子配线板181由硅(Si)制成的情况下，配线层183或者接合焊盘184可通过所谓的半导体晶片工艺形成。因此，可以容易地精制接合焊盘184，以便与第二半导体芯片44的电极焊盘48的精细设置间距相对应。根据该实例，可以改善具有不同尺寸的半导体芯片的组合的设计自由度。
该实例中，能应用图6至图8、图10至图13以及图15至图17中所示的结构。
[应用实例8]
应用实例8、即其中经由第二配线板将第一半导体芯片和第二半导体芯片安装于配线板上的半导体器件190于图25中示出。图25中，与图5中所示部件相同的部件给出相同附图标号，且省略其说明。
在半导体器件190中，经由第四粘合剂182将子配线板181A安装并固定到具有矩形结构的配线板41的主表面上。将配线层183设置于子配线板181A的表面上和/或内部，而且，如果必要的话，将电容元件或无源元件191如电感器安装于子配线板181A上。
由于无源元件191位于半导体芯片42和44附近，因此可以改善半导体芯片的运行性能，并实现稳定运行。用于连接第二半导体芯片44的电极焊盘48和子配线板181A上的接合焊盘184的凸起51-1和51-2通过导电部件131相互连接。此外，将第三粘合剂133用作底层填料，以便覆盖凸起51-1和51-2以及导电部件131的外围。
该实例中，可采用图6至图17中所示的结构。
[应用实例9]
应用实例9、即其中经由第三半导体芯片安装第一半导体芯片和第二半导体芯片的半导体器件200于图26中示出。图26中，与图5中所示部件相同的部件给出相同附图标号，且省略其说明。
在半导体器件200中，经由第四粘合剂202将代替子配线板181或181A的半导体芯片201安装并固定到具有矩形结构的配线板41的主表面上。将电子电路形成在半导体芯片201以及半导体芯片42和44的主表面上。
经由粘合剂43将第一半导体芯片42安装于半导体芯片201的主表面上。此外，经由粘合剂45通过倒装芯片方法(以面向下状态)将第二半导体芯片44安装于第一半导体芯片42上。
第一半导体芯片42的电极焊盘46和配线板41的接合焊盘47-1通过接合线50-1相互连接。另一方面，第二半导体芯片44的电极焊盘48通过叠置的凸起51-1和51-2以及导电部件131连接到设置于半导体芯片201上的接合焊盘203。
连接到从接合焊盘202延伸的配线层(图26中未示出)的接合焊盘204和设置于配线板41主表面上的接合焊盘47-3通过接合线50-2相互连接。
由此，在该应用实例的半导体器件200中，半导体芯片201用作再分配板。因此，可以改善设置于配线板41上表面上的接合焊盘47的设置的设计自由度。此外，由于半导体芯片201的功能改善了，因此能实现较高功能性和较大容量的半导体器件200。
该实例中，可采用图6至图17中示出的结构。
例如，在第一半导体芯片42的电子电路形成表面和第二半导体芯片44的电子电路形成表面相对的区域中，可在第一半导体芯片42的电子电路形成表面和第二半导体芯片44的电子电路形成表面上形成表面保护膜101-1和101-2。此外，阻塞105可设置于第一半导体芯片42的电子电路形成表面上。
设置于配线板41主表面上的半导体芯片201、42和44、接合线50、凸起5 1等通过密封树脂52密封于一体中，以便保护其不受机械外力、潮气等影响。多个焊料球49作为外部连接端子设置于配线板41的背表面上。
[应用实例10]
应用实例10、即其中经由子配线板和第三半导体芯片安装第一半导体芯片和第二半导体芯片的半导体器件210于图27中示出。图27中，与图5中所示部件相同的部件给出相同附图标号，且省略其说明。
在半导体器件210中，经由第四粘合剂212将第三半导体芯片211安装并固定到具有矩形结构的配线板41的主表面上。经由第三粘合剂182将子配线板181安装在半导体芯片211上。
将电子电路形成在半导体芯片211以及半导体芯片42和44的主表面上。电极焊盘213设置于半导体芯片211的表面部分上。
该结构的情况下，子配线板181叠置在第三半导体芯片211上，以便沿着第三半导体芯片211主表面的相对两边相对于第三半导体芯片211移位，从而第三半导体芯片211的整个主表面不面对子配线板181。因此，第三半导体芯片211的电极焊盘213和子配线板181的电极焊盘185定位于第三半导体芯片211和子配线板181的主表面上电极焊盘213和185不相互面对的区域中。
通过粘合剂43将第一半导体芯片42安装到子配线板181的主表面上。经由粘合剂45通过倒装芯片方法(以面向下状态)将第二半导体芯片44安装于第一半导体芯片42上。
该结构的情况下，将第一半导体芯片42安装并固定到子配线板181，以便在水平方向上、即在与配线板42主表面平行的方向上从子配线板181的位置伸出，并将其设置在第三半导体芯片211的上方。将电极焊盘46定位在伸出区域的附近。
第一半导体芯片42的电极焊盘46和配线板41的接合焊盘47-1通过接合线50-1相互连接。另一方面，第二半导体芯片44的电极焊盘48通过叠置的凸起51-1和51-2以及导电部件131连接到设置于子配线板181上的接合焊盘184。
连接到从接合焊盘184延伸的配线层183的接合焊盘185和设置于配线板41主表面上的接合焊盘47-3通过接合线50-2相互连接。另一方面，第三半导体芯片211的电极焊盘213和配线板41的接合焊盘47-4通过接合线50-3相互连接。
一部分接合线50-3可以与第一半导体芯片42的伸出部分的下部相交叠。
凸起51-1和51-2可以叠置在第二半导体芯片44的电极焊盘48和子配线板181的接合焊盘183之间，以便连接电极焊盘48和183。
设置于配线板41主表面上的半导体芯片211、42和44、子配线板181、接合线50、凸起51等通过密封树脂52密封于一体中，以便保护其不受机械外力、潮气等影响。多个焊料球49作为外部连接端子设置于配线板41的背表面上。
该实例中，子配线板181在第一半导体芯片42和第三半导体芯片211之间形成间隙，以便保证接合线50-3的设置区域。换句话说，定位设置于第一半导体芯片42和第三半导体芯片211之间的子配线板181，以便不与半导体芯片211的电极焊盘213交叠。此外，在第一半导体芯片42以一指定长度(高度)与半导体芯片211分开的状态下，第一半导体芯片42与半导体芯片211的电极焊盘213交叠。
因此，接合线50-3能连接第三半导体芯片211和子配线板181而不接触位于接合线50-3上方的第一半导体芯片42。因此，可以将半导体器件210的尺寸制造得小。
此外，子配线板181用作间隔物。因此，即使在半导体元件211的外部结构的位置相当于第一半导体元件的电极焊盘设置的情况下，也可以叠置半导体元件211和第一半导体元件42。因此，可以将半导体器件210的尺寸制造得小。
该实例中，可采用图6至图8、图10至图13以及图15至图17中示出的结构。
[应用实例11]
应用实例11、即其中经由第二配线板和半导体芯片将第一半导体芯片和第二半导体芯片安装在配线板上的半导体器件230于图28中示出。该实例是上述应用实例10的改进实例。图28中，与图5中所示部件相同的部件给出相同附图标号，且省略其说明。
在半导体器件230中，经由第四粘合剂212将半导体芯片211安装并固定到具有矩形结构的配线板41的主表面上。经由第三粘合剂182将子配线板181安装在半导体芯片211上。电子电路形成在半导体芯片211以及半导体芯片42和44的主表面上。电极焊盘212设置于半导体芯片211的表面部分上。
该结构的情况下，子配线板181叠置在半导体芯片211上，以便沿着半导体芯片211主表面的相对两边相对于第三半导体芯片211移位，从而第三半导体芯片211的整个主表面不都面对子配线板181。因此，半导体芯片211的电极焊盘212和子配线板181的电极焊盘184定位于半导体芯片211和子配线板181的主表面上电极焊盘212和184不相互面对的区域中。
通过粘合剂43将第一半导体芯片42安装到子配线板181的主表面上。经由粘合剂45通过倒装芯片方法(以面向下状态)将第二半导体芯片44安装于第一半导体芯片42上。
该实例中，将第一半导体芯片42安装并固定到子配线板181上，以便在水平方向上、即与配线板41的主表面平行的方向上从子配线板181的位置伸出，并将其设置于半导体芯片211的上方。电极焊盘46定位在伸出区域的附近。
第一半导体芯片42的电极焊盘46和配线板41的接合焊盘47-1通过接合线50-1相互连接。
另一方面，第二半导体芯片44的电极焊盘48通过叠置的凸起51-1和51-2以及导电部件131连接到设置于子配线板181上的接合焊盘184。
连接到从接合焊盘184延伸的配线层183的接合焊盘185和设置于子配线板181另一主表面上的接合焊盘187通过设置在钻孔中的导电层186相互连接，该钻孔是通过钻掉电极焊盘185下方的一部分子配线板181而形成的。
接合焊盘187经由导电部件188和设置在电极焊盘187上的凸起51-3连接到设置在配线板41上的接合焊盘47-3。另一方面，半导体芯片211的电极焊盘48和配线板41的接合焊盘47-3通过接合线50-3相互连接。
该实例中，配线板41的第三接合焊盘47-3可设置于子配线板181的伸出部分下方，并由此能将半导体器件230的尺寸制造得小。
[半导体器件的制造方法]
接下来，讨论上述半导体器件的制造方法。在此，主要讨论半导体器件40、130、135和140的制造方法。
[半导体器件40等的制造方法]
参考图29至图32讨论本发明第一实施例半导体器件的制造方法。
首先，在所谓的面向上状态、即暴露出第一半导体芯片42的电子电路形成表面的状态下，经由第一粘合剂43将第一半导体芯片42固定(芯片接合)到配线板41的主表面上(见图29(a))。在具有矩形结构的配线板41的该主表面上，沿着相对的边设置第一接合焊盘47-1和第二接合焊盘47-2。
作为用于将第一半导体芯片42固定在配线板41上的第一粘合剂43，例如可使用热固性或者热塑性绝缘树脂粘合剂。更具体地，可将环氧基树脂、聚酰亚胺基树脂、丙烯酸基树脂或者硅基树脂用作第一粘合剂43。作为第一粘合剂43的膜粘合剂可预先形成于第一半导体芯片42的背表面上，或者可将其预先涂抹到配线板41上。
接下来，通过使用管嘴300将胶状第二粘合剂45涂抹至第一半导体芯片42的一部分上表面上、配线板41的第二接合焊盘47-2的一部分上、以及第二接合焊盘47-2和第一半导体芯片42之间(见图29(b))。
另一方面，通过经由抽吸孔310的抽吸，将在电极焊盘48上预先形成凸起51的第二半导体芯片44保持为处于热接合工具305上。
在定位第二半导体芯片44以使凸起51和由接合台(未示出)吸住并保持的配线板41的第二接合焊盘47-2相互面对之后，降低接合工具305，以使凸起51推向第二接合焊盘47-2并与其接触，然后固化第二粘合剂45(见图30(c))。
作为加热温度，接合工具305的温度可为大约250℃至300℃，且配线板的温度可为大约50℃至100℃。另一方面，作为施加的力，例如可选择大约5gf/bump至30gf/bump。
所谓的球型接合方法可用于在第二半导体芯片44的电极焊盘48上设置凸起51。换句话说，在球形成于金(Au)引线首端的状态下，降低了毛细作用以使球与电极焊盘48接触。虽然通过切面(chamfer)保持球，但是可将热、力或超声振动施加到球以形成凸起51。
之后，虽然仍保留着球和引线，但是提高了毛细作用且闭合线夹以切断引线。
在图30(c)中示出的步骤中，将具有设置了凸起51的多个电极焊盘48的第二半导体芯片44，经由第二粘合剂45以面向下状态安装于第一半导体芯片42和配线板41上。此外，凸起51的外围覆盖有第二粘合剂45。
接下来，以恒温炉(未示出)进行加热工艺，以固化第二粘合剂45。这样的结果是，第二半导体芯片44固定到第一半导体芯片42并以倒装芯片的方式连接到配线板41(见图31(d))。
此时，加热温度可为大约120℃至180℃，且加热时间可为大约30分钟至90分钟。
在图30(c)示出的步骤中第二粘合剂45以80％或更高固化比率被固化的情况下，这种加热步骤可省略。根据粘合剂的成分，省略加热步骤所对应的固化比率是变化的。
接下来，第一半导体芯片42的电极焊盘46和配线板41的第一接合焊盘47-1通过引线接合方法相互连接(见图31(e))。换句话说，第一半导体芯片42的电极焊盘46和配线板41的第一接合焊盘47-1通过接合线50相互连接。
接下来，通过使用转换树脂模制方法等，安装到配线板41主表面上的半导体芯片42和44等覆盖有密封树脂52并被其密封(见图32(f))。
之后，将形成外部连接端子的多个焊料球49形成在配线板41的另一主表面(背表面)上，以形成半导体器件40(见图32(g))。
由此，根据上述制造方法，第二半导体芯片44的电极焊盘48和接合焊盘47-2通过凸起51连接，同时将第二半导体芯片44固定到第一半导体芯片42。此外，凸起51的外围覆盖有第二粘合剂45。因此，可以通过简单方法形成半导体器件40。
在其它实施例的半导体器件的制造中，可使用部分步骤不同于上述方法的方法。
关于在图29(a)中示出的在配线板上安装和固定第一半导体芯片，在半导体器件100(见图10)的制造中，通过第一半导体芯片42的半导体晶片工艺中的覆盖方法，预先在第一半导体芯片42的表面上形成表面保护膜101-1。
此外，在半导体器件110(见图11)的制造中，在第一半导体芯片42的半导体晶片工艺中，通过用光刻方法的图形化、电镀方法或贴附方法预先于第一半导体芯片42上形成阻塞105。
而且，在半导体器件120(见图12和图13)的制造中，通过用光刻方法的图形化、电镀方法或贴附方法，预先于第一半导体芯片42和配线板41上形成阻塞105至107。
在半导体器件160(见图20)的制造中，以暴露出电子电路形成表面的面向上状态，将两个半导体芯片42-1和42-2安装并固定到(芯片接合到)配线板41的主表面上。在半导体器件165和175(见图21和图23)的制造中，在暴露出电子电路形成表面的面向上状态下，将四个半导体芯片42-1至42-4安装并固定到(芯片接合到)配线板41的主表面上。
在半导体器件180、190和200(见图24至图26)的制造中，经由第四粘合剂183将板181、181A或者201固定到配线板41的主表面上，之后在暴露出电子电路形成表面的面向上状态下，将第一半导体芯片42安装并固定到(芯片接合到)配线板41的主表面上。
在半导体器件210(见图27)的制造中，经由粘合剂212将第三半导体芯片211固定到配线板41上，并通过接合线50-3将配线板41的第四接合焊盘47-4和第三半导体芯片211的第四电极焊盘213相互连接。
接下来，经由粘合剂182将板181固定到第三半导体芯片211，之后在暴露出电子电路形成表面的面向上状态下，将第一半导体芯片42安装到板181上。
在半导体器件230(见图28)的制造中，经由粘合剂212将第三半导体芯片211固定到配线板41上，并通过接合线50-3将配线板41的第四接合焊盘47-4和第三半导体芯片211的第四电极焊盘213相互连接。
接下来，经由粘合剂182将板181固定到第三半导体芯片211，并通过凸起51-3将板181的电极焊盘187和配线板41的第二接合焊盘47-2相互连接。
此外，在暴露出电子电路形成表面的面向上状态下，将第一半导体芯片42安装到板181上。
关于在图30(c)中示出的安装和固定第二半导体芯片，在半导体器件90(见图9)的制造中，预先在第二半导体芯片44的电极焊盘48上设置凸起51-1，并形成第二凸起51-2，且将其叠置于凸起51-1上，从而形成凸起51，该凸起51构成为连接第二半导体芯片44的电极焊盘48和配线板41的第二接合焊盘47-2。
在半导体器件100(见图10)的制造中，通过第二半导体芯片44的半导体晶片工艺中的覆盖方法，预先在第二半导体芯片44的表面上形成表面保护膜101-2。之后，将凸起51设置于第二电极焊盘48上。
在半导体器件150(见图18)的制造中，将第二半导体芯片44安装于第一半导体芯片42的主表面上，以便沿着第-半导体芯片42主表面的对角线移位。
在半导体器件155(见图19)的制造中，将第二半导体芯片44安装于第一半导体芯片42上，以使半导体芯片42和44相互交叉。在半导体器件170(见图22)的制造中，将两个第二半导体芯片44-1和44-2安装于第一半导体芯片42上以使其相互分开。
在半导体器件175(见图23)的制造中，设置两个第一半导体芯片42-1和42-2以使其相互分离。此外，将两个第二半导体芯片44-1和44-2安装于第一半导体芯片42上以使其相互分离。
在半导体器件190、200、210和230(见图25至图28)的制造中，将凸起51-1设置于第二半导体芯片44的电极焊盘48上，并将凸起51-2设置于板185的第二接合焊盘47-2上。
在半导体器件180、190、200和210(见图24至图27)的制造中，在图31(d)中示出的安装第二半导体芯片44的步骤之后，通过接合线50-2将板185的电极焊盘187和配线板41的第三接合焊盘47-3相互连接。
此外，关于图32(f)中示出的树脂密封步骤或树脂覆盖步骤，在半导体器件60(见图6)的制造中，通过使用灌注法，用胶状树脂覆盖必要的小型部件如第一接合焊盘47-1、接合线50、电极焊盘46等。
在半导体器件70(见图7)的制造中，用密封树脂72覆盖第一接合焊盘47-1、接合线50、电极焊盘46、第一半导体芯片42、第二粘合剂45的暴露部分以及第二半导体芯片44的侧表面。另一方面，第二半导体芯片44的背表面不被覆盖密封树脂72，以便暴露到半导体器件70的外部。
[半导体器件130等的制造方法]
将参考图33、图34、图38至图40讨论本发明第二实施例的半导体器件130(见图15)的制造方法。
首先，将第二粘合剂45设置到除了在第一半导体芯片42的电子电路形成表面上设置有第一电极焊盘46的部分以外的部分上。更具体地，将片状第二粘合剂45设置于除了在第一半导体芯片42的电子电路形成表面上设置有第一电极焊盘46的部分之外的部分上。此时，第二粘合剂45处于B阶段，在该B阶段中第二粘合剂45半固化且被干燥至可触摸(见图33(a))。
另一方面，凸起51设置于在第二半导体芯片44电子电路形成表面上设置的电极焊盘48上。凸起51能通过上述球接合方法形成(见图33(b))。
之后，定位第一半导体芯片42，以使由接合工具305保持的第一半导体芯片42的电子电路形成表面面对通过接合台(未示出)保持的第二半导体芯片44的电子电路形成表面，并且第二半导体芯片44的电极焊盘48和第一半导体芯片42的电极焊盘46暴露出来。
第一半导体芯片42降低，以使第一半导体芯片42和第二半导体芯片44通过第二粘合剂45相互固定。第一半导体芯片42通过经由接合工具305的真空抽吸孔110的抽吸来保持。
这种情况下，接合工具305的温度是室温，且第二半导体芯片44在大约50℃至200℃下被加热。
在将第一半导体芯片42固定到第二半导体芯片44之后，第二粘合剂45变成半固化或完全固化。
凸起51的高度大于第二粘合剂45膜厚度和第一半导体芯片42厚度的总和。换句话说，凸起51的上表面从第一半导体芯片42背表面的位置凸出。
因此，在下述步骤中，当第二半导体芯片44以倒装芯片方式连接到配线板41上时，凸起51能固定连接到配线板41的第二接合焊盘47-2(见图33(c))。
该结构的情况下，不需要将接合焊盘47-2制造得厚以用于连接凸起51和第二接合焊盘47-2。因此，接合焊盘47-2的设计自由度提高了。
在第二半导体芯片44的电极焊盘48和配线板41的第二接合焊盘47-2甚至通过导电部件131相互连接的情况下，如图16中示出的半导体器件135，可降低凸起51的高度。
之后，用恒温炉(未示出)将加热工艺用于整个结构，以固化第二粘合剂45。此时，加热温度可为大约120℃至180℃，且加热时间可为大约30分钟至90分钟。由于第二粘合剂45最终在以下步骤中被固化，因此可省略该步骤的加热工艺。
接下来，经由管嘴300将胶状第一粘合剂43涂抹到配线板41的部分上，即第一半导体芯片42的期望固定位置的部分和第二半导体芯片44的期望固定位置的部分，包括第二接合焊盘47-2的形成部分(见图34(d))。第一粘合剂34不限于胶状粘合剂，而可以是片状粘合剂。
在此，将参考图35至图37讨论配线板41上第一粘合剂43设置的实例。
图35(a)示出了将第二半导体芯片44安装并固定于其上的第一半导体芯片42安装于配线板41上的状态。图35(b)中，虚线表示配线板41上第一半导体芯片42的期望安装位置；点划线表示配线板41上第二半导体芯片44的期望安装位置；圆点线表示凸起51的期望连接位置。图35(c)示出了将胶状第一粘合剂43设置于配线板41上的状态。图35(d)示出了将片状(膜状)第一粘合剂43-1和43-2叠置在配线板41上的状态。
换句话说，第一粘合剂43选择性设置于配线板41上，以使具有宽度A的区域中第一粘合剂43的高度是最高的，该区域在第一半导体芯片42期望固定位置的第二接合焊盘47-2的一侧端部和第二接合焊盘47-2上凸起51的期望连接位置之间。
第一粘合剂43的分布(高度)变化的原因在于必须将第一粘合剂43充分地设置在凸起51的外围。
第一粘合剂43的分布(高度)变化的结构能通过图36中所示的设置实例来实现。
在图36(a)中所示实例中，将第一粘合剂43设置于第一半导体芯片42期望固定位置的第二接合焊盘47-2的一侧端部和第二接合焊盘47-2上凸起51的期望连接位置之间的区域中，以便沿着第二接合焊盘47-2的设置方向连续设置。
第一粘合剂43还在第一半导体芯片42的期望设置位置中基本对角线状地、以及在第一半导体芯片42的期望设置位置的中心选择性地设置。因此，当将第一半导体芯片42安装并固定到配线板41上时，将足够量的第一粘合剂43设置于配线板41和第一半导体芯片42之间。
在图36(b)中所示的实例中，将第一粘合剂43设置于第一半导体芯片42期望固定位置的第二接合焊盘47-2的一侧端部和第二接合焊盘47-2上凸起51的期望连接位置之间的区域中，以便沿着第二接合焊盘47-2的设置方向连续设置。
第一粘合剂43还在第一半导体芯片42的期望设置位置中基本对角线状地、以及在第一半导体芯片42的期望设置位置的中心以交叉图形选择性地设置。因此，当将第一半导体芯片42安装并固定到配线板41上时，足够量的第一粘合剂43设置于配线板41和第一半导体芯片42之间。
在图36(c)中所示的实例中，将第一粘合剂43设置于第一半导体芯片42期望固定位置的第二接合焊盘47-2的一侧端部和第二接合焊盘47-2上凸起51的期望连接位置之间的区域中，以便设置在多个第二接合焊盘47-2之间。
第一粘合剂43还设置在第一半导体芯片42期望设置位置的四个拐角处，且多个第一粘合剂43还设置在第一半导体芯片42期望设置位置的中心。因此，当将第一半导体芯片42安装并固定到配线板41上时，足够量的第一粘合剂43设置于配线板41和第一半导体芯片42之间。
在图35(d)中所示的结构能通过图37中所示设置实例实现。
在图37中所示实例中，将片状(膜状)第一粘合剂43设置于第一半导体芯片42的第一接合焊盘47-1的一侧端部和第二半导体芯片44的第二接合焊盘47-2的一侧端部之间的、配线板41主表面上的区域中。
此外，将片状(膜状)第一粘合剂43-2叠置在第一粘合剂43-1上，该第一粘合剂43-1位于第一半导体芯片42的第一接合焊盘47-1的一侧端部和第二接合焊盘47-2上凸起51的期望连接位置之间。
由此，位于第一半导体芯片42期望固定位置的第二接合焊盘47-2的一侧端部和第二接合焊盘47-2上凸起51的期望连接位置之间的区域中的第一粘合剂43的高度是最高的。
通过该步骤，可以用第一粘合剂43将第二半导体芯片44和配线板41牢固地相互固定，并防止第一粘合剂43溢出到第一半导体芯片42的外围部分。
接下来，通过热接合工具抽吸固定到第一半导体芯片42上的第二半导体芯片44的背表面，以保持第二半导体芯片44。
定位第二半导体芯片44以使第二半导体芯片44的凸起51面对由接合台(未示出)保持的配线板41的第二接合焊盘47-2。
降低接合工具30以使第二半导体芯片44的凸起51推向配线板41的第二接合焊盘47-2，并且通过第一粘合剂45将第一半导体芯片42固定到配线板41上。
同时，将第二半导体芯片44的电极焊盘48和配线板41的第二接合焊盘47-2通过凸起51相互连接，且凸起51的外围覆盖有第一粘合剂43(见图38(e))。
之后，加热并固化第一粘合剂43。这种情况下，接合工具305的温度可为大约250℃至300℃，且配线板的温度可为大约50℃至100℃。另一方面，可选择例如大约5gf/bump至30gf/bump的施加力。
这样的结果是，经由第二粘合剂45以面向下状态将具有多个电极焊盘48的第二半导体芯片44固定到第一半导体芯片42上。此外，第一半导体芯片42经由第一粘合剂43固定到配线板41上。
此外，第二半导体芯片的电极焊盘48和配线板的第二接合焊盘47-2通过在第二电极焊盘48上形成的凸起51相互连接。而且，凸起51的外围覆盖有第一粘合剂43。
之后，通过恒温炉(未示出)施加加热工艺，以便固化第一粘合剂43，从而将第一半导体芯片42倒装芯片连接到配线板41(见图39(f))。该步骤中，加热温度可为大约120℃至180℃，且加热时间可为大约30分钟至90分钟。
如果在图38(e)中示出的步骤中以大约80％或更大的固化比率固化第一粘合剂43，则图39(f)中示出的步骤可省略。
接下来，通过接合线50将第一半导体芯片42的第一电极焊盘46和配线板41的第一接合焊盘47-1相互连接(见图39(g))。
然后，通过使用转移树脂模制方法等，用密封树脂52覆盖且密封配线板41主表面上设置的半导体芯片(见图40(h))。
之后，在配线板41另一主表面(背表面)上形成构成外部连接端子的多个焊料球49，以便形成半导体器件130(见图40(i))。
由此，根据上述制造方法，通过用于将第一半导体芯片42固定到配线板41的第一粘合剂43，可以覆盖第二半导体芯片44的凸起51和配线板41的接合焊盘47-2的连接部分的外围。因此，可以通过简单方法形成半导体器件130。
[半导体器件135等的制造方法]
将参考图41至图44讨论本发明第二实施例半导体器件135(见图16)的制造方法。
在暴露出电子电路形成表面的面向上的状态下，通过第一粘合剂43将第一半导体芯片42固定到(芯片焊接到)配线板41的主表面上、即沿着相对边设置第一接合焊盘47-1和第二接合焊盘47-2的主表面上(见图41(a))。
作为第一粘合剂43，例如可使用热固性或热塑性绝缘树脂粘合剂。更具体地，能将环氧基树脂、聚酰亚胺基树脂、丙烯酸基树脂或硅基树脂用作第一粘合剂43。可将作为第一粘合剂43的膜粘合剂预先形成在第一半导体芯片42的背表面上，或者可预先将其涂抹到配线板41上。
配线板41的第二接合焊盘47-2预先覆盖有由焊料等制成的导电部件131。
接下来，通过使用管嘴300将胶状第二粘合剂45涂抹到第一半导体芯片42的电子电路形成表面(见图41(b))。
接下来，通过热接合工具305经由抽吸孔310抽吸并保持凸起51预先形成在第二电极焊盘48上的第二半导体芯片44，并由此定位第二半导体芯片44，从而使得凸起51和通过接合台(未示出)抽吸并保持的配线板41的第二接合焊盘47-2相互面对。
降低接合工具305以使凸起51与覆盖在第二接合焊盘47-2上的导电部件131接触，导电部件131熔化，且凸起51和接合焊盘47-2相互连接(见图42(c))。
这种情况下，接合工具305的温度可为大约250℃至300℃，且配线板的温度可为大约50℃至100℃。另一方面，作为施加的力，例如可选择大约1gf/bump至8gf/bump。
这样的结果是，具有多个电极焊盘48的第二半导体芯片44经由第二粘合剂45固定到第一半导体芯片42。此外，第二半导体芯片的电极焊盘48和配线板的第二接合焊盘47-2通过凸起51和导电部件131相互连接。
如上面讨论的，可将球型接合方法用于在第二半导体芯片44的电极焊盘48上形成凸起51。
之后，通过恒温炉(未示出)施加加热工艺，以固化第二粘合剂45，从而将第二半导体芯片44倒装芯片连接到配线板41(见图42(d))。在该步骤中，加热温度可为大约120℃至180℃，且加热时间可为大约30分钟至90分钟。
在于图42(c)中所示步骤中以大约80％或更高的固化比率固化第一粘合剂43的情况下，图42(d)中所示步骤可省略。
接下来，经由管嘴400，将胶状第三粘合剂133涂抹到凸起51和导电部件131的外围。第三粘合剂133不只填充凸起51和导电部件131的外围，还由于毛细作用而填充第二半导体芯片44和配线板41之间的间隙部分，从而将第二半导体芯片44固定到配线板41(见图43(e))。
之后，通过恒温炉(未示出)施加加热工艺，从而固化第三粘合剂133，由此将第二半导体芯片44倒装芯片连接到配线板41(见图43(f))。该步骤中，加热温度大约120℃至180℃，且加热时间大约30分钟至90分钟。
接下来，第一半导体芯片42的第一电极焊盘46和配线板41的第一接合焊盘47-1通过接合线50相互连接(见图44(g))。
之后，通过使用转移树脂模制方法等，通过密封树脂52覆盖并密封配线板41的上部(见图44(h))。
之后，在配线板41另一主表面(背表面)上形成构成外部连接端子的多个焊料球49，以形成半导体器件135(见图44(i))。
由此，根据上述制造方法，通过第三粘合剂133，可以将配线板41连接到第二半导体芯片44并覆盖凸起51和导电部件131的外围。因此，与半导体器件130或135的制造方法相比，该方法中，可以选择适合于强化凸起51和导电部件131外围的材料。
这种情况下，第三粘合剂133覆盖凸起51和导电部件131的外围，并仅在第二半导体芯片42和配线板41相互面对的区域中设置。因此，限制了第三粘合剂133的使用量。
而且，为了在倒装芯片连接之后提供第三粘合剂133，可以改善凸起51的材料或结构、凸起51和导电部件131的结构、配线板41的第二接合焊盘47-2的材料和结构的组合、经由凸起51和导电部件131的倒装芯片连接方法等的设计自由度。
[半导体器件140等的制造方法]
将参考图41、图42和图45讨论本发明第二实施例半导体器件140(见图17)的制造方法。
首先，执行图41和图42中所示的制造步骤。通过图42(d)中所示的步骤，没有材料覆盖凸起51和导电部件131的外围。
接下来，第一半导体芯片42的电极焊盘46和配线板41的第一接合焊盘47-1通过接合线50相互连接(见图45(a))。
然后，通过使用传送树脂模制方法等，将安装在配线板41主表面上的半导体芯片等用密封树脂52覆盖并密封。此时，在第二半导体芯片44和配线板41之间的凸起51和导电部件131的外围通过密封树脂52密封(见图45(b))。
之后，将形成外部连接端子的多个焊料球49形成在配线板41的另一主表面(背表面)上，从而形成半导体器件140(见图45(c))。
在该制造方法中，通过使用密封树脂52作为粘合剂，不需要在第二半导体芯片44和配线板41之间提供粘合剂。因此，可以通过简单工艺制造半导体器件140。
本发明不限于这些实施例，而是在不脱离本发明范围的情况下可作出变化和改进。
该专利申请基于2006年12月20日提交的日本在先专利申请No.2006-343093，在此通过参考将其全部内容并入本文。

Claims (20)

1.一种半导体器件，包括：
配线板；
第一半导体元件，其安装在该配线板上方；
第二半导体元件，其安装在第一半导体元件上方，并且第二半导体元件的位置相对于第一半导体元件的位置移位；
其中，第二半导体元件的主表面的一部分面对第一半导体元件；且
设置在第二半导体元件的该主表面上的电极焊盘通过连接部分连接到该配线板的第二半导体元件连接焊盘。
2.如权利要求1所述的半导体器件，其中
该配线板和第一半导体元件通过第一粘合剂相互固定；和
用以固定第二半导体元件和第一半导体元件的第二粘合剂覆盖该连接部分。
3.如权利要求1所述的半导体器件，其中
用以固定第一半导体元件和该配线板的第一粘合剂覆盖该连接部分；和
第一半导体元件和第二半导体元件通过第二粘合剂相互固定。
4.如权利要求1所述的半导体器件，其中
该配线板和第一半导体元件通过第一粘合剂相互固定；
第一半导体元件和第二半导体元件通过第二粘合剂相互固定；和
该连接部分覆盖有第三粘合剂。
5.如权利要求1所述的半导体器件，其中
以第二半导体元件的背表面暴露到外部的状态，第一半导体元件和第二半导体元件的侧表面通过该配线板上方的树脂密封。
6.如权利要求1所述的半导体器件，其中
第一半导体元件的侧表面和第二半导体元件的另一主表面以及侧表面被树脂密封。
7.如权利要求1所述的半导体器件，其中
该配线板包括第一半导体元件连接焊盘；和
该第一半导体元件连接焊盘和第一半导体元件的电极焊盘通过接合线相互连接。
8.如权利要求7所述的半导体器件，其中
构成为防止第二粘合剂溢出的阻塞设置在该电极焊盘附近。
9.如权利要求1所述的半导体器件，其中
该连接部分通过一个或多个凸起形成。
10.如权利要求9所述的半导体器件，其中
所述一个或多个凸起通过导电部件连接到该配线板的该第二半导体元件连接焊盘。
11.如权利要求1所述的半导体器件，其中
具有基本相同厚度的多个第一半导体元件安装在该配线板上方；和
第二半导体元件桥接所述多个第一半导体元件。
12.如权利要求1所述的半导体器件，其中
多个第二半导体元件安装在第一半导体元件上方。
13.一种半导体器件，包括：
配线板；
板，其安装在该配线板上；
第一半导体芯片，其安装在该板上方；和
第二半导体芯片，其安装在第一半导体芯片上方，并且第二半导体芯片的位置相对于第一半导体芯片的位置移位；
其中，第二半导体芯片的主表面的一部分面对第一半导体芯片；且
第二半导体芯片的该主表面上的电极焊盘通过连接部分连接到第二半导体芯片连接焊盘。
14.如权利要求13所述的半导体器件，其中
该配线板和第一半导体元件通过第一粘合剂相互固定；和
用以固定第二半导体元件和第一半导体元件的第二粘合剂覆盖该连接部分。
15.如权利要求13所述的半导体器件，其中
多个第二半导体元件安装在第一半导体元件上方。
16.如权利要求13所述的半导体器件，其中
该配线板包括第一半导体元件连接焊盘；和
该第一半导体元件连接焊盘和第一半导体元件的电极焊盘通过接合线相互连接。
17.如权利要求13所述的半导体器件，其中
该板是形成有半导体集成电路的半导体板。
18.一种半导体器件的制造方法，包括：
第一步骤，将第一半导体芯片固定到配线板上方；和
第二步骤，以第二半导体芯片的主表面的一部分面对第一半导体芯片的状态，将第二半导体芯片叠置并固定到第一半导体芯片上方；
其中，在第二步骤中，通过使用粘合剂将第一半导体元件和第二半导体元件相互固定，以及通过凸起将第二半导体元件和该配线板的第二半导体元件连接焊盘相互连接是同时进行的。
19.如权利要求18所述的半导体器件的制造方法，其中
在第一步骤中，将第一半导体元件通过第一粘合剂固定到该配线板上；和
在第二步骤中，将第一半导体元件和第二半导体元件通过第二粘合剂相互固定。
20.如权利要求18所述的半导体器件的制造方法，还包括：
第三步骤，通过接合线将该配线板上的焊盘和第一半导体元件的电极焊盘相互连接。
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