CN101114585B - 多晶硅图案形成方法、多层交叉点电阻存储器及制造方法 - Google Patents

多晶硅图案形成方法、多层交叉点电阻存储器及制造方法 Download PDF

Info

Publication number
CN101114585B
CN101114585B CN2006101727184A CN200610172718A CN101114585B CN 101114585 B CN101114585 B CN 101114585B CN 2006101727184 A CN2006101727184 A CN 2006101727184A CN 200610172718 A CN200610172718 A CN 200610172718A CN 101114585 B CN101114585 B CN 101114585B
Authority
CN
China
Prior art keywords
silicon pattern
pattern
amorphous silicon
poly
stack
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2006101727184A
Other languages
English (en)
Other versions
CN101114585A (zh
Inventor
殷华湘
朴永洙
鲜于文旭
赵世泳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN101114585A publication Critical patent/CN101114585A/zh
Application granted granted Critical
Publication of CN101114585B publication Critical patent/CN101114585B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H01L21/02686—Pulsed laser beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02491—Conductive materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/101—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including resistors or capacitors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/102—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including bipolar components
    • H01L27/1021—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including bipolar components including diodes only
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Optics & Photonics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

本发明涉及一种形成多晶硅图案的方法、一种包括该多晶硅图案的多层交叉点电阻存储器、以及制造该存储器的方法。形成该多晶硅图案的方法包括：在半导体衬底上形成点型非晶硅图案；在该衬底上形成盖层从而覆盖该非晶硅图案；利用准分子激光退火工艺多晶化该非晶硅图案；以及去除该盖层。另外，通过在该多晶硅图案中掺杂n型和p型杂质获得的多晶硅二极管应用到该多层交叉点电阻存储器。

Description

多晶硅图案形成方法、多层交叉点电阻存储器及制造方法
技术领域
本发明涉及形成多晶硅图案的方法、具有多晶硅图案的电阻存储器、以及制造该存储器的方法，更特别地，涉及利用准分子激光退火工艺形成多晶硅图案的方法、包括由多晶硅图案形成的垂直二极管的多层交叉点电阻存储器、以及制造该存储器的方法。
背景技术
半导体存储器可以分为易失性存储器和非易失性存储器。如果电源被切断，则易失性存储器中的记录数据被全部抹去。另外，如果电源被切断，则非易失性存储器中的记录数据不被抹去。因此，非易失性存储器广泛用于计算机、移动通讯终端和存储卡中。
特别地，用于长时间存储数据且用于移动数据到其他位置例如存储条的数据存储介质正在被销售，因此，对非易失性存储器的兴趣正在增大。
非易失性存储器中作为基本元件的存储单元的结构随着使用非易失性存储器的领域而改变。
例如，在作为广泛应用的大容量非易失性存储器的与非(NAND)型闪存器件中的存储单元的情况下，晶体管的栅极结构一般具有堆叠的结构，其中浮置栅极、栅间电介质层和控制栅极顺序堆叠，浮置栅极中存储电荷即数据。
然而，该闪存器件与作为代表性易失性存储器的动态随机存取存储器(DRAM)相比具有较低集成度和较慢运行速度。更具体地，由于闪存器件使用导电材料例如掺杂的多晶硅作为形成浮置栅极的材料，所以当高度集成存储器时栅极结构之间的寄生电容变大。
因此，正在积极进行开发改善闪存器件的弱点的非易失性存储器的研究。结果，提出了电阻随机存取存储器(RRAM)，其电阻属性根据所施加电压而变化。
特别地，作为一类RRAM器件的多层交叉点RRAM器件有利于高度集成。下文中，将参照图1详细描述常规多层交叉点RRAM器件。
图1是一般多层交叉点RRAM器件的透视图。参照图1，在多层交叉点RRAM器件中，多个导线(M)形成在半导体衬底(未示出)上，其间具有恒定间距。另外，形成为线的第一堆叠图案P1形成在导线M上方，其间具有恒定间距，同时从导线M的上表面分隔开预定距离。第一堆叠图案P1以直角交叉导线M，图案P1的每个具有其中第一电阻器R1和第一上电极TE1顺序堆叠的结构。
包括第一垂直二极管D1的塞(plug)型第一堆叠结构S1在导线M与第一堆叠图案P1的交叉点置于导线M和第一堆叠图案P1之间。第一堆叠结构S1是其中第一钨塞W1、第一垂直二极管D1和第一下电极BE1顺序堆叠的结构。第一垂直二极管D1一般由堆叠n型氧化物层n0例如TiO2和p型氧化物层p0例如NiO形成。第一钨塞W1减小氧化物层形成的第一垂直二极管D1和导线M之间的接触电阻。
另外，形成为线的第二堆叠图案P2布置为其间有恒定间距同时与第一堆叠图案P1的上表面分隔开预定距离。第二堆叠图案P2以直角与第一堆叠图案P1交叉，且第二堆叠图案P2的每个由顺序堆叠第二电阻器R2和第二上电极TE2而形成。
包括第二垂直二极管D2的塞型第二堆叠结构S2在第一和第二堆叠图案P1和P2的交叉点置于第一堆叠图案P1和第二堆叠图案P2之间。第二堆叠结构S2是其中顺序堆叠第二钨塞W2、第二垂直二极管D2和第二下电极BE2的结构，且由与第一堆叠结构S1相同的材料形成。第二堆叠结构S2具有与第一堆叠结构S1相同的结构，对该结构的详细描述被省略。
第一和第二电阻器R1和R2是用作数据存储层的氧化物层例如NiO。另外，第一和第二垂直二极管D1和D2具有包括氧化物层的p-n结结构且用作使电流沿正向流动的整流器件。
多层交叉点RRAM器件通过堆叠二极管和电阻器形成，因而器件的结构可以简化。因此，多层交叉点RRAM器件可以高度集成，且作为下一代NAND器件而引人注目。
然而，常规多层交叉点RRAM器件使用二元氧化物层例如TiO2和NiO作为垂直二极管，因此，通过二极管的电流密度不高且整流属性不好。另外，形成二极管的氧化物层可以在高温下形成以获得优良的层质量，因此，制造成本由于高温工艺而增大。
另外，多层交叉点RRAM器件的垂直二极管可由单晶硅形成，因为由单晶硅形成的二极管比二元基氧化物层形成的二极管具有更高电流密度、更低导通电流和更低泄漏电流。然而，因为垂直二极管形成在由金属层或金属氧化物层形成的预沉积层上，所以二极管实际上不能由单晶硅形成。
发明内容
本发明提供一种多层交叉点电阻存储器及其制造方法，该存储器包括与常规二元基氧化物层二极管相比具有优越的整流特性的二极管。
本发明还提供一种形成多晶硅图案的方法，其用于形成多层交叉点电阻存储器中使用的二极管。
根据本发明的一个方面，提供一种形成多晶硅图案的方法，该方法包括：形成点型非晶硅图案于半导体衬底上；形成盖层在该衬底上从而覆盖该非晶硅图案；利用准分子激光退火工艺多晶化该非晶硅图案；以及去除该盖层。
该非晶硅图案可以形成至10到100000埃的宽度。
该非晶硅图案可形成至10到30000埃的厚度。
该非晶硅图案可形成为圆形点或正方形点。
该准分子激光退火工艺可以以200至3000mJ/cm2的强度进行。
该多晶硅图案的宽度可以窄于非晶硅图案的宽度，且该多晶硅图案的高度可高于该非晶硅图案的高度。
该多晶硅图案可以形成为柱(pole)。
根据本发明的另一方面，提供一种形成多晶硅图案的方法，该方法包括：准备半导体衬底，其上形成下图案；在该衬底的下图案上形成具有第一宽度和第一高度的点型非晶硅图案；形成覆盖该非晶硅图案的盖层；利用准分子激光(excimer laser)退火工艺多晶化该非晶硅图案从而形成多晶硅，该多晶硅形成为柱且具有比该第一宽度窄的第二宽度和比该第一高度高的第二高度；以及去除该盖层。
该下图案可以由金属材料形成。
该非晶硅图案可以形成至10到100000埃的宽度。
该非晶硅图案可形成至10到30000埃的厚度。
该非晶硅图案可形成为圆形点或正方形点。
该准分子激光退火工艺可以以200至3000mJ/cm2的强度进行。
根据本发明的另一方面，提供一种多层交叉点电阻存储器，包括：形成在半导体衬底上的导线；在该导线上由多晶硅形成的第一垂直二极管；形成在该第一垂直二极管上的第一下电极；形成在该第一下电极上从而以直角交叉该导线且包括其中第一电阻器和第一上电极顺序堆叠的结构的第一堆叠线形图案；在该第一堆叠图案上由多晶硅形成的第二垂直二极管；该第二垂直二极管上的第二下电极；以及形成在该第二下电极上从而以直角交叉该第一堆叠图案且包括其中第二电阻器和第二上电极顺序堆叠的结构的第二堆叠线形图案。
该第一和第二垂直二极管可分别由通过利用准分子激光退火工艺多晶化形成在该导线上和该第一堆叠图案上的非晶硅图案获得的多晶硅图案形成。
该第一和第二垂直二极管可分别包括下部分上的n型杂质区和上部分上的p型杂质区。
该第一和第二垂直二极管可具有比该第一和第二堆叠图案的宽度窄的宽度。
该第一和第二垂直二极管可以形成为柱。
该存储器还可包括：具有与包括该第一垂直二极管、该第一下电极和该第一堆叠图案的堆叠结构相同的结构的堆叠结构形成在该第二堆叠图案上。
该存储器还可包括：具有与包括该第一垂直二极管、该第一下电极、该第一堆叠图案、该第二垂直二极管、该第二下电极和该第二堆叠图案的堆叠结构相同的结构的至少一堆叠结构形成在该第二堆叠图案上。
该存储器还可包括：具有与包括该第一垂直二极管、该第一下电极、该第一堆叠图案、该第二垂直二极管、该第二下电极、该第二堆叠图案、该第一垂直二极管、该第一下电极和该第一堆叠图案的堆叠结构相同的结构的至少一堆叠结构形成在该第二堆叠图案上。
该阻挡层(barrier layer)可以形成在该导线与该第一垂直二极管之间以及该第一堆叠图案与该第二垂直二极管之间。
根据本发明的另一方面，提供一种制造多层交叉点电阻存储器的方法，该方法包括：形成导线在半导体衬底上；在该导线上形成由多晶硅形成的第一垂直二极管；形成第一下电极在该第一垂直二极管上；形成第一线形堆叠图案，其形成在该第一下电极上从而以直角交叉该导线，其包括其中第一电阻器和第一上电极顺序堆叠的结构；形成第二线形垂直二极管，其在该第一堆叠图案上由多晶硅形成；形成第二下电极于该第二垂直二极管上；以及形成第二堆叠图案在该第二下电极上从而以直角交叉该第一堆叠图案，其包括其中第二电阻器和第二上电极顺序堆叠的结构。
第一垂直二极管的形成可包括：形成点型非晶硅图案在该导线上；形成盖层覆盖该非晶硅图案；通过利用准分子激光退火工艺多晶化该非晶硅图案来形成柱形多晶硅图案；去除该盖层；用n型杂质和p型杂质掺杂该多晶硅图案；以及退火被掺杂以杂质的该多晶硅图案从而激活该杂质。
该方法还可包括：形成层间电介质覆盖该多晶硅图案；以及在去除该盖层之后和用杂质掺杂之前对该层间电介质进行化学机械抛光(CMP)工艺或回蚀工艺直到该多晶硅图案被暴露。
该第二垂直二极管的形成可包括：形成点型非晶硅图案在该第一堆叠图案上；形成盖层覆盖该非晶硅图案；通过利用准分子激光退火工艺多晶化该非晶硅图案来形成柱形多晶硅图案；去除该盖层；用n型杂质和p型杂质掺杂该多晶硅图案；以及退火被掺杂以杂质的该多晶硅图案从而激活该杂质。
该方法还可包括：形成层间电介质覆盖该多晶硅图案；以及在去除该盖层之后和用杂质掺杂之前对该层间电介质进行化学机械抛光(CMP)工艺或回蚀工艺直到该多晶硅图案被暴露。
该非晶硅图案可形成至10到100000埃的宽度和10到30000埃的厚度。
该非晶硅图案可形成为圆形点或正方形点。
该准分子激光退火工艺可以以200至3000mJ/cm2的强度进行。
被掺杂以杂质的该多晶硅图案的退火可以利用准分子激光进行。
附图说明
通过参照附图详细描述其示例性实施例，本发明的上述和其他特征和优点将变得明显，附图中：
图1是根据常规技术的多层交叉点电阻存储器的透视图；
图2A至2C是剖视图，示出根据本发明一实施例形成多晶硅图案的方法；
图3是示出在根据本发明一实施例形成多晶硅图案的方法中在进行准分子激光退火工艺之前非晶硅(a-Si)图案的照片；
图4A至4C是利用870mJ/cm2、950mJ/cm2和1030mJ/cm2强度的激光通过准分子激光退火工艺形成的多晶硅图案的照片；
图5是示出利用根据本发明一实施例的方法形成的多晶硅图案的剖面的照片；
图6和7是根据本发明一实施例的多层交叉点电阻存储器剖视图和透视图；
图8A至8F是剖视图，示出根据本发明一实施例制造多层交叉点电阻存储器的工艺；以及
图9是三个样品中电压和电流的关系曲线，用于示出本发明的优点。
具体实施方式
现在将参照附图更全面地描述本发明，附图中示出本发明的示例性实施例。在附图中，为了清楚起见而夸大了层和区域的厚度。
为了改善多层交叉点电阻存储器中包括的二极管的整流属性，根据本发明二极管由多晶硅而不是氧化物层形成。为了利用多晶硅形成二极管，非晶硅图案通过准分子激光退火(ELA)工艺而被多晶化从而形成多晶硅图案，该多晶硅图案形成为柱，且然后，n型和p型杂质被掺杂在该多晶硅图案中。根据此方法，该多晶硅二极管可被容易地制造，且可以制造包括该多晶硅二极管的该多层交叉点电阻存储器。
下文中，将参照图2A至2C描述n型和p型杂质被掺杂以前形成多晶硅图案的方法。
图2A至2C是剖视图，示出根据本发明一实施例形成多晶硅图案的工艺。
参照图2A，预定下图案210形成在半导体衬底200上。下图案可以由金属材料形成。
然后，形成为具有第一宽度和第一高度的点的非晶硅图案220形成在下图案210上。非晶硅图案220可以形成为圆形点或正方形点，具有10至100000埃的宽度和10至30000埃的厚度。
接着，盖层230被形成从而覆盖非晶硅图案220。盖层230可以由氧化硅层形成。
另外，准分子激光辐照到盖层230上从而多晶化非晶硅图案220。准分子激光的强度为约200至3000mJ/cm2。
当准分子激光被辐照时，其上未形成非晶硅图案220的下图案210反射激光束。这是因为下图案210由金属材料形成。相反，非晶硅图案220吸收激光束，非晶硅图案220的温度急剧上升。因此，非晶硅图案部分熔化或完全熔化。
参照图2B，被准分子激光束熔化的非晶硅图案由于表面张力会形成为半球形。另外，当熔化的硅图案被冷却时，在图案的下中心部分中产生用于结晶的籽晶(seed)。籽晶产生在熔化的硅图案的下中心部分中，是因为液体的流动在下中心部分最慢。多晶化从下中心部分中的籽晶向上进行。附图标记220a表示多晶化过程中的硅图案。
进行多晶化期间，破裂会发生在盖层230的台阶部分。
参照图2C，在通过ELA利用多晶化工艺从非晶硅图案形成形成为柱的多晶硅图案220b之后，盖层230被去除。此处，多晶硅图案220b具有比第一宽度窄的第二宽度和比第一高度高的第二高度。
图3是示出进行ELA工艺之前的非晶硅(a-Si)图案的照片，图4A至4C是示出分别通过以870mJ/cm2、950mJ/cm2和1030mJ/cm2的强度进行ELA工艺形成的多晶硅(poly-Si)图案的照片。参照图3至4C，根据本发明可形成具有比非晶硅图案更小宽度的多晶硅图案。
图5是示出利用本发明的方法形成的多晶硅图案的剖面的照片。参照图5，可以识别多晶化的多晶硅图案的微结构。
如上所述，形成柱形多晶硅图案220b之后，多晶硅图案220b被掺杂以n型杂质和p型杂质从而形成垂直二极管。
下文中，将描述包括利用上述方法形成的多晶硅二极管的多层交叉点电阻存储器的结构。
图6和7是根据本发明一实施例的多层交叉点电阻存储器的剖视图和透视图。
参照图6和7，该多层交叉点电阻存储器包括形成在半导体衬底(未示出)上的导线(wire)M。导线M由金属材料形成，如图7所示，形成多个导线M，其间有恒定间距。尽管图中未示出，但是导线M可包括在其上部分上的阻挡层例如TiN。
另外，由多晶硅形成的第一垂直二极管D1布置在导线M上，其间有恒定间距。第一垂直二极管D1包括下部分上的第一n型杂质区n1和上部分上的第一p型杂质区p1。
第一下电极BE1设置在第一垂直二极管D1上。第一下电极BE1独立形成在第一二极管D1的每个上，且可以形成为比第一垂直二极管D1大的焊盘(pad)。
在第一下电极BE1上，设置形成为以直角交叉导线M且包括第一电阻器R1和第一上电极TE1的线的第一堆叠图案P1。参照图7，多个第一堆叠图案P1以恒定间距布置。尽管图中未示出，但是第一堆叠图案P1还可包括在其上部分上的阻挡层。
由多晶硅形成的第二垂直二极管D2布置在第一堆叠图案P1上，其间有恒定间距。第二垂直二极管D2的每个包括在下部分上的n型杂质区n2和在上部分上的p型杂质区p2。
第二下电极BE2设置在第二垂直二极管D2上。第二下电极BE2独立形成在第二垂直二极管D2上，与第一下电极BE1类似，且可以形成为比第二垂直二极管D2大的焊盘。
形成为包括其中第二电阻器R2和第二上电极TE2顺序堆叠的结构且以直角交叉第一堆叠图案P1的线的第二堆叠图案P2设置在第二下电极BE2上。参照图7，多个第二堆叠图案P2以其间有恒定间距地布置。尽管图中未示出，但是第二堆叠图案P2还可包括在其上部分上的阻挡层。
即，在该多层交叉点电阻存储器中，导线M和第一堆叠图案P1形成为以直角彼此交叉，同时彼此分隔开预定距离，第一垂直二极管D1设置在导线M与第一堆叠图案P1的交叉点上。另外，第一堆叠图案P1和第二堆叠图案P2形成为以直角彼此交叉，同时彼此分隔开预定距离，第二垂直二极管D2设置在第一和第二堆叠图案P1和P2的交叉点上。
这里，第一和第二垂直二极管D1和D2分别由多晶硅图案形成，该多晶硅图案利用ELA工艺通过多晶化形成在导线M和第一堆叠图案P1上的非晶硅图案而获得。即，第一和第二垂直二极管D1和D2通过掺杂n型和p型杂质在形成为柱的多晶硅图案中而形成，所述柱由图2A至2C所示的工艺制成。第一和第二垂直二极管D1和D2具有比第一和第二堆叠图案P1和P2窄的宽度。例如，第一和第二垂直二极管D1和D2的宽度可以分别是第一和第二堆叠图案P1和P2的宽度的1/3。
图6中未说明的附图标记ILD是层间电介质，层间电介质在图7中未示出。
虽然在图中未示出，但是根据本发明的多层交叉点电阻存储器还可包括在第二堆叠图案P2上的堆叠结构，其具有与包括第一垂直二极管D1、第一下电极BE1和第一堆叠图案P1的堆叠结构相同的结构。
另外，该多层交叉点电阻存储器还可在第二堆叠图案P2上包括一个或更多堆叠结构，其具有与包括第一垂直二极管D1、第一下电极BE1、第一堆叠图案P1、第二垂直二极管D2、第二下电极BE2、以及第二堆叠图案P2的堆叠结构相同的结构。
另外，根据本发明的多层交叉点电阻存储器还可在第二堆叠图案P2上包括一个或更多堆叠结构，其具有与包括第一垂直二极管D1、第一下电极BE1、第一堆叠图案P1、第二垂直二极管D2、第二下电极BE2、第二堆叠图案P2、第一垂直二极管D1、第一下电极BE1、以及第一堆叠图案P1的堆叠结构相同的结构。
下面将参照图8A至8F描述根据本发明一实施例制造多层交叉点电阻存储器的方法。
图8A至8F是剖视图，示出根据本发明一实施例制造多层交叉点电阻存储器的工艺。
参照图8A，金属材料形成的导线M形成在半导体衬底(未示出)上，点型非晶硅图案220形成在导线M上。非晶硅图案220可以是圆形点或正方形点，具有10至100000埃的宽度和10至30000埃的厚度。
接着，形成盖层230从而覆盖非晶硅图案220。盖层230可以是氧化硅层。
参照图8B，非晶硅图案通过辐照准分子激光束在该衬底上而被多晶化，非晶硅图案上形成有盖层230，因此，形成了形成为柱的多晶硅图案220b。多晶硅图案220b具有比非晶硅图案小的宽度和比非晶硅图案高的高度。准分子激光束的强度可以为200至3000mJ/cm2。
多晶化之后，盖层230利用湿清洗工艺被去除。
参照图8C，形成层间电介质从而覆盖多晶硅图案220b，然后，层间电介质利用化学机械抛光(CMP)或回蚀工艺被加工直到多晶硅图案220b被暴露。这样，第一层间电介质ILD1保留在多晶硅图案220b周围。
参照图8D，在用n型和p型杂质掺杂多晶硅图案220b之后，掺杂的多晶硅图案220b被退火，使得掺杂于多晶硅图案220b的杂质可以被激活。这样，形成了由多晶硅形成且包括下部分上的第一n型杂质区n1和上部分上的第一p型杂质区p1的第一垂直二极管D1。
掺杂工艺中杂质的渗透深度可以通过离子注入的能量来控制。用于激活杂质的退火可以利用准分子激光进行，因为激光束的能量集中到掺杂的多晶硅图案上，使得工艺不在高温下进行。
参照图8E，预定形状例如正方形的焊盘型第一下电极BE1形成在第一垂直二极管D1上。第一下电极BE1可以大于第一垂直二极管D1。
然后，具有与第一下电极BE1相同高度的第二层间电介质ILD2形成在除了形成第一下电极BE1的区域之外的第一层间电介质ILD1上。
另外，以直角与导线M交叉且具有其中第一电阻器R1和第一上电极TE1顺序堆叠的结构的线形第一堆叠图案P1形成在第一下电极BE1和第二层间电介质ILD2上。
之后，具有与第一堆叠图案P1相同高度的第三层间电介质ILD3形成在第一堆叠图案P1两侧在第二层间电介质ILD2上。
参照图8F，由多晶硅形成的第二垂直二极管D2利用与形成第一垂直二极管D1的方法相同的方法形成在第一堆叠图案P1上。第二垂直二极管D2包括在下部分上的第二n型杂质区n2和在上部分上的第二p型杂质区p2。附图标记ILD4表示利用与形成第一层间电介质ILD1相同的工艺形成的第四层间电介质。
另外，第二下电极BE2利用与形成第一下电极BE1相同的工艺形成在第二垂直二极管D2上，具有与第二下电极BE2相同高度的第五层间电介质ILD5形成在除了形成第二下电极BE2的区域之外的第四层间电介质ILD4上。
接着，以直角交叉第一堆叠图案P1且具有其中第二电阻器R2和第二上电极TE2顺序堆叠的结构的线形第二堆叠图案P2形成在第二下电极BE2和第五层间电介质ILD5上。
虽然图中未示出，但是具有与包括第一垂直二极管D1、第一下电极BE1和第一堆叠图案P1的堆叠结构相同结构的1二极管-1电阻(1D-1R)的结构可进一步形成在第二堆叠图案P2上，且此外，1D-1R结构可以相继形成，同时布置角改变90°。
如上所述，通过利用ELA工艺多晶化点型非晶硅图案且掺杂n型和p型杂质而获得的多晶硅二极管与常规二元基氧化物层二极管相比具有更高正向电流密度和更低泄漏电流，因此，可以获得良好的整流属性，即良好的开关属性。
另外，根据本实施例的多晶硅PN结与利用一般方法形成的其他多晶硅PN结相比可具有优越的整流属性，所述一般方法即利用ELA工艺多晶化未构图为点型的非晶硅层且进行杂质掺杂和构图工艺的方法。
图9是电压-电流(V-I)曲线图，示出本发明的效果，显示不同条件下形成的PN结的V-I特性。样品1至3是在彼此不同的制造条件下制造的薄膜晶体管(TFT)，以测试其特性。样品1和样品2包括利用上述一般方法制造的PN结，样品3包括利用根据本发明的方法制造的PN结。同时，样品1利用450mJ/cm2强度的ELA工艺制造，样品2和样品3利用950mJ/cm2强度的ELA工艺制造。
参照图9，样品3的V-I曲线位置高于样品1和2的V-I曲线，这意味着样品3的正向电流密度相对地大于样品1和2的正向电流密度。即，样品3与样品1和2相比可以在短时段内使更大量的电流流动。即使当应用于样品2和样品3的激光束的强度彼此相等时，样品3的整流性能优于样品2，因此，根据本发明的形成多晶硅二极管的方法优于上述一般制造方法。
此外，根据本发明制造多晶硅二极管的方法不需要形成氧化物层二极管的常规方法中那样的高温工艺，而是在较低温度下进行。因此，可以防止高温工艺导致的制造成本的增加和器件可靠性降低。
另外，根据本发明的制造多晶硅图案的方法有利于形成精细多晶硅图案，因此，器件可以高度集成。
另外，根据本发明的多层交叉点电阻存储器具有这样的优点，即常规器件中需要的第一和第二钨塞W1和W2不是必需的。也就是说，常规氧化物层二极管需要钨塞以减小与下导线M的接触电阻，然而，多晶硅二极管不需要额外的钨塞。
如上所述，形成为柱的多晶硅图案利用ELA工艺从非晶硅图案形成，从多晶硅图案获得的垂直二极管应用于多层交叉点电阻存储器。根据本发明，可以获得以下效果。
根据本发明的多晶硅二极管与常规二元基氧化物层二极管相比具有更高电流密度和更小泄漏电流，因此，包括多晶硅二极管的该多层交叉点电阻存储器可具有良好的操作属性。
另外，根据本发明形成多晶硅二极管的方法不需要形成氧化物层二极管的常规方法中那样的高温工艺，因此，可以防止常规高温工艺导致的制造成本的增大和器件可靠性的降低。
另外，根据本发明的形成多晶硅图案的方法，可以获得远小于常规图案的柱形多晶硅图案，因此，非常有利于将器件高度集成。
另外，根据本发明的多层交叉点电阻存储器不需要额外的钨塞以用于减小电极(具体实施方式中的导线和堆叠图案)与二极管之间的接触电阻，因此，制造成本和工艺数量不增加。
虽然参照其示例性实施例特别显示和描述了本发明，但是本领域技术人员将理解，在不偏离所附权利要求定义的本发明的思想和范围的情况下，可进行形式和细节上的各种改变。

Claims (12)

1.一种形成多晶硅图案的方法，该方法包括：
在半导体衬底上形成点型非晶硅图案；
在该衬底上形成盖层从而覆盖该非晶硅图案；
利用准分子激光退火工艺多晶化该非晶硅图案；以及
去除该盖层，
其中该多晶硅图案的宽度窄于该非晶硅图案的宽度，且该多晶硅图案的高度高于该非晶硅图案的高度。
2.根据权利要求1的方法，其中该非晶硅图案形成为10至100000埃的宽度。
3.根据权利要求1的方法，其中该非晶硅图案形成为10至30000埃的厚度。
4.根据权利要求1的方法，其中该非晶硅图案形成为圆形点或正方形点。
5.根据权利要求1的方法，其中该准分子激光退火工艺以200至3000mJ/cm2的强度进行。
6.根据权利要求1的方法，其中该多晶硅图案形成为柱。
7.一种形成多晶硅图案的方法，该方法包括：
准备其上形成下图案的半导体衬底；
在该衬底的该下图案上形成具有第一宽度和第一高度的点型非晶硅图案；
形成覆盖该非晶硅图案的盖层；
利用准分子激光退火工艺多晶化该非晶硅图案从而形成多晶硅图案，该多晶硅图案形成为柱且具有比该第一宽度窄的第二宽度和比该第一高度高的第二高度；以及
去除该盖层。
8.根据权利要求7的方法，其中该下图案由金属材料形成。
9.根据权利要求7的方法，其中该非晶硅图案形成为10至100000埃的宽度。
10.根据权利要求7的方法，其中该非晶硅图案形成为10至30000埃的高度。
11.根据权利要求7的方法，其中该非晶硅图案形成为圆形点或正方形点。
12.根据权利要求7的方法，其中该准分子激光退火工艺以200至3000mJ/cm2的强度进行。
CN2006101727184A 2006-07-27 2006-12-26 多晶硅图案形成方法、多层交叉点电阻存储器及制造方法 Active CN101114585B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR70884/06 2006-07-27
KR1020060070884A KR101309111B1 (ko) 2006-07-27 2006-07-27 폴리실리콘 패턴의 형성방법과 폴리실리콘 패턴을 포함한다층 교차점 저항성 메모리 소자 및 그의 제조방법

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN2010101758028A Division CN101819982B (zh) 2006-07-27 2006-12-26 多层交叉点电阻存储器及其制造方法

Publications (2)

Publication Number Publication Date
CN101114585A CN101114585A (zh) 2008-01-30
CN101114585B true CN101114585B (zh) 2011-04-06

Family

ID=38986839

Family Applications (2)

Application Number Title Priority Date Filing Date
CN2010101758028A Active CN101819982B (zh) 2006-07-27 2006-12-26 多层交叉点电阻存储器及其制造方法
CN2006101727184A Active CN101114585B (zh) 2006-07-27 2006-12-26 多晶硅图案形成方法、多层交叉点电阻存储器及制造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN2010101758028A Active CN101819982B (zh) 2006-07-27 2006-12-26 多层交叉点电阻存储器及其制造方法

Country Status (4)

Country Link
US (1) US8405062B2 (zh)
JP (1) JP5311763B2 (zh)
KR (1) KR101309111B1 (zh)
CN (2) CN101819982B (zh)

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101176545B1 (ko) * 2006-07-26 2012-08-28 삼성전자주식회사 마이크로 렌즈의 형성방법과 마이크로 렌즈를 포함한이미지 센서 및 그의 제조방법
US7442603B2 (en) * 2006-08-16 2008-10-28 Macronix International Co., Ltd. Self-aligned structure and method for confining a melting point in a resistor random access memory
US8198618B2 (en) * 2007-12-10 2012-06-12 Panasonic Corporation Nonvolatile memory device and manufacturing method thereof
US7768812B2 (en) * 2008-01-15 2010-08-03 Micron Technology, Inc. Memory cells, memory cell programming methods, memory cell reading methods, memory cell operating methods, and memory devices
JP5268376B2 (ja) * 2008-01-29 2013-08-21 株式会社日立製作所 不揮発性記憶装置およびその製造方法
US8034655B2 (en) * 2008-04-08 2011-10-11 Micron Technology, Inc. Non-volatile resistive oxide memory cells, non-volatile resistive oxide memory arrays, and methods of forming non-volatile resistive oxide memory cells and memory arrays
US8211743B2 (en) 2008-05-02 2012-07-03 Micron Technology, Inc. Methods of forming non-volatile memory cells having multi-resistive state material between conductive electrodes
JP5191803B2 (ja) 2008-05-29 2013-05-08 株式会社東芝 不揮発性記憶装置の製造方法
US8114468B2 (en) 2008-06-18 2012-02-14 Boise Technology, Inc. Methods of forming a non-volatile resistive oxide memory array
US8134137B2 (en) * 2008-06-18 2012-03-13 Micron Technology, Inc. Memory device constructions, memory cell forming methods, and semiconductor construction forming methods
US9343665B2 (en) * 2008-07-02 2016-05-17 Micron Technology, Inc. Methods of forming a non-volatile resistive oxide memory cell and methods of forming a non-volatile resistive oxide memory array
US8492238B2 (en) * 2008-08-14 2013-07-23 Board Of Regents, The University Of Texas System Method and apparatus for fabricating piezoresistive polysilicon by low-temperature metal induced crystallization
KR20100052080A (ko) * 2008-11-10 2010-05-19 주식회사 하이닉스반도체 저항성 메모리 소자 및 그 제조 방법
KR101052875B1 (ko) * 2008-12-30 2011-07-29 주식회사 하이닉스반도체 저항성 램 소자의 제조방법
KR101583717B1 (ko) 2009-01-13 2016-01-11 삼성전자주식회사 저항 메모리 장치의 제조방법
KR20100111531A (ko) 2009-04-07 2010-10-15 삼성전자주식회사 다이오드를 갖는 메모리 장치 및 그 제조 방법
KR20110101983A (ko) 2010-03-10 2011-09-16 삼성전자주식회사 바이폴라 메모리셀 및 이를 포함하는 메모리소자
US8411477B2 (en) 2010-04-22 2013-04-02 Micron Technology, Inc. Arrays of vertically stacked tiers of non-volatile cross point memory cells, methods of forming arrays of vertically stacked tiers of non-volatile cross point memory cells, and methods of reading a data value stored by an array of vertically stacked tiers of non-volatile cross point memory cells
US8427859B2 (en) 2010-04-22 2013-04-23 Micron Technology, Inc. Arrays of vertically stacked tiers of non-volatile cross point memory cells, methods of forming arrays of vertically stacked tiers of non-volatile cross point memory cells, and methods of reading a data value stored by an array of vertically stacked tiers of non-volatile cross point memory cells
US8289763B2 (en) 2010-06-07 2012-10-16 Micron Technology, Inc. Memory arrays
WO2011156787A2 (en) * 2010-06-11 2011-12-15 Crossbar, Inc. Pillar structure for memory device and method
JP2012033601A (ja) 2010-07-29 2012-02-16 Toshiba Corp 不揮発性記憶装置
US8570808B2 (en) * 2010-08-09 2013-10-29 Samsung Electronics Co., Ltd. Nonvolatile memory device with 3D memory cell array
US8351242B2 (en) 2010-09-29 2013-01-08 Micron Technology, Inc. Electronic devices, memory devices and memory arrays
US8759809B2 (en) 2010-10-21 2014-06-24 Micron Technology, Inc. Integrated circuitry comprising nonvolatile memory cells having platelike electrode and ion conductive material layer
US8796661B2 (en) 2010-11-01 2014-08-05 Micron Technology, Inc. Nonvolatile memory cells and methods of forming nonvolatile memory cell
US8526213B2 (en) 2010-11-01 2013-09-03 Micron Technology, Inc. Memory cells, methods of programming memory cells, and methods of forming memory cells
US9454997B2 (en) 2010-12-02 2016-09-27 Micron Technology, Inc. Array of nonvolatile memory cells having at least five memory cells per unit cell, having a plurality of the unit cells which individually comprise three elevational regions of programmable material, and/or having a continuous volume having a combination of a plurality of vertically oriented memory cells and a plurality of horizontally oriented memory cells; array of vertically stacked tiers of nonvolatile memory cells
US8431458B2 (en) 2010-12-27 2013-04-30 Micron Technology, Inc. Methods of forming a nonvolatile memory cell and methods of forming an array of nonvolatile memory cells
US8791447B2 (en) 2011-01-20 2014-07-29 Micron Technology, Inc. Arrays of nonvolatile memory cells and methods of forming arrays of nonvolatile memory cells
US8488365B2 (en) 2011-02-24 2013-07-16 Micron Technology, Inc. Memory cells
US8537592B2 (en) 2011-04-15 2013-09-17 Micron Technology, Inc. Arrays of nonvolatile memory cells and methods of forming arrays of nonvolatile memory cells
CN103579237A (zh) * 2012-08-10 2014-02-12 中国科学院微电子研究所 一种存储器器件
KR101353146B1 (ko) * 2012-10-08 2014-01-22 제주대학교 산학협력단 나노구조체를 이용한 하이브리드 광 저장 장치
US20150028280A1 (en) 2013-07-26 2015-01-29 Micron Technology, Inc. Memory cell with independently-sized elements
KR102079610B1 (ko) 2013-11-13 2020-02-21 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR101557621B1 (ko) 2014-03-26 2015-10-07 제주대학교 산학협력단 멤리스터 기반 소자
CN106252210A (zh) * 2016-07-27 2016-12-21 北京大学 一种利用盖帽层退火结晶的多晶硅制备方法
US10374103B1 (en) 2018-03-28 2019-08-06 International Business Machines Corporation Crystallized silicon vertical diode on BEOL for access device for confined PCM arrays
US10971546B2 (en) 2019-08-16 2021-04-06 International Business Machines Corporation Crosspoint phase change memory with crystallized silicon diode access device
KR20210105048A (ko) 2020-02-18 2021-08-26 삼성전자주식회사 반도체 소자

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1536620A (zh) * 2003-04-09 2004-10-13 友达光电股份有限公司 低温多晶硅薄膜晶体管及其多晶硅层的制造方法
CN1581438A (zh) * 2003-08-04 2005-02-16 友达光电股份有限公司 多晶硅薄膜的制造方法

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0810668B2 (ja) * 1985-10-31 1996-01-31 旭硝子株式会社 多結晶シリコン膜の製造方法
JP3227980B2 (ja) 1994-02-23 2001-11-12 ソニー株式会社 多結晶シリコン薄膜形成方法およびｍｏｓトランジスタのチャネル形成方法
US5751012A (en) * 1995-06-07 1998-05-12 Micron Technology, Inc. Polysilicon pillar diode for use in a non-volatile memory cell
JP3331999B2 (ja) * 1999-02-09 2002-10-07 日本電気株式会社 半導体薄膜の製造方法
US6927430B2 (en) * 2001-06-28 2005-08-09 Sharp Laboratories Of America, Inc. Shared bit line cross-point memory array incorporating P/N junctions
US6704235B2 (en) 2001-07-30 2004-03-09 Matrix Semiconductor, Inc. Anti-fuse memory cell with asymmetric breakdown voltage
JP3749847B2 (ja) 2001-09-27 2006-03-01 株式会社東芝 相変化型不揮発性記憶装置及びその駆動回路
US6624485B2 (en) * 2001-11-05 2003-09-23 Matrix Semiconductor, Inc. Three-dimensional, mask-programmed read only memory
US6946712B2 (en) * 2001-11-07 2005-09-20 Kabushiki Kaisha Toshiba Magnetic memory device using SOI substrate
KR100427716B1 (ko) * 2002-03-11 2004-04-28 주식회사 하이닉스반도체 엠.아이.엘.씨.를 이용한 다이오드가 사용된 마그네틱 램및 그 형성방법
US6579760B1 (en) * 2002-03-28 2003-06-17 Macronix International Co., Ltd. Self-aligned, programmable phase change memory
JP4103497B2 (ja) * 2002-04-18 2008-06-18 ソニー株式会社 記憶装置とその製造方法および使用方法、半導体装置とその製造方法
AU2003264480A1 (en) * 2002-09-19 2004-04-08 Sharp Kabushiki Kaisha Variable resistance functional body and its manufacturing method
JP2004193282A (ja) 2002-12-10 2004-07-08 Renesas Technology Corp 不揮発性半導体記憶装置
US20050158950A1 (en) * 2002-12-19 2005-07-21 Matrix Semiconductor, Inc. Non-volatile memory cell comprising a dielectric layer and a phase change material in series
US8637366B2 (en) 2002-12-19 2014-01-28 Sandisk 3D Llc Nonvolatile memory cell without a dielectric antifuse having high- and low-impedance states
TW595002B (en) 2003-04-16 2004-06-21 Au Optronics Corp Fabricating method of low temperature poly-silicon film and low temperature poly-silicon thin film transistor
TW589753B (en) * 2003-06-03 2004-06-01 Winbond Electronics Corp Resistance random access memory and method for fabricating the same
JP2005150156A (ja) * 2003-11-11 2005-06-09 Toshiba Corp 磁気記憶装置
US6849891B1 (en) 2003-12-08 2005-02-01 Sharp Laboratories Of America, Inc. RRAM memory cell electrodes
US7186658B2 (en) * 2004-05-24 2007-03-06 Winbond Electronics Corporation Method and resulting structure for PCMO film to obtain etching rate and mask to selectively by inductively coupled plasma
JP4570028B2 (ja) 2004-06-03 2010-10-27 株式会社アルバック ポリシリコンパターンの形成方法、薄膜トランジスタの製造方法及び薄膜トランジスタ
KR100682899B1 (ko) * 2004-11-10 2007-02-15 삼성전자주식회사 저항 변화층을 스토리지 노드로 구비하는 메모리 소자의제조 방법
US7259038B2 (en) * 2005-01-19 2007-08-21 Sandisk Corporation Forming nonvolatile phase change memory cell having a reduced thermal contact area
KR100675279B1 (ko) * 2005-04-20 2007-01-26 삼성전자주식회사 셀 다이오드들을 채택하는 상변이 기억소자들 및 그제조방법들
US7488968B2 (en) * 2005-05-05 2009-02-10 Ovonyx, Inc. Multilevel phase change memory
US20060284156A1 (en) * 2005-06-16 2006-12-21 Thomas Happ Phase change memory cell defined by imprint lithography
KR100689831B1 (ko) * 2005-06-20 2007-03-08 삼성전자주식회사 서로 자기정렬된 셀 다이오드 및 하부전극을 갖는 상변이기억 셀들 및 그 제조방법들
US20070132049A1 (en) * 2005-12-12 2007-06-14 Stipe Barry C Unipolar resistance random access memory (RRAM) device and vertically stacked architecture
US7615502B2 (en) * 2005-12-16 2009-11-10 Sandisk 3D Llc Laser anneal of vertically oriented semiconductor structures while maintaining a dopant profile
TWI264087B (en) * 2005-12-21 2006-10-11 Ind Tech Res Inst Phase change memory cell and fabricating method thereof
KR100718156B1 (ko) * 2006-02-27 2007-05-14 삼성전자주식회사 상전이 메모리 소자 및 그 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1536620A (zh) * 2003-04-09 2004-10-13 友达光电股份有限公司 低温多晶硅薄膜晶体管及其多晶硅层的制造方法
CN1581438A (zh) * 2003-08-04 2005-02-16 友达光电股份有限公司 多晶硅薄膜的制造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JP特开2005-347560A 2005.12.15

Also Published As

Publication number Publication date
US8405062B2 (en) 2013-03-26
CN101114585A (zh) 2008-01-30
US20080026547A1 (en) 2008-01-31
JP2008034809A (ja) 2008-02-14
CN101819982B (zh) 2012-08-29
JP5311763B2 (ja) 2013-10-09
KR20080010621A (ko) 2008-01-31
CN101819982A (zh) 2010-09-01
KR101309111B1 (ko) 2013-09-17

Similar Documents

Publication Publication Date Title
CN101114585B (zh) 多晶硅图案形成方法、多层交叉点电阻存储器及制造方法
US20230033173A1 (en) 3d semiconductor device and structure with memory
US9837469B1 (en) Resistive memory array using P-I-N diode select device and methods of fabrication thereof
US9070621B2 (en) Nonvolatile semiconductor memory device and manufacturing method thereof
US6291836B1 (en) Method of operating a programmable, non-volatile memory device
JP3948292B2 (ja) 半導体記憶装置及びその製造方法
KR101038314B1 (ko) 상변화 기억 소자 및 그의 제조방법
US6215140B1 (en) Electrically programmable non-volatile memory cell configuration
KR101097434B1 (ko) 비트 라인 디스차지 블록을 구비하는 상변화 메모리 장치 및 그 제조방법
CN102893382A (zh) 包括无结的薄膜晶体管的存储器设备
KR100973275B1 (ko) 상변화 기억 소자 및 그의 제조방법
KR100967682B1 (ko) 상변화 기억 소자 및 그의 제조방법
KR101000471B1 (ko) 상변화 기억 소자 및 그의 제조방법
EP1280209A2 (en) Semiconductor memory cell
CN112335047A (zh) 凹入存取装置阵列以及个别地包括电容器和晶体管的存储器单元阵列
KR20090047253A (ko) 상변화 기억 소자 및 그의 제조방법
CN100391002C (zh) 单次可程序化只读存储器及其制造方法
KR101069282B1 (ko) 상변환 기억 소자의 제조방법
KR20090015727A (ko) 상변화 기억 소자의 제조방법
KR20090001193A (ko) 상 변화 기억 소자 및 그의 제조방법
KR101067412B1 (ko) 일회 프로그램 가능한 비휘발성 메모리 어레이와 그 동작 및 제조방법
KR100945509B1 (ko) 상변화 기억 소자
KR20100130072A (ko) 상변화 기억 소자의 스위칭 소자 형성방법
KR20090015728A (ko) 상변화 기억 소자의 제조방법
CN117995812A (zh) 反熔丝结构及制备方法、存储器

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant