JP2008034809A - ポリシリコンパターンの形成方法、該ポリシリコンパターンを含むダイオード、ポリシリコンパターンを含む多層交差点抵抗性メモリ素子及び、前記ダイオードと前記メモリ素子との製造方法 - Google Patents
ポリシリコンパターンの形成方法、該ポリシリコンパターンを含むダイオード、ポリシリコンパターンを含む多層交差点抵抗性メモリ素子及び、前記ダイオードと前記メモリ素子との製造方法 Download PDFInfo
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Abstract
【解決手段】多層交差点抵抗性メモリ素子は、配線M上にポリシリコンからなる第1垂直ダイオードD1が等間隔で備えられ、第1垂直ダイオードD1は、下第1n型不純物領域n1と上第1p型不純物領域p1とで形成され、第1垂直ダイオードD1上には、第1下部電極BE1、第1抵抗体R1と第1上部電極TE1とが順次に積層された構造を有するライン状の第1積層パターンP1が備えられる。垂直ダイオードの形成法は、下部膜上にキャッピング膜で覆われた非晶質シリコンパターンを形成するステップと、非晶質シリコンパターンをエキシマーレーザアニーリングによって多結晶化するステップと、キャッピング膜を除去するステップと、を含む。
【選択図】図7
Description
例えば、現在広く使われている高容量の不揮発性メモリ素子として、NAND(Not And)型フラッシュメモリ素子のメモリセルの場合に、そのトランジスタのゲート構造物は、電荷が保存される、すなわち、データが保存されるフローティングゲートとゲートとの間の絶縁膜及びフローティングゲートを制御するコントロールゲートが順次に積層された構造を有することが一般的である。
前記第1積層パターンP1と第2積層パターンP2とが交差する部分には、第2垂直ダイオードD2を備えるプラグ型の第2積層構造物S2が介在される。前記第2積層構造物S2は、第2タングステンプラグW2と第2垂直ダイオードD2及び第2下部電極BE2が順次に積層された構造物であって、その材質は、前記第1積層構造物S1と同じである。前記第2積層構造物S2の構造は、前記第1積層構造物S1と同じであるので、ここでその詳細図は省略する。
しかし、前述した従来の多層交差点RRAM素子は、垂直ダイオード物質としてTiO2及びNiOのような二成分系酸化膜を使用するため、ダイオードを通じた電流密度が十分に高くなく、整流特性がよくないという短所がある。また、前記ダイオード用酸化膜は、その膜質の優秀性のために高温で形成されることが望ましいため、高温工程によるコスト上昇などの問題が発生する。
本発明が解決しようとする他の課題は、多層交差点抵抗性メモリ素子のためのダイオードの材料として利用されうるポリシリコンパターンの形成方法を提供することである。
本発明が解決しようとする他の課題は、前記ポリシリコンパターンを含むダイオード及びその製造方法を提供することである。
前記非晶質シリコンパターンは、10Å〜100000Åの幅に形成されうる。
前記非晶質シリコンパターンは、10Å〜30000Åの厚さに形成されうる。
前記非晶質シリコンパターンは、円形または四角形に形成されうる。
前記エキシマーレーザアニーリングは、200mJ/cm3〜3000mJ/cm3の強度で行われうる。
前記ポリシリコンパターンは、支柱形状に形成されうる。
また、前記課題を達成するために、本発明は、前記ポリシリコンパターンの形成方法であって、前記ポリシリコンパターンを形成するステップと、前記ポリシリコンパターンをn型不純物及びp型不純物でドーピングするステップと、前記不純物が活性化されるように前記ポリシリコンパターンをアニーリングするステップと、を含むことを特徴とする垂直ダイオードの形成方法を提供する。
前記ポリシリコンパターンは、支柱形状を形成しうる。
また、前記課題を達成するために、本発明は、下部膜上に形成されたポリシリコンパターンと、前記ポリシリコンパターンの下端に形成されたn型不純物領域と、前記ポリシリコンパターンの上端に形成されたp型不純物領域と、を備えることを特徴とする垂直ダイオードを提供する。
前記ポリシリコンパターンは、支柱形状に形成されうる。
また、前記課題を達成するために、本発明は、半導体基板上に形成された配線と、前記配線上に形成された第1垂直ダイオードと、前記第1垂直ダイオード上に形成された第1下部電極と、前記第1下部電極上に前記配線と直交して形成されたものであって、第1抵抗体と第1上部電極とが順次に積層された構造を有するライン状の第1積層パターンと、前記第1積層パターン上に形成された第2垂直ダイオードと、前記第2垂直ダイオード上に形成された第2下部電極と、前記第2下部電極上に前記第1積層パターンと直交して形成されたものであって、第2抵抗体と第2上部電極とが順次に積層された構造を有するライン状の第2積層パターンと、を含み、前記第1及び第2垂直ダイオードは、請求項15に記載のダイオードであることを特徴とする多層交差点抵抗性メモリ素子を提供する。
前記第1垂直ダイオードおよび前記第2垂直ダイオードのうち少なくとも一つは、支柱形状でありうる。
前記本発明のメモリ素子は、前記第2積層パターン上に、前記第1垂直ダイオード、前記第1下部電極及び前記第1積層パターンを含む積層構造物と同じ構造の積層構造物を少なくとも一つさらに含みうる。
第一に、本発明によるポリシリコンダイオードは、従来の二成分系酸化膜ダイオードに比べて順方向の電流密度が高く、漏れ電流が少ないため、このようなポリシリコンダイオードを適用した本発明の多層交差点抵抗性メモリ素子は、優秀な動作特性を有する。
本発明では、多層交差点抵抗性メモリ素子用のダイオードの整流特性を改善するために、ダイオード材料として酸化膜ではないポリシリコンを使用する。ポリシリコンからなるダイオードを具現するために、本発明は、非晶質シリコンパターンをELAによって多結晶化させて支柱形状のポリシリコンパターンを形成した後、前記ポリシリコンパターン内にn型及びp型不純物をドーピングする方法を提示する。このような方法によれば、ポリシリコンダイオードを容易に具現でき、ポリシリコンダイオードを備える多層交差点抵抗性メモリ素子を製造しうる。
図2Aないし図2Cは、本発明の実施形態によるポリシリコンパターンの形成方法を説明するための工程別断面図である。本実施例は、ダイオードを形成するために、ポリシリコンパターン内にn型及びp型不純物をドーピングする前のポリシリコンパターンの形成方法を示す。
次いで、前記下部パターン210上に第1幅及び第1高さを有するドットタイプの非晶質シリコンパターン220を形成する。前記非晶質シリコンパターン220は、円形または四角形に形成され、10Å〜100000Åの幅及び10Å〜30000Åの厚さに形成されうる。
次いで、前記キャッピング膜230が形成された基板結果物にエキシマーレーザを照射して非晶質シリコンパターンの多結晶化を進める。前記エキシマーレーザの強度は、200mJ/cm3〜3000mJ/cm3でありうる。
図2Cを参照すれば、ELAによる多結晶化を通じて非晶質シリコンパターンから支柱形状のポリシリコンパターン220bを形成した後に、前記キャッピング膜を除去する。このとき、前記ポリシリコンパターン220bは、前記第1幅より狭い第2幅及び前記第1高さより高い第2高さを有する。
このように、支柱形状のポリシリコンパターン220bを形成した後、前記ポリシリコンパターン220bにn型及びp型不純物をドーピングすることによって、ポリシリコンからなる垂直ダイオードを具現しうる。
図6及び図7は、本発明の実施形態による多層交差点抵抗性メモリ素子の断面図及び斜視図である。
前記第2垂直ダイオードD2上には、第2下部電極BE2が備えられる。前記第2下部電極BE2は、第1下部電極BE1と同様に、前記第2垂直ダイオードD2のそれぞれに個別的に形成され、前記第2垂直ダイオードD2より大きいサイズのパッド型でありうる。
一方、図示していないが、本発明の多層交差点抵抗性メモリ素子は、前記第2積層パターンP2上に前記第1垂直ダイオードD1、前記第1下部電極BE1及び前記第1積層パターンP1の積層構造物と同じ構造を有する構造物をさらに備えうる。
図8Aないし図8Fは、本発明の実施形態による多層交差点抵抗性メモリ素子の製造方法を説明するための工程別断面図である。
前記多結晶化が完了した後に、前記キャッピング膜を湿式洗浄などの方法で除去する。
次いで、前記第1下部電極BE1及び第2層間絶縁膜ILD2上に前記配線Mと直交し、第1抵抗体R1と第1上部電極TE1とが順次に積層された構造を有するライン状の第1積層パターンP1を形成する。
図8Fを参照すれば、前記第1垂直ダイオードD1の形成方法と同じ方法で前記第1積層パターンP1上にポリシリコンからなる第2垂直ダイオードD2を形成する。前記第2垂直ダイオードD2は、下端の第2n型不純物領域n2と上端の第2p型不純物領域p2とで形成される。図面符号ILD4は、前記第1層間絶縁膜ILD1と同じ方法で形成された第4層間絶縁膜を表す。
また、本発明によるポリシリコンパターンの形成方法は、ポリシリコンパターンの微細化に有利であるので、素子の高集積化に適している。
P1,P2 第1積層パターン及び第2積層パターン
BE1,BE2 第1下部電極及び第2下部電極
R1,R2 第1抵抗体及び第2抵抗体
TE1,TE2 第1上部電極及び第2上部電極
n1,n2 第1n型不純物領域及び第2n型不純物領域
p1,p2 第1p型不純物領域及び第2p型不純物領域
Claims (24)
- 下部膜上に非晶質シリコンパターンを形成するステップと、
前記非晶質シリコンパターンを覆うキャッピング膜を形成するステップと、
前記非晶質シリコンパターンをエキシマーレーザアニーリングによって多結晶化するステップと、
前記キャッピング膜を除去するステップと、を含むことを特徴とするポリシリコンパターンの形成方法。 - 前記下部膜は、金属物質で形成されていることを請求項1に記載のポリシリコンパターンの形成方法。
- 前記非晶質シリコンパターンは、10Å〜100000Åの幅に形成されることを特徴とする請求項1に記載のポリシリコンパターンの形成方法。
- 前記非晶質シリコンパターンは、10Å〜30000Åの厚さに形成されることを特徴とする請求項1に記載のポリシリコンパターンの形成方法。
- 前記非晶質シリコンパターンは、円形または四角形に形成されることを特徴とする請求項1に記載のポリシリコンパターンの形成方法。
- 前記エキシマーレーザアニーリングは、200mJ/cm3〜3000mJ/cm3の強度で行われることを特徴とする請求項1に記載のポリシリコンパターンの形成方法。
- 前記ポリシリコンパターンの幅は、前記非晶質シリコンパターンの幅よりも狭く、前記ポリシリコンパターンの高さは、前記非晶質シリコンパターンの高さよりも高いことを特徴とする請求項1に記載のポリシリコンパターンの形成方法。
- 前記ポリシリコンパターンは、支柱形状に形成されることを特徴とする請求項1に記載のポリシリコンパターンの形成方法。
- 請求項1による前記ポリシリコンパターンを形成するステップと、
前記ポリシリコンパターンをn型不純物及びp型不純物でドーピングするステップと、
前記不純物が活性化されるように前記ポリシリコンパターンをアニーリングするステップと、を含むことを特徴とする垂直ダイオードの形成方法。 - 前記ポリシリコンパターンのアニーリングは、エキシマーレーザを利用して行うことを特徴とする請求項9に記載の垂直ダイオードの形成方法。
- 前記ポリシリコンパターンは、支柱形状を形成することを特徴とする請求項9に記載の垂直ダイオードの形成方法。
- 半導体基板上に配線を形成する工程と、
前記配線上に第1垂直ダイオードを形成する工程と、
前記第1垂直ダイオード上に第1下部電極を形成する工程と、
前記第1下部電極上に前記配線と直交し、第1抵抗体と第1上部電極とが順次に積層された構造を有するライン形態の第1積層パターンを形成する工程と、
前記第1積層パターン上にポリシリコンからなる第2垂直ダイオードを形成する工程と、
前記第2垂直ダイオード上に第2下部電極を形成する工程と、
前記第2下部電極上に前記第1積層パターンと直交し、第2抵抗体と第2上部電極とが順次に積層された構造を有するライン形態の第2積層パターンを形成する工程と、を含み、
前記第1垂直ダイオード及び前記第2垂直ダイオードは、請求項9に記載の方法によって形成することを特徴とする多層交差点抵抗性メモリ素子の製造方法。 - 前記第1垂直ダイオードを形成する工程及び前記第2垂直ダイオードを形成する工程のうち何れか一つは、
前記ポリシリコンパターンを覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜をポリシリコンパターンが露出されるまでCMPまたはエッチバックする工程と、をさらに含むことを特徴とする請求項12に記載の多層交差点抵抗性メモリ素子の製造方法。 - 前記第1垂直ダイオード及び前記第2垂直ダイオードのうち少なくとも一つは、支柱形状に形成することを特徴とする請求項12に記載の多層交差点抵抗性メモリ素子の製造方法。
- 下部膜上に形成されたポリシリコンパターンと、
前記ポリシリコンパターンの下端に形成されたn型不純物領域と、
前記ポリシリコンパターンの上端に形成されたp型不純物領域と、を備えることを特徴とする垂直ダイオード。 - 前記下部膜は、金属物質で形成されていることを特徴とする請求項15に記載の垂直ダイオード。
- 前記ポリシリコンパターンは、支柱形状に形成されていることを特徴とする請求項15に記載の垂直ダイオード。
- 半導体基板上に形成された配線と、
前記配線上に形成された第1垂直ダイオードと、
前記第1垂直ダイオード上に形成された第1下部電極と、
前記第1下部電極上に前記配線と直交して形成されたものであって、第1抵抗体と第1 上部電極とが順次に積層された構造を有するライン状の第1積層パターンと、
前記第1積層パターン上に形成された第2垂直ダイオードと、
前記第2垂直ダイオード上に形成された第2下部電極と、
前記第2下部電極上に前記第1積層パターンと直交して形成されたものであって、第2抵抗体と第2上部電極とが順次に積層された構造を有するライン状の第2積層パターンと、を含み、
前記第1垂直ダイオード及び前記第2垂直ダイオードは、請求項15に記載のダイオードであることを特徴とする多層交差点抵抗性メモリ素子。 - 前記第1垂直ダイオードおよび前記第2垂直ダイオードは、前記第1垂直ダイオード及び前記第2積層パターンの幅よりも狭いことを特徴とする請求項18に記載の多層交差点抵抗性メモリ素子。
- 前記第1垂直ダイオードおよび前記第2垂直ダイオードのうち少なくとも一つは、支柱形状であることを特徴とする請求項18に記載の多層交差点抵抗性メモリ素子。
- 前記第2積層パターン上に、前記第1垂直ダイオード、前記第1下部電極及び前記第1積層パターンを含む積層構造物と同じ構造の積層構造物を少なくとも一つさらに含むことを特徴とする請求項18に記載の多層交差点抵抗性メモリ素子。
- 前記第2積層パターン上に、前記第1垂直ダイオード、前記第1下部電極、前記第1積層パターン、前記第2垂直ダイオード、前記第2下部電極及び前記第2積層パターンを含む積層構造物と同じ構造の積層構造物を少なくとも一つさらに含むことを特徴とする請求項18に記載の多層交差点抵抗性メモリ素子。
- 前記第2積層パターン上に、前記第1垂直ダイオード、前記第1下部電極、前記第1積層パターン、前記第2垂直ダイオード、前記第2下部電極及び前記第2積層パターン、前記第1垂直ダイオード、前記第1下部電極、前記第1積層パターンを含む積層構造物と同じ構造の積層構造物を少なくとも一つさらに含むことを特徴とする請求項18に記載の多層交差点抵抗性メモリ素子。
- 前記配線と前記第1垂直ダイオードとの間、及び前記第1積層パターンと前記第2垂直ダイオードとの間に形成されたバリヤ膜を備えることを特徴とする請求項18に記載の多層交差点抵抗性メモリ素子。
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