KR20090047253A - 상변화 기억 소자 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 상변화 기억 소자 및 그의 제조방법을 개시한다. 개시된 본 발명의 상변화 기억 소자는, 활성 영역을 정의하는 소자분리막이 형성된 반도체 기판; 상기 활성 영역의 표면 내에 형성된 라인 타입의 제1도전형 불순물 영역; 상기 반도체 기판 내에 상기 소자분리막보다 깊은 깊이로 형성된 제2도전형 웰; 상기 소자분리막의 하단부와 상기 반도체 기판의 경계 지역의 반도체 기판 내에 형성된 제2도전형 이온주입층; 상기 제1도전형 불순물 영역 상에 형성된 다수개의 수직형 PN 다이오드; 및 상기 수직형 PN 다이오드 상에 형성된 상변화 기억 셀;을 포함한다.

Description

상변화 기억 소자 및 그의 제조방법{PHASE CHANGE RAM DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 상변화 기억 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는, 누설 전류(Leakage Current : LC)를 감소시켜 센싱 마진(Sensing Margin)을 높일 수 있는 상변화 기억 소자 및 그의 제조방법에 관한 것이다.
기억 소자는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성의 램(Random Access Memory : RAM) 소자와 전원이 차단되더라도 입력된 정보의 저장 상태를 계속해서 유지하는 롬(Read Only Memory : ROM) 소자로 크게 구분된다. 상기 휘발성의 램 소자로는 디램(DRAM) 및 에스램(SRAM)을 들 수 있으며, 상기 비휘발성의 롬 소자로는 EEPROM(Elecrtically Erasable and Programmable ROM)과 같은 플래쉬 기억(Flash Memory) 소자를 들 수 있다.
그런데, 상기 디램은 잘 알려진 바와 같이 매우 우수한 기억 소자임에도 불구하고 높은 전하 저장 능력이 요구되고, 이를 위해, 전극 표면적을 증가시켜야만 하므로 고집적화에 어려움이 있다. 또한, 상기 플래쉬 기억 소자는 두 개의 게이트가 적층된 구조를 갖는 것과 관련해서 전원 전압에 비해 높은 동작 전압이 요구되 고, 이에 따라, 쓰기 및 소거 동작에 필요한 전압을 형성하기 위해 별도의 승압 회로를 필요로 하므로 고집적화에 어려움이 있다.
이에, 상기 비휘발성 기억 소자의 특성을 가지면서 고집적화를 이룰 수 있고, 또한, 구조가 단순한 새로운 기억 소자를 개발하기 위한 많은 연구들이 진행되고 있으며, 그 한 예로 최근 상변화 기억 소자(Phase Change RAM)가 제안되었다.
상기 상변화 기억 소자는 하부 전극과 상부 전극 사이의 전류 흐름을 통해서 상기 전극들 사이에 개재된 상변화막이 결정(Crystal) 상태에서 비정질(Amorphous) 상태로 상변화가 일어나는 것으로부터 결정질과 비정질에 따른 저항 차이를 이용하여 셀에 저장된 정보를 판별하는 기억 소자이다.
자세하게, 상기 상변환 기억 소자는 상변화막으로 칼코제나이드(Chalcogenide)막을 이용한다. 이러한 칼코제나이드막은 게르마늄(Ge), 스티비움(Sb) 및 텔루리움(Te)으로 이루어진 화합물막으로서, 인가된 전류에 의해 발생하는 열, 즉, 주울 열(Joule Heat)에 의해 비정질(Amorphouse) 상태와 결정질(Crystalline) 상태 사이에서 상변화가 일어난다. 이때, 비정질 상태를 갖는 상변화막의 비저항이 결정질 상태를 갖는 상변화막의 비저항 보다 높다는 것으로부터, 읽기 모드에서 상변화막을 통하여 흐르는 전류를 감지하여 상변환 기억 셀에 저장된 정보가 논리 '1'인지 또는 논리 '0'인지를 판별하게 된다.
한편, 특히, 512Mb급 이상의 상변화 기억 소자의 제조시 수직형 PN 다이오드를 적용하는 방법이 제안된 바 있다. 상기 수직형 PN 다이오드를 적용하는 경우 에는 셀 사이즈를 6F2 이하로 줄일 수 있다는 장점이 있다.
이러한 수직형 PN 다이오드는 활성 영역의 표면 내에 형성된 라인 타입 N형 불순물 영역 상에 형성되며, 상기 수직형 PN 다이오드 사이의 N형 불순물 영역 상에는 워드 라인과 전기적으로 연결되는 전극과 콘택하는 플러그가 형성된다.
이때, 상기 워드 라인과 전기적으로 연결되어 있는 전극 중에서 선택되지 않은 워드 라인과 연결된 전극은 읽기(Read) 동작시에 Vdd가 +1V 정도이고, 쓰기(Write) 동작시에 Vdd+2V 정도이며, 선택된 워드 라인과 연결된 전극에는 0V의 전압이 인가된다.
그러나, 전술한 종래 기술의 경우에는 선택된 워드 라인과 연결된 전극에 0V의 전압이 인가될 때, 상기 선택된 워드 라인과 연결된 전극과 이웃하고 있는 전극에 인가되는 전압이 5V정도까지 높아지며, 그 결과, 전극들 간의 전압 차가 5V까지 증가함에 따라 NPN 바이폴라(Bipolar) 트랜지스터가 형성되면서 소자분리막 하부의 경계를 따라 누설 전류가 발생된다. 이러한 누설 전류는 수직형 PN 다이오드으로부터 선택된 워드 라인과 연결된 워드 라인으로 흐르는 전류에 영향을 주기 때문에, 상변화 기억 소자의 센싱 마진이 감소된다.
이에, 이러한 누설 전류를 감소시키기 위해 소자분리막을 보다 깊은 깊이로 형성하는 방법이 제안된 바 있으나, 이 경우에는, 셀 사이즈가 커지게 되어 셀 효율이 낮아진다는 한계가 있으므로 적용하기 곤란하다.
본 발명은 누설 전류(Leakage Current : LC)를 감소시킬 수 있는 상변화 기억 소자 및 그의 제조방법을 제공한다.
또한, 본 발명은 센싱 마진(Sensing Margin)을 높일 수 있는 상변화 기억 소자 및 그의 제조방법을 제공한다.
본 발명에 따른 상변화 기억 소자는, 활성 영역을 정의하는 소자분리막이 형성된 반도체 기판; 상기 활성 영역의 표면 내에 형성된 라인 타입의 제1도전형 불순물 영역; 상기 반도체 기판 내에 상기 소자분리막보다 깊은 깊이로 형성된 제2도전형 웰; 상기 소자분리막의 하단부와 상기 반도체 기판의 경계 지역의 반도체 기판 내에 형성된 제2도전형 이온주입층; 상기 제1도전형 불순물 영역 상에 형성된 다수개의 수직형 PN 다이오드; 및 상기 수직형 PN 다이오드 상에 형성된 상변화 기억 셀;을 포함한다.
상기 반도체 기판 내에 상기 제2도전형 웰 보다 깊은 깊이로 형성된 제1도전형 웰;을 더 포함한다.
상기 제2도전형 이온주입층은 상기 소자분리막과 동일하거나, 또는, 상기 소자분리막 보다 낮은 깊이에 형성된다.
상기 반도체 기판 내에 상기 제1도전형 불순물 영역과 유사한 깊이로 형성된 펀치-쓰루(Punch-Through) 방지용 제2도전형 이온주입층;을 더 포함한다.
상기 펀치-쓰루 방지용 제2도전형 이온주입층은 상기 제1도전형 불순물 영역과 동일하거나, 또는, 상기 제1도전형 불순물 영역보다 깊은 깊이로 형성된다.
상기 제1도전형은 N형이고, 상기 제2도전형은 P형이다.
상기 상변화 기억 셀과 콘택하도록 형성된 비트 라인; 상기 제1도전형 불순물 영역 상에 형성된 플러그; 및 상기 비트 라인 상부에 상기 플러그를 통해 상기 제1도전형 불순물 영역과 콘택하도록 형성된 워드 라인;을 더 포함한다.
본 발명의 실시예에 따른 상변화 기억 소자의 제조방법은, 반도체 기판 내에 활성 영역을 정의하는 소자분리막을 형성하는 단계; 상기 반도체 기판에 대해 불순물 이온주입 공정을 수행하여 제2도전형 웰과 제2도전형 이온주입층을 형성하는 단계; 상기 활성 영역의 표면 내에 라인 타입의 제1도전형 불순물 영역을 형성하는 단계; 상기 제1도전형 불순물 영역 상에 다수개의 수직형 PN 다이오드를 형성하는 단계; 및 상기 수직형 PN 다이오드 상에 상변화 기억 셀을 형성하는 단계;를 포함한다.
상기 제2도전형 웰과 제2도전형 이온주입층을 형성하는 단계는, 상기 반도체 기판 내에 상기 소자분리막 보다 깊은 깊이로 제2도전형 웰을 형성하는 단계; 및 상기 반도체 기판 내에 상기 소자분리막의 하단부와 반도체 기판의 경계 지역에 제2도전형 이온주입층을 형성하는 단계;를 포함한다.
상기 제2도전형 웰과 제2도전형 이온주입층을 형성하는 단계는, 상기 반도체 기판 내에 상기 소자분리막의 하단부와 반도체 기판의 경계 지역에 제2도전형 이온주입층을 형성하는 단계; 및 상기 반도체 기판 내에 상기 소자분리막 보다 깊은 깊 이로 제2도전형 웰을 형성하는 단계;를 포함한다.
상기 소자분리막을 형성하는 단계 후, 그리고, 상기 제2도전형 웰과 제2도전형 이온주입층을 형성하는 단계 전, 상기 반도체 기판 내에 상기 제2도전형 웰 보다 깊은 깊이로 제1도전형 웰을 형성하는 단계;를 더 포함한다.
상기 제2도전형 웰은 100∼500KeV의 에너지와 1×1017∼1×1019이온/cm3의 도우즈로 수행하는 이온주입 공정을 통해 형성한다.
상기 제2도전형 이온주입층은 상기 소자분리막과 동일하거나, 또는, 상기 소자분리막보다 낮은 깊이로 형성한다.
상기 제2도전형 이온주입층은 50∼200KeV의 에너지와 1×1017∼1×1019이온/cm3의 도우즈로 수행하는 이온주입 공정을 통해 형성한다.
상기 제2도전형 웰과 제2도전형 이온주입층을 형성하는 단계 후, 그리고, 상기 제2도전형 불순물 영역을 형성하는 단계 전, 상기 반도체 기판 내에 상기 제2형 불순물 영역과 유사한 깊이로 펀치-쓰루 방지용 제2도전형 이온주입층을 형성하는 단계;를 더 포함한다.
상기 펀치-쓰루 방지용 제2도전형 이온주입층은 상기 제1도전형 불순물 영역과 동일하거나, 또는, 상기 제1도전형 불순물 영역 보다 깊은 깊이로 형성한다.
상기 펀치-쓰루 방지용 제2도전형 이온주입층은 10∼150KeV의 에너지와 1×1017∼1×1019이온/cm3의 도우즈로 수행하는 이온주입 공정을 통해 형성한다.
상기 제1도전형 불순물 영역은 10∼80KeV의 에너지와 1×1019∼1×1021이온/cm3의 도우즈로 수행하는 이온주입 공정을 통해 형성한다.
상기 제1도전형은 N형이고, 상기 제2도전형은 P형이다.
상기 상변화 기억 셀을 형성하는 단계 후, 상기 상변화 기억 셀과 콘택하는 비트 라인을 형성하는 단계; 상기 제1도전형 불순물 영역 상에 플러그를 형성하는 단계; 및 상기 비트 라인 상부에 상기 플러그를 통해 상기 제1도전형 불순물 영역과 콘택하는 워드 라인을 형성하는 단계;를 더 포함한다.
본 발명은, 활성 영역을 정의하는 소자분리막이 형성된 반도체 기판에 대해 P형 불순물 이온주입 공정을 수행하여 P형 웰과 P형 이온주입층을 형성한다. 이때, 상기 P형 이온주입층은 상기 소자분리막의 하단부와 반도체 기판의 경계 지역에 형성한다. 그리고 나서, 상기 활성 영역의 표면 내에 라인 타입의 N형 불순물 영역을 형성한다.
이렇게 하면, 본 발명은 상기 N형 불순물 영역이 P형 웰 내에 형성되므로 PN 다이오드의 동작시 노이즈(Noise)를 감소시킬 수 있다. 또한, 본 발명은 상기 소자분리막과 유사한 깊이의 반도체 기판 내에 P형 이온주입층을 형성하므로 워드 라인과 연결된 전극들 간의 전압 차로 인해 소자분리막 하부의 경계를 따라 발생되는 누설 전류를 감소시킬 수 있다.
따라서, 본 발명은 상변화 기억 소자의 센싱 마진을 높일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 일반적인 상변화 기억 소자를 보여주는 평면도이며, 도 1의 도면부호 100은 반도체 기판을, 102는 활성 영역을, 104는 소자분리막을, 106은 N형 불순물 영역을, 108은 수직형 PN 다이오드를, 110은 상변화 기억 셀을, 112는 플러그를, BL은 비트 라인을, 그리고, WL은 워드 라인을 각각 의미한다.
도 2는 도 1의 A-A´선 및 B-B´선에 대응하는 본 발명의 실시예에 따른 상변화 기억 소자를 설명하기 위한 단면도이다.
도시된 바와 같이, 반도체 기판(200) 내에 활성 영역(202)을 정의하는 소자분리막(204)이 형성되고, 상기 활성 영역(202)의 표면 내에 라인 타입의 N형 불순물 영역(214)이 형성된다. 상기 소자분리막(204)은 1000∼3000Å의 깊이로 형성된다. 그리고, 상기 반도체 기판(200) 내에 상기 소자분리막(204) 보다 깊은 깊이로 P형 웰(208)이 형성되며, 소자분리막(204)과 유사한 깊이로 P형 이온주입층(210)이 형성된다.
상기 반도체 기판(200) 내에 상기 P형 웰(208) 보다 깊은 깊이로 N형 웰(도시안됨)을 형성해도 무방하며, 상기 P형 이온주입층(210)은 상기 소자분리막(204)과 동일하거나, 또는, 상기 소자분리막(204) 보다 낮은 깊이로 형성된다.
여기서, 상기 P형 웰(208)은 수직형 PN 다이오드의 동작시 노이즈를 감소시키는 역할을 하며, 상기 P형 이온주입층(210)은 상기 소자분리막(204) 하부의 경계를 따라 발생되는 누설 전류를 감소시키는 역할을 한다. 따라서, 본 발명은 상변화 기억 소자의 센싱 마진을 높일 수 있다.
또한, 상기 반도체 기판(200) 내에 상기 N형 불순물 영역(214)과 유사한 깊이로 펀치-쓰루(Punch-Through) 방지용 P형 이온주입층(212)이 형성되는 것도 가능하며, 이때, 상기 펀치-쓰루 방지용 P형 이온주입층(212)은 상기 N형 불순물 영역(214)과 동일하거나, 또는, 상기 N형 불순물 영역(214) 보다 깊은 깊이로 형성됨이 바람직하다.
상기 펀치-쓰루 방지용 P형 이온주입층(212)은 상기 소자분리막(204) 하부의 경계를 따라 발생되는 누설 전류를 더욱 감소시키는 역할을 하며, 이를 통해, 상변화 기억 소자의 센싱 마진을 효과적으로 높일 수 있다.
계속해서, 상기 N형 불순물 영역(214) 상에 다수개의 수직형 PN 다이오드(218)가 형성되며, 상기 수직형 PN 다이오드(218) 상에 각각 상변화 기억 셀(222)이 형성된다. 다음으로, 상기 상변화 기억 셀(222)과 콘택함과 아울러 상기 활성 영역(202)과 수직하는 방향으로 연장하는 비트 라인(BL)이 형성되고, 상기 비트 라인(BL) 상부에 활성 영역(202)과 평행하는 방향으로 연장하는 워드 라인(WL)이 형성되며, 상기 N형 불순물 영역(214) 상에 N형 불순물 영역(214)과 워드 라인(WL)을 콘택시키는 플러그(228)가 형성된다.
여기서, 도 2의 미설명된 도면부호 206은 제1버퍼산화막을, 216은 제1층간절연막을, 220은 제1플러그를, 224는 제2층간절연막을, 그리고, 226은 제2플러그를 각각 나타낸다.
도 3a 내지 도 3i는 도 1의 A-A´선 및 B-B´선에 대응하는 본 발명의 실시 예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 3a를 참조하면, 반도체 기판(200) 내에 서로 이격되는 바 타입의 활성 영역(202)을 정의하는 소자분리막(204)을 형성한다. 상기 소자분리막(204)은 1000∼3000Å 정도의 깊이로 형성한다.
도 3b를 참조하면, 상기 소자분리막(204)이 형성된 반도체 기판(200) 상에 100Å 이하 정도의 제1버퍼산화막(206)을 형성한 다음에, P형 불순물 이온주입 공정을 수행하여 P형 웰(208)과 P형 이온주입층(210)을 형성한다. 상기 제1버퍼산화막(206)은 높은 에너지로 수행되는 이온주입 공정시 반도체 기판(200)의 표면을 보호하는 역할을 한다.
상기 P형 웰(208)을 형성하기 위한 P형 불순물 이온주입 공정은 B, 또는, BF2 등을 사용하여 100∼500KeV 정도의 에너지와 1×1017∼1×1019이온/cm3 정도의 도우즈로 수행하며, 이를 통해, 상기 소자분리막(204) 보다 깊은 깊이를 갖는 P형 웰(208)을 형성함이 바람직하다.
상기 P형 이온주입층(210)을 형성하기 위한 P형 불순물 이온주입 공정은 B, 또는, BF2 등을 사용하여 50∼200KeV 정도의 에너지와 1×1017∼1×1019이온/cm3 이하 정도의 도우즈로 수행하며, 이를 통해, 상기 소자분리막(204)과 동일하거나, 또는, 상기 소자분리막 보다 낮은 깊이를 갖는 P형 이온주입층(210)을 형성함이 바람직하다.
여기서, 상기 P형 웰(208)과 P형 이온주입층(210)의 형성은 P형 웰(208)을 먼저 형성한 다음에 P형 이온주입층(210)을 형성하는 방식으로 진행함이 바람직하나, 순서를 바꾸어서 P형 이온주입층(210)을 먼저 형성한 다음에 P형 웰(208)을 형성하는 방식으로 진행해도 무방하다.
또한, 상기 P형 웰(208)과 P형 이온주입층(210)을 형성하기 전에, 반도체 기판(200)에 대해 N형 불순물 이온주입 공정을 수행하여 상기 반도체 기판(200) 내에 P형 웰(208) 보다 깊은 깊이를 갖는 N형 웰(도시안됨)을 형성하는 것도 가능하다.
도 3c를 참조하면, 상기 P형 웰(208)과 P형 이온주입층(210)이 형성된 반도체 기판(200)에 대해 P형 불순물 이온주입 공정을 수행하여 펀치-쓰루 방지용 P형 이온주입층(212)을 형성한다.
상기 펀치-쓰루 방지용 P형 이온주입층(212)을 형성하기 위한 P형 불순물 이온주입 공정은 B, 또는, BF2 등을 사용하여 10∼150KeV 정도의 에너지와 1×1017∼1×1019이온/cm3 정도 이하의 도우즈로 수행하며, 이를 통해, 후속으로 형성되는 N형 불순물 영역과 동일하거나, 또는, 상기 N형 불순물 영역보다 깊은 깊이를 갖는 펀치-쓰루 방지용 P형 이온주입층(212)을 형성함이 바람직하다.
도 3d를 참조하면, 상기 P형 웰(2008)과 P형 이온주입층(210) 및 펀치-쓰루 방지용 P형 이온주입층(212)이 형성된 반도체 기판(200)으로부터 제1버퍼산화막을 제거한 후, 다시 제2버퍼산화막(도시안됨)을 형성하고 나서, N형 불순물 이온주입 공정을 수행한다.
상기 N형 불순물 이온주입 공정은 P, 또는, As 등을 사용하여 10∼80KeV 정도의 에너지와 1×1019∼1×1021이온/cm3 정도의 도우즈로 수행하며, 이를 통해, 셀 지역의 활성 영역(202)의 표면 내에 라인 타입의 N형 불순물 영역(214)을 형성한다. 이때, 상기 N형 불순물 이온주입 공정은 N형 불순물 영역(214)의 저항을 감소시키기 위해 비교적 높은 도우즈로 수행함이 바람직하며, 코어 지역 및 주변회로 지역과 동일하거나 보다 높은 에너지도 수행함이 바람직하다.
도 3e를 참조하면, 상기 제2버퍼산화막을 제거한 후, 상기 N형 불순물 영역(214)이 형성된 반도체 기판(200) 상에 제1층간절연막(216)을 증착한다. 이어서, 상기 제1층간절연막(216)을 식각하여 N형 불순물 영역(214)을 노출시키는 다수개의 콘택홀을 형성한다. 그런 다음, 상기 콘택홀 내에 다수개의 수직형 PN 다이오드(218)를 형성한다.
이때, 상기 N형 불순물 영역(214) 상에 일정 수의 수직형 PN 다이오드(218) 마다 형성되며, 후속으로 형성되는 워드 라인과 상기 N형 불순물 영역(214)을 전기적으로 연결시키기 위한 제1플러그(220)를 함께 형성함이 바람직하다.
도 3f를 참조하면, 상기 수직형 PN 다이오드(218) 상에 각각 상변화 기억 셀(222)을 형성한다. 상기 상변화 기억 셀(222)은 수직형 PN 다이오드(218) 상에 하부전극 콘택(도시안됨), 하부전극(도시안됨), 상 변화막(도시안됨), 상부전극(도시안됨) 및 상부전극 콘택(도시안됨)을 차례로 적층된 구조로 형성함이 바람직하다.
도 3g를 참조하면, 상기 상변화 기억 셀(222) 상에 비트 라인(BL)을 형성한다. 상기 비트 라인(BL)은 상기 활성 영역(202)과 수직하는 방향으로 연장되는 라인 타입으로 형성함이 바람직하다.
도 3h를 참조하면, 상기 비트 라인(BL)이 형성된 반도체 기판(200)의 결과물 상에 제2층간절연막(224)을 형성한 후, 상기 제2층간절연막(224)을 식각하여 상기 제1플러그(220)를 노출시키는 콘택홀을 형성한다. 다음으로, 상기 콘택홀 내에 상기 제1플러그(220)와 연결되는 제2플러그(226)를 형성하여 상기 N형 불순물 영역 상에 제1 및 제2플러그(220, 226)로 구성되는 플러그(228)를 형성한다.
도 3i를 참조하면, 상기 제2층간절연막(224) 상에 상기 플러그(228)를 통해 N형 불순물 영역(214)과 전기적으로 콘택하는 워드 라인(WL)을 형성한다. 상기 워드 라인(WL)은 상기 활성 영역(202)과 평행하는 방향으로 연장되는 라인 타입으로 형성함이 바람직하다.
이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 상변화 기억 소자를 완성한다.
전술한 본 발명은, 반도체 기판(200) 내에 P형 웰(208)을 형성하고 상기 P형 웰(208) 내에 N형 불순물 영역(214)을 형성함으로써, 수직형 PN 다이오드(218)의 동작시 노이즈를 감소시킬 수 있다.
또한, 본 발명은 반도체 기판(200) 내에 소자분리막(204)과 유사한 깊이를 갖는 P형 이온주입층(210)을 형성함으로써, 워드 라인(WL)과 연결된 전극들 간의 전압 차를 감소시킬 수 있으며, 이를 통해, 상기 소자분리막(204) 하부의 경계를 따라 발생되는 누설 전류를 감소시킬 수 있다.
게다가, 본 발명은 반도체 기판(200) 내에 N형 불순물 영역(214)과 유사한 깊이를 갖는 펀치-쓰루 방지용 P형 이온주입층(212)을 추가로 형성함으로써 상기 누설 전류를 더욱 효과적으로 감소시킬 수 있으며, 따라서, 본 발명은 상변화 기억 소자의 센싱 마진이 높일 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 일반적인 상변화 기억 소자를 보여주는 평면도.
도 2는 도 1의 A-A´선 및 B-B´선에 대응하는 본 발명의 실시예에 따른 상변화 기억 소자를 설명하기 위한 단면도.
도 3a 내지 도 3i는 도 1의 A-A´선 및 B-B´선에 대응하는 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
200 : 반도체 기판 202 : 활성 영역
204 : 소자분리막 206 : 제1버퍼산화막
208 : P형 웰 210 : P형 이온주입층
212 : 펀치-쓰루 방지용 P형 이온주입층 214 : N형 불순물 영역
216 : 제1층간절연막 218 : 수직형 PN 다이오드
220 : 제1플러그 222 : 상변화 기억 셀
BL : 비트 라인 224 : 제2층간절연막
226 : 제2플러그 228 : 플러그
WL : 워드 라인

Claims (20)

  1. 활성 영역을 정의하는 소자분리막이 형성된 반도체 기판;
    상기 활성 영역의 표면 내에 형성된 라인 타입의 제1도전형 불순물 영역;
    상기 반도체 기판 내에 상기 소자분리막보다 깊은 깊이로 형성된 제2도전형 웰;
    상기 소자분리막의 하단부와 상기 반도체 기판의 경계 지역의 반도체 기판 내에 형성된 제2도전형 이온주입층;
    상기 제1도전형 불순물 영역 상에 형성된 다수개의 수직형 PN 다이오드; 및
    상기 수직형 PN 다이오드 상에 형성된 상변화 기억 셀;
    을 포함하는 것을 특징으로 하는 상변화 기억 소자.
  2. 제 1 항에 있어서,
    상기 반도체 기판 내에 상기 제2도전형 웰 보다 깊은 깊이로 형성된 제1도전형 웰;
    을 더 포함하는 것을 특징으로 하는 상변화 기억 소자.
  3. 제 1 항에 있어서,
    상기 제2도전형 이온주입층은 상기 소자분리막과 동일하거나, 또는, 상기 소자분리막 보다 낮은 깊이에 형성된 것을 특징으로 하는 상변화 기억 소자.
  4. 제 1 항에 있어서,
    상기 반도체 기판 내에 상기 제1도전형 불순물 영역과 유사한 깊이로 형성된 펀치-쓰루(Punch-Through) 방지용 제2도전형 이온주입층;
    을 더 포함하는 것을 특징으로 하는 상변화 기억 소자.
  5. 제 4 항에 있어서,
    상기 펀치-쓰루 방지용 제2도전형 이온주입층은 상기 제1도전형 불순물 영역과 동일하거나, 또는, 상기 제1도전형 불순물 영역보다 깊은 깊이로 형성된 것을 특징으로 하는 상변화 기억 소자.
  6. 제 1 항 내지 제 5 항 중, 어느 하나의 항에 있어서,
    상기 제1도전형은 N형이고, 상기 제2도전형은 P형인 것을 특징으로 하는 상변화 기억 소자.
  7. 제 1 항에 있어서,
    상기 상변화 기억 셀과 콘택하도록 형성된 비트 라인;
    상기 제1도전형 불순물 영역 상에 형성된 플러그; 및
    상기 비트 라인 상부에 상기 플러그를 통해 상기 제1도전형 불순물 영역과 콘택하도록 형성된 워드 라인;
    을 더 포함하는 것을 특징으로 하는 상변화 기억 소자.
  8. 반도체 기판 내에 활성 영역을 정의하는 소자분리막을 형성하는 단계;
    상기 반도체 기판에 대해 불순물 이온주입 공정을 수행하여 제2도전형 웰과 제2도전형 이온주입층을 형성하는 단계;
    상기 활성 영역의 표면 내에 라인 타입의 제1도전형 불순물 영역을 형성하는 단계;
    상기 제1도전형 불순물 영역 상에 다수개의 수직형 PN 다이오드를 형성하는 단계; 및
    상기 수직형 PN 다이오드 상에 상변화 기억 셀을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 제2도전형 웰과 제2도전형 이온주입층을 형성하는 단계는,
    상기 반도체 기판 내에 상기 소자분리막 보다 깊은 깊이로 제2도전형 웰을 형성하는 단계; 및
    상기 반도체 기판 내에 상기 소자분리막의 하단부와 반도체 기판의 경계 지역에 제2도전형 이온주입층을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  10. 제 8 항에 있어서,
    상기 제2도전형 웰과 제2도전형 이온주입층을 형성하는 단계는,
    상기 반도체 기판 내에 상기 소자분리막의 하단부와 반도체 기판의 경계 지역에 제2도전형 이온주입층을 형성하는 단계; 및
    상기 반도체 기판 내에 상기 소자분리막 보다 깊은 깊이로 제2도전형 웰을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  11. 제 8 항에 있어서,
    상기 소자분리막을 형성하는 단계 후, 그리고, 상기 제2도전형 웰과 제2도전형 이온주입층을 형성하는 단계 전,
    상기 반도체 기판 내에 상기 제2도전형 웰 보다 깊은 깊이로 제1도전형 웰을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  12. 제 8 항에 있어서,
    상기 제2도전형 웰은 100∼500KeV의 에너지와 1×1017∼1×1019이온/cm3의 도우즈로 수행하는 이온주입 공정을 통해 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  13. 제 8 항에 있어서,
    상기 제2도전형 이온주입층은 상기 소자분리막과 동일하거나, 또는, 상기 소자분리막보다 낮은 깊이로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  14. 제 8 항에 있어서,
    상기 제2도전형 이온주입층은 50∼200KeV의 에너지와 1×1017∼1×1019이온/cm3의 도우즈로 수행하는 이온주입 공정을 통해 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  15. 제 8 항에 있어서,
    상기 제2도전형 웰과 제2도전형 이온주입층을 형성하는 단계 후, 그리고, 상기 제2도전형 불순물 영역을 형성하는 단계 전,
    상기 반도체 기판 내에 상기 제2형 불순물 영역과 유사한 깊이로 펀치-쓰루 방지용 제2도전형 이온주입층을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  16. 제 15 항에 있어서,
    상기 펀치-쓰루 방지용 제2도전형 이온주입층은 상기 제1도전형 불순물 영역과 동일하거나, 또는, 상기 제1도전형 불순물 영역 보다 깊은 깊이로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  17. 제 15 항에 있어서,
    상기 펀치-쓰루 방지용 제2도전형 이온주입층은 10∼150KeV의 에너지와 1×1017∼1×1019이온/cm3의 도우즈로 수행하는 이온주입 공정을 통해 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  18. 제 8 항에 있어서,
    상기 제1도전형 불순물 영역은 10∼80KeV의 에너지와 1×1019∼1×1021이온/cm3의 도우즈로 수행하는 이온주입 공정을 통해 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  19. 제 8 항 내지 제 18 항 중, 어느 하나의 항에 있어서,
    상기 제1도전형은 N형이고, 상기 제2도전형은 P형인 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  20. 제 8 항에 있어서,
    상기 상변화 기억 셀을 형성하는 단계 후,
    상기 상변화 기억 셀과 콘택하는 비트 라인을 형성하는 단계;
    상기 제1도전형 불순물 영역 상에 플러그를 형성하는 단계; 및
    상기 비트 라인 상부에 상기 플러그를 통해 상기 제1도전형 불순물 영역과 콘택하는 워드 라인을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
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