CN100530435C - 用于擦除非易失性存储器的系统和方法 - Google Patents

Abstract

根据各种实施例的系统和方法可提供非易失性半导体存储器中的全面擦除检验和缺陷检测。在一个实施例中，通过使用复数个测试条件以更好地检测一组存储元件的有缺陷和/或未充分擦除的存储元件来检验擦除所述组存储元件的结果。举例来说，可通过在将所述存储元件处在一擦除状态时将其偏压为接通的情况下在复数个方向上测试一NAND串的充电来检验擦除所述NAND串的结果。如果一存储元件串通过一第一测试过程或操作但未能通过第二测试过程或操作，那么可确定所述串未能通过所述擦除过程且可能为有缺陷的。通过在第一(380)和第二(382)方向上测试所述串的充电或导电性，根据各种实施例的系统和方法的任何晶体管中的缺陷可提供非易失性半导体存储器中的全面擦除检验和缺陷检测。在一个实施例中，通过使用复数个测试条件以更好地检测一组存储元件的有缺陷和/或未充分擦除的存储元件来检验擦除所述组存储元件的结果。举例来说，可通过在所述存储元件处在一擦除状态时将其偏压为接通的情况下在复数个方向上测试一NAND串的充电来检验擦除所述NAND串的结果。如果一存储元件串通过一第一测试过程或操作但未能通过一第二测试过程或操作，那么可确定所述串未能通过所述擦除过程且可能为有缺陷的。通过在复数个方向上测试所述串的充电或导电性，在一组条件下被掩盖的所述串的任何晶体管中的缺陷可在一第二组偏压条件下被暴露。举例来说，一串可通过一擦除检验操作但接着被读取为包括一个或一个以上被编程的存储元件。此串可为有缺陷的且被映射出存储器装置。

Description

用于擦除非易失性存储器的系统和方法

技术领域

本发明一般来说涉及用于编程非易失性存储器装置的技术。

背景技术

半导体存储器装置已变得更普遍地用于各种电子装置中。举例来说，非易失性半导体存储器用于蜂窝式电话、数码相机、个人数字助理、移动计算装置、非移动计算装置和其它装置中。电可擦除可编程只读存储器(EEPROM)和快闪存储器是最普遍的非易失性半导体存储器之一。

快闪存储器系统的一个实例使用NAND结构，其包括串联排列多个晶体管，将所述晶体管夹在两个选择栅极之间。串联的晶体管和选择栅极被称为NAND串。图1是展示一个NAND串的俯视图。图2是其等效电路。图1和图2中描绘的NAND串包括串联并夹在第一选择栅极120与第二选择栅极122之间的四个晶体管100、102、104和106。选择栅极120将NAND串连接到位线126。选择栅极122将NAND串连接到源极线128。通过将适当电压施加到选择栅极120的控制栅极120CG来控制选择栅极120。通过将适当电压施加到选择栅极122的控制栅极122CG来控制选择栅极122。晶体管100、102、104和106的每一者包括一控制栅极和一浮栅。举例来说，晶体管100具有控制栅极100CG和浮栅100FG。晶体管102包括控制栅极102CG和浮栅102FG。晶体管104包括控制栅极104CG和浮栅104FG。晶体管106包括控制栅极106CG和浮栅106FG。控制栅极100CG连接到字线WL3，控制栅极102CG连接到字线WL2，控制栅极104CG连接到字线WL1，且控制栅极106CG连接到字线WL0。

注意，尽管图1和图2展示NAND串中四个存储器单元，但四个晶体管的使用仅作为实例而提供。NAND串可具有少于四个存储器单元或四个以上存储器单元。举例来说，一些NAND串将包括八个存储器单元、16个存储器单元、32个存储器单元等。本文的论述不限于NAND串中任何特定数目的存储器单元。

使用NAND结构的快闪存储器系统的典型结构将包括若干NAND串。举例来说，图3展示具有更多NAND串的存储器阵列的三个NAND串202、204和206。图3的NAND串的每一者包括两个选择晶体管和四个存储器单元。举例来说，NAND串202包括选择晶体管220和230以及存储器单元222、224、226和228。NAND串204包括选择晶体管240和250以及存储器单元242、244、246和248。每个串由其选择晶体管(例如选择晶体管230和选择晶体管250)连接到源极线。选择线SGS用于控制源极侧选择栅极。各个NAND串由选择晶体管220、240等连接到个别位线，所述选择晶体管220、240等由选择线SGD控制。在其它实施例中，选择线没有不必要必须为共同的。字线WL3连接到存储器单元222和存储器单元242的控制栅极。字线WL2连接到存储器单元224和存储器单元244的控制栅极。字线WL1连接到存储器单元226和存储器单元246的控制栅极。字线WL0连接到存储器单元228和存储器单元248的控制栅极。如可以看到的，每个位线和个别NAND串包含存储器单元阵列的列。字线(WL3、WL2、WL1和WL0)包含阵列的行。每个字线连接行中每个存储器单元的控制栅极。举例来说，字线WL2连接到存储器单元224、244和252的控制栅极。

每个存储器单元可存储数据(模拟或数字)。当存储一个数字数据位时，存储器单元的可能阈值电压的范围划分为两个范围，所述两个范围被分配逻辑数据“1”和“0”。在NAND型快闪存储器的一个实例中，在擦除存储器单元之后，阈值电压为负并定义为逻辑“1”。在编程操作之后，阈值电压为正并定义为逻辑“0”。当阈值电压为负且通过向控制栅极施加0伏来尝试进行读取时，存储器单元将接通以指示正在存储逻辑1。当阈值电压为正且通过向控制栅极施加0伏来尝试进行读取操作时，存储器单元将不接通，这指示存储逻辑0。存储器单元也可存储多个级别的信息，例如多个数字数据位。在存储多个级别的数据的情况下，可能阈值电压的范围被划分为数据级别的数目。举例来说，如果存储四个级别的信息，那么将有四个阈值电压范围分配到数据值“11”、“10”、“00”和“01”。在NAND型存储器的一个实例中，在擦除操作之后，阈值电压为负并定义为“11”。正阈值电压被用于状态“10”、“00”和“01”。

通常，在将存储器单元编程为一个或一个以上阈值电压电平之前并且响应于擦除存储器的一部分的请求，擦除存储器单元的一区块或其它单位。在一个实施例中，一区块或扇区可指代同时被擦除的最小数目的存储器单元。可在装置操作期间擦除整个存储器装置或者一个或一个以上区块。

以下美国专利/专利申请案中提供NAND型快闪存储器及其操作的相关实例，所有所述专利/专利申请案以引用的方式并入本文中：美国专利第5,570,315号；美国专利第5,774,397号；美国专利第6,046,935号；美国专利第6,456,528号和美国专利申请案序列号09/893,277(公开案号US2003/0002348)。也可根据本发明实施例使用其它类型的快闪存储器装置。举例来说，以下专利描述NOR型快闪存储器且其全文以引用的方式并入本文中：美国专利第5,095,344、5,172,338、5,890,192和6,151,248号。快闪存储器类型的另一实例参阅美国专利第6,151,248号，其全文以引用的方式并入本文中。

在制造期间，某些快闪存储器装置或其部分可能变得有缺陷。存储元件的个别晶体管、串或区块可为有缺陷的或不可用的。另外，可在制造过程之后或在用户操作期间引起装置缺陷。在大多数情况下可通过使用误差校正码(ECC)或完全不使用装置的缺陷部分来有效地管理缺陷。个别单元、串或区块可映射到存储器装置的替代区域，例如区块末端处的预指定的替代串。然而，如果缺陷未被检测到，那么缺陷可引起错误的擦除检验，且在某些情况下，引起不可恢复的用户数据。因而，采用各种技术来检测并解决快闪存储器装置中的缺陷。

可在编程和擦除快闪存储器期间发现快闪存储器中的缺陷。具有有缺陷的存储元件或选择栅极的单元组将不恰当地编程或擦除，从而指示串中一个或一个以上装置存在问题。在制造期间，可在若干执行为制造过程的一部分的例行测试操作期间发现快闪存储器中的缺陷。举例来说，可擦除装置的若干部分且接着检验所述若干部分的擦除条件。可确定那些未能通过若干擦除尝试的单元为有缺陷的且在一个或一个以上缺陷管理机制下处理所述单元。

制造过程通常还包括读取每个单元以确定其是否恰当地执行功能。举例来说，在擦除一组单元或向所述组编程随机图案之后，个别地读取所述组的个别单元中的每一者。如果一单元的状态不与其编程所针对的值匹配，那么其可被确定为有缺陷的。

在用户操作期间，缺陷可由未能恰当地擦除或编程的单元、串或区块检测到。举例来说，如果一单元在若干尝试之后未能进行擦除，那么所述单元可被确定为有缺陷的。类似地，如果一单元在若干尝试之后未能编程到所要状态，那么其可被确定为有缺陷的。在制造和用户操作期间，通常通过在单个步骤中测试一组单元来执行擦除检验。

虽然这些技术可发现存储器装置中的某些缺陷且在一定程度上检验擦除，但其不能完全检验单元被擦除和检测到装置中的所有缺陷。

因而，需要一种改良的系统和方法来检验擦除操作并检测非易失性存储器中的缺陷。

发明内容

粗略地说，本发明关于用于在非易失性存储器中检测缺陷的技术。根据各种实施例的系统和方法可通过使用复数个测试条件以更好地检测所述组的有缺陷和/或不充分擦除的存储元件来检验擦除操作的结果。

在一个实施例中，一组存储元件被擦除且经测试以确定所述元件是否由于所述擦除过程而处于擦除状态中。可在向一组单元施加一擦除脉冲或电压之后对所述组单元执行一初始擦除检验过程。举例来说，在NAND串的一擦除检验过程中，所述元件在被擦除时被偏压为接通，且确定在第一方向上通过NAND串的充电或导电性。如果导电性或充电高于一最小电平，那么所述组通过所述初始擦除检验。执行进一步脉冲和检验，直到所述组被擦除或直到进行了预定数目的尝试为止。在一个实施例中，未成功通过一擦除检验过程的存储元件被映射到存储器装置的其它扇区。

在一个实施例中，还在擦除之后读取一组存储元件的擦除状态。在对擦除状态的读取过程中，可读取一组的一个或一个以上存储元件以确定其各自的状态。在一个实施例中，一组的每个存储元件在被擦除时均被偏压为接通，且确定在第二方向上通过所述组的充电或导电性。如果所述充电或导电性高于一最小电平，那么所述串被读取为被擦除的。在一个实施例中，同时读取一NAND串的每个单元的擦除状态以使得用于执行额外过程的时间最小化。

在一个实施例中，所述擦除检验过程和对擦除状态的读取过程测试在相反方向上通过一组存储元件的导电性或充电。举例来说，在一擦除检验过程中，可监视一NAND串的位线以确定其是否充电到一预定电平且其中每个存储元件在被擦除时被偏压为接通且所述位线和源极线在第一方向上被偏压。如果所述位线充电到所述预定电平，那么所述串被检验为正被擦除。在对擦除状态的读取期间，可监视位线以确定其是否放电到低于一预定电平且其中每个存储元件在被擦除时被偏压为接通且所述位线和源极线在第二方向上被偏压。如果所述位线放电到低于所述预定电平，那么所述串被读取为被擦除的。以此方式，同时读取整个NAND串的擦除状态。

根据一个实施例，一组存储元件仅在其通过一擦除检验过程且被读取了擦除状态时被检验为处于一擦除状态。通过一擦除检验过程但被读取为经编程的那些组存储元件被确定为有缺陷的。可通过使用一种或一种以上缺陷处理技术(例如将有缺陷组映射到另一组)而将其从进一步编程操作中排除。

根据一个实施例，仅在若干组存储元件通过一擦除检验过程时才读取所述若干组存储元件的擦除状态。未能通过擦除检验过程的那些单元不经历进一步测试(例如，对擦除状态的读取过程)。因而，由于实施对擦除状态的额外读取过程引起的时间成本最小化。

在一个实施例中，根据本发明一实施例的系统可包括一存储元件阵列和一管理电路。所述管理电路可包括专用硬件且/或可包括由存储在一个或一个以上存储装置(例如非易失性存储器(例如，快闪存储器、EEPROM等)或其它存储器装置)上的软件编程的硬件。在一个实施例中，所述管理电路包括一控制器和一状态机。在另一实施例中，所述管理电路仅包括一状态机且不包括一控制器。所述管理电路可执行上文参照各种实施例而论述的步骤。根据某些实施例的方法由所述状态机执行。在某些实施方案中，状态机与所述存储元件阵列处于同一集成电路芯片上。

通过阅读说明书、附图和权利要求书可获得本发明的其它特征、方面和目的。

附图说明

图1是NAND串的俯视图。

图2是图1中描绘的NAND串的等效电路图。

图3是描绘三个NAND串的电路图。

图4是其中可实施本发明各方面的非易失性存储器系统的一个实施例的方框图。

图5说明存储器阵列的一示范性组织。

图6是可根据各实施例而使用的各种偏压条件的表。

图7是例如图1中描绘的NAND串的横截面图。

图8是根据一个实施例在用户操作期间擦除存储元件的流程图。

图9是根据一个实施例执行擦除检验操作的流程图。

图10是根据一个实施例读取一组存储器单元的擦除状态的流程图。

具体实施方式

附图的各图中以举例的方式而非限定的方式说明本发明，附图中相似参考表示类似元件。应注意，本揭示案中对一或一个实施例的参考不必是同一实施例，且这些参考表示至少一个。

在以下描述内容中，将描述本发明的各个方面。然而，所属领域的技术人员将了解，可以本揭示案的仅一些方面或所有方面来实践本发明。为了解释的目的，陈述特定数字、材料和配置以便提供对本发明的详尽理解。然而，所属领域的技术人员将了解，可在没有所述特定细节的情况下实践本发明。在其它例子中，为了不混淆本发明而省略或简化了众所周知的特征。

将以对理解本发明最有帮助的方式将各种操作依次作为多个离散步骤进行描述，然而，此描述内容的次序不应理解为意味着这些操作必然是与次序相关的。

图4是可用于实施本发明的快闪存储器系统的一个实施例的方框图。存储器单元阵列302由列控制电路304、行控制电路306、c源极控制电路310和p阱控制电路308控制。列控制电路304连接到存储器单元阵列302的位线以便读取存储在存储器单元中的数据，用于确定编程操作期间存储器单元的状态，并用于控制位线的电位电平以促进或抑制编程和擦除。行控制电路306连接到字线以选择字线中的一者，以便施加读取电压，施加与由列控制电路304控制的位线电位电平结合的编程电压，且施加擦除电压。C源极控制电路310控制连接到存储器单元的共同源极线(图5中标识为“C源极”)。P阱控制电路308控制p阱电压。

存储在存储器单元中的数据由列控制电路304读出并经由数据输入/输出缓冲器312而输出到外部I/O线。将要存储在存储器单元中的编程数据经由外部I/O线输入到数据输入/输出缓冲器312，并传递到列控制电路304。外部I/O线连接到控制器318。

用于控制快闪存储器装置的命令数据输入到控制器318。命令数据通知快闪存储器请求什么操作。输入命令传递到状态机316，所述状态机316控制列控制电路304、行控制电路306、c源极控制310、p阱控制电路308和数据输入/输出缓冲器312。状态机316也可输出快闪存储器的状态数据，例如准备就绪/忙(READY/BUSY)或通过/失败(PASS/FAIL)。

控制器318与例如个人计算机、数码相机或个人数字助理等主机系统连接或可与其连接。其与发起命令的主机通信，以便将数据存储到存储器阵列302或从存储器阵列302读取数据，且提供或接收此类数据。控制器318将此类命令转换成可由命令电路314翻译并执行的命令信号，所述命令电路314与状态机316通信。控制器318通常含有针对正写入到存储器阵列或从存储器阵列读取的用户数据的缓冲存储器。

一个示范性存储器系统包含一个集成电路，所述集成电路包括控制器318和一个或一个以上集成电路芯片，每个集成电路芯片含有一存储器阵列和相关联的控制、输入/输出和状态机电路。存在将系统的存储器阵列和控制器电路一起集成在一个或一个以上集成电路芯片上的趋势。存储器系统可被内嵌作为主机系统的一部分，或可包括在以可移除的方式插入到主机系统中的存储器卡(或其它封装)中。此类卡可包括整个存储器系统(例如，包括控制器)，或仅仅包括存储器阵列以及相关联的外围电路(其中控制器或控制功能件内嵌在主机中)。因此，控制器可内嵌在主机中或包括在可移除式存储器系统内。

参看图5，描述存储器单元阵列302的一示范性结构。举例来说，描述一被划分成1024个区块的NAND快闪EEPROM。存储在每个区块中的数据同时被擦除。在一个实施例中，区块是同时被擦除的单元的最小单位。在此实例中，在每个区块中，有8512列被划分为偶数列和奇数列。位线也被划分为偶数位线(BLe)和奇数位线(BLo)。图5展示串联连接以形成NAND串的四个存储器单元。尽管展示每个NAND串中将包括四个单元，但可使用多于或少于四个单元，例如16、32或其它数目。NAND串的一个端子经由第一选择晶体管SGD而连接到相应位线，且另一端子经由第二选择晶体管SGS而连接到c源极。

在一个实施例的读取和编程操作期间，同时选择4256个存储器单元。选定的存储器单元具有相同字线(例如，WL2-i)和相同种类的位线(例如，偶数位线)。因此，可同时读取或编程532个字节的数据。这些同时读取或编程的532个字节的数据形成一逻辑页。因此，在此实例中，一个区块可存储至少八个页。当每个存储器单元存储两个数据位(例如，多级别单元)时，一个区块存储16个页。

参看图5，举例来说，在读取和检验操作中，将选择栅极(SGD和SGS)和未选定字线(例如，WL0、WL2和WL3)升高到读取通过电压(例如，4.5伏)以使晶体管如通过栅极一样操作。选定字线(例如，WL2)连接到一电压，为每个读取和检验操作指定所述电压的电平以便确定所关注的存储器单元的阈值电压是否已达到此电平。举例来说，在一位存储器单元的读取操作中，选定字线WL2接地，使得检测到阈值电压是否高于0V。在一位存储器单元的检验操作中，选定字线WL2连接到(例如)2.4V，使得检验出阈值电压是否已达到2.4V或其它阈值电平。源极和p阱(例如，如图7中描绘的p阱140)为零伏。选定位线(BLe)被预充电到(例如)0.7V的电平。如果阈值电压高于读取或检验电平，那么所关注的位线(BLe)的电位电平由于非导电存储器单元而维持高电平。另一方面，如果阈值电压低于读取或检验电平，那么所关注的位线(BLe)的电位电平由于导电存储器单元(例如，存储器单元303)而减小到低电平，例如小于0.5V。连接到位线的读出放大器检测存储器单元的状态。擦除还是编程存储器单元之间的差异取决于负电荷是否存储在浮栅中。举例来说，如果负电荷存储在浮栅中，那么阈值电压变高且晶体管可处于增强模式中。

在一个实施例中，在源极和位线为浮动的时通过将p阱升高到擦除电压(例如，20伏)并将选定区块的字线接地来擦除存储器单元。由于电容性耦合，未选定字线、位线、选择线和c源极也升高到较高正电位(例如，20V)。因此将强电场施加到选定区块的存储器单元的隧道氧化物层，且当浮栅的电子被发射到衬底时擦除选定存储器单元的数据。当足够电子从浮栅传递到p阱区时，选定单元的阈值电压变为负的。可对整个存储器阵列、单独区块或单元的其它单位执行擦除。

根据此项技术中已知的技术来执行上述擦除、读取和检验操作。因此，所属领域的技术人员可改变所解释的许多细节。

在用户操作期间，存储器单元的区块一般在擦除之后经历一擦除检验操作。执行擦除检验操作以确保所有选定单元都由于擦除脉冲而被成功擦除。通常，在通过一存储器单元串的单个方向上测试导电性，以确定是否充分擦除了所述串。举例来说，可通过确定NAND串的位线是否充电到一预定电平且其中所有单元在被擦除时被偏压为导电来测试单个方向上的导电性。以此方式，可在不将装置性能减缓到不良水平的情况下快速检验若干单元。

举例来说，例如图6的列380中所说明的擦除检验条件可施加到一存储器单元串，以确定一串是否在施加一擦除电压之后被充分擦除。一擦除电压被重新施加到未能通过检验操作的串或区块，且接着再次检验存储元件以确定其是否被成功擦除。如果个别存储器单元、串或区块未能通过预定次数的擦除检验操作，那么其可被确定为有缺陷的。

图6的列380说明示范性擦除检验偏压条件，其可用于检验NAND串(例如图2说明的串)在将擦除电压施加到选定串之后被擦除。尽管参照四个单元NAND串来展现本揭示案的大部分内容，但将了解，可在一串中存在任何数目的存储元件的情况下使用本文所描述的原理和实施例。另外，图6所描绘的实际电压可根据特定实施方案的需要和特征而变化。

参看图2，5V的读取电压施加到选择栅极120和122以将其每一者接通。施加到选择栅极的电压不必相等，只要每个施加的电压足以接通晶体管。所述串的位线(例如，位线126)被接地，同时源极(例如，源极线128)被升高到Vdd(例如，2.7V)。所述串中存储器单元的每一者的控制栅极被接地或被供应有另一足以接通已擦除的存储器单元的电压。如果每个单元被充分擦除到一低于零伏的阈值电压(或正被施加的另一栅极电压)，那么所述串将导电且所述位线应开始充电。如果位线在某预定时段(例如，9.2μsec)之后充电到高于Vsense(例如，1.5V)，那么可确定所述串被充分擦除。如果位线不充电到Vsense，那么可重新施加一擦除脉冲并重复检验操作。如果已进行了预定次数的尝试来擦除所述串，那么所述串可被确定为有缺陷的或另外确定为不可用的。

尽管此类检验操作可用于检验擦除并检测某些有缺陷的串或扇区，但其不能检测所有缺陷和全面检验串被恰当擦除。

图7是图1和图2中所描绘的NAND串的横截面图。在擦除检验操作期间，在图6的所指示的偏压条件下，如果单元被充分擦除，那么引发从串的源极侧到漏极侧的电流，如箭头402所说明。然而，晶体管(例如，选择栅极120)中的某些缺陷可在此类检验操作中被掩盖且因此未被检测到。

选择栅极(例如，栅极120和栅极122)可在操作期间由于晶体管的各种故障而变成有缺陷的。举例来说，可归因于在如图7中参照栅极120所说明的栅极与通道之间的氧化物层中捕获的电荷而损坏选择栅极晶体管。图7描绘在区域406处选择栅极120的控制栅极与N+扩散层138之间捕获电荷。电荷可在反复的编程和擦除操作之后被捕获在氧化物层中。举例来说，所捕获的电荷可引起晶体管的故障和选择栅极120的阈值电压的明显增加。增加的阈值电压(如从控制栅极见到)可导致随后读取操作不恰当地读取由选择栅极控制的串中的一个或一个以上存储器单元的状态。

在擦除检验操作中，串中的每个晶体管为导电的，从而促使选择栅极120或122的左侧大约处在源极侧电压电平(例如，Vdd或2.7V)。选择栅极120或122的源极侧的此正电压可足以掩盖在氧化物层中捕获的任何电荷。由于所捕获的电荷由源极侧电压掩盖，因而晶体管能在所施加的栅极电压下导电。串的源极侧的较大电位将引发通过通道的电流(如箭头402指示)，位线能够充电，且所述串通过擦除检验操作。

然而，在串中的一个或一个以上单元的随后读取操作期间，所捕获的电荷可不被掩盖且晶体管可能不恰当地执行功能。举例来说，由于所述串不能通过有缺陷的栅极放电，所以已擦除的存储器单元可被读取为正被编程。图6的列384说明可用于读取个别单元的擦除状态的示范性偏压条件。向每个选择栅极施加Vcc+Vt(例如，4.1V)以接通所述栅极。向每个未选定字线施加Vread(5.0V)以确保每个未选定单元被接通，同时选定进行读取的单元的字线被接地或供应有另一足以接通已擦除的存储元件的电压。在将位线预充电到0.7V且等待一时段(例如，6.7μsec)之后，感测到位线电荷。如果所述位线放电到低于Vsense(例如，0.45V)，那么选定单元被确定为已在所施加的电压下接通且被检验为处于擦除状态。如果所述单元在0V施加到其栅极的情况下接通，如由位线在一选择时段期间放电到一指定电平所确定，那么选定单元的阈值电压应低于0V。因此，所述单元被检验为被擦除的。

然而，在选择栅极120或122处捕获的电荷可引起位线在针对读取操作的所施加的偏压条件下不恰当地放电。举例来说，选择栅极120可在4.7V施加到其控制栅极的情况下不接通，这归因于捕获的电荷升高了选择栅极的阈值电压。在读取偏压条件下，0V将出现在选择栅极120的左侧，同时Vdd将出现在漏极侧。在这些条件下，没有电压来掩盖选择栅极处被捕获的电荷，且因此栅极在经设计以接通恰当操作的晶体管的条件下不会接通。因此，所述串的一个或一个以上已擦除的存储器单元可能不恰当地被读取为被编程的。

根据一个实施例，在擦除检验操作之后或作为其一部分来执行一额外操作以更全面地确定一串被擦除且恰当地执行功能。所述额外操作可测试在与在初始擦除检验操作期间测试的方向相反的方向上通过所述串的导电性或电流。以此方式，可通过测试在相反方向上的导电性来检测具有在擦除检验操作期间被掩盖的缺陷的晶体管。NAND串将仅在其通过所述擦除检验测试且还被读取为处于擦除状态时被检验为被擦除的。

图6的列382说明根据一个实施例用于读取串的擦除状态的一组偏压条件，其可被执行以测试串的导电性。施加Vcc+Vt(例如，4.1V)的电压以接通选择栅极120和122。施加到选择栅极的电压不必相等，只要每个所施加的电压足以接通所述晶体管。一检验电压，其可为任何足以接通一已擦除的存储器单元的电压(例如，0V)，被施加到每个存储元件的字线。通过将0V施加到所述NAND串的每个存储元件的字线，同时读取每个存储元件的擦除状态。或换句话说，在单个操作中读取整个NAND串的擦除状态。举例来说，位线被预充电到0.7V的电平，同时源极线被接地。在如此施加偏压条件的情况下，如果每个单元被擦除且选择栅极正恰当地执行功能，那么在NAND串的通道中引发在箭头404(见图7)方向上的电流。在将位线预充电到0.7V且等待一时段之后，感测所述位线处的电压。如果在一时段(例如，6.7μsec)之后位线放电到低于Vsense(例如，0.45V)，那么所述串被读取为正处于擦除状态。然而，如果位线在指定时间内不放电，那么所述串被读取为被编程的。即使每个存储器单元被恰当地擦除到足够低的阈值电压，位线也可能不放电。举例来说，如果选择栅极120或122为有缺陷的，那么其可在所施加的偏压条件不接通。因此，阻断了从漏极到源极的电流，且所述串将不放电。

以此方式，执行一确定所述串是否被擦除的额外检验。通过检查在与擦除检验操作期间检查的方向相反的方向上的电流，可完成对擦除条件的更全面检验和对有缺陷的单元的检测。可检测到在初始擦除检验期间可能已被掩盖的缺陷以提供改进的擦除检验且允许将存储器的有缺陷的部分映射出去。

图8是根据一个实施例用于在用户操作期间执行更全面擦除检验的方法的流程图。在步骤560处，控制器318接收擦除或编程存储器单元的区块或其它单位的用户请求。此请求可来自与存储器系统通信的任何数目的主机装置。指定其一个或一个以上扇区或分区的地址数据可从控制器318输入到数据输入/输出缓冲器312，在其中由状态机316识别并锁存所述地址数据。控制器318、状态机316和各种控制电路根据所述请求解码并选择物理扇区。在步骤562处，擦除一个或一个以上选定存储器区块。在一个实施例中，根据步骤562的扩展框中所说明的方法来擦除区块。所说明的步骤可用于擦除一个或一个以上区块的一个或一个以上串。举例来说，在一个实施例中，根据所说明的步骤来同时并行擦除组成一区块的复数个串。

在步骤502处，将擦除电压或脉冲施加到一个或一个以上扇区。根据各种实施例可使用任何数目的用于擦除存储器单元的构件。在步骤504处，根据图6的列380来检验一存储元件串的擦除状态。在步骤504处，在接通所述串中的所有已擦除的存储器单元的条件下检验第一方向上通过所述串的导电性。在步骤506处，确定擦除检验的状态。如果所述串不是最低程度地可导电(例如，位线在所施加的条件下不充分充电)，那么操作前进到步骤508，在步骤508中将检验计数与检验尝试的阈值次数(例如，20)进行比较。如果所述计数低于一阈值，那么所述方法在步骤502处继续，在步骤502中将擦除脉冲或电压再次施加到选定扇区。如果所述计数已超过阈值，那么在步骤510处确定所述串和/或区块未被充分擦除且返回初始检验的失败状态。如果在步骤506处确定擦除检验为成功的，那么操作前进到步骤514，在步骤514中对所述串执行根据图6的列382的擦除状态读取操作。在一个实施例中，在514处读取所述串的擦除状态包括测试在与步骤504处测试的方向相反的方向上通过所述串的导电性或电流。在一个实施例中，在步骤514处同时读取所述串中的每个存储器单元的擦除状态(即，在单个操作中读取整个NAND串的擦除状态)。在步骤516处，确定擦除状态读取操作的状态。如果所述串未被读取为擦除的，那么在步骤510处报告所述擦除操作的失败状态。如果所述串被读取为擦除的，那么在步骤518处报告通过状态。

在对一单元区块的一个或一个以上串执行擦除检验操作和擦除状态读取操作之后，在步骤564处确定擦除操作的状态。如果所述擦除检验操作将一串检验为被擦除的且擦除状态读取操作将所述串读取为被擦除的(如步骤518所说明)，那么确定擦除操作已成功，且返回擦除操作的通过状态。在步骤566处，响应于成功的擦除操作来启用所述串或区块以进行编程。然而，如果擦除检验操作不能将所述串检验为被擦除的，或擦除检验操作将所述串检验为被擦除的且擦除状态读取操作将所述串的至少一个元件读取为被编程的(如步骤510所说明)，那么确定擦除操作已失败。在步骤568处，将所述串确定为有缺陷的。在步骤570处，可执行用于解决有缺陷的串的技术。举例来说，有缺陷的串可被映射到区块内的替代串，或可将整个区块映射为不再使用。

根据各种实施例可使用许多用于处理有缺陷的单元、串或区块的机制。举例来说，可将个别存储器单元、串或区块映射到为此类使用而留出的替代单元、串或区块。在许多实施例中，在扇区末端处提供替代单元或串以用于缺陷映射。题为“Flash EEpromSystem”的美国专利第6,684,345号中更全面地描述了包括用于映射个别存储器单元的技术的各种缺陷映射机制，所述专利以引用的方式并入本文中。

图9是根据一个实施例用于执行图8的步骤504到506的流程图。在步骤502处尝试擦除一组单元之后，在步骤530处将一组擦除检验偏压条件施加到所述串。在一个实施例中，所述擦除检验偏压条件大体上如图6的列380所示。这些偏压条件用于在足以接通所述串的所有擦除单元的条件下测试在第一方向上通过所述串的恰当电流或导电性。步骤532说明在感测位线处的电压之前延迟一时段(t)。所述时段将根据实施例而变化，但被建立为足以使位线充电到一指示在所施加的条件下所述串为导电性的电平的时间。在等待预定时间量(t)之后，在步骤534处通过使用任何数目的用于确定位线电压的构件来感测位线电压。

在步骤536处，将感测到的位线电压与一参考电压电平(例如，Vsense)进行比较。如果位线已充电到高于阈值电平，那么在步骤538处报告擦除检验过程的通过状态。如果位线在所述时段期间尚未充电到高于参考电压，那么在步骤540处报告失败状态。从步骤538和540，操作继续到图8的步骤514或步骤508。将理解，所论述的电压为示范性的且可在给定实施方案中进行修改。举例来说，Vsense和(t)值可经修改以测试不同时间的不同的电荷电平。如果Vsense增加，那么感测位线电压之前的时段可增加一相应量。因为位线花费某时段来在施加的偏压条件下充电，所以在感测位线电压之前的时间量应选择为对应于位线应达到所选电压电平的时间。以此方式，可检验在选定偏压条件下所述串的恰当操作。

图10是根据一个实施例用于执行图8的步骤514和516的流程图。在步骤506处成功检验所述串的擦除之后，将用于读取所述串的至少一个存储元件的擦除状态的一组偏压条件施加到所述串。在一个实施例中，通过使用大体上如图6的列382中所说明的擦除状态读取偏压条件所示的条件来同时读取每个存储元件(在单个操作中读取整个NAND串)的擦除状态。一足以接通一已擦除的存储元件的检验电压(例如，0V)可施加到所述串的每个元件的字线以读取整个串的擦除状态。所述偏压条件经施加作为针对在第二方向上通过所述串的恰当电流或导电性的擦除状态读取操作测试的一部分。步骤552表示在感测位线电压之前延迟一时段(t)。所述时段可根据实施例而变化，但对于擦除检验操作，其被建立为足以使位线放电到一指示在所施加的条件下所述串为导电性的且恰当地操作的电平的时间。举例来说，在一个实施例中，所述时段为6.7μsec。

在等待所述时段(t)之后，在步骤554处感测位线电压。在步骤556处，将感测到的位线电压与一阈值电压Vsense(例如，0.45V)进行比较。如果所述位线在所述时段(t)之后已放电到低于Vsense，那么在步骤558处返回所述擦除状态读取操作的擦除状态。如果所述位线在所述时段之后尚未放电到低于Vsense，那么在步骤560处报告所述擦除状态读取操作的编程状态。从步骤558和560，操作继续到步骤518或510。

根据图8到10的方法，可完成对非易失性存储器的更全面擦除检验。通过测试在两个方向上通过一存储器单元串的导电性，所述串可被更全面地检验为被充分擦除的。另外，可检测到所述串的有缺陷的元件，其故障可在常规擦除检验操作期间被掩盖。举例来说，可检测到一有缺陷的选择栅极，其损坏状态在典型擦除检验操作期间被掩盖。通过一擦除检验操作但随后被读取为具有至少一个已编程的单元的串可被确定为在所述串中具有至少一个有缺陷的装置。所述串、所述串的列或所述串的区块可被映射到存储器中的替代位置以解决所检测到的缺陷。

在各种实施例中，在擦除序列期间一个或一个以上步骤处可将擦除状态读取操作与擦除检验操作组合。举例来说，在许多用于操作非易失性存储元件的多状态技术中，在将存储器单元编程为选定目标物理状态之前，已擦除的存储器单元受经历软编程操作。当根据一个实施例擦除快闪存储器单元时，目标在于所有已擦除的单元具有一在预定负阈值电压范围内的负阈值电压。然而，实际上，擦除过程可导致某些单元具有低于预定范围的负阈值电压。具有太低的阈值电压的存储器单元随后可能不恰当地编程。因此，某些装置将执行所谓的软编程。也就是说，具有在预定范围内的相当较低值的阈值电压的存储器单元将接收较小编程量，使得阈值电压升高到在预定范围内。在软编程之后，再次检验存储器单元以确定其是否由于软编程操作而处于一预定擦除范围内。

举例来说，在利用软编程技术的这些实施例中，一个擦除状态读取操作足以充分测试所述单元。可仅在第一成功擦除检验操作之后(即，在软编程之前)执行擦除状态读取操作。擦除检验操作将检验在第一方向上通过包括所述单元的所述串的导电性。擦除状态读取将检验在相反方向上所述串的导电性并因此检验的恰当操作条件。由于由单个擦除状态读取操作确认恰当操作，因而无需在软编程之后的擦除检验操作之后执行第二擦除状态读取操作。在另一实施例中，可在软编程之后而非之前执行擦除状态读取操作。在又一实施例中，可在两个时间都执行擦除状态读取操作。

尽管本揭示案的大部分内容已针对存储器装置的用户操作期间的擦除检验和缺陷检测，但所述原理和技术还可在制造期间使用以提供更全面的擦除检验和缺陷检测。如先前论述，制造测试过程通常涉及读取装置的每个位或存储器单元。可将随机图案编程到一存储器单元阵列且接着读取每个单元。如果从一单元读取的状态与其编程所针对的状态不匹配，那么其可被确定为有缺陷。另外，可在擦除所述阵列之后读取每个单元。如果一单元在被擦除之后读取为已编程，那么其可被确定为有缺陷。在一个实施例中，在制造期间通过使用测试引脚并避开存储器装置的控制器来进行测试。

在测试过程期间读取每个单元的过程会耗费时间。根据一个实施例，图6的列382中所示的偏压条件用于在制造过程期间读取一串的擦除状态。读取一阵列的串的擦除状态可代替先前个别地读取所述阵列的每个单元的过程。举例来说，在测试过程期间擦除单元阵列之后，在列382的偏压条件下读取个别串的擦除状态(即，同时读取所述串的每个单元的擦除状态)。被读取为已编程的那些串可被确定为有缺陷。在以串为基础而非以个别单元为基础进行读取的情况下，可大大缩短用于擦除状态读取的时间。事实上，时间缩短量可为个别读取每个单元所需的时间除以一串的单元数目。

在一个实施例中，读取阵列的串的擦除状态并入在测试过程期间的擦除检验内。举例来说，并非仅仅使用列380的偏压条件来检验阵列的擦除，而是在列382的偏压条件下执行一额外检验步骤。阵列的个别串仅当其在列380的偏压条件下通过一擦除检验且在列382的条件下被读取为处于擦除状态时才被检验为被擦除。当在擦除检验期间读取所述串的擦除状态时，可避开单独地读取每个单元的擦除状态，因为已在擦除检验期间测试了所述单元。

已在假设通过向控制栅极施加特定电压并确定存储器单元是接通还是断开来执行检验过程的情况下展现本揭示案的大部分内容。然而，存在其它检验(和读取)存储器单元的构件和其它检验参数以确定存储器单元的状态，所述其它构件和参数也可在本发明的精神内使用。举例来说，可使用一电流感测系统，其中将在一特定读取条件下存储单元的电流与一组参考电流进行比较。在另一实施例中，可通过使用若干不同参数来确定存储单元的状态。举例来说，可通过电流感测来执行对单元所存储的电荷电平的确定，其中使用固定偏压条件来感测其导电性量值。或者，可通过感测阈值电压来进行此确定，其中通过使用各种引导栅极偏压条件来感测此导电性的发生。或者，可通过使单元的电荷电平确定的驱动强度控制动态保持的感测节点的放电率(例如通过预充电电容器)来动态地执行确定。通过感测达到给定放电电平的时间，确定所存储的电荷电平。在此情况下，指示单元状态的参数是时间。美国专利第6,222,762号中描述了这种途径，所述专利的全文以引用的方式并入本文中。另一替代技术是通过使用频率作为参数来确定存储单元的状态的技术，如美国专利第6,044,019号中描述，所述专利的全文以引用的方式并入本文中。美国专利第5,172,338号中更全面地发展了电流感测途径，所述专利的全文也以引用的方式并入。

以上实例是参照NAND型快闪存储器而提供的。然而，本发明的原理可应用于其它类型的非易失性存储器，包括那些现存的非易失性存储器和那些预期使用正被开发的新技术的非易失性存储器。

已出于说明和描述的目的提供了对本发明实施例的以上描述。不希望其为详尽的或将本发明限于所揭示的精确形式。所属领域的技术人员将了解许多修改和变化。选择并描述实施例是为了最佳地描述本发明的原理及其实际应用，从而使所属领域的其他技术人员能够理解本发明、各种实施例，并作出适于预期特定用途的各种修改。希望本发明的范围由所附权利要求书及其等效物界定。

Claims (59)

1.一种擦除非易失性存储器的方法，其包含：

在用户操作期间擦除一组非易失性存储元件；

执行擦除检验操作以确定所述组非易失性存储元件是否被擦除，所述执行擦除检验操作包括测试在通过所述组非易失性存储元件的第一方向上的导电性；

读取所述组非易失性存储元件的擦除状态，所述读取所述组非易失性存储元件的擦除状态包括测试在通过所述组非易失性存储元件的第二方向上的导电性；和

当所述擦除检验操作确定所述组被擦除且所述读取步骤将所述组读取为被擦除时，验证所述组被擦除。

2.根据权利要求1所述的方法，其中：

所述读取步骤包括同时读取所述组的每个存储元件的擦除状态。

3.根据权利要求2所述的方法，其中同时读取所述复数个存储元件中的每个存储元件包含：

向所述组的每个存储单元的控制栅极施加第一电压；和

确定流过被施加所述第一电压的所述组的第一电流是否高于第一最小电流。

4.根据权利要求3所述的方法，其中：

所述读取步骤在所述第一电流高于所述第一最小电流时将所述组读取为被擦除。

5.根据权利要求3所述的方法，其中：

所述执行擦除检验操作的步骤确定是否在通过所述组的所述第一方向上存在高于第二最小电流的第二电流。

6.根据权利要求5所述的方法，其中：

所述第一最小电流与所述第二最小电流相等。

7.根据权利要求5所述的方法，其中：

所述执行擦除检验操作的步骤通过确定所述组的一部分的电荷是否高于最小电压电平来确定是否存在高于第二最小电流的第二电流。

8.根据权利要求3所述的方法，其中：

所述确定流过所述组的第一电流是否高于所述第一最小电流的步骤包含确定所述组的一部分的电荷是否低于最小电压电平。

9.根据权利要求1所述的方法，其进一步包含：

当所述执行擦除检验操作的步骤确定所述组被擦除且所述读取步骤未将所述组读取为被擦除时，将所述组标记为有缺陷。

10.根据权利要求1所述的方法，其中：

所述执行擦除检验操作的步骤包括向所述组施加第一组偏压条件；且

所述读取步骤包括向所述组施加第二组偏压条件。

11.根据权利要求10所述的方法，其中：

所述执行擦除检验操作的步骤包括确定在施加所述第一组偏压条件时所述组的第一部分的电荷是否高于最小电平；且

所述读取步骤包括确定在施加所述第二组偏压条件时所述组的第二部分的电荷是否低于最大电平。

12.根据权利要求11所述的方法，其中：

所述执行擦除检验操作的步骤在所述第一部分的所述电荷高于所述最小电平时确定所述组被擦除；且

所述读取步骤在所述第二部分的所述电荷低于所述最大电平时将所述至少一个存储元件读取为被擦除。

13.根据权利要求11所述的方法，其中：

所述确定所述组的第一部分的电荷是否高于最小电平的步骤确定在施加所述第一组偏压条件后的时段之后所述电荷是否高于所述最小电平；且

所述确定所述组的第二部分的电荷是否低于最大电平的步骤确定在施加所述第二组偏压条件后的时段之后所述电荷是否低于所述最大电平。

14.根据权利要求11所述的方法，其中：

所述第一部分和所述第二部分是相同的部分。

15.根据权利要求14所述的方法，其中：

所述组是NAND串；

所述NAND串包括源极侧和漏极侧，所述漏极侧耦合到位线；且

所述相同部分是所述漏极侧。

16.根据权利要求15所述的方法，其中：

所述NAND串包括选择栅极；

所述施加所述第一组偏压条件的步骤在所述串被擦除时引起从所述源极侧到所述漏极侧的电流；且

所述施加所述第二组偏压条件的步骤在所述串被擦除且所述选择栅极没有缺陷时引起从所述漏极侧到所述源极侧的电流。

17.根据权利要求16所述的方法，其中：

所述选择栅极耦合到所述串的所述漏极侧。

18.根据权利要求16所述的方法，其中：

所述选择栅极耦合到所述串的所述源极侧。

19.根据权利要求10所述的方法，其中所述施加第一组偏压条件的步骤包括：

向所述组的每个存储元件施加第一电压，所述第一电压足以接通已擦除的存储元件；

在所述组的源极侧施加第二电压；和

在所述组的漏极侧施加第三电压，所述第三电压小于所述第二电压。

20.根据权利要求10所述的方法，其中所述施加第二组偏压条件的步骤包括：

向所述组的每个存储元件施加第一电压，所述第一电压足以接通已擦除的存储元件；

在所述组的源极侧施加第二电压；和

在所述组的漏极侧施加第三电压，所述第三电压大于所述第二电压。

21.根据权利要求20所述的方法，其中：

所述第一电压不足以接通已编程的存储元件。

22.根据权利要求1所述的方法，其中：

所述组是存储元件区块的一部分；且

所述方法进一步包含当所述执行擦除检验操作的步骤确定所述组被擦除且所述读取步骤未将所述至少一个存储元件读取为被擦除时将所述区块标记为有缺陷。

23.根据权利要求1所述的方法，其中：

所述组非易失性存储元件为二进制存储元件。

24.根据权利要求1所述的方法，其中：

所述组非易失性存储元件为多状态存储元件。

25.根据权利要求1所述的方法，其中：

所述组非易失性存储元件为快闪存储元件。

26.根据权利要求1所述的方法，其中：

所述组存储元件是存储元件阵列的一部分；

所述存储元件阵列与主机系统通信；且

所述存储元件阵列可从所述主机系统移除。

27.根据权利要求1所述的方法，其进一步包含：

当所述执行擦除检验操作的步骤确定所述组被擦除且所述读取步骤将所述至少一个存储元件读取为被擦除时启用所述组的编程操作。

28.根据权利要求9所述的方法，其中：

所述将所述组标记为有缺陷的步骤包括将所述组映射到另一组非易失性存储元件。

29.根据权利要求2所述的方法，其中：

所述同时读取每个存储元件的步骤包含执行NAND串读取操作。

30.根据权利要求1所述的方法，其中：

所述组非易失性存储元件是存储器系统的一部分；

所述执行擦除检验操作和读取所述组的步骤是由控制器执行的；且

所述控制器是所述存储器系统的一部分。

31.一种擦除非易失性存储器的方法，其包含：

擦除一组非易失性存储元件；

检验在所述擦除步骤之后所述组是否被擦除，所述检验所述组是否被擦除包括测试在通过所述组的第一方向上的导电性；

读取所述组的擦除状态，其中读取所述组包括通过测试在通过所述组的第二方向上的导电性来同时读取所述组的每个非易失性存储元件的擦除状态；和

当所述检验步骤检验到所述组被擦除且所述读取步骤未将所述组读取为被擦除时确定所述组为有缺陷。

32.根据权利要求31所述的方法，其中同时读取所述复数个存储元件中的每个存储元件包含：

向所述组的每个存储单元的控制栅极施加第一电压；和

确定所述组的一部分的电荷是否低于最小电压电平。

33.根据权利要求32所述的方法，其中：

所述第一电压足以接通已擦除的存储元件。

34.根据权利要求31所述的方法，其中：

所述组是NAND串；

所述NAND串包括源极侧和漏极侧，所述漏极侧耦合到位线；

所述检验步骤包括向所述组施加第一组偏压条件和确定所述漏极侧的电荷是否高于参考电平；且

所述读取步骤包括向所述串施加第二组偏压条件和确定所述漏极侧的电荷是否低于所述参考电平。

35.根据权利要求31所述的方法，其中：

所述组非易失性存储元件为快闪存储元件。

36.根据权利要求35所述的方法，其中：

所述快闪存储元件为多状态快闪存储元件。

37.根据权利要求31所述的方法，其中：

所述组非易失性存储元件是存储器系统的一部分；

所述检验和读取步骤由控制器执行；且

所述控制器是所述存储器系统的一部分。

38.一种存储器系统，其包含：

一组非易失性存储元件，其位于主机系统中；且

与所述组通信的管理电路，所述管理电路促使针对所述组执行擦除操作，所述管理电路执行擦除检验操作以确定所述组是否被擦除且在擦除所述组之后读取所述组的至少一个非易失性存储元件的擦除状态，所述管理电路在所述擦除检验操作确定所述组被擦除且所述至少一个非易失性存储元件被读取为被擦除的时验证所述组被擦除，所述管理电路通过测试在通过所述组的第一方向上的导电性来执行所述擦除检验操作，且通过测试在通过所述组的第二方向上的导电性来读取所述组的所述至少一个非易失性存储元件的所述擦除状态。

39.根据权利要求38所述的存储器系统，其中：

所述组非易失性存储元件串联连接。

40.根据权利要求38所述的存储器系统，其中：

所述组是NAND串。

41.根据权利要求38所述的存储器系统，其中：

所述管理电路同时读取所述组的每个存储元件的擦除状态，其中所述管理电路向所述组的每个存储元件施加第一电压且确定流过施加有所述第一电压的所述组的电流是否高于最小电流以同时读取每个存储元件。

42.根据权利要求38所述的存储器系统，其中：

所述组非易失性存储元件为多状态NAND快闪存储器装置。

43.根据权利要求38所述的存储器系统，其中：

所述存储器系统进一步包含存储元件阵列；

所述组是所述阵列的一部分；且

所述阵列可从所述主机系统移除。

44.根据权利要求38所述的存储器系统，其中：

所述管理电路包括控制器和状态机中的至少一者。

45.根据权利要求38所述的存储器系统，其中：

所述管理电路在所述存储器系统的用户操作期间执行所述擦除检验操作且读取至少一个存储元件。

46.一种存储器系统，其包含：

一组非易失性存储元件；和

与所述组通信的管理电路，所述管理电路促使针对所述组执行擦除操作，所述管理电路在擦除所述组之后检验所述组是否被擦除并读取所述组的擦除状态，所述管理电路通过同时读取所述复数个存储元件中的每个存储元件的擦除状态来读取所述组，当所述组被检验为被擦除且所述存储元件中的至少一者不被读取为被擦除时，所述管理电路将所述组标记为有缺陷。

47.根据权利要求46所述的存储器系统，其中：

所述管理电路通过向每个存储元件的控制栅极施加第一电压且确定流过施加有所述第一电压的所述组的电流是否高于最小电流来同时读取所述组的每个存储元件。

48.根据权利要求46所述的存储器系统，其中：

所述存储器系统进一步包含与主机系统通信的存储元件阵列；

所述组是所述阵列的一部分；且

所述阵列可从所述主机系统移除。

49.根据权利要求46所述的存储器系统，其中：

所述组是NAND串。

50.根据权利要求49所述的存储器系统，其中：

所述组非易失性存储元件为多状态快闪存储器装置。

51.根据权利要求46所述的存储器系统，其中：

所述管理电路包括控制器和状态机中的至少一者。

52.根据权利要求46所述的存储器系统，其中：

所述管理电路在所述存储器系统的用户操作期间检验所述组是否被擦除且读取所述组。

53.一种操作非易失性存储器的方法，其包含：

执行复数个编程操作以将用户数据存储在存储器系统中；和

执行复数个擦除操作以擦除所述用户数据，其中所述擦除操作中的至少一者包括以下步骤：

擦除所述存储器系统中的一组非易失性存储元件，

执行擦除检验操作以确定在所述擦除步骤之后所述组是否被擦除，

读取所述组的至少一个非易失性存储元件的擦除状态，和

当所述执行擦除检验操作的步骤确定所述组被擦除且所述读取步骤将所述至少一个存储元件读取为被擦除时检验所述组被擦除。

54.根据权利要求53所述的方法，其中：

所述读取步骤包括读取所述组的擦除状态，其中读取所述组包括通过向所述组施加一组偏压条件且测试在通过所述组的第一方向上的导电性来同时读取所述组的每个存储元件。

55.根据权利要求54所述的方法，其中：

所述执行擦除检验操作的步骤测试在通过所述组的第二方向上的导电性。

56.根据权利要求53所述的方法，其中：

所述组非易失性存储元件为多状态快闪存储元件。

57.根据权利要求53所述的方法，其中：

所述组是存储元件阵列的一部分；

所述阵列与主机系统通信；且

所述阵列可从所述主机系统移除。

58.根据权利要求53所述的方法，其中：

所述组非易失性存储元件是存储器系统的一部分；

所述执行复数个擦除操作的步骤由控制器执行；且

所述控制器是所述存储器系统的一部分。

59.一种存储器系统，其包含：

用于在用户操作期间擦除所述存储器系统的一组存储元件的构件；

用于在所述擦除之后检验所述组是否被擦除的构件；

用于读取所述组的至少一个非易失性存储元件的擦除状态的构件；和

用于在所述检验步骤检验所述组被擦除且所述读取未将所述至少一个存储元件读取为被擦除时将所述组标记为有缺陷的构件。

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