CN100470837C - 鳍型场效应晶体管结构 - Google Patents

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Abstract

提供了一种鳍型场效应晶体管(fin FET)，其应用了负字线方案。鳍型FET的栅电极应用了掺有n+杂质的电极，并且不执行用于控制阈值电压的沟道掺杂，或者以低浓度执行沟道掺杂，由此显著改善了鳍型FET的特性。半导体衬底以第一导电类型形成，第一导电类型的鳍型有源区从所述半导体衬底的上表面突出并连接到所述半导体衬底。绝缘层形成在所述半导体衬底上，并且栅极绝缘层形成在所述鳍型有源区的上部和侧壁。栅电极形成在所述绝缘层和所述栅极绝缘层上。源极和漏极形成在所述栅电极两侧的鳍型有源区中。

Description

鳍型场效应晶体管结构
本申请要求于2004年2月10日提交的韩国专利申请No.2004-8598的优先权，其全部内容在此引入作为参考。
技术领域
本发明涉及一种半导体存储器件，更具体而言，涉及一种具有鳍型有源区的鳍型场效应晶体管(FET)。
背景技术
由于要实现具有低功耗、高效率和高速特性的半导体存储器件的趋势在继续，所以设计规则不断缩小以将更多半导体存储器件集成到尺寸有所限制的半导体芯片中。特别是，在高度集成的DRAM(动态随机存取存储器)器件中，设计规则可为100nm，距栅极的间距逐渐缩小，产生了短沟道效应并增大了构成存储单元的晶体管的沟道掺杂浓度。当晶体管的沟道掺杂浓度增大到离子1013atoms/cm3的量级时，电容的存储节点下部的结泄漏电流会增大，减弱了刷新特性。
为了解决这些问题，已通过在半导体衬底上形成鳍型有源区、然后在鳍型有源区上形成栅电极而制造了鳍型FET。鳍型FET可使用其中在半导体衬底的下部形成层间绝缘层的SOI(绝缘体上覆硅)硅衬底，或者使用体硅衬底(bulk silicon substrate)。在题为“SEMICONDUCTOR DEVICEHAVING MIS FIELD EFFECT TRANSISTORS OR THREE-DIMENSIONALSTRUCTURE”的美国专利No.6525403中公开了一种应用SOI硅衬底的鳍型FET。在题为“FIN FET DEVICES FROM BULK SEMICONDUCTOR ANDMETHOD FOR FORMING”的美国专利No.6642090中公开了一种在体硅衬底上形成鳍型FET的方法。
以上所述类型的鳍型FET可使用突出部分(projected-portion)的整个面作为沟道。因此，沟道长度足够防止或充分降低了短沟道效应并且改善了晶体管的摆动特性。然而，当鳍型有源区小于100nm时，与平面型晶体管或凹进型晶体管相比，很难控制阈值电压。此外，在鳍型FET的关断状态产生泄漏电流，并且与平面型晶体管或凹进型晶体管相比，没有显著改善栅极感应漏极泄漏(GIDL)和结泄漏电流。
本发明的实施例致力于常规技术的这些和其他缺点。
发明内容
本发明的示例性实施例提供了一种使用体硅衬底或SOI硅衬底的鳍型FET结构，其中通过使用负字线方案，在鳍型FET的关断状态下向栅电极施加负偏压，由此基本减小或防止沟道中的泄漏电流并维持沟道的关断状态。该结构通过使用具有n+杂质掺杂电极的栅电极提高了鳍型FET的阈值电压，而没有执行用于控制阈值电压的沟道掺杂或者执行低浓度的沟道掺杂，由此改善了晶体管的摆动特性和刷新特性。该结构还充分降低了存储节点和衬底之间的结泄漏电流以及栅极感应漏极泄漏(GIDL)，提高了晶体管的特性。
附图说明
通过参考附图的以下描述，本发明示例性实施例的以上和其他特征将变得显而易见。
图1是根据本发明某些实施例的鳍型FET的透视图；
图2是适用于图1的鳍型FET的示例性电压控制器的电路图；
图3、4和5是顺序解释用于形成图1的鳍型FET的一些示例性工序的透视图；
图6是根据本发明一些其他实施例的鳍型FET的透视图；
图7、8和9是顺序解释用于形成图6的鳍型FET的示例性工序的透视图；
图10是说明用于常规鳍型FET、平面型晶体管和凹进型晶体管的阈值电压(Vth)和体偏压(VBB)之间相互关系的图线；
图11是说明在鳍型FET和平面型晶体管中的漏极引入的势垒降低(DIBL)效应的图线；
图12是说明常规平面型晶体管、常规凹进型晶体管、常规鳍型FET和根据本发明某些实施例的鳍型FET的跨导(Gm)和栅极电压(V)之间相互关系的图线；
图13是说明常规平面型晶体管、常规凹进型晶体管、常规鳍型FET和根据本发明示例性实施例的鳍型FET的GIDL和结泄漏电流之间相互关系的图线；
图14是说明根据本发明一示例性实施例的鳍型FET的刷新特性的图线。
具体实施方式
现将参照附图更加充分、详细地描述本发明的示范性实施例。本发明可以以多种不同方式实施而不应解释为仅限于在此阐述的示例性实施例。此外，提供这些实施例是为了使本公开彻底而全面，并将本发明的构思告知本领域技术人员。
图1是根据本发明某些实施例的鳍型FET的透视图。图2是适用于图1的鳍型FET的示例性电压控制器的电路图。现将相对于在本发明的鳍型FET用作单元阵列晶体管时DRAM单元的写操作来描述该电压控制器。
参照图1和2，提供第一导电类型的半导体衬底100，第一导电类型的鳍型有源区108从半导体衬底的上表面延伸。绝缘层102、104和106形成在半导体衬底上，栅极绝缘层110形成在鳍型有源区的上部和侧壁上。栅电极112形成在绝缘层106和栅极绝缘层110上。在第一操作状态将第一电压施加到栅电极112并在第二操作状态将第二电压施加到栅电极112。此外，在栅电极两侧鳍型有源区108中形成源极区和漏极区。
半导体衬底100可以是体硅衬底。例如，衬底100可以是p型体硅衬底。鳍型有源区108连接到半导体衬底，并且由与半导体衬底相同的导电类型形成。也就是说，鳍型有源区108和半导体衬底可以均为第一导电类型。鳍型有源区108由器件隔离膜106界定并具有自器件隔离膜106的预定高度的台阶覆盖，该隔离膜通过器件隔离工艺、如浅沟槽隔离(STI)工艺等形成。鳍型有源区108形成为从半导体衬底表面的指定区域突起的形状。鳍型有源区108可形成为距氧化层上表面的例如约80nm至约150nm的高度(h)。鳍型有源区的宽度(w)可以小于例如100nm。鳍型有源区上部边缘部分的电场强度得到改善，防止了沟道的穿通，并且可将鳍型有源区108的上部边缘变圆，以在鳍型有源区上均匀地形成栅极绝缘层。
绝缘层106可以是界定鳍型有源区108和非有源区的器件隔离膜106，并且可顺序形成氧化层102和氮化物层104以围绕器件隔离膜106的侧壁和下部。可将绝缘层的下角变圆以防止由最初形成沟道(first formedchannel)引起的开启效应。
栅电极112可由掺杂有n+杂质的多晶硅材料形成，或者它可由功函数高于掺有n+杂质的多晶硅的金属材料形成。功函数定义为当电子从材料的晶格结构释放时消耗的能量，并且表示了费米能级完全被电子填充时的最大能级与外部势能之间的差
Figure C200510008233D0007160831QIETU
。栅电极112可以通过n+型杂质如磷(P)或砷(As)等的离子注入形成，并且可通过控制n+杂质的离子注入浓度形成具有预定能级的功函数。例如，通过向多晶硅掺杂具有预定浓度的n+杂质，栅电极112可形成为具有约4.1eV的功函数。栅电极112也可由功函数高于掺有n+杂质的多晶硅的金属形成，如Ti、Ta等。
常规技术已提供了通过使用掺有p+杂质并具有5.2eV的功函数的多晶硅作为栅电极来增大阈值电压的方法。然而，使用这种常规方法不可能实现用于鳍型结构的均匀的p型掺杂，并且掺杂于栅电极上的p型杂质会很容易侵入栅极氧化层，由此引起栅极氧化层的劣化。
然而，当栅电极由根据本发明实施例的掺有n+杂质的多晶硅形成时，掺杂于栅电极上的n型杂质不能够很容易地侵入栅极氧化层，这就防止了栅极氧化层的特性劣化。
在根据本发明实施例的负字线(NWL)方案中，在鳍型FET的关断状态下，将负偏压VBB施加到栅电极112。在鳍型FET的开启状态下，将第一电压VPP施加到栅电极以开启鳍型FET的沟道，并且在鳍型FET的关断状态下，将第二电压VBB施加到栅电极112以将鳍型FET的沟道维持在关断状态。第一电压VPP是提供给栅极以开启鳍型FET的沟道的驱动电压，第二电压VBB是将鳍型FET的沟道维持在关断状态的负偏压。负偏压VBB具有低于接地电压电平的电压电平，并且从与栅电极电连接的电压控制器120提供驱动电压VPP和负偏压VBB。将参照图2详细描述电压控制器120。
通常，为了形成能够控制鳍型有源区的阈值电压的阈值电压控制区域，常常执行p型沟道掺杂。另一方面，根据本发明的某些实施例，当使用掺有n+杂质的栅电极并使用负字线NWL方案时，用于控制阈值电压的附加沟道掺杂是不必要的。因此，在本发明的一示例性实施例中，无需为了控制阈值电压而执行沟道掺杂。即使执行沟道掺杂，也离子注入低浓度p型杂质，使得阈值电压控制区域的浓度低于1.0×1018cm-3。
平面和凹进型晶体管的体偏压将沟道维持在关断状态，由此改善了晶体管的性能而同时增大了存储节点的结泄漏电流。然而，在根据本发明一示例性实施例的鳍型FET中，使用负字线NWL方案以防止泄漏电流并且也用于在鳍型FET的关断状态下维持沟道的关断状态。而且，使用掺有n+杂质的栅电极，并且未执行用于控制阈值电压的沟道掺杂或者以较低浓度执行沟道掺杂，由此在反向偏压(back bias)为0的状态下增大鳍型FET的阈值电压，并改善晶体管的摆动和刷新特性。此外，存储节点下部的衬底浓度变小，使得存储节点与衬底之间的结泄漏电流降低并且充分降低了栅极感应漏极泄漏(GIDL)。
通过离子注入n型杂质、如磷(P)或砷(As)等，在栅电极两侧、鳍型有源区中形成源极/漏极区。源极/漏极区可具有LDD(Lightly Doped Drain，轻掺杂漏极)结构，该结构具有高浓度的n+型源极/漏极区和低浓度的n+型源极/漏极区。
参照图2，电压控制器120包括一个反相器114、一个PMOS晶体管116和一个NMOS晶体管118。PMOS晶体管116的一端连接到第一电源VPP，另一端与NMOS晶体管118的一端和输出端VO共同连接，并且PMOS晶体管116的栅极连接到反相器114。NMOS晶体管118的另一端连接到第二电源VBB，并且NMOS晶体管的栅极连接到反相器114。反相器114将输入的字线选择信号反相并将其提供给PMOS和NMOS晶体管116和118的栅极。输出端VO连接到图1的栅电极112。
当起动字线选择信号WLS以执行DRAM存储单元的写操作时，反相器114输出“L”信号以开启PMOS晶体管116并选择鳍型FET，然后将第一电源VPP提供给选取的鳍型FET的栅极，由此开启沟道并存储数据。在写操作之后，当截至字线选择信号WLS时，反相器114输出“H”信号以开启NMOS晶体管118并选择鳍型FET，然后将第二电源VBB提供给选取的鳍型FET的栅极，由此关断沟道。也就是说，在鳍型FET的开启状态下，数据被累积并存储于存储节点，接着在鳍型FET的关断状态，施加由电压控制器提供的负偏压从而充分降低或避免泄漏电流，由此维持鳍型FET的关断状态。提供图2的电压控制器120仅作为一个示例性实施例，以便详细描述本发明，于是可通过能够在鳍型FET的关断状态下提供负偏压的各种电路形成本发明的配置。
图3、4和5是顺序解释用于形成图1的鳍型FET的一些示例性工序的透视图。
参照图3，在p型体硅衬底100之内形成界定非有源区和鳍型有源区的器件隔离膜106。通过光刻工艺在衬底100中形成具有预定深度的沟槽，然后在沟槽内部依次累积氧化层102和氮化物层104。氧化层102用于修复在沟槽蚀刻工艺期间产生的等离子体损伤，氧化由损伤产生的缺陷部分，并减少缺陷。可通过使用热氧化中的干式氧化来形成氧化层102，所述热氧化应用在相对高的温度下流入的O2气。
当沟槽侧壁被器件隔离工艺之后发生的附加热氧化所氧化从而使其体积增大时，氮化物层104用于切断氧化以防止衬底缺陷，并且防止在沟槽下角部分的氧源的反应操作所造成的适配缺陷(fitting defect)。可通过如低压化学气相淀积(LPCVD)、溅射方法或原子层淀积(ALD)等的淀积方法形成氮化物层106。氮化物层106可由具有高密度的Al2O3或BN(氮化硼)形成以便形成保护层。在累积氧化层102和氮化物层106之前，可在沟槽内部执行各向同性蚀刻工艺，例如化学干式蚀刻(CDE)或湿式蚀刻工艺，从而将沟槽的角部变圆以防止沟道最初形成和开启时的问题。
接下来，形成场氧化层以填充沟槽，然后在场氧化层上执行平坦化工艺、如化学机械抛光(CMP)等，从而使场氧化层平坦化，由此形成界定有源区和非有源区的器件隔离膜106。器件隔离膜或场氧化层106可形成为约2500埃至3000埃的深度，可由来自SOG、USG、BPSG、PSG、PE-TEOS和液态氧化层材料所构成的氧化层组中的任何一种形成，或者可以由包含该氧化层组中的两个或更多氧化层的多层形成。器件隔离膜106可通过使用CVD、LPCVD或等离子体化学气相淀积(PE CVD)等来形成，也可通过使用具有高淀积速度和显著填充力的高密度等离子体化学气相淀积(HDP CVD)来形成。
参照图4，执行光刻工艺以去除预定深度的器件隔离膜106，然后依次去除暴露的氮化物层104和暴露的氧化层102。结果，在器件隔离膜之间形成了鳍型有源区108，其从衬底的上部表面突出并被器件隔离膜围绕，且具有距器件隔离膜上表面指定高度的台阶覆盖。鳍型有源区108的高度(h)可形成为距氧化层的上表面例如约80nm至150nm的深度，鳍型有源区的宽度(w)可以形成为小于例如100nm的宽度。而且，可将鳍型有源区108的上部边缘变圆，以改善鳍型有源区上部边缘部分的电场强度，防止沟道的穿通，并在鳍型有源区的上部均匀地形成栅极绝缘层。通过使用H3PO4的湿式蚀刻去除氮化物层106并通过使用HF的湿式蚀刻去除氧化层104。
根据本发明某些实施例，用于控制阈值电压的附加沟道掺杂是不必要的，因而不被执行。根据本发明的其他实施例，即使执行沟道掺杂，以低浓度离子注入p型杂质使得阈值电压控制区域的浓度小于1.0×1018cm-3。因此，可充分降低鳍型FET的GIDL和存储节点的结泄漏电流。
参照图5，在鳍型有源区108的上部和侧壁形成栅极绝缘层110，然后形成由掺有n+杂质的多晶硅材料制成的栅电极112。栅极绝缘层110由氧化层材料形成，并且可通过热氧化壁凹的底表面或者通过如CVD、溅射等的淀积方法形成。通过在包括栅极绝缘层和器件隔离膜的衬底上淀积多晶硅层，然后通过多晶硅层的光刻和蚀刻工艺构图栅极叠层，来获得栅电极112。通过向多晶硅中离子注入约1016至1018atoms/cm2离子浓度的n+杂质，如磷(P)、砷(As)等，可得到栅电极112。可选择地，可由功函数高于掺有n+杂质的多晶硅的金属材料形成栅电极112，如Ti、Ta等。然后，在栅电极上形成盖层(capping layer)并可在盖层的侧壁上进一步形成栅极间隙壁。
接下来，通过使用栅极叠层或栅极间隙壁作为离子注入掩模，离子注入n型杂质，如P、As等，从而在栅电极112两侧、鳍型有源区108中形成源极/漏极区。在源极/漏极区中，以低能量离子注入与形成高浓度的n+型源极/漏极区相比具有相对低的浓度的n型杂质，由此首先形成低浓度的n型源极/漏极区，然后在低浓度的n型源极/漏极区的部分上形成浓度高于所述低浓度的n+型源极/漏极区。由此，获得LDD结构。
图6是根据本发明一些其他实施例的鳍型FET的透视图。
在图6中，鳍型FET包括第一导电类型的底部衬底200、形成在底部衬底上的绝缘层202、具有从绝缘层202上表面突出的形状的鳍型有源区206、形成在鳍型有源区的上部和侧壁的栅极绝缘层208、栅电极210以及形成在栅电极两侧上鳍型有源区206中的源极区和漏极区(未示出)，其中栅电极210形成在绝缘层202和栅极绝缘层208上，并且在第一操作状态下向栅电极210施加第一电压在第二操作状态下向栅电极210施加第二电压。
通过在SOI硅衬底的顶部执行光刻和蚀刻工艺，鳍型有源区206具有距绝缘层202指定高度的台阶覆盖，并具有从绝缘层的预定上表面部分突出的形状。鳍型有源区206可形成为自绝缘层202上表面例如约80nm至约150nm的高度(h)。鳍型有源区206的宽度(w)可以小于例如100nm。鳍型有源区上部边缘部分的电场强度得到改善，防止了沟道的穿通，并且鳍型有源区的上部边缘可经过圆化处理，从而在鳍型有源区上均匀地形成栅极绝缘层。
栅电极210由掺杂有n+杂质的多晶硅材料形成，或者栅电极210可由功函数高于掺有n+杂质的多晶硅的金属形成。例如，栅电极210可由功函数高于掺有n+杂质的多晶硅的金属形成，如Ti、Ta等。
在负字线(NWL)方案中，将负偏压VBB施加到在鳍型FET关断状态下的栅电极210。然后，在鳍型FET的开启状态下，将第一电压VPP施加到栅电极以开启鳍型FET的沟道，并在鳍型FET的关断状态下，将第二电压VBB施加到栅电极210以将鳍型FET的沟道维持在关断状态。第一电压VPP是提供给栅极以开启鳍型FET的沟道的驱动电压，第二电压VBB是将鳍型FET的沟道维持在关断状态的负偏压。负偏压VBB具有低于接地电压电平的电压电平，并且从与栅电极210电连接的电压控制器220提供驱动电压VPP和负偏压VBB。电压控制器220的配置和操作与图2的电压控制器类似或者相同，因此，在此不再重复过度重复性的描述。
源极/漏极区形成在栅电极210两侧上鳍型有源区208中，并通过离子注入n型杂质如P、As等形成。源极/漏极区可具有LDD结构，该LDD结构具有高浓度的n+型源极/漏极区和低浓度的n+型源极/漏极区。
图7、8和9是顺序解释用于形成图6的鳍型FET的示例性工序的透视图。
在图7中，SOI硅衬底包括底部衬底200、绝缘层202和顶部衬底204。在底部衬底200上形成氧化层材料的层间绝缘层202，并且在层间绝缘层上形成顶部衬底204。
在图8中，通过在SOI硅衬底上执行光刻工艺，形成界定有源区和非有源区的光致抗蚀剂图案(未示出)，并通过使用光致抗蚀剂图案作为蚀刻掩模蚀刻顶部衬底204，直至暴露绝缘层202，由此形成鳍型有源区206。也就是说，鳍型有源区206被绝缘层202围绕并具有突出的形状，该突出的形状具有距绝缘层202的上表面预定高度的台阶覆盖。鳍型有源区206可形成为例如约80nm至约150nm的自绝缘层上表面的高度(h)。鳍型有源区的宽度(w)可以小于例如100nm。鳍型有源区上部边缘部分的电场强度得到改善，防止了沟道的穿通，并且可将鳍型有源区的上部边缘变圆，从而在鳍型有源区206的上部均匀地形成栅极绝缘层。
接下来，参照图9，在鳍型有源区206的上部和侧壁形成栅极绝缘层208，然后形成掺有n+杂质的多晶硅材料的栅电极210。栅极绝缘层208由氧化层材料形成，并且可通过热氧化壁凹的底表面或者通过如CVD、溅射等的淀积方法形成。通过在包括栅极绝缘层208和绝缘层202的衬底上完全形成多晶硅，然后通过光刻和蚀刻工艺构图栅极叠层，来获得栅电极210。可通过向多晶硅中离子注入n+杂质，如磷(P)、砷(As)等，来得到栅电极210。而且，可由功函数高于掺有n+杂质的多晶硅的金属形成栅电极210，如Ti或Ta等。然后，在栅电极210上形成盖层并可在盖层和栅电极的侧壁上进一步形成栅极间隙壁。
接下来，通过使用栅极叠层或栅极间隙壁作为离子注入掩模，离子注入n型杂质，如P、As等，以在栅电极的两侧鳍型有源区206中形成源极/漏极区，由此导致形成根据本发明示例性实施例的鳍型FET。在源极/漏极区中，以低能量离子注入与形成n+型源极/漏极区相比具有相对低的浓度的n型杂质，由此首先形成低浓度的n-型源极/漏极区，然后在低浓度的n-型源极/漏极区的部分上形成浓度高于所述低浓度的n+型源极/漏极区。由此，可以获得LDD结构。
图10是说明用于鳍型FET(实线1)、平面型晶体管(虚线2)和凹进型晶体管(点划线3)的阈值电压(Vth)移动和体偏压(VBB)之间相互关系的图线。图线的横轴表示体偏压VBB，图线的纵轴表示阈值电压的移动。
如图10所示，当施加的偏压从0V至-3V(绝对值为3V)迅速变化时，鳍型FET中阈值电压的变化1较小，同时，在平面和凹进型晶体管中的阈值电压的变化2和3较为迅速。因此，与平面和凹进型晶体管相比，鳍型FET对于偏压的依赖性较低。如图10的曲线所示，即使在鳍型FET的关断状态下施加具有指定电平的负偏压时，该晶体管的性能仅有小变化。
在本段之后出现的等式1和2，说明了鳍型FET的阈值电压由鳍型有源区的宽度决定而与鳍型有源区中的沟道掺杂无关。参考等式1，Vth表示阈值电压，ΦMS表示栅极与硅衬底之间的功函数差，ΦF是费米能级，Cox是位于栅极和硅衬底之间的氧化层的单位面积电容，Qd是耗尽电容。在等式2中，Nch表示沟道的电子密度，Tsi是沟道的宽度，也就是鳍型有源区的宽度。
【等式1】
Vth = Φ MS + 2 Φ F + Qd Cox
【等式2】
Qd = qNch × Tsi 2
在等式1和2中，由于鳍型有源区的宽度Tsi变小，阈值电压集中于0V至-0.25V。也就是说，与具有相同沟道掺杂的平面型晶体管相比，鳍型FET的阈值电压Vth显著降低。现将参考图11的图线更详细地描述鳍型FET的特性。
图11是说明在鳍型FET和平面型晶体管中的漏极引入的势垒降低(DIBL)效应的图线。该图线的横轴以伏特表示阈值电压Vth，纵轴以安培表示漏极电流Id。图11表示了对于一示例性鳍型FET的仿真结果(曲线1)，其鳍型有源区的宽度为80nm，栅极长度为90nm，鳍型有源区的高度为100nm。图11还表示了对于具有90nm的栅极长度的示例性平面型晶体管的仿真结果(曲线2)，其中各个漏极电压是0.1/0.5V并且偏压为-0.7V。
如图11所示，与具有相同沟道掺杂的平面型晶体管2的阈值电压相比，鳍型FET 1的阈值电压相对较低。为了增大鳍型FET的阈值电压，提供了使用掺有p+杂质的栅电极的常规技术，然而对于鳍型结构，已证明不可能均匀地掺杂p型杂质，并且掺杂在栅电极上的p型杂质很容易侵入栅极氧化层，引起栅极氧化层的劣化。同时，根据本发明的一示例性实施例，鳍型FET应用了掺有n+杂质的多晶硅材料的栅电极，并且无需为控制阈值电压而进行沟道掺杂。可选择地，可以以低浓度执行沟道掺杂，由此增大鳍型FET的阈值电压。而且，栅电极可由功函数高于掺有n+杂质的多晶硅的金属材料形成，如Ti、Ta等，由此增大鳍型FET的阈值电压。
图12是说明常规平面型晶体管(曲线2)、常规凹进型晶体管(曲线3)、常规鳍型FET(曲线4)和根据本发明某些实施例的鳍型FET(曲线1)的互导(Gm)和栅极电压(V)之间相互关系的图线。该图线的横轴表示阈值电压Vth，纵轴表示互导(Gm)。根据本发明一示例性实施例，鳍型FET形成在体硅衬底上，并且该图线提供了在鳍型有源区的宽度为80nm、栅极长度为90nm并且鳍型有源区的高度为100nm的确定条件下的鳍型FET的以及在栅极长度为90nm、每个漏极电压为0.1V且偏压为-0.7V的确定条件下的平面和凹进型晶体管的仿真结果。
如图12所示，与基于常规技术的平面型晶体管2、凹进型晶体管3和鳍型FET 4相比，根据本发明一实施例的鳍型FET 1具有显著改善的互导。
图13是说明常规平面型晶体管(曲线2)、常规凹进型晶体管(曲线3)、常规鳍型FET(曲线4)和根据本发明一示例性实施例的鳍型FET(曲线1)的GIDL和结泄漏电流之间相互关系的图线。该图线的横轴表示阈值电压Vth，纵轴表示漏极电流Id。该图线的仿真条件与图12的条件相同。
如图13所示，与常规平面型晶体管2、常规凹进型晶体管3和常规鳍型FET 4相比，根据本发明一实施例的鳍型FET 1具有显著降低的GIDL和结泄漏电流。
图14是说明根据本发明一示例性实施例的鳍型FET的刷新特性的图线。该图线的横轴表示负字线(NWL)电势，纵轴表示故障位的数目。刷新特性被设置为当根据本发明实施例的鳍型FET用作DRAM的单元阵列晶体管时的DRAM的刷新特性。如图14所示，相对来说，由于施加到鳍型FET的栅电极上的负偏压在幅度上变大，动态和静态故障位的数目减少。在图14中，曲线5、6和7表示当负偏压分别为-0.2V、-0.4V和-0.6V时就动态故障位而言的刷新特性。曲线8、9、10表示当负偏压分别为-0.2V、-0.4V和-0.6V时就静态故障位而言的刷新特性。
根据本发明一示例性实施例，使用负字线(NWL)方案从而将负偏压施加到在鳍型FET的关断状态下的栅电极，由此显著降低或防止沟道的泄漏电流同时保持沟道的关断状态。此外，鳍型FET的栅电极应用了掺有n+杂质的电极，并且不执行用于控制阈值电压的沟道掺杂，或者以低浓度执行沟道掺杂，由此增大了阈值电压并改善了晶体管的摆动和刷新特性。此外，降低了存储节点和衬底之间的结泄漏电流，并显著降低了GIDL，改善了晶体管的特性。
如上所述，根据本发明一示例性实施例，使用体硅衬底和SOI硅衬底的鳍型FET结构应用了负字线(NWL)方案，由此显著降低或防止了沟道的泄漏电流从而维持沟道的关断状态。
此外，鳍型FET的栅电极应用了掺有n+杂质的电极，并且不执行用于控制阈值电压的沟道掺杂，或者以低浓度执行沟道掺杂，由此增大了阈值电压并改善了晶体管的摆动和刷新特性。
另外，能够显著降低存储节点和衬底之间的结泄漏电流以及GIDL，由此改善了晶体管的特性。
本发明的实施例可以以多种方式实施。以下所述为示例性的，而不是对这些实施例中一些实施例的限制性说明。
本发明的一实施例提供了一种鳍型FET结构，该结构包括：第一导电类型的半导体衬底；从所述半导体衬底的上表面突出的第一导电类型的鳍型有源区，该鳍型有源区连接到所述半导体衬底；形成在所述半导体衬底上的绝缘层；形成在所述鳍型有源区的上部和侧壁的栅极绝缘层；形成在所述绝缘层和所述栅极绝缘层上的栅电极，并且在第一操作状态向所述栅电极施加第一电压，在第二操作状态向所述栅电极施加第二操作电压；以及形成在所述栅电极两侧的所述鳍型有源区中的源极和漏极。
本发明的另一实施例提供了一种鳍型FET结构，该结构包括：底部衬底；形成在该底部衬底上的绝缘层；具有从所述绝缘层的上表面突出的形状的鳍型有源区；形成在所述鳍型有源区的上部和侧壁的栅极绝缘层；形成在所述绝缘层和所述栅极绝缘层上的栅电极，并且在第一操作状态向所述栅电极施加第一电压，在第二操作状态向所述栅电极施加第二操作电压；以及形成在所述栅电极两侧的所述鳍型有源区中的源极和漏极。
对本领域技术人员显而易见的是可在不偏离本发明的精神和范围的前提下对本发明修改和变化。例如，鳍型FET可通过使用相反导电类型的衬底和杂质来形成，可构建连接到电容的多个鳍型FET以形成存储单元。因此，本发明意于覆盖任何这类对本发明的修改和变化，只要它们落入所附权利要求及其等同物的范围内。

Claims (15)

1.一种鳍型场效应晶体管结构，包括：
第一导电类型的半导体衬底；
第一导电类型的鳍型有源区，所述鳍型有源区从所述半导体衬底的上表面突出并且连接到所述半导体衬底；
形成在所述半导体衬底上的绝缘层；
形成在所述鳍型有源区的上部和侧壁的栅极绝缘层；
设置在所述绝缘层和所述栅极绝缘层上的栅电极，其构造为接收开启状态下的第一电压和关断状态下的第二电压；
形成在所述栅电极的两侧、所述鳍型有源区中的源极区和漏极区；以及
电压控制器，其构造为当起动字线选择信号时产生并提供所述第一电压从而开启所述鳍型场效应晶体管的沟道，当截止所述字线选择信号时产生并提供所述第二电压从而将所述鳍型场效应晶体管的沟道维持在关断状态，其中所述第二电压是负偏压。
2.根据权利要求1所述的结构，其中所述栅电极包括掺杂有第二导电杂质的多晶硅材料。
3.根据权利要求1所述的结构，其中所述栅电极包括功函数高于掺杂有第二导电杂质的多晶硅材料的金属材料。
4.根据权利要求1所述的结构，其中所述第二电压的电平低于接地电压。
5.根据权利要求1所述的结构，还包括在所述鳍型有源区的下部的、构造为控制栅极的阈值电压的阈值电压控制区域。
6.根据权利要求5所述的结构，其中所述阈值电压控制区域包括被离子注入的1.0×1018cm-3以下浓度的第一导电杂质。
7.根据权利要求1所述的结构，其中所述半导体衬底是体硅衬底。
8.根据权利要求1所述的结构，其中所述鳍型有源区形成为距所述绝缘层的上表面80nm至150nm的高度。
9.根据权利要求1所述的结构，其中所述鳍型有源区的宽度小于100nm。
10.一种鳍型场效应晶体管结构，包括：
底部衬底；
设置在所述底部衬底上的绝缘层；
设置在一鳍型有源区的上部和侧壁的栅极绝缘层，所述鳍型有源区具有第一导电类型并且从所述绝缘层的上表面突出；
设置在所述绝缘层和所述栅极绝缘层上的栅电极，所述栅电极构造为接收在开启状态期间施加的第一电压以及在关断状态期间施加的第二电压；
形成在所述栅电极的两侧、所述鳍型有源区中的源极区和漏极区；以及
电压控制器，其构造为当起动字线选择信号时产生并提供所述第一电压从而开启所述鳍型场效应晶体管的沟道，当截止所述字线选择信号时产生并提供所述第二电压从而将所述鳍型场效应晶体管的沟道维持在关断状态，其中所述第二电压是负偏压。
11.根据权利要求10所述的结构，其中所述栅电极包括掺杂有第二导电杂质的多晶硅材料。
12.根据权利要求10所述的结构，其中所述栅电极包括功函数高于掺杂有第二导电杂质的多晶硅材料的金属材料。
13.根据权利要求10所述的结构，其中所述第二电压的电平低于接地电压。
14.根据权利要求10所述的结构，其中所述鳍型有源区形成为距所述绝缘层的上表面80nm至150nm的高度。
15.根据权利要求10所述的结构，其中所述鳍型有源区的宽度小于100nm。
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