JP5714831B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造技術に関し、特に、フィン（ＦＩＮ）状の半導体部により構成されるＦＩＮ型トランジスタを有する半導体装置の製造に適用して有効な技術に関するものである。
半導体装置を構成する集積回路の高集積化を進めるために、トランジスタの微細化が行われている。しかしながら、従来のプレーナ型トランジスタは物理限界に直面しており、トランジスタの微細化を行うには、プレーナ型以外の新規トランジスタ構造の開発が必要であった。
新規に開発されたトランジスタ構造の中の１つに、例えば縦型構造のＦＩＮ型トランジスタがある。このＦＩＮ型トランジスタは、一般にバルクシリコンウェハやＳＯＩ（Silicon on Insulator）ウェハに形成される。バルクシリコンウェハに形成されるＦＩＮ型トランジスタは、低コストで形成できる利点がある。また、ＳＯＩウェハに形成されるＦＩＮ型トランジスタは、高集積化に有利であり、さらに、短チャネル効果を抑制できる利点がある。このような縦型構造のＦＩＮ型トランジスタは、例えば特開２００５−２９４７８９号公報（特許文献１）および特開２００７−３５９５７号公報（特許文献２）に開示されている。
いずれにおいても、プレーナ型トランジスタと同様に、ＦＩＮ状の半導体部における不純物濃度プロファイルがトランジスタ特性を支配することから、その不純物濃度プロファイルを最適化することが重要となる。例えばY. Sasaki, K. Okashita, K. Nakamoto, T. Kitaoka, B. Mizuno, and M. Ogura, IEDM Tech. Dig., pp. 917-920 (2008)（非特許文献１）および布施玄秀、「イオン注入装置」、電子材料、２００９年１２月号別冊、ｐ．６７−７３（非特許文献２）には、ＦＩＮ状の半導体部に均一に不純物を導入するドーピング方法が記載されている。
特開２００５−２９４７８９号公報 特開２００７−３５９５７号公報
Y. Sasaki, K. Okashita, K. Nakamoto, T. Kitaoka, B. Mizuno, and M. Ogura, IEDM Tech. Dig., p. 917-920 (2008) 布施玄秀、「イオン注入装置」、電子材料、２００９年１２月号別冊、ｐ．６７−７３
ＦＩＮ型トランジスタのＦＩＮ状の半導体部に、イオン注入法を用いてソース領域およびドレイン領域を形成する場合は、斜めから不純物イオンを打ち込む必要がある。しかし、イオン注入法では、ＦＩＮ状の半導体部の上面および側面に均一に不純物イオンを打ち込むことが難しい。例えばＦＩＮ状の半導体部の一方の側面に、一方の側面に向かって不純物イオンを斜めに打ち込んだ後、ＦＩＮ状の半導体部の他方の側面に、他方の側面に向かって不純物イオンを斜めに打ち込むと、ＦＩＮ状の半導体部の上面に注入される不純物イオンの量と、一方の側面または他方の側面に注入される不純物イオンの量との比は２：１となる。そのため、ＦＩＮ状の半導体部の上面の不純物濃度が側面の不純物濃度よりも高濃度となってしまう。その結果、ＦＩＮ状の半導体部の上面の不純物濃度がＦＩＮ型トランジスタのしきい値電圧を律則して、所望するしきい値電圧が得られないという問題が生じている。
本願発明では、ＦＩＮ状の半導体部の上面の不純物濃度と側面の不純物濃度との比を２：１から１：１に近づけることのできる技術を開示する。ＦＩＮ状の半導体部の上面と側面とに同程度の注入量の不純物イオンを打ち込むことにより、例えばＦＩＮ型トランジスタのしきい値電圧のばらつきを小さくすることができる。また、しきい値電圧の設定範囲を拡大できることから、プレーナ型トランジスタに近いゲート電圧制御によるスイッチングがＦＩＮ型トランジスタにおいて可能となる。
本発明の目的は、ＦＩＮ状の半導体部により構成されるＦＩＮ型トランジスタを有する半導体装置において、ＦＩＮ状の半導体部の上面の不純物濃度と側面の不純物濃度との差を小さくすることにより、ＦＩＮ型トランジスタの特性ばらつきを抑えて、信頼性を向上させることのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
この実施の形態は、ＦＩＮ型トランジスタを有する半導体装置の製造方法であって、第１方向に沿って延びる、上面、一方の側面、および他方の側面を有するＦＩＮ状の半導体部と、ＦＩＮ状の半導体部の上面にパッド絶縁膜とを形成する工程と、ＦＩＮ状の半導体部の一方の側面および他方の側面にゲート絶縁膜を形成する工程と、パッド絶縁膜およびゲート絶縁膜を介して、第１方向と直交する第２方向に延びるゲート電極をＦＩＮ状の半導体部の一部を跨いで形成する工程と、パッド絶縁膜を上面に有し、ゲート電極が形成されていないＦＩＮ状の半導体部の一方の側面に、法線方向に対して第１注入角度を有する方向から、１０個以上の不純物原子により構成されたクラスタ固体をイオン材料とし、これをオーブンによって気化したものをイオン化して、注入する工程と、パッド絶縁膜を上面に有し、ゲート電極が形成されていないＦＩＮ状の半導体部の他方の側面に、法線方向に対して第２注入角度を有する方向から、１０個以上の不純物原子により構成されたクラスタ固体をイオン材料とし、これをオーブンによって気化したものをイオン化して、注入する工程と、ＦＩＮ状の半導体部に注入されたボロンを活性化させて、ゲート電極の両側のＦＩＮ状の半導体部にソース領域およびドレイン領域の一部を構成する拡散領域を形成する工程と、を含むものである。
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
ＦＩＮ状の半導体部により構成されるＦＩＮ型トランジスタを有する半導体装置において、ＦＩＮ状の半導体部の上面の不純物濃度と側面の不純物濃度との差を小さくすることにより、ＦＩＮ型トランジスタの特性ばらつきを抑えて、信頼性を向上させることができる。
本発明の一実施の形態であるＦＩＮ型トランジスタの製造工程を示す半導体基板の要部斜視図である。 図１に続く、ＦＩＮ型トランジスタの製造工程中の要部斜視図である。 図２に続く、ＦＩＮ型トランジスタの製造工程中の要部斜視図である。 図３に続く、ＦＩＮ型トランジスタの製造工程中の要部斜視図である。 図４に続く、ＦＩＮ型トランジスタの製造工程中の要部斜視図である。 図５に続く、ＦＩＮ型トランジスタの製造工程中の要部斜視図である。 図６に続く、ＦＩＮ型トランジスタの製造工程中の要部斜視図である。 図７に続く、ＦＩＮ型トランジスタの製造工程中の要部斜視図である。 図８に続く、ＦＩＮ型トランジスタの製造工程中の要部斜視図である。 図９に続く、ＦＩＮ型トランジスタの製造工程中の要部斜視図である。 図１０に続く、ＦＩＮ型トランジスタの製造工程中の要部斜視図である。 図１１に続く、ＦＩＮ型トランジスタの製造工程中の要部斜視図である。 図１２に続く、ＦＩＮ型トランジスタの製造工程中の要部斜視図である。 （ａ）、（ｂ）、および（ｃ）は、それぞれボロンイオン（Ｂ＋）、クラスタボロンイオンであるオクタデカボラン（Ｂ１８ＨＸ ＋（Ｘ≦２２））、およびクラスタボロンイオンであるオクタデカボランの二量体（（[Ｂ１８ＨＸ（Ｘ≦２２）]−[Ｂ１８ＨＸ′（Ｘ′≦２２）]）＋）をＳｉ基板にイオン注入した場合のボロン濃度分布を示すグラフ図である。 図１４に示すボロン濃度分布から得られる試料Ａ（without SiO２）および試料Ｂ（with SiO２）のボロン濃度、ならびに試料Ａ（without SiO２）のボロン濃度と試料Ｂ（with SiO２）のボロン濃度との比を示すグラフ図である。 （ａ）Ｓｉ基板へクラスタボロンイオンを注入した際のボロン原子の状態を説明する模式図、（ｂ）はＳｉＯ２膜へクラスタボロンイオンを注入した際のボロン原子の状態を説明する模式図である。 （ａ）はｐＭＩＳの半導体部へクラスタボロンイオンを注入する方法を説明する模式図、（ｂ）はｎＭＩＳの半導体部へクラスタボロンイオンを注入する方法を説明する模式図である。 図１３に続く、ＦＩＮ型トランジスタの製造工程中の要部斜視図である。 図１８に続く、ＦＩＮ型トランジスタの製造工程中の要部斜視図である。
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略す。
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
本発明の実施の形態によるＦＩＮ型トランジスタの製造方法を図１〜図１９を用いて工程順に説明する。図１〜図１３、図１８、および図１９は、ＦＩＮ型トランジスタの要部斜視図、図１４（ａ）、（ｂ）、および（ｃ）は、それぞれボロンイオン（Ｂ＋）、クラスタボロンイオンであるオクタデカボラン（Ｂ１８ＨＸ ＋（Ｘ≦２２））、およびクラスタボロンイオンであるオクタデカボランの二量体（（[Ｂ１８ＨＸ（Ｘ≦２２）]−[Ｂ１８ＨＸ′（Ｘ′≦２２）]）＋）をＳｉ基板にイオン注入した場合のボロン濃度分布を示すグラフ図、図１５は、図１４に示すボロン濃度分布から得られる試料Ａ（without SiO２）および試料Ｂ（with SiO２）のボロン濃度、ならびに試料Ａ（without SiO２）のボロン濃度と試料Ｂ（with SiO２）のボロン濃度との比を示すグラフ図、図１６（ａ）および（ｂ）は、それぞれＳｉ基板へクラスタボロンイオンを注入した際のボロン原子の状態を説明する模式図およびＳｉＯ２膜へクラスタボロンイオンを注入した際のボロン原子の状態を説明する模式図、図１７（ａ）および（ｂ）は、それぞれｐＭＩＳの半導体部へクラスタボロンイオンを注入する方法を説明する模式図およびｎＭＩＳの半導体部へリンまたはヒ素を含むクラスタイオンを注入する方法を説明する模式図である。
本実施の形態によるＦＩＮ型トランジスタは、Ｓｉ（Silicon）基板上に絶縁層であるＢＯＸ（Buried Oxide）層と導電体層であるＳＯＩ（Silicon On Insulator）層とを積層したＳＯＩウェハに形成されたＳＯＩデバイスである。
まず、図１に示すように、ＢＯＸ層１上にＳＯＩ層２を積層し、さらにＳＯＩ層２上にパッド絶縁膜３を積層する。ＳＯＩ層２の厚さは、例えば２０〜１００ｎｍ程度、パッド絶縁膜３の厚さは、例えば２〜５ｎｍ程度である。続いて、パッド絶縁膜３上に多結晶シリコン５を堆積し、その後、パターニングされたレジスト膜６をマスクに用いて、多結晶シリコン膜５をパターニングする。多結晶シリコン膜５の厚さは、例えば１００〜３００ｎｍ程度である。レジスト膜６は、多結晶シリコン膜５をパターニングした後に除去する。
次に、図２に示すように、パターニングされた多結晶シリコン膜５上にＴＥＯＳ（Tetra Ethyl Ortho Silicate；Ｓｉ（ＯＣ２Ｈ５）４）膜を堆積し、このＴＥＯＳ膜を異方性のドライエッチング法によりエッチングして、多結晶シリコン膜５の側壁にＴＥＯＳ膜からなるサイドウォール７を形成する。多結晶シリコン膜５上に堆積されるＴＥＯＳ膜の厚さは、例えば１０〜５０ｎｍ程度である。
次に、図３に示すように、サイドウォール７に挟まれた多結晶シリコン膜５をウエットエッチング法により除去する。次に、図４に示すように、サイドウォール７を含むパッド絶縁膜３上に、反射防止膜であるＢＡＲＣ（Bottom Anti-Reflection Coating）膜８を塗布し、さらにＢＡＲＣ膜８上にレジスト膜９を塗布する。続いて、ＦＩＮ型トランジスタのソース領域およびドレイン領域を隠すように形成された第１マスクパターンを用いて、レジスト膜９をパターニングする。
次に、図５に示すように、パターニングされたレジスト膜９をマスクに用いて、レジスト膜９の無い領域のＢＡＲＣ膜８、パッド絶縁膜３、およびＳＯＩ層２を順次エッチングする。その後、レジスト膜９およびＢＡＲＣ膜８を除去する。パッド絶縁膜３のエッチングは、レジスト膜９以外にサイドウォール７もマスクとなるので、第１方向（図５のｘ方向）に沿って延びるＳＯＩ層２からなるＦＩＮ状の半導体部１０が形成される。
次に、図６に示すように、ＦＩＮ状の半導体部１０の表面（側面）を洗浄した後、ＦＩＮ状の半導体部１０の表面にゲート絶縁膜（図示せず）を形成する。ＦＩＮ状の半導体部１０は一方の側面と、上面と、他方の側面とを有しており、半導体部１０の上面の幅Ｗは、例えば１０〜５０ｎｍ程度である。また、半導体部１０の一方の側面の高さと、半導体部１０の上面の幅Ｗと、半導体部１０の他方の側面の高さの合計が、ＦＩＮ型トランジスタのチャネル幅となる。
次に、図７に示すように、ゲート材料となる多結晶シリコン膜１１を全面に堆積する。続いて、この多結晶シリコン膜１１をパッド絶縁膜３が露出するまでＣＭＰ（Chemical Mechanical Polishing）により研磨して、多結晶シリコン膜１１の上面を平坦化する。
ここで、ＦＩＮ型トランジスタの特性は、ＦＩＮ状の半導体部１０の表面処理により大きく左右される。そのため、本実施の形態による半導体装置では、ＦＩＮ型トランジスタの移動度劣化を抑制するために、例えばエッチングでダメージが残存したＦＩＮ状の半導体部１０の表面を改善している。具体的には、ゲート絶縁膜を形成する前にＦＩＮ状の半導体部１０の表面に対して、犠牲酸化（９００〜１２５０℃程度）または低温アニール（４００℃程度）、ウエットエッチングまたは低ダメージのドライエッチング等による表面の除去、あるいは水素アニール（８００℃程度）等を組み合わせる処理が有効である。
次に、図８に示すように、多結晶シリコン膜１１およびパッド絶縁膜３上に多結晶シリコン膜１２を積層する。続いて、多結晶シリコン膜１２上に窒化膜１３、Ｃ−ＨＭ（炭素を含有したハードマスク）層１４、シリコンを含む中間層１５、およびレジスト膜１６を順に積層する。窒化膜１３の厚さは、例えば５０〜２００ｎｍ程度、Ｃ−ＨＭ層１４の厚さは、例えば１００〜４００ｎｍ程度である。続いて、第２マスクパターンを用いて、ゲート電極を形成するためのレジスト膜１６をパターニングする。
次に、図９に示すように、パターニングされたレジスト膜１６をマスクに用いて、中間層１５をエッチングする。次に、図１０に示すように、レジスト膜１６を除去した後、パターニングされた中間層１５をマスクに用いて、Ｃ−ＨＭ層１４をエッチングする。そして、図１１に示すように、パターニングされたＣ−ＨＭ層１４をマスクに用いて、窒化膜１３をエッチングする。
次に、図１２に示すように、中間層１５を除去した後、パターニングされた窒化膜１３をマスクに用いて、多結晶シリコン膜１１，１２をエッチングして、第２方向（図１２のｙ方向）に沿って延びる多結晶シリコン膜１１，１２からなるゲート電極１７を形成する。
次に、図１３に示すように、Ｃ−ＨＭ層１４および窒化膜１３を除去する。続いて、ＦＩＮ状の半導体部１０の一方の側面に、その一方の側面に向かって斜め方向（ＦＩＮ状の半導体部１０の上面に垂直な法線方向に対して第１注入角度θ１を有する方向）からクラスタイオン（登録商標）を注入し、さらに他方の側面に、その他方の側面に向かって斜め方向（ＦＩＮ状の半導体部１０の上面に垂直な法線方向に対して第１注入角度θ１と対称の第２注入角度θ２を有する方向）からクラスタイオンを注入して、エクステンション領域となる拡散領域を形成する。ｐＭＩＳの場合は、ＦＩＮ状の半導体部１０にｐ型不純物、例えばボロンを含むクラスタイオンを注入して、ｐ型拡散領域を形成する。ｎＭＩＳの場合は、ＦＩＮ状の半導体部１０にｎ型不純物、例えばリンまたはヒ素を含むクラスタイオンを注入して、ｎ型拡散領域を形成する。
ここで、半導体部１０の上面にパッド絶縁膜３を設けた状態で、ＦＩＮ状の半導体部１０の一方の側面に第１注入角度θ１を有する斜め方向からクラスタイオンを注入し、さらに他方の側面に第２注入角度θ２を有する斜め方向からクラスタイオンを注入することにより、ＦＩＮ状の半導体部１０の上面に注入される不純物イオンの量とＦＩＮ状の半導体部１０の側面に注入される不純物イオンの量との比を２：１よりも小さくすることができる。
図１４（ａ）、（ｂ）、および（ｃ）は、それぞれボロンイオン（Ｂ＋）、クラスタボロンイオンであるオクタデカボラン（Ｂ１８ＨＸ ＋（Ｘ≦２２））、およびクラスタボロンイオンであるオクタデカボランの二量体（（[Ｂ１８ＨＸ（Ｘ≦２２）]−[Ｂ１８ＨＸ′（Ｘ′≦２２）]）＋）をＳｉ基板にイオン注入した場合のボロン濃度分布を示す。試料には、それぞれＳｉ基板のみの試料Ａ（without SiO２）およびＳｉ基板の表面に厚さ２ｎｍのＳｉＯ２膜が形成された試料Ｂ（with SiO２）を用いている。また、図１５は、図１４に示すボロン濃度分布から得られる試料Ａ（without SiO２）および試料Ｂ（with SiO２）のボロン濃度、ならびに試料Ａ（without SiO２）のボロン濃度と試料Ｂ（with SiO２）のボロン濃度との比を示す。
図１４および図１５に示すように、ボロンイオン（Ｂ＋）を注入する場合、試料Ｂ（with SiO２）では、試料Ａ（without SiO２）に比べて、Ｓｉ基板内のボロン残留原子濃度が約１割程度減少する。さらにボロンイオン（Ｂ＋）の注入に代えて、クラスタボロンイオン（Ｂ１８ＨＸ ＋（Ｘ≦２２）、（[Ｂ１８ＨＸ（Ｘ≦２２）]−[Ｂ１８ＨＸ′（Ｘ′≦２２）]）＋）を注入することにより、試料Ｂ（with SiO２）においては、Ｓｉ基板内に注入されるボロン残留原子濃度は、ボロンイオンに比べて、約２割程度減少する。これらのことから、クラスタボロンイオンを用いた場合、試料Ｂ（with SiO２）では、試料Ａ（without SiO２）に比べて、Ｓｉ基板内のボロンの残留原子濃度は約３割程度減少することが分かる。
ＳｉＯ２膜を表面に形成したＳｉ基板に、クラスタボロンイオンを注入することにより、Ｓｉ基板内のボロン残留原子濃度が減少する現象については、以下のように考察することができる。図１６（ａ）に示すように、Ｓｉ基板に対してクラスタボロンイオン１８の注入と同時にＳｉは溶融状態（液層）となり、基板からの冷却によってアモルファス層に変化する。この過程においてＳｉの原子密度は一瞬低下し、ボロン原子はＳｉとの衝突が少なくなるためエネルギーを持ってＳｉ基板内のアモルファス層に混入する。
これに対して、図１６（ｂ）に示すように、ＳｉＯ２はＳｉよりも融点が高いため、ＳｉＯ２膜に対してクラスタボロンイオン１８を注入しても、ＳｉＯ２膜は溶融せずに従来のＳｉおよびＯの原子密度を維持するため、クラスタ状から分解したボロン原子はＳｉおよびＯと衝突しやすくなる。その結果、一部のボロン原子は後方に散乱する。そのため、Ｓｉ基板へ直接クラスタボロンイオンを注入する場合よりも、ＳｉＯ２膜を介してＳｉ基板へクラスタイオンを注入する場合の方が、Ｓｉ基板へ注入されるボロン原子の量は減少する。
クラスタボロンイオン１８の注入条件にも依存するが、ＳｉＯ２膜が１０ｎｍよりも厚いと、ボロン原子はＳｉ基板内に混入し難くなり、ＳｉＯ２膜が２ｎｍよりも薄いと、ＳｉＯ２膜が形成されていないＳｉ基板と同程度の濃度のボロン原子がＳｉ基板内に混入する。本願発明者が検討したところ、Ｓｉ基板の表面に形成されるＳｉＯ２膜の厚さは、例えば２〜５ｎｍが適切な範囲と考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。さらに２ｎｍを中心値とする範囲が最も好適と考えられる。
さらに、クラスタイオンの注入方法について具体的に説明する。ｐＭＩＳの場合は、図１７（ａ）に示すように、ボロン原子を１０個以上含む集団（クラスタ）、例えばＢ１８Ｈ２２（オクタデカボラン）分子、Ｂ１０Ｈ１４（デカボラン）分子、またはＣ２Ｂ１０Ｈ１２（カーボレン）分子等をイオン材料とし、これをオーブンによって気化したものをイオン化し、加速して半導体部１０へクラスタボロンイオンを注入する。さらに、このイオン注入は注入する方向を変えて２回行う。すなわち、まず、ＦＩＮ状の半導体部１０の一方の側面へ、第１注入角度θ１を５〜４５度としてクラスタボロンイオンを注入し、続いて、ＦＩＮ状の半導体部１０の他方の側面へ、第２注入角度θ２を５〜４５度としてクラスタボロンイオンを注入して、ＦＩＮ状の半導体部１０の両側面の浅い領域にｐ型半導体領域１０ｐ１を形成する。
このとき、パッド絶縁膜３下の半導体部１０の上面には２回のイオン注入が行われてｐ型半導体領域１０ｐ２が形成される。しかし、パッド絶縁膜３によりクラスタボロンイオンに後方散乱が生じて、半導体部１０の上面に注入されるイオン量が半導体部１０の側面に注入されるイオン量よりも減少する。パッド絶縁膜３の厚さが２ｎｍでは、１回のイオン注入によりパッド絶縁膜３下の半導体部１０の上面に注入されるイオン量と半導体部１０の側面に注入されるイオン量との比は０．７：１となることから、２回のイオン注入によりパッド絶縁膜３下の半導体部１０の上面に注入されるイオン量と半導体部１０の側面に注入されるイオン量との比は１．４（０．７×２）：１となると考えられる。従って、ＦＩＮ状の半導体部１０の上面に形成されるｐ型半導体領域１０ｐ２の不純物濃度と両側面に形成されるｐ型半導体領域１０ｐ１の不純物濃度とを差を２：１から１：１へ近づけることができる。
同様に、ｎＭＩＳの場合は、図１７（ｂ）に示すように、ＰＨ３（ホスフィン）、ＡｓＨ３（アルシン）を原料ガスとすればリン原子の四量体（Ｐ４）、ヒ素原子の四量体（Ａｓ４）をイオン化し、加速して半導体部１０へクラスタリンイオンまたはクラスタヒ素イオンを注入する。さらに、このイオン注入は注入する方向を変えて２回行う。すなわち、まず、ＦＩＮ状の半導体部１０の一方の側面へ、第１注入角度θ１を５〜４５度としてクラスタリンイオンまたはクラスタヒ素イオンを注入し、続いて、ＦＩＮ状の半導体部１０の他方の側面へ、第２注入角度θ２を５〜４５度としてクラスタリンイオンまたはクラスタヒ素イオンを注入して、ＦＩＮ状の半導体部１０の両側面の浅い領域にｎ型半導体領域１０ｎ１を形成する。
このとき、パッド絶縁膜３下の半導体部１０の上面には２回のイオン注入が行われてｎ型半導体領域１０ｎ２が形成される。しかし、パッド絶縁膜３によりクラスタリンイオンまたはクラスタヒ素イオンに後方散乱が生じて、半導体部１０の上面に注入されるイオン量が半導体部１０の側面に注入されるイオン量よりも減少する。パッド絶縁膜３の厚さが２ｎｍでは、１回のイオン注入によりパッド絶縁膜３下の半導体部１０の上面に注入されるイオン量と半導体部１０の側面に注入されるイオン量との比は０．７：１となることから、２回のイオン注入によりパッド絶縁膜３下の半導体部１０の上面に注入されるイオン量と半導体部１０の側面に注入されるイオン量との比は１．４（０．７×２）：１となると考えられる。従って、ＦＩＮ状の半導体部１０の上面に形成されるｎ型半導体領域１０ｎ２の不純物濃度と両側面に形成されるｎ型半導体領域１０ｎ１の不純物濃度とを差を２：１から１：１へ近づけることができる。
その後、７００〜１０００℃程度の温度でアニール処理を行い、ｐＭＩＳおよびｎＭＩＳの半導体部１０にイオン注入された不純物イオンを活性化する。
次に、図１８（ａ）に示すように、ゲート電極１７の側壁に窒化膜からなるサイドウォール１９を形成する。その後、ｐＭＩＳの半導体部１０にボロンを含むクラスタイオンを、先ほどのエクステンション領域を形成する際のボロンを含むクラスタイオンの注入エネルギーよりも大きいエネルギーでイオン注入して、ソース領域およびドレイン領域となるｐ型拡散領域を形成する。同様に、ｎＭＩＳの半導体部１０にリンまたはヒ素を含むクラスタイオンを、先ほどのエクステンション領域を形成する際のリンまたはヒ素を含むクラスタイオンの注入エネルギーよりも大きい注入エネルギーでイオン注入して、ソース領域およびドレイン領域となるｎ型拡散領域を形成する。その後、１０００〜１１００℃程度の温度でアニール処理を行い、ｐＭＩＳおよびｎＭＩＳの半導体部１０にイオン注入された不純物イオンを活性化する。
次に、図１８（ｂ）に示すように、パッド絶縁膜３をウエットエッチング等により除去し、ＦＩＮ状の半導体部１０の上面を、ＦＩＮ状の半導体部１０の両側面と共に露出させる。なお、パッド絶縁膜３のウエットエッチングの際、ＢＯＸ層が落ち込む場合もある。その後、ソース領域およびドレイン領域の低抵抗化を目的に、ソース領域およびドレイン領域にシリサイド膜（図示は省略）を形成する。
次に、図１９に示すように、ソース領域およびドレイン領域、ゲート電極１７等を含む全面に、コンタクト形成用のストッパとなる窒化膜（図示は省略）、層間酸化膜２１を堆積する。続いて、層間酸化膜２１の表面を、例えばＣＭＰ法で平坦化した後、層間酸化膜２１の所定の箇所にコンタクトを形成し、そのコンタクトの内部に金属膜、例えばタングステン等を埋め込んで、プラグ２２を形成する。続いて、コンタクトの内部に形成されたプラグ２２と電気的に接続する配線２３を形成する。以上、説明した製造方法により、本実施の形態によるＦＩＮ型トランジスタが略完成する。
なお、前述した実施の形態では、ＳＯＩ層２上に形成されＦＩＮ型トランジスタについて説明したが、本願発明はこれに限られず、バルクシリコンウェハ上に形成するＦＩＮ型トランジスタであってもよい。
また、前述した実施の形態では、半導体部１０上に形成されるパッド絶縁膜３に、ＳｉＯ２（酸化シリコン）を用いたが、これに代えて、Ｓｉ（シリコン）よりも融点が高い材料、例えばＳｉ３Ｎ４（窒化シリコン）膜、ＳｉＯＮ（酸窒化シリコン）またはＳｉＣ（炭化シリコン）膜を用いてもよい。
また、前述した実施の形態では、特に限定はしなかったが、半導体部１０に注入されるクラスタイオンは１種類または２種類以上であってもよい。クラスタイオンが１種類であっても、パッド絶縁膜３下の半導体部１０の上面の不純物濃度と半導体部１０の側面の不純物濃度との比は２：１よりも小さくすることができる。しかし、クラスタイオン種が異なると後方散乱の割合も異なることから、２種類以上のクラスタイオンを用いることにより、さらに上記比を小さくすることが可能である。例えばｐＭＩＳの場合、イオン装置の質量分析器を制御してボロン数の異なる様々なクラスタイオン種（ＢｘＨｙ＋（ｘ＝１０〜１８））を用いることにより、上記比を制御することができる。例えばＢ１８Ｈｙ＋のイオン注入では上記比は１．４：１であるが、Ｂ１８Ｈｙ＋およびＢ１２Ｈｙ＋のイオン注入では。後方散乱がより激しくなるので、上記比は１．４：１よりも小さくなる。
このように、本実施の形態によれば、ＦＩＮ型トランジスタのＦＩＮ状の半導体部１０に形成され、ソース領域およびドレイン領域の一部を構成する拡散領域（エクステンション領域）の不純物濃度が、半導体部１０の上面と側面とにおいて、例えば１．４：１となり、従来の２：１よりも小さくすることができる。ＦＩＮ状の半導体部１０の上面の不純物濃度と側面の不純物濃度との差を小さくすることにより、ＦＩＮ型トランジスタの特性ばらつきを抑えて、信頼性を向上させることができる。例えばＦＩＮ型トランジスタのしきい値電圧のばらつきを小さくすることができる。また、ＦＩＮ型トランジスタのしきい値電圧の設定範囲を拡大することができるので、プレーナ型トランジスタに近いゲート電圧制御によるスイッチングが可能となる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明は、ＦＩＮ状の半導体部により構成されるＦＩＮ型トランジスタを有する半導体装置の製造に適用することができる。
１ ＢＯＸ層
２ ＳＯＩ層
３ パッド絶縁膜
５ 多結晶シリコン膜
６ レジスト膜
７ サイドウォール
８ ＢＡＲＣ膜
９ レジスト膜
１０ 半導体部
１０ｐ１，１０ｐ２ ｐ型半導体領域
１０ｎ１，１０ｎ２ ｎ型半導体領域
１１，１２ 多結晶シリコン膜
１３ 窒化膜
１４ Ｃ−ＨＭ膜
１５ 中間層
１６ レジスト膜
１７ ゲート電極
１８ クラスタボロンイオン
１９ サイドウォール
２１ 層間絶縁膜
２２ プラグ
２３ 配線

Claims (12)

  1. ＦＩＮ状の半導体部により構成されるＦＩＮ型トランジスタを有する半導体装置の製造方法であって、
    （ａ）基板上に形成された絶縁膜からなるＢＯＸ層の上に、ＳＯＩ層およびパッド絶縁膜を形成する工程と、
    （ｂ）前記パッド絶縁膜および前記ＳＯＩ層をエッチングし、第１方向に沿って延びる、前記パッド絶縁膜で覆われた上面、一方の側面、および他方の側面を有する前記ＦＩＮ状の半導体部を形成する工程と、
    （ｃ）前記上面の前記パッド絶縁膜上、前記一方の側面上および前記他方の側面上に、前記ＦＩＮ状の半導体部の一部を跨ぐように、前記第１方向と直交する第２方向に延びるゲート電極を形成する工程と、
    （ｄ）前記パッド絶縁膜を前記上面に有し、前記ゲート電極が形成されていない前記ＦＩＮ状の半導体部の前記上面と前記一方の側面に、前記ＦＩＮ状の半導体部の前記上面に垂直な法線方向に対して第１注入角度を有する方向から、第１不純物原子からなる第１クラスタイオンを注入する工程と、
    （ｅ）前記パッド絶縁膜を前記上面に有し、前記ゲート電極が形成されていない前記ＦＩＮ状の半導体部の前記上面と前記他方の側面に、前記ＦＩＮ状の半導体部の前記上面に垂直な法線方向に対して第２注入角度を有する方向から、前記第１不純物原子と等しい第２不純物原子からなる第２クラスタイオンを注入する工程と、
    （ｆ）前記ＦＩＮ状の半導体部の前記上面、前記一方の側面および前記他方の側面に注入された前記第１クラスタイオンおよび前記第２クラスタイオンを活性化させて、前記ゲート電極の両側の前記ＦＩＮ状の半導体部にソース領域およびドレイン領域の一部を構成する拡散領域を形成する工程と、
    を含み、
    前記パッド絶縁膜の厚さは、２〜５ｎｍであることを特徴とする半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、前記パッド絶縁膜は、Ｓｉよりも融点が高い絶縁膜からなることを特徴とする半導体装置の製造方法。
  3. 請求項１記載の半導体装置の製造方法において、前記パッド絶縁膜は、ＳｉＯ2膜、Ｓｉ3Ｎ4膜、ＳｉＣ膜、またはＳｉＯＮ膜であることを特徴とする半導体装置の製造方法。
  4. 請求項１記載の半導体装置の製造方法において、前記第１不純物原子は、Ｂ10原子、Ｂ18原子、またはＢ36原子であることを特徴とする半導体装置の製造方法。
  5. 請求項１記載の半導体装置の製造方法において、前記第１不純物原子は、Ｐ4原子またはＡｓ4原子であることを特徴とする半導体装置の製造方法。
  6. 請求項１記載の半導体装置の製造方法において、前記第１クラスタイオンは、Ｂ18Ｈ22分子、Ｂ10Ｈ14分子、またはＣ2Ｂ10Ｈ12分子から形成されることを特徴とする半導体装置の製造方法。
  7. 請求項１記載の半導体装置の製造方法において、前記（ｄ）工程および前記（ｅ）工程において、前記第１クラスタイオンまたは前記第２クラスタイオンは、互いに原子数の異なる原子を有することを特徴とする半導体装置の製造方法。
  8. 請求項７記載の半導体装置の製造方法において、前記第１クラスタイオンまたは前記第２クラスタイオンは、ＢｘＨｙ+、ｘ＝１０〜１８であることを特徴とする半導体装置の製造方法。
  9. 請求項１記載の半導体装置の製造方法において、前記第１注入角度および前記第２注入角度は、５〜４５度であることを特徴とする半導体装置の製造方法。
  10. 請求項１記載の半導体装置の製造方法において、前記ＦＩＮ状の半導体部の前記上面に注入された前記第１クラスタイオンおよび前記第２クラスタイオンの量と、前記ＦＩＮ状の半導体部の前記一方の側面に注入された前記第１クラスタイオンの量との比は、１．４：１よりも小さいことを特徴とする半導体装置の製造方法。
  11. 請求項１記載の半導体装置の製造方法において、前記（ｆ）工程の後、さらに、
    （ｇ）前記ゲート電極の側面にサイドウォールを形成する工程と、
    （ｈ）前記サイドウォールの両側の前記ＦＩＮ状の半導体部に不純物イオンを注入する工程と、
    （ｉ）前記（ｈ）工程で前記ＦＩＮ状の半導体部に注入された前記不純物イオンを活性化させて、前記サイドウォールの両側の前記ＦＩＮ状の半導体部に、ソース領域およびドレイン領域の他の一部を構成する拡散領域を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  12. 請求項１記載の半導体装置の製造方法において、
    前記拡散領域は、前記ＦＩＮ型トランジスタのエクステンション領域であることを特徴とする半導体装置の製造方法。
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