WO2022004758A1 - 半導体モジュールおよび半導体モジュールの製造方法 - Google Patents

半導体モジュールおよび半導体モジュールの製造方法 Download PDF

Info

Publication number
WO2022004758A1
WO2022004758A1 PCT/JP2021/024649 JP2021024649W WO2022004758A1 WO 2022004758 A1 WO2022004758 A1 WO 2022004758A1 JP 2021024649 W JP2021024649 W JP 2021024649W WO 2022004758 A1 WO2022004758 A1 WO 2022004758A1
Authority
WO
WIPO (PCT)
Prior art keywords
recesses
semiconductor module
connection portion
chip connection
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2021/024649
Other languages
English (en)
French (fr)
Inventor
まい 齊藤
昭彦 岩谷
瑶子 中村
竜彦 浅井
広道 郷原
翼 渡壁
成実 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to CN202180006896.2A priority Critical patent/CN114787991A/zh
Priority to JP2021577113A priority patent/JP7028391B1/ja
Priority to DE112021000169.8T priority patent/DE112021000169B4/de
Publication of WO2022004758A1 publication Critical patent/WO2022004758A1/ja
Priority to JP2022021029A priority patent/JP7767970B2/ja
Priority to US17/746,889 priority patent/US20220278039A1/en
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/40Leadframes
    • H10W70/479Leadframes on or in insulating or insulated package substrates, interposers, or redistribution layers
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/60Strap connectors, e.g. thick copper clips for grounding of power devices
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/01Manufacture or treatment
    • H10W70/04Manufacture or treatment of leadframes
    • H10W70/047Attaching leadframes to insulating supports, e.g. for tape automated bonding [TAB]
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/62Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
    • H10W70/65Shapes or dispositions of interconnections
    • H10W70/658Shapes or dispositions of interconnections for devices provided for in groups H10D8/00 - H10D48/00
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00Package configurations
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W95/00Packaging processes not covered by the other groups of this subclass
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W40/00Arrangements for thermal protection or thermal control
    • H10W40/20Arrangements for cooling
    • H10W40/25Arrangements for cooling characterised by their materials
    • H10W40/255Arrangements for cooling characterised by their materials having a laminate or multilayered structure, e.g. direct bond copper [DBC] ceramic substrates
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/67Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
    • H10W70/68Shapes or dispositions thereof
    • H10W70/685Shapes or dispositions thereof comprising multiple insulating layers
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/01Manufacture or treatment
    • H10W72/016Manufacture or treatment of strap connectors
    • H10W72/01651Changing the shapes of strap connectors
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/01Manufacture or treatment
    • H10W72/016Manufacture or treatment of strap connectors
    • H10W72/01661Chemical or physical modification, e.g. by sintering or anodisation
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/071Connecting or disconnecting
    • H10W72/073Connecting or disconnecting of die-attach connectors
    • H10W72/07331Connecting techniques
    • H10W72/07336Soldering or alloying
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/071Connecting or disconnecting
    • H10W72/073Connecting or disconnecting of die-attach connectors
    • H10W72/07351Connecting or disconnecting of die-attach connectors characterised by changes in properties of the die-attach connectors during connecting
    • H10W72/07352Connecting or disconnecting of die-attach connectors characterised by changes in properties of the die-attach connectors during connecting changes in structures or sizes
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/071Connecting or disconnecting
    • H10W72/073Connecting or disconnecting of die-attach connectors
    • H10W72/07351Connecting or disconnecting of die-attach connectors characterised by changes in properties of the die-attach connectors during connecting
    • H10W72/07354Connecting or disconnecting of die-attach connectors characterised by changes in properties of the die-attach connectors during connecting changes in dispositions
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/071Connecting or disconnecting
    • H10W72/076Connecting or disconnecting of strap connectors
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/071Connecting or disconnecting
    • H10W72/076Connecting or disconnecting of strap connectors
    • H10W72/07631Techniques
    • H10W72/07636Soldering or alloying
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/071Connecting or disconnecting
    • H10W72/076Connecting or disconnecting of strap connectors
    • H10W72/07651Connecting or disconnecting of strap connectors characterised by changes in properties of the strap connectors during connecting
    • H10W72/07653Connecting or disconnecting of strap connectors characterised by changes in properties of the strap connectors during connecting changes in shapes
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/30Die-attach connectors
    • H10W72/321Structures or relative sizes of die-attach connectors
    • H10W72/327Multiple die-attach connectors having different sizes
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/30Die-attach connectors
    • H10W72/341Dispositions of die-attach connectors, e.g. layouts
    • H10W72/347Dispositions of multiple die-attach connectors
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/30Die-attach connectors
    • H10W72/351Materials of die-attach connectors
    • H10W72/352Materials of die-attach connectors comprising metals or metalloids, e.g. solders
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/60Strap connectors, e.g. thick copper clips for grounding of power devices
    • H10W72/621Structures or relative sizes of strap connectors
    • H10W72/622Multilayered strap connectors, e.g. having a coating on a lowermost surface of a core
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/60Strap connectors, e.g. thick copper clips for grounding of power devices
    • H10W72/621Structures or relative sizes of strap connectors
    • H10W72/622Multilayered strap connectors, e.g. having a coating on a lowermost surface of a core
    • H10W72/623Multilayered strap connectors, e.g. having a coating on a lowermost surface of a core characterised by the structures of the outermost layers, e.g. multilayered coatings
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/60Strap connectors, e.g. thick copper clips for grounding of power devices
    • H10W72/631Shapes of strap connectors
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/60Strap connectors, e.g. thick copper clips for grounding of power devices
    • H10W72/631Shapes of strap connectors
    • H10W72/634Cross-sectional shape
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/60Strap connectors, e.g. thick copper clips for grounding of power devices
    • H10W72/641Dispositions of strap connectors
    • H10W72/645Dispositions of strap connectors of outermost layers of multilayered strap connectors, e.g. coating being only on a part of a core
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/60Strap connectors, e.g. thick copper clips for grounding of power devices
    • H10W72/641Dispositions of strap connectors
    • H10W72/646Dispositions of strap connectors the connected ends being on auxiliary connecting means on bond pads, e.g. on a bump connector
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/60Strap connectors, e.g. thick copper clips for grounding of power devices
    • H10W72/651Materials of strap connectors
    • H10W72/652Materials of strap connectors comprising metals or metalloids, e.g. silver
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/60Strap connectors, e.g. thick copper clips for grounding of power devices
    • H10W72/651Materials of strap connectors
    • H10W72/653Materials of strap connectors not comprising solid metals or solid metalloids, e.g. polymers, ceramics or liquids
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/60Strap connectors, e.g. thick copper clips for grounding of power devices
    • H10W72/651Materials of strap connectors
    • H10W72/655Materials of strap connectors of outermost layers of multilayered strap connectors, e.g. material of a coating
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/851Dispositions of multiple connectors or interconnections
    • H10W72/874On different surfaces
    • H10W72/886Die-attach connectors and strap connectors
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/90Bond pads, in general
    • H10W72/951Materials of bond pads
    • H10W72/952Materials of bond pads comprising metals or metalloids, e.g. PbSn, Ag or Cu
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00Encapsulations, e.g. protective coatings
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00Encapsulations, e.g. protective coatings
    • H10W74/10Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00Encapsulations, e.g. protective coatings
    • H10W74/40Encapsulations, e.g. protective coatings characterised by their materials
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00Package configurations
    • H10W90/701Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/734Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked insulating package substrate, interposer or RDL
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00Package configurations
    • H10W90/701Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/736Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked lead frame, conducting package substrate or heat sink
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00Package configurations
    • H10W90/701Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/761Package configurations characterised by the relative positions of pads or connectors relative to package parts of strap connectors
    • H10W90/764Package configurations characterised by the relative positions of pads or connectors relative to package parts of strap connectors between a chip and a stacked insulating package substrate, interposer or RDL

Definitions

  • the present invention relates to a semiconductor module and a method for manufacturing a semiconductor module.
  • Patent Document 1 WO2017 / 163583
  • the semiconductor module may include an insulating circuit board having a circuit pattern formed on one surface thereof, a semiconductor chip mounted on the insulating circuit board, and a wiring portion for electrically connecting the semiconductor chip and the circuit pattern.
  • the wiring portion may have a chip connection portion for connecting to the semiconductor chip.
  • the surface of the chip connection may have a plurality of recesses.
  • the surface of the chip connection portion may have a flat surface portion arranged between the two recesses.
  • the second aspect of the present invention provides a semiconductor module.
  • the semiconductor module includes an insulated circuit board having a circuit pattern formed on one surface, a semiconductor chip mounted on the insulated circuit board, and a rough surface region having a developed area ratio of 0.2 or more on at least a part of the surface. It may be provided with a wiring portion for connecting the semiconductor chip and the circuit pattern, and a resin package for protecting the semiconductor chip.
  • a third aspect of the present invention provides a semiconductor module.
  • the semiconductor module includes an insulated circuit board having a circuit pattern formed on one surface, a semiconductor chip mounted on the insulated circuit board, a wiring portion connecting the semiconductor chip and the circuit pattern, and a resin that protects the semiconductor chip. May be equipped with a package.
  • the wiring portion may have a chip connection portion connected to the semiconductor chip, a circuit pattern connection portion connected to the circuit pattern, and a cross-linking portion connecting the chip connection portion and the circuit pattern connection portion.
  • the chip connection may have a lower surface facing the semiconductor chip.
  • the lower surface of the chip connection may have a first side farthest from the bridge.
  • the lower surface of the chip connection portion may be provided with a step or slope along the first side over a length of half or more of the first side.
  • a fourth aspect of the present invention provides a semiconductor module.
  • the semiconductor module may include an insulating circuit board having a circuit pattern formed on one surface thereof, a semiconductor chip mounted on the insulating circuit board, and a wiring portion for electrically connecting the semiconductor chip and the circuit pattern.
  • the wiring portion may have a chip connection portion for connecting to the semiconductor chip.
  • the chip connection portion may have a main material portion.
  • the chip connection portion may have an obstruction portion that is formed of a material having a lower solder wettability than the main material portion and is exposed and arranged on the tip surface.
  • a fifth aspect of the present invention provides a method for manufacturing a semiconductor module.
  • the semiconductor module includes an insulated circuit board having a circuit pattern formed on one surface, a semiconductor chip mounted on the insulated circuit board, and a wiring unit for electrically connecting the semiconductor chip and the circuit pattern. May have a chip connection that connects to the semiconductor chip.
  • the surface of the chip connection portion may be irradiated with a laser to form a plurality of recesses and a flat surface portion arranged between the two recesses.
  • a sixth aspect of the present invention provides a method for manufacturing a semiconductor module.
  • the semiconductor module includes an insulated circuit board having a circuit pattern formed on one surface, a semiconductor chip mounted on the insulated circuit board, and a wiring unit for electrically connecting the semiconductor chip and the circuit pattern. May have a chip connection that connects to the semiconductor chip.
  • the shape may be transferred to the upper surface of the chip connection portion by a mold to form a plurality of recesses and a flat surface portion arranged between the two recesses.
  • FIG. 2 is a cross-sectional view taken along the line AA of FIG. It is an enlarged view of the lead frame 50 of FIG. It is an enlarged view of the vicinity of a circuit pattern connection part 56. It is an enlarged view of the vicinity of the tip surface 66 of FIG. It is a figure which shows the relationship between the development area ratio in a lead frame 50, and the adhesion strength. It is a perspective view which shows the other structural example of a lead frame 50. It is a figure which shows the lower surface 62 of the chip connection part 52 of FIG.
  • FIG. 39 It is a figure which shows another example of a lead frame 50. It is a figure which shows the arrangement example of the obstruction part 230 on the lower surface 62 of the chip connection part 52. It is an enlarged schematic diagram of the chip connection part 52 of FIGS. 39 and 40. It is a figure which shows the other arrangement example of the obstruction part 230 on the lower surface 62 of the chip connection part 52. It is a figure which shows the other arrangement example of the main material part 231 and the obstruction part 230 in a chip connection part 52. It is a figure which shows the other arrangement example of the main material part 231 and the obstruction part 230 in a chip connection part 52. It is a figure which shows the other arrangement example of the main material part 231 and the obstruction part 230 in a chip connection part 52. It is a figure which shows the other arrangement example of the main material part 231 and the obstruction part 230 in a chip connection part 52.
  • one side in the direction parallel to the depth direction of the semiconductor chip is referred to as "upper”, and the other side is referred to as “lower”.
  • the upper surface is referred to as the upper surface and the other surface is referred to as the lower surface.
  • the “up” and “down” directions are not limited to the direction of gravity or the direction when the semiconductor module is mounted.
  • orthogonal coordinate axes of X-axis, Y-axis, and Z-axis Orthogonal axes only specify the relative positions of the components and do not limit a particular direction.
  • the Z axis does not limit the height direction with respect to the ground.
  • the + Z-axis direction and the ⁇ Z-axis direction are opposite to each other.
  • positive or negative is not described and is described as the Z-axis direction, it means the direction parallel to the + Z-axis and the -Z-axis.
  • the orthogonal axes parallel to the upper surface and the lower surface of the semiconductor chip are defined as the X axis and the Y axis.
  • the axis perpendicular to the upper surface and the lower surface of the semiconductor substrate is defined as the Z axis.
  • the direction of the Z axis may be referred to as a depth direction.
  • the direction parallel to the upper surface and the lower surface of the semiconductor substrate including the X-axis and the Y-axis may be referred to as a horizontal direction.
  • error When referred to as “same” or “equal” in the present specification, it may include a case where there is an error due to manufacturing variation or the like.
  • the error is, for example, within 10%.
  • FIG. 1 is a diagram showing an example of a semiconductor module 100 according to an embodiment of the present invention.
  • the semiconductor module 100 may function as a power conversion device such as an inverter.
  • the semiconductor module 100 includes one or more insulated circuit boards 160.
  • the orthogonal axes on the plane on which one or more insulating circuit boards 160 are provided are the X-axis and the Y-axis, and the axes perpendicular to the XY plane are the Z-axis.
  • FIG. 1 shows an example of arrangement of each member on the XY plane.
  • the semiconductor module 100 of this example includes three insulated circuit boards 160, each of which constitutes an arm of a U layer, a V layer, and a W layer.
  • One or more semiconductor chips 40 are mounted on the insulating circuit board 160.
  • the semiconductor chip 40 is protected by a resin package 14 such as a resin case 10 surrounding the insulating circuit board 160 and a sealing resin 12 filled in the resin case 10.
  • the semiconductor chip 40 may include an isolated gate type bipolar transistor (IGBT), a diode such as an FWD (Free Wheel Diode), an RC (Reverse Control) -IGBT combining these, a MOS transistor, and the like.
  • IGBT isolated gate type bipolar transistor
  • FWD Free Wheel Diode
  • RC Reverse Control
  • the resin case 10 is provided so as to surround the space 94 that accommodates the insulating circuit board 160.
  • One or more terminals 86 may be provided so as to be exposed from the resin case 10.
  • the terminal 86 may be electrically connected to the insulating circuit board 160 via the terminal connection portion 198.
  • the resin case 10 may be provided with a through hole 84 into which a fastening member such as a screw for fixing a cooling device or the like is inserted.
  • the resin case 10 is molded from a resin such as a thermosetting resin that can be formed by injection molding or an ultraviolet curable resin that can be formed by UV molding.
  • the resin contains, for example, one or more polymer materials selected from polyphenylene sulfide (PPS) resin, polybutylene terephthalate (PBT) resin, polyamide (PA) resin, acrylonitrile butadiene styrene (ABS) resin, acrylic resin and the like. It's fine.
  • the sealing resin 12 is provided inside the resin case 10.
  • the sealing resin 12 is, for example, an epoxy resin or a silicone gel, but is not limited thereto.
  • the sealing resin 12 can protect the insulating circuit board 160.
  • FIG. 2 is a diagram showing an example of the insulated circuit board 160.
  • the insulating circuit board 160 constituting the arm of one phase is exemplified as a representative, but the insulating circuit board 160 of the other phase also has the same configuration.
  • the circuit pattern 26 is provided on one surface of the insulating substrate 20, and the heat sink 22 (see FIG. 3) is provided on the other surface.
  • a copper plate or an aluminum plate, or a plate obtained by plating these materials is directly bonded to an insulating substrate 20 such as silicon nitride ceramics or aluminum nitride ceramics, or bonded via a brazing material layer. It may be configured by.
  • the semiconductor chip 40 of this example is bonded to a circuit pattern 26 provided on the upper surface of the insulating substrate 20 via a bonding layer 30 (see FIG. 3) such as solder. Further, the upper surface of the semiconductor chip 40 is connected to the wiring portion via a bonding layer 32 (see FIG. 3) such as solder.
  • the wiring portion of this example is a lead frame 50.
  • the lead frame 50 connects the semiconductor chip 40 to the circuit pattern 26 via a bonding layer 34 (see FIG. 3) such as solder.
  • the lead frame 50 is a member made of a metal material such as copper or aluminum. At least a part of the surface of the lead frame 50 may be plated with nickel or the like.
  • the lead frame 50 may be coated with a resin or the like.
  • the lead frame 50 may have a plate-shaped portion.
  • the plate shape refers to a shape in which the area of two main surfaces arranged facing each other is larger than the area of the other surface.
  • the lead frame 50 may have at least a plate-like portion connected to the semiconductor chip 40.
  • the lead frame 50 may be formed by bending one metal plate.
  • the circuit pattern 26 transmits a signal or electric power by being electrically connected to the semiconductor chip 40 or the lead frame 50.
  • the circuit pattern 26 may be configured to include a plurality of island-shaped regions 26A, 26B, 26C. Further, a plurality of semiconductor chips 40 may be arranged in one island-shaped region of the circuit pattern 26. In the example of FIG. 2, a plurality of semiconductor chips 40 are arranged in each of the island-shaped regions 26A and 26B. Further, a plurality of semiconductor chips 40 arranged in one island-shaped region may be connected to the same island-shaped region by a lead frame 50. In the example of FIG.
  • a plurality of semiconductor chips 40 arranged in the island-shaped region 26A are connected in parallel to the same island-shaped region 26B by two read frames 50 arranged in the Y-axis direction. Further, a plurality of semiconductor chips 40 arranged in the island-shaped region 26B are connected in parallel to the same island-shaped region 26C by two lead frames 50 arranged in the Y-axis direction.
  • the distance Y1 in the Y-axis direction of the connecting portion connected to the same island-shaped region 26B or 26C may be smaller than the distance Y2 in the Y-axis direction of the two semiconductor chips 40. This makes it possible to reduce the difference in the path length of the current passing through the two semiconductor chips 40 arranged apart from each other.
  • the semiconductor chip 40 of this example is a vertical chip in which electrodes (for example, an emitter electrode and a collector electrode) are formed on the upper surface and the lower surface.
  • the semiconductor chip 40 is connected to the circuit pattern 26 by an electrode formed on the lower surface, and is connected to the lead frame 50 by an electrode formed on the upper surface.
  • the semiconductor chip 40 is not limited to the vertical chip.
  • the semiconductor chip 40 may have an electrode connected to the circuit pattern 26 on the upper surface. In this case, the circuit pattern 26 and the electrode may be connected by a wire or the like.
  • the terminal connection portion 198 connects the circuit pattern 26 and the terminal 86 shown in FIG.
  • the terminal connection portion 198 may be a plate or rod-shaped member made of metal, or may be a wire-shaped member. As a result, the semiconductor chip 40 and the terminal 86 are electrically connected.
  • FIG. 3 is a sectional view taken along the line AA of FIG. FIG. 3 shows an arrangement example of each member when each member is projected onto the XZ plane.
  • the semiconductor module 100 includes an insulating substrate 20, a heat sink 22, a bonding layer 24, a cooling unit 16, a circuit pattern 26, a bonding layer 30, 32, 34, a semiconductor chip 40, a lead frame 50, and a sealing resin 12. Be prepared.
  • the heat radiating plate 22 may cover at least a part or the whole of the lower surface of the insulating substrate 20.
  • the joining layer 24 joins the heat sink 22 to the cooling unit 16.
  • the bonding layer 24 is solder or the like.
  • the cooling unit 16 contains a refrigerant such as water inside. The cooling unit 16 cools the semiconductor chip 40 via the heat sink 22 and the like.
  • the circuit pattern 26 is arranged on the upper surface of the insulating substrate 20.
  • the circuit pattern 26 may be formed of the same material as the heat sink 22 such as copper, or may be formed of a different material.
  • the semiconductor chip 40 of this example is connected to the upper surfaces of the island-shaped regions 26A and 26B of the circuit pattern 26 by a bonding layer 30.
  • the bonding layer 30 joins the semiconductor chip 40 with a conductive material such as solder.
  • the lead frame 50 of this example connects the semiconductor chip 40 and the island-shaped regions 26B and 26C of the circuit pattern 26.
  • the lead frame 50 of this example has a chip connection portion 52, a circuit pattern connection portion 56, and a cross-linking portion 54.
  • the chip connecting portion 52 is a portion bonded to the upper surface of the semiconductor chip 40 by the bonding layer 32.
  • the circuit pattern connecting portion 56 is a portion connected to the upper surface of the island-shaped regions 26B and 26C of the circuit pattern 26 by the bonding layer 34.
  • the chip connection portion 52 and the circuit pattern connection portion 56 may be plate-shaped portions substantially parallel to the XY plane. In addition, almost parallel means, for example, a state where the angle is 10 degrees or less.
  • the area of the chip connecting portion 52 is configured to be larger than the area of the circuit pattern connecting portion 56.
  • the area of the chip connecting portion 52 and the area of the circuit pattern connecting portion 56 may be, for example, the area of the upper surface of the plate-shaped portion connected to the island-shaped regions 26B and 26C of the semiconductor chip 40 and the circuit pattern 26.
  • the bridging portion 54 connects the chip connecting portion 52 and the circuit pattern connecting portion 56.
  • the cross-linking portion 54 is arranged away from the conductive member such as the circuit pattern 26.
  • the cross-linking portion 54 of this example is arranged above the circuit pattern 26 or the like, and is provided so as to straddle the circuit pattern 26 or the like from the chip connection portion 52 to the circuit pattern connection portion 56.
  • the cross-linking portion 54 may have a cross-linking surface 54A (see FIG. 4) which is a plate-shaped member substantially parallel to the XY surface. Further, the cross-linking portion 54 may have a leg portion 54B (see FIG. 4) that connects the chip connecting portion 52 and the cross-linking surface 54A. Further, the cross-linking portion 54 may have a leg portion 54C (see FIG. 4) that connects the cross-linking surface 54A and the circuit pattern connection portion 56.
  • the leg portion 54B and the leg portion 54C may be plate-shaped portions that are not parallel to the XY plane. For example, the leg portion 54B and the leg portion 54C may be formed so that the angle with respect to the XY surface is 45 degrees or more.
  • the leg portion 54B and the leg portion 54C of this example include a portion perpendicular to the XY plane.
  • the cross-linked portion 54 is provided with an opening 74 (see FIG. 2) for injecting the sealing resin 12 below the cross-linked portion 54.
  • the cross-linking portion 54 of this example is provided with a plurality of openings 74 inside the cross-linking portion 54 on the XY plane and near the center of the cross-linking portion 54 in the X-axis direction.
  • the plurality of openings 74 may be provided in a region not near the center of the bridge portion 54 in the X-axis direction.
  • the opening 74 is not limited to the cross-linking portion 54, and may be provided in other portions of the lead frame 50 such as the chip connecting portion 52 and the circuit pattern connecting portion 56. As a result, the sealing resin 12 can be reliably spread above and below the lead frame 50.
  • the sealing resin 12 is provided inside the resin case 10.
  • the sealing resin 12 may be filled in the space 94 of the resin case 10 so that the semiconductor chip 40, the lead frame 50, and the circuit pattern 26 are not exposed.
  • the semiconductor chip 40 serves as a heat source, and the chip connection portion 52 of the wiring connected to the semiconductor chip 40 repeatedly expands and contracts due to a temperature change. Since the sealing resin 12 around the chip connecting portion 52 also repeats expansion and contraction due to temperature changes, it is desirable to match the linear expansion coefficient of the wiring and the sealing resin 12. However, even if the coefficients of linear expansion are matched, the tip surface 66 of the chip connecting portion 52 is likely to be peeled off due to the difference in temperature distribution and shrinkage rate. Further, since the semiconductor chip 40 is a heat generation source, the chip connection portion 52 has a higher risk of being repeatedly exposed to thermal stress than the circuit pattern connection portion 56. In addition, in this example, the area of the chip connecting portion 52 is configured to be larger than the area of the circuit pattern connecting portion 56. Also in this respect, the chip connection 52 has a higher risk when exposed to thermal stress than the circuit pattern connection 56.
  • the leg portion 54B (see FIG. 4) is restrained by the sealing resin 12, and is difficult to move. Since the leg portion 54B acts as an axis, the portion of the chip connecting portion 52 that can be relatively fragile due to stress is considered to be the tip surface 66 (see FIG. 4). In other words, in the semiconductor module 100, the portion that can be relatively fragile due to stress is considered to be the tip surface 66.
  • the semiconductor module 100 of this example may have the configuration described below.
  • FIG. 4 is an enlarged view of the lead frame 50 of FIG.
  • the lead frame 50 has a rough surface region 51 in at least a part of the surface.
  • the surface provided with the rough surface region 51 is shown by a broken line.
  • the rough surface region 51 is a region having a developed area ratio (Sdr) of 0.2 or more.
  • the developed area ratio represents the rate of increase in the surface area of the defined area with respect to the projected area when projected onto a predetermined plane in the predetermined defined area.
  • a perfectly flat definition area has a surface area equal to the projected area, so the unfolded area ratio is zero.
  • the projected area does not change, but the surface area increases, so that the developed area ratio becomes large.
  • the developed area ratio of the rough surface region 51 may be 0.3 or more, and may be 0.4 or more.
  • the arithmetic mean height (Sa) of the rough surface region 51 may be 10 ⁇ m or less.
  • the arithmetic mean height is the average value of the height or depth of each unevenness of the rough surface region 51 with respect to the surface obtained by averaging the height of the rough surface region 51. That is, the rough surface region 51 is a region in which the developed area ratio is increased due to fine irregularities.
  • the maximum height (Sz) of the rough surface region 51 may be 100 ⁇ m or less. The maximum height represents the distance from the highest point to the lowest point of each unevenness of the rough surface region 51.
  • the expanded area ratio (Sdr), arithmetic mean height (Sa), and maximum height (Sz) in the present embodiment may follow the definitions of ISO 25178, which is an international standard.
  • the following are examples of the measurement environment for each parameter. However, as a matter of course, it is possible to use the values measured not only in this measurement environment but also in the same measurement environment.
  • Measuring instrument KEYENCE VK-X1100 Controller part: Keyence VK-X1000 Objective lens: Apo x 50x Cutoff: Gaussian S Filter: None L Filter: None F-Operation: None
  • the rough surface region 51 can be formed by irradiating the lead frame 50 with a laser. In this case, the rough surface region 51 local to the lead frame 50 can be easily formed. Further, the rough surface region 51 may be formed by injecting a predetermined particle onto a part or the whole of the lead frame 50, or may be formed by immersing a part or the whole of the lead frame 50 in a predetermined solution. , May be formed by other methods.
  • the rough surface region 51 may be provided in the chip connection portion 52.
  • the semiconductor chip 40 serves as a heat source. Therefore, stress is likely to be applied to the chip connection portion 52 connected to the semiconductor chip 40. When stress is applied to the lead frame 50, the lead frame 50 and the sealing resin 12 are easily peeled off.
  • the contact area between the lead frame 50 and the sealing resin 12 can be increased, so that the peeling of the sealing resin 12 can be suppressed. Further, by locally providing the rough surface region 51, it becomes easy to reduce the manufacturing cost of the lead frame 50.
  • the surface farthest from the cross-linked portion 54 is referred to as the tip surface 66.
  • the surface facing the semiconductor chip 40 that is, the surface joined to the semiconductor chip 40 is the lower surface 62
  • the surface opposite to the lower surface 62 is the upper surface 64
  • the lower surface 62 and the upper surface 64 are planes substantially parallel to the XY plane.
  • the front end surface 66 and the side surface 68 are surfaces that are not parallel to the XY surface.
  • the tip surface 66 and the side surface 68 may be substantially perpendicular to the XY surface.
  • the rough surface region 51 is preferably provided on at least a part of the tip surface 66.
  • the tip surface 66 is a portion that can be relatively fragile, and peeling from the sealing resin 12 is likely to occur.
  • the rough surface region 51 may be provided over half or more of the tip surface 66, or may be provided over the entire tip surface 66.
  • the portion in contact with the lower surface 62 is a portion that may come into contact with the joint layer 32 such as solder, and the joint layer 32 such as solder may cause a starting point of resin peeling.
  • the joint layer 32 such as solder may cause a starting point of resin peeling.
  • the rough surface region 51 may be provided on at least a part of the upper surface 64. By providing the rough surface region 51 on the upper surface 64, peeling between the lead frame 50 and the sealing resin 12 can be further suppressed.
  • the rough surface region 51 may be provided over half or more of the upper surface 64, or may be provided over the entire upper surface 64. When the rough surface region 51 is provided on a part of the upper surface 64, it is preferable to provide the rough surface region 51 on the portion of the upper surface 64 in contact with the tip surface 66.
  • the rough surface region 51 may be provided on at least a part of the side surface 68. By providing the rough surface region 51 on the side surface 68, peeling between the lead frame 50 and the sealing resin 12 can be further suppressed.
  • the rough surface region 51 may be provided over half or more of the side surface 68, or may be provided over the entire side surface 68. When the rough surface region 51 is provided on a part of the side surface 68, the rough surface region 51 may be provided on the portion of the side surface 68 in contact with the tip surface 66.
  • a rough surface region 51 may be provided on the side surface 68 in contact with the third side 83, which will be described later. Further, a rough surface region 51 may be provided on a portion of the side surface 68 in contact with the lower surface 62.
  • the rough surface region 51 does not have to be provided on the lower surface 62. This is because the lower surface 62 is connected to the semiconductor chip 40 via the bonding layer 32.
  • the lower surface 62 of the chip connecting portion 52 is provided with a plurality of protruding portions 88 protruding toward the insulating circuit board 160, that is, the semiconductor chip 40.
  • a plurality of protrusions 88 projecting toward the island-shaped regions 26B and 26C of the insulating circuit board 160, that is, the circuit pattern 26 may be provided on the lower surface of the circuit pattern connection portion 56.
  • the length of the protrusion 88 in the X-axis direction may be 1/4 or less, or 1/8 or less, the length of the chip connection portion 52 or the circuit pattern connection portion 56 in the X-axis direction.
  • the length of the protrusion 88 in the Y-axis direction may be 1/4 or less, or 1/8 or less, of the length of the chip connection portion 52 or the circuit pattern connection portion 56 in the Y-axis direction. ..
  • the lower surface 62 of the chip connection portion 52 or the circuit pattern connection portion 56 is arranged parallel to the upper surface of the island-shaped regions 26B and 26C of the semiconductor chip 40 or the circuit pattern 26, and the bonding layer 32 such as solder is provided. Can be formed well.
  • the protrusion 88 is omitted in FIGS. 3, 5, and 6.
  • FIG. 5 is an enlarged view of the vicinity of the circuit pattern connection portion 56.
  • the island-shaped regions 26B and 26C of the circuit pattern 26 are joined to the circuit pattern connecting portion 56 of the lead frame 50 by the joining layer 34.
  • the expanded area ratio in the rough surface region 51 of the chip connecting portion 52 may be larger than the expanded area ratio in the circuit pattern 26.
  • the developed area ratio of the circuit pattern 26 may use the value of the region 39 in contact with the sealing resin 12.
  • the developed area ratio of the circuit pattern 26 is 0.08 or less.
  • the spread area ratio of the island-shaped regions 26B of the circuit pattern 26 has been illustrated and described, but the spread area ratios of the island-shaped regions 26A and 26C of the circuit pattern 26 may be the same.
  • the circuit pattern connection portion 56 may or may not be provided with a rough surface region 51.
  • the circuit pattern connection portion 56 of this example is not provided with a rough surface region 51. That is, the expanded area ratio of each surface of the circuit pattern connecting portion 56 of this example is smaller than the expanded area ratio of the rough surface region 51 provided in the chip connecting portion 52.
  • the expanded area ratio on each surface of the circuit pattern connecting portion 56 may be smaller than 0.2.
  • the expanded area ratio of each surface of the circuit pattern connecting portion 56 may be 0.08 or less.
  • the rough surface region 51 may be provided on the entire surface of the lead frame 50. This may facilitate the processing of the lead frame 50.
  • FIG. 6 is an enlarged view of the vicinity of the tip surface 66 of FIG.
  • the coating layer 13 is a thermoplastic high heat resistant film formed of a resin.
  • the coating layer 13 may be formed by spraying the members to each member by spraying or the like after joining the members with solder or the like and before filling the sealing resin 12.
  • the coating layer 13 may be formed for each member before joining the members with solder or the like.
  • the coating layer 13 may be applied using a high-performance controlled dispense device (liquid fixed-quantity discharge device).
  • the coating layer 13 may be formed of a resin having higher heat resistance than the sealing resin 12.
  • the coating layer 13 may be formed of a resin having higher flexibility than the sealing resin 12.
  • the coating layer 13 is formed of, for example, a polyamide-based resin, a polyamide-imide-based resin, or a polyimide-based resin, but the material is not limited thereto.
  • the coating layer 13 may be provided on a surface of the surface of the lead frame 50 other than the surface facing the semiconductor chip 40, or may be provided on the entire surface.
  • the coating layer 13 preferably covers at least the rough surface region 51.
  • the coating layer 13 may be applied so as to cover the tip surface 66, the upper surface 64, and the side surface 68.
  • the film thickness T1 of the coating layer 13 is, for example, 1 ⁇ m or more and 100 ⁇ m or less.
  • the film thickness T1 of the coating layer 13 may be preferably 2 ⁇ m or more, more preferably 3 ⁇ m or more.
  • the film thickness T1 of the coating layer 13 may be an average thickness in a predetermined range.
  • the surface of the coating layer 13 covering the rough surface region 51 may have irregularities corresponding to the irregularities of the rough surface region 51, and may be flatter than the rough surface region 51.
  • peeling of the sealing resin 12 can be further suppressed.
  • the fact that the coating layer 13 is provided with irregularities corresponding to the irregularities of the rough surface region 51 means that the concave portions of the rough surface region 51 and the concave portions of the coating layer 13 overlap when viewed from a direction perpendicular to the rough surface region 51. It means that it is arranged at a position, and the convex portion of the rough surface region 51 and the convex portion of the coating layer 13 are arranged at the overlapping position.
  • the coating layer 13 and the sealing resin 12 may be bonded by a chemical bond.
  • the chemical, mechanical, and physical bonds between the coating layer 13 and the sealing resin 12 can ensure the strength between them.
  • solder or the like of the bonding layer 32 may enter between the sealing resin 12 and the lead frame 50.
  • solder or the like may crawl up on the tip surface 66.
  • the adhesion between the bonding layer 32 such as solder and the resin is relatively poor.
  • the possibility that the coating layer 13) is peeled off from the bonding layer 32 increases.
  • the adhesion between the resin and the lead frame 50 is improved by providing the rough surface region 51, even if the resin is peeled from the bonding layer 32, the resin peeling progresses. Therefore, it is possible to prevent the resin from peeling off from the lead frame 50 as well.
  • the chip connecting portion 52 is a place where stress is easily applied as described above, so to speak, the chip connecting portion 52 is a portion that affects the durability of the resin peeling of the semiconductor module 100.
  • the expanded area ratio of the chip connecting portion 52 in the rough surface region 51 is made larger than the expanded area ratio of the circuit pattern connecting portion 56. This makes it possible to increase the durability of the chip connection portion 52, which has been a bottleneck.
  • increasing the unfolded area ratio of the chip connecting portion 52, which can be relatively fragile, to be larger than the unfolded area ratio of the circuit pattern connecting portion 56 means that the circuit pattern connecting portion 56 does not require processing or the like. It is possible to suppress the increase in cost without increasing the number of processes more than necessary.
  • FIG. 7 is a diagram showing the relationship between the unfolded area ratio in the lead frame 50 and the adhesion strength.
  • the force for pulling the resin (here, the coating layer 13) and the lead frame 50 are increased, the magnitude of the force when the resin is peeled off is defined as the adhesion strength.
  • the expansion area ratio in each region of the lead frame 50 was changed, and the adhesion strength in the region was measured.
  • the arithmetic mean height (Sa) of the rough surface region 51 is set to 10 ⁇ m or less
  • the maximum height (Sz) of the rough surface region 51 is set to 100 ⁇ m or less.
  • the experiment was conducted under conditions that were not extremely high. By setting the arithmetic mean height (Sa) and the maximum height (Sz) of the rough surface region 51 within the predetermined ranges in this way, it is possible to avoid the possibility of affecting the performance of other products.
  • the lead frame 50 has a structure that suppresses the creeping up of solder or the like on the tip surface 66.
  • a structure for suppressing the creeping up of the solder or the like will be described.
  • FIG. 8 is a perspective view showing another structural example of the lead frame 50.
  • the lower surface 62 of the chip connecting portion 52 facing the semiconductor chip 40 is provided with a step 70.
  • the lower surface of the circuit pattern connecting portion 56 may be provided with a step 70 similar to that of the chip connecting portion 52.
  • the protrusion portion 88 is not provided on the chip connection portion 52 and the circuit pattern connection portion 56.
  • FIG. 9 is a diagram showing a lower surface 62 of the chip connection portion 52 of FIG.
  • the side farthest from the bridge portion 54 is referred to as the first side 81.
  • the lower surface 62 is a substantially rectangular shape having two sets of two parallel sides, but may have other shapes.
  • the side of the lower surface 62 may be a straight line.
  • the first side 81 is connected to the tip surface 66.
  • the second side 82 the side closest to the bridge portion 54
  • the third side 83 is connected to the side surface 68.
  • the first side 81 and the third side 83 may be connected by a curve.
  • the length of the first side 81 be L1.
  • the first side 81 of this example is a line extending in the Y-axis direction.
  • the length L1 is the distance between the two third sides 83 in the Y-axis direction.
  • the lower surface 62 is provided with a step 70 along the first side 81 over a length of more than half the length of the first side 81.
  • the fact that the step 70 is along a predetermined side means that the angle between the stretching direction of the step 70 and the stretching direction of the side is 15 degrees or less, or 5 degrees or less. You may point to the state of 0 degrees.
  • the step 70 may be in contact with the first side 81. Further, the distance between the step 70 and the first side 81 may be less than half of the distance between the first side 81 and the second side 82 in the X-axis direction, and may be 1/4 or less. It may be 1/10 or less. The step 70 may be 1 ⁇ 2 or more of the length of the first side 81 in the Y-axis direction, and may be 3/4 or more. The step 70 may be provided over the entire first side 81. As a result, it is possible to prevent the bonding layer 32 such as solder from creeping up on the tip surface 66 where stress is most likely to be applied.
  • the step 70 may be provided along the third side 83.
  • the lower surface 62 may be provided with a step 70 along the third side 83 over a length of half or more of the third side 83.
  • the step 70 may be in contact with the third side 83.
  • the distance between the step 70 and the third side 83 may be half or less of the length L1, may be 1/4 or less, and may be 1/10 or less.
  • the step 70 may be provided over a length of 1 ⁇ 2 or more or 3/4 or more of the length of the third side 83 in the X-axis direction.
  • the step 70 may be provided over the entire third side 83. As a result, it is possible to prevent the bonding layer 32 such as solder from creeping up on the side surface 68.
  • the second side 82 may or may not be provided with a step 70.
  • the step 70 is not provided on the entire second side 82.
  • the step 70 may be provided along a side other than the second side 82 among the sides of the lower surface 62.
  • the above-mentioned step 70 may be inclined. That is, an inclination of 1 ⁇ 2 or more or 3/4 or more of the length of the first side 81 in the Y-axis direction along the first side 81 may be provided. Further, an inclination of 1/2 or more or 3/4 or more of the length of the third side 83 in the X-axis direction along the third side 83 may be provided.
  • the step 70 includes at least one of a protrusion and a groove.
  • the protruding portion protrudes from the lower surface 62 toward the semiconductor chip 40, as in the example shown in FIG.
  • the groove portion is recessed in a direction away from the semiconductor chip 40 from the lower surface 62.
  • the side wall of the step 70 may be perpendicular to the lower surface 62 and may have an angled tapered shape.
  • FIG. 10 is a diagram showing a BB cross section in FIG.
  • the BB cross section is an XZ cross section.
  • the step 70 in this example is a protruding portion, it may be a groove portion.
  • the step 70 is arranged along the tip surface 66.
  • FIG. 11 is a diagram showing a CC cross section in FIG.
  • the CC cross section is a YZ cross section.
  • the step 70 is arranged along the side surface 68 connected to the tip surface 66.
  • FIG. 12 is an enlarged view of the vicinity of the tip surface 66 when the lead frame 50 of FIG. 8 is applied.
  • the step 70 in this example is a protruding portion arranged in contact with the tip surface 66.
  • the height (or depth) of the step 70 with respect to the lower surface 62 in the Z-axis direction may be half or less of the thickness of the chip connecting portion 52 in the Z-axis direction, or may be 1/4 or less.
  • the step 70 by providing the step 70, it becomes easy to define the position of the end portion of the joint layer 32 such as solder. That is, the position of the end portion of the joining layer 32 tends to coincide with the position of the end portion of the step 70. As a result, it is possible to prevent the joining layer 32 from crawling up on the tip surface 66 and the like.
  • the lead frame 50 having the step 70 may or may not be provided with the rough surface region 51. Further, the lead frame 50 may or may not be covered with the coating layer 13.
  • the rough surface region 51 is provided in at least a part of the lower surface 62 of the lead frame 50 where the step 70 is provided.
  • a rough surface region 51 may be provided on the entire step 70.
  • peeling of the sealing resin 12 can be further suppressed.
  • at least a part of the lower surface 62 where the step 70 is provided may be covered with the coating layer 13.
  • FIG. 13 is a diagram showing another example of the lower surface 62 of the chip connecting portion 52.
  • the step 70 in this example is a groove portion arranged in contact with the tip surface 66.
  • the other composition of the step 70 is the same as the step 70 described with reference to FIGS. 9 to 12.
  • the step 70 is provided along the first side 81 and the third side 83. Specifically, the step 70 is provided in contact with the first side 81 and the third side 83.
  • the step 70 may be in contact with each side or may be separated from each other.
  • a plurality of protrusions 88 are provided on the lower surface 62 of the chip connection portion 52.
  • the length of the protrusion 88 in the X-axis and Y-axis directions is shorter than that of the step 70.
  • the length of the protrusion 88 in the X-axis direction may be 1/4 or less, or 1/8 or less, the length of the chip connection portion 52 in the X-axis direction.
  • the length of the protrusion 88 in the Y-axis direction may be 1/4 or less, or 1/8 or less, of the length of the chip connection portion 52 in the Y-axis direction.
  • the height of the protrusion 88 in the Z-axis direction is lower than that of the step 70.
  • FIG. 14 is a diagram showing a DD cross section in FIG.
  • the DD cross section is an XZ cross section.
  • FIG. 15 is a diagram showing a cross section of EE in FIG.
  • the EE cross section is a YZ cross section.
  • the step 70 is arranged along the tip surface 66 and the side surface 68 connected to the tip surface 66.
  • a fillet (hem portion) of the bonding layer 32 such as solder is formed on the receding surface 71 of the step 70 which is a groove portion, and it is possible to prevent the solder or the like from creeping up on the tip surface 66 and the side surface 68.
  • FIG. 16 is a diagram showing another example of the lower surface 62 of the chip connecting portion 52.
  • the step 70 in this example is a groove portion arranged away from the front end surface 66 and the side surface 68 connected to the front end surface 66.
  • the other composition of the step 70 is the same as the step 70 described with reference to FIGS. 9 to 15.
  • the step 70 is provided along the first side 81 and the third side 83.
  • the step 70 may be in contact with each side or may be separated from each other.
  • the step 70, which is a groove portion is provided apart from the first side 81 and the third side 83.
  • a plurality of protrusions 88 are provided on the lower surface 62 of the chip connection portion 52.
  • FIG. 17 is a diagram showing a cross section of FF in FIG.
  • the FF cross section is an XZ cross section.
  • FIG. 18 is a diagram showing a GG cross section in FIG.
  • the GG cross section is a YZ cross section.
  • the step 70 is arranged along the tip surface 66 and the side surface 68 connected to the tip surface 66.
  • the step 70 is arranged between the protrusion 88 and the tip surface 66 or the side surface 68 connecting the protrusion 88 and the tip surface 66.
  • a bonding layer 32 such as solder is housed in a step 70 which is a groove portion, and a fillet such as solder is formed from this step, so that it is possible to prevent the solder or the like from creeping up on the tip surface 66 and the side surface 68.
  • FIG. 19 is a diagram showing another example of the lower surface 62 of the chip connection portion 52.
  • the lower surface 62 of the chip connecting portion 52 is provided with an inclination 90.
  • the inclination 90 is inclined at a predetermined angle so as to move away from the semiconductor chip 40 toward the outside of the lower surface 62.
  • Other structures are the same as the chip connection portion 52 described above.
  • the height of the protrusion 88 in the Z-axis direction may be lower than the inclination 90.
  • FIG. 20 is a diagram showing a cross section of HH in FIG.
  • the HH cross section is an XZ cross section.
  • the inclination 90 is arranged in contact with the tip surface 66. Specifically, the inclination 90 is provided from the lower surface 62 to the tip surface 66. That is, the inclination 90 is formed by chamfering the corner portion of the lower surface 62, that is, the corner connecting the lower surface 62 and the tip surface 66.
  • the angle between the inclination 90 and the lower surface 62 may be 20 degrees or more and 70 degrees or less.
  • the fillet of the joining layer 32 is stabilized in a shape corresponding to the angle of the slope 90. Therefore, the shape of the fillet of the joining layer 32 can be stabilized. Therefore, it is possible to suppress the peeling of the resin due to the variation in the fillet shape of the bonding layer 32. Further, since the inclination 90 can be formed by chamfering the corners, it is easy to process.
  • FIG. 21 is a diagram showing an I-I cross section in FIG.
  • the I-I cross section is a YZ cross section.
  • the inclination 90 is arranged in contact with the side surface 68 connected to the tip surface 66. Similar to the example of FIG. 20, the slope 90 has an angle with respect to the lower surface 62.
  • the inclination 90 is provided from the lower surface 62 to the side surface 68 connected to the tip surface 66. That is, the inclination 90 is formed by chamfering the corner portion of the lower surface 62, that is, the corner of the lower surface 62 and the side surface 68 connected to the tip surface 66.
  • the angle between the inclination 90 and the lower surface 62 may be 20 degrees or more and 70 degrees or less.
  • the fillet shape of the joining layer 32 can be stabilized.
  • the inclination 90 is inclined at a predetermined angle so as to move away from the semiconductor chip 40 toward the outside of the lower surface 62, but is formed so as to approach the semiconductor chip 40 toward the outside of the lower surface 62. You may.
  • FIG. 22 is a diagram showing a chip connection portion 152 according to a reference example.
  • the chip connecting portion 152 has the same structure as the chip connecting portion 52 except that the rough surface region 51 is not provided.
  • the tip surface 66 or the side surface 68 of the chip connection portion 152 has solder wettability. Therefore, the solder 32 may crawl up along the tip surface 66 or the side surface 68.
  • the coating layer 13 is formed after the solder 32 crawls up along the tip surface 66 or the side surface 68, the solder 32 is interposed between the tip surface 66 or the side surface 68 of the chip connecting portion 152 and the coating layer 13. ..
  • the bonding force between the coating layer 13 and the solder 32 is relatively weak. Therefore, the coating layer 13 may be peeled off due to thermal stress or the like.
  • the area in contact between the chip connecting portion 52 and the tip surface 66 and the like becomes smaller, so that the coating layer 13 is more easily peeled off. Further, if the peeling of the coating layer 13 progresses, cracks may occur in the sealing resin 12.
  • FIG. 23 is an enlarged view of the vicinity of the apex 201 of the chip connection portion 152. As described above, when the solder 32 crawls up to the vicinity of the apex 201, the coating layer 13 may be peeled off in the vicinity of the apex 201. FIG. 23 shows the space 202 created by the peeling of the coating layer 13.
  • the adhesion strength between the solder 32 and the coating layer 13 is insufficient, so that the solder 32 easily moves due to thermal stress, and cracks 203 may occur in the coating layer 13.
  • the sealing resin 12 may also have a crack 204.
  • the crack 204 occurs, the lead frame 50, the semiconductor chip 40, and the like cannot be sufficiently protected.
  • FIG. 24 is a diagram showing another example of the lead frame 50.
  • the lead frame 50 of this example is provided with an inhibition region 251 on the surface of the chip connecting portion 52 in place of the rough surface region 51 described in FIGS. 1 to 21.
  • the structure other than the inhibition region 251 may be the same as any of the forms described in FIGS. 1 to 21.
  • the inhibition region 251 inhibits the wetting and spreading of the solder. That is, the inhibition region 251 is a region having a lower solder wettability than the surface of the lead frame 50 in which the inhibition region 251 is not provided.
  • the solder wettability may be indicated by the size of the area where the region where the solder spreads is projected onto a plane when a predetermined mass of solder is placed on the target surface and heated under predetermined conditions. Further, the solder wettability may be indicated by a height at which the solder crawls up the target surface when a predetermined mass of solder is arranged at the lower end of the vertically arranged target surface and heated under predetermined conditions.
  • the inhibition region 251 is provided at least on the tip surface 66 of the chip connection portion 52.
  • the inhibition region 251 may be provided in a part of the tip surface 66, or may be provided in the entire tip surface 66. As a result, it is possible to suppress the creeping up of the solder on the tip surface 66 where the thermal stress is most likely to be concentrated, and it is possible to suppress the peeling of the coating layer 13.
  • the inhibition region 251 may also be provided on at least one side surface 68 of the chip connection portion 52.
  • the inhibition region 251 may be provided on each side surface 68.
  • the inhibition region 251 may be provided in a part of the side surface 68, or may be provided in the entire side surface 68.
  • the inhibition region 251 may also be provided on the upper surface 64 of the chip connection portion 52.
  • the inhibition region 251 may be provided in a part of the upper surface 64, or may be provided in the entire upper surface 64.
  • the inhibition region 251 may or may not be provided in the circuit pattern connecting portion 56 as well. In the example of FIG. 24, the circuit pattern connection portion 56 is not provided with the obstruction region 251.
  • the inhibition region 251 may be provided on the entire surface of the lead frame 50.
  • FIG. 25 is an enlarged view of the vicinity of the tip surface 66 of the chip connection portion 52.
  • the inhibition region 251 provided on the tip surface 66 and the upper surface 64 is shown, and the inhibition region 251 on the side surface 68 is omitted.
  • the inhibition region 251 of this example is a region in which a plurality of recesses 210 and a plurality of flat surface portions 212 are formed on the surface of the lead frame 50.
  • a step is formed on the surface of the chip connecting portion 52, and it is possible to prevent the solder 32 from getting wet and spreading.
  • FIG. 26 is a diagram showing an example of the recess 210 and the flat surface portion 212 on the tip surface 66.
  • the inhibition region 251 formed on the other surface may also have the same structure as the inhibition region 251 of the tip surface 66.
  • the recess 210 is a portion recessed from the surface S of the tip surface 66.
  • the flat surface portion 212 is a portion of the tip surface 66 that remains without the recess 210 being formed.
  • the plurality of flat surface portions 212 may be arranged on the same plane (on the surface S in FIG. 26).
  • a flat surface portion 212 is arranged between two recesses 210 adjacent to each other in a predetermined direction.
  • the plurality of recesses 210 may be arranged two-dimensionally on the tip surface 66.
  • the plurality of recesses 210 may be periodically arranged along at least two directions. The period (or spacing) of the recesses 210 in one direction may or may not be constant.
  • FIG. 26 shows the recesses 210 and the flat surface portion 212 arranged at regular intervals in the height direction (Z-axis direction).
  • the maximum width W of each recess 210 may be 10 ⁇ m or more.
  • the maximum width W refers to the maximum width of the recesses 210 on the surface S.
  • the maximum width W is the diameter of the recess 210 on the surface S.
  • the maximum width W is the diagonal length of the recess 210 on the surface S.
  • each recess 210 may be 1 ⁇ m or more. Depth D refers to the maximum depth of the recess 210 with respect to the surface S. By increasing the depth D, the step on the surface S can be increased, and the volume of the recess 210 can be increased. As a result, it is possible to prevent the solder from getting wet and spreading.
  • the depth D may be 3 ⁇ m or more, 5 ⁇ m or more, or 10 ⁇ m or more.
  • the depth D may be smaller than the maximum width W and may be smaller than half of the maximum width W.
  • the distance P between the centers 211 of the adjacent recesses 210 may be 10 ⁇ m or more.
  • the center 211 is the center of the recess 210 on the surface S.
  • the center 211 may point to the center of gravity of the geometric shape of the recess 210 on the surface S. If the interval P becomes too small, it is not possible to suppress the wetting and spreading of the solder. For example, when the interval P is smaller than the maximum width W, the recesses 210 overlap each other. In this case, the solder easily spreads over the plurality of overlapping recesses 210.
  • the interval P is preferably larger than the maximum width W.
  • the interval P may be 1 ⁇ m or more larger than the maximum width W, 3 ⁇ m or more, or 5 ⁇ m or more.
  • the length L of the flat surface portion 212 may be 1 ⁇ m or more.
  • the length L is the shortest distance between two adjacent recesses 210.
  • the length L may be 3 ⁇ m or more, and may be 5 ⁇ m or more. Both the interval P and the length L may be larger than the depth D.
  • FIG. 27 is a diagram showing an arrangement example of the recess 210 and the flat surface portion 212 on the tip surface 66.
  • the number of recesses 210 arranged on the tip surface 66 is an example, and the number of recesses 210 is not limited to the illustrated example.
  • the recess 210 is periodically arranged in at least two directions of the tip surface 66. In the example of FIG. 27, they are periodically arranged in two directions, a lateral direction (Y-axis direction) parallel to the lower surface 62 of the chip connecting portion 52 and a height direction (Z-axis direction) perpendicular to the lower surface 62. ..
  • the lateral and height directions are perpendicular to each other.
  • the flat surface portion 212 is arranged between two adjacent recesses 210 in any direction.
  • the region of the tip surface 66 where the recess 210 is not formed is the flat surface portion 212.
  • the flat surface portion 212 is arranged between two recesses 210 adjacent to each other in the horizontal direction and between two recesses 210 adjacent to each other in the height direction. Further, the flat surface portions 212 on the tip surface 66 may be connected to each other.
  • FIG. 28 is a diagram showing another arrangement example of the recess 210 and the flat surface portion 212 on the tip surface 66.
  • the tip surface 66 of this example is different from the example of FIG. 27 in the direction in which the recess 210 is periodically arranged.
  • Other structures are similar to the example in FIG.
  • the recesses 210 are periodically arranged along the first direction and the second direction.
  • the first direction and the second direction are orthogonal to each other.
  • the first and second directions intersect diagonally.
  • the first direction is the Y-axis direction
  • the second direction is a direction that diagonally intersects the Y-axis.
  • the plurality of recesses 210 are arranged with a predetermined gap in the lateral direction (Y-axis direction) parallel to the lower surface 62 of the chip connecting portion 52.
  • a flat surface portion 212 may be arranged in the gap.
  • the flat surface portion 212-1 is arranged between the recess 210-1 and the recess 210-2.
  • the plurality of recesses 210 include recesses 210-3 arranged side by side with the gap (planar portion 212-1) in the height direction (Z-axis direction).
  • the recess 210-3 is a recess 210 adjacent to the recess 210-1 in the second direction.
  • the recess 210-3 may be arranged at the center of the recess 210-1 and the recess 210-2 in the lateral direction (Y-axis direction).
  • the width of the recess 210 is preferably larger than the width of the gap (flat surface portion 212-1).
  • the width of the gap (flat surface portion 212-1) is the shortest distance between the two recesses 210-1 and the recess 210-2 that sandwich the gap in the lateral direction.
  • FIG. 29 is a diagram showing a part of the steps in the manufacturing method of the semiconductor module 100.
  • the surface of the chip connecting portion 52 specifically at least the tip surface 66, is irradiated with a laser to form a plurality of recesses 210 and a flat surface portion 212 (S341).
  • S341 a plurality of recesses 210 and a flat surface portion 212 may be formed on each side surface 68 and the upper surface 64.
  • soldering 32 soldering 32 (S342). Since the recess 210 and the flat surface portion 212 are formed on the tip surface 66 or the like before S342, it is possible to suppress the creeping up of the solder 32 on the tip surface 66 or the like.
  • the coating layer 13 is formed (S343).
  • the coating layer 13 may be formed on the surfaces of the lead frame 50 and the solder 32.
  • the lead frame 50, the semiconductor chip 40, and the like may be sealed with the sealing resin 12.
  • the semiconductor module 100 can be formed.
  • FIG. 30 is a diagram showing the measurement results of Examples 1 to 3 and Reference Examples 1 to 3.
  • the laser is irradiated so as not to overlap the surface of the chip connecting portion 52, that is, a plurality of recesses 210 and a flat surface portion 212 arranged between the two recesses 210 are formed. be.
  • the shape of the recess 210 is a circle, a flat surface portion 212 is formed between the circles even if the distance P and the maximum width W are the same.
  • the length L is the shortest distance between the two adjacent recesses 210, in other words, the minimum length L.
  • Reference Examples 1 to 3 are obtained by superimposing a laser on the surface of the chip connection portion 52. Specifically, in Reference Examples 1 to 3, the lasers are repeatedly struck so that the flat surface portion 212 is not formed between the two recesses 210. In Reference Example 1, the interval P of laser irradiation at the time of overstrike is larger than that of Reference Example 2 and Reference Example 3.
  • the solder spread in FIG. 30 is an index showing the area where the solder spread.
  • the solder spread of the tip surface 66 that does not form the recess 210 is set to 0.
  • the degree of spread when the solder spread is large as compared with the tip surface 66 which does not form the recess 210 is shown by a positive numerical value, and the degree of spread when the solder spread is small is shown by a negative numerical value.
  • the solder spread tends to be smaller than in the case where the recesses 210 are not formed.
  • the lead frame 50 described in the examples of FIGS. 24 to 29 may have the rough surface region 51 described in FIGS. 1 to 23.
  • the front end surface 66 may have a rough surface region 51
  • the side surface 68 may have a rough surface region 51
  • the upper surface 64 may have a rough surface region 51.
  • the inhibition region 251 described in FIGS. 24 to 29 may function as a rough surface region 51. That is, the inhibition region 251 may have a developed area ratio of 0.2 or more. Further, the entire tip surface 66 may have a developed area ratio of 0.2 or more.
  • the rough surface region 51 may be formed on the flat surface portion 212. For example, after forming the rough surface region 51 on the tip surface 66, a plurality of recesses 210 may be formed by laser irradiation or the like. The same applies to the lead frame 50 of FIGS. 31 to 45 described below.
  • the expanded area ratio of the inhibition region 251 is 0.2 or more, and the region functions as a rough surface region 51. Therefore, it is possible to hinder the wet spread of the solder and improve the adhesion between the resin such as the coating layer 13 and the lead frame 50.
  • At least a part of the recesses 210 on the tip surface 66 may be in contact with the solder 32.
  • a solder 32 jointing layer 32
  • a part of the recess 210 on the tip surface 66 may be in contact with the coating layer 13.
  • the recess 210 closest to the top surface 64 may be in contact with the coating layer 13, and the recess 210 closest to the bottom surface 62 may be in contact with the solder 32.
  • FIG. 31 is a diagram illustrating laser irradiation to the chip connection portion 52.
  • FIG. 31 schematically shows the vicinity of the tip surface 66 of the chip connection portion 52 and the light source 310.
  • the light source 310 irradiates the surface of the chip connection portion 52 with the laser 312.
  • One recess 210 can be formed by irradiating the surface of the chip connecting portion 52 with the laser 312 once. The surface remaining without the concave portion 210 being formed becomes the flat surface portion 212.
  • the tip surface 66 is irradiated with a laser to form one recess 210 and a flat surface portion 212.
  • FIG. 32 is a diagram showing an example of laser irradiation in S341 of FIG. 29.
  • the light source 310 irradiates the surface of the chip connection portion 52 with the laser 312 without replacing the chip connection portion 52. That is, in this example, the arrangement of the chip connection portion 52 is fixed. Then, by changing the laser irradiation angle of the light source 310, the laser 312 is irradiated to a plurality of positions on the surface of the chip connection portion 52. The light source 310 sequentially irradiates the surface of the chip connection portion 52 with a plurality of lasers 312.
  • a plurality of recesses 210 and a flat surface portion 212 arranged between the two recesses 210 can be formed on the surface of the chip connection portion 52, and the inhibition region 251 can be provided on the surface of the chip connection portion 52.
  • a plurality of recesses 210 and a flat surface portion 212 arranged between the two recesses 210 are formed on the surface of the tip surface 66.
  • the light source 310 may irradiate a plurality of lasers 312 without changing the focal position.
  • the focal position may be aligned with any position of the tip surface 66.
  • the shape or size of each recess 210 may be different.
  • a plurality of recesses 210 and a flat surface portion 212 arranged between the two recesses 210 are formed on the surface of the tip surface 66, but the plurality of recesses 210 and the recesses 210 are formed on the surface of the upper surface 64.
  • a flat surface portion 212 arranged between the two recesses 210 may be formed.
  • a plurality of recesses 210 and a flat surface portion 212 arranged between the two recesses 210 are formed on the surface of the tip surface 66, and by replacing the chip connecting portion 52, a plurality of recesses are formed on the surface of the upper surface 64.
  • the 210 and the flat surface portion 212 arranged between the two recesses 210 can be formed.
  • replacing the chip connection portion 52 means changing the relative position of each surface of the chip connection portion 52 with respect to the light source 310.
  • the surface of the chip connection portion 52 may be irradiated with the laser 312 by a plurality of light sources 310.
  • one light source 310 irradiates the surface of the tip surface 66 with the laser 312, and the other one light source 310 irradiates the surface of the top surface 64 with the laser 312.
  • the inhibition region 251 can be provided on the surface of the tip surface 66 and the surface of the upper surface 64.
  • the light source 310 may change the irradiation angle in the YZ plane. That is, the light source 310 in FIG. 32 scans the surface of the chip connection portion 52 in one direction, but the light source 310 may scan the surface of the chip connection portion 52 in a plurality of directions.
  • the light source 310 may be a device capable of irradiating a plurality of lasers 312 at the same time.
  • FIG. 33 is a diagram showing another example of laser irradiation in S341 of FIG. 29.
  • the light source 310 irradiates at least two surfaces of the chip connection 52 with a common light source 310 without replacing the chip connection 52.
  • the laser 312 is irradiated to each surface of the chip connection portion 52 by changing the irradiation angle without changing the arrangement of the laser light source. That is, the arrangement of the chip connection portion 52 is fixed, and the light source 310 irradiates at least two surfaces of the chip connection portion 52 with a plurality of lasers 312 by changing the irradiation angle of the light source 310.
  • the light source 310 may sequentially irradiate the surface of the chip connection portion 52 with a plurality of lasers 312. By doing so, a plurality of recesses 210 and a flat surface portion 212 arranged between the two recesses 210 are formed on at least two surfaces of the chip connection portion 52, and at least two surfaces of the chip connection portion 52 are formed. Can be provided with an inhibition region 251. In this example, a plurality of recesses 210 and a flat surface portion 212 arranged between the two recesses 210 are formed on the surface of the tip surface 66 and the surface of the upper surface 64.
  • the light source 310 irradiates the laser 312 diagonally to each surface of the chip connection portion.
  • the light source 310 obliquely irradiates the surface of the tip surface 66 and the surface of the upper surface 64 with all the lasers 312. That is, the laser 312 is not irradiated perpendicularly to the surface of the tip surface 66 and the surface of the upper surface 64.
  • the laser 312 By irradiating the laser 312 diagonally, it is possible to irradiate at least two surfaces of the chip connection 52 with a common light source 310 without replacing the chip connection 52.
  • the light source 310 may irradiate each surface of the chip connection portion 52 with a plurality of lasers 312 without changing the focal position. By irradiating the plurality of lasers 312 without changing the focal position, the plurality of lasers 312 can be continuously irradiated, and the processing time can be shortened.
  • the focal position is set to, for example, the angle 65.
  • the corner 65 is a portion where the two surfaces of the chip connecting portion 52 intersect. In the example of FIG. 33, the portion where the upper surface 64 and the tip surface 66 intersect is a corner 65.
  • the focal position may be adjusted to any position of the tip surface 66.
  • the focal position may be aligned with any position on the upper surface 64.
  • the depth of the recess 210 becomes deeper.
  • the focal position may be adjusted to the angle 65. By deeply forming the recess 210 in the vicinity of the corner 65, it is possible to suppress the peeling of the chip connecting portion 52 and the sealing resin 12 in the vicinity of the corner 65 where stress is likely to be concentrated. Further, the focal position may be adjusted to the tip surface 66. By deepening the recess 210 formed in the tip surface 66, it is possible to prevent the solder from creeping up on the tip surface 66.
  • FIGS. 34 and 35 are views showing another example of laser irradiation in S341 of FIG. 29.
  • the position of the light source 310 is different from that in FIG. 33.
  • the light source 310 is provided on the front end surface 66 side as compared with FIG. 33.
  • the light source 310 is provided on the upper surface 64 side as compared with FIG. 33.
  • FIG. 36 is a diagram showing an example of the surface shape of the concave portion 210 of the tip surface 66 and the upper surface 64. 36 shows an example of the surface shape of the recess 210 of FIGS. 34 and 35. Further, in FIG. 36, the length in the longitudinal direction of the surface shape of the recess 210 on the tip surface 66 (Z-axis direction in FIGS. 34 and 35) is L1, and the length in the longitudinal direction of the surface shape of the recess 210 on the upper surface 64 (FIG. 34). , The length in the X-axis direction of FIG. 35) is L2.
  • the light source 310 is provided on the front end surface 66 side as compared with FIG. 33. Therefore, the angle formed by the lasers 312 incident on the upper surface 64 and the upper surface 64 is smaller than that in FIG. 33. Therefore, the length L2 in the longitudinal direction of the surface shape of the recess 210 on the upper surface 64 is larger than the length L1 in the longitudinal direction of the surface shape of the recess 210 on the tip surface 66. In this example, L1 / L2 is 0.5.
  • the light source 310 is provided on the upper surface 64 side as compared with FIG. 33. Therefore, the angle formed by the laser 312 incident on the tip surface 66 and the tip surface 66 is smaller than that in FIG. 33. Therefore, the length L1 in the longitudinal direction of the surface shape of the recess 210 on the tip surface 66 is larger than the length L2 in the longitudinal direction of the surface shape of the recess 210 on the upper surface 64. In this example, L1 / L2 is 1.2.
  • L1 / L2 may be 0.5 or more.
  • L1 / L2 may be 1.2 or less.
  • FIG. 37 is a diagram illustrating the shapes of the recesses 210 of the tip surface 66 and the upper surface 64.
  • the upper surface 64 is provided with a recess 210-1 and a recess 210-2.
  • the recess 210-1 is provided on the tip surface 66 side of the recess 210-2.
  • the center of the recess 210-1 in the X-axis direction is C1
  • the center of the recess 210-1 in the X-axis direction is C2.
  • the tip surface 66 is provided with a recess 210-3 and a recess 210-4.
  • the recess 210-3 is provided on the upper surface 64 side of the recess 210-4.
  • the center of the recess 210-3 in the Z-axis direction is C3, and the center of the recess 210-4 in the Z-axis direction is C4.
  • the laser 312 is obliquely irradiated to each surface of the chip connection portion 52. Therefore, the position of the bottom portion 314 of the recess 210 deviates from the center of the recess 210.
  • the bottom portion 314 of at least one recess 210 formed on the upper surface 64 is arranged on the side opposite to the tip surface 66 of the chip connecting portion 52 from the center of the recess 210. That is, the bottom portion 314-1 of the recess 210-1 is arranged on the opposite side of the tip surface 66 from the center C1 of the recess 210-1.
  • the bottom portion 314-2 of the recess 210-2 is arranged on the side opposite to the tip surface 66 from the center C2 of the recess 210-2.
  • the bottom portion 314 of at least one recess 210 formed on the tip surface 66 may be arranged on the side opposite to the top surface 64 of the chip connection portion from the center of the recess 210. That is, the bottom portion 314-3 of the recess 210-3 may be arranged on the opposite side of the upper surface 64 from the center C3 of the recess 210-3. The bottom portion 314-4 of the recess 210-4 may be arranged on the side opposite to the upper surface 64 from the center C4 of the recess 210-4. The bottom portion 314 of at least one recess 210 formed on the tip surface 66 may be arranged substantially in line with the center of the recess 210.
  • the depth of the recess 210 becomes shallower as the distance from the angle 65 increases. Therefore, the depth of the recess 210 formed on the upper surface 64 becomes shallower as the distance from the tip surface 66 increases.
  • the depth of the recess 210 is the depth at the bottom 314.
  • the depth D2 of the recess 210-2 is smaller than the depth D1 of the recess 210-1.
  • the depth of the recess 210 formed in the tip surface 66 becomes shallower as the distance from the upper surface 64 increases. That is, the depth D4 of the recess 210-4 is smaller than the depth D3 of the recess 210-3.
  • the recesses 210 formed in FIGS. 33, 34 and 35 are the same on the upper surface 64 and the tip surface 66, respectively, but the recesses 210 formed in FIGS. 33, 34 and 35 are also the recesses 210 of FIG. 37. May have the shape of. That is, in FIGS. 33, 34 and 35, the bottom portion 314 of at least one recess 210 formed on the upper surface 64 is arranged on the side opposite to the tip surface 66 of the chip connecting portion 52 from the center of the recess 210. It is also good. In FIGS.
  • the bottom portion 314 of at least one recess 210 formed on the tip surface 66 may be arranged on the side opposite to the top surface 64 of the chip connection portion from the center of the recess 210.
  • the depth of the recess 210 formed in the upper surface 64 may become shallower as the distance from the tip surface 66 increases.
  • only the recess 210 formed in the tip surface 66 may have the shape of the recess 210 in FIG. 37.
  • FIGS. 38, 39, 40 and 41 are views showing an example of the arrangement of the recesses 210 of the upper surface 64 and the tip surface 66.
  • the recess 210 may be arranged in a straight line as shown in FIG. 38.
  • the recesses 210 may be arranged in a grid pattern as shown in FIG. 39. Further, as shown in FIGS. 40 and 41, the recess 210 may not have the recess 210 arranged on the entire upper surface 64.
  • the recess 210 is arranged only in the vicinity of the tip surface 66 and the side surface 68 on the upper surface 64.
  • FIGS. 38, 39, 40 and 41 the arrangement of the recesses 210 of the upper surface 64 and the tip surface 66 is shown, but the recesses 210 may be arranged in the lower surface 62 and the tip surface 66.
  • FIG. 42 is a diagram showing another arrangement example of the recess 210 and the flat surface portion 212 on the tip surface 66.
  • the shape of the recess 210 of the tip surface 66 of this example is different from that of FIG. 27 or FIG. 28.
  • Other structures are similar to the example of FIG. 27 or FIG.
  • the width of the recess 210 in this example in the lateral direction is larger than the width in the height direction (Z-axis direction). According to this example, the path from the lower surface 62 to the upper surface 64 can be lengthened through the flat surface portion 212. Therefore, it is possible to further suppress the creeping up of the solder.
  • the recess 210 may have a shape such as an oval, an ellipse, or a rectangle on the tip surface 66.
  • the width of the recess 210 in the lateral direction may be 1.5 times or more, may be 2 times or more, and may be 3 times or more the width in the height direction.
  • a plurality of recesses 210 are provided in the lateral direction. That is, the lateral width of the recess 210 is smaller than half the lateral width of the tip surface 66.
  • FIG. 43 is a diagram showing another arrangement example of the recess 210 and the flat surface portion 212 on the tip surface 66.
  • the shape of the recess 210 of the tip surface 66 of this example is different from that of the example of FIG. 27, FIG. 28, or FIG. 42.
  • Other structures are similar to the example of FIG. 27, FIG. 28, or FIG. 42.
  • the shape of the recess 210 on the tip surface 66 has the recess 214.
  • the recessed portion 214 is a portion in which the end side of the recessed portion 210 on the lower surface 62 side is recessed on the upper surface 64 side.
  • the flat surface portion 212 in contact with the recessed portion 214 is surrounded by the recessed portion 210 in three directions, the upper side and both sides in the lateral direction. Therefore, it is possible to prevent the solder that has reached the recessed portion 214 from creeping up to the upper surface 64 side.
  • FIG. 44 is a diagram showing another arrangement example of the recess 210 and the flat surface portion 212 on the tip surface 66.
  • the tip surface 66 of this example is different from the example of FIG. 27, FIG. 28, FIG. 42 or FIG. 43 in the arrangement of the recess 210.
  • Other structures are similar to the examples of FIGS. 27, 28, 42 or 43.
  • the density of the plurality of recesses 210 in the lateral direction is higher than the density of the plurality of recesses 210 in the height direction (Z-axis direction).
  • the density of the recesses 210 may be the reciprocal of the spacing between two adjacent recesses 210 in each direction.
  • the distance between the recesses 210 is the distance P described in FIG.
  • the spacing PY of the recesses 210 in the lateral direction is smaller than the spacing PZ of the recesses 210 in the height direction.
  • the interval PZ may be 1.5 times or more the interval PY, and may be 2 times or more. According to this example, since the distance PY in the lateral direction of the recesses 210 is small, it is possible to prevent the solder from passing between the two recesses 210 arranged in the lateral direction.
  • FIG. 45 is a diagram showing another arrangement example of the recess 210 and the flat surface portion 212 on the tip surface 66.
  • the tip surface 66 of this example differs from the example of FIGS. 27, 28 or 42 to 44 in the arrangement of the recesses 210.
  • Other structures are similar to any example of FIG. 27, FIG. 28 or FIGS. 42-44.
  • the density of the plurality of recesses 210 in the height direction is higher as the distance from the lower surface 62 is higher.
  • the spacing PZs of a pair of recesses 210 adjacent to each other in the height direction the spacing of the pair closest to the upper surface 64 is PZ1 and the spacing of the pair closest to the lower surface 62 is PZ2.
  • the interval PZ2 is larger than the interval PZ1.
  • the interval PZ2 may be 1.5 times or more the interval PZ1 and may be 2 times or more. According to this example, since the spacing PZ of the recesses 210 in the vicinity of the upper surface 64 is small, the closer to the upper surface 64, the more the solder can be suppressed from creeping up.
  • the tip surface 66 has been illustrated and described.
  • the inhibition region 251 is provided on each side surface 68 as well as the tip surface 66. That is, it is preferable to form a plurality of recesses 210 and a flat surface portion 212 on the tip surface 66, each side surface 68, and the upper surface 64 to form the inhibition region 251.
  • the lead frame 50 described in the examples of FIGS. 31 to 45 may also have the rough surface region 51 described in FIGS. 1 to 23.
  • the inhibition region 251 may function as a rough surface region 51.
  • FIG. 46 is a diagram showing a part of the steps in the manufacturing method of the semiconductor module 100.
  • the shape is transferred to the surface of the chip connecting portion 52, specifically, the upper surface 64 of the chip connecting portion 52 by a mold, and a plurality of recesses 210 and a flat surface portion 212 are formed in an obstruction region 251. (S441).
  • soldering 32 soldering 32 (S442). Since the recess 210 and the flat surface portion 212 are formed on the tip surface 66 or the like in front of S442, it is possible to suppress the creeping up of the solder 32 on the tip surface 66 or the like.
  • S442 may be the same process as S342 in FIG.
  • the coating layer 13 is formed (S443).
  • the coating layer 13 may be formed on the surfaces of the lead frame 50 and the solder 32.
  • the lead frame 50, the semiconductor chip 40, and the like may be sealed with the sealing resin 12.
  • the semiconductor module 100 can be formed.
  • S443 may be the same process as S343 in FIG.
  • FIG. 47 is a diagram illustrating shape transfer to the chip connection portion 52 by the mold 320.
  • the mold 320 transfers the shape to the surface of the chip connection portion 52.
  • the concave portion 210 and the flat surface portion 212 can be formed.
  • the shape is transferred to the upper surface 64 to form three recesses 210 and a flat surface portion 212. That is, in this example, the three recesses 210 are mold holes formed by press working. The press working to form the three recesses 210 does not have to extrude the lower surface 62, which is the opposite surface of the upper surface 64.
  • the shape of the lower surface 62 of the chip connecting portion 52 does not change and may remain flat.
  • the protrusion 88 is formed by press working, the upper surface 64 may be recessed, and the concave portion of the upper surface 64 and the lower surface 62 may be pushed out to form a convex portion to be the protrusion 88.
  • the mold 320 has a first portion 322 and a second portion 324.
  • the mold 320 can transfer the shape of the first portion 322.
  • the first portion 322 is, for example, a square thrust shape.
  • the first portion 322 preferably has a shape in which it is easy to pull out the first portion 322 after transferring the shape.
  • the second portion 324 connects to the three first portions 322.
  • the concave portion 210 and the flat surface portion 212 are formed by pressing with the mold 320 and compressing the chip connecting portion 52. Therefore, the recess 210 is compressed as compared to other surfaces.
  • the recess 210 may be compressed from the flat surface portion 212.
  • the fact that the recess 210 is compressed may mean that the hardness of the recess 210 is higher than that of other surfaces.
  • the fact that the recess 210 is compressed may mean that the density of the recess 210 is higher than that of other surfaces.
  • the surface of the chip connecting portion 52 may be a rough surface region having a developed area ratio of 0.1 or more. Further, the surface of the chip connecting portion 52 may be a rough surface region having a developed area ratio of 0.4 or less, preferably 0.35 or less, and more preferably 0.3 or less.
  • FIG. 48 is a diagram showing an example of the arrangement of the recess 210 and the flat surface portion 212 on the upper surface 64.
  • the recess 210 may be arranged in a straight line as shown in FIG. 48.
  • the shape of the upper surface of the recess 210 may be polygonal. In this example, the shape of the upper surface of the recess 210 is a quadrangular shape.
  • FIG. 49 is a diagram for explaining in detail the shapes of the recess 210 and the flat surface portion 212 on the upper surface 64.
  • FIG. 49 shows the shapes of the recess 210 and the flat surface portion 212 formed by the mold.
  • the flat surface portion 212 has a raised portion 216 and a standard portion 218.
  • the raised portion 216 is formed adjacent to the recess 210.
  • the raised portion 216 is a portion having the same height as the standard portion 218 in the height direction or a portion raised in the height direction from the standard portion 218. In this example, the raised portion 216 is raised in the height direction from the standard portion 218.
  • the standard portion 218 is a portion whose height has not changed from the surface before forming the recess 210, for example.
  • the standard part 218 is adjacent to the raised part 216.
  • the standard portion 218 may be recessed in the height direction from the raised portion 216. Further, at least a part of the recess 210 is recessed from the standard portion 218 in the height direction.
  • the raised portion 216 is sandwiched between the recess 210 and the standard portion 218.
  • the heights in the respective height directions may be compared and discriminated.
  • the difference d1 in the height direction between the standard portion 218 and the recess 210 is larger than the difference d2 in the height direction between the raised portion 216 and the standard portion 218 (which may be the depth of the recess 210).
  • d2 may be 30% or less of d1.
  • d2 may be 20% or less of d1.
  • d2 is smaller than d1, the raised portion 216, the standard portion 218 and the concave portion 210 can be discriminated.
  • a portion that looks flat when observing the upper surface 64 see, for example, FIG. 48
  • D1 may be 20 ⁇ m or more. d1 may be 200 ⁇ m or less. d1 may be more preferably 50 ⁇ m or more and 150 ⁇ m or less. Further, the width d3 of the recess 210 may be 50 ⁇ m or more. d3 may be 250 ⁇ m or less. d3 is more preferably 100 ⁇ m or more and 200 ⁇ m or less. Further, the pitch width d4 of the recess 210 may be 200 ⁇ m or more. d4 may be 700 ⁇ m or less. d4 is more preferably 300 ⁇ m or more and 600 ⁇ m or less. Further, the minimum length d7 of the flat surface portion 212 may be 150 ⁇ m or more.
  • d7 may be 450 ⁇ m or less. d7 is more preferably 200 ⁇ m or more and 400 ⁇ m or less.
  • the minimum length d7 may be a length obtained by extending the standard portion 218 in the horizontal direction (X-axis direction or Y-axis direction). In FIG. 49, the minimum length d7 of the flat surface portion 212 is defined as the minimum length between the recesses 210 when the standard portion 218 is extended in the horizontal direction (X-axis direction or Y-axis direction). However, the minimum length d7 may be approximated to the minimum length of the portion where the recess 210 is not formed when viewed in a plan view.
  • the shapes of the recess 210 and the flat portion 212 formed by the mold are shown, but the recess 210 and the flat portion 212 formed by laser irradiation may also have the same shape. That is, the flat surface portion 212 formed by laser irradiation may have a raised portion 216 and a standard portion 218.
  • d1 is, for example, 10 ⁇ m.
  • a plurality of recesses 210 and a flat surface portion 212 may be formed on the tip surface 66, each side surface 68, and the upper surface 64 to form an inhibition region 251.
  • the inhibition region 251 may be configured only on the upper surface 64.
  • the lead frame 50 described in the examples of FIGS. 46 to 49 may also have the rough surface region 51 described in FIGS. 1 to 23.
  • the inhibition region 251 may function as a rough surface region 51.
  • the rough surface region 51 may be formed by using a roughening liquid.
  • the roughening liquid may be commercially available.
  • a mask may be used for the surface that does not form the rough surface region 51, or the entire surface may be roughened without using the mask.
  • FIG. 50 is a diagram showing a part of the steps in the manufacturing method of the semiconductor module 100.
  • the shape is transferred to the surface of the chip connecting portion 52, specifically, the upper surface 64 of the chip connecting portion 52 by a mold to form a plurality of recesses 210 and a flat surface portion 212 (S541).
  • S541 may be the same process as S441 in FIG.
  • the surface of the chip connection portion 52 is irradiated with a laser to form a plurality of recesses 210 and a flat surface portion 212 to form an obstruction region.
  • 251 is provided (S542).
  • a plurality of recesses 210 and a flat surface portion 212 may be formed on each side surface 68 and the upper surface 64.
  • soldering 32 soldering 32 (S543). Since the recess 210 and the flat surface portion 212 are formed on the tip surface 66 or the like before S543, it is possible to suppress the creeping up of the solder 32 on the tip surface 66 or the like.
  • S543 may be the same process as S342 in FIG.
  • the coating layer 13 is formed (S544).
  • the coating layer 13 may be formed on the surfaces of the lead frame 50 and the solder 32.
  • the lead frame 50, the semiconductor chip 40, and the like may be sealed with the sealing resin 12.
  • the semiconductor module 100 can be formed.
  • S544 may be the same process as S343 in FIG.
  • FIG. 51 is a diagram illustrating the shape of the chip connection portion 52.
  • the shape is transferred to the upper surface 64 of the chip connection portion 52 by the mold.
  • the tip surface 66 of the chip connection portion 52 is irradiated with a laser. Therefore, the recess 210 formed on the upper surface 64 is a mold hole. Further, the recess 210 formed in the tip surface 66 is a laser hole.
  • the depth of the mold hole is deeper than the depth of the laser hole. That is, the depth d5 of the recess 210 formed on the upper surface 64 is deeper than the depth d6 of the recess 210 formed on the tip surface 66.
  • Such a configuration can be obtained by providing a mold hole on the upper surface 64 and a laser hole on the tip surface 66.
  • FIG. 52 is a diagram showing another example of the arrangement of the recess 210 and the flat surface portion 212 on the upper surface 64 and the tip surface 66.
  • the upper surface 64 and the tip surface 66 are shown in common in the Y-axis direction.
  • the recess 210 is formed by irradiating the tip surface 66 and the upper surface 64 of the chip connecting portion 52 with a laser 312 at an angle.
  • the recess 210 formed by laser irradiation is arranged only in the vicinity of the front end surface 66 and the side surface 68.
  • a recess 210 formed by a mold is arranged on the upper surface 64.
  • the recess 210 formed by laser irradiation has a curved line.
  • the recess 210 formed by laser irradiation is circular. Further, the shape of the concave portion 210 on the tip surface 66 has a curved line. Further, the recess 210 formed by the mold has a polygonal shape. In this example, the recess 210 formed by the mold has a rectangular shape.
  • the laser is irradiated so as to overlap at least a part of the plurality of recesses 210 whose shape is transferred by the mold. That is, on the upper surface, at least a part of the recess 210 formed by the laser irradiation and the recess 210 formed by the mold overlap.
  • the inhibition region 251 can be provided on the entire surface of the upper surface 64.
  • FIG. 53 is a diagram showing an example of arrangement of recesses 210 on the upper surface 64, the tip surface 66, and the lower surface 62.
  • the upper surface 64, the tip surface 66, and the lower surface 62 are shown in common in the Y-axis direction.
  • the recess 210 is formed by irradiating the tip surface 66 and the lower surface 62 of the chip connecting portion 52 with a laser 312 obliquely.
  • a recess 210 formed by a mold is arranged on the upper surface 64. With such an arrangement, the inhibition region 251 can be provided on the upper surface 64, the tip surface 66, and the lower surface 62.
  • each side surface 68 may form an inhibition region 251 in the same manner as the tip surface 66.
  • a plurality of recesses 210 and a flat surface portion 212 are formed on the tip surface 66, each side surface 68, and the upper surface 64 to form an inhibition region 251.
  • the inhibition region 251 may be configured only on the upper surface 64.
  • the lead frame 50 described in the examples of FIGS. 50 to 53 may also have the rough surface region 51 described in FIGS. 1 to 23.
  • the inhibition region 251 may function as a rough surface region 51.
  • the region of the upper surface 64 on which the mold hole is formed is preferably a developed area ratio of 0.1 or more.
  • the developed area ratio of the region of the tip surface 66 and each side surface 68 on which the laser hole is formed is preferably 0.2 or more.
  • laser roughening and mold roughening are used in combination
  • present embodiment is not limited to this.
  • laser roughening and liquid roughening may be used in combination
  • mold roughening and liquid roughening may be used in combination.
  • FIG. 54 is a diagram showing another example of the arrangement of the inhibition region 251.
  • FIG. 54 shows an example of the arrangement of the inhibition region 251 on the upper surface 64 of the chip connection portion 52.
  • the inhibition region 251 is shown by hatching.
  • the plurality of recesses 210 are periodically arranged in at least two directions on at least one surface of the chip connection 52. Then, any surface of the chip connecting portion 52 has an unprocessed portion 336 whose periodic arrangement is interrupted.
  • the unprocessed portion 336 may be a flat surface portion 212.
  • FIG. 55 is a diagram showing an example of the arrangement of the recesses 210 of the upper surface 64 and the tip surface 66 in FIG. 54.
  • FIG. 55 shows the arrangement of the plurality of recesses 210 and the flat surface portion 212.
  • the inhibition region 251 may be formed by forming the plurality of recesses 210 and the flat surface portion 212.
  • the inhibition region 251 may function as a rough surface region 51. That is, the inhibition region 251 may have any of the structures and functions described as the rough surface region 51 in addition to the structure and function described as the inhibition region 251.
  • a plurality of recesses 210 and a flat surface portion 212 are formed on the upper surface 64 of the chip connecting portion 52. Further, as shown in FIG. 55, a plurality of recesses 210 and a flat surface portion 212 are formed on the tip surface 66 of the chip connecting portion 52. Although not shown, a plurality of recesses 210 and a flat surface portion 212 may be formed on the side surface 68 of the chip connecting portion 52 as in the tip surface 66.
  • the edge farthest from the bridge portion 54 is defined as the edge 181.
  • the upper surface 64 is a substantially rectangular shape having two sets of two parallel sides, but may have other shapes.
  • the end edge of the upper surface 64 may be a straight line.
  • the end side 181 is connected to the tip surface 66. That is, the upper surface 64 and the tip surface 66 are connected by the end side 181.
  • the end edge closest to the bridge portion 54 is referred to as an end edge 182.
  • the end side 182 is connected to the side surface 68. That is, the upper surface 64 and the side surface 68 are connected by an end side 182.
  • the side between the end side 181 and the end side 182 is defined as the end side 183.
  • the end side 183 is connected to the side surface 68. That is, the upper surface 64 and the side surface 68 are connected by the end side 183.
  • the end side 181 and the end side 183 may be connected by a curved line in a top view.
  • the plurality of recesses 210 and the flat surface portion 212 are formed by laser roughening.
  • the plurality of recesses 210 and the flat surface portion 212 may be formed by roughening the mold.
  • the plurality of recesses 210 and the flat surface portion 212 may be formed by liquid roughening.
  • the inhibition region 251 is not provided near the end side 181 and the end side 183. That is, the raw portion 336 may be provided in the vicinity of the end side 181 and the end side 183.
  • the shortest distance A1 between the recess 210 and the end side 181 is larger than the distance A3 between the adjacent recesses 210.
  • the distance A3 between the adjacent recesses 210 may be the minimum length of the flat surface portion 212 (d7 in the example of FIG. 49).
  • the shortest distance A1 may be 2 times or more, 5 times or more, or 10 times or more the interval A3. Further, in FIG.
  • the shortest distance A2 between the recess 210 and the end side 183 is larger than the distance A3 between the adjacent recesses 210.
  • the shortest distance between the recess 210 formed on the upper surface 64 and at least one end of the surface (upper surface 64) may be larger than the distance A3 between the adjacent recesses 210.
  • the shortest distance A2 may be 5 times or more, 10 times or more, or 20 times or more the interval A3.
  • FIG. 56 is a diagram showing an example of the chip connection portion 52 according to the comparative example. If the inhibition region 251 is provided near the end edge of the upper surface 64 (end edge 181 in the example of FIG. 56), one recess 210-5 is formed on both the upper surface 64 and the tip surface 66 (or the side surface 68). There is. If the recess 210-5 is provided, the solder tends to get wet and spread from the front end surface 66 (or the side surface 68) to the upper surface 64. In the examples of FIGS.
  • the developed area ratio of the upper surface 64 in which the plurality of recesses 210 are formed is preferably 0.7 or less.
  • the shortest distance A1 between the recess 210 and the end side 181 may be 0.3 mm or more and 1.5 mm or less.
  • the shortest distance A2 of the end side 183 with the recess 210 may be 0.3 mm or more and 1.5 mm or less.
  • the distance A3 between the adjacent recesses 210 may be 30 ⁇ m or more and 60 ⁇ m or less.
  • the shortest distance A1 between the recess 210 and the end side 181 may be larger than the thickness of the chip connecting portion 52 in the Z-axis direction.
  • the shortest distance A2 between the recess 210 and the end side 183 may be larger than the thickness of the chip connecting portion 52 in the Z-axis direction.
  • the thickness of the chip connecting portion 52 in the Z-axis direction may be 0.3 mm or more, preferably 0.5 mm or more.
  • the shortest distance A1 between the recess 210 formed on the upper surface 64 of the chip connecting portion and the end side 181 may be larger than the shortest distance between the recess 210 formed on the tip surface 66 of the chip connecting portion 52 and the end side 181.
  • the recess 210 may be provided in the vicinity of the end side 181 on the tip surface 66 of the chip connecting portion 52.
  • the shortest distance A2 between the recess 210 formed on the upper surface 64 of the chip connecting portion and the end side 183 as in the tip surface 66 is the shortest distance between the recess 210 formed on the side surface 68 of the chip connecting portion 52 and the end side 183. It may be larger than (not shown).
  • the recess 210 may not be provided in the vicinity of the end side 181 on the tip surface 66 of the chip connecting portion 52. That is, the shortest distance between the recess 210 formed on the tip surface 66 of the chip connecting portion 52 and the end side 181 may be larger than the distance A3 between the adjacent recesses 210.
  • FIG. 57 is a diagram showing another example of the arrangement of the inhibition region 251.
  • FIG. 57 differs from FIG. 54 in that the inhibition region 251 is not provided near the edge 182. That is, the unprocessed portion 336 may be provided in the vicinity of the end side 182.
  • Other configurations of FIG. 57 may be the same as those of FIG. 54.
  • the shortest distance A8 between the recess 210 and the end side 182 may be larger than the distance A3 between the adjacent recesses 210 (see FIG. 55).
  • the shortest distance A8 between the recess 210 and the end side 182 may be 0.3 mm or more and 1.5 mm or less.
  • FIG. 58 is a diagram showing another example of the arrangement of the inhibition region 251.
  • FIG. 58 shows an example of the arrangement of the inhibition region 251 on the upper surface 64 of the chip connection portion 52.
  • the inhibition region 251 is shown by hatching.
  • FIG. 59 is a diagram showing an example of the arrangement of the recesses 210 of the upper surface 64 and the tip surface 66 in FIG. 58.
  • FIG. 59 shows the arrangement of the plurality of recesses 210 and the flat surface portion 212.
  • the inhibition region 251 may be formed by forming the plurality of recesses 210 and the flat surface portion 212.
  • the inhibition region 251 may function as a rough surface region 51.
  • the plurality of recesses 210 and the flat surface portion 212 are formed by laser roughening.
  • the end side 183-1 faces the end side 183-2.
  • the end side 183-1 is an example of the first end side.
  • the end side 183-2 is an example of the second end side.
  • the end side 181 is an example of the third end side.
  • the inhibition region 251 is not provided near the center line CL of the upper surface 64 of the chip connection portion 52. That is, the unprocessed portion 336 may be provided in the vicinity of the center line CL.
  • the center line CL is a line passing through the center C of the upper surface 64 of the chip connecting portion 52.
  • the center line CL is parallel to the X-axis direction.
  • the center C of the upper surface 64 of the chip connecting portion 52 may be the center in the XY plane of the upper surface 64 of the chip connecting portion 52, or may be the center of gravity of the upper surface 64 of the chip connecting portion 52.
  • the maximum distance A4 within the distance between the recesses 210 sandwiched between the edge 183-1 and the edge 1832 is the first shortest of the recess 210 formed on the upper surface 64 of the chip connection portion 52 and the edge 183-1. It is larger than the distance A5 (see FIG. 59). Further, the maximum distance A4 within the distance between the concave portions 210 sandwiched between the end side 183-1 and the end side 183-2 is the second of the concave portion 210 and the end side 183-2 formed on the upper surface 64 of the chip connecting portion 52. 2 Greater than the shortest distance (not shown).
  • FIG. 60 is a diagram illustrating laser irradiation to the chip connection portion 52 according to the comparative example.
  • laser irradiation is performed on at least two surfaces of the chip connection portion 52 with a common light source 310 without replacing the chip connection portion 52 as shown in FIG. 33, for example, toward the end side 183-1 and the end side 183-2.
  • the laser irradiation spots overlap each other in the vicinity of the center line CL of the upper surface 64 of the chip connection portion 52.
  • the solder tends to get wet and spread in the vicinity of the center line CL of the upper surface 64 of the chip connecting portion 52.
  • the inhibition region 251 is not provided near the center line CL of the upper surface 64 of the chip connecting portion 52, the spots of laser irradiation overlap each other in the vicinity of the center line CL of the upper surface 64 of the chip connecting portion 52. Can be prevented. Therefore, it is possible to suppress the wetting and spreading of the solder.
  • the maximum distance A4 within the distance between the recesses 210 sandwiched between the end side 183-1 and the end side 183-2 may be, for example, 0.3 mm or more and 1.5 mm or less.
  • the first shortest distance A5 between the recess 210 formed on the upper surface 64 of the chip connecting portion 52 and the end side 183-1 may be 30 ⁇ m or more and 60 ⁇ m or less.
  • the second shortest distance between the recess 210 formed on the upper surface 64 of the chip connecting portion 52 and the end side 183-2 may be 30 ⁇ m or more and 60 ⁇ m or less.
  • the distance between the recesses 210 in the center C between the end sides 183-1 and the end sides 183-2 of the upper surface 64 of the chip connecting portion 52 may be larger than the first shortest distance A5 and the second shortest distance.
  • the maximum distance A4 among the distances between the recesses 210 sandwiched between the end sides 183-1 and the end sides 183-2 may be the distance between the recesses 210 at the center C. That is, the distance between the recesses 210 may be maximum at the center C between the end sides 183-1 and the end sides 183-2. Further, the distance between the recesses 210 does not have to be the maximum in the center C.
  • the shortest distance A6 between the recess 210 formed on the upper surface 64 of the chip connecting portion 52 and the end side 181 is larger than the first shortest distance A5. Further, the shortest distance A6 between the recess 210 formed on the upper surface 64 of the chip connecting portion 52 and the end side 181 is larger than the second shortest distance. Therefore, since the obstruction region 251 is not provided in the vicinity of the end side 181 it is possible to suppress the wetting and spreading of the solder.
  • the shortest distance A6 between the recess 210 formed on the upper surface 64 of the chip connecting portion 52 and the end side 181 is larger than the shortest distance A7 between the recess 210 formed on the tip surface 66 of the chip connecting portion 52 and the end side 181. That is, on the tip surface 66, the inhibition region 251 is provided in the vicinity of the end side 181. By providing the obstruction region 251 in the vicinity of the end side 181 on the tip surface 66, it is possible to suppress the wetting and spreading of the solder.
  • the shortest distance A7 between the recess 210 formed on the tip surface 66 of the chip connecting portion 52 and the end side 181 may be larger than the distance A3 between the adjacent recesses 210.
  • FIG. 61 is a diagram showing another example of the arrangement of the inhibition region 251.
  • FIG. 61 differs from FIG. 58 in that the inhibition region 251 is provided in the vicinity of the end side 182.
  • Other configurations of FIG. 61 may be the same as those of FIG. 58. Even with such a configuration, it is possible to suppress the wetting and spreading of the solder.
  • FIG. 62 is a diagram showing another example of the arrangement of the inhibition region 251.
  • FIG. 62 differs from FIG. 58 in that the inhibition region 251 is not provided near the edge 183. That is, the unprocessed portion 336 may be provided in the vicinity of the end side 183.
  • Other configurations of FIG. 62 may be the same as those of FIG. 58. Even with such a configuration, it is possible to suppress the wetting and spreading of the solder.
  • FIG. 63 is a diagram showing another example of the arrangement of the inhibition region 251.
  • FIG. 63 shows an example of the arrangement of the inhibition region 251 on the upper surface 64 of the chip connection portion 52.
  • the inhibition region 251 has an overlapping portion 332 and a non-overlapping portion 334, which are shown by different hatchings.
  • FIG. 64 is a diagram showing an example of the arrangement of the recesses 210 of the upper surface 64 and the tip surface 66 in FIG. 63.
  • FIG. 64 shows the arrangement of the plurality of recesses 210 and the flat surface portion 212.
  • the inhibition region 251 may be formed by forming the plurality of recesses 210 and the flat surface portion 212.
  • the inhibition region 251 may function as a rough surface region 51.
  • the overlapping portion 332 can be formed by controlling the spot of laser irradiation (irradiation position of laser irradiation).
  • the arrangement of the recesses 210 in the overlapping portion 332 may be the irradiation position of the laser irradiation.
  • the overlapping portion 332 does not have to have a flat surface portion 212 arranged between the two recesses 210. That is, it may not function as the inhibition region 251 but may function as the rough surface region 51.
  • overlapping portion 332 adjacent recesses 210 overlap.
  • a recess 210 is further provided between the adjacent recesses 210.
  • the overlapping portion 332 may be formed by further irradiating the flat surface portion 212 arranged between the adjacent recesses 210 with a laser.
  • the overlapping portion 332 may be a portion where adjacent recesses 210 are continuous.
  • the overlapping portion 332 may or may not be provided with the flat surface portion 212.
  • a flat surface portion 212 is provided between adjacent recesses 210.
  • the overlapping portion 332 can have a larger developed area ratio than the non-overlapping portion 334.
  • the solder is more likely to get wet and spread than in the non-overlapping portion 334.
  • the overlapping portion 332 is provided inside the surface (upper surface 64) as compared with the non-overlapping portion 334. That is, the overlapping portion 332 is not provided in the vicinity of the end side 181, the end side 182, and the end side 183 of the upper surface 64.
  • FIG. 65 is a diagram illustrating the shape of the overlapping portion 332.
  • the recess 210 is formed on the upper surface 64 and the tip surface 66 of the chip connecting portion 52 by laser irradiation.
  • the recess 210 in this example is a laser hole. Further, by overlapping the irradiation positions of the laser irradiation, the overlapping portion 332 is formed on the upper surface 64 of the chip connecting portion 52.
  • the depth d7 of the recess 210 provided in the overlapping portion 332 is deeper than the depth d8 of the recess 210 provided in the non-overlapping portion 334.
  • the depth d7 may be 1.5 times or more the depth d8.
  • the depth d7 of the recess 210 provided in the overlapping portion 332 is deeper than the depth d9 of the recess 210 formed in the tip surface 66.
  • the depth d7 may be 1.5 times or more the depth d9. Since the recess 210 provided in the overlapping portion 332 is deeper than the recess 210 provided in other than the overlapping portion 332, the overlapping portion 332 and the non-overlapping portion 334 can be distinguished.
  • FIGS. 54 to 65 the inhibition region 251 of the chip connecting portion 52 has been illustrated and described, but the above-described configuration may be applied to the circuit pattern connecting portion 56 and other surfaces.
  • FIG. 66 is a diagram showing another example of the lead frame 50.
  • the lead frame 50 of this example differs from the example of FIGS. 1 to 34 in that the chip connecting portion 52 has a main material portion 231 and an obstructing portion 230.
  • Other structures may be identical to any of the forms described in FIGS. 1-34.
  • the main material portion 231 is a portion formed of the same material as the lower surface 62. When a plurality of types of material portions are exposed on the lower surface 62, the main material portion 231 is formed of the same material as the portion having the largest area on the lower surface 62.
  • the main material portion 231 is a portion formed of, for example, copper or an alloy containing copper.
  • the main material portion 231 may be a portion formed of the same material as the crosslinked portion 54.
  • the obstruction portion 230 is a portion formed of a material having a lower solder wettability than the main material portion 231. That is, the obstruction portion 230 is a portion where the solder is less likely to spread than the main material portion 231.
  • the inhibitory portion 230 is, for example, a portion formed of ceramic, carbon, aluminum, an alloy containing aluminum, iron, or an alloy containing iron.
  • the obstructing portion 230 is exposed on the tip surface 66 of the chip connecting portion 52. As a result, it is possible to suppress the creeping up of the solder on the tip surface 66.
  • the obstruction portion 230 may be exposed on the side surface 68 of the chip connection portion 52.
  • the chip connecting portion 52 may be formed of a clad material in which a main material portion 231 and an obstructing portion 230 are laminated.
  • the chip connecting portion 52 may be provided with an obstructing portion 230 between the two main material portions 231.
  • FIG. 67 is a diagram showing an arrangement example of the main material portion 231 and the obstruction portion 230 in the chip connecting portion 52.
  • the obstruction portion 230 is hatched with diagonal lines. Further, the obstruction portion 230 covered by the main material portion 231 is also shown to pass through the main material portion 231.
  • the plate-shaped main material portion 231 and the plate-shaped obstructing portion 230 are laminated in the height direction.
  • the plate shape refers to a shape in which the area of the main surface substantially parallel to the upper surface 64 is substantially perpendicular to the upper surface 64 and is larger than the area of any side surface.
  • the chip connecting portion 52 shown in FIG. 67 has a main material portion 231-1 exposed on the upper surface 64, a main material portion 231-2 exposed on the lower surface 62, and an obstruction portion 230 sandwiched between the two main material portions 231. Have.
  • the obstruction portion 230 is exposed on the tip surface 66 and each side surface 68.
  • the obstructing portion 230 is exposed so as to cross each surface at a predetermined height position on each surface. That is, in the lateral direction, the width of the obstructing portion 230 is the same as the width of each surface. With such a shape, it is possible to suppress the creeping up of the solder on the tip surface 66 and each side surface 68.
  • the widths of the main material portion 231-1, the main material portion 231-2, and the obstruction portion 230 in the height direction are Z1, Z2, and Z3, respectively.
  • the inhibitory portion 230 may have the same width Z3 on the tip surface 66 and each side surface 68.
  • the main material portion 231-1 may also have the same width Z1 on the tip surface 66 and each side surface 68.
  • the main material portion 231-2 may also have the same width Z2 on the tip surface 66 and each side surface 68.
  • the width Z3 of the obstructing portion 230 is larger than either the width Z1 of the main material portion 231-1 or the width Z2 of the main material portion 231-2.
  • the width Z3 may be larger than the sum of the widths Z1 and the width Z2. This makes it easier to suppress the creeping up of the solder on each surface.
  • the width Z1 may be the same as the width Z2, may be large, or may be small.
  • FIG. 68 is a diagram showing another example of the lead frame 50. This example differs from the examples of FIGS. 66 and 67 in that the inhibitory portion 230 is exposed on the upper surface 64. Other structures are similar to the examples in FIGS. 66 and 67.
  • FIG. 69 is an enlarged schematic view of the chip connection portion 52 of FIG. 68.
  • the inhibitory portion 230 of this example is exposed on the upper surface 64.
  • the obstruction portion 230 may be exposed to the entire upper surface 64.
  • the chip connecting portion 52 of this example does not have the main material portion 231-1 shown in FIG. 67.
  • FIG. 70 is a diagram showing another example of the lead frame 50.
  • the shape of the inhibitory portion 230 is different from the example of FIGS. 66 to 69.
  • Other structures are similar to any of the examples in FIGS. 66-69.
  • the obstruction portion 230 of this example is exposed on the lower surface 62.
  • FIG. 71 is a diagram showing an example of arrangement of the obstructing portion 230 on the lower surface 62 of the chip connecting portion 52.
  • the obstruction portion 230 of this example is arranged on the lower surface 62 outside the protrusion 88.
  • the outside of the protrusion 88 refers to the area between the protrusion 88 and the tip surface 66 or the side surface 68.
  • the blocking portion 230 may be in contact with the tip surface 66.
  • the obstruction portion 230 may be exposed on the tip surface 66.
  • the inhibitory portion 230 may be in contact with the side surface 68.
  • the inhibitory portion 230 may be exposed on the side surface 68.
  • the obstruction portion 230 may be separated from the protrusion portion 88. According to this example, it is possible to suppress the creeping up of the solder on the front end surface 66 and the side surface 68 while wetting most of the lower surface 62 with the solder.
  • FIG. 72 is an enlarged schematic view of the chip connection portion 52 of FIGS. 70 and 71.
  • the inhibitory portion 230 of this example is exposed on the lower surface 62.
  • the obstruction portion 230 is exposed on the tip surface 66 and each side surface 68.
  • the obstruction portion 230 of this example has a frame shape surrounding a predetermined region.
  • FIG. 73 is a diagram showing another arrangement example of the obstructing portion 230 on the lower surface 62 of the chip connecting portion 52.
  • the obstruction portion 230 of this example is arranged on the lower surface 62 outside the protrusion 88. However, the obstructing portion 230 is not in contact with the tip surface 66. That is, the obstructing portion 230 is not exposed on the tip surface 66.
  • the blocking portion 230 is not in contact with the side surface 68. That is, the obstructing portion 230 is not exposed on the side surface 68.
  • the obstruction portion 230 may be separated from the protrusion portion 88. Also in this example, it is possible to suppress the creeping up of the solder on the front end surface 66 and the side surface 68 while wetting most of the lower surface 62 with the solder.
  • FIG. 74 is a diagram showing another arrangement example of the main material portion 231 and the obstruction portion 230 in the chip connecting portion 52.
  • FIG. 74 shows the obstruction portion 230 not covered by the main material portion 231.
  • the obstruction portion 230 of this example differs from the example of FIGS. 66 to 73 in that the obstruction portion 230 projects outward from the main material portion 231 in the direction perpendicular to the tip surface 66 of the chip connection portion 52 (X-axis direction). do.
  • Other structures are similar to any of the examples of FIGS. 66-73.
  • the obstructing portion 230 may protrude outward from the main material portion 231.
  • the inhibitory portion 230 may have a plate shape as shown in FIG. 67 or FIG. 69. In this case, the area of the obstructing portion 230 on the XY surface is larger than the area of the main material portion 231.
  • the inhibitory portion 230 may have a frame shape as shown in FIG. 72. In this case, the main material portion 231 has a portion surrounded by the obstructing portion 230.
  • the main material portion 231 may have a recess in any one of the front end surface 66 and the side surface 68 into which a part of the obstruction portion 230 is inserted.
  • FIG. 75 is a diagram showing another arrangement example of the main material portion 231 and the obstruction portion 230 in the chip connecting portion 52.
  • FIG. 75 shows the obstruction portion 230 not covered by the main material portion 231.
  • the obstruction portion 230 of this example differs from the example of FIGS. 66 to 73 in that the obstruction portion 230 is recessed inward from the main material portion 231 in the direction perpendicular to the tip surface 66 of the chip connection portion 52 (X-axis direction). do.
  • Other structures are similar to any of the examples of FIGS. 66-73.
  • the obstructing portion 230 may be recessed inward from the main material portion 231.
  • the inhibitory portion 230 may have a plate shape as shown in FIG. 67 or FIG. 69. In this case, the area of the obstructing portion 230 on the XY surface is smaller than the area of the main material portion 231.
  • the inhibitory portion 230 may have a frame shape as shown in FIG. 72. In this case, the main material portion 231 has a portion surrounded by the obstructing portion 230.
  • FIG. 76 is a diagram showing another arrangement example of the main material portion 231 and the obstruction portion 230 in the chip connecting portion 52.
  • the obstruction portion 230 covered by the main material portion 231 is also shown through the main material portion 231.
  • the obstruction portion 230 of this example is laminated on the surface of the main material portion 231.
  • the obstruction portion 230 is laminated with the main material portion 231 on the tip surface 66 of the chip connecting portion 52 in a direction perpendicular to the tip surface 66.
  • the blocking portion 230 may also be laminated on each side surface 68.
  • the inhibition portion 230 is formed by laminating a predetermined material on the surface of the main material portion 231 by a method such as sputtering or thermal spraying.
  • the region where the obstruction portion 230 is exposed on each surface of the chip connection portion 52 is the same as any of the examples described with reference to FIGS. 66 to 75. Also in this example, it is possible to suppress the creeping up of the solder on the tip surface 66 and the like.
  • the inhibitory portion 230 may be formed of ceramic such as aluminum oxide, aluminum nitride, or silicon nitride, may be formed of carbon, or may be formed of a metal such as iron.
  • the grain shape of the material irradiated to the main material portion 231 may be controlled. Thereby, the roughness of the surface of the obstruction portion 230 can be controlled.
  • a rough surface region 51 may be formed on the surface of the obstruction portion 230. Further, the rough surface region 51 may be formed in the main material portion 231.
  • the wiring part is A chip connection portion connected to the semiconductor chip and The circuit pattern connection part connected to the circuit pattern and It has a chip connection portion and a cross-linking portion that connects the circuit pattern connection portion.
  • the chip connection portion has a lower surface facing the semiconductor chip and has a lower surface. The lower surface of the chip connection portion has a first side farthest from the cross-linking portion.
  • the lower surface of the chip connection portion has a second side closest to the crosslinked portion.
  • the semiconductor module according to item 1 wherein the inclination or the step is provided along a side other than the second side among the sides of the lower surface of the chip connection portion.
  • a plurality of protrusions protruding toward the semiconductor chip are provided on the lower surface of the chip connection portion.
  • the step is provided on the lower surface of the chip connection portion.
  • Item 2 The item 1 to 3, wherein the step includes at least one of a protrusion protruding from the lower surface toward the circuit pattern and a groove recessed from the lower surface in a direction away from the circuit pattern.
  • Semiconductor module. (Item 5) Item 4. The semiconductor module according to item 4, wherein the step is the protruding portion and is provided in contact with the first side.
  • Item 6) Item 4. The semiconductor module according to item 4, wherein the step is the groove portion and is provided in contact with the first side.
  • Item 7) The semiconductor module according to item 4, wherein the step is the groove portion and is provided apart from the first side.
  • the lower surface of the chip connection portion is provided with the inclination.
  • the semiconductor module according to any one of items 1 to 3, wherein the inclination is chamfered at a corner of the lower surface.
  • the wiring portion has a chip connection portion to be connected to the semiconductor chip, and the wiring portion has a chip connection portion.
  • the chip connection is Main material part and A semiconductor module formed of a material having a lower solder wettability than the main material portion and having an obstruction portion exposed and arranged on the tip surface.

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

一方の面に回路パターンが形成された絶縁回路基板と、絶縁回路基板に載置された半導体チップと、半導体チップおよび回路パターンを電気的に接続する配線部とを備え、配線部は、半導体チップと接続するチップ接続部を有し、チップ接続部の表面は、複数の凹部と、2つの凹部の間に配置された平面部とを有する半導体モジュールを提供する。

Description

半導体モジュールおよび半導体モジュールの製造方法
 本発明は、半導体モジュールおよび半導体モジュールの製造方法に関する。
 従来から、半導体チップを絶縁回路基板に搭載し、半導体チップと絶縁回路基板の回路パターンとをリードフレーム等の配線部で接続した半導体モジュールが知られている。このような半導体モジュールでは、半導体チップを保護するために、種々の樹脂パッケージが用いられている。(例えば、特許文献1参照)。
 特許文献1 WO2017/163583
解決しようとする課題
 リードフレーム等の配線部と樹脂パッケージとの剥離を抑制することが好ましい。
一般的開示
 上記課題を解決するために、本発明の一つの態様においては、半導体モジュールを提供する。半導体モジュールは、一方の面に回路パターンが形成された絶縁回路基板と、絶縁回路基板に載置された半導体チップと、半導体チップおよび回路パターンを電気的に接続する配線部とを備えてよい。配線部は、半導体チップと接続するチップ接続部を有してよい。チップ接続部の表面は、複数の凹部を有してよい。チップ接続部の表面は、2つの凹部の間に配置された平面部を有してよい。
 本発明の第2の態様においては、半導体モジュールを提供する。半導体モジュールは、一方の面に回路パターンが形成された絶縁回路基板と、絶縁回路基板に載置された半導体チップと、表面の少なくとも一部分において展開面積比が0.2以上である粗面領域を有し、半導体チップと回路パターンとを接続する配線部と、半導体チップを保護する樹脂パッケージとを備えてよい。
 本発明の第3の態様においては、半導体モジュールを提供する。半導体モジュールは、一方の面に回路パターンが形成された絶縁回路基板と、絶縁回路基板に載置された半導体チップと、半導体チップと回路パターンとを接続する配線部と、半導体チップを保護する樹脂パッケージと、を備えてよい。配線部は、半導体チップと接続するチップ接続部と、回路パターンと接続する回路パターン接続部と、チップ接続部および回路パターン接続部を接続する架橋部とを有してよい。チップ接続部は、半導体チップと向かい合う下面を有してよい。チップ接続部の下面は、架橋部から最も離れた第1の辺を有してよい。チップ接続部の下面には、第1の辺の半分以上の長さにわたって、第1の辺に沿った段差または傾斜が設けられていてよい。
 本発明の第4の態様においては、半導体モジュールを提供する。半導体モジュールは、一方の面に回路パターンが形成された絶縁回路基板と、絶縁回路基板に載置された半導体チップと、半導体チップおよび回路パターンを電気的に接続する配線部とを備えてよい。配線部は、半導体チップと接続するチップ接続部を有してよい。チップ接続部は、主材部を有してよい。チップ接続部は、主材部よりもはんだ濡れ性が低い材料で形成され、先端面において露出して配置された阻害部を有してよい。
 本発明の第5の態様においては、半導体モジュールの製造方法を提供する。半導体モジュールは、一方の面に回路パターンが形成された絶縁回路基板と、絶縁回路基板に載置された半導体チップと、半導体チップおよび回路パターンを電気的に接続する配線部とを備え、配線部は、半導体チップと接続するチップ接続部を有してよい。製造方法においては、チップ接続部の表面に対してレーザー照射し、複数の凹部と、2つの凹部の間に配置された平面部とを形成してよい。
 本発明の第6の態様においては、半導体モジュールの製造方法を提供する。半導体モジュールは、一方の面に回路パターンが形成された絶縁回路基板と、絶縁回路基板に載置された半導体チップと、半導体チップおよび回路パターンを電気的に接続する配線部とを備え、配線部は、半導体チップと接続するチップ接続部を有してよい。製造方法においては、チップ接続部の上面に対して、金型により形状を転写し、複数の凹部と、2つの凹部の間に配置された平面部とを形成してよい。
本発明の一つの実施形態に係る半導体モジュール100の一例を示す図である。 絶縁回路基板160の一例を示す図である。 図2のA-A断面図である。 図3のリードフレーム50の拡大図である。 回路パターン接続部56の近傍の拡大図である。 図3の先端面66の近傍の拡大図である。 リードフレーム50における展開面積比と、密着強度との関係を示す図である。 リードフレーム50の他の構造例を示す斜視図である。 図8のチップ接続部52の下面62を示す図である。 図9におけるB-B断面を示す図である。 図9におけるC-C断面を示す図である。 図8のリードフレーム50を適用した場合の先端面66の近傍の拡大図である。 チップ接続部52の下面62の他の例を示す図である。 図13におけるD-D断面を示す図である。 図13におけるE-E断面を示す図である。 チップ接続部52の下面62の他の例を示す図である。 図16におけるF-F断面を示す図である。 図16におけるG-G断面を示す図である。 チップ接続部52の下面62の他の例を示す図である。 図19におけるH-H断面を示す図である。 図19におけるI-I断面を示す図である。 参考例に係るチップ接続部152を示す図である。 チップ接続部152の頂点201近傍の拡大図である。 リードフレーム50の他の例を示す図である。 チップ接続部52の先端面66の近傍を拡大した図である。 先端面66における凹部210および平面部212の一例を示す図である。 先端面66における凹部210および平面部212の配置例を示す図である。 先端面66における凹部210および平面部212の他の配置例を示す図である。 半導体モジュール100の製造方法における一部の工程を示す図である。 本実施例1~3と参考例1~3との測定結果を示す図である。 チップ接続部52へのレーザー照射を説明する図である。 図29のS341におけるレーザー照射の一例を示す図である。 図29のS341におけるレーザー照射の他の例を示す図である。 図29のS341におけるレーザー照射の他の例を示す図である。 図29のS341におけるレーザー照射の他の例を示す図である。 先端面66および上面64の凹部210の表面形状の一例を示す図である。 先端面66および上面64の凹部210の形状を説明する図である。 上面64および先端面66の凹部210の配置の一例を示す図である。 上面64および先端面66の凹部210の配置の一例を示す図である。 上面64および先端面66の凹部210の配置の一例を示す図である。 上面64および先端面66の凹部210の配置の一例を示す図である。 先端面66における凹部210および平面部212の他の配置例を示す図である。 先端面66における凹部210および平面部212の他の配置例を示す図である。 先端面66における凹部210および平面部212の他の配置例を示す図である。 先端面66における凹部210および平面部212の他の配置例を示す図である。 半導体モジュール100の製造方法における一部の工程を示す図である。 チップ接続部52への金型320による形状転写を説明する図である。 上面64の凹部210および平面部212の配置の一例を示す図である。 上面64の凹部210および平面部212の形状を詳細に説明する図である。 半導体モジュール100の製造方法における一部の工程を示す図である。 チップ接続部52の形状を説明する図である。 チップ接続部52の形状を説明する図である。 上面64および先端面66の凹部210および平面部212の配置の一例を示す図である。 阻害領域251の配置の他の例を示す図である。 図54における上面64および先端面66の凹部210の配置の一例を示す図である。 比較例に係るチップ接続部52の一例を示す図である。 阻害領域251の配置の他の例を示す図である。 阻害領域251の配置の他の例を示す図である。 図58における上面64および先端面66の凹部210の配置の一例を示す図である。 比較例に係るチップ接続部52へのレーザー照射を説明する図である。 阻害領域251の配置の他の例を示す図である。 阻害領域251の配置の他の例を示す図である。 阻害領域251の配置の他の例を示す図である。 図63における上面64および先端面66の凹部210の配置の一例を示す図である。 重なり部332の形状を説明する図である。 リードフレーム50の他の例を示す図である。 チップ接続部52における主材部231および阻害部230の配置例を示す図である。 リードフレーム50の他の例を示す図である。 図37のチップ接続部52を拡大した模式図である。 リードフレーム50の他の例を示す図である。 チップ接続部52の下面62における、阻害部230の配置例を示す図である。 図39および図40のチップ接続部52を拡大した模式図である。 チップ接続部52の下面62における、阻害部230の他の配置例を示す図である。 チップ接続部52における主材部231および阻害部230の他の配置例を示す図である。 チップ接続部52における主材部231および阻害部230の他の配置例を示す図である。 チップ接続部52における主材部231および阻害部230の他の配置例を示す図である。
 以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。なお、本明細書及び図面において、実質的に同一の機能、構成を有する要素については、同一の符号を付することにより重複説明を省略し、又、本発明に直接関係のない要素は図示を省略する。また、1つの図面において、同一の機能、構成を有する要素については、代表して符合を付し、その他については符合を省略する場合がある。
 本明細書においては半導体チップの深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の2つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は、重力方向または半導体モジュールの実装時における方向に限定されない。
 本明細書では、X軸、Y軸およびZ軸の直交座標軸を用いて技術的事項を説明する場合がある。直交座標軸は、構成要素の相対位置を特定するに過ぎず、特定の方向を限定するものではない。例えば、Z軸は地面に対する高さ方向を限定して示すものではない。なお、+Z軸方向と-Z軸方向とは互いに逆向きの方向である。正負を記載せず、Z軸方向と記載した場合、+Z軸および-Z軸に平行な方向を意味する。本明細書では、半導体チップの上面および下面に平行な直交軸をX軸およびY軸とする。また、半導体基板の上面および下面と垂直な軸をZ軸とする。本明細書では、Z軸の方向を深さ方向と称する場合がある。また、本明細書では、X軸およびY軸を含めて、半導体基板の上面および下面に平行な方向を、水平方向と称する場合がある。
 本明細書において「同一」または「等しい」のように称した場合、製造ばらつき等に起因する誤差を有する場合も含んでよい。当該誤差は、例えば10%以内である。
==本実施形態==
 図1は、本発明の一つの実施形態に係る半導体モジュール100の一例を示す図である。半導体モジュール100は、インバータ等の電力変換装置として機能してよい。半導体モジュール100は、1つ以上の絶縁回路基板160を備える。本明細書では、1つ以上の絶縁回路基板160が設けられる面における直交軸をX軸およびY軸とし、XY面と垂直な軸をZ軸とする。図1においては、XY面における各部材の配置例を示している。
<<半導体モジュール100の説明>>
 本例の半導体モジュール100は、それぞれがU層、V層、W層のアームを構成する3つの絶縁回路基板160を備えている。絶縁回路基板160には、1つ以上の半導体チップ40が載置される。半導体チップ40は、絶縁回路基板160を囲む樹脂ケース10や樹脂ケース10に充填される封止樹脂12といった樹脂パッケージ14により保護される。
 半導体チップ40は、絶縁ゲート型バイポーラトランジスタ(IGBT)、FWD(Free Wheel Diode)等のダイオードおよびこれらを組み合わせたRC(Reverse Conducting)-IGBT、並びにMOSトランジスタ等を含んでよい。
 樹脂ケース10は、絶縁回路基板160を収容する空間94を囲むように設けられる。1つ以上の端子86が、樹脂ケース10から露出して設けられてよい。端子86は、端子接続部198を介して、絶縁回路基板160と電気的に接続されてよい。また、樹脂ケース10には、冷却装置等を固定するねじ等の締結部材が挿入される貫通孔84が設けられてよい。
 本例において、樹脂ケース10は、射出成形により形成可能な熱硬化型樹脂、または、UV成形により形成可能な紫外線硬化型樹脂、等の樹脂により成形される。当該樹脂は、例えばポリフェニレンサルファイド(PPS)樹脂、ポリブチレンテレフタレート(PBT)樹脂、ポリアミド(PA)樹脂、アクリロニトリルブタジエンスチレン(ABS)樹脂およびアクリル樹脂等から選択される1又は複数の高分子材料を含んでよい。
 本例において、封止樹脂12は、樹脂ケース10の内部に設けられる。封止樹脂12は、例えばエポキシ樹脂やシリコーンゲルであるが、これに限定されない。封止樹脂12により、絶縁回路基板160を保護できる。
 図2は、絶縁回路基板160の一例を示す図である。ここでは、代表して1つの相のアームを構成する絶縁回路基板160を例示するが、その他の相の絶縁回路基板160も同様の構成である。本例の絶縁回路基板160は、絶縁基板20のいずれか一方の面に回路パターン26を設け、他方の面に放熱板22(図3参照)を設けたものである。回路パターン26および放熱板22は、銅板またはアルミ板、あるいはこれらの材料にめっきを施した板を、窒化ケイ素セラミックスや窒化アルミニウムセラミックス等の絶縁基板20に直接接合あるいはろう材層を介して接合することで、構成されてよい。
 本例の半導体チップ40は、絶縁基板20の上面に設けられた回路パターン26に半田等の接合層30(図3参照)を介して接合されている。また、半導体チップ40は、その上面がはんだ等の接合層32(図3参照)を介して配線部と接続される。本例の配線部は、リードフレーム50である。リードフレーム50は、半導体チップ40をはんだ等の接合層34(図3参照)を介して回路パターン26に接続する。リードフレーム50は、銅またはアルミニウム等の金属材料で形成された部材である。リードフレーム50は、ニッケル等により表面の少なくとも一部がメッキされていてもよい。また、リードフレーム50は、樹脂等により表面の少なくとも一部がコーティングされていてもよい。リードフレーム50は、板状の部分を有してよい。板状とは、対向して配置された2つの主面の面積が、他の面の面積よりも大きい形状を指す。リードフレーム50は、少なくとも、半導体チップ40と接続する部分が板状であってよい。リードフレーム50は、1枚の金属板を折り曲げることで、形成されてよい。
 回路パターン26は、半導体チップ40またはリードフレーム50と電気的に接続されることで、信号または電力を伝送する。回路パターン26は、複数の島状領域26A,26B,26Cを含んで構成されてよい。また、半導体チップ40が回路パターン26の1つの島状領域に複数配置されてよい。図2の例では、島状領域26A,26Bのそれぞれに、複数の半導体チップ40が配置されている。また、1つの島状領域に配置された複数の半導体チップ40が、リードフレーム50により、同一の島状領域に接続されてよい。図2の例では、島状領域26Aに配置された複数の半導体チップ40が、Y軸方向に並んだ2つのリードフレーム50により同一の島状領域26Bに並列に接続されている。また、島状領域26Bに配置された複数の半導体チップ40が、Y軸方向に並んだ2つのリードフレーム50により同一の島状領域26Cに並列に接続されている。当該2つのリードフレーム50において、同一の島状領域26Bまたは26Cに接続される接続部分のY軸方向の距離Y1が、2つの半導体チップ40のY軸方向の距離Y2より小さくてよい。これにより、離れて配置された2つの半導体チップ40を通る電流の経路長の差異を低減できる。
 本例の半導体チップ40は、上面および下面に電極(例えば、エミッタ電極とコレクタ電極)が形成された縦型のチップである。半導体チップ40は、下面に形成された電極により回路パターン26と接続され、上面に形成された電極によりリードフレーム50と接続される。なお、半導体チップ40は縦型のチップに限定されない。半導体チップ40は、回路パターン26と接続される電極を上面に有していてもよい。この場合、回路パターン26と当該電極は、ワイヤ等により接続されてよい。
 端子接続部198は、回路パターン26と、図1に示した端子86とを接続する。端子接続部198は、金属で形成された板または棒状の部材であってよく、ワイヤ状の部材であってもよい。これにより、半導体チップ40と端子86とが電気的に接続される。
 図3は、図2のA-A断面図である。図3は、XZ面に対して各部材を投影した場合の、各部材の配置例を示している。当該側面において、半導体モジュール100は、絶縁基板20、放熱板22、接合層24、冷却部16、回路パターン26、接合層30,32,34、半導体チップ40、リードフレーム50および封止樹脂12を備える。
 放熱板22は、絶縁基板20の下面の少なくとも一部または全体を覆っていてよい。接合層24は、放熱板22を冷却部16に接合する。接合層24は、はんだ等である。冷却部16は、内部に水等の冷媒を含む。冷却部16は、放熱板22等を介して、半導体チップ40を冷却する。
 回路パターン26は、絶縁基板20の上面に配置されている。回路パターン26は、本例では銅等の放熱板22と同一の材料で形成されてよく、異なる材料で形成されてもよい。本例の半導体チップ40は、回路パターン26の島状領域26A,26Bの上面に、接合層30により接続されている。接合層30は、はんだ等の導電材料により、半導体チップ40を接合する。
 本例のリードフレーム50は、半導体チップ40と、回路パターン26の島状領域26B,26Cとを接続する。本例のリードフレーム50は、チップ接続部52、回路パターン接続部56および架橋部54を有する。チップ接続部52は、半導体チップ40の上面に接合層32により接合される部分である。回路パターン接続部56は、回路パターン26の島状領域26B,26Cの上面に接合層34により接続される部分である。チップ接続部52および回路パターン接続部56は、XY面とほぼ平行な板状の部分であってよい。なお、ほぼ平行とは、例えば角度が10度以下の状態を指す。本例では、チップ接続部52の面積が、回路パターン接続部56の面積より大きく構成される。チップ接続部52の面積、回路パターン接続部56の面積は、例えば、半導体チップ40や回路パターン26の島状領域26B,26Cに接続される板状の部分の上面の面積としてよい。
 架橋部54は、チップ接続部52および回路パターン接続部56を接続する。架橋部54は、回路パターン26等の導電部材から離れて配置されている。本例の架橋部54は、回路パターン26等の上方に配置されており、チップ接続部52から回路パターン接続部56まで、回路パターン26等を跨ぐように設けられている。
 架橋部54は、XY面とほぼ平行な板状の部材である架橋面54A(図4参照)を有してよい。また、架橋部54は、チップ接続部52と、架橋面54Aとを接続する脚部54B(図4参照)を有してよい。また、架橋部54は、架橋面54Aと、回路パターン接続部56とを接続する脚部54C(図4参照)を有してよい。脚部54Bおよび脚部54Cは、XY面と平行でない板状の部分であってよい。例えば、脚部54Bおよび脚部54Cは、XY面に対し角度が45度以上となるように形成されてよい。本例の脚部54Bおよび脚部54Cは、XY面と垂直な部分を含んでいる。
 架橋部54には、架橋部54の下方に封止樹脂12を注入するための開口部74(図2参照)が設けられている。本例の架橋部54には、XY面における架橋部54の内側で、且つ、X軸方向における架橋部54の中央付近に複数の開口部74が設けられている。複数の開口部74は、X軸方向における架橋部54の中央付近でない領域に設けられてもよい。なお、開口部74は、架橋部54に限らず、チップ接続部52や回路パターン接続部56といった、リードフレーム50のその他の部位に設けられてもよい。これにより、封止樹脂12をリードフレーム50の上下に確実に行きわたらせる事ができる。
 封止樹脂12は、樹脂ケース10の内部に設けられる。封止樹脂12は、半導体チップ40、リードフレーム50および回路パターン26が露出しないように、樹脂ケース10の空間94に充填されてよい。
 上述の半導体モジュール100においては、半導体チップ40が発熱源となり、半導体チップ40に接続する配線のチップ接続部52は、温度変化により膨張収縮を繰り返す。チップ接続部52の周囲の封止樹脂12も温度変化により膨張収縮を繰り返すため、配線と封止樹脂12の線膨張係数を合わせることが望ましい。しかしながら、線膨張係数を一致させたとしても、温度分布や収縮速度の違いにより、チップ接続部52の先端面66は剥離を生じやすい。さらに、半導体チップ40が発熱源であることから、チップ接続部52は回路パターン接続部56に比べて、繰り返し熱応力にさらされるリスクが高い。加えて、本例では、チップ接続部52の面積が、回路パターン接続部56の面積より大きく構成されている。この点でも、チップ接続部52は、熱応力にさらされた際のリスクが回路パターン接続部56よりも高い。
 ここで、脚部54B(図4参照)は、封止樹脂12で拘束されており、動きにくい。この脚部54Bが軸として働くため、チップ接続部52において、応力により相対的に脆弱になり得る部分は先端面66(図4参照)と考えられる。言い換えれば、半導体モジュール100において、応力により相対的に脆弱になり得る部分は、この先端面66と考えられる。
 チップ接続部52に発生する応力が高くなるほど、チップ接続部52と樹脂とが剥離する可能性が高まる。チップ接続部52と樹脂との剥離が生じると、この剥離を起点とした樹脂割れが発生する可能性がある。したがって、耐久性の高い半導体モジュール100を実現するためには、チップ接続部52、とりわけ先端面66への対策を施すことで、樹脂との剥離を防止し、延いては剥離を起点とした樹脂割れを抑制するのがよい。このため、本例の半導体モジュール100は、以下に説明する構成を有してよい。
<<粗面領域51の説明>>
 図4は、図3のリードフレーム50の拡大図である。リードフレーム50は、表面の少なくとも一部分において、粗面領域51を有する。図4においては、粗面領域51が設けられた表面を、破線で示している。粗面領域51は、展開面積比(Sdr)が0.2以上の領域である。
 展開面積比とは、所定の定義領域において、所定の平面に投影した場合の投影面積に対する、当該定義領域の表面積の増大割合を表している。例えば、完全に平坦な定義領域は、投影面積と表面積が等しいので、展開面積比は0である。定義領域において凹凸が多い場合、投影面積は変化しないが、表面積が増大するので、展開面積比は大きくなる。粗面領域51の展開面積比は、0.3以上であってよく、0.4以上であってもよい。
 なお、粗面領域51の算術平均高さ(Sa)は、10μm以下であってよい。算術平均高さは、粗面領域51の高さを平均化した面に対する、粗面領域51の各凹凸の高さまたは深さの平均値である。つまり、粗面領域51は、細かい凹凸により展開面積比が増大した領域である。粗面領域51の最大高さ(Sz)は、100μm以下であってよい。最大高さは、粗面領域51の各凹凸の最も高い点から最も低い点までの距離を表す。
 本実施形態における展開面積比(Sdr)、算術平均高さ(Sa)、最大高さ(Sz)は、国際規格であるISO25178の定義に従うものとしてよい。また、各パラメータの測定環境としては、以下が例示される。しかし、当然ながらこの測定環境下に限らず、同等の測定環境下で測定した値を用いることも可能である。
 [測定環境の例]
 測定器:キーエンス社製VK-X1100
 コントローラ―部:キーエンス社製VK-X1000
 対物レンズ:Apo×50倍
 カットオフ:ガウシアン
 Sフィルター:なし
 Lフィルター:なし
 F-オペレーション:なし
 粗面領域51は、リードフレーム50にレーザーを照射することで形成できる。この場合、リードフレーム50に対して局所的な粗面領域51を容易に形成できる。また、粗面領域51は、リードフレーム50の一部または全体に所定の粒子を噴射することで形成してよく、リードフレーム50の一部または全体を所定の溶液に浸すことで形成してよく、他の方法で形成してもよい。
 粗面領域51は、チップ接続部52に設けられてよい。半導体モジュール100においては、半導体チップ40が発熱源となる。このため、半導体チップ40に接続されるチップ接続部52に応力がかかりやすい。リードフレーム50に応力がかかると、リードフレーム50と封止樹脂12とが剥離しやすくなる。
 これに対して、チップ接続部52に粗面領域51を設けることで、リードフレーム50と封止樹脂12との間の接触面積を増大できるので、封止樹脂12の剥離を抑制できる。また、局所的に粗面領域51を設けることで、リードフレーム50の製造コストを低減しやすくなる。
 チップ接続部52の表面のうち、架橋部54(本例では脚部54B)から最も離れた面を先端面66とする。また、チップ接続部52の表面のうち、半導体チップ40と向かい合う、すなわち、半導体チップ40に接合される面を下面62、下面62とは逆側の面を上面64、下面62と上面64との間の面のうち先端面66以外の面を側面68とする。下面62および上面64は、XY面とほぼ平行な面である。先端面66および側面68は、XY面と平行でない面である。先端面66および側面68は、XY面に対してほぼ垂直であってよい。
 粗面領域51は、先端面66の少なくとも一部に設けられることが好ましい。上述のとおり、先端面66は、相対的に脆弱になり得る部分であって、封止樹脂12との剥離が発生しやすいためである。先端面66に粗面領域51を設けることで、リードフレーム50と封止樹脂12との剥離を効果的に抑制できる。粗面領域51は、先端面66の半分以上にわたって設けられてよく、先端面66の全体に設けられていてもよい。先端面66の一部に粗面領域51を設ける場合、先端面66のうち、下面62と接する部分に粗面領域51を設けることが好ましい。下面62と接する部分は、はんだ等の接合層32と接触する可能性がある部分であり、はんだ等の接合層32は樹脂剥離の起点を生じる可能性があるためである。当該部分に粗面領域51を設けることで、封止樹脂12の剥離を効果的に抑制できる。
 粗面領域51は、上面64の少なくとも一部に設けられてよい。上面64に粗面領域51を設けることで、リードフレーム50と封止樹脂12との剥離を更に抑制できる。粗面領域51は、上面64の半分以上にわたって設けられてよく、上面64の全体に設けられていてもよい。上面64の一部に粗面領域51を設ける場合、上面64のうち、先端面66と接する部分に粗面領域51を設けることが好ましい。
 粗面領域51は、側面68の少なくとも一部に設けられてよい。側面68に粗面領域51を設けることで、リードフレーム50と封止樹脂12との剥離を更に抑制できる。粗面領域51は、側面68の半分以上にわたって設けられてよく、側面68の全体に設けられていてもよい。側面68の一部に粗面領域51を設ける場合、側面68のうち、先端面66と接する部分に粗面領域51を設けてよい。後述する第3の辺83に接する側面68に粗面領域51を設けてもよい。また、側面68のうち、下面62と接する部分に粗面領域51を設けてよい。
 粗面領域51は、下面62に設けられなくてよい。下面62は、接合層32を介して、半導体チップ40と接続されるためである。
 本例では、チップ接続部52の下面62には、絶縁回路基板160すなわち半導体チップ40に向かって突出する複数の突起部88が設けられている。回路パターン接続部56の下面にも同様に、絶縁回路基板160すなわち回路パターン26の島状領域26B,26Cに向かって突出する複数の突起部88が設けられてよい。突起部88のX軸方向の長さは、チップ接続部52または回路パターン接続部56のX軸方向の長さの1/4以下であってよく、1/8以下であってもよい。また、突起部88のY軸方向の長さは、チップ接続部52または回路パターン接続部56のY軸方向の長さの1/4以下であってよく、1/8以下であってもよい。突起部88を設けることで、チップ接続部52または回路パターン接続部56の下面62を半導体チップ40または回路パターン26の島状領域26B,26Cの上面に平行に配置し、はんだ等の接合層32を良好に形成できる。なお、理解を容易にするために、図3、図5、図6では、突起部88の図示を省略している。
 図5は、回路パターン接続部56の近傍の拡大図である。上述したように、回路パターン26の島状領域26B,26Cは、リードフレーム50の回路パターン接続部56と、接合層34により接合されている。チップ接続部52の粗面領域51における展開面積比は、回路パターン26における展開面積比よりも大きくてよい。一例として、回路パターン26の展開面積比は、封止樹脂12と接触する領域39の値を用いてよい。回路パターン26の展開面積比は、0.08以下である。図5では、回路パターン26の島状領域26Bの展開面積比を例示して説明したが、回路パターン26の島状領域26A,26Cの展開面積比も同様であってよい。
 また、回路パターン接続部56には、粗面領域51が設けられていてよく、設けられていなくてもよい。本例の回路パターン接続部56には、粗面領域51が設けられていない。つまり、本例の回路パターン接続部56の各面の展開面積比は、チップ接続部52に設けられた粗面領域51の展開面積比よりも小さい。回路パターン接続部56の各面における展開面積比は、0.2より小さくてよい。回路パターン接続部56の各面の展開面積比は、0.08以下であってもよい。
 粗面領域51は、リードフレーム50の全面に設けられてもよい。これにより、リードフレーム50の加工が容易となる場合がある。
 図6は、図3の先端面66の近傍の拡大図である。本例のリードフレーム50は、表面の少なくとも一部が、コーティング層13により覆われてよい。コーティング層13は、樹脂で形成された熱可塑性の高耐熱皮膜である。コーティング層13は、各部材をはんだ等で接合した後で、且つ、封止樹脂12の充填前に、スプレー等で各部材に噴射することで形成されてよい。他の例では、コーティング層13は、各部材をはんだ等で接合する前に、部材ごとに形成されてもよい。コーティング層13は、高性能制御ディスペンス装置(液体定量吐出装置)を用いて塗布されてよい。コーティング層13は、封止樹脂12よりも耐熱性の高い樹脂で形成されてよい。また、コーティング層13は、封止樹脂12よりも柔軟性の高い樹脂で形成されてもよい。コーティング層13は、例えばポリアミド系樹脂、ポリアミドイミド系樹脂、またはポリイミド系樹脂で形成されるが、材料はこれに限定されない。
 コーティング層13は、リードフレーム50の表面のうち、半導体チップ40と向かい合う面以外の面に設けられてよく、全体に設けられていてもよい。コーティング層13は、少なくとも粗面領域51を覆うことが好ましい。チップ接続部52においては、先端面66、上面64および側面68を覆うようにコーティング層13が塗布されていてよい。コーティング層13の膜厚T1は、例えば1μm以上、100μm以下である。コーティング層13の膜厚T1は、好ましくは2μm以上、更に好ましくは3μm以上であってよい。ここで、コーティング層13の膜厚T1は、所定範囲の平均の厚みとしてよい。粗面領域51を覆うコーティング層13の表面は、粗面領域51の凹凸に応じた凹凸を有してよく、粗面領域51よりも平坦であってもよい。コーティング層13を設けることで、封止樹脂12の剥離を更に抑制できる。コーティング層13に粗面領域51の凹凸に応じた凹凸が設けられているとは、粗面領域51と垂直な方向から見たときに、粗面領域51の凹部とコーティング層13の凹部が重なる位置に配置され、粗面領域51の凸部とコーティング層13の凸部が重なる位置に配置されていることを指す。
 コーティング層13と封止樹脂12とは化学結合により結合してよい。コーティング層13と封止樹脂12との化学的、機械的、物理的結合により、これらの間の強度を確保することができる。
 ここで、封止樹脂12とリードフレーム50の間に、接合層32のはんだ等が入り込む場合がある。例えば、リードフレーム50を接合するときに、先端面66をはんだ等が這い上がる場合がある。リードフレーム50を接合した後にコーティング層13を塗布し封止樹脂12を充填した場合、はんだ等の接合層32と樹脂との密着性が相対的には良くないため、この部分を起点として樹脂(ここではコーティング層13)が接合層32から剥離する可能性が高まる。これに対し、本例では、粗面領域51を設けることで、樹脂とリードフレーム50との密着性を高めているため、万が一、樹脂が接合層32から剥離しても、その樹脂剥離が進展して、樹脂がリードフレーム50からも剥離してしまうことを抑制できる。
 また、チップ接続部52は、上述の通り応力がかかりやすい場所であり、いわばこのチップ接続部52が半導体モジュール100の樹脂剥離の耐久性を左右する部分である。本例では、チップ接続部52の粗面領域51における展開面積比を、回路パターン接続部56における展開面積比よりも大きくしている。これにより、ボトルネックとなっていた、チップ接続部52の耐久性を高めることができる。また、相対的に脆弱となり得るチップ接続部52の展開面積比を、回路パターン接続部56の展開面積比よりも大きくすることは回路パターン接続部56には加工等を要しないことを意味するので、必要以上の工程が増えることなく、コストの増加も抑制できる。
 図7は、リードフレーム50における展開面積比と、密着強度との関係を示す図である。図7においては、樹脂(ここではコーティング層13)とリードフレーム50とを引き離そうとする力を増加させた場合に、樹脂が剥離するときの力の大きさを、密着強度としている。図7においては、リードフレーム50の各領域における展開面積比を変化させて、当該領域における密着強度を測定した。なお、本例では、粗面領域51の算術平均高さ(Sa)を10μm以下、粗面領域51の最大高さ(Sz)を100μm以下とし、凹凸が極度にばらつかない、または、凹凸が極度に高くない条件下で実験を行った。このように算術平均高さ(Sa)、粗面領域51の最大高さ(Sz)を所定範囲とすることで、他の製品性能へ影響を及ぼすおそれを回避できる。
 図7に示すように、リードフレーム50の各領域の展開面積比を0.2以上とすることで、樹脂との密着強度を確保できる。このため、リードフレーム50に、展開面積比が0.2以上の粗面領域51を設けることで、封止樹脂12の剥離を抑制できる。なお、変化させるパラメータを粗面領域51の展開面積比から、粗面領域51の算術平均高さ(Sa)または最大高さ(Sz)にも変更して実験を行ったが、この場合の算術平均高さ(Sa)または最大高さ(Sz)の密着強度への影響は小さく、粗面領域51の展開面積比が密着強度を確保するためのパラメータであることが確認された。
 リードフレーム50は、先端面66におけるはんだ等の這い上がりを抑制する構造を備えることが好ましい。以下では、このはんだ等の這い上がりを抑制する構造について説明する。
<<段差70または傾斜90の説明>>
 図8は、リードフレーム50の他の構造例を示す斜視図である。本例では、チップ接続部52において、半導体チップ40と向かい合う下面62には、段差70が設けられていることが好ましい。また、回路パターン接続部56の下面にも、チップ接続部52と同様の段差70が設けられてよい。なお、図8のリードフレーム50では、チップ接続部52、回路パターン接続部56には、突起部88は設けられない。
 図9は、図8のチップ接続部52の下面62を示す図である。下面62の外形を構成する辺のうち、架橋部54から最も離れた辺を第1の辺81とする。本例において下面62は、互いに平行な2辺を2組有する略長方形であるが、他の形状であってもよい。下面62の辺は、直線であってよい。第1の辺81は、先端面66と接続している。また、下面62の辺のうち、架橋部54に最も近い辺を第2の辺82とする。下面62の辺のうち、第1の辺81と、第2の辺82との間の辺を第3の辺83とする。第3の辺83は、側面68と接続している。第1の辺81と、第3の辺83とは、曲線で接続されていてよい。
 第1の辺81の長さをL1とする。本例の第1の辺81は、Y軸方向に延びる線である。下面62が長方形の場合、長さL1は、2つの第3の辺83のY軸方向における距離である。下面62には、第1の辺81の半分以上の長さにわたって、第1の辺81に沿った段差70が設けられている。所定の辺に段差70が沿っているとは、段差70の延伸方向と、辺の延伸方向とのなす角度が、15度以下の状態を指してよく、5度以下の状態を指してよく、0度の状態を指してもよい。
 段差70は、第1の辺81と接していてもよい。また、段差70と第1の辺81との距離は、第1の辺81と第2の辺82とのX軸方向の距離の半分以下であってよく、1/4以下であってよく、1/10以下であってもよい。段差70は、第1の辺81のY軸方向における長さの1/2以上であってよく、3/4以上であってもよい。段差70は、第1の辺81の全体にわたって設けられていてもよい。これにより、最も応力がかかりやすい先端面66に、はんだ等の接合層32が這い上がることを抑制できる。
 段差70は、第3の辺83に沿って設けられていてもよい。下面62には、第3の辺83の半分以上の長さにわたって、第3の辺83に沿った段差70が設けられてよい。段差70は、第3の辺83と接していてもよい。また、段差70と第3の辺83との距離は、長さL1の半分以下であってよく、1/4以下であってよく、1/10以下であってもよい。段差70は、第3の辺83のX軸方向における長さの1/2以上または3/4以上の長さにわたって設けられてよい。段差70は、第3の辺83の全体にわたって設けられていてもよい。これにより、側面68に、はんだ等の接合層32が這い上がることを抑制できる。
 第2の辺82には、段差70が設けられてよく、設けられていなくてもよい。本例では、第2の辺82の全体に、段差70が設けられていない。段差70は、下面62の辺のうち、第2の辺82以外の辺に沿って設けられてよい。このような構成により、接合層32のはんだ等の量が過剰な場合に、第2の辺82からはんだ等がはみ出すので、先端面66等にはんだ等がはみ出すことを抑制できる。
 なお、後述するように、上述の段差70は、傾斜であってもよい。すなわち、第1の辺81に沿った、第1の辺81のY軸方向における長さの1/2以上または3/4以上の傾斜を設けてよい。また、第3の辺83に沿った、第3の辺83のX軸方向における長さの1/2以上または3/4以上の傾斜を設けてよい。
 段差70は、突出部および溝部の少なくとも一方を含む。突出部は、図8に示した例のように、下面62から半導体チップ40に向かって突出している。溝部は、下面62から半導体チップ40から離れる方向に窪んでいる。段差70の側壁は、下面62に対して垂直であってよく、角度を有したテーパー形状であってもよい。
 図10は、図9におけるB-B断面を示す図である。B-B断面は、XZ断面である。また、本例の段差70は突出部であるが、溝部であってもよい。段差70は、先端面66に沿って配置されている。
 図11は、図9におけるC-C断面を示す図である。C-C断面は、YZ断面である。段差70は、先端面66と接続する側面68に沿って配置されている。
 図12は、図8のリードフレーム50を適用した場合の先端面66の近傍の拡大図である。本例の段差70は、先端面66と接して配置された突出部である。下面62に対する段差70のZ軸方向の高さ(または深さ)は、チップ接続部52のZ軸方向の厚みの半分以下であってよく、1/4以下であってもよい。図12に示すように、段差70を設けることで、はんだ等の接合層32の端部の位置を規定しやすくなる。つまり、接合層32の端部の位置は、段差70の端部の位置と一致しやすくなる。これにより、接合層32が先端面66等を這い上がるのを抑制できる。
 段差70を有するリードフレーム50は、粗面領域51が設けられてよく、設けられていなくてもよい。また、リードフレーム50は、コーティング層13に覆われてよく、覆われていなくてもよい。
 本例では、リードフレーム50の下面62のうち、段差70が設けられた領域の少なくとも一部にも、粗面領域51が設けられている。段差70の全体に粗面領域51を設けてもよい。これにより、封止樹脂12の剥離を更に抑制できる。また、下面62のうち、段差70が設けられた領域の少なくとも一部が、コーティング層13で覆われていてもよい。
 図13は、チップ接続部52の下面62の他の例を示す図である。本例の段差70は、先端面66と接して配置された溝部である。段差70の他の構図は、図9から図12において説明した段差70と同様である。本例においても、段差70が、第1の辺81および第3の辺83に沿って設けられている。詳細には、段差70が、第1の辺81および第3の辺83に接して設けられている。なお、段差70は、各辺に接していてよく、離れていてもよい。
 本例では、チップ接続部52の下面62には、複数の突起部88が設けられている。突起部88は、X軸およびY軸方向における各長さが、段差70よりも短い。突起部88のX軸方向の長さは、チップ接続部52のX軸方向の長さの1/4以下であってよく、1/8以下であってもよい。また、突起部88のY軸方向の長さは、チップ接続部52のY軸方向の長さの1/4以下であってよく、1/8以下であってもよい。また、突起部88は、Z軸方向における高さが、段差70よりも低い。突起部88を設けることで、半導体チップ40と、チップ接続部52との距離を維持できる。
 図14は、図13におけるD-D断面を示す図である。D-D断面は、XZ断面である。図15は、図13におけるE-E断面を示す図である。E-E断面は、YZ断面である。段差70は、先端面66及び先端面66と接続する側面68に沿って配置されている。これにより、溝部である段差70の後退面71に、はんだ等の接合層32のフィレット(裾部分)が形成され、先端面66および側面68にはんだ等が這い上がるのを抑制できる。
 図16は、チップ接続部52の下面62の他の例を示す図である。本例の段差70は、先端面66および先端面66と接続する側面68から離れて配置された溝部である。段差70の他の構図は、図9から図15において説明した段差70と同様である。本例においても、段差70が、第1の辺81および第3の辺83に沿って設けられている。段差70は、各辺に接していてよく、離れていてもよい。本例では、溝部である段差70は、第1の辺81および第3の辺83から離れて設けられている。また、チップ接続部52の下面62には、複数の突起部88が設けられている。
 図17は、図16におけるF-F断面を示す図である。F-F断面は、XZ断面である。図18は、図16におけるG-G断面を示す図である。G-G断面は、YZ断面である。段差70は、先端面66および先端面66と接続する側面68に沿って配置されている。段差70は、突起部88と先端面66または突起部88と先端面66と接続する側面68の間に配置されている。溝部である段差70にはんだ等の接合層32が収容され、ここを起点としてはんだ等のフィレットが形成されることで、先端面66および側面68にはんだ等が這い上がるのを抑制できる。
 図19は、チップ接続部52の下面62の他の例を示す図である。本例では、チップ接続部52の下面62には、傾斜90が設けられている。傾斜90は、下面62の外側に行くほど半導体チップ40から離れるように、所定の角度で傾いている。他の構造は、上述したチップ接続部52と同様である。突起部88は、Z軸方向における高さが、傾斜90よりも低くてよい。
 図20は、図19におけるH-H断面を示す図である。H-H断面は、XZ断面である。傾斜90は、先端面66に接して配置されている。詳細には、傾斜90は、下面62から、先端面66まで設けられている。つまり、傾斜90は、下面62の角部、すなわち、下面62と先端面66とを接続する角を面取りすることで形成されている。傾斜90と下面62との角度は、20度以上、70度以下であってよい。
 テーパー状の傾斜90を設けることで、接合層32のフィレットは、傾斜90の角度に応じた形状で安定化する。このため、接合層32のフィレットの形状を安定化できる。したがって、接合層32のフィレット形状のばらつきに起因した、樹脂の剥離を抑制できる。また、傾斜90は、角の面取りで形成可能なため、加工が容易である。
 図21は、図19におけるI-I断面を示す図である。I-I断面は、YZ断面である。傾斜90は、先端面66と接続する側面68に接して配置されている。図20の例と同様に、傾斜90は、下面62に対して角度を有している。傾斜90は、下面62から、先端面66と接続する側面68まで設けられている。つまり、傾斜90は、下面62の角部、すなわち、下面62と、先端面66と接続する側面68との角を面取りすることで形成されている。傾斜90と下面62との角度は、20度以上、70度以下であってよい。これにより、接合層32のフィレット形状を安定化できる。本例では、傾斜90は、下面62の外側に行くほど半導体チップ40から離れるように、所定の角度で傾いているものとしたが、下面62の外側に行くほど半導体チップ40に近づくように形成してもよい。
<<阻害領域251の説明>>
 図22は、参考例に係るチップ接続部152を示す図である。チップ接続部152は、粗面領域51が設けられていない点を除き、チップ接続部52と同一の構造を有する。チップ接続部152の先端面66または側面68は、はんだ濡れ性を有する。このため、先端面66または側面68に沿って、はんだ32が這い上がる場合がある。
 先端面66または側面68に沿ってはんだ32が這い上がった後にコーティング層13を形成すると、チップ接続部152の先端面66または側面68と、コーティング層13との間にはんだ32が介在してしまう。コーティング層13と、はんだ32の間の接合力は比較的に弱い。このため、熱応力等によりコーティング層13が剥離してしまう場合がある。図22に示すように、はんだ32が先端面66の頂点201近傍まで這い上がると、チップ接続部52と先端面66等が接する面積が小さくなるので、さらにコーティング層13が剥離しやすくなる。また、コーティング層13の剥離が進展すると、封止樹脂12に亀裂が生じる場合もある。
 図23は、チップ接続部152の頂点201近傍の拡大図である。上述したように、はんだ32が頂点201の近傍まで這い上がると、頂点201の近傍でコーティング層13が剥離する場合がある。図23においては、コーティング層13が剥離したことにより生じた空間202を示している。
 コーティング層13の剥離がさらに進展すると、はんだ32とコーティング層13との密着強度が不足するため、熱応力によりはんだ32が動きやすく、コーティング層13に亀裂203が発生する可能性がある。亀裂203が封止樹脂12まで到達すると、封止樹脂12にも亀裂204が生じる場合がある。亀裂204が生じると、リードフレーム50および半導体チップ40等を十分に保護できない。
 図24は、リードフレーム50の他の例を示す図である。本例のリードフレーム50は、チップ接続部52の表面に図1から図21において説明した粗面領域51に代えて、阻害領域251を備える。阻害領域251以外の構造は、図1から図21において説明したいずれかの形態と同一であってよい。
 阻害領域251は、はんだの濡れ広がりを阻害する。つまり阻害領域251は、阻害領域251が設けられていないリードフレーム50の表面に比べて、はんだ濡れ性が低い領域である。はんだ濡れ性は、所定質量のはんだを対象面に載置して所定条件で加熱した場合に、はんだが広がった領域を平面に投影した面積の大きさで示されてよい。また、はんだ濡れ性は、垂直に配置した対象面の下端に所定質量のはんだを配置して、所定条件で加熱した場合に、はんだが対象面を這い上がった高さで示されてもよい。
 阻害領域251は、少なくともチップ接続部52の先端面66に設けられている。阻害領域251は、先端面66の一部の領域に設けられてよく、先端面66の全体に設けられてもよい。これにより、最も熱応力が集中しやすい先端面66におけるはんだの這い上がりを抑制でき、コーティング層13の剥離を抑制できる。阻害領域251は、チップ接続部52の少なくとも一つの側面68にも設けられてよい。阻害領域251は、各側面68に設けられてよい。阻害領域251は、側面68の一部の領域に設けられてよく、側面68の全体に設けられてもよい。阻害領域251は、チップ接続部52の上面64にも設けられてよい。阻害領域251は、上面64の一部の領域に設けられてよく、上面64の全体に設けられてもよい。阻害領域251は、回路パターン接続部56にも設けられてよく、設けられていなくてもよい。図24の例では、回路パターン接続部56には、阻害領域251が設けられていない。阻害領域251は、リードフレーム50の表面全体に設けられてもよい。
 図25は、チップ接続部52の先端面66の近傍を拡大した図である。図25においては、先端面66および上面64に設けられた阻害領域251を示しており、側面68の阻害領域251を省略している。
 本例の阻害領域251は、リードフレーム50の表面に、複数の凹部210と、複数の平面部212とが形成された領域である。リードフレーム50の表面に複数の凹部210を設けることで、チップ接続部52の表面に段差が形成され、はんだ32が濡れ広がることを抑制できる。
 図26は、先端面66における凹部210および平面部212の一例を示す図である。なお、他の面に形成された阻害領域251も、先端面66の阻害領域251と同様の構造を有してよい。凹部210は、先端面66の表面Sよりも窪んだ部分である。平面部212は、先端面66のうち、凹部210が形成されずに残存した部分である。複数の平面部212は、同一面上(図26では表面S上)に配置されてよい。
 所定の方向において隣り合う2つの凹部210の間には、平面部212が配置されている。複数の凹部210は、先端面66において二次元的に配置されてよい。複数の凹部210は、少なくとも2つの方向に沿って周期的に配置されてよい。一つの方向における凹部210の周期(または間隔)は、一定であってよく、一定でなくてもよい。図26においては、高さ方向(Z軸方向)において一定周期で配置された凹部210および平面部212を示している。
 それぞれの凹部210の最大幅Wは、10μm以上であってよい。最大幅Wは、表面Sにおける凹部210の幅のうち、最大の幅を指す。例えば、表面Sにおける凹部210の形状が円の場合、最大幅Wは、表面Sにおける凹部210の直径である。表面Sにおける凹部210の形状が正方形の場合、最大幅Wは、表面Sにおける凹部210の対角線長である。凹部210を大きくすることで、凹部210内にはんだを貯留することができ、はんだが濡れ広がることを抑制できる。最大幅Wは、15μm以上であってよく、20μm以上であってよく、30μm以上であってもよい。
 それぞれの凹部210の深さDは、1μm以上であってよい。深さDは、表面Sに対する、凹部210の最大深さを指す。深さDを大きくすることで、表面Sにおける段差を大きくでき、また、凹部210の容積を大きくできる。これにより、はんだが濡れ広がることを抑制できる。深さDは、3μm以上であってよく、5μm以上であってよく、10μm以上であってもよい。なお、深さDは、最大幅Wよりも小さくてよく、最大幅Wの半分よりも小さくてよい。
 隣り合う凹部210の中心211の間隔Pは、10μm以上であってよい。中心211は、表面Sにおける凹部210の中心である。中心211は、表面Sにおける凹部210の幾何学形状の重心を指してよい。間隔Pが小さくなりすぎると、はんだの濡れ広がりを抑制できない。例えば間隔Pが最大幅Wより小さい場合には、凹部210が重なりあってしまう。この場合、重なりあった複数の凹部210に渡ってはんだが広がりやすくなる。間隔Pは、最大幅Wより大きいことが好ましい。間隔Pは、最大幅Wより1μm以上大きくてよく、3μm以上大きくてよく、5μm以上大きくてもよい。平面部212の長さLは、1μm以上であってよい。長さLは、隣り合う2つの凹部210の最短距離である。長さLは、3μm以上であってよく、5μm以上であってもよい。なお、間隔P、長さLともに、深さDよりも大きくてよい。
 図27は、先端面66における凹部210および平面部212の配置例を示す図である。なお、各図において、先端面66に配置されている凹部210の個数は一例であり、凹部210の個数は図示した例に限定されない。
 凹部210は、先端面66の少なくとも2つの方向において周期的に配置されている。図27の例では、チップ接続部52の下面62と平行な横方向(Y軸方向)と、下面62と垂直な高さ方向(Z軸方向)の2つの方向において周期的に配置されている。横方向および高さ方向は、互いに垂直な方向である。
 平面部212は、任意の方向において隣り合う2つの凹部210の間に配置されている。図27の例では、先端面66において凹部210が形成されていない領域が平面部212である。例えば平面部212は、横方向において隣り合う2つの凹部210の間、および、高さ方向において隣り合う2つの凹部210の間に配置されている。また、先端面66における平面部212は、互いに接続されていてよい。
 図28は、先端面66における凹部210および平面部212の他の配置例を示す図である。本例の先端面66は、凹部210が周期的に配置される方向が、図27の例と相違する。他の構造は、図27の例と同様である。
 凹部210は、第1方向および第2方向に沿って周期的に配置されている。図27の例においては、第1方向および第2方向は直交している。本例では、第1方向および第2方向は、斜めに交差する。一例として第1方向はY軸方向であり、第2方向はY軸と斜めに交差する方向である。
 複数の凹部210は、チップ接続部52の下面62と平行な横方向(Y軸方向)において、予め定められた間隙を有して配置される。当該間隙には、平面部212が配置されてよい。図28の例では、凹部210-1および凹部210-2の間に平面部212-1が配置されている。
 複数の凹部210は、高さ方向(Z軸方向)において、間隙(平面部212-1)と並んで配置された凹部210-3を含む。凹部210-3は、第2方向において、凹部210-1と隣り合う凹部210である。凹部210-3は、横方向(Y軸方向)において、凹部210-1と凹部210-2の中央に配置されてよい。
 本例によれば、下面62から上面64まで、平面部212がZ軸方向に一直線に配置されることを防げる。このため、はんだが、下面62から上面64まで、最短距離で這い上がることを抑制できる。横方向(Y軸方向)において、凹部210の幅は、間隙(平面部212-1)の幅よりも大きいことが好ましい。間隙(平面部212-1)の幅は、横方向において当該間隙を挟む2つの凹部210-1および凹部210-2の最短距離である。
<<粗面領域51・阻害領域251の製造方法;レーザー粗化の説明>>
 図29は、半導体モジュール100の製造方法における一部の工程を示す図である。本例では、チップ接続部52の表面、具体的には少なくとも先端面66に対してレーザー照射し、複数の凹部210と、平面部212を形成する(S341)。S341においては、各側面68および上面64にも、複数の凹部210と平面部212を形成してよい。
 次に、はんだ32により、リードフレーム50を半導体チップ40にはんだ付けする(S342)。S342の前に、先端面66等に凹部210および平面部212を形成しているので、先端面66等におけるはんだ32の這い上がりを抑制できる。
 次に、コーティング層13を形成する(S343)。S343においては、リードフレーム50およびはんだ32の表面に、コーティング層13を形成してよい。S343の後に、封止樹脂12により、リードフレーム50および半導体チップ40等を封止してよい。これにより、半導体モジュール100を形成できる。
 図30は、本実施例1~3と参考例1~3との測定結果を示す図である。本実施例1~3では、チップ接続部52の表面にレーザーが重ならないように照射、すなわち、複数の凹部210と、2つの凹部210の間に配置された平面部212とを形成したものである。なお、本実施例2では、凹部210の形状が円であるので、間隔Pと最大幅Wとが同じであっても、円と円との間には平面部212が生じる。上述のように、長さLは、隣り合う2つの凹部210の最短距離であり、言い換えれば最小長さLとなる。したがって、円と円との間のZ軸方向における長さは一定ではなく、最短距離でない部分には、平面部212が生じる。参考例1~3は、チップ接続部52の表面にレーザーを重ね打ちしたものである。詳細には、参考例1~3では、2つの凹部210の間に平面部212が生じないようにレーザーを重ね打ちしている。参考例1では、参考例2や参考例3よりも重ね打ちする際のレーザー照射の間隔Pを大きくしている。
 図30のはんだ広がりは、はんだが広がった面積を示す指標である。図30において、凹部210を形成しない先端面66のはんだ広がりを0とする。凹部210を形成しない先端面66に比べてはんだ広がりが大きい場合の広がり度合いをプラスの数値、はんだ広がりが小さい場合の広がる度合いをマイナスの数値で示している。図30に示すように、2つの凹部210の間に平面部212を設けた実施例1~3では、凹部210を形成しない場合に比べてはんだ広がりが小さくなる傾向がみられた。また、2つの凹部210の間に平面部212を設けた実施例1~3では、平面部212を形成せずに凹部210のみを設けた参考例1~3に比べてもはんだ広がりが小さくなる傾向がみられた。
 なお、図24から図29の例において説明したリードフレーム50は、図1から図23において説明した粗面領域51を有してよい。先端面66が粗面領域51を有してよく、側面68が粗面領域51を有してよく、上面64が粗面領域51を有してもよい。図24から図29において説明した阻害領域251は、粗面領域51として機能してもよい。つまり阻害領域251は、展開面積比が0.2以上であってよい。また、先端面66の全体が、展開面積比が0.2以上であってもよい。また、平面部212に、粗面領域51が形成されてもよい。例えば先端面66に粗面領域51を形成した後に、レーザー照射等により複数の凹部210を形成してもよい。以降に説明する、図31~図45のリードフレーム50も同様である。
 実施例1および実施例2では、阻害領域251の展開面積比が0.2以上となり、粗面領域51として機能する。したがって、はんだの濡れ広がりを阻害するとともに、コーティング層13等の樹脂とリードフレーム50との密着性を高めてことが可能となる。
 なお、図25に示すように、先端面66における少なくとも一部の凹部210は、はんだ32と接していてよい。はんだ32と接する領域に凹部210を形成することで、はんだ32の這い上がりを抑制できる。少なくとも一部の凹部210において、凹部210の内部にはんだ32(接合層32)が設けられてよい。先端面66における一部の凹部210は、コーティング層13と接していてよい。上面64に最も近い凹部210はコーティング層13と接しており、下面62に最も近い凹部210は、はんだ32と接していてよい。
 図31は、チップ接続部52へのレーザー照射を説明する図である。図31では、チップ接続部52の先端面66の近傍と、光源310とを模式的に示している。本例において、光源310は、チップ接続部52の表面にレーザー312を照射する。チップ接続部52の表面にレーザー312を1回照射することにより、1つの凹部210を形成できる。凹部210が形成されずに残存した面が、平面部212となる。図31では、先端面66に対してレーザー照射し、1つの凹部210と、平面部212を形成している。
 図32は、図29のS341におけるレーザー照射の一例を示す図である。S341において、光源310は、チップ接続部52の置き換えなしに、チップ接続部52の表面にレーザー312を照射する。つまり本例では、チップ接続部52の配置を固定している。そして、光源310のレーザー照射角度を変更することにより、チップ接続部52の表面の複数の位置にレーザー312を照射する。光源310は、チップ接続部52の表面に複数のレーザー312を順次照射する。これにより、チップ接続部52の表面に複数の凹部210と、2つの凹部210の間に配置された平面部212とを形成し、チップ接続部52の表面に阻害領域251を設けることができる。本例では、先端面66の表面に複数の凹部210と、2つの凹部210の間に配置された平面部212とを形成している。また、光源310は、焦点位置を変えずに、複数のレーザー312を照射してよい。本例では、焦点位置を、先端面66のいずれかの位置に合わせてよい。それぞれの凹部210の形状または大きさは異なっていてもよい。
 なお、本例では、先端面66の表面に複数の凹部210と、2つの凹部210の間に配置された平面部212とを形成しているが、上面64の表面に複数の凹部210と、2つの凹部210の間に配置された平面部212とを形成してもよい。この場合、先端面66の表面に複数の凹部210と、2つの凹部210の間に配置された平面部212とを形成し、チップ接続部52を置き換えることで、上面64の表面に複数の凹部210と、2つの凹部210の間に配置された平面部212とを形成することができる。なおチップ接続部52を置き換えるとは、光源310に対するチップ接続部52の各面の相対位置を変更することを指す。また、複数の光源310により、チップ接続部52の表面にレーザー312を照射してもよい。例えば、1つの光源310は、先端面66の表面にレーザー312を照射し、他の1つの光源310は、上面64の表面にレーザー312を照射する。このような構成でも、先端面66の表面および上面64の表面に阻害領域251を設けることができる。また、図32における光源310は、XZ面内で照射角度を変更しているが、光源310は、YZ面内の照射角度を変更してもよい。つまり、図32における光源310は、チップ接続部52の表面を1つの方向に走査しているが、光源310は、チップ接続部52の表面を複数の方向に走査してもよい。光源310は、同時に複数のレーザー312を照射できる装置であってもよい。
 図33は、図29のS341におけるレーザー照射の他の例を示す図である。光源310は、チップ接続部52の少なくとも2つの表面に対して共通の光源310でチップ接続部52の置き換えなしにレーザー照射する。本例では、チップ接続部52のそれぞれの表面に対して、レーザー光源の配置を変えずに照射角度を変更することでレーザー312を照射する。つまり、チップ接続部52の配置を固定し、光源310は、光源310の照射角度を変更することにより、チップ接続部52の少なくとも2つの表面に複数のレーザー312を照射する。光源310は、チップ接続部52の表面に複数のレーザー312を順次照射してよい。このようにすることで、チップ接続部52の少なくとも2つの表面に複数の凹部210と、2つの凹部210の間に配置された平面部212とを形成し、チップ接続部52の少なくとも2つの表面に阻害領域251を設けることができる。本例では、先端面66の表面および上面64の表面に複数の凹部210と、2つの凹部210の間に配置された平面部212とを形成している。
 本例において、光源310は、チップ接続部のそれぞれの表面に対して、斜めにレーザー312を照射する。図33において、光源310は、先端面66の表面および上面64の表面に対して、全てのレーザー312を斜めに照射している。つまり、レーザー312は、先端面66の表面および上面64の表面に対して、垂直に照射されていない。斜めにレーザー312を照射することにより、チップ接続部52の少なくとも2つの表面に対して共通の光源310でチップ接続部52の置き換えなしにレーザー312を照射することができる。
 光源310は、チップ接続部52のそれぞれの表面に対して、焦点位置を変えずに、複数のレーザー312を照射してよい。焦点位置を変えずに、複数のレーザー312を照射することにより、複数のレーザー312を連続で照射することができ、処理時間の短縮が可能である。焦点位置は、例えば、角65に合わせる。角65は、チップ接続部52の2つの表面が交差する部分である。図33の例では、上面64と先端面66とが交差する部分を角65としている。焦点位置は、先端面66のいずれかの位置に合わせてもよい。焦点位置は、上面64のいずれかの位置に合わせてもよい。焦点位置に近い点にレーザーを照射すると、凹部210の深さは深くなる。焦点位置は、角65に合わせてよい。角65の近傍の凹部210を深く形成することで、応力が集中しやすい角65の近傍におけるチップ接続部52と封止樹脂12との剥離を抑制できる。また焦点位置は、先端面66に合わせてもよい。先端面66に形成される凹部210を深くすることで、先端面66においてはんだが這い上がるのを抑制できる。
 図34、図35は、図29のS341におけるレーザー照射の他の例を示す図である。図34、図35は、光源310の位置が図33と異なる。図34において、光源310は、図33と比べて、先端面66側に設けられている。図35において、光源310は、図33と比べて、上面64側に設けられている。
 図36は、先端面66および上面64の凹部210の表面形状の一例を示す図である。図36において、図34、図35の凹部210の表面形状の一例を示している。また、図36において、先端面66の凹部210の表面形状の長手方向(図34、図35のZ軸方向)の長さをL1とし、上面64の凹部210の表面形状の長手方向(図34、図35のX軸方向)の長さをL2とする。
 図34において、光源310は、図33と比べて、先端面66側に設けられている。したがって、図33と比べて、上面64と上面64に入射するレーザー312のなす角度が小さくなっている。そのため、上面64の凹部210の表面形状の長手方向の長さL2が先端面66の凹部210の表面形状の長手方向の長さL1より大きくなっている。本例において、L1/L2は、0.5である。
 図35において、光源310は、図33と比べて、上面64側に設けられている。したがって、図33と比べて、先端面66と先端面66に入射するレーザー312のなす角度が小さくなっている。そのため、先端面66の凹部210の表面形状の長手方向の長さL1が上面64の凹部210の表面形状の長手方向の長さL2より大きくなっている。本例において、L1/L2は、1.2である。
 光源310とチップ接続部52の相対位置を変更することにより、先端面66および上面64の凹部210の表面形状を変えることが可能である。L1/L2は、0.5以上であってよい。L1/L2は、1.2以下であってよい。
 図37は、先端面66および上面64の凹部210の形状を説明する図である。図37において、上面64には、凹部210-1および凹部210-2が設けられている。凹部210-1は、凹部210-2より先端面66側に設けられている。また、凹部210-1のX軸方向における中心をC1、凹部210-1のX軸方向における中心をC2とする。図37において、先端面66には、凹部210-3および凹部210-4が設けられている。凹部210-3は、凹部210-4より上面64側に設けられている。また、凹部210-3のZ軸方向における中心をC3、凹部210-4のZ軸方向における中心をC4とする。
 本例において、チップ接続部52のそれぞれの表面に対して、斜めにレーザー312を照射する。したがって、凹部210の底部314の位置は、凹部210の中心からずれる。本例において、上面64に形成された少なくとも1つの凹部210の底部314は、当該凹部210の中心よりチップ接続部52の先端面66と逆側に配置されている。つまり、凹部210-1の底部314-1は、当該凹部210-1の中心C1より先端面66と逆側に配置されている。凹部210-2の底部314-2は、当該凹部210-2の中心C2より先端面66と逆側に配置されている。
 また、先端面66に形成された少なくとも1つの凹部210の底部314は、当該凹部210の中心よりチップ接続部の上面64と逆側に配置されていてよい。つまり、凹部210-3の底部314-3は、当該凹部210-3の中心C3より上面64と逆側に配置されていてよい。凹部210-4の底部314-4は、当該凹部210-4の中心C4より上面64と逆側に配置されていてよい。先端面66に形成された少なくとも1つの凹部210の底部314は、当該凹部210の中心に略一致して配置されてもよい。
 焦点位置を角65に合わせた場合、角65に離れるに従って、凹部210の深さは、浅くなる。したがって、上面64に形成された凹部210の深さは、先端面66と離れるに従って、浅くなる。凹部210の深さとは、底部314における深さである。本例において、凹部210-2の深さD2は、凹部210-1の深さD1より小さい。また、先端面66に形成された凹部210の深さは、上面64と離れるに従って、浅くなる。つまり、凹部210-4の深さD4は、凹部210-3の深さD3より小さい。
 図33、図34および図35に形成された凹部210は、上面64および先端面66のそれぞれにおいて同一であるが、図33、図34および図35に形成された凹部210も図37の凹部210の形状を有していてもよい。つまり、図33、図34および図35において、上面64に形成された少なくとも1つの凹部210の底部314は、当該凹部210の中心よりチップ接続部52の先端面66と逆側に配置されていてもよい。図33、図34および図35において、先端面66に形成された少なくとも1つの凹部210の底部314は、当該凹部210の中心よりチップ接続部の上面64と逆側に配置されていてもよい。図33、図34および図35において、上面64に形成された凹部210の深さは、先端面66と離れるに従って、浅くなってもよい。図33、図34および図35において、先端面66に形成された凹部210のみ図37の凹部210の形状を有していてもよい。
 図38、図39、図40および図41は、上面64および先端面66の凹部210の配置の一例を示す図である。各図において、上面64および先端面66のY軸方向を共通にして示している。凹部210は、図38に示すように、直線上に配置されてよい。凹部210は、図39に示すように、格子状に配置されてよい。また、凹部210は、図40および図41に示すように、上面64の全体に凹部210が配置されなくてもよい。図40および図41では、上面64において先端面66および側面68近傍にのみ凹部210が配置されている。図38、図39、図40および図41では、上面64および先端面66の凹部210の配置を示したが、凹部210は、下面62および先端面66に配置されてもよい。
 図42は、先端面66における凹部210および平面部212の他の配置例を示す図である。本例の先端面66は、凹部210の形状が、図27または、図28の例と相違する。他の構造は、図27または図28の例と同様である。
 本例の凹部210は、横方向(Y軸方向)における幅が、高さ方向(Z軸方向)における幅よりも大きい。本例によれば、平面部212を通って下面62から上面64まで至る経路を長くできる。このため、はんだの這い上がりを更に抑制できる。凹部210は、先端面66において、長円、楕円、または、長方形等の形状を有してよい。凹部210の横方向の幅は、高さ方向の幅の1.5倍以上であってよく、2倍以上であってよく、3倍以上であってもよい。なお、凹部210は、横方向において複数設けられる。つまり、凹部210の横方向の幅は、先端面66の横方向の幅の半分よりも小さい。
 図43は、先端面66における凹部210および平面部212の他の配置例を示す図である。本例の先端面66は、凹部210の形状が、図27、図28、または図42の例と相違する。他の構造は、図27、図28、または図42の例と同様である。
 本例では、先端面66における凹部210の形状が、窪み部214を有する。窪み部214は、凹部210の下面62側の端辺が、上面64側に窪んだ部分である。窪み部214に接する平面部212は、上側と、横方向における両側の3方向において、凹部210に囲まれている。このため、窪み部214に到達したはんだが、更に上面64側に這い上がることを抑制できる。
 図44は、先端面66における凹部210および平面部212の他の配置例を示す図である。本例の先端面66は、凹部210の配置が、図27、図28、図42または図43の例と相違する。他の構造は、図27、図28、図42または図43の例と同様である。
 本例では、横方向(Y軸方向)における複数の凹部210の密度は、高さ方向(Z軸方向)における複数の凹部210の密度よりも高い。凹部210の密度は、各方向において隣り合う2つの凹部210の間隔の逆数であってよい。凹部210の間隔は、図26において説明した間隔Pである。図42の例では、横方向における凹部210の間隔PYは、高さ方向における凹部210の間隔PZよりも小さい。間隔PZは、間隔PYの1.5倍以上であってよく、2倍以上であってもよい。本例によれば、凹部210の横方向における間隔PYが小さいので、はんだが、横方向に並んだ2つの凹部210の間を通過することを抑制できる。
 図45は、先端面66における凹部210および平面部212の他の配置例を示す図である。本例の先端面66は、凹部210の配置が、図27、図28または図42から図44までの例と相違する。他の構造は、図27、図28または図42から図44までのいずれかの例と同様である。
 本例では、高さ方向(Z軸方向)における複数の凹部210の密度は、下面62から遠いほど高い。一例として、高さ方向において隣り合う一組の凹部210の間隔PZのうち、上面64に最も近い組の間隔をPZ1、下面62に最も近い組の間隔をPZ2とする。間隔PZ2は、間隔PZ1よりも大きい。間隔PZ2は、間隔PZ1の1.5倍以上であってよく、2倍以上であってもよい。本例によれば、上面64の近傍における凹部210の間隔PZが小さいので、上面64に近づくほど、はんだの這い上がりを抑制できる。
 上述の図31から図45の例では、先端面66を例示して説明した。しかし、S341のとおり、先端面66同様に、各側面68にも阻害領域251が設けられるとよい。すなわち、先端面66、各側面68、および上面64に、複数の凹部210と平面部212とを形成して阻害領域251を構成するとよい。加えて、図31から図45の例において説明したリードフレーム50も、図1から図23において説明した粗面領域51を有してよい。阻害領域251は、粗面領域51として機能してもよい。
<<粗面領域51・阻害領域251の製造方法;金型粗化の説明>>
 図46は、半導体モジュール100の製造方法における一部の工程を示す図である。本例では、チップ接続部52の表面、具体的にはチップ接続部52の上面64に対して金型により形状を転写し、複数の凹部210と、平面部212とが形成された阻害領域251を設ける(S441)。
 次に、はんだ32により、リードフレーム50を半導体チップ40にはんだ付けする(S442)。S442の前に、先端面66等に凹部210および平面部212を形成しているので、先端面66等におけるはんだ32の這い上がりを抑制できる。S442は、図29のS342と同一の工程であってよい。
 次に、コーティング層13を形成する(S443)。S443においては、リードフレーム50およびはんだ32の表面に、コーティング層13を形成してよい。S443の後に、封止樹脂12により、リードフレーム50および半導体チップ40等を封止してよい。これにより、半導体モジュール100を形成できる。S443は、図29のS343と同一の工程であってよい。
 図47は、チップ接続部52への金型320による形状転写を説明する図である。本例において、金型320は、チップ接続部52の表面に形状を転写する。チップ接続部52の表面に形状を転写することにより、凹部210と、平面部212を形成することができる。本例においては、上面64に対して形状を転写し、3つの凹部210と、平面部212を形成している。すなわち、本例において、3つの凹部210はプレス加工により形成された金型孔である。なお、この3つの凹部210を形成するプレス加工は、上面64の反対側の面である下面62を押し出さなくてよい。すなわち、金型孔の形成の前後で、チップ接続部52の下面62の形状は変化せず、平らなままであってよい。これに対し、突起部88をプレス加工で形成する際には、上面64が凹み、その上面64の凹み分、下面62を押し出すことで突起部88となる凸部を形成してよい。
 金型320は、第1部分322および第2部分324を有する。金型320は、第1部分322の形状を転写することができる。第1部分322は、一例として、四角推形状である。第1部分322は、形状を転写した後、第1部分322を引き抜くことが容易な形状が好ましい。第2部分324は、3つの第1部分322と接続する。
 本例において、金型320で押圧し、チップ接続部52を圧縮加工することにより、凹部210と、平面部212を形成している。したがって、凹部210は、他の表面と比べて圧縮されている。凹部210は、平面部212より圧縮されていてよい。凹部210が圧縮されているとは、他の表面と比べて凹部210の硬度が高いことであってよい。凹部210が圧縮されているとは、他の表面と比べて凹部210の密度が高いことであってよい。
 チップ接続部52の表面は、展開面積比が0.1以上である粗面領域であってよい。また、チップ接続部52の表面は、展開面積比が0.4以下、好ましくは0.35以下、更に好ましくは0.3以下である粗面領域であってよい。金型320により、凹部210と、平面部212を形成することで、チップ接続部52の表面を粗面領域とすることができる。
 図48は、上面64の凹部210および平面部212の配置の一例を示す図である。凹部210は、図48に示すように、直線上に配置されてよい。凹部210の上面における形状は、多角形状であってよい。本例において、凹部210の上面における形状は、四角形状である。
 図49は、上面64の凹部210および平面部212の形状を詳細に説明する図である。図49では、金型により形成された凹部210および平面部212の形状を示している。本例において、平面部212は、隆起部216および標準部218を有する。金型により凹部210を形成することにより、凹部210に隣接して隆起部216が形成される。隆起部216は、標準部218と高さ方向の高さが同じかまたは標準部218より高さ方向に隆起した部分である。本例において、隆起部216は、標準部218より高さ方向に隆起している。標準部218は、例えば凹部210を形成する前の表面から、高さが変化していない部分である。標準部218は、隆起部216に隣接している。標準部218は、隆起部216より高さ方向に窪んでいてよい。また、凹部210の少なくとも一部は、高さ方向において標準部218より窪んで配置されている。隆起部216は、凹部210と標準部218に挟まれている。
 隆起部216、標準部218および凹部210を判別する方法として、それぞれの高さ方向における高さを比較して判別してよい。標準部218と凹部210の高さ方向における差d1は、隆起部216と標準部218の高さ方向における差(凹部210の深さとしてもよい)d2より大きい。d2は、d1の30%以下であってよい。d2は、d1の20%以下であってよい。d2がd1より小さい場合、隆起部216、標準部218および凹部210を判別することができる。隆起部216、標準部218および凹部210を判別する別の方法として、上面64を観察した際(例えば、図48参照)に、平面に見える部分を標準部218と判別してもよい。
 d1は、20μm以上であってよい。d1は、200μm以下であってよい。d1は、更に好ましくは、50μm以上150μm以下であってよい。また、凹部210の幅d3は、50μm以上であってよい。d3は、250μm以下であってよい。d3は、更に好ましくは、100μm以上200μm以下である。また、凹部210のピッチ幅d4は、200μm以上であってよい。d4は、700μm以下であってよい。d4は、更に好ましくは、300μm以上600μm以下である。また、平面部212の最小長さd7は、150μm以上であってよい。d7は、450μm以下であってよい。d7は、更に好ましくは、200μm以上400μm以下である。最小長さd7は、標準部218を水平方向(X軸方向またはY軸方向)に延伸した長さとしてよい。図49では、平面部212の最小長さd7を、標準部218を水平方向(X軸方向またはY軸方向)に延伸した際の凹部210の間の最小の長さとしている。しかし、最小長さd7は、平面視した際に、凹部210が形成されていない部分の最小の長さと近似してもよい。
 本例では、金型により形成された凹部210および平面部212の形状を示したが、レーザー照射により形成された凹部210および平面部212も同様の形状を有してよい。つまり、レーザー照射により形成された平面部212は、隆起部216および標準部218を有していてもよい。レーザー照射により形成された場合、d1は、一例として、10μmである。
 上述の図46から図49の例では、S441のとおり、先端面66、各側面68、および上面64に、複数の凹部210と平面部212とを形成して阻害領域251を構成してよく、上面64のみに阻害領域251を構成してもよい。なお、図46から図49の例において説明したリードフレーム50も、図1から図23において説明した粗面領域51を有してよい。阻害領域251は、粗面領域51として機能してもよい。
<<粗面領域51・阻害領域251の製造方法;液粗化の説明>>
 レーザー照射および金型による粗面領域51の形成方法について説明したが、粗面領域51は、粗化液を用いて、形成してもよい。粗化液は、市販のものであってよい。粗化液を用いる場合、粗面領域51を形成しない表面にはマスクを用いてもよいし、マスクを用いずに全面粗化してもよい。
<<粗化方法の併用(レーザー粗化、金型粗化、液粗化)>>
 図50は、半導体モジュール100の製造方法における一部の工程を示す図である。本例では、チップ接続部52の表面、具体的にはチップ接続部52の上面64に対して金型により形状を転写し、複数の凹部210と、平面部212を形成する(S541)。S541は、図46のS441と同一の工程であってよい。
 金型により形状を転写した後(S541)、チップ接続部52の表面、具体的には少なくとも先端面66に対してレーザー照射し、複数の凹部210と、平面部212とを形成し、阻害領域251を設ける(S542)。S542においては、各側面68および上面64にも、複数の凹部210と平面部212を形成してよい。
 次に、はんだ32により、リードフレーム50を半導体チップ40にはんだ付けする(S543)。S543の前に、先端面66等に凹部210および平面部212を形成しているので、先端面66等におけるはんだ32の這い上がりを抑制できる。S543は、図29のS342と同一の工程であってよい。
 次に、コーティング層13を形成する(S544)。S544においては、リードフレーム50およびはんだ32の表面に、コーティング層13を形成してよい。S544の後に、封止樹脂12により、リードフレーム50および半導体チップ40等を封止してよい。これにより、半導体モジュール100を形成できる。S544は、図29のS343と同一の工程であってよい。
 図51は、チップ接続部52の形状を説明する図である。本例において、金型により、チップ接続部52の上面64に形状を転写する。金型により形状を転写した後、チップ接続部52の先端面66にレーザーを照射する。したがって、上面64に形成された凹部210は、金型孔である。また、先端面66に形成された凹部210は、レーザー孔である。
 また、金型孔の深さは、レーザー孔の深さより深い。つまり、上面64に形成された凹部210の深さd5は、先端面66に形成された凹部210の深さd6より深い。上面64に金型孔を設け、先端面66にレーザー孔を設けることで、このような構成とすることができる。
 図52は、上面64および先端面66の凹部210および平面部212の配置の他の例を示す図である。図52では、上面64および先端面66のY軸方向を共通にして示している。凹部210は、チップ接続部52の先端面66および上面64に対して、斜めにレーザー312を照射することにより形成されている。上面64では、先端面66および側面68近傍にのみレーザー照射により形成された凹部210が配置されている。また、上面64には金型により形成された凹部210が配置されている。レーザー照射により形成された凹部210は、曲線を有する。本例において、レーザー照射により形成された凹部210は、円状である。また、凹部210の先端面66における形状は、曲線を有する。また、金型により形成された凹部210は、多角形状を有する。本例において、金型により形成された凹部210は、四角形状である。
 本例において、金型により形状を転写した複数の凹部210の少なくとも一部に重なるように、レーザー照射している。つまり、上面において、レーザー照射により形成された凹部210と金型により形成された凹部210は、少なくとも一部が重なっている。このような構成とすることで、上面64全面に阻害領域251を設けることができる。
 図53は、上面64、先端面66および下面62の凹部210の配置の一例を示す図である。図53では、上面64、先端面66および下面62のY軸方向を共通にして示している。凹部210は、チップ接続部52の先端面66および下面62に対して、斜めにレーザー312を照射することにより形成されている。また、上面64には金型により形成された凹部210が配置されている。このような配置にすることで、上面64、先端面66および下面62に阻害領域251を設けることができる。なお、各側面68は、先端面66と同様に、阻害領域251を形成してよい。
 上述の図50から図53の例では、S541、S542のとおり、先端面66、各側面68、および上面64に、複数の凹部210と平面部212とを形成して阻害領域251を構成してよく、上面64のみに阻害領域251を構成してもよい。なお、図50から図53の例において説明したリードフレーム50も、図1から図23において説明した粗面領域51を有してよい。阻害領域251は、粗面領域51として機能してもよい。この場合、金型孔が形成される上面64の領域は、展開面積比が0.1以上であるとよい。レーザー孔が形成される先端面66、各側面68の領域は、展開面積比が0.2以上であるとよい。
 上記では、レーザー粗化と金型粗化とを併用する例について説明したが、本実施形態はこれに限定されない。例えば、レーザー粗化と液粗化とを併用してもよいし、金型粗化と液粗化とを併用してもよい。
<<阻害領域251の配置の他の例の説明>>
 図54は、阻害領域251の配置の他の例を示す図である。図54において、チップ接続部52の上面64における阻害領域251の配置の一例を示している。図54では、阻害領域251をハッチングで示している。阻害領域251の配置の他の例では、複数の凹部210が、チップ接続部52の少なくともいずれかの面の少なくとも2つの方向において周期的に配置されている。そして、チップ接続部52のいずれかの面は、周期的な配置が途切れた未加工部336を有する。なお、未加工部336は、平面部212であってよい。
 図55は、図54における上面64および先端面66の凹部210の配置の一例を示す図である。図55では、複数の凹部210と平面部212の配置を示している。複数の凹部210と平面部212とを形成することにより、阻害領域251を形成してよい。阻害領域251は、粗面領域51として機能してもよい。つまり、阻害領域251は、阻害領域251として説明する構造および機能等に加えて、粗面領域51として説明したいずれかの構造および機能を有してよい。
 図54、図55に示すように、チップ接続部52の上面64に、複数の凹部210および平面部212が形成されている。また図55に示すように、チップ接続部52の先端面66に、複数の凹部210および平面部212が形成されている。また図示しないが、先端面66と同様にチップ接続部52の側面68に、複数の凹部210および平面部212が形成されていてよい。
 上面64の外形を構成する端辺のうち、架橋部54から最も離れた端辺を端辺181とする。本例において上面64は、互いに平行な2辺を2組有する略長方形であるが、他の形状であってもよい。上面64の端辺は、直線であってよい。端辺181は、先端面66と接続している。つまり、上面64および先端面66は、端辺181で接続している。また、上面64の端辺のうち、架橋部54に最も近い端辺を端辺182とする。端辺182は、側面68と接続している。つまり、上面64および側面68は、端辺182で接続している。上面64の端辺のうち、端辺181と、端辺182との間の辺を端辺183とする。端辺183は、側面68と接続している。つまり、上面64および側面68は、端辺183で接続している。端辺181と、端辺183とは、上面視において曲線で接続されていてよい。
 本例において、複数の凹部210と平面部212は、レーザー粗化により形成される。複数の凹部210と平面部212は、金型粗化により形成されてもよい。複数の凹部210と平面部212は、液粗化により形成されてもよい。
 本例において、阻害領域251は、端辺181および端辺183近傍には設けられていない。すなわち、端辺181および端辺183近傍に未加工部336を有してよい。図55において、凹部210と端辺181の最短距離A1は、隣り合う凹部210の間隔A3より大きい。隣り合う凹部210の間隔A3は、平面部212の最小長さ(図49の例ではd7)であってよい。最短距離A1は、間隔A3の2倍以上であってよく、5倍以上であってよく、10倍以上であってもよい。また図55において、凹部210と端辺183の最短距離A2は、隣り合う凹部210の間隔A3より大きい。上面64に形成された凹部210と、表面(上面64)の少なくとも1つの端辺との最短距離は、隣り合う凹部210の間隔A3より大きくてよい。最短距離A2は、間隔A3の5倍以上であってよく、10倍以上であってよく、20倍以上であってもよい。
 図56は、比較例に係るチップ接続部52の一例を示す図である。上面64の端辺(図56の例では端辺181)近傍に阻害領域251を設けると、上面64および先端面66(または側面68)の両方に1つの凹部210-5が形成されてしまうことがある。凹部210-5を設けると、先端面66(または側面68)から上面64にはんだが濡れ広がりやすくなってしまう。図54、図55の例では、端辺181および端辺183近傍に阻害領域251を設けないため、当該凹部210-5の発生を抑え、はんだの濡れ広がりを抑制することができる。なおはんだの濡れ広がりを抑制するという観点から、複数の凹部210が形成された上面64の展開面積比は0.7以下とすることが好ましい。
 凹部210と端辺181の最短距離A1は、0.3mm以上、1.5mm以下であってよい。凹部210との端辺183の最短距離A2は、0.3mm以上、1.5mm以下であってよい。隣り合う凹部210の間隔A3は、30μm以上、60μm以下であってよい。
 また、凹部210と端辺181の最短距離A1は、チップ接続部52のZ軸方向の厚みより大きくてよい。凹部210と端辺183の最短距離A2は、チップ接続部52のZ軸方向の厚みより大きくてよい。チップ接続部52のZ軸方向の厚みは、0.3mm以上であってよく、好ましくは0.5mm以上であってよい。
 チップ接続部の上面64に形成された凹部210と端辺181の最短距離A1は、チップ接続部52の先端面66に形成された凹部210と端辺181の最短距離より大きくてよい。図55に示すように、凹部210は、チップ接続部52の先端面66において、端辺181の近傍に設けられてよい。また、先端面66と同様にチップ接続部の上面64に形成された凹部210と端辺183の最短距離A2は、チップ接続部52の側面68に形成された凹部210と端辺183の最短距離(不図示)より大きくてよい。凹部210は、チップ接続部52の先端面66において、端辺181の近傍に設けられなくてもよい。つまり、チップ接続部52の先端面66に形成された凹部210と端辺181の最短距離は、隣り合う凹部210の間隔A3より大きくてもよい。
 図57は、阻害領域251の配置の他の例を示す図である。図57は、阻害領域251が端辺182近傍には設けられていない点で、図54と異なる。すなわち、端辺182近傍に未加工部336を有してよい。図57のそれ以外の構成は、図54と同一であってよい。
 凹部210と端辺182の最短距離A8は、隣り合う凹部210の間隔A3(図55参照)より大きくてよい。凹部210と端辺182の最短距離A8は、0.3mm以上、1.5mm以下であってよい。このような構成を有することで架橋部54近傍におけるはんだの濡れ広がりを抑制することができる。
 図58は、阻害領域251の配置の他の例を示す図である。図58において、チップ接続部52の上面64における阻害領域251の配置の一例を示している。図58では、阻害領域251をハッチングで示している。
 図59は、図58における上面64および先端面66の凹部210の配置の一例を示す図である。図59では、複数の凹部210と平面部212の配置を示している。複数の凹部210と平面部212とを形成することにより、阻害領域251を形成してよい。阻害領域251は、粗面領域51として機能してもよい。本例において、複数の凹部210と平面部212は、レーザー粗化により形成される。
 本例において、端辺183-1は、端辺183-2と対向している。端辺183-1は、第1端辺の例である。また、端辺183-2は、第2端辺の例である。端辺181は、第3端辺の例である。
 本例において、阻害領域251は、チップ接続部52の上面64の中心線CL近傍に設けられていない。すなわち、中心線CL近傍に未加工部336を有してよい。中心線CLとは、チップ接続部52の上面64の中央Cを通る線である。中心線CLはX軸方向に平行である。チップ接続部52の上面64の中央Cとは、チップ接続部52の上面64のXY面内における中心であってよく、チップ接続部52の上面64の重心であってよい。端辺183-1および端辺183-2に挟まれた凹部210の間隔の内の最大距離A4は、チップ接続部52の上面64に形成された凹部210と端辺183-1の第1最短距離A5(図59参照)よりも大きい。また、端辺183-1および端辺183-2に挟まれた凹部210の間隔の内の最大距離A4は、チップ接続部52の上面64に形成された凹部210と端辺183-2の第2最短距離(不図示)よりも大きい。
 図60は、比較例に係るチップ接続部52へのレーザー照射を説明する図である。図33のようにチップ接続部52の少なくとも2つの表面に対して共通の光源310でチップ接続部52の置き換えなしにレーザー照射する場合、例えば、端辺183-1および端辺183-2に向けてレーザー312を斜めに照射する場合を考える。この場合、チップ接続部52の上面64の中心線CL近傍においてレーザー照射のスポット(レーザー照射の照射位置)がそれぞれ重なってしまうことが考えられる。この場合、チップ接続部52の上面64の中心線CL近傍においてはんだが濡れ広がりやすくなってしまう。本例では、阻害領域251はチップ接続部52の上面64の中心線CL近傍に設けられないため、チップ接続部52の上面64の中心線CL近傍においてレーザー照射のスポットがそれぞれ重なってしまうことを防ぐことができる。したがって、はんだの濡れ広がりを抑制することができる。
 端辺183-1および端辺183-2に挟まれた凹部210の間隔の内の最大距離A4は、一例として、0.3mm以上、1.5mm以下であってよい。チップ接続部52の上面64に形成された凹部210と端辺183-1の第1最短距離A5は、30μm以上、60μm以下であってよい。チップ接続部52の上面64に形成された凹部210と端辺183-2の第2最短距離は、30μm以上、60μm以下であってよい。
 チップ接続部52の上面64の端辺183-1および端辺183-2の間の中央Cにおける凹部210の間隔は、第1最短距離A5および第2最短距離よりも大きくてよい。中央における凹部210の間隔を第1最短距離A5および第2最短距離よりも大きくすることにより、中央C近傍においてレーザー照射のスポットがそれぞれ重なってしまうことを防ぐことができる。端辺183-1および端辺183-2に挟まれた凹部210の間隔の内の最大距離A4は、中央Cにおける凹部210の間隔であってよい。つまり、端辺183-1および端辺183-2の間の中央Cにおいて凹部210の間隔が最大であってよい。また、中央Cにおいて凹部210の間隔が最大でなくてもよい。
 また、チップ接続部52の上面64に形成された凹部210と端辺181の最短距離A6は、第1最短距離A5よりも大きい。また、チップ接続部52の上面64に形成された凹部210と端辺181の最短距離A6は、第2最短距離よりも大きい。したがって、端辺181近傍に阻害領域251を設けないため、はんだの濡れ広がりを抑制することができる。
 チップ接続部52の上面64に形成された凹部210と端辺181の最短距離A6は、チップ接続部52の先端面66に形成された凹部210と端辺181の最短距離A7より大きい。つまり、先端面66において、端辺181近傍に阻害領域251が設けられている。先端面66において端辺181近傍に阻害領域251が設けることにより、はんだの濡れ広がりを抑制することができる。なお、チップ接続部52の先端面66に形成された凹部210と端辺181の最短距離A7は、隣り合う凹部210の間隔A3より大きくてよい。
 図61は、阻害領域251の配置の他の例を示す図である。図61は、阻害領域251が端辺182近傍には設けられている点で、図58と異なる。図61のそれ以外の構成は、図58と同一であってよい。このような構成でも、はんだの濡れ広がりを抑制することができる。
 図62は、阻害領域251の配置の他の例を示す図である。図62は、阻害領域251が端辺183近傍には設けられていない点で、図58と異なる。すなわち、端辺183近傍に未加工部336を有してよい。図62のそれ以外の構成は、図58と同一であってよい。このような構成でも、はんだの濡れ広がりを抑制することができる。
 図63は、阻害領域251の配置の他の例を示す図である。図63において、チップ接続部52の上面64における阻害領域251の配置の一例を示している。図63において、阻害領域251は重なり部332、非重複部334を有し、それぞれ異なるハッチングで示している。
 図64は、図63における上面64および先端面66の凹部210の配置の一例を示す図である。図64では、複数の凹部210と平面部212の配置を示している。複数の凹部210と平面部212とを形成することにより、阻害領域251を形成してよい。阻害領域251は、粗面領域51として機能してもよい。重なり部332は、レーザー照射のスポット(レーザー照射の照射位置)を制御することにより、形成することができる。なお、重なり部332における凹部210の配置とは、レーザー照射の照射位置であってよい。なお、重なり部332は、2つの凹部210の間に配置された平面部212を有さなくてよい。すなわち、阻害領域251として機能せず、粗面領域51として機能してもよい。
 重なり部332において、隣り合う凹部210が重なっている。図64では、隣り合う凹部210の間に凹部210が更に設けられている。重なり部332は、隣り合う凹部210の間に配置された平面部212にレーザーを更に照射することで形成されてよい。重なり部332は、隣り合う凹部210が連続している部分であってよい。重なり部332には、平面部212が設けられていても、設けられていなくてもよい。非重複部334において、隣り合う凹部210の間に平面部212が設けられている。重なり部332は、非重複部334に比べ展開面積比を大きくすることができる。一方で重なり部332は、非重複部334に比べはんだが濡れ広がりやすい。
 本例において、重なり部332は、非重複部334と比べ、表面(上面64)の内側に設けられる。つまり、重なり部332は、上面64の端辺181、端辺182、端辺183近傍に設けられない。重なり部332を非重複部334よりも内側に設けることにより、展開面積比を大きくしつつ、先端面66および側面68からのはんだの濡れ広がりを抑制することができる。
 図65は、重なり部332の形状を説明する図である。本例において、レーザー照射により、チップ接続部52の上面64および先端面66に凹部210を形成する。本例における凹部210は、レーザー孔である。また、レーザー照射の照射位置を重ならせることにより、チップ接続部52の上面64に重なり部332を形成する。
 重なり部332に設けられた凹部210の深さd7は、非重複部334に設けられた凹部210の深さd8より深い。深さd7は、深さd8の1.5倍以上であってよい。また、重なり部332に設けられた凹部210の深さd7は、先端面66に形成された凹部210の深さd9より深い。深さd7は、深さd9の1.5倍以上であってよい。重なり部332に設けられた凹部210は重なり部332以外に設けられた凹部210より深くなるため、重なり部332と非重複部334を区別することができる。
 図54から図65では、チップ接続部52の阻害領域251を例示して説明したが、回路パターン接続部56やその他の面に上述した構成を適用してもよい。
<<阻害部230の説明>>
 図66は、リードフレーム50の他の例を示す図である。本例のリードフレーム50は、チップ接続部52が、主材部231および阻害部230を有する点で、図1から図34の例と相違する。他の構造は、図1から図34において説明したいずれかの形態と同一であってよい。
 主材部231は、下面62と同一の材料で形成された部分である。複数種類の材料部分が下面62に露出している場合、主材部231は、下面62において最も面積の大きい部分と同一の材料で形成されている。主材部231は、例えば銅、または、銅を含む合金で形成された部分である。主材部231は、架橋部54と同一の材料で形成された部分であってもよい。
 阻害部230は、主材部231よりもはんだ濡れ性が低い材料で形成された部分である。つまり、阻害部230は、主材部231よりもはんだが広がりにくい部分である。阻害部230は、例えばセラミック、カーボン、アルミニウム、アルミニウムを含む合金、鉄、または、鉄を含む合金で形成された部分である。
 阻害部230は、チップ接続部52の先端面66において露出している。これにより、先端面66におけるはんだの這い上がりを抑制できる。阻害部230は、チップ接続部52の側面68に露出してもよい。チップ接続部52は、主材部231と阻害部230とが積層されたクラッド材で形成されてよい。チップ接続部52は、2枚の主材部231の間に阻害部230が設けられていてもよい。
 図67は、チップ接続部52における主材部231および阻害部230の配置例を示す図である。図67においては、阻害部230に斜線のハッチングを付している。また、主材部231により覆われている阻害部230も、主材部231を透過して示している。
 本例におけるチップ接続部52は、板状の主材部231および板状の阻害部230が、高さ方向において積層されている。板状とは、上面64とほぼ平行な主面の面積が、上面64とほぼ垂直な、いずれの側面の面積よりも大きい形状を指す。図67に示したチップ接続部52は、上面64に露出する主材部231-1、下面62に露出する主材部231-2、および、2つの主材部231に挟まれた阻害部230を有する。阻害部230は、先端面66と、各側面68に露出している。阻害部230は、各面における所定の高さ位置において、各面を横切るように露出している。つまり横方向において、阻害部230の幅は、各面の幅と同一である。このような形状により、先端面66および各側面68におけるはんだの這い上がりを抑制できる。
 主材部231-1、主材部231-2、および、阻害部230の、高さ方向における幅をそれぞれZ1、Z2、および、Z3とする。阻害部230は、先端面66および各側面68において、同一の幅Z3を有してよい。主材部231-1も、先端面66および各側面68において、同一の幅Z1を有してよい。主材部231-2も、先端面66および各側面68において、同一の幅Z2を有してよい。
 阻害部230の幅Z3は、主材部231-1の幅Z1、および、主材部231-2の幅Z2のいずれよりも大きい。幅Z3は、幅Z1および幅Z2の和よりも大きくてよい。これにより、各面におけるはんだの這い上がりを抑制しやすくなる。幅Z1は、幅Z2と同一であってよく、大きくてよく、小さくてもよい。
 図68は、リードフレーム50の他の例を示す図である。本例では、阻害部230が上面64に露出する点で、図66および図67の例と相違する。他の構造は、図66および図67の例と同様である。
 図69は、図68のチップ接続部52を拡大した模式図である。上述したように、本例の阻害部230は、上面64に露出している。阻害部230は、上面64の全体に露出してよい。本例のチップ接続部52は、図67に示した主材部231-1を有さない。
 図70は、リードフレーム50の他の例を示す図である。本例では、阻害部230の形状が、図66から図69の例と相違する。他の構造は、図66から図69におけるいずれかの例と同様である。本例の阻害部230は、下面62に露出している。
 図71は、チップ接続部52の下面62における、阻害部230の配置例を示す図である。本例の阻害部230は、下面62において、突起部88よりも外側に配置されている。突起部88よりも外側とは、突起部88と、先端面66または側面68との間の領域を指す。
 阻害部230は、先端面66と接してよい。阻害部230は、先端面66に露出してよい。阻害部230は、側面68と接してよい。阻害部230は、側面68に露出してよい。阻害部230は、突起部88と離れていてよい。本例によれば、下面62の大部分をはんだで濡れさせつつ、先端面66および側面68におけるはんだの這い上がりを抑制できる。
 図72は、図70および図71のチップ接続部52を拡大した模式図である。上述したように、本例の阻害部230は、下面62に露出している。また、阻害部230は、先端面66および各側面68に露出している。図72に示すように、本例の阻害部230は、所定の領域を囲む枠形状である。
 図73は、チップ接続部52の下面62における、阻害部230の他の配置例を示す図である。本例の阻害部230は、下面62において、突起部88よりも外側に配置されている。ただし、阻害部230は、先端面66と接していない。つまり、阻害部230は、先端面66に露出していない。阻害部230は、側面68と接していない。つまり、阻害部230は、側面68に露出していない。阻害部230は、突起部88と離れていてよい。本例によっても、下面62の大部分をはんだで濡れさせつつ、先端面66および側面68におけるはんだの這い上がりを抑制できる。
 図74は、チップ接続部52における主材部231および阻害部230の他の配置例を示す図である。図74においては、主材部231により覆われていない阻害部230を示している。本例の阻害部230は、チップ接続部52の先端面66と垂直な方向(X軸方向)において、主材部231よりも外側に突出している点で、図66から図73の例と相違する。他の構造は、図66から図73のいずれかの例と同様である。各側面68においても、阻害部230は、主材部231よりも外側に突出していてよい。
 本例によれば、先端面66および側面68に段差を形成できる。このため、はんだの這い上がりを更に抑制できる。阻害部230は、図67または図69に示したような板形状を有してよい。この場合、XY面における阻害部230の面積は、主材部231の面積よりも大きい。阻害部230は、図72に示したような枠形状を有してよい。この場合、主材部231は、阻害部230に囲まれた部分を有する。主材部231は、先端面66および側面68のいずれか一つの面において、阻害部230の一部分が挿入される窪みを有してよい。
 図75は、チップ接続部52における主材部231および阻害部230の他の配置例を示す図である。図75においては、主材部231により覆われていない阻害部230を示している。本例の阻害部230は、チップ接続部52の先端面66と垂直な方向(X軸方向)において、主材部231よりも内側に窪んでいる点で、図66から図73の例と相違する。他の構造は、図66から図73のいずれかの例と同様である。各側面68においても、阻害部230は、主材部231よりも内側に窪んでいてよい。
 本例によれば、先端面66および側面68に段差を形成できる。このため、はんだの這い上がりを更に抑制できる。阻害部230は、図67または図69に示したような板形状を有してよい。この場合、XY面における阻害部230の面積は、主材部231の面積よりも小さい。阻害部230は、図72に示したような枠形状を有してよい。この場合、主材部231は、阻害部230に囲まれた部分を有する。
 図76は、チップ接続部52における主材部231および阻害部230の他の配置例を示す図である。図76においては、主材部231により覆われている阻害部230も、主材部231を透過して示している。
 本例の阻害部230は、主材部231の表面に積層されている。例えば阻害部230は、チップ接続部52の先端面66において、先端面66と垂直な方向に、主材部231と積層されている。阻害部230は、各側面68にも積層されてよい。
 本例では、主材部231の表面に、所定の材料をスパッタ、溶射等の方法で積層することで、阻害部230を形成する。チップ接続部52の各面において阻害部230が露出する領域は、図66から図75において説明したいずれかの例と同様である。本例によっても、先端面66等におけるはんだの這い上がりを抑制できる。
 阻害部230は、酸化アルミニウム、窒化アルミニウム、または、窒化シリコン等のセラミックで形成されてよく、カーボンで形成されてよく、鉄等の金属で形成されてもよい。阻害部230をスパッタまたは溶射で形成する際に、主材部231に照射される材料の粒形を制御してよい。これにより、阻害部230の表面の粗さを制御できる。阻害部230の表面には、粗面領域51が形成されてよい。また、主材部231に粗面領域51を形成してもよい。
 以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
 本明細書および図面には、以下の各項目に記載された形態も開示されている。
 (項目1)
 一方の面に回路パターンが形成された絶縁回路基板と、
 前記絶縁回路基板に載置された半導体チップと、
 前記半導体チップと前記回路パターンとを接続する配線部と、
 前記半導体チップを保護する樹脂パッケージと
 を備え、
 前記配線部は、
 前記半導体チップと接続するチップ接続部と、
 前記回路パターンと接続する回路パターン接続部と、
 前記チップ接続部および前記回路パターン接続部を接続する架橋部と
 を有し、
 前記チップ接続部は、前記半導体チップと向かい合う下面を有し、
 前記チップ接続部の前記下面は、前記架橋部から最も離れた第1の辺を有し、
 前記チップ接続部の前記下面には、前記第1の辺の半分以上の長さにわたって、前記第1の辺に沿った段差または傾斜が設けられている
 半導体モジュール。
 (項目2)
 前記チップ接続部の前記下面は、前記架橋部に最も近い第2の辺を有し、
 前記傾斜または段差は、前記チップ接続部の前記下面の辺のうち、前記第2の辺以外の辺に沿って設けられている
 項目1に記載の半導体モジュール。
 (項目3)
 前記チップ接続部の前記下面には、前記半導体チップに向かって突出する複数の突起部が設けられていて、
 前記突起部の高さは、前記段差または前記傾斜よりも低い
 項目1または2に記載の半導体モジュール。
 (項目4)
 前記チップ接続部の前記下面には、前記段差が設けられていて、
 前記段差は、前記下面から前記回路パターンに向かって突出した突出部、および、前記下面から前記回路パターンから離れる方向に窪んだ溝部の少なくとも一方を含む
 項目1から3のいずれか一項に記載の半導体モジュール。
 (項目5)
 前記段差は、前記突出部であって、前記第1の辺に接して設けられている
 項目4に記載の半導体モジュール。
 (項目6)
 前記段差は、前記溝部であって、前記第1の辺に接して設けられている
 項目4に記載の半導体モジュール。
 (項目7)
 前記段差は、前記溝部であって、前記第1の辺から離れて設けられている
 項目4に記載の半導体モジュール。
 (項目8)
 前記チップ接続部の前記下面には、前記傾斜が設けられていて、
 前記傾斜は、前記下面の角部を面取りしている
 項目1から3のいずれか一項に記載の半導体モジュール。
 (項目9)
 一方の面に回路パターンが形成された絶縁回路基板と、
 前記絶縁回路基板に載置された半導体チップと、
 前記半導体チップおよび前記回路パターンを電気的に接続する配線部と
 を備え、
 前記配線部は、前記半導体チップと接続するチップ接続部を有し、
 前記チップ接続部は、
 主材部と、
 前記主材部よりもはんだ濡れ性が低い材料で形成され、先端面において露出して配置された阻害部と
 を有する半導体モジュール。
10・・・樹脂ケース、12・・・封止樹脂、13・・・コーティング層、14・・・樹脂パッケージ、16・・・冷却部、20・・・絶縁基板、22・・・放熱板、24・・・接合層、26・・・回路パターン、30、32、34・・・接合層、39・・領域、40・・・半導体チップ、50・・・リードフレーム(配線部)、51・・・粗面領域、52・・・チップ接続部、54・・・架橋部、56・・・回路パターン接続部、62・・・下面、64・・・上面、65・・・角、66・・・先端面、68・・・側面、70・・・段差、71・・・後退面、74・・・開口部、81・・第1の辺、82・・・第2の辺、83・・・第3の辺、84・・・貫通孔、86・・・端子、88・・・突起部、90・・・傾斜、94・・・空間、100・・・半導体モジュール、152・・・チップ接続部、160・・・絶縁回路基板、181・・・端辺、182・・・端辺、183・・・端辺、198・・・端子接続部、201・・・頂点、202・・・空間、203、204・・・亀裂、210・・・凹部、211・・・中心、212・・・平面部、214・・・窪み部、216・・・隆起部、218・・・標準部、230・・・阻害部、231・・・主材部、251・・・阻害領域、310・・・光源、312・・・レーザー、314・・底部、320・・・金型、322・・・第1部分、324・・・第2部分、332・・・重なり部、334・・・非重複部、336・・・未加工部

Claims (68)

  1.  一方の面に回路パターンが形成された絶縁回路基板と、
     前記絶縁回路基板に載置された半導体チップと、
     前記半導体チップおよび前記回路パターンを電気的に接続する配線部と
     を備え、
     前記配線部は、前記半導体チップと接続するチップ接続部を有し、
     前記チップ接続部の表面は、
     複数の凹部と、
     2つの凹部の間に配置された平面部と
     を有する半導体モジュール。
  2.  それぞれの前記凹部の最大幅が10μm以上である
     請求項1に記載の半導体モジュール。
  3.  隣り合う前記凹部の中心の間隔が10μm以上である
     請求項1または2に記載の半導体モジュール。
  4.  前記半導体チップと前記チップ接続部を接合する接合層を更に備え、
     前記複数の凹部の少なくとも一部において、前記凹部の内部に前記接合層が設けられている
     請求項1から3のいずれか一項に記載の半導体モジュール。
  5.  前記複数の凹部が形成された前記表面は、展開面積比が0.2以上である粗面領域を有する
     請求項1から4のいずれか一項に記載の半導体モジュール。
  6.  前記複数の凹部が形成された前記表面は、展開面積比が0.7以下である粗面領域を有する
     請求項1から5のいずれか一項に記載の半導体モジュール。
  7.  前記複数の凹部は、前記チップ接続部の少なくともいずれかの面の少なくとも2つの方向において周期的に配置されていて、
     前記チップ接続部のいずれかの面は、前記周期的な配置が途切れた未加工部を有する
     請求項1から6のいずれか一項に記載の半導体モジュール。
  8.  少なくとも前記チップ接続部の先端面に、前記複数の凹部と前記平面部とが形成されている
    請求項1から7のいずれか一項に記載の半導体モジュール。
  9.  前記複数の凹部は、前記先端面の少なくとも2つの方向において周期的に配置されている
     請求項8に記載の半導体モジュール。
  10.  前記複数の凹部は、前記チップ接続部の下面と平行な横方向において、予め定められた間隙を有して配置されており、
     前記複数の凹部は、前記横方向と垂直な高さ方向において、前記間隙と並んで配置された凹部を含む
     請求項9に記載の半導体モジュール。
  11.  前記横方向において、前記凹部の幅は、前記間隙の幅よりも大きい
     請求項10に記載の半導体モジュール。
  12.  前記凹部は、前記チップ接続部の下面と平行な横方向における幅が、前記横方向と垂直な高さ方向における幅よりも大きい
     請求項9から11のいずれか一項に記載の半導体モジュール。
  13.  前記チップ接続部の下面と平行な横方向における前記複数の凹部の密度は、前記横方向と垂直な高さ方向における前記複数の凹部の密度よりも高い
     請求項9から12のいずれか一項に記載の半導体モジュール。
  14.  前記チップ接続部の下面と垂直な高さ方向における前記複数の凹部の密度は、前記下面から遠いほど高い
     請求項9から13のいずれか一項に記載の半導体モジュール。
  15.  前記チップ接続部は、
     主材部と、
     前記主材部よりもはんだ濡れ性が低い材料で形成され、前記先端面において露出して配置された阻害部と
     を有する請求項8から14のいずれか一項に記載の半導体モジュール。
  16.  前記先端面において、前記チップ接続部の下面と垂直な高さ方向における前記阻害部の幅は、前記高さ方向における前記主材部の幅より大きい
     請求項15に記載の半導体モジュール。
  17.  前記阻害部は、前記チップ接続部の下面と垂直な高さ方向において、前記主材部と積層されている
     請求項15または16に記載の半導体モジュール。
  18.  前記阻害部は、前記チップ接続部の先端面と垂直な方向において、前記主材部と積層されている
     請求項15または16に記載の半導体モジュール。
  19.  前記阻害部は、前記チップ接続部の前記先端面と垂直な方向において、前記主材部よりも突出または窪んでいる
     請求項15から18のいずれか一項に記載の半導体モジュール。
  20.  前記チップ接続部の先端面、側面および上面に、前記複数の凹部および前記平面部が形成されている
    請求項8から19のいずれか一項に記載の半導体モジュール。
  21.  前記配線部は、板状の部分を有するリードフレームであって、
     前記平面部は、
     標準部と、
     前記チップ接続部の表面と垂直な高さ方向の高さが、前記標準部と同じかまたは前記標準部より高さ方向に隆起した隆起部と
     を有し、
     前記凹部の少なくとも一部は、前記高さ方向において前記標準部より窪んで配置されていて、
     前記隆起部は、前記凹部に隣接して設けられる
     請求項1に記載の半導体モジュール。
  22.  前記複数の凹部が形成された前記表面は、展開面積比が0.1以上である粗面領域を有する
     請求項21に記載の半導体モジュール。
  23.  それぞれの前記凹部の深さが、20μm以上でかつ200μm以下ある、
     請求項21に記載の半導体モジュール。
  24.  前記チップ接続部の上面に、前記複数の凹部および前記平面部が形成されている
     請求項22または23に記載の半導体モジュール。
  25.  前記チップ接続部の先端面に、前記複数の凹部および前記平面部が形成されていて、
     前記上面に形成された少なくとも1つの前記凹部の深さは、前記先端面に形成された少なくとも1つの前記凹部の深さよりも深い
     請求項24に記載の半導体モジュール。
  26.  前記複数の凹部は、金型孔を含む
     請求項21に記載の半導体モジュール。
  27.  前記複数の凹部は、レーザー孔を含む
     請求項26に記載の半導体モジュール。
  28.  前記チップ接続部の上面に、前記複数の凹部および前記平面部が形成されていて、
     それぞれの前記凹部の前記上面における形状は、多角形状である
     請求項21に記載の半導体モジュール。
  29.  前記チップ接続部の先端面に、前記複数の凹部および前記平面部が形成されていて、
     それぞれの前記凹部の前記先端面における形状は、曲線を有する
     請求項28に記載の半導体モジュール。
  30.  前記凹部は、前記平面部より圧縮されている
     請求項21に記載の半導体モジュール。
  31.  前記チップ接続部の上面および先端面に、前記複数の凹部および前記平面部が形成されていて、
     前記上面に形成された少なくとも1つの前記凹部の底部は、当該前記凹部の中心より前記チップ接続部の先端面と逆側に配置されている
     請求項21に記載の半導体モジュール。
  32.  前記上面に形成された前記凹部の深さは、前記先端面と離れるに従って、浅くなる
     請求項31に記載の半導体モジュール。
  33.  前記凹部と前記表面の少なくとも1つの端辺の最短距離は、隣り合う前記凹部の間隔より大きい
     請求項24に記載の半導体モジュール。
  34.  前記チップ接続部の先端面に、前記複数の凹部および前記平面部が形成されていて、
     前記チップ接続部の前記上面および前記チップ接続部の前記先端面は、端辺で接続していて、
     前記チップ接続部の前記上面に形成された前記凹部と前記端辺の最短距離は、前記チップ接続部の前記先端面に形成された前記凹部と前記端辺の最短距離より大きい
     請求項33に記載の半導体モジュール。
  35.  前記チップ接続部の側面に、前記複数の凹部および前記平面部が形成されていて、
     前記チップ接続部の前記上面および前記チップ接続部の前記側面は、端辺で接続していて、
     前記チップ接続部の前記上面に形成された前記凹部と前記端辺の最短距離は、前記チップ接続部の前記側面に形成された前記凹部と前記端辺の最短距離より大きい
     請求項33または34に記載の半導体モジュール。
  36.  前記表面には、
     隣り合う前記凹部が重なる重なり部と、
     隣り合う前記凹部の間に前記平面部が設けられる非重複部と
     が設けられ、
     前記重なり部は、前記非重複部と比べ、前記表面の内側に設けられる
     請求項1から6のいずれか一項に記載の半導体モジュール。
  37.  前記チップ接続部の上面に、前記複数の凹部および前記平面部が形成されていて、
     前記上面は、第1端辺と、前記第1端辺と対向する第2端辺とを有し、
     前記第1端辺および前記第2端辺に挟まれた前記凹部の間隔の内の最大距離は、前記チップ接続部の前記上面に形成された前記凹部と前記第1端辺の第1最短距離および前記チップ接続部の前記上面に形成された前記凹部と前記第2端辺の第2最短距離よりも大きい
     請求項1から6のいずれか一項に記載の半導体モジュール。
  38.  前記チップ接続部の前記上面の前記第1端辺および前記第2端辺の間の中央における前記凹部の間隔は、前記第1最短距離および前記第2最短距離よりも大きい
     請求項37に記載の半導体モジュール。
  39.  前記チップ接続部の前記上面の前記第1端辺および前記第2端辺の間の中央において、前記凹部の間隔が前記最大距離となる
     請求項37または38に記載の半導体モジュール。
  40.  前記上面は、前記第1端辺および前記第2端辺と接する第3端辺を更に有し、
     前記チップ接続部の前記上面に形成された前記凹部と前記第3端辺の最短距離は、前記第1最短距離および前記第2最短距離よりも大きい
     請求項37から39のいずれか一項に記載の半導体モジュール。
  41.  前記チップ接続部の先端面に、前記複数の凹部および前記平面部が形成されていて、
     前記チップ接続部の前記上面および前記チップ接続部の前記先端面は、前記第3端辺で接続していて、
     前記チップ接続部の前記上面に形成された前記凹部と前記第3端辺の最短距離は、前記チップ接続部の前記先端面に形成された前記凹部と前記第3端辺の最短距離より大きい
     請求項40に記載の半導体モジュール。
  42.  一方の面に回路パターンが形成された絶縁回路基板と、
     前記絶縁回路基板に載置された半導体チップと、
     表面の少なくとも一部分において展開面積比が0.2以上である粗面領域を有し、前記半導体チップと前記回路パターンとを接続する配線部と、
     前記半導体チップを保護する樹脂パッケージと
     を備える半導体モジュール。
  43.  前記粗面領域の前記展開面積比は、前記回路パターンの前記展開面積比よりも大きい
     請求項42に記載の半導体モジュール。
  44.  前記回路パターンの前記展開面積比は0.08以下である
     請求項43に記載の半導体モジュール。
  45.  前記粗面領域の算術平均高さは10μm以下である
     請求項42から44のいずれか一項に記載の半導体モジュール。
  46.  前記粗面領域の最大高さは100μm以下である
     請求項42から45のいずれか一項に記載の半導体モジュール。
  47.  前記配線部は、板状の部分を有するリードフレームであって、
     前記半導体チップと接続するチップ接続部と、
     前記回路パターンと接続する回路パターン接続部と、
     前記チップ接続部および前記回路パターン接続部を接続する架橋部と
     を有し、
     前記粗面領域が前記チップ接続部に設けられている
     請求項42から46のいずれか一項に記載の半導体モジュール。
  48.  前記チップ接続部の面積が、前記回路パターン接続部の面積より大きい
     請求項47に記載の半導体モジュール。
  49.  前記回路パターン接続部の前記展開面積比は、前記チップ接続部の前記粗面領域の前記展開面積比よりも小さい
     請求項47または48に記載の半導体モジュール。
  50.  前記架橋部は、開口部を有する
     請求項47から49のいずれか一項に記載の半導体モジュール。
  51.  前記チップ接続部の下面または前記回路パターン接続部の下面が、前記絶縁回路基板に向かって突出する突起部を有する
     請求項47から50のいずれか一項に記載の半導体モジュール。
  52.  前記リードフレームの表面の少なくとも一部を覆う、樹脂で形成されたコーティング層を更に備える
     請求項47から51のいずれか一項に記載の半導体モジュール。
  53.  前記チップ接続部は、前記架橋部から最も離れた先端面を有し、
     前記先端面に前記コーティング層が設けられている
     請求項52に記載の半導体モジュール。
  54.  前記コーティング層の膜厚は、1μm以上、100μm以下である
     請求項52または53に記載の半導体モジュール。
  55.  前記コーティング層の表面は、前記粗面領域の凹凸に応じた凹凸を有する
     請求項52から54のいずれか一項に記載の半導体モジュール。
  56.  前記コーティング層の表面は、前記粗面領域よりも平坦である
     請求項52から55のいずれか一項に記載の半導体モジュール。
  57.  前記樹脂パッケージは、前記絶縁回路基板を囲む樹脂ケースと、前記樹脂ケースに充填される封止樹脂と
    を含む請求項42から56のいずれか一項に記載の半導体モジュール。
  58.  前記チップ接続部は、前記半導体チップと向かい合う下面を有し、
     前記チップ接続部の前記下面は、前記架橋部から最も離れた第1の辺を有し、
     前記チップ接続部の前記下面には、前記第1の辺の半分以上の長さにわたって、前記第1の辺に沿った段差または傾斜が設けられている
     請求項47から56のいずれか一項に記載の半導体モジュール。
  59.  一方の面に回路パターンが形成された絶縁回路基板と、前記絶縁回路基板に載置された半導体チップと、前記半導体チップおよび前記回路パターンを電気的に接続する配線部とを備え、前記配線部は、前記半導体チップと接続するチップ接続部を有する半導体モジュールの製造方法であって、
     前記チップ接続部の表面に対してレーザー照射し、複数の凹部と、2つの凹部の間に配置された平面部とを形成する
     製造方法。
  60.  前記チップ接続部の少なくとも2つの表面に対して共通の光源で前記配線部の置き換えなしにレーザー照射し、それぞれの表面に、複数の凹部と、2つの凹部の間に配置された平面部とを形成する
     請求項59に記載の製造方法。
  61.  前記チップ接続部のそれぞれの表面に対して、斜めにレーザー照射する
     請求項60に記載の製造方法。
  62.  前記チップ接続部のそれぞれの表面に対して、焦点位置を変えずにレーザー照射する
     請求項60または61に記載の製造方法。
  63.  前記チップ接続部のそれぞれの表面に対して、レーザー光源の配置を変えずに照射角度を変更することでレーザー照射する
     請求項60から62のいずれか一項に記載の製造方法。
     製造方法。
  64.  前記チップ接続部の上面に対して、金型により形状を転写し、複数の凹部と、2つの凹部の間に配置された平面部とを形成し、
     前記金型により形状を転写した後、前記チップ接続部の少なくとも先端面に対してレーザー照射し、複数の凹部と、2つの凹部の間に配置された平面部とを形成する
     請求項59に記載の製造方法。
  65.  前記チップ接続部の上面に対してレーザー照射し、複数の凹部と、2つの凹部の間に配置された平面部とを形成する
     請求項64に記載の製造方法。
  66.  前記金型により形状を転写した前記複数の凹部の少なくとも一部に重なるように、レーザー照射する
     請求項65に記載の製造方法。
  67.  一方の面に回路パターンが形成された絶縁回路基板と、前記絶縁回路基板に載置された半導体チップと、前記半導体チップおよび前記回路パターンを電気的に接続する配線部とを備え、前記配線部は、前記半導体チップと接続するチップ接続部を有する半導体モジュールの製造方法であって、
     前記チップ接続部の上面に対して、金型により形状を転写し、複数の凹部と、2つの凹部の間に配置された平面部とを形成する
     製造方法。
  68.  前記金型は、四角錐形状を有する
     請求項67に記載の製造方法。
PCT/JP2021/024649 2020-06-30 2021-06-29 半導体モジュールおよび半導体モジュールの製造方法 Ceased WO2022004758A1 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
CN202180006896.2A CN114787991A (zh) 2020-06-30 2021-06-29 半导体模块以及半导体模块的制造方法
JP2021577113A JP7028391B1 (ja) 2020-06-30 2021-06-29 半導体モジュールおよび半導体モジュールの製造方法
DE112021000169.8T DE112021000169B4 (de) 2020-06-30 2021-06-29 Halbleitermodul und verfahren zum herstellen eines halbleitermoduls
JP2022021029A JP7767970B2 (ja) 2020-06-30 2022-02-15 半導体モジュール
US17/746,889 US20220278039A1 (en) 2020-06-30 2022-05-17 Semiconductor module and method for manufacturing semiconductor module

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP2020113562 2020-06-30
JP2020-113562 2020-06-30
JP2020183102 2020-10-30
JP2020-183102 2020-10-30
JP2021039453 2021-03-11
JP2021-039453 2021-03-11

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US17/746,889 Continuation US20220278039A1 (en) 2020-06-30 2022-05-17 Semiconductor module and method for manufacturing semiconductor module

Publications (1)

Publication Number Publication Date
WO2022004758A1 true WO2022004758A1 (ja) 2022-01-06

Family

ID=79316618

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2021/024649 Ceased WO2022004758A1 (ja) 2020-06-30 2021-06-29 半導体モジュールおよび半導体モジュールの製造方法

Country Status (5)

Country Link
US (1) US20220278039A1 (ja)
JP (2) JP7028391B1 (ja)
CN (1) CN114787991A (ja)
DE (1) DE112021000169B4 (ja)
WO (1) WO2022004758A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2023189265A1 (ja) * 2022-03-28 2023-10-05
WO2024075445A1 (ja) * 2022-10-06 2024-04-11 富士電機株式会社 半導体モジュール、半導体装置、及び車両
WO2024090029A1 (ja) * 2022-10-25 2024-05-02 富士電機株式会社 半導体モジュール、半導体装置、及び車両
WO2024150668A1 (ja) * 2023-01-12 2024-07-18 ローム株式会社 半導体装置

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102866060B1 (ko) 2021-09-03 2025-09-30 다이니폰 인사츠 가부시키가이샤 리드 프레임 및 그 제조 방법
WO2023210170A1 (ja) * 2022-04-25 2023-11-02 富士電機株式会社 半導体装置
WO2024095712A1 (ja) * 2022-11-04 2024-05-10 富士電機株式会社 半導体モジュール
WO2024095710A1 (ja) * 2022-11-04 2024-05-10 富士電機株式会社 半導体モジュール
JP7848886B2 (ja) * 2022-11-04 2026-04-21 富士電機株式会社 半導体モジュール
CN119096365A (zh) * 2022-11-04 2024-12-06 富士电机株式会社 半导体模块和半导体模块的制造方法
JPWO2025115059A1 (ja) * 2023-11-27 2025-06-05

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006202885A (ja) * 2005-01-19 2006-08-03 Mitsubishi Electric Corp 半導体装置
JP2008211168A (ja) * 2007-01-31 2008-09-11 Mitsubishi Electric Corp 半導体装置および半導体モジュール
JP2017073406A (ja) * 2014-02-24 2017-04-13 三菱電機株式会社 電極リードおよび半導体装置
JP2017139304A (ja) * 2016-02-03 2017-08-10 三菱電機株式会社 電極端子、半導体装置及び電力変換装置
JP2017191857A (ja) * 2016-04-13 2017-10-19 株式会社デンソー 電子装置及びその製造方法
JP6466625B1 (ja) * 2017-09-05 2019-02-06 新電元工業株式会社 半導体装置

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6521982B1 (en) * 2000-06-02 2003-02-18 Amkor Technology, Inc. Packaging high power integrated circuit devices
JP3602453B2 (ja) * 2000-08-31 2004-12-15 Necエレクトロニクス株式会社 半導体装置
US7859089B2 (en) * 2006-05-04 2010-12-28 International Rectifier Corporation Copper straps
JP2009004435A (ja) * 2007-06-19 2009-01-08 Toshiba Corp 半導体装置
US7868430B2 (en) * 2008-09-26 2011-01-11 Infineon Technologies Ag Semiconductor device
JPWO2012014382A1 (ja) * 2010-07-27 2013-09-09 パナソニック株式会社 半導体装置
JP2012081481A (ja) 2010-10-07 2012-04-26 Toyota Industries Corp 電子部品における電極の接続構造
JP2013118322A (ja) * 2011-12-05 2013-06-13 Toyota Motor Corp 半導体装置
JP2013197365A (ja) * 2012-03-21 2013-09-30 Toshiba Corp 半導体装置
US8883567B2 (en) * 2012-03-27 2014-11-11 Texas Instruments Incorporated Process of making a stacked semiconductor package having a clip
JP2015053403A (ja) 2013-09-06 2015-03-19 株式会社東芝 放熱接続体、放熱接続体の製造方法、半導体装置、半導体装置の製造方法、及び、半導体製造装置
JP2015176871A (ja) * 2014-03-12 2015-10-05 株式会社東芝 半導体装置及びその製造方法
EP2930747A1 (en) * 2014-04-07 2015-10-14 Nxp B.V. Lead for connection to a semiconductor device
DE102014008587B4 (de) * 2014-06-10 2022-01-05 Vitesco Technologies GmbH Leistungs-Halbleiterschaltung
KR20160033869A (ko) * 2014-09-18 2016-03-29 제엠제코(주) 클립 구조체 제조 방법 및 이를 이용한 반도체 패키지
JP6193510B2 (ja) * 2014-11-27 2017-09-06 新電元工業株式会社 リードフレーム、半導体装置、リードフレームの製造方法、および半導体装置の製造方法
JP6665926B2 (ja) 2016-03-22 2020-03-13 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6844166B2 (ja) * 2016-09-16 2021-03-17 富士電機株式会社 半導体装置
JP6776801B2 (ja) * 2016-10-18 2020-10-28 株式会社デンソー 電子装置及びその製造方法
JP6834436B2 (ja) 2016-12-09 2021-02-24 富士電機株式会社 半導体装置
JP7281267B2 (ja) * 2017-11-06 2023-05-25 ローム株式会社 半導体装置、半導体装置の製造方法
JP6995674B2 (ja) 2018-03-23 2022-01-14 株式会社東芝 半導体装置
JP7032239B2 (ja) * 2018-05-28 2022-03-08 古河電気工業株式会社 リードフレーム材およびその製造方法ならびに半導体パッケージ
JP7139862B2 (ja) * 2018-10-15 2022-09-21 株式会社デンソー 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006202885A (ja) * 2005-01-19 2006-08-03 Mitsubishi Electric Corp 半導体装置
JP2008211168A (ja) * 2007-01-31 2008-09-11 Mitsubishi Electric Corp 半導体装置および半導体モジュール
JP2017073406A (ja) * 2014-02-24 2017-04-13 三菱電機株式会社 電極リードおよび半導体装置
JP2017139304A (ja) * 2016-02-03 2017-08-10 三菱電機株式会社 電極端子、半導体装置及び電力変換装置
JP2017191857A (ja) * 2016-04-13 2017-10-19 株式会社デンソー 電子装置及びその製造方法
JP6466625B1 (ja) * 2017-09-05 2019-02-06 新電元工業株式会社 半導体装置

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2023189265A1 (ja) * 2022-03-28 2023-10-05
JP7679915B2 (ja) 2022-03-28 2025-05-20 富士電機株式会社 半導体モジュール
WO2024075445A1 (ja) * 2022-10-06 2024-04-11 富士電機株式会社 半導体モジュール、半導体装置、及び車両
JPWO2024075445A1 (ja) * 2022-10-06 2024-04-11
JP7798206B2 (ja) 2022-10-06 2026-01-14 富士電機株式会社 半導体モジュール、半導体装置、及び車両
WO2024090029A1 (ja) * 2022-10-25 2024-05-02 富士電機株式会社 半導体モジュール、半導体装置、及び車両
JPWO2024090029A1 (ja) * 2022-10-25 2024-05-02
JP7827161B2 (ja) 2022-10-25 2026-03-10 富士電機株式会社 半導体モジュール、半導体装置、及び車両
WO2024150668A1 (ja) * 2023-01-12 2024-07-18 ローム株式会社 半導体装置

Also Published As

Publication number Publication date
JPWO2022004758A1 (ja) 2022-01-06
CN114787991A (zh) 2022-07-22
JP7767970B2 (ja) 2025-11-12
US20220278039A1 (en) 2022-09-01
DE112021000169B4 (de) 2025-08-28
DE112021000169T5 (de) 2022-07-28
JP2022062244A (ja) 2022-04-19
JP7028391B1 (ja) 2022-03-02

Similar Documents

Publication Publication Date Title
JP7028391B1 (ja) 半導体モジュールおよび半導体モジュールの製造方法
JP5729468B2 (ja) 半導体装置
JP6743916B2 (ja) 半導体装置及び半導体装置の製造方法
US9418909B1 (en) Stacked silicon package assembly having enhanced lid adhesion
CN103477429B (zh) 半导体器件及其制造方法
TW201707189A (zh) 封裝基板及應用其之封裝結構
CN1388584A (zh) 半导体器件
CN110199579B (zh) 电子模块以及电子模块的制造方法
JPWO2022004758A5 (ja)
JP2012164763A (ja) ヒートシンク付き半導体パッケージの製造方法及び当該ヒートシンク
JP5262408B2 (ja) 位置決め治具および半導体装置の製造方法
JP6200759B2 (ja) 半導体装置およびその製造方法
KR101668353B1 (ko) 칩 기판 및 칩 패키지 모듈
CN103855137A (zh) 半导体器件
JP5987634B2 (ja) パワー半導体モジュール
CN212676254U (zh) 半导体功率模块及电子装置
KR20190054661A (ko) 미세 음각 패턴이 형성된 기판 및 이를 포함하는 반도체 패키지
WO2023068096A1 (ja) 半導体モジュール及び半導体モジュールの製造方法
TWI690954B (zh) 電子模組、引線框以及電子模組的製造方法
JP7310161B2 (ja) 半導体装置及びその製造方法
CN113748510B (zh) 电子模块
JPH05343607A (ja) 混成集積回路装置
JP2011222626A (ja) 半導体発光装置および発光素子パッケージ
JP2019176116A (ja) 半導体装置及び半導体装置用パッケージの製造方法
JP2010050274A (ja) 半導体装置

Legal Events

Date Code Title Description
ENP Entry into the national phase

Ref document number: 2021577113

Country of ref document: JP

Kind code of ref document: A

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 21834078

Country of ref document: EP

Kind code of ref document: A1

122 Ep: pct application non-entry in european phase

Ref document number: 21834078

Country of ref document: EP

Kind code of ref document: A1

WWG Wipo information: grant in national office

Ref document number: 112021000169

Country of ref document: DE