CN103855137A - 半导体器件 - Google Patents

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Abstract

本发明涉及半导体器件。一种其中很可能发生翘曲的半导体器件。在半导体器件中，两个半导体芯片被安装在衬底的对角线之上，并且半导体芯片中的一个位于衬底的两条对角线的交叉点之上。该半导体器件给出以下问题的解决方案。为了实现具有安装在衬底上的多个半导体芯片的半导体器件，通常衬底必须具有较大的面积。如果在不增加衬底的厚度的情况下增加衬底面积，则很可能发生半导体器件的翘曲或变形。难以或不可能将翘曲或变形的半导体器件安装在布线衬底之上。

Description

半导体器件
相关申请的交叉引用
2012年12月6日提交的包括说明书、附图和摘要在内的日本专利申请No.2012-267653的公开通过引用被整体结合到本文中。
技术领域
本发明涉及半导体器件，并且更具体地涉及对包括多个半导体芯片的半导体器件有用的技术。
背景技术
为了生产具有安装衬底上的多个半导体芯片的半导体器件，如SoC（芯片上系统），要求比将单个半导体芯片安装在衬底上时更大的衬底。然而，取决于衬底的面积而增加衬底的厚度在制作通孔期间带来缺点。
另一方面，如果在不增加衬底的厚度的情况下增加其面积，则很可能在半导体器件中发生翘曲或变形。此类翘曲或变形的一个原因在于半导体器件制造工艺的加热或冷却步骤。具体地，包括在半导体器件中的衬底、半导体芯片、用于将半导体芯片密封在衬底上的树脂以及用于覆盖半导体器件的盖子具有不同的热膨胀系数，所以在加热或冷却期间可能发生变形。
如果在半导体器件中发生翘曲或变形，则可能难以或不可能将半导体器件安装在布线衬底上。特别地，如果通过在半导体器件的背表面提供的球栅阵列（BGA）来安装半导体器件，则由于翘曲或变形BGA的某些焊球可能无法到达布线板。
日本未审查专利公布No.2000-196008公开了一种多芯片半导体器件。在此多芯片半导体器件中，三个或更多半导体芯片被以平面方式布置在具有导体层的四边形衬底的一个表面上并被电接合到导体层。在该多芯片半导体器件中，在衬底的另一表面上形成球栅阵列，该球栅阵列包括用于将导体层电接合到外侧的多个电极。在此多芯片半导体器件中，至少一个半导体芯片位于将衬底的相对边的中点接合的两条中心线中的每一个之上。
日本未审查专利公开No.2008-251731公开了一种半导体器件。此半导体器件包括多个半导体芯片和实质上矩形的电路衬底，并具有MCM封装结构。在MCM封装结构中，多个半导体芯片被并行地布置在电路衬底的半导体芯片安装表面上以便安装多个半导体芯片，并且半导体芯片安装表面被密封树脂沿着电路衬底的外边缘覆盖以密封半导体芯片。该半导体器件包括跨过中心线的半导体芯片，在中心线处，在长边方向上将半导体芯片安装表面二等分的纵向分界面与在短边方向上将半导体芯片安装表面二等分的横向分界面交叉。在此半导体器件中，上述半导体芯片在垂直于半导体芯片安装表面的方向上具有比安装在半导体芯片安装表面之上的其他半导体芯片更大的厚度。
发明内容
本发明意图减少半导体器件的翘曲。根据本说明书中的以下详细描述和附图，本发明的以上及其他目的和新颖特征将更全面地呈现。
接下来，将使用在“具体实施方式”章节中使用的附图标记来解释用以解决问题的手段。添加这些附图标记是为了阐明所附权利要求（“权利要求书”章节中的描述）与实施例（“具体实施方式”段中的描述）之间的关系。这些附图标记不应被用来解释在“权利要求书”段中描述的本发明的技术范围。
根据本发明的一方面，提供了一种半导体器件，其中，两个半导体芯片（CH1、CH2）被安装在衬底（SUB）的对角线之上，并且半导体芯片中的一个（CH1）位于衬底的两条对角线的交叉点之上。
根据本发明，减少了半导体器件的翘曲。
附图说明
图1A是示出了根据本发明的实施例的半导体器件的结构的平面图；
图1B是示出了除盖子之外的根据实施例的半导体的结构的平面图；
图2是沿着图1A和1B的线A-A截取的截面图，示出了根据实施例的半导体器件的结构；
图3是沿着图1A和1B中所示的区域B的放大截面图，示出了根据实施例的半导体器件的结构；
图4是示出了根据实施例的半导体器件中的翘曲的测量结果的示例的图；
图5是示出了现有技术中的半导体器件的结构的平面图；
图6A是沿着图5中所示的现有技术中的半导体器件的线C-C截取的截面图；
图6B是沿着线D-D截取的截面图，示出了图5中所示的现有技术的放大衬底，其与在图1B等中所示的实施例具有相同的面积；以及
图7是根据实施例的半导体器件与现有技术中的半导体器件之间的比较的图。
具体实施方式
接下来，将参考附图来描述本发明的优选实施例。
第一实施例
图1A是示出了根据本发明的实施例的半导体器件SD的结构的平面图。图1B是示出了除盖子之外的根据实施例的半导体的结构的平面图。下面描述图1A和1B中所示的半导体器件SD的组成元件。
根据图1A和1B中所示的实施例的半导体器件SD包括衬底SUB、第一半导体芯片CH1、第二半导体芯片CH2、散热树脂HD、底部填充UF以及盖子LID。
在第一导体芯片CH1和第二半导体芯片CH2之间的面积的比较中，从平面图来看，第一半导体芯片CH1较大且第二半导体芯片CH2较小。在本实施例中，第一半导体芯片CH1在截面图中厚于第二半导体芯片CH2，但是本发明不排除第一半导体芯片CH1的厚度不大于半导体芯片CH2的厚度的情况。盖子LID是帽式（hat type）的，其与平式（flat type）的相比不那么易于翘曲或变形。为了增加变形阻力，优选的是盖子LID由金属制成。
图2是沿着图1A和1B的线A-A截取的截面图，示出了根据实施例的半导体器件SD的结构。线A-A与半导体器件SD的第一对角线DGN1一致。图3是沿着图2中所示的区域B的放大截面图，示出了根据实施例的半导体器件的结构。下面描述图2和3中所示的半导体器件SD的组成元件。
根据图2和3中所示的实施例的半导体器件SD包括盖子LID、散热树脂HD、第一半导体芯片CH1、第二半导体芯片CH2、底部填充UF和衬底SUB。衬底SUB包括多个通孔TH、焊球SBL及多个导体层和绝缘层层（未示出）。第二半导体芯片CH2包括焊料凸块SB。在图3中未示出的第一半导体芯片CH1的结构与第二半导体芯片CH2的相同。在散热树脂HD中，从紧邻第一半导体芯片CH1之上的区域突出的部分被称为倒角（fillet）F1A，并且从紧邻第二半导体芯片CH2之上的区域突出的部分被称为倒角F2A。类似地，在底部填充UF中，从紧邻第一半导体芯片CH1之下的区域突出的部分被称为倒角F1B，并且从紧邻第二半导体芯片CH2之下的区域突出的部分被称为倒角F2B。
接下来，将解释根据图1A至3中所示的实施例的半导体器件SD的组成员间之间的接合关系。第一半导体芯片CH1和第二半导体芯片CH2通过焊料凸块SB被安装在衬底SUB的前表面之上。换言之，第一半导体芯片CH1和第二半导体芯片CH2被倒装安装在衬底SUB之上。具体地，第一半导体芯片CH1和第二半导体芯片CH2每个具有在它们的第一表面或第一主表面上形成为焊料凸块的多个第一电极。并且，在衬底SUB的作为其主表面的前表面之上形成了以对应于第一电极的方式定位的多个第二电极（未示出）。对于第一半导体芯片CH1和第二半导体芯片CH2在衬底SUB的前表面之上的倒装安装而言，第一半导体芯片CH1和第二半导体芯片CH2被翻转，即第一电极和第二电极被以相互对应的方式接合，第一半导体芯片CH1和第二半导体芯片CH2的前表面面对衬底SUB的前表面。因此，在图1B等中示出了第一半导体芯片CH1和第二半导体芯片CH2的背表面作为与其前表面相反的其第二或第二主表面。衬底SUB通过填充在焊料凸块SB的间隙中的被称为底部填充UF的树脂与第一半导体芯片CH1和第二半导体芯片CH2牢固地固定。第一半导体芯片CH1和第二半导体芯片CH2被安装在衬底SUB的前表面之上而不相互重叠。换言之，从平面图来看，第一半导体芯片CH1和第二半导体芯片CH2位于一个平面上而不相互重叠。
诸如电容器和电阻器（未示出）的各种无源元件可以适当地位于衬底SUB的前表面或背表面上。
第一半导体芯片CH1和第二半导体芯片CH2被盖子LID覆盖。在本实施例中，第一半导体芯片CH1是CPU（中央处理单元）且第二半导体芯片CH2是存储器，并且特别地，前者的发热值在其处于操作中时较高。因此，在第一半导体芯片CH1（第二半导体芯片CH2）与盖子LID之间提供了散热树脂HD。盖子LID经由粘合剂ADH被结合到衬底SUB。然而，优选的是粘合剂ADH被定位为使得留下间隙，以避免衬底SUB与盖子LID之间的空间完全与外面的空间隔离。粘合剂ADH例如可以是树脂。
在本实施例中，出于抑制半导体器件SD的总体翘曲的目的，盖子LID比普通的更厚。在本实施例中，盖子LID具有与衬底SUB几乎相同的厚度。更具体地，本实施例中的衬底SUB的厚度是1.1mm，并且盖子LID的厚度是1.0mm，虽然这仅仅是示例。换言之，盖子LID的厚度比衬底SUB的厚度小了不超过10%。
衬底SUB包括多个导体层（未示出）、用于将这些导体层相互绝缘的绝缘层（未示出）以及用于在衬底SUB的厚度方向上将导体层接合的多个通孔TH。导体层包括将焊球SBL电接合到第一半导体芯片CH1和第二半导体芯片CH2的布线（未示出）。焊球SBL分别在衬底SUB的背表面上被接合到通孔TH。
下面解释第一半导体芯片CH1和第二半导体芯片CH2如何定位于衬底SUB上。第一半导体芯片CH1和第二半导体芯片CH2位于衬底SUB的第一对角线DGN1之上。第一半导体芯片CH1也位于衬底SUB的第二对角线DGN2之上。换言之，第一半导体芯片CH1位于衬底SUB的两条对角线DGN1和DGN2的交叉点，即衬底SUB的中心点CP之上。更具体地，当衬底SUB的形状被认为是矩形时，衬底SUB的第一对角线DGN1和第二对角线DGN2能够在几何上被定义为矩形的两条对角线。根据此定义的第一对角线DGN1和第二对角线DGN2不需要在物理上形成于实际衬底SUB的表面上，而是它们可以是虚拟的对角线。例如，如果衬底SUB的拐角是圆形的，则可以基于通过延长衬底SUB的四边获得的矩形来确定第一对角线DGN1和第二对角线DGN2。如果衬底SUBD四边是部分凹进或变形的，则可以基于通过忽视此类凹进或变形而获得的矩形来确定第一对角线DGN1和第二对角线DGN2。
衬底SUB及第一半导体芯片CH1和第二半导体芯片CH2每个是具有四个边和四个拐角的矩形，并且被定位为使得它们对应的边相互平行。在这里，让我们将图1B中所示的衬底SUB及第一半导体芯片CH1和第二半导体芯片CH2中的每一个的上边称为第一边，将其下边称为第二边，将其右边称为第三边，并将其左边称为第四边。当根据需要来延长第一至第四边时，第一和第二边与第三和第四边交叉。让我们将第一和第三边的交叉点称为第一拐角，将第二和第四边的交叉点称为第二拐角，将第一和第四边的交叉点称为第三拐角，并将第二和第三边的交叉点称为第四拐角。在这里，在衬底SUB中，第一对角线DGN11将第一拐角与第二拐角接合，并且第二对角线DGN2将第三拐角与第四拐角接合。在本实施例中，要求最大安装面积的第一半导体芯片CH1和要求次最大安装面积的第二半导体芯片CH2是以交错方式布置的。具体地，在第一半导体芯片CH1中，第一拐角最接近于第二半导体芯片CH2，并且在第二半导体芯片CH2中，第二拐角最接近于第一半导体芯片CH1。在本说明书和所附权利要求中，术语“矩形”是如上所述地定义的。
换言之，第一半导体芯片CH1的任一边不面对第二半导体芯片CH2的任一边。如在日本未审查专利公开No.2008-251731中所述，衬底的翘曲趋向于以集中式方式在其边彼此相对的（其上安装的）两个半导体芯片之间发生。本实施例避免半导体芯片的此类布置以防止集中式翘曲。
接下来，将从底部填充UF和粘合剂ADH的观点来解释衬底SUB之上的第一半导体芯片CH1和第二半导体芯片CH2的布置。
一般地，在每个利用底部填充固定的两个半导体芯片之间应存在给定距离。这是因为已经知道如果未固化底部填充流体相互接触，则底部填充流体从一个半导体芯片移动至另一半导体芯片。两个半导体芯片之间的最小所需距离根据各种参数而变，各种参数包括从衬底表面到相互面对的半导体芯片的距离、焊料凸块之间的间隔以及底部填充流体粘度。
并且，在用于将半导体芯片固定在衬底上的底部填充与用于将盖子结合到衬底上的粘合剂ADH之间应存在要求的最小距离。此距离不仅根据半导体芯片之间的距离所依赖的参数、而且根据粘合剂粘度、与半导体芯片和盖子的形状有关的物理干扰条件等而变。
第二半导体芯片CH2满足以上要求并被定位为尽可能接近于衬底SUB的四个拐角。另外，第一半导体芯片CH1被定位为在朝着衬底SUB的同一拐角的方向上尽可能接近于第二半导体芯片CH2。这确保在衬底SUB上可获得用于安装半导体安装芯片CH2的足够面积，并且第一半导体芯片CH1的位置尽可能接近于衬底SUB的中心点。
下面从另一观点出发来解释安装在衬底SUB之上的第一半导体芯片CH1和第二半导体芯片CH2的位置。在衬底SUB的前表面上定义了具有如图1B等中所示的X和Y轴并且中心点CP或原点作为两个轴的交点的笛卡尔坐标。X轴平行于第一边和第二边，并且Y轴平行于第三边和第四边。在坐标中，第二半导体芯片CH2的整个面积位于第一象限中，并且第一半导体芯片CH1的中心点位于第三象限中，并且第一半导体芯片CH1覆盖作为坐标原点的中心点CP。
接下来，将给出当第一半导体芯片CH1和第二半导体芯片CH2如上所述地位于衬底SUB之上时如何在整个半导体器件SD中减少翘曲的说明。
图4是示出了根据实施例的半导体SD中的翘曲的测量结果的示例的图。图4的图是三维轮廓线图，其中，X和Y轴表示半导体器件SD的平面方向，并且Z轴表示半导体器件SD的厚度方向。图4中所示的X、Y和Z轴分别对应于图1A和1B中所示的X、Y和Z轴。
图4的轮廓线图示出了通过利用激光照射半导体器件SD的背表面、在X和Y方向上对其进行扫描并测量Z轴上的坐标而量化的翘曲和变形的分布。
如从图4的图能够理解的，半导体器件SD的翘曲与作为中心的顶点T同心地扩展。顶点T位于第一半导体芯片CH1的中心上，第一半导体芯片CH1在安装于衬底SUB的半导体芯片之中具有最大面积，并且从图4的图可知，与顶点T的距离越大，衬底SUB的翘曲越大。
因此，理想地，第一半导体芯片CH1应位于衬底SUB的中心，但是在那种情况下，用于安装第二半导体芯片CH2的面积可能不可用。因此，在本实施例中，在预留了用于安装第二半导体芯片CH2的面积之后，第一半导体芯片CH1以其中心尽可能接近于衬底SUB的中心的方式定位。
作为具体示例，衬底SUB、第一半导体芯片CH1以及第二半导体芯片CH2在X和Y轴方向上的尺寸分别是约40mm、约12mm和约6mm。在这些尺寸条件下，在本实施例中，从衬底SUB的中心点到第一半导体芯片CH1的中心点的偏移值在X和Y轴方向中的每一个上小到约3mm。换言之，在本实施例中，第一半导体芯片CH1位于衬底SUB的中心点之上，并且第一半导体芯片CH1和第二半导体芯片CH2的中心点几乎直接位于衬底SUB的第一对角线DGN1之上。在第一半导体芯片CH1和第二半导体芯片CH2中的每一个中，四个拐角中的两个位于第一对角线DGN1之上。
此外，在X和Y轴方向两者上，从衬底SUB的中心点CP到第一半导体芯片CH1的中心点的偏移值不超过第一半导体芯片CH1的尺寸的25%且不超过衬底SUB的尺寸的7.5%。
这样制造的根据本实施例的半导体器件SD成功地满足在Z轴上的最大翘曲量应为200μm的要求。
接下来，将给出根据本实施例的半导体器件和现有技术中的半导体器件之间的翘曲方面的比较的具体示例的说明。
图5是示出了现有技术中的半导体器件的结构的平面图。图5中所示的现有技术中的半导体器件包括第一半导体芯片CH3、第二半导体芯片CH4和盖子（未示出）。
如图5中所示的组成元件如下布置。衬底SUB1是正方形的，其边长X1和Y1两者都是31mm。在下文中，正方形衬底SUB1的各边的方向将被称为X和Y方向。衬底SUB1的厚度与根据图2中所示的实施例等的衬底SUB的相同。盖子（未示出）的厚度是图2等中所示的实施例中的盖子LID的厚度的一半，即0.5mm。
第一半导体芯片CH3是矩形的，并且其在X方向上的短边约为10mm。第一半导体芯片CH3的中心点与衬底SUB1的中心点的偏移距离X4约为5mm，其为在X方向上的第一半导体芯片CH3的短边的长度（约10mm）的一半。
第二半导体芯片CH4也是矩形的，并且其中心点在X方向上与衬底SUB1的中心点的偏移距离X5约为7mm，并且在Y方向上的偏移距离Y5约为2mm。在图5中所示的半导体器件中，第一半导体芯片CH3与衬底的边的距离和第二半导体芯片CH4与衬底的边的距离在X方向上是相等的。
在图5的示例中，被第一半导体芯片CH3占用的面积大于被第二半导体芯片CH4占用的面积。然而，第一半导体芯片CH3并不位于衬底SUB1的中心点之上。虽然第一半导体芯片CH3和第二半导体芯片CH3位于衬底SUB1的对角线中的一个之上，但每个芯片的仅一个拐角区域位于其之上，并且不满足本实施例的布置条件。
图6A是沿着图5中所示的现有技术中的半导体器件的线C-C截取的截面图。图6A的截面图示出了衬底SUB1、第一半导体芯片CH3和指示衬底SUB1的翘曲的三角形O-O1-P。
点O表示经过第一半导体芯片CH3在厚度方向上的中心的垂直线和衬底SUB1的背表面的交叉点。
点P是衬底SUB1中的点，其远离第一半导体芯片CH3和第二半导体芯片CH4。换言之，点P被视为在第一半导体芯片CH3的厚度方向上在衬底SUB1中距离点O最远的点。
点O1是点P在经过第一半导体芯片CH3在厚度方向上的中心的垂直线上的投影。换言之，从点O至点O1的高度H1表示作为用于评估半导体器件翘曲的标准的最大翘曲量。
作为实际测量的结果，在现有技术中的半导体器件中，点P处的最大翘曲量是114μm。并且作为衬底SUB1的背表面上的其他点的翘曲测量的结果，最小翘曲量是60μm，且平均翘曲量是81.9μm。
下面给出如何基于这些结果进行与本实施例的比较的说明。在图5中所示的半导体器件中，只有衬底SUB1的面积被增加至40平方mm，其等于根据图1B等中所示的实施例的衬底SUB的面积。衬底SUB1的厚度、第一半导体芯片CH3和第二半导体芯片CH4的形状和尺寸及其位置关系未改变。可以说图5中所示的衬底SUB1被图5中所示的衬底SUB2所替换。
图6B是沿着图5中的线D-D截取的截面图，示出了具有与在图1B等中所示的实施例中相同的面积的图5中所示的现有技术中的衬底的扩大形式。图6B的截面图示出了衬底SUB2、第一半导体芯片CH3和指示衬底SUB2的翘曲的三角形O-O2-Q。
点O表示经过第一半导体芯片CH3在厚度方向上的中心的垂直线和衬底SUB2的背表面的交叉点。
点Q是衬底SUB12中的点，其远离第一半导体芯片CH3。换言之，点Q被视为在第一半导体芯片CH3的厚度方向上在衬底SUB2中距离点O最远的点。
点O2是点Q在经过第一半导体芯片CH3在厚度方向上的中心的垂直线上的投影。换言之，从点O至点O2的高度H2表示作为评估半导体器件翘曲的标准的距离。
在这里，让我们假设图6B中所示的三角形O-O2-Q类似于图6A中所示的三角形O-O1-P。在此假设下，能够通过计算从点O至点O2的距离，即三角形O-O2-Q的高度H2，来估计作为评估半导体器件翘曲的标准的最大翘曲量。
根据如下的勾股定理来计算图6B中所示的从点O2至点Q的长度L2的值：
(L2)2=((X4+X2/2)2+(Y2/2)2)
L2=约32.0mm
类似地，根据如下的勾股定理来计算图6A中所示的从点O1至点P的长度L1的值：
(L1)2=((X4+X1/2)2+(Y1/2)2)
L1=约25.7mm
由于假设图6B中所示的三角形O-O2-Q相似于图6A中所示的三角形O-O1-P，所以通过如下的比例计算来估计高度H2：
H2/L2=H1/L1
H2=约141.9μm
类似地，衬底SUB2的背表面上的各种点处的最小翘曲量与平均翘曲量分别被估计为85.9μm和102.0μm。由于这样计算的翘曲的估计值是从在大小上等于根据本实施例的衬底SUB的半导体器件SUB2获得的，所以它们能够直接与根据本实施例的半导体器件的测量的翘曲值相比较。
图7是根据实施例的半导体器件与现有技术中的半导体器件之间的比较的图。图7包括第一图G1至第三图G3。
第一图G1示出了图6B中所示的现有技术中的半导体器件的估计翘曲量、最大量M1、最小量m1以及平均量A1。类似地，第三图G3示出了根据图1B等中所示的实施例的半导体器件SD的测量翘曲量、最大量M3、最小量m3以及平均量A3。
第二图G2示出了当从第一半导体芯片CH1的中心点到衬底SUB的中心点CP的偏移在X和Y方向两者上从3mm变成4mm时，根据图1B等中所示的实施例的半导体器件SD的测量翘曲量、最大量M2、最小量m2以及平均量A2。
如从图7的图能够理解的，当多个半导体芯片被安装在衬底之上时，能够通过如在本实施例中那样布置芯片来减少半导体器件翘曲量。该图还指示从衬底的中心点到最大半导体器件的中心点的偏移距离越短，越有效地减小半导体器件翘曲的量。
在以上实施例中，半导体芯片被倒装安装在衬底上，但是从减少半导体器件的翘曲的观点出发，很明显，本发明在半导体芯片被通过引线接合安装在衬底之上的情况下也是有效的。
到目前为止参考本发明的优选实施例具体地解释了由本发明人完成的发明。然而，本发明不限于此，并且显而易见的是在不脱离其精神和范围的情况下可以以各种方式来修改这些细节。在不脱离本发明的技术范围的情况下，可以将如上所述的实施例的各种特征自由地组合。

Claims (20)

1.一种半导体器件，包括：
矩形衬底，该矩形衬底具有：
主表面；
与所述主表面相反的背表面；
在所述主表面上的第一边；
与所述第一边相对的第二边；
与所述第一边和所述第二边交叉的第三边；
与所述第三边相对的第四边；
第一拐角，在所述第一拐角处，所述第一边和所述第三边相互交叉；
第二拐角，在所述第二拐角处，所述第二边和所述第四边相互交叉；
第三拐角，在所述第三拐角处，所述第一边和所述第四边相互交叉；以及
第四拐角，在所述第四拐角处，所述第三边和所述第二边相互交叉；
第一半导体芯片，所述第一半导体芯片位于在所述主表面之上的将所述第一拐角与所述第二拐角相接合的虚拟的第一对角线之上；以及
第二半导体芯片，所述第二半导体芯片位于在所述主表面之上的所述第一对角线之上，
其中，所述第一半导体芯片位于在所述主表面之上的将所述第三拐角与所述第四拐角相接合的虚拟的第二对角线与所述第一对角线之间的交叉点之上。
2.根据权利要求1所述的半导体器件，其中，
从平面图来看，所述第一半导体芯片和所述第二半导体芯片相互不重叠。
3.根据权利要求1所述的半导体器件，其中，
从截面图来看，所述第一半导体芯片和所述第二半导体芯片位于一个平面上。
4.根据权利要求1所述的半导体器件，其中，
从平面图来看，所述第一半导体芯片的面积大于所述第二半导体芯片的面积。
5.根据权利要求1所述的半导体器件，其中，
从截面图来看，所述第一半导体芯片的厚度大于所述第二半导体芯片的厚度。
6.根据权利要求1所述的半导体器件，还包括覆盖所述第一半导体芯片和所述第二半导体芯片并且与所述衬底相结合的金属盖子，
其中，从截面图来看，所述盖子的厚度与所述衬底的厚度之间的差在厚度比方面不超过10%。
7.根据权利要求1所述的半导体器件，还包括覆盖所述第一半导体芯片和所述第二半导体芯片并且经由粘合剂与所述衬底相结合的盖子，
其中，从截面图来看，所述盖子的厚度与所述衬底的厚度之间的差在厚度比方面不超过10%。
8.根据权利要求1所述的半导体器件，还包括设置在所述第一半导体芯片与所述盖子之间的第一树脂。
9.根据权利要求1所述的半导体器件，
所述第一半导体芯片包括：
第一主表面；
与所述第一主表面相反的第二主表面；以及
设置在所述第一主表面之上的多个第一电极，
所述衬底包括：
设置在所述主表面之上的多个第二电极，
其中，所述第一电极和所述第二电极经由第一导体相接合，并且
其中，所述主表面和所述第一主表面通过第二树脂来被相互固定。
10.根据权利要求9所述的半导体器件，
所述第二半导体芯片包括：
第一表面；
与所述第一表面相反的第二表面；以及
设置在所述第一表面之上的多个第三电极，
所述衬底包括：
设置在所述主表面之上的多个第四电极，
其中，所述第三电极和所述第四电极经由第二导体相接合，并且
其中，所述主表面和所述第一表面通过第三树脂来被相互固定。
11.一种半导体器件，包括：
衬底，所述衬底被成形为矩形并且具有：
主表面；
与所述主表面相反的背表面；
在所述主表面上的第一边；
与所述第一边相对的第二边；
与所述第一边和所述第二边交叉的第三边；以及
与所述第三边相对的第四边；
矩形的第一半导体芯片，所述第一半导体芯片安装在所述衬底的所述主表面之上，其中，当在所述衬底的表面上定义虚拟的笛卡尔坐标时，所述坐标的原点被定义为所述衬底的中心，所述坐标的第一轴被定义为与所述矩形的所述第一边和所述第二边相平行，并且所述坐标的第二轴被定义为与所述矩形的所述第三边和所述第四边相平行，所述芯片覆盖该坐标的原点并且其中心位于所述坐标的第三象限中；以及
矩形的第二半导体芯片，所述第二半导体芯片安装在所述衬底的所述主表面之上，其中所述第二半导体芯片的整个面积位于所述坐标的第一象限中；
所述第一半导体芯片具有：
与所述第一轴相平行的第一边和第二边；以及
与所述第二轴相平行的第三边和第四边，
所述第二半导体芯片具有：
与所述第一轴相平行的第一边和第二边；以及
与所述第二轴相平行的第三边和第四边。
12.根据权利要求11所述的半导体器件，其中，
从平面图来看，所述第一半导体芯片和所述第二半导体芯片相互不重叠。
13.根据权利要求11所述的半导体器件，其中，
从截面图来看，所述第一半导体芯片和所述第二半导体芯片位于一个平面上。
14.根据权利要求11所述的半导体器件，其中，
从平面图来看，所述第一半导体芯片的面积大于所述第二半导体芯片的面积。
15.根据权利要求11所述的半导体器件，其中，
从截面图来看，所述第一半导体芯片的厚度大于所述第二半导体芯片的厚度。
16.根据权利要求11所述的半导体器件，还包括覆盖所述第一半导体芯片和所述第二半导体芯片并且与所述衬底相结合的金属盖子，
其中，从截面图来看，所述盖子的厚度与所述衬底的厚度之间的差在厚度比方面不超过10%。
17.根据权利要求11所述的半导体器件，还包括覆盖所述第一半导体芯片和所述第二半导体芯片并且经由粘合剂与所述衬底相结合的盖子，
其中，从截面图来看，所述盖子的厚度与所述衬底的厚度之间的差在厚度比方面不超过10%。
18.根据权利要求17所述的半导体器件，还包括设置在所述第一半导体芯片与所述盖子之间的第一树脂。
19.根据权利要求11所述的半导体器件，
所述第一半导体芯片包括：
第一主表面；
与所述第一主表面相反的第二主表面；以及
设置在所述第一主表面之上的多个第一电极，
所述衬底包括：
设置在所述主表面之上的多个第二电极，
其中，所述第一电极和所述第二电极经由第一导体相接合，并且
其中，所述主表面和所述第一主表面通过第二树脂来被相互固定。
20.根据权利要求19所述的半导体器件，
所述第二半导体芯片包括：
第一表面；
与所述第一表面相反的第二表面；以及
设置在所述第一表面之上的多个第三电极，
所述衬底包括：
设置在所述主表面之上的多个第四电极，
其中，所述第三电极和所述第四电极经由第二导体相接合，并且
其中，所述主表面和所述第一表面通过第三树脂来被相互固定。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106898586A (zh) * 2015-12-17 2017-06-27 瑞萨电子株式会社 半导体器件
CN107112319A (zh) * 2015-02-06 2017-08-29 日立汽车系统株式会社 功率模块

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6199601B2 (ja) * 2013-05-01 2017-09-20 ルネサスエレクトロニクス株式会社 半導体装置
US9355966B2 (en) * 2013-07-08 2016-05-31 Avago Technologies General Ip (Singapore) Pte. Ltd. Substrate warpage control using external frame stiffener

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1277737A (zh) * 1998-09-09 2000-12-20 精工爱普生株式会社 半导体装置及其制造方法、电路基板和电子装置
CN1526168A (zh) * 2001-07-09 2004-09-01 �ʼҷ����ֵ������޹�˾ 包含多个集成电路器件的单个封装件
JP2010050128A (ja) * 2008-08-19 2010-03-04 Alps Electric Co Ltd 半導体チップモジュール
US20100084761A1 (en) * 2008-10-06 2010-04-08 Masatoshi Shinagawa Semiconductor device and fabrication method of the same

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3490314B2 (ja) 1998-12-24 2004-01-26 シャープ株式会社 マルチチップ型半導体装置
JP2001127218A (ja) * 1999-10-29 2001-05-11 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
WO2007055010A1 (ja) * 2005-11-10 2007-05-18 Renesas Technology Corp. 半導体装置の製造方法および半導体装置
JP5109422B2 (ja) * 2007-03-16 2012-12-26 富士通セミコンダクター株式会社 半導体装置
JP4319229B2 (ja) 2007-03-29 2009-08-26 シャープ株式会社 半導体装置
JP2010080901A (ja) * 2008-08-28 2010-04-08 Kyocera Corp 電子部品モジュール
US20120133042A1 (en) * 2009-05-21 2012-05-31 Panasonic Electric Works Co., Ltd. Mounting structure of chip and module using the same
US8358014B2 (en) * 2009-05-28 2013-01-22 Texas Instruments Incorporated Structure and method for power field effect transistor
US8604614B2 (en) * 2010-03-26 2013-12-10 Samsung Electronics Co., Ltd. Semiconductor packages having warpage compensation
KR101695770B1 (ko) * 2010-07-02 2017-01-13 삼성전자주식회사 회전 적층 구조를 갖는 반도체 패키지
KR20140094752A (ko) * 2013-01-22 2014-07-31 삼성전자주식회사 전자소자 패키지 및 이에 사용되는 패키지 기판

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1277737A (zh) * 1998-09-09 2000-12-20 精工爱普生株式会社 半导体装置及其制造方法、电路基板和电子装置
CN1526168A (zh) * 2001-07-09 2004-09-01 �ʼҷ����ֵ������޹�˾ 包含多个集成电路器件的单个封装件
JP2010050128A (ja) * 2008-08-19 2010-03-04 Alps Electric Co Ltd 半導体チップモジュール
US20100084761A1 (en) * 2008-10-06 2010-04-08 Masatoshi Shinagawa Semiconductor device and fabrication method of the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107112319A (zh) * 2015-02-06 2017-08-29 日立汽车系统株式会社 功率模块
CN107112319B (zh) * 2015-02-06 2019-07-02 日立汽车系统株式会社 功率模块
CN106898586A (zh) * 2015-12-17 2017-06-27 瑞萨电子株式会社 半导体器件

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