KR20140094752A - 전자소자 패키지 및 이에 사용되는 패키지 기판 - Google Patents
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Abstract
본 발명의 일 측면은, 서로 반대에 위치한 제1 및 제2 면을 가지며, 상기 제1 면 상에 형성된 제1 및 제2 전극패턴과 상기 제1 및 제2 전극패턴에 각각 연결된 제1 및 제2 외부 단자를 구비하며, 상기 제2 전극패턴은 상기 제1 전극패턴과는 전기적으로 절연되면서 상기 제1 전극패턴 주위를 둘러싸도록 형성된 패키지 기판과, 상기 패키지 기판의 제1 면에 탑재되며, 상기 패키지 기판과 마주하는 면에 형성되어 상기 제1 및 제2 전극패턴 상에 각각 위치하는 제1 및 제2 전극을 갖는 전자 소자를 포함하는 전자소자 패키지를 제공한다.
Description
본 발명은 전자소자 패키지에 관한 것으로서, 특히 광전자 소자를 위한 패키지에 관한 것이다.
전자 소자(electronic device)는 외부로부터 전기적 에너지를 인가 받아 구동되는 소자로서, 반도체 발광 소자 또는 태양 전지와 같은 광전자 소자를 포함한다.
일반적으로, 상기 전자 소자는 패키지 상태로 원하는 기기에 장착되어 사용될 수 있다. 이러한 패키지에 사용되는 패키지 기판은 상기 전자 소자의 전극에 대응되는 전극 패턴을 가질 수 있다. 이러한 전극 패턴은 두 전극 패턴 사이에서 전극이 형성되지 않은 영역으로 제공되는 전극분리영역에 의해 서로 이격되어 위치할 수 있다.
이러한 전자 소자가 전극 패턴과 연결되어 패키지 기판에 실장된 상태에서도, 상기 전극분리영역의 양단은 외부로 개방된다. 이로 인해, 상기 전극이 형성된 전자 소자의 능동영역이 외부로 노출될 수 있으며, 결과적으로, 전자 소자의 신뢰성이 저하되는 문제를 야기시킬 수 있다.
당 기술 분야에서는, 전자 소자의 신뢰성의 저하를 방지하고, 나아가 전자 소자의 고유한 특성을 강화하기 위해서, 전극분리영역이 외부로 개방되지 않는 구조를 취하는 새로운 전자 소자 패키지와 이에 사용되는 패키지 기판이 요구되고 있다.
본 발명의 일 측면은, 서로 반대에 위치한 제1 및 제2 면을 가지며, 상기 제1 면 상에 형성된 제1 및 제2 전극패턴과 상기 제1 및 제2 전극패턴에 각각 연결된 제1 및 제2 외부 단자를 구비하며, 상기 제2 전극패턴은 상기 제1 전극패턴과는 전기적으로 절연되면서 상기 제1 전극패턴 주위를 둘러싸도록 형성된 패키지 기판과, 상기 패키지 기판의 제1 면에 탑재되며, 상기 패키지 기판과 마주하는 면에 형성되어 상기 제1 및 제2 전극패턴 상에 각각 위치하는 제1 및 제2 전극을 갖는 전자 소자를 포함하는 전자소자 패키지를 제공한다.
상기 제1 외부 단자는 상기 패키지 기판의 제2 면에 형성되며, 상기 제1 전극 패턴과 상기 제1 외부단자를 연결하도록 상기 패키지 기판을 관통하여 형성된 제1 도전성 비아를 더 포함할 수 있다.
이와 유사하게, 상기 제2 외부 단자는 상기 패키지 기판의 제2 면에 형성되며, 상기 제2 전극패턴과 상기 제2 외부단자를 연결하도록 상기 패키지 기판을 관통하여 형성된 제2 도전성 비아를 더 포함할 수 있다.
특정 예에서, 상기 제1 전극 패턴은 서로 분리된 복수의 전극 패턴일 수 있다.
상기 전자 소자에서, 상기 제2 전극은 상기 제1 전극과 분리되어 상기 제2 전극을 둘러싸도록 형성될 수 있다. 상기 제2 전극 패턴과 상기 제2 전극의 접합은 그 접합 영역에 의해 정의되는 내부 공간이 밀폐되도록 형성될 수 있다.
상기 제2 전극은 상기 제1 전극의 주위에 배치되며 서로 분리된 복수의 전극을 포함할 수 있다. 이 경우에, 상기 제2 전극은 상기 제1 전극을 중심으로 하여 대칭으로 배열될 수 있다.
상기 전자 소자의 제1 및 제2 전극은 상기 제1 및 제2 전극패턴의 두께보다 작은 두께를 가질 수 있다.
상기 전자소자는 광전자 소자일 수 있으며, 이 경우에, 상기 전자소자의 주위를 따라 상기 제2 전극패턴의 일부 영역이 연속적으로 노출될 수 있다.
본 발명의 다른 측면은, 서로 반대에 위치한 제1 및 제2 면을 갖는 기판 본체와, 상기 기판 본체의 제1 면 상에 형성된 제1 전극패턴과, 상기 기판의 제1 면에 형성되며, 상기 제1 전극패턴과는 전기적으로 절연되면서 상기 제1 전극패턴 주위를 둘러싸는 제2 전극패턴과, 상기 제1 및 제2 전극패턴에 각각 연결된 제1 및 제2 외부 단자를 포함하는 전자소자용 패키지 기판을 제공한다.
패키지 기판의 일 전극패턴(제1 전극패턴)이 다른 전극패턴(제2 전극패턴)이 둘러싸인 구조를 취하며, 전극분리영역이 전자 소자의 실장영역에 의해 커버되도록 구성함으로써 전극 분리영역에 의한 외부와의 노출을 방지할 수 있다. 이로써, 외부 습기 또는 이물질의 침투로 인한 전자 소자의 신뢰성 저하를 방지할 수 있으며, 언더필(underfill) 공정과 같은 인캡슐레이션(encapsulation) 공정을 간소화하거나 생략할 수 있다.
특히, 반도체 발광소자와 같은 광전자 소자를 사용하는 경우에, 제2 전극 패턴의 일부 영역이 연속적으로 광전자 소자의 주위를 둘러싸도록 형성할 수 있으므로, 반사특성을 향상시킬 뿐만 아니라, 전체 지향각에 걸쳐 비교적 균일한 방사 패턴을 얻을 수 있다.
덧붙여 상기한 과제의 해결수단 및 효과는, 본 발명의 특징을 모두 열거한 것은 아니다. 본 발명의 다양한 특징과 그에 따른 장점과 효과는 아래의 구체적인 실시형태를 참조하여 보다 상세하게 이해될 수 있을 것이다.
도1은 본 발명의 일 실시형태에 따른 전자소자 패키지를 나타내는 단면도이다.
도2는 도1에 도시된 광전자소자 패키지의 주요 구성을 설명하기 위한 분해 사시도이다.
도3a 및 도3b는 본 발명에 따른 패키지 기판에 채용가능한 전극 패턴의 다양한 예를 나타내는 평면도이다.
도4a 및 도4b는 본 발명에 채용될 수 있는 전자 소자의 전극 패턴의 다양한 예를 나타내는 평면도이다.
도5는 본 발명에 채용될 수 있는 광전자 소자의 일 예를 나타내는 단면도이다.
도6은 본 발명에 채용될 수 있는 광전자 소자의 다른 예를 나타내는 단면도이다.
도7은 도6에 도시된 광전자 소자를 채용한 패키지를 나타내는 단면도이다.
도8은 본 발명의 다른 특정 실시형태에 따른 광전자소자 패키지(CSP)를 나타내는 단면도이다.
도2는 도1에 도시된 광전자소자 패키지의 주요 구성을 설명하기 위한 분해 사시도이다.
도3a 및 도3b는 본 발명에 따른 패키지 기판에 채용가능한 전극 패턴의 다양한 예를 나타내는 평면도이다.
도4a 및 도4b는 본 발명에 채용될 수 있는 전자 소자의 전극 패턴의 다양한 예를 나타내는 평면도이다.
도5는 본 발명에 채용될 수 있는 광전자 소자의 일 예를 나타내는 단면도이다.
도6은 본 발명에 채용될 수 있는 광전자 소자의 다른 예를 나타내는 단면도이다.
도7은 도6에 도시된 광전자 소자를 채용한 패키지를 나타내는 단면도이다.
도8은 본 발명의 다른 특정 실시형태에 따른 광전자소자 패키지(CSP)를 나타내는 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시 형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
도1은 본 발명의 일 실시형태에 따른 전자소자 패키지를 나타내는 단면도이다. 도2는 도1에 도시된 광전자소자 패키지의 주요 구성을 설명하기 위한 분해 사시도이다.
도1에 도시된 바와 같이, 본 실시형태에 따른 전자소자 패키지(20)는, 서로 반대에 위치한 제1 및 제2 면(11a,11b)을 갖는 패키지 기판(11)과, 상기 패키지 기판(11)의 제1 면(11a) 상에 탑재된 전자소자(21)를 포함한다.
상기 패키지 기판(11)은, 상기 제1 면(11a) 상에 형성된 제1 및 제2 전극패턴(14a,14b)과 상기 제1 및 제2 전극패턴(14a,14b)에 각각 연결된 제1 및 제2 외부 단자(15a,15b)를 구비한다. 상기 패키지 기판(11)은 폴리머 또는 세라믹과 같은 절연기판으로 예시되어 있으나, 필요에 따라 실리콘과 같은 반도체 기판일 수 있다. 본 실시형태와 같이, 상기 제1 및 제2 전극패턴(14a,14b)은 상기 패키지 기판(11)을 관통하여 형성된 제1 및 제2 도전성 비아(18a,18b)에 의해 상기 제1 및 제2 외부 단자(15a,15b)에 연결될 수 있다.
상기 전자소자(21)는 상기 패키지 기판(11)의 제1 면 상에 탑재되며, 상기 제1 면과 마주하는 실장면에 형성된 제1 및 제2 전극(29a,29b)을 포함한다. 상기 전자소자(21)는 상기 제1 및 제2 전극(29a,29b)을 통해서 전기적 에너지를 인가받아 구동되는 다양한 형태의 소자일 수 있다. 예를 들어, 본 실시형태에 채용가능한 전자 소자(21)는 반도체 발광소자 또는 태양전지와 같은 광전자소자일 수 있다.
본 실시형태에 채용된 패키지 기판(11)에서, 상기 제2 전극패턴(14b)은 상기 제1 전극패턴(14a)과는 전기적으로 절연되며, 상기 제1 전극패턴(14a) 주위를 둘러싸도록 형성될 수 있다. 즉, 도2에 도시된 바와 같이, 상기 제1 및 제2 전극패턴(14a,14b)은 전극패턴이 형성되지 않은 전극분리영역(S)에 의해 분리되고, 상기 제2 전극패턴(14b)은 상기 제1 전극패턴(14a) 주위를 둘러싸도록 형성되므로, 상기 전극분리영역(S)은 폐곡선을 이루어질 수 있다.
도2에 도시된 바와 같이, 상기 제1 및 제2 도전성 비아(18a,18b)는 필요한 위치에 복수개로 제공될 수 있다. 본 실시형태에서, 도1에 도시된 바와 같이, 상기 제1 및 제2 외부 단자(15a,15b)는 제1 및 제2 전극패턴(29a,29b)의 형상 및 배열과 달리, 상기 패키지 기판(11)의 제2 면(11b)에서 마주보는 양단에 위치할 수 있다.
본 실시형태에서, 상기 제1 및 제2 전극(29a,29b)은 상기 제1 전극패턴(14a)과 상기 제2 전극패턴(14b)과 대응되는 위치에 제공되며, 실장과 함께 상기 제1 및 제2 전극(29a,29b)은 대응되는 위치에 마련된 상기 제1 및 제2 전극패턴(14a,14b)에 본딩될 수 있다. 이러한 본딩은 도시되지 않았으나, Au, Sn 또는 Au/Sn과 같은 본딩메탈을 이용하거나 전도성 고분자를 이용하여 구현될 수 있다. 예를 들어, 칩스케일 패키지 제조 공정에서는 다이렉트 본딩(direct-bonding) 공정을 이용할 수도 있다.
특히, 도2에 도시된 바와 같이, 상기 전자 소자(21)에 채용된 제1 전극(29a)과 제2 전극(29b)은 상기 제1 및 제2 전극패턴(14a,14b)과 유사한 형태로 제공될 수 있다. 즉, 상기 제1 전극(29a)은 상기 제1 전극패턴(14a)이 형성된 영역에 대응되도록 실장면의 거의 중앙영역에 제공되며, 상기 제2 전극(29b)은 상기 제1 전극(29a)을 둘러싸면서, 상기 제1 전극패턴(14a)이 형성된 영역에 위치하도록 형성될 수 있다.
따라서, 상기 전자 소자(21)가 상기 패키지 기판(11)의 제1 면(11a)에 실장되어 상기 제1 전극(29a)과 상기 제2 전극(29b)이 각각 상기 제1 전극패턴(14a)과 상기 제2 전극패턴(14b)에 본딩될 경우에, 상기 제1 및 제2 전극패턴(14a,14b) 사이에 위치한 전극분리영역(S)은 외부로 노출되지 않으며, 특히, 도2에 도시된 바와 같이, 상기 전자 소자(21)의 제2 전극(29b)이 상기 패키지 기판(11)의 제2 전극패턴(14a)의 일부 영역을 따라 연속적으로 본딩됨으로써 전극분리영역(S)을 포함하는 공간이 밀봉될 수 있다.
상술된 실시형태에서, 상기 제1 및 제2 전극패턴(14a,14b)과 상기 제1 및 제2 외부 단자(15a,15b)은 각각 상기 패키지 기판(11)을 관통하여 형성된 제1 및 제2 도전성 비아(18a,18b)에 의해 연결되는 것으로 예시되어 있으나, 상기 패키지 기판(11)의 제1 면(11a)에서 상기 제1 전극패턴(14a)만 상기 제2 전극패턴(14b)에 의해 갇힌 형태이므로, 단지 상기 제1 전극패턴(14a)만을 제1 도전성 비아(18a)를 이용하여 제1 외부단자(15a)와 연결구조를 형성하고, 상기 제2 전극패턴(14b)은 비아구조에 의하지 않고, 상기 패키지 기판(11)의 측면을 따라 연장되어 제2 외부단자(15b)와 연결될 수 있다.
한편, 제1 및 제2 도전성 비아(18a,18b) 중 적어도 하나는 상기 패키지 기판(11)을 완전히 관통하는 구조가 아닐 수 있다. 예를 들어, 패키지 기판의 다층구조(예, 다층 세라믹 기판)일 경우에, 완전히 관통하지 않고 중간층에 위치한 회로 패턴까지 연장되어 외부 단자와의 연결을 구현할 수도 있다.
또한, 상술된 실시형태와 달리, 패키지 기판에 채용되는 전극패턴과 전자 소자에 채용되는 전극은 다양하게 변경되어 구현될 수 있다.
도3a 및 도3b는 본 발명에 따른 패키지 기판에 채용가능한 전극 패턴의 다양한 예를 나타내는 평면도이다.
도3a에 도시된 패키지 기판(31)은 타원형인 제1 전극패턴(34a)과 상기 제1 전극패턴(34a)을 둘러싼 제2 전극패턴(34b)이 형성된 상면을 갖는다. 본 예에 따른 패키지 기판(31)의 하면에는 도1에 도시된 패키지 기판의 외부 단자와 유사한 형태의 제1 및 제2 외부단자(35a,35b)가 서로 분리되어 양단에 배치된다. 상기 제1 전극패턴(34a)은 상기 제1 외부단자(35a)와 1개의 제1 도전성 비아(35a)로 연결되며, 상기 제2 전극패턴(34b)은 상기 제2 외부단자(35b)와 3개의 제2 도전성 비아(35b)로 연결될 수 있다.
이와 같이, 상기 제2 전극패턴(34b)이 상기 제1 전극패턴(34a)을 둘러싸는 형상을 가지므로, 전극분리영역도 역시 폐곡선 형태를 취할 수 있으며, 이러한 요건을 만족하는 범위에서, 제1 및 제2 전극패턴은 다양한 형상으로 변경될 수 있다.
예를 들어, 제1 전극패턴은 직사각형 또는 타원형 외에도, 정사각형, 원형과 같이 다른 형상을 가질 수 있으며, 단일한 패턴이 아니라 복수의 패턴으로 제공될 수 있다. 도3b는 이러한 예로서 제1 전극패턴이 복수개로 제공되는 형태를 예시한다.
도3b에 도시된 바와 같이, 상기 패키지 기판(31')은 2개의 직사각형인 제1 전극패턴(34a')과 상기 제1 전극패턴(34a')을 둘러싼 하나의 제2 전극패턴(34b')이 형성된 상면을 갖는다. 본 예에서, 상기 패키지 기판(31')의 하면에 형성되는 제1 외부단자(35a')는 상기 제1 전극패턴(34a')에 대응되는 영역을 포함하도록 돌출된 형상으로 형성되고, 상기 제2 외부단자(35b')는 상기 제1 외부단자(35b')와 일정한 간격이 이격되도록 ㄷ자 형상으로 형성될 수 있다. 상기 2개의 제1 전극패턴(34a')은 각각 1개의 제1 도전성 비아(35a')를 통해 상기 제1 외부단자(35a')에 연결되며, 상기 제2 전극패턴(34b')은 5개의 제2 도전성 비아(35b')를 통해 상기 제2 외부단자(35b')에 연결될 수 있다.
본 예에서도, 상기 제1 전극패턴(34a')이 복수개로 제공되지만, 상기 제2 전극패턴(34b')이 상기 제1 전극패턴(34a')을 둘러싸는 형상을 가지며, 전극분리영역은 외부로 노출되지 않도록 제공될 수 있다.
본 발명에 채용되는 전자 소자도 다양한 패턴의 전극을 가질 수 있다. 특히, 전자 소자에 적용되는 전극의 두께(예, 1∼3㎛)는 패키지 기판에 적용되는 전극패턴의 두께(예, 10∼100㎛ )보다 훨씬 얇으므로, 패키지 기판에 적용되는 전극패턴의 전극분리영역만을 단부를 통해 외부로 노출되지 않는 것만으로 외부 이물질 침입 등을 효과적으로 방지할 수 있다. 따라서, 특정 실시형태에서는, 상기 전자 소자에 적용된 전극은 그 전극분리영역가 단부를 통해 개방되는 형태를 취할 수 있다.
도4a 및 도4b에는 본 발명에 채용될 수 있는 전자 소자의 전극 패턴의 다양한 예의 평면도가 도시되어 있다. 도4a 및 도4b에 제시된 예에 따른 전자 소자의 제1 및 제2 전극은 도1에 도시된 실시형태에 채용된 패키지 기판의 전극패턴과 유사한 패키지 기판에 적용되는 것으로 이해할 수 있다.
도4a에 도시된 전자 소자(41)는, 실장면에 형성된 제1 및 제2 전극(49a,49b)을 포함한다. 상기 제1 및 제2 전극(49a,49b)은 패키지 기판(도1의 11)의 제1 및 제2 전극패턴에 대응되는 위치에 제공될 수 있다. 다만, 도1에 도시된 전자소자(11)와 달리, 본 예에 채용된 제2 전극(49b)은 제1 전극(49a)을 완전히 둘러싸이지 않고 일부 개방된 부분(O)을 갖도록 제공될 수 있다. 이와 같이, 상기 제2 전극(49b)이 일부가 개방되더라도, 상기 전자소자(41)의 제1 및 제2 전극(49a,49b)의 두께는 패키지 기판의 전극패턴 두께보다 상대적으로 얇으므로, 그 개방된 부분에 의한 외부의 이물질 또는 수분의 침투로 인한 영향이 크지 못할 것이다.
도4b에 도시된 전자 소자(41')는, 각각 2개의 제1 및 제2 전극(49a',49b')을 포함한다. 상기 제1 및 제2 전극(49a',49b')은 모두 패키지 기판의 전극패턴에 대응되는 위치에 제공될 수 있다. 본 예에 채용된 제1 전극(49a')은 도4a에 도시된 제1 전극과 달리, 2개로 분리된 패턴을 가지며, 제2 전극(49b')은 제1 전극을 기준으로 하여 좌우 대칭으로 배열된 2개의 장방형 패턴으로 제공될 수 있다. 본 예에 도시된 2개의 제1 전극(49a')은 도3b에 도시된 2개의 제1 전극패턴(39a')에 대응되는 위치에 배열되어 독립적인 접속을 보장할 수도 있다.
이와 같이, 본 발명에 채용되는 전자 소자는 다양한 형태의 제1 및 제2 전극 형상을 취할 수 있다. 다만, 상기 제2 전극은 상기 제1 전극의 주위에 배치되며 서로 분리된 복수의 전극을 포함할 수 있다. 이러한 경우에, 상기 제2 전극은 상기 제1 전극을 중심으로 하여 대칭으로 배열되어 전자 소자의 안정적인 실장을 도모할 수 있다.
본 발명에 채용가능한 전자소자로는 반도체 발광소자가 있을 수 있다. 앞서 설명된 바와 같이, 패키지 기판에 제공되는 제2 전극패턴은 폐곡선 구조를 가지므로, 그 전극패턴의 일부 영역을 탑재되는 전자소자의 주위를 따라 연속적으로 노출되도록 제공될 수 있다. 이와 같이, 단절 없이 연속적으로 노출되는 제2 전극패턴의 영역은 전체 지향각에 걸쳐 반도체 발광소자의 배광 특성을 향상시키는 유용한 반사부재로서 역할을 할 수 있다.
이러한 추가적인 장점을 제공할 수 있는 전자소자 패키지의 예로서, 반도체 발광소자 패키지에 채용되는 LED 칩도 다양한 구조를 가질 수 있다. 이하, 본 발명에 유익하게 채용될 수 있는 다양한 LED 칩을 상세히 설명하기로 한다.
도5는 본 발명에 채용될 수 있는 반도체 발광 소자의 일 예를 나타내는 단면도이다.
도5에 도시된 바와 같이, 반도체 발광소자(50)은 기판(51) 상에 형성된 발광 적층체(L)를 포함한다. 상기 발광 적층체(L)는 제1 도전형 반도체층(54), 활성층(55) 및 제2 도전형 반도체층(56)을 포함한다.
본 명세서에서, '상부', '상면', '하부', '하면', '측면' 등의 용어는 도면을 기준으로 한 것이며, 실제로는 소자가 배치되는 방향에 따라 달라질 수 있을 것이다.
상기 반도체 발광소자(50)는 제2 도전형 반도체층(56) 상에 형성된 오믹전극층(58)과, 상기 제1 도전형 반도체층(54)의 노출된 영역과 오믹 콘택층(58)의 상면에 각각 형성된 제1 및 제2 전극(59a,59b)을 포함한다.
상기 제1 및 제2 전극(59a,59b)이 형성된 면은 상기 반도체 발광소자(56)의 실장면으로서 제공된다. 즉, 상기 제1 및 제2 전극(59a,59b)은 패키지 기판의 제1 및 제2 전극패턴(도1, 도3a 및 도3b 참고)에 대응되는 위치에 제공될 수 있다.
본 예에 따른 반도체 발광소자(50)는 상기 기판측이 광방출면으로 제공되므로, 상기 기판(51)은 투광성 기판일 수 있다. 또한, 상기 오믹 콘택층(58)은 고반사성 오믹 콘택일 수 있다.
도5에 도시된 바와 같이, 상기 반도체 발광소자(50)는 상기 발광 적층체(L)의 둘레를 따라 메사 에칭되어 상기 제1 도전형 반도체층(54)의 일부 영역이 노출된 형태를 갖는다. 상기 제1 도전형 반도체층(54)의 노출영역에 형성되는 상기 제2 전극(59b)은 상기 제1 전극(59a)을 둘러싸는 구조를 가질 수 있다. 물론, 도4a 및 도4b에 도시된 바와 같이, 상기 제2 전극(59b)은 상기 제1 전극(59a)을 완전히 둘러싸지 않은 형태이거나, 상기 제1 전극(59b)의 주위에 적절히 배치된 복수개의 패턴으로 사용될 수 있다.
이하, 반도체 발광소자(51)의 주요 구성 요소별로 구분하여 보다 상세하게 설명하기로 한다.
(기판(51))
본 명세서에서, 상기 기판(51)은 반도체 발광소자에 채용된 기판으로서 패키지에서의 패키지 기판과는 구별되는 용어로 사용된다. 상기 기판(51)은 필요에 따라 절연성, 도전성 또는 반도체 기판이 사용될 수 있다. 예를 들어, 상기 기판(51)은 사파이어, SiC, Si, MgAl2O4, MgO, LiAlO2, LiGaO2, GaN일 수 있다. GaN 물질의 에피성장을 위해서는 동종 기판인 GaN 기판이 좋으나, GaN 기판은 그 제조상의 어려움으로 생산단가가 높은 문제가 있다.
이종 기판으로는 사파이어, 실리콘 카바이드(SiC) 기판 등이 주로 사용되고 있으며. 가격이 비싼 실리콘 카바이드 기판에 비해 사파이어 기판이 더 많이 활용되고 있다. 이종 기판을 사용할 때는 기판 물질과 박막 물질 사이의 격자상수의 차이로 인해 전위(dislocation) 등 결함이 증가한다. 또한, 기판 물질과 박막 물질 사이의 열팽창계수의 차이로 인해 온도 변화시 휨이 발생하고, 휨은 박막의 균열(crack)의 원인이 된다. 상기 기판(51)과 반도체 단결정인 발광 적층체(L) 사이의 버퍼층(52)을 이용해 이러한 문제를 감소시킬 수도 있다.
상기 기판(51)은 LED 구조 성장 전 또는 후에 LED 칩의 광 또는 전기적 특성을 향상시키기 위해 칩 제조 과정에서 완전히 또는 부분적으로 제거되거나 패터닝하는 경우도 있다.
예를 들어, 사파이어 기판인 경우는 레이저를 기판을 통해 질화물 반도체층과의 계면에 조사하여 기판을 분리할 수 있으며, 실리콘이나 실리콘 카바이드 기판은 연마/에칭 등의 방법에 의해 제거할 수 있다.
기판 패터닝은 기판의 주면(표면 또는 양쪽면) 또는 측면에 LED 구조 성장 전 또는 후에 요철 또는 경사면을 형성하여 광 추출 효율을 향상시킨다. 패턴의 크기는 5nm ~ 500㎛ 범위에서 선택될 수 있으며 규칙 또는 불규칙한 패턴으로 광 추출 효율을 좋게 하기 위한 구조면 가능하다. 모양도 기둥, 산, 반구형 등의 다양한 형태를 채용할 수 있다.
질화물 단결정을 성장하기 위해서 사용되는 사파이어 기판의 경우, 육각-롬보형(Hexa-Rhombo R3c) 대칭성을 갖는 결정체로서 c축 및 a측 방향의 격자상수가 각각 13.001Å과 4.758Å이며, C(0001)면, A(1120)면, R(1102)면 등을 갖는다. 이 경우, 상기 C면은 비교적 질화물 박막의 성장이 용이하며, 고온에서 안정하기 때문에 질화물 성장용 기판으로 주로 사용된다.
상기 기판의 다른 물질로는 Si 기판을 들 수 있으며, 대구경화에 보다 적합하고 상대적으로 가격이 낮아 양산성이 향상될 수 있다. (111)면을 기판면으로 갖는 Si 기판이 GaN와의 격자상수의 차이가 17% 정도로 격자 정수의 차이로 인한 결정 결함의 발생을 억제하는 기술이 필요하다. 또한, 실리콘과 GaN 간의 열팽창률의 차이는 약 56% 정도로, 이 열팽창률 차이로 인해서 발생한 웨이퍼 휨을 억제하는 기술이 필요하다. 웨이퍼 휨으로 인해, GaN 박막의 균열을 가져올 수 있고, 공정 제어가 어려워 동일 웨이퍼 내에서 발광 파장의 산포가 커지는 등의 문제를 발생시킬 수 있다.
(
버퍼층
(52))
상기 Si 기판과 같이 이종 기판상에 GaN 박막을 성장시킬 때, 기판 물질과 박막 물질 사이의 격자 상수의 불일치로 인해 전위(dislocation) 밀도가 증가하고, 열팽창 계수 차이로 인해 균열(crack) 및 휨이 발생할 수 있다. 발광 적층체(L)의 전위 및 균열을 방지하기 위한 목적으로 기판(51)과 발광 적층체(L) 사이에 버퍼층(52)을 배치시킨다. 상기 버퍼층(52)은 활성층 성장시 기판의 휘는 정도를 조절해 웨이퍼의 파장 산포를 줄이는 기능도 한다.
상기 버퍼층(52)은 AlxInyGa1 -x- yN (0≤x≤1, 0≤y≤1), 특히 GaN, AlN, AlGaN, InGaN, 또는 InGaNAlN를 사용할 수 있으며, 필요에 따라 ZrB2, HfB2, ZrN, HfN, TiN 등의 물질도 사용할 수 있다. 또한, 복수의 층을 조합하거나, 조성을 점진적으로 변화시켜 사용할 수도 있다.
Si 기판은 GaN와 열팽창 계수 차이가 크기 때문에, 실리콘 기판에 GaN계 박막 성장시, 고온에서 GaN 박막을 성장시킨 후, 상온으로 냉각시 기판과 박막 간의 열팽창 계수의 차이에 의해 GaN 박막에 인장응력이 가해져 균열이 발생하기 쉽다. 균열을 막기 위한 방법으로 성장 중에 박막에 압축 응력이 걸리도록 성장하는 방법을 이용해 인장응력을 보상한다.
실리콘(Si)은 GaN과의 격자 상수 차이로 인해 결함 발생 가능성도 크다. Si 기판을 사용하는 경우는 결함 제어 뿐만 아니라 휨을 억제하기 위한 응력 제어를 동시에 해줘야 하기 때문에 복합 구조의 버퍼층을 사용한다.
예를 들어, 먼저 기판(51) 상에 AlN를 형성한다. Si와 Ga 반응을 막기 위해 Ga을 포함하지 않은 물질을 사용하는 것이 좋다. AlN 뿐만 아니라 SiC 등의 물질도 사용할 수 있다. Al 소스와 N 소스를 이용하여 400 ~ 1300 ℃ 사이의 온도에서 성장시킨다. 필요에 따라, 복수의 AlN 층 사이에 GaN 중간에 응력을 제어하기 위한 AlGaN 중간층을 삽입할 수 있다.
(발광
적층체
(54))
상기 발광적층체(L)는 3족 질화물 반도체로서, 상기 제1 및 제2 도전형 반도체층(54,56)은 예컨대, AlxInyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성을 갖는 질화물 단결정일 수 있다. 물론, 이에 한정되지 않으며, AlGaInP계열 반도체나 AlGaAs계열 반도체와 같은 물질도 사용될 수 있다.
상기 제1 및 제2 도전형 반도체층(54,56)은 각각 n형 및 p형 불순물이 도핑된 반도체로 이루어질 수 있다. 이에 한정되는 것은 아니고 반대로 각각 p형 및 n형 반도체층이 될 수도 있을 것이다.
한편, 제1 및 제2 도전형 반도체층(54,56)은 각각 단층 구조로 구현될 수도 있으나, 필요에 따라 서로 다른 조성이나 두께 등을 갖는 다층 구조를 가질 수 있다. 예를 들어, 제1 및 제2 도전형 반도체층(54,56)은 각각 전자 및 정공의 주입 효율을 개선할 수 있는 캐리어 주입층을 구비할 수 있으며, 또한, 다양한 형태의 초격자 구조를 구비할 수도 있다.
상기 제1 도전형 반도체층(54)은 활성층(55)과 인접한 부분에 전류 확산층(미도시)을 더 포함할 수 있다. 상기 전류확산층은 서로 다른 조성을 갖거나, 서로 다른 불순물 함량을 갖는 복수의 InxAlyGa(1-x-y)N층이 반복해서 적층되는 구조 또는 절연층이 부분적으로 형성될 수 있다.
상기 제2 도전형 반도체층(56)은 활성층(55)과 인접한 부분에 전자 차단층(미도시)을 더 포함할 수 있다. 상기 전자차단층은 복수의 서로 다른 조성의 InxAlyGa(1-x-y)N를 적층한 구조 또는 AlyGa(1-y)N로 구성된 1층 이상의 층을 가질 수 있으며, 활성층(55)보다 밴드갭이 커서 제2 도전형(p형) 반도체층(56)으로 전자가 넘어가는 것을 방지한다.
상기 발광 적층체(L)는 MOCVD 장치를 사용하며, 제조방법으로는 기판(51)을 설치한 반응 용기내에 반응 가스로 유기 금속 화합물 가스(예, 트리메틸 갈륨 (TMG), 트리메틸 알루미늄(TMA) 등)와 질소 함유 가스(암모니아(NH3) 등)을 공급하고, 기판의 온도를 900℃∼1100℃의 고온으로 유지하고, 기판상에 질화 갈륨계 화합물 반도체를 성장하면서, 필요에 따라 불순물 가스를 공급해, 질화 갈륨계 화합물 반도체를 언도프, n형, 또는 p형으로 적층한다. n형 불순물로는 Si이 잘 알려져 있고, p 형 불순물으로서는 Zn, Cd, Be, Mg, Ca, Ba 등이 있으며, 주로 Mg, Zn가 사용된다.
또한, 제1 및 제2 도전형 반도체층(54,56) 사이에 배치된 활성층(55)은 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(MQW) 구조, 예컨대, 질화물 반도체일 경우, GaN/InGaN 구조가 사용될 수 있으며, 다만, 단일 양자우물(SQW) 구조를 사용할 수도 있을 것이다.
(
오믹콘택층
(58) 및 제1 및 제2 전극(59a,59b))
상기 오믹 콘택층(58)은 불순물 농도를 상대적으로 높게 해서 오믹 콘택 저항을 낮추어 소자의 동작 전압을 낮추고 소자 특성을 향상시킬 수 있으며, 앞서 설명한 바와 같이, 도5에 도시된 반도체 발광소자(50)는, 상기 제1 및 제2 전극(1509a,1509b)이 광추출면과 반대 방향으로되는 플립칩 구조일 수 이므로, 상기 오믹 콘택층(58)은 고반사성 오믹 콘택층으로, 고반사성 물질을 포함할 수 있다. 예를 들어, 상기 오믹 콘택층(58)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au로 구성된 그룹으로부터 선택된 단층 또는 복수의 층으로 구성될 수 있다. 또한, 상기 오믹 컨택층(58)은 GaN, InGaN, ZnO 또는 그래핀층을 추가적으로 포함할 수 있다.
상기 제1 및 제2 전극(59a,59b)으로는 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 등의 물질을 포함할 수 있으며, Ni/Ag, Zn/Ag, Ni/Al, Zn/Al, Pd/Ag, Pd/Al, Ir/Ag. Ir/Au, Pt/Ag, Pt/Al, Ni/Ag/Pt 등과 같이 2층 이상의 구조로 채용될 수 있다.
도6a 및 도6b에는 본 발명에 채용될 수 있는 반도체 발광소자의 다른 예가 도시되어 있다.
도6a에 도시된 반도체 발광소자(60)는 기판(61)의 일면 상에 배치된 발광 적층체(L)를 포함하며, 상기 발광 적층체(L)는 제1 및 제2 도전형 반도체층(64,66)과 그사이에 형성된 활성층(65)을 포함한다.
상기 반도체 발광소자(60)는 상기 제1 및 제2 도전형 반도체층(64,66) 상에 형성된 제1 및 제2 콘택층(67a,67b)을 포함한다. 상기 제1 및 제2 콘택층(67a,67b)은 제1 및 제2 전기연결부(68a,68b)에 의해 제1 및 제2 전극(69a,69b)을 연결될 수 있다.
상기 발광 적층체(L)는 기판(61) 상에 순차적으로 배치되는 제1 도전형 반도체층(64), 활성층(65) 및 제2 도전형 반도체층(66)을 포함할 수 있다. 상기 제1 콘택(67a)은 상기 제2 도전형 반도체층(66) 및 활성층(65)을 관통하여 상기 제1 도전형 반도체층(64)과 접속된 비아 형태로 제공될 수 있다. 상기 제2 콘택(67b)는 제2 도전형 반도체층(66) 상에 형성될 수 있다.
상기 제1 절연층(63a)은 상기 제1 및 제2 콘택(67a,67b)의 적어도 일부를 노출시키도록 오픈 영역을 구비하며, 상기 제1 및 제2 전기연결부(68a,68b)은 상기 제1 및 제2 콘택(67a,67b)과 접속될 수 있다.
상기 제1 및 제2 콘택(67a,67b)는 각각 제1 및 제2 도전형 반도체층(64,66)과 오믹 특성을 갖는 도전성 물질이 1층 또는 다층 구조로 이루어질 수 있으며, 예를 들어, Ag, Al, Ni, Cr, 투명 도전성 산화물(TCO) 등의 물질 중 하나 이상을 증착하거나 스퍼터링하는 등의 공정으로 형성될 수 있다. 제1 및 제2 콘택(67a,67b)은 서로 동일한 방향으로 배치될 수 있다.
도전성 비아 구조를 갖는 제1 콘택(67a)는 접촉 저항이 낮아지도록 개수, 형상, 피치, 제1 도전형 반도체층(64)과의 접촉 면적 등이 적절히 조절될 수 있다. 예를 들어, 도6b에 도시된 바와 같이, 상기 제1 콘택(67a)는 행과 열을 이루는 메트릭스 형태로 배열됨으로써 전류 흐름이 개선될 수 있다. 상기 제1 전기연결부(68a)는 상기 제1 콘택(67a)을 상호 연결될 뿐만 아니라, 상기 제1 콘택(67a)과 상기 제1 전극(69a)에 연결될 수 있다.
다른 한편의 전극구조는, 상기 제2 도전형 반도체층(66) 상에 직접 형성되는 제2 콘택(67b)과 그 상부에 형성되는 제2 전기연결부(68b)를 포함할 수 있다. 상기 제2 콘택(67b)은 상기 제2 도전형 반도체층(63)과의 전기적 오믹을 형성하는 기능 외에 광 반사 물질로 이루어짐으로써 플립칩 구조로 실장된 상태에서 활성층(65)에서 방출된 빛을 기판(61) 방향으로 효과적으로 방출시킬 수 있다.
상기 설명된 2개의 전극구조는 제1 및 제2 절연층(63a,63b)에 의하여 서로 전기적으로 분리될 수 있다. 상기 제1 절연층(63a)은 비아 구조인 제1 콘택의 형성 영역을 정의하는 역할을 하며, 상기 제2 절연층(63b)은 제1 콘택의 형성 후에 제1 및 제2 전극구조를 분리하는 역할을 한다.
상기 제1 및 제2 절연층(63a,63b)는 전기적으로 절연 특성을 갖는 물질이면 어느 것이나 사용할 수 있으며, 전기 절연성을 갖는 물체라면 어느 것이나 채용 가능하지만, 광흡수율이 낮은 물질을 사용하는 것이 바람직하다. 예를 들어, 상기 제1 및 제2 절연층(63a,63b)은 SiO2, SiOxNy, SixNy 등의 실리콘 산화물, 실리콘 질화물을 이용할 수 있을 것이다. 필요에 따라, 광투과성 물질 내에 광 반사성 필러를 분산시켜 광반사 구조를 형성할 수 있다.
상기 제1 및 제2 전극(69a,69b)은 앞서 설명한 바와 같이, 각각 제1 및 제2 전기연결부(68a,68b)와 접속되어 반도체 발광소자(60)의 외부 단자로 기능할 수 있다. 예를 들어, 상기 제1 및 제2 전극(69a,69b)은 Au, Ag, Al, Ti, W, Cu, Sn, Ni, Pt, Cr, NiSn, TiW, AuSn 또는 이들의 공융 금속일 수 있다.
본 예에 따른 반도체 발광소자(60)는 한 면에 형성된 제1 및 제2 전극(69a,69b)을 갖는다. 상기 제1 및 제2 전극(69a,69b)은 패키지 기판의 제1 및 제2 전극패턴(도1, 도3a 및 도3b 참고)에 대응되는 위치에 형성된다.
또한, 도6b에 도시된 바와 같이, 상기 제1 전극(69a)은 거의 중앙영역에 형성되며, 상기 제2 전극(69b)은 상기 제1 전극(69a)을 둘러싸는 구조로 형성된다. 이러한 형태는 패키지 기판(도7의 71)에 제공되는 전극패턴과 대응되도록 제공되어 전극분리영역이 외부로 노출되지 않도록 도6a에 도시된 반도체 발광소자(60)는 패키지 기판(71)에 탑재될 수 있다. 이러한 패키지 구조는 도7을 참조하여 설명하기로 한다.
상기 기판(61) 및 상기 발광 적층체(L)는 반대되는 설명이 없는 한, 도 5를 참조하여 설명된 내용을 참조하여 이해될 수 있다. 또한, 구체적으로 도시하지는 않았으나, 상기 발광 적층체(L)와 기판(61) 사이에는 버퍼층(미도시)이 형성될 수 있으며, 버퍼층은 질화물 등으로 이루어진 언도프 반도체층으로 채용되어, 그 위에 성장되는 발광 적층체의 격자 결함을 완화시킬 수 있다.
상기 기판(61)은 서로 대향하는 제1 및 제2 주면을 가질 수 있으며, 도6a에 도시된 바와 같이, 상기 제1 및 제2 주면 중 적어도 하나에는 요철 구조가 형성될 수 있다. 상기 기판(61)의 일면에 형성된 요철 구조는 상기 기판(61)의 일부가 식각되어 상기 기판과 동일한 물질로 이루어질 수 있으며, 상기 기판(61)과 다른 이종 물질로 구성될 수도 있다.
본 예와 같이, 상기 기판(61)과 상기 제1 도전형 반도체층(64)의 계면에 요철 구조를 형성함으로써, 상기 활성층(65)으로부터 방출된 광이 산란되어 광 추출 효율이 증대될 수 있다. 구체적으로, 상기 요철 구조는 규칙 또는 불규칙적인 형상을 갖도록 형성될 수 있다. 상기 요철을 이루는 이종 물질은 투명 전도체나 투명 절연체 또는 반사성이 우수한 물질을 사용할 수 있다. 투명 절연체로는 SiO2, SiNx, Al2O3, HfO, TiO2 또는 ZrO와 같은 물질을, 투명 전도체는 ZnO나 첨가물(Mg, Ag, Zn, Sc, Hf, Zr, Te, Se, Ta, W, Nb, Cu, Si, Ni, Co, Mo, Cr, Sn)이 함유된 인듐 산화물(Indum Oxide) 등과 같은 투명 전도성 산화물(TCO)이 사용될 수 있으나, 이에 제한되는 것은 아니다.
상기 기판(61)은 상기 제1 도전형 반도체층(64)으로부터 제거될 수 있다. 기판 제거에는 레이저를 이용한 LLO(Laser Lift Off) 공정 또는 식각, 연마 공정을 사용할 수 있다. 또한, 기판이 제거된 제1 도전형 반도체층의 표면에 요철을 형성할 수 있다.
도7에는 도6a에 도시된 반도체 발광소자(60)가 패키지 기판(71) 상에 실장된 반도체 발광소자 패키지(70)가 도시되어 있다.
도7에 도시된 반도체 발광소자 패키지(70)는 패키지 기판(71)과 상기 패키지기판(71)에 탑재된 반도체 발광소자(60)를 포함한다.
도7에 도시된 바와 같이, 상기 패키지 기판(71)은, 상면 상에 형성된 제1 및 제2 전극패턴(74a,74b)과 상기 제1 및 제2 전극패턴(74a,74b)에 각각 연결된 제1 및 제2 외부 단자(75a,75b)를 구비한다. 상기 패키지 기판(71)은 폴리머 또는 세라믹과 같은 절연기판일 수 있다. 상기 제1 및 제2 전극패턴(74a,74b)은 상기 패키지 기판(71)을 관통하여 형성된 제1 및 제2 도전성 비아(78a,78b)에 의해 상기 제1 및 제2 외부 단자(75a,75b)에 연결될 수 있다. 상기 전극패턴 또는 외부단자는 Au, Cu, Ag, Al과 같은 금속층일 수 있다.
상기 반도체 발광소자(60)는 상기 패키지 기판(71)의 상면 상에 탑재되며, 상기 상면과 마주하는 실장면에 형성된 제1 및 제2 전극(69a,69b)을 포함한다. 앞서 설명한 바와 같이, 본 실시형태에 채용된 패키지 기판(71)에서, 상기 제2 전극패턴(74b)은 상기 제1 전극패턴(74a)과는 전기적으로 절연되며, 도2에 도시된 형태와 유사하게 상기 제1 전극패턴(74a) 주위를 둘러싸도록 형성될 수 있다.
본 실시형태에서, 상기 제1 및 제2 전극(69a,69b)은 도6b에 도시된 바와 같이, 상기 제1 전극패턴(74a)과 상기 제2 전극패턴(74b)과 대응되는 위치에 제공되며, 실장과 함께 상기 제1 및 제2 전극(69a,69b)은 대응되는 위치에 마련된 상기 제1 및 제2 전극패턴(74a,74b)에 본딩될 수 있다. 이러한 본딩은 도시되지 않았으나, Au, Sn 또는 Au/Sn과 같은 본딩메탈을 이용하거나 전도성 고분자를 이용하여 구현될 수 있다.
상기 패키지 기판(71)에 실장시 공융 금속을 이용하여 접합될 수 있으므로, 플립 칩 본딩 시 일반적으로 요구되는 별도의 솔더 범프를 사용하지 않을 수 있다. 솔더 범프를 이용하는 경우에 비하여 공융 금속을 이용한 실장 방식에서 방열 효과가 더욱 우수한 장점이 있다. 이 경우, 우수한 방열 효과를 얻기 위하여 제1 및 제2 전극(69a,69b)은 넓은 면적을 차지하도록 형성될 수 있다.
도6b에서 설명한 바와 같이, 본 실시형태에 채용된 반도체 발광소자(60)의 제1 전극(69a)은 상기 제1 전극패턴(64a)이 형성된 영역에 대응되도록 실장면의 거의 중앙영역에 제공되며, 상기 제2 전극(69b)은 상기 제1 전극(69a)을 둘러싸면서, 상기 제1 전극패턴(74a)이 형성된 영역에 위치하도록 형성될 수 있다.
따라서, 상기 반도체 발광소자(60)가 상기 패키지 기판(71)의 상면에 실장된 상태에서는, 상기 제1 및 제2 전극패턴(74a,74b) 사이에 위치한 전극분리영역이 외부로 노출되지 않을 수 있다.
또한, 도7에 도시된 바와 같이, 실장된 반도체 발광소자(60)의 주위를 따라 제2 전극패턴(74b)이 노출된 영역을 가지며, 본 실시형태와 같이, 상기 제2 전극패턴(74b)이 상기 제1 전극패턴(74a)을 완전히 둘러싸는 구조를 가질 경우에, 연속적인 반사면을 제공하므로, 우수한 반사효과 뿐만 아니라. 지향각에 따라 편차가 적은 방사패턴을 기대할 수 있다.
본 발명은 한 쌍의 전극구조를 갖는 다양한 패키지에도 유사하게 구현될 수 있다. 이러한 반도체 발광소자 패키지의 일 예로서, 칩 스케일 패키지(chip scale package: CSP) 구조가 있으며, 이러한 패키지 구조에도 본 발명은 유익하게 적용될 수 있다.
상기 칩 스케일 패키지는 상기 LED 칩 패키지의 사이즈를 줄이고 제조 공정을 단순화하여 대량 생산에 적합하며, LED 칩과 함께, 형광체와 같은 파장변환물질과 렌즈와 같은 광학 구조를 일체형으로 제조할 수 있으므로, 특히 조명 장치에 적합하게 사용될 수 있다.
도8에는 반도체 발광소자 패키지의 특정예로서 칩 스케일 패키지 구조를 나타낸다.
도8에 도시된 칩 스케일 패키지(100)는 패키지 기판(91)과 상기 패키지 기판(91) 상에 배치된 반도체 발광소자(80)를 포함한다.
상기 반도체 발광소자(80)를 구성하는 발광 적층체(L)은 제1 및 제2 도전형 반도체층(84,86)과 그 사이에 배치된 활성층(85)을 구비하는 적층 구조이다. 본 실시형태의 경우, 제1 및 제2 도전형 반도체층(84,86)은 각각 p형 및 n형 반도체층이 될 수 있으며, 또한, 질화물 반도체, 예컨대, AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)로 이루어질 수 있다. 다만, 질화물 반도체 외에도 GaAs계 반도체나 GaP계 반도체도 사용될 수 있다.
상기 제1 및 제2 도전형 반도체층(84,86) 사이에 형성되는 활성층(85)은 전자와 정공의 재결합에 의해 소정의 에너지를 갖는 광을 방출하며, 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(MQW) 구조로 이루어질 수 있다. 다중 양자우물 구조의 경우, 예컨대, InGaN/GaN, AlGaN/GaN 구조가 사용될 수 있다.
한편, 제1 및 제2 도전형 반도체층(84,86)과 활성층(85)은 당 기술 분야에서 공지된 MOCVD, MBE, HVPE 등과 같은 반도체층 성장 공정을 이용하여 형성될 수 있을 것이다.
도8에 도시된 반도체 발광소자(80)는 성장 기판이 제거된 상태로 예시되어 있으며, 성장 기판이 제거된 면에는 요철(P)이 형성될 수 있다. 또한, 요철이 형성된 면에 광변환층으로서 형광체층(87)이 적용된다.
상기 반도체 발광소자(80)는 상기 제1 및 제2 도전형 반도체층(84,86)에 각각 접속된 제1 및 제2 전극(89a,89b)을 갖는다. 상기 제1 전극(89a)은 상기 제2 도전형 반도체층(86) 및 활성층(85)을 관통하여 제2 도전형 반도체층(84)에 접속된 도전성 비아(88)를 구비한다. 상기 도전성 비아(88)는 활성층(85) 및 제2 도전형 반도체층(86) 사이에는 절연층(83)이 형성되어 단락을 방지할 수 있다.
상기 도전성 비아(88)는 2개로 예시되어 있으나, 전류 분산에 유리하도록 상기 도전성 비아(88)는 3개 이상 구비하고, 다양한 형태로 배열될 수 있다.
상기 패키지 기판(91)은, 상면에 형성된 제1 및 제2 전극패턴(94a,94b)과 상기 제1 및 제2 전극패턴(94a,94b)에 각각 연결되도록 하면에 형성된 제1 및 제2 외부 단자(95a,95b)를 구비한다. 상기 제1 및 제2 전극패턴(94a,94b)과 상기 제1 및 제2 외부 단자(95a,95b)은 상기 패키지 기판(91)을 관통하여 형성된 도전성 비아(98a,98b)에 의해 연결될 수 있다. 본 예에 채용된 패키지 기판(91)은 실리콘 기판과 같은 반도체 공정이 용이하게 사용될 수 있는 물질일 수 있다. 따라서, 전극구조가 전기적으로 분리될 수 있도록 상기 패키지 기판의 표면과 비아의 측벽에 절연층(92,93)이 형성된다.
상기 패키지 기판(91)의 제1 및 제2 전극패턴(94a,94b)은 상기 반도체 발광소자(80)의 제1 및 제2 전극(89a,89b)에 대응되는 위치에 형성될 수 있다.
본 실시형태에 채용된 패키지 기판(91)에서, 상기 제2 전극패턴(94b)은 상기 제1 전극패턴(94a)과는 전기적으로 절연되며, 상기 제1 전극패턴(94a) 주위를 둘러싸도록 형성될 수 있다. 이와 같이, 상기 제2 전극패턴(94b)은 상기 제1 전극패턴(94a) 주위를 둘러싸도록 형성되므로, 전극분리영역이 폐곡선을 이룰 수 있다.
본 실시형태에서, 상기 제1 및 제2 전극(89a,89b)은 상기 제1 전극패턴(94a)과 상기 제2 전극패턴(94b)과 대응되는 위치에 제공되며, 실장과 함께 상기 제1 및 제2 전극(89a,89b)은 대응되는 위치에 마련된 상기 제1 및 제2 전극패턴(94a,94b)에 본딩될 수 있다. 이러한 본딩은 도시되지 않았으나, Au, Sn 또는 Au/Sn과 같은 본딩메탈을 이용하거나 전도성 고분자를 이용하여 구현될 수 있으나, 본 실시형태와 같이, 칩 스케일 패키지 제조 공정이 적용되는 경우에 웨이퍼 투 웨이퍼로 다이렉트 본딩(direct-bonding) 공정에 의해 구현될 수 있다.
본 실시형태에서도, 앞서 설명된 도2에 도시된 실시형태와 유사하게, 상기 반도체 발광소자(80)에 채용된 제1 전극(89a)과 제2 전극(89b)이 상기 제1 및 제2 전극패턴(94a,94b)과 유사한 형태로 제공될 수 있다. 따라서, 상기 반도체 발광소자(80)가 상기 패키지 기판(91)에 탑재되어 상기 제1 전극(89a)과 상기 제2 전극(89b)이 각각 상기 제1 전극패턴(94a)과 상기 제2 전극패턴(94b)에 본딩될 경우에, 상기 제1 및 제2 전극패턴(94a,94b) 사이에 위치한 전극분리영역(S)은 외부로 노출되지 않을 수 있다. 즉, 상기 반도체 발광소자(81)의 제2 전극(89b)이 상기 패키지 기판(91)의 제2 전극패턴(84a)의 일부 영역을 따라 연속적으로 본딩됨으로써 전극분리영역을 포함하는 공간이 밀봉될 수 있다.
특히, 본 실시형태와 같이 칩 스케일 패키지 구조에서는, 웨이퍼 투 웨이퍼 본딩 공정이 주로 사용되므로, 웨이퍼(소자)와 웨이퍼(패키지 기판) 사이에 보호물질을 도포하는 것이 곤란하여, 본 발명에서 제시한 바와 같이, 전극패턴 구조로서 폐쇄적인 구조를 취하지 않는 경우에는 외부에 노출되어 소자의 신뢰성을 저하시킬 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
Claims (10)
- 서로 반대에 위치한 제1 및 제2 면을 가지며, 상기 제1 면 상에 형성된 제1 및 제2 전극패턴과 상기 제1 및 제2 전극패턴에 각각 연결된 제1 및 제2 외부 단자를 구비하며, 상기 제2 전극패턴은 상기 제1 전극패턴과는 전기적으로 절연되면서 상기 제1 전극패턴 주위를 둘러싸도록 형성된 패키지 기판; 및
상기 패키지 기판의 제1 면에 탑재되며, 상기 패키지 기판과 마주하는 면에 형성되어 상기 제1 및 제2 전극패턴 상에 각각 위치하는 제1 및 제2 전극을 갖는 전자 소자;를 포함하는 전자소자 패키지.
- 제1항에 있어서,
상기 제1 외부 단자는 상기 패키지 기판의 제2 면에 형성되며,
상기 제1 전극 패턴과 상기 제1 외부단자를 연결하도록 상기 패키지 기판을 관통하여 형성된 제1 도전성 비아를 더 포함하는 전자소자 패키지.
- 제2항에 있어서,
상기 제2 외부 단자는 상기 패키지 기판의 제2 면에 형성되며,
상기 제2 전극패턴과 상기 제2 외부단자를 연결하도록 상기 패키지 기판을 관통하여 형성된 제2 도전성 비아를 더 포함하는 전자소자 패키지.
- 제1항에 있어서,
상기 제1 전극 패턴은 서로 분리된 복수의 전극 패턴인 것을 특징으로 하는 전자소자 패키지.
- 제1항에 있어서,
상기 제2 전극은 상기 제1 전극과 분리되어 상기 제2 전극을 둘러싸도록 형성된 것을 특징으로 하는 전자소자 패키지.
- 제5항에 있어서,
상기 제2 전극 패턴과 상기 제2 전극의 접합은 그 접합 영역에 의해 정의되는 내부 공간이 밀폐되도록 형성되는 것을 특징으로 하는 전자소자 패키지.
- 제1항에 있어서,
상기 제2 전극은 상기 제1 전극의 주위에 배치되며 서로 분리된 복수의 전극을 포함하는 것을 특징으로 하는 전자소자 패키지.
- 제1항에 있어서,
상기 전자소자는 광전자 소자인 것을 특징으로 하는 전자소자 패키지.
- 제8항에 있어서,
상기 전자소자의 주위를 따라 상기 제2 전극패턴의 일부 영역이 연속적으로 노출되어 있는 것을 특징으로 하는 전자소자 패키지.
- 서로 반대에 위치한 제1 및 제2 면을 갖는 기판 본체;
상기 기판 본체의 제1 면 상에 형성된 제1 전극패턴;
상기 기판의 제1 면에 형성되며, 상기 제1 전극패턴과는 전기적으로 절연되면서 상기 제1 전극패턴 주위를 둘러싸는 제2 전극패턴; 및
상기 제1 및 제2 전극패턴에 각각 연결된 제1 및 제2 외부 단자를 포함하는 전자소자용 패키지 기판.
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