KR101040140B1 - 반도체 발광 소자 어레이 및 그 제조방법 - Google Patents

반도체 발광 소자 어레이 및 그 제조방법 Download PDF

Info

Publication number
KR101040140B1
KR101040140B1 KR1020100108483A KR20100108483A KR101040140B1 KR 101040140 B1 KR101040140 B1 KR 101040140B1 KR 1020100108483 A KR1020100108483 A KR 1020100108483A KR 20100108483 A KR20100108483 A KR 20100108483A KR 101040140 B1 KR101040140 B1 KR 101040140B1
Authority
KR
South Korea
Prior art keywords
layer
type semiconductor
light emitting
semiconductor layer
semiconductor light
Prior art date
Application number
KR1020100108483A
Other languages
English (en)
Inventor
여환국
Original Assignee
(주)더리즈
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by (주)더리즈 filed Critical (주)더리즈
Priority to KR1020100108483A priority Critical patent/KR101040140B1/ko
Application granted granted Critical
Publication of KR101040140B1 publication Critical patent/KR101040140B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect

Landscapes

  • Led Devices (AREA)

Abstract

한정된 크기의 실장용 기판에 더 많은 수의 반도체 발광 소자를 실장할 수 있도록 하는 반도체 발광 소자 어레이 및 그 제조방법에 관한 것이다. 본 발명에 따른 반도체 발광 소자 어레이는, p형 반도체층과 n형 반도체층 사이에 삽입된 반도체 물질의 활성층을 포함하는 반도체 발광 소자를 두 개 이상 포함하며, 투명 전도 물질층을 이용하여 상기 소자들을 전기적 연결한 것이 특징이다. 본 발명에서 반도체 발광 소자간을 연결하는 투명 전도 물질층은 발광되는 빛을 차단하거나 흡수하지 않는다. 따라서, 패키지 제조시 실제적인 발광면을 가리는 일이 없어 광도 감소의 문제가 없다. 본 발명에서는 이러한 반도체 발광 소자 어레이의 제조방법도 제공한다.

Description

반도체 발광 소자 어레이 및 그 제조방법{Semiconductor light emitting device array and manufacturing method thereof}
본 발명은 반도체 발광 소자 어레이 및 그 제조방법에 관한 것으로, 보다 상세하게는 한정된 크기의 실장용 기판에 더 많은 수의 반도체 발광 소자를 실장할 수 있도록 하는 멀티 칩(multi chip) 형태가 가능한 반도체 발광 소자 어레이 및 그 제조방법에 관한 것이다.
LED(Light Emitting Diode) 및 LD(Laser Diode)와 같은 반도체 발광 소자는 전류를 광으로 변환시키는 고체 전자 소자 중 하나로서, 통상적으로 p형 반도체층과 n형 반도체층 사이에 삽입된 반도체 물질의 활성층을 포함한다. 반도체 발광 소자에서 p형 반도체층과 n형 반도체층 양단에 구동 전류를 인가하면, p형 반도체층과 n형 반도체층으로부터 반도체 물질의 활성층으로 전자(electron) 및 정공(hole)이 주입된다. 주입된 전자와 정공은 반도체 물질의 활성층에서 재결합하여 광을 생성한다.
일반적으로 반도체 발광 소자는 AlxInyGa(1-x-y)N 조성식(여기서, 0≤x≤1, 0≤y≤1, 0≤x+y≤1임)을 갖는 질화물계 Ⅲ-Ⅴ족 반도체 화합물로 제조가 되고 있는데, 이것은 단파장광(자외선 내지 녹색광), 특히 청색광을 낼 수 있는 소자가 된다. 그런데, 질화물계 반도체 화합물은 결정 성장을 위한 격자 정합 조건을 만족하는 사파이어 기판이나 실리콘 카바이드(silicon carbide, SiC) 기판 등의 절연성 기판을 이용하여 제조되므로, 구동 전류 인가를 위해 p형 반도체층 및 n형 반도체층에 연결시키는 2 개의 전극이 발광 구조물의 상면에 거의 수평으로 배열되는 수평(planar) 구조를 가진다.
도 1은 종래 질화물계 반도체 발광 소자(1)의 단면 구조이고 도 2는 평면 구조이다. 도 1은 도 2의 I-I' 단면에 해당된다.
도 1 및 도 2를 참조하면, 발광 소자(1)는 절연성인 사파이어 기판(2)에 n형 반도체층(3), 활성층(4), p형 반도체층(5) 및 투명 전극(6)이 적층되어 구성된다. 활성층(4), p형 반도체층(5) 및 투명 전극(6)의 일부가 메사(mesa) 식각되어 드러난 n형 반도체층(3) 위에는 n형 전극(11)이 형성된다. 투명 전극(6) 위에 p형 전극(15)을 형성하여 p형 전극(15)과 n형 전극(11)을 통해 전류를 흘리면 활성층(4)으로 전류가 흐르면서 광이 생성된다. p형 전극(15)은 투명 전극(6) 상부의 일측 가장자리에 형성되어 있다. 그리고, n형 전극(11)은 p형 전극(15)과 대향하는 타측 가장자리로 n형 반도체층(3) 상에 형성되어 있다.
잘 알려진 바와 같이, 패키징 기술은 한정된 크기의 실장용 기판에 더 많은 수의 패키지를 실장할 수 있는 방향으로, 즉, 패키지의 크기를 줄이는 방향으로 진행되고 있다. 패키지 안에 포함되는 칩(통상 칩 하나는 하나의 소자를 포함함) 하나의 크기 감소를 통해 실장 가능한 패키지의 수를 증대시킬 수 있지만, 전형적인 반도체 패키지와 마찬가지로 통상의 LED 패키지는 하나의 LED 칩이 탑재되기 때문에 그 휘도 증대에는 한계가 있고, 그래서, 고휘도 시스템의 구현에 어려움이 있다.
따라서, LED 패키지의 휘도 증대 측면을 고려해서, 하나의 패키지에 2∼3개의 LED 칩을 탑재시키는 멀티 칩의 경우가 있다. 통상, 여러 개의 LED 칩들을 실장용 기판 상에 단순 나열하여 패키징하는 방법, 또는, 두 개 이상의 LED 칩들을 적층 구조로 쌓아 올려 패키징하는 방법으로 제작된다. 이 때, 실장용 기판에 칩을 탑재한 후 골드 와이어(gold wire)를 사용하여 칩간을 병렬 또는 직렬로 연결하게 된다. 그런데 골드 와이어를 사용하는 공정은 패키지 단가를 높이고 와이어 단선 혹은 결선에 따른 패키지 불량 문제가 있다. 또한, 와이어 연결을 위한 별도의 패드가 마련되어야 하며 패드와 와이어에 의한 광도 감소의 한계가 있다.
이를 개선하기 위해 반도체 공정을 통하여 LED 소자간을 연결한 칩을 제조하여 탑재하는 공정이 알려져 있다. 예컨대 도 1 및 도 2를 참조하여 설명한 반도체 발광 소자 두 개를 직렬로 연결하는 경우는, 도 3에 도시한 바와 같이 금속층(20)을 제1 반도체 발광 소자(1)의 투명전극(6) 상에서부터 제2 반도체 발광 소자(1')의 n형 반도체층(3')까지 형성함으로써 제1 반도체 발광 소자(1)와 제2 반도체 발광 소자(1')를 연결한다.
그런데 이 때도 와이어를 사용하는 경우와 마찬가지로 금속층(20)이 소자에 직접적으로 형성되어 있어 빛을 흡수하므로 광도의 감소가 크다. 에어 브릿지(air bridge) 등 금속층(20)을 띄우는 방법도 제시되고 있지만 구조적으로 매우 취약하여 결선의 위험이 크다.
본 발명은 종래의 문제점을 해결하기 위하여 안출된 것으로, 본 발명이 해결하고자 하는 과제는 광도의 감소없이 두 개 이상의 반도체 발광 소자를 연결한 어레이 및 그 제조방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명에 따른 반도체 발광 소자 어레이는, p형 반도체층과 n형 반도체층 사이에 삽입된 반도체 물질의 활성층을 포함하는 반도체 발광 소자를 두 개 이상 포함하며, 투명 전도 물질층을 이용하여 상기 소자들을 전기적 연결한 것이 특징이다.
상기 투명 전도 물질층에 의하여 연결되는 두 개 이상의 소자들은 일렬 구조 또는 연결 부위를 중심으로 소정 각도를 이루는 구조가 될 수 있는데 연결되는 소자들의 개수가 증가할 경우 일렬 구조보다는 연결 부위를 중심으로 소정 각도를 이루는 구조가 차지하는 공간이 적어 바람직하다. 예컨대 연결되는 소자들은 연결 부위를 중심으로 90도 회전되어 ㄷ 자와 같은 형태 또는 ㄹ 자와 같은 형태도 취할 수 있다. 즉, 웨이퍼를 가로 및 세로 방향으로 디자인하여 제조하는 수많은 반도체 발광 소자의 배열 중 가로 방향으로 인접한 소자들만을 직렬로 연결한 구조, 세로 방향으로 인접한 소자들만을 직렬로 연결한 구조가 일반적인데 연결되는 소자들의 개수가 증가할 경우에는 소자들의 연결 방향을 가로 및 세로 방향으로 함으로써 공간을 줄이는 것이다.
바람직한 실시예에 있어서, 상기 소자 각각은 상기 n형 반도체층, 활성층 및 p형 반도체층이 순차 적층된 구조이고, 상기 활성층 및 p형 반도체층이 메사 식각되어 있다. 상기 투명 전도 물질층은 어느 한 소자의 p형 반도체층의 일부와 다른 소자의 n형 반도체층의 일부 상에 형성되어 상기 소자들을 전기적 연결한다. 이것은 직렬연결 구조이다. 상기 투명 전도 물질층은 상기 어느 한 소자의 p형 반도체층 상에 상기 p형 반도체층의 폭에 가깝게 확장된 폭을 가지고 형성되고 상기 다른 소자의 상기 활성층 및 p형 반도체층이 메사 식각되어 드러난 상기 n형 반도체층을 덮도록 형성되어 있을 수 있다. 이 때 상기 투명 전도 물질층은 상기 p형 반도체층 상으로 연장되어 투명전극을 구성할 수도 있다. 그러한 경우 상기 투명 전도 물질층은 상기 p형 반도체층 상으로 연장된 부분보다 상기 소자들의 연결 부위에서 두껍게 형성되는 것이 바람직하며, 예를 들어 전도성의 측면에서 2배 내지 5배 두껍게 형성되는 것이 바람직하다.
직렬연결 구조에서, 상기 투명 전도 물질층에 의하여 어느 한 소자의 p형 반도체층이 다른 소자의 n형 반도체층에 연결되어 있고, 상기 어느 한 소자의 n형 반도체층 일측 가장자리 상에는 n형 전극이, 상기 다른 소자의 p형 반도체층 타측 가장자리 상에는 p형 전극이 형성되어 있을 수 있다. 상기 소자가 두 개인 경우뿐만 아니라 세 개 이상인 경우에도 이와 동일하게 적용되는데, 예를 들어 제1 내지 제3 반도체 발광 소자와 같이 세 개의 소자가 상기 투명 전도 물질층에 의하여 직렬연결되는 구조는, 제1 반도체 발광 소자의 p형 반도체층이 제2 반도체 발광 소자의 n형 반도체층에 연결되고, 제2 반도체 발광 소자의 p형 반도체층이 제3 반도체 발광 소자의 n형 반도체층에 연결되며, 제1 반도체 발광 소자의 n형 반도체층 일측 가장자리 상에는 n형 전극이, 제3 반도체 발광 소자의 p형 반도체층 타측 가장자리 상에는 p형 전극이 형성되는 것이다. 이와 같은 방식으로 투명 전도 물질층을 이용해 어느 한 소자의 p형 반도체층을 다른 한 소자의 n형 반도체층에 연결하고 이 소자의 p형 반도체층은 또 다른 소자의 n형 반도체층에 연결하는 식으로 직렬연결한 후 최종적으로 p형 전극과 n형 전극을 형성함으로써, 연결되는 소자의 개수는 필요한 만큼 증가시킬 수 있다. 즉, 상기 투명 전도 물질층은 이웃하는 두 소자 사이마다 어느 한 소자의 p형 반도체층과 다른 한 소자의 n형 반도체층을 연결하도록 형성된다. 그리고, 연결된 모든 소자들 중 일단의 소자에는 n형 전극을, 연결된 모든 소자들 중 타단의 소자에는 p형 전극이 형성된다.
상기 투명 전도 물질층이 n형 반도체층 상에 형성된 부분에는 상기 투명 전도 물질층과 n형 반도체층 사이에 접촉 저항 개선을 위한 하부금속층을 더 포함할 수도 있다. 상기 하부금속층은 Ti, Cr, Ni, Ni/Au 및 Ti/Al 중 적어도 어느 하나일 수 있으며, 50nm 이하의 두께로 형성함이 바람직하다.
상기 투명 전도 물질층 상에는 저항 감소를 위한 상부금속층을 더 포함할 수 있는데, 반사성이 높은 Ag, Al 및 Pt 중 적어도 어느 하나로 함이 바람직하다. 그리고, 상기 투명 전도 물질층으로부터 사방 간격 들여서 형성함이 바람직하다.
본 발명에서는 이러한 반도체 발광 소자 어레이의 제조방법도 제공한다.
본 발명에 따른 반도체 발광 소자 어레이는 투명 전도 물질층으로 연결된 반도체 발광 소자가 적어도 두 개 포함하는 것으로, 본 발명에서 반도체 발광 소자간을 연결하는 투명 전도 물질층은 종래 사용되던 금속층과는 달리 발광되는 빛을 차단하거나 흡수하지 않는다. 따라서, 이러한 어레이를 패키지로 제조하면 실제적인 발광면을 가리는 일이 없어 광도 감소의 문제가 없다.
본 발명에 따르면, 반도체 발광 소자의 제조 공정 연장선상에서 웨이퍼 레벨로 반도체 발광 소자간을 연결하므로 골드 와이어를 사용하여 칩간을 연결하는 경우에 비하여 패키지 제조 단가를 낮출 수 있다. 그리고, 와이어 단선 혹은 결선에 따른 패키지 불량 문제가 없다. 와이어 연결을 위한 별도의 패드가 필요 없으므로 패드와 와이어에 의한 광도 감소의 염려도 없다.
도 1은 종래 반도체 발광 소자의 단면도이고, 도 2는 평면도이다.
도 3은 종래 반도체 발광 소자간을 연결하는 방법을 설명하기 위한 평면도이다.
도 4a는 본 발명의 제1 실시예에 따른 반도체 발광 소자 어레이를 보이는 평면도이고, 도 4b는 그 단면도이다. 도 4c는 최종적인 반도체 발광 소자 어레이의 개략도이다.
도 5a는 본 발명의 제2 실시예에 따른 반도체 발광 소자 어레이를 보이는 평면도이고, 도 5b는 그 단면도이다. 도 5c는 제2 실시예의 변형예에 따른 반도체 발광 소자 어레이를 보이는 단면도이다.
도 6은 본 발명의 제3 실시예에 따른 반도체 발광 소자 어레이를 보이는 평면도이고, 도 7은 제3 실시예의 변형예에 따른 반도체 발광 소자 어레이를 보이는 평면도이다.
도 8은 본 발명의 제1 실시예에 따른 반도체 발광 소자 어레이 제조방법을 보여주는 공정별 단면도이다.
도 9는 본 발명의 제2 실시예에 따른 반도체 발광 소자 어레이 제조방법을 보여주는 공정별 단면도이다.
도 10은 본 발명의 제2 실시예의 변형예에 따른 반도체 발광 소자 어레이 제조방법을 보여주는 공정별 단면도이다.
도 11은 본 발명의 제4 실시예에 따른 반도체 발광 소자 어레이를 보이는 평면도이다.
도 12는 본 발명의 제5 실시예에 따른 반도체 발광 소자 어레이를 보이는 평면도이다.
이하 첨부된 도면들을 참조하여 본 발명을 더욱 상세히 설명하고자 한다. 다음에 설명되는 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예들에 한정되는 것은 아니다. 본 발명의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 기판의 "상"에 있다라고 기재되는 경우에, 상기 어떤 층은 상기 다른 층 또는 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제3의 층이 개재되어질 수 있다.
본 발명에 따른 반도체 발광 소자 어레이는, p형 반도체층과 n형 반도체층 사이에 삽입된 반도체 물질의 활성층을 포함하는 반도체 발광 소자를 두 개 이상 포함하며, 투명 전도 물질층을 사용하여 상기 소자들을 전기적 연결한 것이 특징이다.
도 4a는 우선 본 발명의 제1 실시예에 따른 반도체 발광 소자 어레이를 보이는 평면도이고, 도 4b는 그 단면도이다. 도 4b는 도 4a의 B-B' 단면에 해당된다.
도 4a 및 도 4b를 참조하면, 소자분리막(I)으로 전기절연되어 있는 제1 및 제2 반도체 발광 소자(1a, 1b)를 전기적 연결함에 있어, 투명 전도 물질층(120)을 사용하여 제1 반도체 발광 소자(1a)의 p형 반도체층(5a)과 제2 반도체 발광 소자(1b)의 n형 반도체층(3b)을 연결한다.
제1 반도체 발광 소자(1a)는 절연성인 사파이어 기판(2)에 n형 반도체층(3a), 활성층(4a) 및 p형 반도체층(5a)이 적층되어 구성된다. 제2 반도체 발광 소자(1b)는 절연성인 사파이어 기판(2)에 n형 반도체층(3b), 활성층(4b) 및 p형 반도체층(5b)이 적층되어 구성된다.
투명 전도 물질층(120)은 제1 반도체 발광 소자(1a)의 p형 반도체층(5a) 일부 상에서부터 제2 반도체 발광 소자(1b)의 n형 반도체층(3b) 일부 상까지 형성되어 제1 반도체 발광 소자(1a)와 제2 반도체 발광 소자(1b)를 전기적 연결한다. 투명 전도 물질층(120)은 바람직하게는 ITO이다.
제1 반도체 발광 소자(1a) 쪽의 활성층(4a) 및 p형 반도체층(5a)이 메사 식각되어 드러난 n형 반도체층(3a) 상에는 n형 전극(11a)을 형성하고, 제2 반도체 발광 소자(1b) 쪽의 p형 반도체층(5b) 상에는 p형 전극(15b)을 형성한다. 발광 면적의 손실을 최소화하기 위하여, n형 전극(11a)과 p형 전극(15b)은 각 소자의 가장자리에 인접한 영역 상에 형성되는 것이 바람직하다.
투명 전도 물질층(120)은 제1 반도체 발광 소자(1a)의 p형 반도체층(5a) 상에 p형 반도체층(5a)의 폭에 가깝게 확장된 폭을 가지고 형성되고, 제2 반도체 발광 소자(1b)의 활성층(4b) 및 p형 반도체층(5b)이 메사 식각되어 드러난 n형 반도체층(3b)을 덮도록 형성되어 있을 수 있다.
본 발명에 따른 반도체 발광 소자 어레이에서 제1 및 제2 반도체 발광 소자(1a, 1b)간을 연결하는 투명 전도 물질층(120)은 종래 사용되던 금속층과는 달리 발광되는 빛을 차단하거나 흡수하지 않는다. 따라서, 이와 같은 반도체 발광 소자 어레이를 포함하게 패키지를 제조하면 실제적인 발광면을 가리는 일이 없어 광도 감소의 문제가 없다.
본 발명에 따른 반도체 발광 소자 어레이는 이렇게 투명 전도 물질층(120)에 의해 전기적 연결된 두 반도체 발광 소자(1a, 1b)를 포함하며, 서로 연결된 두 반도체 발광 소자(1a, 1b)는 발광구조물의 측면을 덮도록 패시베이션막(미도시)을 더 포함할 수 있다. 패시베이션막은 전기적 절연 및 불순물 침입 방지 등 측면 보호를 위해 절연성 유전체를 이용하여 형성한 것이다. 투명 전도 물질층(120)에 의해 전기적 연결된 두 반도체 발광 소자(1a, 1b)는 실장용 기판(미도시) 상에 탑재되며 외부로부터 먼지나 수분 등 불순물 침입 방지 및 기계적 강도 부여를 위해 봉지재로 덮여 패키지로 제조될 수 있다.
예컨대 최종적인 패키지 형태는 도 4c와 같을 수 있다. 투명 전도 물질층(120)에 의해 웨이퍼 레벨에서 전기적 연결된 두 반도체 발광 소자(1a, 1b)는 패시베이션막(140)으로 피복된 후, 서로 연결된 두 반도체 발광 소자(1a, 1b)가 포함되도록 개별 칩 형태로 기판(2)이 다이싱(dicing)되어 실장용 기판(150) 상에 탑재된다. 실장용 기판(150) 상에는 두 반도체 발광 소자(1a, 1b)와 전기적으로 연결되기 위한 회로 배선이 형성되어 있으며 실장용 기판(150) 상에 두 반도체 발광 소자(1a, 1b)를 탑재하는 데에는 전도성 필름, 솔더링 등 통상의 실장 기술이 이용될 수 있다. 이후 칩은 수지 등을 이용한 봉지재(160)로 덮여 패키지가 완성된다.
도 5a는 본 발명의 제2 실시예에 따른 반도체 발광 소자 어레이를 보이는 평면도이고, 도 5b는 그 단면도이다. 도 5b는 도 5a의 B-B' 단면에 해당된다.
도 5a 및 도 5b를 참조하면, 본 발명의 제2 실시예에 따른 반도체 발광 소자 어레이는 제1 실시예에 따른 반도체 발광 소자 어레이와 거의 동일하나, 투명 전도 물질층(120)이 제1 반도체 발광 소자(1a)의 p형 반도체층(5a) 상으로 연장되어 투명전극(6a)을 구성하는 점이 다르다. 제2 반도체 발광 소자(1b)의 p형 반도체층(5b) 상에도 투명전극(6b)이 형성되어 있을 수 있다. 투명전극(6b)은 투명 전도 물질층(120)과 같은 물질로 같은 단계에서 형성할 수 있다. 이러한 투명전극(6a, 6b)은 접촉 저항 및 전류 확산을 개선한다.
그러한 경우 투명 전도 물질층(120)은 제2 실시예의 변형예로서 도 5c에 도시한 바와 같이, p형 반도체층(5a) 상으로 연장된 부분보다 소자들(1a, 1b)의 연결 부위에서 두껍게 형성되는 것이 바람직하다. 예를 들어 전도성의 측면에서 2배 내지 5배 두껍게 형성되는 것이 바람직하다. 투명전극(6a)을 구성하기 위하여 p형 반도체층(5a) 상으로 연장된 부분의 두께는 ITO를 사용하는 경우 약 200nm 이하이며, ZnO를 사용하는 경우 약 2um 이하로 하며 소자들(1a, 1b)의 연결 부위는 소자간 전기적 연결을 위해서 전도성이 중요하므로 그보다 2배 내지 5배 두껍게 형성한다.
도 6은 본 발명의 제3 실시예에 따른 반도체 발광 소자 어레이를 보이는 평면도이다. 앞의 실시예들에서는 두 개의 반도체 발광 소자를 연결한 것을 예로 들었는데 소자가 두 개인 경우뿐만 아니라 세 개 이상인 경우에도 동일하게 적용될 수 있다.
도 6에는 제1 내지 제3 반도체 발광 소자와 같이 세 개의 소자(1a, 1b, 1c)가 투명 전도 물질층(120)에 의하여 직렬연결되는 구조를 도시하였다. 도시한 바와 같이, 제1 반도체 발광 소자(1a)의 p형 반도체층(5a)이 제2 반도체 발광 소자(1b)의 n형 반도체층(3b)에 연결되고, 제2 반도체 발광 소자(1b)의 p형 반도체층(5b)이 제3 반도체 발광 소자(1c)의 n형 반도체층(3c)에 연결된다. 그리고, 제1 반도체 발광 소자(1a)의 n형 반도체층(3a) 일측 가장자리 상에는 n형 전극(11a)이, 제3 반도체 발광 소자(1c)의 p형 반도체층(5c) 타측 가장자리 상에는 p형 전극(15c)이 형성된다. 이와 같은 방식으로 연결되는 소자의 개수는 필요한 만큼 증가시킬 수 있다. 즉, 투명 전도 물질층(120)은 이웃하는 두 소자 사이마다 p형 반도체층과 n형 반도체층을 연결하도록 형성된다. 그리고, 연결된 소자들 중 일단의 소자에는 n형 전극을, 연결된 소자들 중 타단의 소자에는 p형 전극을 형성하는 것이다.
본 실시예에서 투명 전도 물질층(120)은 제1 및 제2 반도체 발광 소자(1a, 1b)의 p형 반도체층(5a, 5b) 상으로 각각 연장되어 투명전극(6a, 6b)을 구성하는 예를 들었다. 투명 전도 물질층(120)을 형성하면서 제3 반도체 발광 소자(1c)의 투명전극(6c)을 형성할 수도 있다.
투명 전도 물질층(120)에 의해 연결되는 소자들은 앞서 설명한 실시예에서처럼 웨이퍼의 가로 방향으로 인접한 소자들 혹은 세로 방향으로 인접한 소자들을 연결함으로써 일렬 구조를 가질 수 있지만 가로 및 세로 방향으로 인접한 소자들을 적절히 연결함으로써 연결 부위를 중심으로 소정 각도를 이루는 구조가 될 수도 있다.
예컨대 제3 실시예의 변형예인 도 7에 도시한 바와 같이, 7개의 반도체 발광 소자들(1a 내지 1g)을 연결하는 경우, 가로 및 세로 방향으로 소자들이 배치되게 연결함으로써 ㄷ 자와 같은 형태도 취할 수 있다. 연결되는 소자의 개수가 더 증가하는 경우에는 ㄹ 자와 같은 형태도 취할 수 있다. 이 경우 이웃하는 두 소자 사이마다 투명 전도 물질층(120)이 p형 반도체층과 n형 반도체층을 연결하도록 n형 반도체층이 드러나는 메사의 위치는 변경될 수 있다. 투명 전도 물질층(120)은 이웃하는 두 소자 사이마다 형성된다. 그리고, 연결된 소자들(1a 내지 1g) 중 일단의 소자(1a)에는 n형 전극(11a)을, 연결된 소자들(1a 내지 1g) 중 타단의 소자(1g)에는 p형 전극(15g)을 형성한다.
도 8은 앞에서 도 4a 및 도 4b를 참조하여 설명한 본 발명의 제1 실시예에 따른 반도체 발광 소자 어레이 제조방법을 보여주는 공정별 단면도이다. 여기서, 통상의 반도체 발광 소자의 제조방법은 소정의 웨이퍼를 이용하여 웨이퍼 레벨로 복수 개로 제조되나, 도 8에서는 설명의 편의를 위해 두 개의 반도체 발광 소자 부분을 도시하고 있다. 즉, 웨이퍼 레벨로 수많은 반도체 발광 소자가 동시에 제조되지만 본 실시예와 도면에서는 인접하는 두 소자(1a, 1b)를 도시하고 설명한다.
먼저, 도 8(a)를 참조하면, 소자용 기판(2) 상에 n형 반도체층(3), 활성층(4) 및 p형 반도체층(5)을 순차 형성한 다음, p형 반도체층(5) 및 활성층(4)을 메사 식각하여 n형 반도체층(3)이 드러나게 한다. 소자용 기판(2) 상에 n형 반도체층(3), 활성층(4) 및 p형 반도체층(5) 형성하기 전에 소자용 기판(2)과의 격자 정합을 향상시키기 위한 층으로, AlN/GaN으로 된 버퍼층(미도시)을 형성할 수도 있다.
소자용 기판(2)은 질화물 반도체 단결정을 성장시키기에 적합한 기판으로서, 바람직하게, 사파이어를 포함하는 투명한 재료를 이용하여 형성되며. 사파이어 이외에 징크 옥사이드(zinc oxide, ZnO), 갈륨 나이트라이드(gallium nitride, GaN), SiC 및 알루미늄 나이트라이드(AlN)로 형성될 수 있다.
n형 반도체층(3), 활성층(4) 및 p형 반도체층(5)은 InXAlYGa1-X-YN 조성식(여기서, 0≤X, 0≤Y, X+Y≤1)을 갖는 반도체 물질로 이루어질 수 있다. 보다 구체적으로, n형 반도체층(3)은, n형 불순물이 도핑된 GaN층 또는 GaN/AlGaN층으로 이루어질 수 있으며, n형 불순물로는 예를 들어, Si, Ge, Sn 등을 사용하고, 바람직하게는 Si를 주로 사용한다. 또한, p형 반도체층(5)은, p형 불순물이 도핑된 GaN층 또는 GaN/AlGaN층으로 이루어질 수 있으며, p형 불순물로는 예를 들어, Mg, Zn, Be 등을 사용하고, 바람직하게는 Mg를 주로 사용한다. 그리고, 활성층(4)은 광을 생성하여 방출하기 위한 층으로, 통상 InGaN층을 우물로 하고 GaN층을 벽층으로 하여 다중양자우물(Multi-Quantum Well)을 형성함으로써 이루어진다. 활성층(4)은 하나의 양자우물층 또는 더블헤테로 구조로 구성될 수도 있다. n형 반도체층(3), 활성층(4) 및 p형 반도체층(5)은 MOCVD, MBE 또는 HVPE와 같은 증착공정을 통해 형성된다.
다음, 도 8(b)를 참조하면, 메사 식각으로 드러난 n형 반도체층(3)의 일부를 상기 소자용 기판(2)이 드러날 때까지 식각하여 트렌치(T)를 형성함으로써 반도체 발광 소자별로 분리한다. 다음, 도 8(c)에서와 같이 트렌치(T)를 절연물질로 충진하여 소자분리막(I)을 형성함으로써, 소자간 전기절연을 시킨다. 예를 들어 실리콘 산화막을 전면적으로 증착한 후 필요한 부분만 가려진 마스크를 형성하여 식각 방법으로 형성한다.
다음, 도 8(d)를 참조하여, 인접한 두 개 이상의 소자 중 어느 한 소자인 제1 반도체 발광 소자(1a)의 p형 반도체층(5a)이 다른 소자인 제2 반도체 발광 소자(1b)의 n형 반도체층(3b)에 연결되도록 투명 전도 물질층(120)을 형성한다. 투명 전도 물질층(120)을 형성하는 데에는 필요한 부분만 오픈된 마스크를 형성하여 리프트 오프 방법으로 형성하여도 되고 증착 후 필요한 부분만 가려진 마스크를 형성하여 식각 방법으로 형성하여도 된다.
도 8(e)를 참조하면, 상기 제1 반도체 발광 소자(1a)의 n형 반도체층(3a) 일측 가장자리 상에 n형 전극(11a)을, 상기 제2 반도체 발광 소자(1b)의 p형 반도체층(5b) 타측 가장자리 상에 p형 전극(15b)을 형성한다.
후속 패키지 공정에서는 투명 전도 물질층(120)으로 전기적 연결된 소자들(1a, 1b)을 패시베이션막으로 피복한 후 전기적 연결된 소자들(1a, 1b)이 포함되도록 소자용 기판(2)을 다이싱하여 개별 칩으로 만든다. 그런 다음, 이러한 칩을 실장용 기판에 탑재하고 봉지재를 씌워 패키지 제조를 완료한다.
도 9는 본 발명의 제2 실시예에 따른 반도체 발광 소자 어레이 제조방법을 보여주는 공정별 단면도이다. 도 9(a) 내지 도 9(c)는 도 8(a) 내지 도 8(c)에 대응된다.
도 9(d)를 참조하면, 제1 반도체 발광 소자(1a)의 p형 반도체층(5a)이 제2 반도체 발광 소자(1b)의 n형 반도체층(3b)에 연결되도록 투명 전도 물질층(120)을 형성한다. 이 때 투명 전도 물질층(120)이 제1 반도체 발광 소자(1a)의 p형 반도체층(5a) 상으로 연장되어 투명전극(6a)을 구성하도록 형성한다. 또한 동일한 단계에서 제2 반도체 발광 소자(1b)의 p형 반도체층(5b) 상에도 투명 전도 물질을 증착하여 투명전극(6b)을 형성할 수 있다.
다음, 도 9(e)를 참조하여, 제1 반도체 발광 소자(1a)의 n형 반도체층(3a) 일측 가장자리 상에 n형 전극(11a)을, 상기 제2 반도체 발광 소자(1b)의 p형 반도체층(5b) 타측 가장자리 상에 p형 전극(15b)을 형성한다.
도 10은 본 발명의 제3 실시예의 변형예에 따른 반도체 발광 소자 어레이 제조방법을 보여주는 공정별 단면도이다. 도 10(a) 내지 도 10(d)는 도 9(a) 내지 도 9(d)에 대응된다.
도 10(e)를 참조하면, p형 반도체층(5a) 상으로 연장된 부분보다 소자들(1a, 1b)의 연결 부위에서 투명 전도 물질층(120)이 두껍게 형성되도록 투명 전도 물질의 증착과 패터닝을 더 실시한다.
다음, 도 10(f)를 참조하여, 제1 반도체 발광 소자(1a)의 n형 반도체층(3a) 일측 가장자리 상에 n형 전극(11a)을, 상기 제2 반도체 발광 소자(1b)의 p형 반도체층(5b) 타측 가장자리 상에 p형 전극(15b)을 형성한다.
연결되는 소자의 개수가 두 개 이상인 경우 및 소자 배열이 일렬 또는 다른 구조인 경우에 대해서도 도 8 내지 도 10을 참조하여 설명한 제조방법들이 적용될 수 있음은 물론이다.
도 11은 본 발명의 제4 실시예에 따른 반도체 발광 소자 어레이를 보이는 평면도이다.
투명 전도 물질층(120)과 n형 반도체층(3b) 사이에는 접촉 저항 개선을 위한 하부금속층(110)을 더 포함할 수도 있다. 하부금속층(110)은 Ti, Cr, Ni, Ni/Au 및 Ti/Al 중 적어도 어느 하나일 수 있으며, 50nm 이하의 두께로 형성함이 바람직하다. 투명 전도 물질층(120)이 n형 반도체층(3b)과 접촉시에 오믹 컨택(Ohmic contact)이 형성되어 접촉 저항이 낮은 것이 매우 중요하다. 하부금속층(110)은 더 낮은 접촉 저항을 구현한다. 이러한 하부금속층(110)은 앞서 설명한 제1 내지 제3 실시예 및 그 변형예에 따른 어레이들에도 적용가능하다.
도 12는 본 발명의 제5 실시예에 따른 반도체 발광 소자 어레이를 보이는 평면도이다.
투명 전도 물질층(120) 상에는 저항 감소를 위한 상부금속층(130)을 더 포함할 수 있는데, 반사성이 높은 Ag, Al 및 Pt 중 적어도 어느 하나로 함이 바람직하다. 그리고, 투명 전도 물질층(120)으로부터 사방 간격 들여서 형성하여 투명 전도 물질층(120)의 보조적인 역할을 하도록 함이 바람직하다. 이러한 상부금속층(130)은 앞서 설명한 제1 내지 제3 실시예 및 그 변형예에 따른 어레이들에도 적용가능하다. 이상, 본 발명을 바람직한 실시예들을 들어 상세하게 설명하였으나, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의하여 여러 가지 많은 변형이 가능함은 명백하다. 본 발명의 실시예들은 예시적이고 비한정적으로 모든 관점에서 고려되었으며, 이는 그 안에 상세한 설명보다는 첨부된 청구범위와, 그 청구범위의 균등 범위와 수단내의 모든 변형예에 의해 나타난 본 발명의 범주를 포함시키려는 것이다.

Claims (17)

  1. n형 반도체층, 활성층 및 p형 반도체층이 순차 적층된 구조의 반도체 발광 소자를 두 개 이상 포함하며, 투명 전도 물질층을 이용하여 상기 소자들을 전기적 연결한 것으로서,
    상기 활성층 및 p형 반도체층이 메사 식각되어 있으며,
    상기 투명 전도 물질층은 어느 한 소자의 p형 반도체층 상에 상기 p형 반도체층의 폭에 가깝게 확장된 폭을 가지고 형성되고 상기 다른 소자의 상기 활성층 및 p형 반도체층이 메사 식각되어 드러난 상기 n형 반도체층을 덮도록 형성되어 있는 것을 특징으로 하는 반도체 발광 소자 어레이.
  2. 제1항에 있어서, 상기 소자들은 직렬연결되어 있는 특징으로 하는 반도체 발광 소자 어레이.
  3. 삭제
  4. 삭제
  5. 삭제
  6. n형 반도체층, 활성층 및 p형 반도체층이 순차 적층된 구조의 반도체 발광 소자를 두 개 이상 포함하며, 투명 전도 물질층을 이용하여 상기 소자들을 전기적 연결한 것으로서,
    상기 활성층 및 p형 반도체층이 메사 식각되어 있으며,
    상기 투명 전도 물질층은 어느 한 소자의 p형 반도체층의 일부와 다른 소자의 n형 반도체층의 일부 상에 형성되고 상기 p형 반도체층 상으로 연장되어 투명전극을 구성하며 상기 투명 전도 물질층은 상기 p형 반도체층 상으로 연장된 부분보다 상기 소자들의 연결 부위에서 두껍게 형성되는 것을 특징으로 하는 반도체 발광 소자 어레이.
  7. 제6항에 있어서, 상기 투명 전도 물질층은 상기 p형 반도체층 상으로 연장된 부분보다 상기 소자들의 연결 부위에서 2배 내지 5배 두껍게 형성되는 것을 특징으로 하는 반도체 발광 소자 어레이.
  8. 제1항에 있어서, 상기 투명 전도 물질층은 이웃하는 두 소자 사이마다 상기 p형 반도체층과 상기 n형 반도체층을 연결하도록 형성되어 있고, 연결된 소자들 중 일단의 소자에는 상기 n형 반도체층 일측 가장자리 상에 n형 전극이, 연결된 소자들 중 타단의 소자에는 상기 p형 반도체층 타측 가장자리 상에 p형 전극이 형성되어 있는 것을 특징으로 하는 반도체 발광 소자 어레이.
  9. 제1항 또는 제8항에 있어서, 상기 투명 전도 물질층이 형성된 n형 반도체층 상에는 상기 투명 전도 물질층과 상기 n형 반도체층 사이에 접촉 저항 개선을 위한 하부금속층을 더 포함하는 것을 특징으로 하는 반도체 발광 소자 어레이.
  10. 제9항에 있어서, 상기 하부금속층은 Ti, Cr, Ni, Ni/Au 및 Ti/Al 중 적어도 어느 하나인 것을 특징으로 하는 반도체 발광 소자 어레이.
  11. 제9항에 있어서, 상기 하부금속층은 50nm 이하의 두께인 것을 특징으로 하는 반도체 발광 소자 어레이.
  12. 제1항 또는 제8항에 있어서, 상기 투명 전도 물질층 상에는 저항 감소를 위한 상부금속층을 더 포함하는 것을 특징으로 하는 반도체 발광 소자 어레이.
  13. 제12항에 있어서, 상기 상부금속층은 Ag, Al 및 Pt 중 적어도 어느 하나인 것을 특징으로 하는 반도체 발광 소자 어레이.
  14. 제12항에 있어서, 상기 상부금속층은 상기 투명 전도 물질층으로부터 사방 간격 들여서 형성한 것을 특징으로 하는 반도체 발광 소자 어레이.
  15. 소자용 기판 상에 n형 반도체층, 활성층 및 p형 반도체층을 순차 형성하는 단계;
    상기 n형 반도체층, 활성층 및 p형 반도체층을 반도체 발광 소자별로 분리하는 단계;
    이웃하는 두 소자 사이마다 상기 p형 반도체층과 상기 n형 반도체층을 연결하도록 투명 전도 물질층을 형성하되 상기 p형 반도체층 상에 투명전극을 구성하도록 상기 p형 반도체층 상으로 연장되게 형성하는 단계; 및
    연결된 소자들 중 일단의 소자에는 상기 n형 반도체층 일측 가장자리 상에 n형 전극을, 연결된 소자들 중 타단의 소자에는 상기 p형 반도체층 타측 가장자리 상에 p형 전극이 형성하는 단계를 포함하고,
    상기 투명 전도 물질층은 상기 p형 반도체층 상으로 연장된 부분보다 상기 소자들의 연결 부위에서 두껍게 형성하는 것을 특징으로 하는 반도체 발광 소자 어레이 제조방법.
  16. 삭제
  17. 삭제
KR1020100108483A 2010-11-03 2010-11-03 반도체 발광 소자 어레이 및 그 제조방법 KR101040140B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100108483A KR101040140B1 (ko) 2010-11-03 2010-11-03 반도체 발광 소자 어레이 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100108483A KR101040140B1 (ko) 2010-11-03 2010-11-03 반도체 발광 소자 어레이 및 그 제조방법

Publications (1)

Publication Number Publication Date
KR101040140B1 true KR101040140B1 (ko) 2011-06-09

Family

ID=44405286

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100108483A KR101040140B1 (ko) 2010-11-03 2010-11-03 반도체 발광 소자 어레이 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR101040140B1 (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101420789B1 (ko) * 2012-12-05 2014-07-18 주식회사 세미콘라이트 반도체 발광소자
KR101420788B1 (ko) * 2012-12-05 2014-07-18 주식회사 세미콘라이트 반도체 발광소자
KR101420790B1 (ko) * 2012-12-04 2014-07-18 주식회사 세미콘라이트 반도체 발광소자
KR20180065700A (ko) * 2016-12-08 2018-06-18 삼성전자주식회사 발광 소자

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100635346B1 (ko) 2005-11-15 2006-10-18 서울옵토디바이스주식회사 색변환 물질층을 갖는 교류용 발광 다이오드 칩 및 그것을제조하는 방법
KR20060121454A (ko) * 2005-05-24 2006-11-29 엘지전자 주식회사 발광소자 어레이 제조방법
KR100652864B1 (ko) 2005-12-16 2006-12-04 서울옵토디바이스주식회사 개선된 투명전극 구조체를 갖는 교류용 발광 다이오드
KR20090053435A (ko) * 2007-11-23 2009-05-27 삼성전기주식회사 모놀리식 발광다이오드 어레이 및 그 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060121454A (ko) * 2005-05-24 2006-11-29 엘지전자 주식회사 발광소자 어레이 제조방법
KR100635346B1 (ko) 2005-11-15 2006-10-18 서울옵토디바이스주식회사 색변환 물질층을 갖는 교류용 발광 다이오드 칩 및 그것을제조하는 방법
KR100652864B1 (ko) 2005-12-16 2006-12-04 서울옵토디바이스주식회사 개선된 투명전극 구조체를 갖는 교류용 발광 다이오드
KR20090053435A (ko) * 2007-11-23 2009-05-27 삼성전기주식회사 모놀리식 발광다이오드 어레이 및 그 제조방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101420790B1 (ko) * 2012-12-04 2014-07-18 주식회사 세미콘라이트 반도체 발광소자
KR101420789B1 (ko) * 2012-12-05 2014-07-18 주식회사 세미콘라이트 반도체 발광소자
KR101420788B1 (ko) * 2012-12-05 2014-07-18 주식회사 세미콘라이트 반도체 발광소자
KR20180065700A (ko) * 2016-12-08 2018-06-18 삼성전자주식회사 발광 소자
KR102724660B1 (ko) * 2016-12-08 2024-10-31 삼성전자주식회사 발광 소자

Similar Documents

Publication Publication Date Title
US10283498B2 (en) LED chip having ESD protection
EP2200086B1 (en) Method of fabricating a light emitting diode having a plurality of light emitting cells
US9136432B2 (en) High efficiency light emitting diode
US9812616B2 (en) Light-emitting diode
US9548416B2 (en) Light emitting device and light emitting device package having the same
KR20140094752A (ko) 전자소자 패키지 및 이에 사용되는 패키지 기판
US10784405B2 (en) Semiconductor light emitting device
KR20210029565A (ko) 발광 다이오드 및 그것을 갖는 발광 소자
KR20140019635A (ko) 발광 소자 및 발광 소자 패키지
KR101040140B1 (ko) 반도체 발광 소자 어레이 및 그 제조방법
KR102164087B1 (ko) 발광소자 및 이를 구비한 발광소자 패키지
US9871168B2 (en) Light emitting diode device having connected light emitting diode elements and method of fabricating the same
KR20110132161A (ko) 반도체 발광 소자 및 그 제조방법
US20170324004A1 (en) Light-emitting device and lighting system
KR20140047871A (ko) 반도체 소자 및 및 그것을 제조하는 방법
KR20210096028A (ko) 발광 다이오드
KR101087970B1 (ko) 반도체 발광소자
KR20190129809A (ko) 정전방전 보호 기능을 갖는 발광 다이오드 칩
KR20160054877A (ko) 발광소자
KR101617227B1 (ko) 반도체 발광소자
KR101381986B1 (ko) 커패시터를 구비하는 발광 다이오드
KR101992152B1 (ko) 발광 소자 및 발광 소자 패키지
KR101205836B1 (ko) 반도체 발광 소자 어레이 및 그 제조방법
KR102376672B1 (ko) 발광소자 및 발광소자 패키지
KR102181503B1 (ko) 발광소자 및 이를 구비한 발광소자 패키지

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20101103

PA0201 Request for examination
A302 Request for accelerated examination
PA0302 Request for accelerated examination

Patent event date: 20101118

Patent event code: PA03022R01D

Comment text: Request for Accelerated Examination

Patent event date: 20101103

Patent event code: PA03021R01I

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20110211

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20110531

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20110602

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20110602

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20150509