KR20190129809A - 정전방전 보호 기능을 갖는 발광 다이오드 칩 - Google Patents

정전방전 보호 기능을 갖는 발광 다이오드 칩 Download PDF

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KR20190129809A
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Abstract

정전방전 보호 기능을 갖는 발광 다이오드 칩이 개시된다. 일 실시예로, 플립형 발광 다이오드 칩이 개시되며, 이 플립형 발광 다이오드 칩은 기판 상에 정렬된 발광 다이오드부, 및 기판 상에 정렬되고, 발광 다이오드부에 연결된 역병렬 다이오드부를 포함한다. 플립형 발광 다이오드 칩 내에 발광 다이오드부와 함께 역병렬 다이오드부를 배치함으로써, 정전 방전에 강한 발광 다이오드 칩을 제공할 수 있다.

Description

정전방전 보호 기능을 갖는 발광 다이오드 칩{LED CHIP HAVING ESD PROTECTION}
본 발명은 발광 소자에 관한 것으로, 더욱 상세하게는 정전 방전 보호 기능을 갖는 발광 다이오드 칩에 관한 것이다.
일반적으로, GaN 계열의 화합물 반도체는 결정결함의 발생을 줄이기 위해 결정구조 및 격자상수가 유사한 사파이어 기판 상에 에피택셜 성장된다. 그러나 사파이어 기판 상에 성장된 에피층들은 V-피트, 실전위(threading dislocation) 등의 많은 결정 결함을 내포하고 있다. 외부에서 고전압의 정전기가 인가될 때, 전류가 에피층 내의 결정결함에 집중되어 다이오드의 항복(Breakdown)이 쉽게 발생된다.
최근 LED TV의 백라이트 유닛(Back Light Unit)은 물론이고, 조명, 자동차, 전광판, 기간 시설 등에 고휘도-고출력 발광다이오드(LED)의 적용이 확대되고 있다. 이에 따라 발광 소자에 대해 정전기에 대한 보호 성능이 더욱 높게 요구되고 있다.
LED는 전기적으로 신뢰성이 우수한 정전기 보호 소자를 이용하여 반영구적으로 수명을 보장할 필요가 있다. 정전기인 ESD(Electrostatic Discharge), 스위치에서 발생하는 스파크인 EFT(Electrical Fast Transient), 공기 중의 낙뢰인 라이팅 서지(Lightning Surge)에 대해 LED의 신뢰성을 확보하는 일은 매우 중요하다.
일반적으로, 발광 다이오드를 패키징할 때, 정전 방전을 방지하기 위해 별개의 제너 다이오드를 발광 다이오드와 함께 장착하여 사용하고 있다(대한민국 특허공개공보 10-2011-0128592 등 참조). 그러나 제너 다이오드는 값이 비싸고, 제너 다이오드를 실장하는 공정들의 추가로 인해 발광 다이오드 패키징 공정수 및 제조 비용이 증가된다. 더욱이, 제너 다이오드가 LED 패키지 내에서 발광 다이오드 근처에 실장되므로, 제너 다이오드에 의한 광 흡수에 기인하여 패키지의 발광 효율이 낮아지며, 이에 따라 LED 패키지의 수율이 떨어진다.
본 발명이 해결하고자 하는 과제는, 정전 방전 보호 기능을 갖는 발광 다이오드 칩을 제공하는 것이다.
본 발명의 일 실시예에 따르면, 플립형 발광 다이오드 칩이 제공된다. 이 발광 다이오드 칩은, 기판; 상기 기판 상에 정렬된 발광 다이오드부; 및 상기 기판 상에 정렬되고, 상기 발광 다이오드부에 연결된 역병렬 다이오드부를 포함한다. 상기 역병렬 다이오드부에 의해 상기 발광 다이오드부를 정전 방전으로부터 보호할 수 있다.
상기 플립형 발광 다이오드 칩은, 제1 전극 패드 및 제2 전극 패드를 더 포함할 수 있다. 상기 제1 전극 패드는 상기 발광 다이오드부 상에 정렬되고, 상기 제2 전극 패드는 상기 발광 다이오드부와 상기 역병렬 다이오드부 상에 걸쳐서 정렬될 수 있다.
또한, 상기 발광 다이오드부 및 상기 역병렬 다이오드부는 각각, 제1 도전형 질화물계 반도체층; 제2 도전형 질화물계 반도체층; 및 상기 제1 도전형 질화물계 반도체층과 상기 제2 도전형 질화물계 반도체층 사이에 위치하는 활성층을 포함할 수 있다.
나아가, 상기 제1 전극 패드는 상기 발광 다이오드부의 제1 도전형 반도체층 및 상기 역병렬 다이오드부의 제2 도전형 반도체층에 전기적으로 접속될 수 있다. 한편, 상기 제2 전극 패드는 상기 발광 다이오드부의 제2 도전형 반도체층 및 상기 역병렬 다이오드부의 제1 도전형 반도체층에 전기적으로 접속될 수 있다.
또한, 상기 플립형 발광 다이오드 칩은, 상기 발광 다이오드부의 제2 도전형 질화물계 반도체층 상에 정렬된 반사 전극을 더 포함할 수 있으며, 상기 제1 전극 패드는 상기 반사 전극 상부에 위치할 수 있다.
나아가, 상기 플립형 발광 다이오드 칩은, 상기 반사 전극과 상기 제1 전극 패드 사이에 위치하고, 상기 발광 다이오드부의 제1 도전형 질화물계 반도체층과 상기 역병렬 다이오드부의 제2 도전형 질화물계 반도체층에 전기적으로 접속된 전류 분산층을 더 포함할 수 있다. 상기 전류 분산층은 상기 반사 전극으로부터 절연된다.
또한, 상기 전류 분산층은 상기 발광 다이오드부 및 상기 역병렬 다이오드부를 덮을 수 있으며, 상기 발광 다이오드부 상의 반사 전극을 노출시키는 개구부 및 상기 역병렬 다이오드부의 제1 도전형 질화물계 반도체층을 노출시키는 개구부를 가질 수 있다.
상기 전류 분산층의 개구부들을 통해 노출된 반사 전극 및 제1 도전형 질화물계 반도체층은 제2 전극 패드에 의해 서로 전기적으로 접속될 수 있다.
몇몇 실시예들에 있어서, 상기 역병렬 다이오드부는 서로 반대방향으로 접속된 2개의 다이오드들을 포함할 수 있다. 나아가, 상기 2개의 다이오드들은 캐소드들을 서로 공유할 수 있다.
나아가, 상기 플립형 발광 다이오드 칩은, 제1 전극 패드 및 제2 전극 패드를 더 포함할 수 있으며, 상기 제1 전극 패드는 상기 발광 다이오드부 상에 정렬되고, 상기 제2 전극 패드는 상기 발광 다이오드부와 상기 역병렬 다이오드부 상에 걸쳐서 정렬될 수 있다.
또한, 상기 발광 다이오드부 및 상기 역병렬 다이오드부는 각각, 제1 도전형 질화물계 반도체층; 제2 도전형 질화물계 반도체층; 및 상기 제1 도전형 질화물계 반도체층과 상기 제2 도전형 질화물계 반도체층 사이에 위치하는 활성층을 포함할 수 있다. 나아가, 상기 제1 전극 패드는 상기 발광 다이오드부의 제1 도전형 반도체층 및 상기 2개의 다이오드들 중 하나의 제2 도전형 반도체층에 전기적으로 접속될 수 있다. 또한, 상기 제2 전극 패드는 상기 발광 다이오드부의 제2 도전형 반도체층 및 상기 역병렬 다이오드부들 중 다른 하나의 제2 도전형 반도체층에 전기적으로 접속될 수 있다.
본 발명의 일 실시예에 따른 발광 다이오드 칩은, 발광 다이오드부; 상기 발광 다이오드부의 정전 방전 보호를 위한 역병렬 다이오드부; 상기 발광 다이오드부 상에 정렬된 제1 전극 패드; 및 상기 발광 다이오드부와 상기 역병렬 다이오드부 상에 걸쳐서 위치하는 제2 전극 패드를 포함할 수 있다.
상기 제2 전극 패드가 발광 다이오드부와 역병렬 다이오드부 상에 걸쳐서 위치하기 때문에, 상기 역병렬 다이오드부의 크기가 제2 전극 패드에 의해 제한되지 않으며 상대적으로 자유롭게 조절될 수 있다.
몇몇 실시예들에 있어서, 상기 제1 전극 패드는 상기 발광 다이오드부의 캐소드와 상기 역병렬 다이오드부의 애노드에 전기적으로 접속되고, 상기 제2 전극 패드는 상기 발광 다이오드부의 애노드와 상기 역병렬 다이오드부의 캐소드에 전기적으로 접속될 수 있다.
몇몇 실시예들에 있어서, 상기 역병렬 다이오드부는 서로 반대 방향으로 접속된 2개의 다이오드들을 포함할 수 있다. 나아가, 상기 2개의 다이오드들은 캐소드를 서로 공유할 수 있다.
본 발명의 일 실시예에 따른 발광 다이오드 칩은, 발광 다이오드부; 역병렬 다이오드부; 반사전극; 및 전류 분산층을 포함하고, 상기 발광 다이오드부 및 상기 역병렬 다이오드부는 각각 제1 도전형 질화물계 반도체층, 활성층 및 제2 도전형 질화물계 반도체층을 포함하고, 상기 반사 전극은 상기 발광 다이오드부의 제2 도전형 질화물계 반도체층 상에 정렬되고, 상기 전류 분산층은 상기 발광 다이오드부 및 상기 역병렬 다이오드부를 덮어 상기 발광 다이오드부의 제1 도전형 반도체층과 상기 역병렬 다이오드부의 제2 도전형 반도체층을 전기적으로 연결하되, 상기 발광 다이오드부 상의 반사 전극으로부터 절연되며, 상기 반사 전극을 노출시키는 개구부를 갖는다.
한편, 상기 전류 분산층은 상기 역병렬 다이오드부의 제1 도전형 반도체층을 노출시키는 개구부를 더 포함할 수 있다.
몇몇 실시예들에 있어서, 역병렬 다이오드부는 서로 반대방향으로 접속된 2개의 다이오드들을 포함할 수 있으며, 상기 전류 분산층은 상기 2개의 다이오드들 중 하나의 제2 도전형 반도체층을 덮으며, 또한 다른 하나의 제2 도전형 반도체층을 노출시키는 개구부를 가질 수 있다.
도 1 내지 도 7은 본 발명의 일 실시예에 따른 발광 다이오드 칩 및 그 제조 방법을 설명하기 위한 개략적인 평면도들 및 단면도들이다.
도 8은 본 발명의 일 실시예에 따른 발광 다이오드 칩의 회로도를 개략적으로 나타낸다.
도 9 내지 도 15는 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩 및 그 제조 방법을 설명하기 위한 개략적인 평면도들 및 단면도들이다.
도 16은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩의 회로도를 개략적으로 나타낸다.
도 17 내지 도 23은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩 및 그 제조 방법을 설명하기 위한 개략적인 평면도들 및 단면도들이다.
도 24는 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩의 회로도를 개략적으로 나타낸다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수 있다. 또한 각 도면들은 정확하게 축적에 맞도록 도시되어 있지는 않음에 유의해야 한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
본 발명의 실시예들에 따른 발광 다이오드 칩의 이해를 돕기 위해 먼저 발광 다이오드 칩 제조 방법을 설명한다. 그러나 본 발명은 특정 제조 방법에 의해 제조된 발광 다이오드 칩에 한정되는 것은 아니며, 아래에 설명되는 제조 방법은 단지 본 발명의 발광 다이오드 칩의 구조에 대한 이해를 돕기 위해 예로서 제공되는 것임에 유의해야 한다.
도 1 내지 도 7은 본 발명의 일 실시예에 따른 발광 다이오드 칩 제조 방법을 설명하기 위한 도면들로서, 각 도면들에서 (a)는 평면도를 (b)는 절취선 A-A를 따라 취해진 단면도를 나타낸다.
우선, 도 1을 참조하면, 기판(21) 상에 제1 도전형 반도체층(21)이 형성되고, 상기 제1 도전형 반도체층(21) 상에 서로 이격된 복수의 메사들(M1, M2)이 형성된다. 복수의 메사들(M1, M2)은 각각 활성층(25) 및 제2 도전형 반도체층(27)을 포함한다. 활성층(25)이 제1 도전형 반도체층(23)과 제2 도전형 반도체층(27) 사이에 위치한다.
상기 복수의 메사들(M1, M2)은 기판(21) 상에 제1 도전형 반도체층(23), 활성층(25) 및 제2 도전형 반도체층(27)을 포함하는 에피층을 금속 유기화학 기상 성장법 등을 이용하여 성장시킨 후, 제1 도전형 반도체층(23)이 노출되도록 제2 도전형 반도체층(27) 및 활성층(25)을 패터닝함으로써 형성될 수 있다. 상기 제1 도전형 반도체층(23), 활성층(25) 및 제2 도전형 반도체층(27)은 질화갈륨과 같은 질화물계 반도체층으로 성장될 수 있다. 또한, 상기 복수의 메사들(M1, M2)의 측면은 포토레지스트 리플로우와 같은 기술을 사용함으로써 경사지게 형성될 수 있다. 메사들(M1) 측면의 경사진 프로파일은 활성층(25)에서 생성된 광의 추출 효율을 향상시킨다.
복수의 메사들(M1)이 도시한 바와 같이 일측 방향으로 서로 평행하게 연장하는 기다란 형상을 가질 수 있다. 이러한 형상은 기판(21) 상에서 복수의 칩 영역에 동일한 형상의 복수의 메사들(M1)을 형성하는 것을 단순화시킨다. 그러나 메사(M1)가 반드시 복수개로 형성되어야 하는 것은 아니며, 단일의 메사(M1)가 형성될 수도 있다. 한편, 메사(M2)는 메사들(M1)에 비해 상대적으로 작은 크기를 가진다.
도 2를 참조하면, 상기 복수의 메사들(M1, M2) 상에 각각 반사 전극들(30)이 형성된다. 상기 반사 전극들(30)은 메사들(M1, M2)이 형성된 후, 각 메사(M1, M2) 상에 형성될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 제2 도전형 반도체층(27)을 성장시키고 메사들(M1, M2)을 형성하기 전에 제2 도전형 반도체층(27) 상에 미리 형성될 수도 있다. 반사 전극들(30)은 메사(M1, M2)의 상면을 대부분 덮으며, 메사(M1, M2)의 평면 형상과 대체로 동일한 형상을 갖는다. 본 실시예에 있어서, 반사 전극(30)이 메사(M2) 상에도 형성되는 것으로 설명하지만, 메사(M2) 상의 반사 전극(30)은 생략될 수도 있으며, 반사 전극(30) 이외의 다른 오믹 금속층이 메사(M2) 상에 형성될 수도 있다.
반사 전극들(30)은 반사층(28)을 포함하며, 나아가 장벽층(29)을 포함할 수 있다. 장벽층(29)은 반사층(28)의 상면 및 측면을 덮을 수 있다. 예컨대, 반사층(28)의 패턴을 형성하고, 그 위에 장벽층(29)을 형성함으로써, 장벽층(29)이 반사층(28)의 상면 및 측면을 덮도록 형성될 수 있다. 예를 들어, 반사층(28)은 Ag, Ag 합금, Ni/Ag, NiZn/Ag, TiO/Ag층을 증착 및 패터닝하거나 리프트 오프 기술을 이용하여 형성될 수 있다. 한편, 상기 장벽층(29)은 Ni, Cr, Ti, Pt, Au 또는 그 복합층으로 형성될 수 있으며, 반사층의 금속 물질이 확산되거나 오염되는 것을 방지한다.
도 3을 참조하면, 기판(21) 상에서 발광 다이오드 칩 영역들을 서로 분리하는 분리(isolation) 공정이 수행되어 칩 영역을 한정하는 분리홈(23h1)이 형성된다. 이때, 메사들(M1)과 메사(M2)를 분리하는 분리 홈(23h2)이 함께 형성된다. 상기 분리 공정은 사진 및 식각 공정을 이용하여 수행될 수 있다.
상기 분리홈들(23h1, 23h2)의 측벽은 경사지게 형성될 수 있다. 또한, 상기 분리홈들(23h1, 23h2)에 의해 기판(21)의 상부면이 노출될 수 있다. 분리홈(23h1)은 칩 영역들을 서로 이격시키고, 분리홈(23h2)은, 뒤에서 설명하듯이, 발광 다이오드부와 역병렬 다이오드부를 서로 이격시킨다. 즉, 분리홈(23h2)은 메사들(M1)의 영역과 메사(M2) 영역이 서로 이격되도록 제1 도전형 반도체층(23)을 분리하며, 이에 따라 메사들(M1)이 포함된 발광 다이오드부와 메사(M2)가 포함된 역병렬 다이오드부가 정의된다.
본 실시예에 있어서, 메사(M1, M2) 및 반사 전극들(30)이 형성된 후, 분리 공정이 수행되는 것으로 설명하지만, 본 발명은 이에 한정되는 것은 아니다. 즉, 분리 공정은 반사 전극들(30)을 형성하기 전 또는 메사(M1, M2)를 형성하기 전에 미리 수행될 수도 있다.
도 4를 참조하면, 복수의 메사들(M1, M2) 및 제1 도전형 반도체층(23)을 덮는 하부 절연층(31)이 형성된다. 하부 절연층(31)은 특정 영역에서 제1 도전형 반도체층(23) 및 제2 도전형 반도체층(27)에 전기적 접속을 허용하기 위한 개구부들(31a, 31b)을 가진다. 예컨대, 하부 절연층(31)은 발광 다이오드부에서 제1 도전형 반도체층(23)을 노출시키는 개구부들(31a)과 반사전극들(30)을 노출시키는 개구부들(31b)을 가질 수 있다. 나아가, 하부 절연층(31)은 역병렬 다이오드부에서 메사(M2) 근처의 제1 도전형 반도체층(23)을 노출시키는 개구부(31c)와 메사(M2)의 상부 영역을 노출시키는 개구부(31d)를 가진다.
개구부들(31a)은 메사들(M1) 사이의 영역 및 기판(21) 가장자리 근처에 위치할 수 있으며, 메사들(M1)을 따라 연장하는 기다란 형상을 가질 수 있다. 한편, 개구부들(31b)은 메사(M1) 상부에 한정되어 위치하며, 메사들(M1)의 동일 단부 측에 치우쳐 위치할 수 있다. 본 실시예에서, 각 메사(M1) 상에 상대적으로 넓은 단일의 개구부(31b)가 형성된 것으로 도시 및 설명하지만, 본 발명은 이에 한정되는 것은 아니다. 즉, 상기 개구부(31b) 대신에 각 메사(M1) 상에 상대적으로 작은 복수의 개구부들을 형성할 수도 있다.
하부 절연층(31)은 화학기상증착(CVD) 등의 기술을 사용하여 SiO2 등의 산화막, SiNx 등의 질화막, MgF2의 절연막으로 형성될 수 있다. 하부 절연층(31)은 단일층으로 형성될 수 있으나, 이에 한정되는 것은 아니며 다중층으로 형성될 수도 있다. 나아가, 하부 절연층(31)은 저굴절 물질층과 고굴절 물질층이 교대로 적층된 분포 브래그 반사기(DBR)로 형성될 수 있다. 예컨대, SiO2/TiO2나 SiO2/Nb2O5 등의 층을 적층함으로써 반사율이 높은 절연 반사층을 형성할 수 있다.
도 5를 참조하면, 하부 절연층(31) 상에 전류 분산층(33)이 형성된다. 전류 분산층(33)은 복수의 메사들(M1, M2) 및 제1 도전형 반도체층(23)을 덮는다. 전류 분산층(33)은 각각의 메사(M1) 상부 영역 내에 위치하고 반사 전극들(30)을 노출시키는 개구부들(33a)을 가지며, 발광 다이오드부의 제1 도전형 반도체층(23)을 노출시키는 개구부(33b)를 가진다.
전류 분산층(33)은 하부 절연층(31)의 개구부들(31a)을 통해 제1 도전형 반도체층(23)에 오믹콘택할 수 있다. 또한, 전류 분산층(33)은 하부 절연층(31)의 개구부(31d)를 통해 메사(M2)에 전기적으로 접속된다. 이에 따라, 전류 분산층(33)은 발광 다이오드부의 제1 도전형 반도체층(23)과 역병렬 다이오드부의 제2 도전형 반도체층(27)을 전기적으로 연결한다.
한편, 전류 분산층(33)은 하부 절연층(31)에 의해 복수의 메사들(M) 및 반사 전극들(30)로부터 절연된다. 또한, 전류 분산층(33)의 개구부들(33a)은 전류 분산층(33)이 메사들(M1) 상의 반사 전극들(30)에 접속하는 것을 방지하도록 각각 하부 절연층(31)의 개구부들(31b)보다 더 넓은 면적을 갖는다. 따라서, 개구부들(33a)의 측벽은 하부 절연층(31) 상에 위치한다. 나아가, 전류 분산층(33)의 개구부(33b)는 전류 분산층(33)이 발광 다이오드부의 제1 도전형 반도체층(23)에 접속하는 것을 방지하도록 하부 절연층(31)의 개구부(31c)보다 더 넓은 면적을 가진다. 따라서, 개구부들(33b)의 측벽 또한 하부 절연층(31) 상에 위치한다.
상기 전류 분산층(33)은 개구부들(33a, 33b)을 제외한 기판(31)의 거의 전 영역 상부에 형성된다. 따라서, 상기 전류 분산층(33)을 통해 전류가 쉽게 분산될 수 있다. 전류 분산층(33)은 Al층과 같은 고반사 금속층을 포함할 수 있으며, 고반사 금속층은 Ti, Cr 또는 Ni 등의 접착층 상에 형성될 수 있다. 또한, 상기 고반사 금속층 상에 Ni, Cr, Au 등의 단층 또는 복합층 구조의 보호층이 형성될 수 있다.
도 6을 참조하면, 전류 분산층(33) 상에 상부 절연층(35)이 형성된다. 상부 절연층(35)은 발광 다이오드부에서 전류 분산층(33)을 노출시키는 개구부(35a)와 함께 반사 전극들(30)을 노출시키는 개구부들(35b)을 가지며, 또한 역병렬 다이오드부에서 제1 도전형 반도체층(23)을 노출시키는 개구부(35c)를 가진다.
복수의 개구부(35a)들이 각 메사(M1) 상에 위치하도록 형성될 수 있으나, 이에 한정되는 것은 아니며, 단일의 개구부(35a)가 복수의 메사(M1)에 걸쳐서 형성될 수도 있다. 또한, 도 6의 개구부(35a) 대신에 각 메사(M1) 상에 복수의 개구부들이 형성될 수도 있다.
개구부들(35b)은 전류 분산층(33)의 개구부들(33a) 및 하부 절연층(31)의 개구부들(31b)을 통해 노출된 반사 전극들(30)을 노출시킨다. 개구부들(35b)은 전류 분산층(33)의 개구부들(33a)에 비해 더 좁은 면적을 가진다. 이에 따라, 상기 전류 분산층(33)의 개구부들(33a)의 측벽들은 상부 절연층(35)에 의해 덮인다. 개구부들(35b)은, 하부 절연층(31)의 개구부들(31b)보다 좁은 면적을 가질 수 있으나 넓은 면적을 가질 수도 있다.
개구부(35c)는 전류 분산층(33)의 개구부(33b) 및 하부 절연층(31)의 개구부(31c)를 통해 노출된 제1 도전형 반도체층(23)을 노출시킨다. 개구부(35c)는 전류 분산층(33)의 개구부(33b)보다 더 좁은 면적으로 가지며, 따라서 개구부(33b)는 상부 절연층(35)에 의해 덮인다. 한편, 개구부(35c)는, 하부 절연층(31)의 개구부(31c)보다 좁은 면적 또는 넓은 면적을 가질 수 있다.
상부 절연층(35)은 산화물 절연층, 질화물 절연층 또는 폴리이미드, 테플론, 파릴렌 등의 폴리머를 이용하여 형성될 수 있다.
도 7을 참조하면, 상부 절연층(35) 상에 제1 전극 패드(37a) 및 제2 전극 패드(37b)가 형성된다. 제1 전극 패드(37a)는 발광 다이오드부 상에 정렬되며 상부 절연층(35)의 개구부(35a)를 통해 전류 분산층(33)에 접속한다. 한편, 제2 전극 패드(37b)는 발광 다이오드부와 역병렬 다이오드부에 걸쳐서 정렬되며, 상부 절연층(35)의 개구부들(35b)을 통해 반사 전극들(30)에 접속하고, 개구부(35c)를 통해 역병렬 다이오드부의 제1 도전형 반도체층(23)에 접속한다. 이에 따라, 발광 다이오드부의 제2 도전형 반도체층(27)과 역병렬 다이오드부의 제1 도전형 반도체층(23)이 제2 전극 패드(37b)를 통해 전기적으로 연결된다.
제1 전극 패드(37a) 및 제2 전극 패드(37b)는 발광 다이오드 칩을 서브마운트, 패키지 또는 인쇄회로보드 등에 실장하기 위해 범프를 접속하거나 SMT를 위한 패드로 사용될 수 있다.
상기 제1 및 제2 전극 패드(37a, 37b)는 동일 공정으로 함께 형성될 수 있으며, 예컨대 사진 및 식각 기술 또는 리프트 오프 기술을 사용하여 형성될 수 있다. 상기 제1 및 제2 전극 패드(37a, 37b)는 예컨대 Ti, Cr, Ni 등의 접착층과 Al, Cu, Ag 또는 Au 등의 고전도 금속층을 포함할 수 있다.
그 후, 기판(21)을 개별 발광 다이오드 칩 단위로 분할함으로써 발광 다이오드 칩이 완성된다. 여기서 설명된 발광 다이오드 칩은 제1 전극 패드(37a) 및 제2 전극 패드(37b)가 범프 또는 SMT를 이용하여 서브마운트, 패키지 또는 인쇄회로보드 등에 실장되는 플립형 발광 다이오드 칩이다. 여기서, 제2 전극 패드(37b)는 발광 다이오드부 및 역병렬 다이오드부 상에 걸쳐서 위치하며, 제2 전극 패드(37b)가 일반적인 수평형 발광 다이오드 칩의 전극 패드에 비해 상대적으로 크다. 따라서, 제2 전극 패드(37b)의 크기 내에서 역병렬 다이오드부의 크기를 상대적으로 자유롭게 조절할 수 있다.
본 실시예에 있어서, 기판(21)이 잔류하는 플립형 발광 다이오드 칩을 예로서 설명하지만, 기판(21)은 개별 발광 다이오드 칩 단위로 분할되기 전 또는 후에 발광 다이오드 칩에서 제거될 수도 있다.
이하, 본 발명의 일 실시예에 따른 발광 다이오드 칩의 구조에 대해 도 7 및 도 8을 참조하여 상세히 설명한다. 도 8은 본 발명의 일 실시예에 따른 회로도를 개략적으로 도시한 도면이다.
도 7 및 도 8을 참조하면, 발광 다이오드 칩은, 발광 다이오드부(Ld)와 역병렬 다이오드부(Rd)를 포함한다. 발광 다이오드 칩은 또한 기판(21), 반사 전극(30), 하부 절연층(31), 전류 분산층(33), 상부 절연층(35), 제1 전극 패드(37a) 및 제2 전극 패드(37b)를 포함할 수 있다.
본 실시예에 있어서, 발광 다이오드 칩은 플립형 발광 다이오드 칩을 예로서 설명하지만, 본 발명이 플립형 발광 다이오드 칩에 반드시 한정되는 것은 아니다. 예를 들어, 본 발명은 성장 기판이 분리된 수직형 구조의 발광 다이오드 칩에도 적용될 수 있다.
기판(21)은 질화갈륨계 에피층들을 성장시키기 위한 성장기판, 예컨대 사파이어 기판, 탄화실리콘 기판, 실리콘 기판, 질화갈륨 기판 등일 수 있다.
한편, 본 명세서에서 "역병렬 다이오드부"(Rd)는 발광 다이오드 칩 내에 제공되며 발광 다이오드부(Ld)에 역병렬 연결되는 다이오드를 포함한다. 본 실시예에 있어서, 역병렬 다이오드부(Rd)는 발광 다이오드부(Ld)에 역병렬 연결된 하나의 다이오드로 구성된다. 또한, 발광 다이오드부(Ld)와 역병렬 다이오드부(Rd)는 분리 홈(도 3의 23h2)에 의해 서로 이격될 수 있다. 발광 다이오드부(Ld)가 역병렬 다이오드부(Rd)에 비해 상대적으로 넓은 면적을 갖는다.
또한, 발광 다이오드부(Ld) 및 역병렬 다이오드부(Rd)는 각각, 제1 도전형 반도체층(23), 활성층(25) 및 제2 도전형 반도체층(27)을 포함한다. 제1 도전형 반도체층(23)은 예컨대 n형 GaN을 포함할 수 있으며, 제2 도전형 반도체층(27)은 예컨대 p형 GaN을 포함할 수 있으나, n형과 p형은 서로 뒤바뀔 수 있다. 활성층(25)은 제1 도전형 반도체층(23)과 제2 도전형 반도체층(27) 사이에 위치하며, 단일 양자우물 구조 또는 다중 양자우물 구조로 형성될 수 있다.
발광 다이오드부(Ld)와 역병렬 다이오드부(Rd)는 동일한 성장 공정, 예컨대 MOCVD, MBE 등을 이용하여 성장된 질화물계 반도체층들을 패터닝하여 이격시킴으로써 형성된다. 따라서, 발광 다이오드부(Ld)와 역병렬 다이오드부(Rd)는 동일한 조성 및 동일한 구조를 가지는 제1 도전형 반도체층(23), 활성층(27b) 및 제2 도전형 반도체층(27)을 가질 수 있다.
한편, 발광 다이오드부(Ld)는 단일의 제1 도전형 반도체층(23) 상에 위치하는 단일의 메사 또는 복수의 메사들(도 1의 M1)을 포함할 수 있다. 메사(M1)는 활성층(25)과 제2 도전형 반도체층(27)을 포함한다. 복수의 메사들(M1)은 기다란 형상을 갖고 서로 평행할 수 있다. 한편, 역병렬 다이오드부(Rd)는 제1 도전형 반도체층(23) 상에 위치하는 메사(도 1의 M2)를 포함한다.
반사 전극들(30)이 메사들(M1) 상에, 즉 제2 도전형 반도체층(27) 상에 정렬된다. 반사 전극들(30)은 금속 반사층(28)과 장벽층(29)을 포함할 수 있으며, 제2 도전형 반도체층(27)에 오믹콘택할 수 있다. 나아가, 반사 전극(30)이 메사(M2) 상에도 형성될 수 있다. 메사(M2) 상의 반사 전극(30) 또한 역병렬 다이오드부(Rd)의 제2 도전형 반도체층(27)에 오믹 콘택할 수 있다. 이와 달리, 메사(M2) 상에는 반사 전극(30) 대신 다른 종류의 오믹 콘택층이 형성될 수도 있다.
제1 전극 패드(37a) 및 제2 전극 패드(37b)는 반사 전극들(30) 상부에 위치한다. 또한, 제1 전극 패드(37a)는 발광 다이오드부(Ld) 상에 정렬되고, 제2 전극 패드(37b)는 발광 다이오드부(Ld)와 역병렬 다이오드부(Rd) 상에 걸쳐서 정렬된다. 또한, 제1 전극 패드(37a)는 발광 다이오드부(Ld)의 제1 도전형 반도체층(23) 및 역병렬 다이오드부(Rd)의 제2 도전형 반도체층(27)에 전기적으로 접속된다. 한편, 제2 전극 패드(37b)는 발광 다이오드부(Ld)의 제2 도전형 반도체층(27) 및 역병렬 다이오드부(Rd)의 제1 도전형 반도체층(23)에 전기적으로 접속된다.
예를 들어, 앞서 도 5를 참조하여 설명한 바와 같이, 전류 분산층(33)이 제1 전극 패드(37a)와 반사 전극(30) 사이에 위치하고, 발광 다이오드부(Ld)의 제1 도전형 반도체층(23)과 역병렬 다이오드부(Rd)의 제2 도전형 반도체층(27)에 전기적으로 접속될 수 있다. 나아가, 전류 분산층(33)은 발광 다이오드부(Ld) 및 역병렬 다이오드부(Rd)를 대부분 덮으며, 발광 다이오드부(Ld) 상의 반사 전극(30)을 노출시키는 개구부(도 5의 33a) 및 역병렬 다이오드부(Rd)의 제1 도전형 질화물계 반도체층(23)을 노출시키는 개구부(33ㅠ)를 가진다.
한편, 제2 전극 패드(37b)는 개구부(33a)를 통해 노출된 반사 전극(30)과 개구부(33b)를 통해 노출된 제1 도전형 반도체층을 전기적으로 연결할 수 있다.
한편, 하부 절연층(31)은 반사 전극(30)과 전류 분산층(33) 사이에 위치하여 전류 분산층(33)을 반사 전극(31)으로부터 절연시킨다. 하부 절연층(31)은 도 4를 참조하여 설명한 바와 같이 발광 다이오드부(Ld)의 제1 도전형 반도체층(23)을 노출시키는 개구부(31a) 및 반사 전극(30)을 노출시키는 개구부(31b)를 가지며, 또한 역병렬 다이오드부(Rd)의 제1 도전형 반도체층(23)을 노출시키는 개구부(31c) 및 반사 전극(30)을 노출시키는 개구부(31d)를 가진다. 전류 분산층(33)은 개구부(31a)를 통해 노출된 제1 도전형 반도체층(23)과 개구부(31d)를 통해 노출된 반사 전극(30)을 접속할 수 있다.
상부 절연층(35)은 전류 분산층(33)과 제1 및 제2 전극 패드들(37a, 37b) 사이에 위치하며, 제2 전극 패드(37b)를 전류 분산층(33)으로부터 절연시킨다. 상부 절연층(35)은 발광 다이오드부(Ld)에서, 도 6을 참조하여 설명한 바와 같이, 제1 전극 패드(37a) 하부 영역에 전류 분산층(33)을 노출시키는 개구부(35a)를 가지며, 또한 제2 전극 패드(37b) 하부 영역에 반사 전극(30)을 노출시키는 개구부(35b)를 가진다. 나아가, 상부 절연층(35)은 역병렬 다이오드부에서, 도 6을 참조하여 설명한 바와 같이, 제1 도전형 반도체층(23)을 노출시키는 개구부(35c)를 가진다.
제2 전극 패드(37b)는 상부 절연층(35) 상에서 개구부들(35b, 35c)을 덮으며, 이에 따라, 발광 다이오드부(Ld) 상의 반사 전극(30)과 역병렬 다이오드부(Rd)의 제1 도전형 반도체층(23)을 전기적으로 접속할 수 있다.
본 실시예에 따르면, 도 8에 도시한 바와 같이, 제1 전극 패드(37a)와 제2 전극 패드(37b) 사이에서 발광 다이오드부(Ld)와 역병렬 다이오드부(Ld)가 서로 역병렬 연결된 회로가 구성된다. 따라서, 역병렬 다이오드부(Rd)에 의해 발광 다이오드부(Ld)를 정전 방전으로부터 보호할 수 있다.
한편, 본 실시예에 따르면, 전류 분산층(33)이 메사들(M1) 및 메사들(M1) 사이의 제1 도전형 반도체층(23)의 거의 전 영역을 덮는다. 따라서, 전류 분산층(33)을 통해 발광 다이오드부(Ld) 내에서 전류가 쉽게 분산될 수 있다. 더욱이, 상기 전류 분산층(33)이 Al과 같은 반사 금속층을 포함하거나, 하부 절연층을 절연 반사층으로 형성함으로써 반사 전극들(30)에 의해 반사되지 않는 광을 전류 분산층(33) 또는 하부 절연층(31)을 이용하여 반사시킬 수 있어 광 추출 효율을 향상시킬 수 있다.
(실험예)
종래 기술에 따라 역병렬 다이오드를 형성하지 않고 제조된 플립형 발광 다이오드 칩들(100개, 비교예)과 앞서 설명한 실시예에 따라 역병렬 다이오드부(Rd)를 포함하는 플립형 발광 다이오드 칩들(100개, 실시예)의 ESD 인가에 따른 수율 변화를 확인해 보았다. 실시예와 비교예의 샘플들은 제조 공정 상의 포토 마스크 상의 설계 이외에는 동일한 공정 순서에 따라 제작되었다.
한편, 비교예 및 실시예의 샘플들에 대해 역방향 전압 3kV를 인가하여 ESD 인가에 따른 발광 다이오드 칩의 수율 변화를 확인하였다. 이에 따르면, 비교예의 샘플들은 ESD 인가 전 63.4%의 수율에서 ESD 인가 후 32.4%로 수율이 떨어져 31%의 수율 감소를 보였다. 이에 반해, 실시예의 샘플들은 ESD 인가 전 70.3%의 수율에서 ESD 인가 후 68.1%로 수율이 떨어져 단지 2.3%의 수율 감소만을 보였다.
따라서, 역병렬 다이오드부(Rd)를 채택함에 따라 ESD에 강한 내성을 갖는 발광 다이오드 칩이 제공될 수 있음을 알 수 있다.
도 9 내지 도 15는 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩 및 그 제조 방법을 설명하기 위한 개략적인 도면들로서, 각 도면들에서 (a)는 평면도를 (b)는 절취선 A-A를 따라 취해진 단면도를 나타낸다.
본 실시예에 따른 발광 다이오드 칩 및 그 제조 방법은 도 1 내지 도 7을 참조하여 설명한 발광 다이오드 칩 및 그 제조 방법과 대체로 유사하나, 서로 반대방향으로 연결된 2개의 다이오드들을 가지는 역병렬 다이오드부(Bi-Rd)를 포함하는 것에 차이가 있다. 이하에서는 앞에서 설명한 실시예와의 차이점을 주로 설명한다.
도 9를 참조하면, 도 1을 참조하여 설명한 바와 같이, 기판(21) 상에 제1 도전형 반도체층(21)이 형성되고, 상기 제1 도전형 반도체층(21) 상에 서로 이격된 복수의 메사들(M1, M2)이 형성된다. 다만, 도 1에서는 하나의 메사(M2)가 형성되었으나, 본 실시예에서는 2개의 메사들(M2)이 서로 마주보도록 이격되어 형성된다. 메사들(M2) 사이에는 제1 도전형 반도체층(23)이 노출된다.
상기 복수의 메사들(M1, M2)은 도 1을 참조하여 설명한 바와 같이 기판(21) 상에 제1 도전형 반도체층(23), 활성층(25) 및 제2 도전형 반도체층(27)을 포함하는 에피층을 금속 유기화학 기상 성장법 등을 이용하여 성장시킨 후, 제1 도전형 반도체층(23)이 노출되도록 제2 도전형 반도체층(27) 및 활성층(25)을 패터닝함으로써 형성될 수 있다.
도 10을 참조하면, 도 2를 참조하여 설명한 바와 같이, 복수의 메사들(M1, M2) 상에 각각 반사 전극들(30)이 형성된다. 본 실시예에 있어서, 2개의 메사들(M2) 상에 반사 전극들(30)이 형성되는 것을 제외하면, 도 2를 참조하여 설명한 것과 동일하므로 상세한 설명은 생략된다. 또한, 반사 전극(30)이 메사(M2) 상에도 형성되는 것으로 설명하지만, 메사(M2) 상의 반사 전극(30)은 생략될 수도 있으며, 반사 전극(30) 이외의 다른 오믹 금속층이 메사(M2) 상에 형성될 수도 있다.
도 11을 참조하면, 도 3을 참조하여 설명한 바와 같이, 발광 다이오드 칩 영역들을 서로 분리하는 분리(isolation) 공정이 수행되어 칩 영역을 한정하는 분리홈(23h1)이 형성된다. 이때, 메사들(M1)로부터 메사들(M2) 각각을 분리하는 분리 홈(23h2)이 함께 형성된다. 본 실시예에 있어서, 메사들(M1)을 포함하는 영역이 발광 다이오드부(Ld)이고, 메사들(M2)를 포함하는 영역이 역병렬 다이오드부(Bi-Rd)에 해당된다. 다만, 본 실시예에 있어서, 메사들(M2) 사이에도 분리홈(23h2)이 형성되는 것에 주목할 필요가 있다.
분리 공정은, 도 3을 참조하여 설명한 바와 같이, 메사들(M1, M2) 및 반사 전극들(30)이 형성된 후 수행될 수 있으나, 이에 한정되는 것은 아니며, 반사 전극들(30)을 형성하기 전 또는 메사(M1, M2)를 형성하기 전에 미리 수행될 수도 있다.
도 12를 참조하면, 도 4를 참조하여 설명한 바와 같이,복수의 메사들(M1, M2) 및 제1 도전형 반도체층(23)을 덮는 하부 절연층(31)이 형성된다. 하부 절연층(31)은, 도 4를 참조하여 설명한 바와 같이, 개구부들(31a, 31b)을 가진다.
나아가, 하부 절연층(31)은 역병렬 다이오드부(Bi-Rd)에서 각 메사(M2) 근처의 제1 도전형 반도체층(23)을 노출시키는 개구부들(31c)와 각 메사(M2)의 상부 영역을 노출시키는 개구부들(31d)을 가진다.
도 13을 참조하면, 도 5를 참조하여 설명한 바와 같이, 하부 절연층(31) 상에 전류 분산층(33)이 형성된다. 또한, 전류 분산층(33)은 발광 다이오드부(Ld)의 메사들(M1) 및 제1 도전형 반도체층(23)을 덮으며, 각각의 메사(M1) 상부 영역 내에 위치하고 반사 전극들(30)을 노출시키는 개구부들(33a)을 가진다. 또한, 전류 분산층(33)은 역병렬 다이오드부(Bi-Rd)에서 각 다이오드의 제1 도전형 반도체층(23)을 노출시키는 개구부(33b)를 가지며, 2개의 다이오드들 중 하나의 메사(M2)를 덮고, 다른 하나의 다이오드의 메사(M2)를 노출시키는 개구부(33c)를 가진다.
이에 따라, 발광 다이오드부(Ld)의 제1 도전형 반도체층(23)이 역병렬 다이오드부(Bi-Rd)의 하나의 메사(M2)에 전류 분산층(33)을 통해 전기적으로 접속된다.
한편, 역병별 다이오드부(Bi-Rd)에서 개구부(33b)에 의해 노출되는 제1 도전형 반도체층들(23)은 전류 분산층(33)과 함께 형성되는 연결 패턴(34)에 의해 서로 전기적으로 연결된다.
도 14를 참조하면, 도 6을 참조하여 설명한 바와 같이, 전류 분산층(33) 상에 상부 절연층(35)이 형성된다. 상부 절연층(35)은, 도 6을 참조하여 설명한 바와 같이, 발광 다이오드부에서 전류 분산층(33)을 노출시키는 개구부(35a)와 함께 반사 전극들(30)을 노출시키는 개구부들(35b)을 가진다. 다만, 상부 절연층(35)은, 도 6의 개구부(35c)와 달리, 역병렬 다이오드부에서 상기 다른 하나의 메사(M2)를 노출시키는 개구부(35c)를 가진다. 본 실시예에 있어서, 상부 절연층(35)은 역병렬 다이오드부(Bi-Rd)에서 제1 도전형 반도체층(23)을 노출시킬 필요가 없다.
본 실시예에 있어서, 개구부(35c)는 전류 분산층(33)의 개구부(33c) 및 하부 절연층(31)의 개구부(31d)를 통해 노출된 반사 전극(30)을 노출시킨다. 개구부(35c)는 전류 분산층(33)의 개구부(33c)보다 더 좁은 면적으로 가지며, 따라서 개구부(33c)의 측벽은 상부 절연층(35)에 의해 덮인다. 한편, 개구부(35c)는, 하부 절연층(31)의 개구부(31d)보다 좁은 면적 또는 넓은 면적을 가질 수 있다.
도 15를 참조하면, 도 7을 참조하여 설명한 바와 같이, 상부 절연층(35) 상에 제1 전극 패드(37a) 및 제2 전극 패드(37b)가 형성된다. 제1 전극 패드(37a)는 발광 다이오드부 상에 정렬되며 상부 절연층(35)의 개구부(35a)를 통해 전류 분산층(33)에 접속한다.
한편, 제2 전극 패드(37b)는 발광 다이오드부와 역병렬 다이오드부에 걸쳐서 정렬되며, 상부 절연층(35)의 개구부들(35b)을 통해 반사 전극들(30)에 접속하고, 개구부(35c)를 통해 역병렬 다이오드부에서 노출된 반사 전극(M2)에 접속하여 메사(M2)에 전기적으로 접속한다. 이에 따라, 발광 다이오드부의 제2 도전형 반도체층(27)과 역병렬 다이오드부의 2개의 다이오드들 중 다른 하나의 다이오드의 제2 도전형 반도체층(23)이 제2 전극 패드(37b)를 통해 전기적으로 연결된다.
그 후, 기판(21)을 개별 발광 다이오드 칩 단위로 분할함으로써 발광 다이오드 칩이 완성된다. 본 실시예에 있어서, 기판(21)이 잔류하는 플립형 발광 다이오드 칩을 예로서 설명하지만, 기판(21)은 개별 발광 다이오드 칩 단위로 분할되기 전 또는 후에 발광 다이오드 칩에서 제거될 수도 있다.
본 실시예에 따른 발광 다이오드 칩의 회로도를 도 16에 개략적으로 나타낸다. 도 16에 도시한 바와 같이, 본 실시예에 따른 발광 다이오드 칩은, 제1 전극 패드(37a)와 제2 전극 패드(37b) 사이에 발광 다이오드부(Ld)와 역병렬 다이오드부(Bi-Rd)를 포함하며, 역병렬 다이오드부(Bi-Rd)는 서로 반대방향으로 접속된 2개의 다이오드들을 포함한다.
제1 전극 패드(37a)는 발광 다이오드부(Ld)의 제1 도전형 반도체층(캐소드, 23)과 역병렬 다이오드부의 2개의 다이오드들 중 하나의 제2 도전형 반도체층(애노드, 27)에 전기적으로 접속된다. 본 실시예에 있어서, 발광 다이오드부(Ld)의 제1 도전형 반도체층(23)과 역병렬 다이오드부의 하나의 다이오드 상의 반사 전극(30)이 전류 분산층(33)을 통해 서로 전기적으로 연결된다.
한편, 제2 전극 패드(37b)는 발광 다이오드부(Ld)의 제2 도전형 반도체층(애노드, 27)과 역병렬 다이오드부의 2개의 다이오드들 중 다른 하나의 제2 도전형 반도체층(애노드, 27)에 전기적으로 접속된다. 본 실시예에 있어서, 제2 전극 패드(37b)가 발광 다이오드부(Ld)의 반사 전극(30)과 역병렬 다이오드부(Bi-Rd)의 다른 하나의 다이오드 상의 반사 전극(30)을 전기적으로 연결한다.
상기 2개의 다이오드들은, 도 16에 도시한 바와 같이, 서로 캐소드(제1 도전형 반도체층(23))를 마주보도록 배치될 수 있다.
본 실시예에 따르면, 서로 반대방향으로 접속된 2개의 다이오드들을 갖는 역병렬 다이오드부(Bi-Rd)를 발광 다이오드부(Ld)에 연결하여 ESD에 강한 내성을 갖는 발광 다이오드 칩을 제공할 수 있다.
도 17 내지 도 23은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩 및 그 제조 방법을 설명하기 위한 개략적인 도면들로서, 각 도면들에서 (a)는 평면도를 (b)는 절취선 A-A를 따라 취해진 단면도를 나타낸다. 본 실시예에 따른 발광 다이오드 칩 및 그 제조 방법은 도 9 내지 도 15를 참조하여 설명한 발광 다이오드 칩 및 그 제조 방법과 대체로 유사하나, 역병렬 다이오드부(Bi-Rd)의 2개의 다이오드들이 캐소드를 공유하는 것에 차이가 있다. 이하에서는 앞에서 설명한 실시예와의 차이점을 주로 설명한다.
우선 도 17을 참조하면, 도 9를 참조하여 설명한 바와 같이, 기판(21) 상에 제1 도전형 반도체층(21)이 형성되고, 상기 제1 도전형 반도체층(21) 상에 서로 이격된 복수의 메사들(M1, M2)이 형성된다. 다만, 도 9에서는 2개의 메사들(M2)이 상대적으로 서로 멀리 떨어져 배치되나, 본 실시예에서는 2개의 메사들(M2)이 상대적으로 가깝게 배치될 수 있으며, 또한 상대적으로 큰 크기를 갖도록 형성될 수 있다.
도 18을 참조하면, 도 10을 참조하여 설명한 바와 같이, 복수의 메사들(M1, M2) 상에 각각 반사 전극들(30)이 형성된다. 본 실시예에 있어서, 2개의 메사들(M2)의 크기 및 배치가 달라진 것을 제외하면, 도 10을 참조하여 설명한 것과 동일하므로 상세한 설명은 생략된다.
도 19를 참조하면, 도 11을 참조하여 설명한 바와 같이, 발광 다이오드 칩 영역들을 서로 분리하는 분리(isolation) 공정이 수행되어 칩 영역을 한정하는 분리홈(23h1)이 형성된다. 이때, 메사들(M1)로부터 메사들(M2)을 분리하는 분리 홈(23h2)이 함께 형성된다. 본 실시예에 있어서, 메사들(M1)을 포함하는 영역이 발광 다이오드부(Ld)이고, 메사들(M2)를 포함하는 영역이 역병렬 다이오드부(Bi-Rd)에 해당된다. 다만, 앞의 실시예에 있어서, 메사들(M2) 사이에도 분리홈(23h2)이 형성되나, 본 실시예에서 메사들(M2)은 동일한 제1 도전형 반도체층(23) 상에 위치하며, 메사들(M2) 영역을 분리하는 분리홈(23h2)은 형성되지 않는다.
도 20을 참조하면, 도 12를 참조하여 설명한 바와 같이,복수의 메사들(M1, M2) 및 제1 도전형 반도체층(23)을 덮는 하부 절연층(31)이 형성된다. 하부 절연층(31)은, 도 12를 참조하여 설명한 바와 같이, 개구부들(31a, 31b)을 가진다.
나아가, 하부 절연층(31)은 역병렬 다이오드부(Bi-Rd)에서 각 메사(M2)의 상부 영역을 노출시키는 개구부들(31d)을 가진다. 역병렬 다이오드부(Bi-Rd)의 제1 도전형 반도체층은 하부 절연층(31)으로 모두 덮인다. 즉, 앞의 실시예와 달리, 각 메사(M2) 근처의 제1 도전형 반도체층(23)을 노출시키는 개구부들(31c)은 형성되지 않는다.
도 21을 참조하면, 도 13을 참조하여 설명한 바와 같이, 하부 절연층(31) 상에 전류 분산층(33)이 형성된다. 또한, 전류 분산층(33)은 발광 다이오드부(Ld)의 메사들(M1) 및 제1 도전형 반도체층(23)을 덮으며, 각각의 메사(M1) 상부 영역 내에 위치하고 반사 전극들(30)을 노출시키는 개구부들(33a)을 가진다. 또한, 전류 분산층(33)은 역병렬 다이오드부(Bi-Rd)에서 2개의 다이오드들 중 하나의 다이오드를 덮고, 다른 하나의 다이오드의 메사(M2)를 노출시키는 개구부(33c)를 가진다.
이에 따라, 발광 다이오드부(Ld)의 제1 도전형 반도체층(23)이 역병렬 다이오드부(Bi-Rd)의 하나의 메사(M2)에 전류 분산층(33)을 통해 전기적으로 접속된다.
한편, 역병별 다이오드부(Bi-Rd)에서 2개의 다이오드들은 제1 도전형 반도체층(23, 캐소드)을 공유하므로, 제1 도전형 반도체층(23)을 연결하는 연결 패턴은 생략될 수 있다.
도 22를 참조하면, 도 14를 참조하여 설명한 바와 같이, 전류 분산층(33) 상에 상부 절연층(35)이 형성된다. 상부 절연층(35)은, 도 14를 참조하여 설명한 바와 같이, 발광 다이오드부(Ld)에서 전류 분산층(33)을 노출시키는 개구부(35a)와 함께 반사 전극들(30)을 노출시키는 개구부들(35b)을 가진다. 또한, 상부 절연층(35)은, 도 14를 참조하여 설명한 바와 같이, 역병렬 다이오드부에서 상기 다른 하나의 메사(M2)를 노출시키는 개구부(35c)를 가진다.
본 실시예에 있어서, 개구부(35c)는 전류 분산층(33)의 개구부(33c) 및 하부 절연층(31)의 개구부(31d)를 통해 노출된 반사 전극(30)을 노출시킨다. 개구부(35c)는 전류 분산층(33)의 개구부(33c)보다 더 좁은 면적으로 가지며, 따라서 개구부(33c)의 측벽은 상부 절연층(35)에 의해 덮인다. 한편, 개구부(35c)는, 하부 절연층(31)의 개구부(31d)보다 좁은 면적 또는 넓은 면적을 가질 수 있다.
도 23을 참조하면, 도 15를 참조하여 설명한 바와 같이, 상부 절연층(35) 상에 제1 전극 패드(37a) 및 제2 전극 패드(37b)가 형성된다.
제2 전극 패드(37b)는 발광 다이오드부와 역병렬 다이오드부에 걸쳐서 정렬되며, 상부 절연층(35)의 개구부들(35b)을 통해 반사 전극들(30)에 접속하고, 개구부(35c)를 통해 역병렬 다이오드부에서 노출된 반사 전극(M2)에 접속하여 메사(M2)에 전기적으로 접속한다. 이에 따라, 발광 다이오드부의 제2 도전형 반도체층(27)과 역병렬 다이오드부의 2개의 다이오드들 중 다른 하나의 다이오드의 제2 도전형 반도체층(23)이 제2 전극 패드(37b)를 통해 전기적으로 연결된다.
그 후, 기판(21)을 개별 발광 다이오드 칩 단위로 분할함으로써 발광 다이오드 칩이 완성된다. 본 실시예에 있어서, 기판(21)이 잔류하는 플립형 발광 다이오드 칩을 예로서 설명하지만, 기판(21)은 개별 발광 다이오드 칩 단위로 분할되기 전 또는 후에 발광 다이오드 칩에서 제거될 수도 있다.
본 실시예에 따른 발광 다이오드 칩의 회로도를 도 24에 개략적으로 나타낸다. 도 24에 도시한 바와 같이, 본 실시예에 따른 발광 다이오드 칩은, 제1 전극 패드(37a)와 제2 전극 패드(37b) 사이에 발광 다이오드부(Ld)와 역병렬 다이오드부(Bi-Rd)를 포함하며, 역병렬 다이오드부(Bi-Rd)는 서로 반대방향으로 접속된 2개의 다이오드들을 포함한다. 나아가, 2개의 다이오드들은 캐소드를 공유한다.
본 발명의 실시예들에 따르면, 발광 다이오드 칩이 역병렬 다이오드부(Rd, Bi-Rd)를 포함하기 때문에, 정전 방전을 방지하기 위한 별개의 보호 소자, 예컨대 제너 다이오드를 사용할 필요가 없다. 따라서, 제너 다이오드 실장 공정을 생략할 수 있어 공정을 간소화할 수 있으며, 또한 제너 다이오드에 의한 광 흡수를 방지할 수 있어 패키지의 광 효율을 향상시킬 수 있다.
이상에서 본 발명의 다양한 실시예들에 대해 설명하였지만, 본 발명은 이들 실시예들에 한정되는 것은 아니며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양하게 변형될 수 있다. 또한, 특정 실시예에서 설명된 구성요소는 본 발명의 기술적 사상을 벗어나지 않는 한 다른 실시예에도 적용될 수 있다.

Claims (9)

  1. 기판;
    상기 기판 상에 정렬된 발광 다이오드부;
    상기 기판 상에 정렬되고, 상기 발광 다이오드부에 연결된 역병렬 다이오드부;
    오믹 전극;
    전류 분산층;
    제1 전극 패드; 및
    제2 전극 패드를 포함하되,
    상기 제1 전극 패드는 상기 발광 다이오드부 상에 정렬되고,
    상기 제2 전극 패드는 상기 발광 다이오드부와 상기 역병렬 다이오드부 상에 걸쳐서 정렬되며,
    상기 발광 다이오드부 및 상기 역병렬 다이오드부는 각각,
    제1 도전형 질화물계 반도체층;
    제2 도전형 질화물계 반도체층; 및
    상기 제1 도전형 질화물계 반도체층과 상기 제2 도전형 질화물계 반도체층 사이에 위치하는 활성층을 포함하고,
    상기 오믹 전극은 상기 발광 다이오드부의 제2 도전형 질화물계 반도체층 상에 배치되고,
    상기 제1 전극 패드는 상기 오믹 전극 상부에 위치하며,
    상기 전류 분산층은 상기 오믹 전극과 상기 제1 전극 패드 사이에 위치하되, 상기 오믹 전극으로부터 절연된 플립형 발광 다이오드 칩.
  2. 청구항 1에 있어서,
    상기 역병렬 다이오드부는 서로 반대방향으로 접속된 2개의 다이오드들을 포함하는 플립형 발광 다이오드 칩.
  3. 청구항 2에 있어서,
    상기 2개의 다이오드들은 캐소드들을 서로 마주보고 정렬된 플립형 발광 다이오드 칩.
  4. 청구항 3에 있어서,
    상기 2개의 다이오드들은 캐소드들을 서로 공유하는 플립형 발광 다이오드 칩.
  5. 청구항 2에 있어서,
    상기 제1 전극 패드는 상기 발광 다이오드부의 제1 도전형 반도체층 및 상기 2개의 다이오드들 중 하나의 제2 도전형 반도체층에 전기적으로 접속된 플립형 발광 다이오드 칩.
  6. 청구항 5에 있어서,
    상기 제2 전극 패드는 상기 발광 다이오드부의 제2 도전형 반도체층 및 상기 2개의 다이오드부들 중 다른 하나의 제2 도전형 반도체층에 전기적으로 접속된 플립형 발광 다이오드 칩.
  7. 청구항 1에 있어서,
    상기 제1 전극 패드는 상기 발광 다이오드부의 캐소드와 상기 역병렬 다이오드부의 애노드에 전기적으로 접속되고, 상기 제2 전극 패드는 상기 발광 다이오드부의 애노드와 상기 역병렬 다이오드부의 캐소드에 전기적으로 접속된 플립형 발광 다이오드 칩.
  8. 청구항 7에 있어서,
    상기 전류 분산층은 상기 발광 다이오드부의 제1 도전형 질화물계 반도체층과 상기 역병렬 다이오드부의 제2 도전형 질화물계 반도체층에 전기적으로 접속되고,
    상기 제1 전극 패드는 상기 전류 분산층에 전기적으로 접속된 플립형 발광 다이오드 칩.
  9. 청구항 7에 있어서,
    상기 제2 전극 패드는 상기 오믹 전극에 전기적으로 접속된 플립형 발광 다이오드 칩.
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