TWI590390B - 半導體裝置 - Google Patents

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TWI590390B
TWI590390B TW102142685A TW102142685A TWI590390B TW I590390 B TWI590390 B TW I590390B TW 102142685 A TW102142685 A TW 102142685A TW 102142685 A TW102142685 A TW 102142685A TW I590390 B TWI590390 B TW I590390B
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semiconductor wafer
substrate
main surface
semiconductor device
semiconductor
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岡田誠
仮屋崎修一
白井航
鈴原将文
瀬羅直子
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瑞薩電子股份有限公司
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Description

半導體裝置
本發明係有關半導體裝置，例如，可最佳地利用於含有複數之半導體晶片之半導體裝置之構成。
如SoC(System on Chip：單晶片系統)，對於為了實現安裝複數之半導體晶片於同一基板的半導體裝置，係與單獨安裝各半導體晶片之情況做比較，面積更寬的基板則成為必要。但，配合面積而增大至基板之厚度為止者係在生成貫穿孔之工程等中成為不利。
但抑制基板之厚度的增加同時，使面積增大時，成為容易產生有作為半導體裝置之彎曲和變形。作為此彎曲或變形之原因之一，有著在製造半導體裝置之過程，加熱以及冷卻其全體之工程。即，包含於半導體裝置之基板，或半導體晶片，或將半導體晶片封閉於基板上之樹脂，或覆蓋半導體晶片之蓋體等中，各熱膨脹係數不同之故而伴隨過熱或冷卻產生有變形。
當對於半導體裝置產生有彎曲或變形時，對 於配線基板上之安裝則變為困難，以及不可能。特別是藉由設置於半導體裝置之背面的BGA(Ball Grid Array：錫球陣列)而安裝之情況係由於彎曲或變形原因，有著BGA的焊錫球之一部分產生無法接觸於配線基板之不良情況。
對於專利文獻1(日本特開2000-196008號公報)係揭示有多晶片型半導體裝置之記載。在此多晶片型半導體裝置中，係對於具備導體層之四邊形的基板而言，3個以上的半導體晶片加以平面地排列配置於基板之一方的面上同時，與導體層加以電性連接。在此多晶片型半導體裝置中，為了將導體層與外部電性連接之複數之電極所成之錫球陣列則加以形成於基板之另一方的面上。在此多晶片型半導體裝置中，係作為呈至少1個半導體晶片跨越連結基板之對邊的中點之2個中心點之各自地加以配置。
對於專利文獻2(日本特開2008-251731號公報)係揭示有關半導體裝置之記載。此半導體裝置係具備複數之半導體晶片，和外形為略長方形之電路基板，具有MCM型之封裝構造。在此MCM型之封裝構造中，複數之半導體晶片則並聯地加以配置於安裝電路基板之複數的半導體晶片之半導體晶片安裝面，為了封閉複數之半導體晶片，而經由封閉樹脂而沿著電路基板之外緣被覆有半導體晶片安裝面。此半導體裝置係包含橫切對於長度方向而言將半導體晶片安裝面作為2等分之長度方向分斷面，和對於短方向而言將半導體晶片安裝面作為2等分之短方向 分斷面為交叉之中心線，所搭載之半導體晶片。此半導體裝置，係其特徵為垂直於此半導體晶片安裝面之方向的厚度則較搭載於半導體晶片安裝面之另一方的半導體晶片之厚度為大者。
先前技術文獻 [專利文獻]
[專利文獻1]日本特開2000-196008號公報
[專利文獻2]日本特開2008-251731號公報
抑制半導體裝置之彎曲。其他課題與新穎的特徵係從本說明書之記載及附加圖面明確了解到。
於以下，使用在(為了實施發明之形態)所使用之號碼，說明為了解決課題之手段。此等號碼係為了明確作為(專利申請範圍)之記載與(為了實施發明之形態)之對應關係，所附加者。但此等號碼，不能使用於記載於(申請專利範圍)之發明的技術範圍之解釋。
如根據一實施形態，將2個半導體晶片(CH1，CH2)安裝於基板(SUB)之同一對角線上，將 其中一方之半導體晶片(CH1)安裝於基板之2條的對角線之交點上。
如根據前述一實施形態，可抑制半導體裝置之彎曲者。
A1~A3‧‧‧點
ADH‧‧‧接著劑
CH1~CH4‧‧‧半導體晶片
CP‧‧‧中心點
DGN1，DGN2‧‧‧對角線
ED‧‧‧電子元件
F1A，F1B，F2A，F2B‧‧‧圓角
G1~G3‧‧‧圖表
H1，H2‧‧‧高度
HD‧‧‧散熱樹脂
L1，L2‧‧‧長度
LID‧‧‧蓋體
M1~M3‧‧‧點
m1~m3‧‧‧點
O，O1，O2‧‧‧點
P，Q‧‧‧點
SB‧‧‧焊錫凸塊
SBL‧‧‧焊錫球
SD‧‧‧半導體裝置
SUB，SUB1，SUB2‧‧‧基板
T‧‧‧頂點部分
TH‧‧‧貫穿孔
UF‧‧‧下填充材
X1，X2，X4，X5‧‧‧長度
Y1，Y2，Y5‧‧‧長度
Z1，Z2‧‧‧長度
圖1A係顯示經由實施形態之半導體裝置之構成的平面圖。
圖1B係顯示經由實施形態之半導體裝置之中，蓋體以外之構成的平面圖。
圖2係顯示經由實施形態之半導體裝置之構成，經由圖1A及圖1B所示之剖面線A-A的剖面圖。
圖3係顯示經由實施形態之半導體裝置之構成，擴大圖1A及圖1B所示之範圍B的剖面圖。
圖4係顯示測定經由實施形態之半導體裝置之彎曲的結果之一例的圖表。
圖5係顯示經由以往技術之半導體裝置之構成例的平面圖。
圖6A係經由圖5所示之以往技術之半導體裝置之經由剖面線C-C之剖面圖。
圖6B係將經由圖5所示之以往技術之基板，擴張成 與圖1B等所示之實施形態情況相同之面積情況的經由剖面線D-D之剖面圖。
圖7係比較經由實施形態及以往技術之半導體裝置之彎曲的圖表。
參照附加圖面，將為了實施經由本發明之半導體裝置之形態，於以下加以詳細說明。
(實施形態)
圖1A係顯示經由實施形態之半導體裝置SD之構成的平面圖。圖1B係顯示經由實施形態之半導體裝置之中，蓋體以外之構成的平面圖。對於經由圖1A及圖1B所示之實施形態的半導體裝置SD之構成要素加以說明。
經由圖1A及圖1B所示之實施形態的半導體裝置SD係包含基板SUB，和第1半導體晶片CH1，和第2半導體晶片CH2，和散熱樹脂HD，和下填充材UF，蓋體LID。
在此，第1及第2半導體晶片CH1及CH2之中，第1半導體晶片CH1則在經由平面視之面積比為更大，而第2半導體晶片CH2則更小。更且，在本實施形態中，第1半導體晶片CH1則較第2半導體晶片CH2在剖面視作為厚構成，但並非將第1半導體晶片CH1之厚度則成為第2半導體晶片CH2之厚度以下之情況必須除 外者。蓋體LID係較平坦型之情況對於彎曲或變形為強之帽型。另外，蓋體LID係為了提高對於變形之耐性而以金屬而形成為佳。
圖2係顯示經由實施形態之半導體裝置SD之構成，經由圖1A及圖1B所示之剖面線A-A的剖面圖。在此剖面線A-A係重疊於半導體裝置SD之第1對角線DGN1。圖3係顯示經由實施形態之半導體裝置之構成，擴大圖2所示之範圍B的剖面圖。對於經由圖2及圖3所示之實施形態的半導體裝置SD之構成要素加以說明。
經由圖2及圖3所示之實施形態的半導體裝置SD係包含蓋體LID，和散熱樹脂HD，第1半導體晶片CH1，和第2半導體晶片CH2，和下填充材UF，和基板SUB。基板SUB係包含複數之貫穿孔TH，和焊錫球SBL，和未圖示之複數之導體層，絕緣層等。第2半導體晶片CH2係包含焊錫凸塊SB。然而，在圖3中未加以圖示之第1半導體晶片CH1之構成亦與第2半導體晶片CH2之情況同樣。散熱樹脂HD之中，從第1半導體晶片CH1之正上方範圍露出之部分稱作圓角F1A，而從第2半導體晶片CH2之正上方範圍露出之部分稱作圓角F2A。同樣地，下填充材UF之中，從第1半導體晶片CH1之正下方範圍露出之部分稱作圓角F1B，而從第2半導體晶片CH2之正下方範圍露出之部分稱作圓角F2B。
對於經由圖1群及圖3所示之實施形態的半導體裝置SD之構成要素之連接關係加以說明。對於基板 SUB的表面係藉由焊錫凸塊SB而安裝有各第1及第2半導體晶片CH1及CH2。換言之，各第1及第2半導體晶片CH1及CH2係覆晶安裝於基板SUB上。即，各第1及第2半導體晶片CH1及CH2係於作為第1面或第1主面之表面，作為焊錫凸塊等而形成有複數之第1電極。另外，對於作為基板SUB之主面的表面，係形成有對應於複數之第1電極所配置之未圖示的複數之第2電極。對於在將第1及第2半導體晶片CH1及CH2覆晶安裝於基板SUB之表面上時，係在反轉第1及第2半導體晶片CH1及CH2，即，將第1及第2半導體晶片CH1及CH2之表面，和基板SUB之表面作為對向之狀態，使複數之第1電極，和複數之第2電極各自對應而加以連接。隨之，圖1B等所示之第1及第2半導體晶片CH1及CH2係顯示有作為其表面之相反側之第2面或第2主面之背面。基板SUB，和各第1及第2半導體晶片CH1及CH2係藉由配置於焊錫凸塊SB之間隙之稱作下填充材UF的樹脂等而加以固定。在此，第1及第2半導體晶片CH1及CH2係於基板SUB之表面上，且未相互重疊而加以安裝。換言之，各第1及第2半導體晶片CH1及CH2係呈同一平面狀，在平面視未重疊地加以配置。
然而，對於基板SUB之表面或背面係適宜地設置省略圖示之電容器或阻抗等各種被動元件亦可。
第1及第2半導體晶片CH1及CH2係經由蓋體LID所被覆。在本實施形態中，第1半導體晶片CH1 係CPU(Central Processing Unit：中央處理裝置)，而第2半導體晶片CH2係記憶體，特別是前者為動作時之發熱量比較高。隨之，對於蓋體LID，和各第1半導體晶片CH1及第2半導體晶片CH2之間係配置有散熱樹脂HD。蓋體LID係藉由接著劑ADH而接著於基板SUB。但，基板SUB及蓋體LID之間的空間，和外部的空間則呈未完全加以斷絕地，對於接著劑ADH之配置係殘留有間隙者為佳。作為接著劑ADH係例如，使用樹脂亦可。
在本實施形態中，經由抑制半導體裝置SD全體之彎曲的目的，較通常為厚地形成蓋體LID。在本實施形態中，蓋體LID，和基板SUB係具有略同等之厚度。終究只不過為一例，但更具體而言，經由本實施形態之基板SUB的厚度係1.1mm，而蓋體LID之厚度係1.0mm。即，蓋體LID之厚度，和基板SUB之厚度的差係以比率為10%以內。
基板SUB係包含未圖示之複數之導體層，和相互絕緣此等複數之導體層之未圖示的絕緣層，和將此等導體層連接於基板SUB之厚度方向之複數的貫穿孔TH。此等複數之導體層係包含電性連接焊錫球SBL與第1及第2半導體晶片CH1及CH2之未圖示之配線。在基板SUB的背面中，複數之焊錫球SBL係各連接於此等複數之貫穿孔TH。
對於第1及第2半導體晶片CH1及CH2之基板SUB上的配置加以說明。第1半導體晶片CH1，和第2 半導體晶片CH2係加以配置於基板SUB之第1對角線DGN1上。第1半導體晶片CH1係更載置於基板SUB之第2對角線DGN2上。換言之，第1半導體晶片CH1係配置於基板SUB之2條的對角線DGN1及DGN2之交點，即基板SUB之中心點CP上。更詳細而言，基板SUB之第1及第2對角線DGN1及DGN2係將基板SUB之形狀當作矩形之情況，可在此矩形中作為幾何學所定義之2條的對角線而定義。然而，依據此定義之第1及第2對角線DGN1及DGN2係無須物理性地加以形成於實際之基板SUB的表面上，而假想性之存在亦可。例如，對於基板SUB之角部為圓潤之情況，如依據延長基板SUB之四邊所得到之矩形而決定第1及第2對角線DGN1及DGN2即可。另外，對於基板SUB之四邊部分性地凹陷以及變形之情況，如依據無視此等凹陷或變形等所得到之矩形而決定第1及第2對角線DGN1及DGN2即可。
另外，基板SUB，和第1及第2半導體晶片CH1及CH2係均具有四條的邊及四個角部之矩形，相互對應的邊則呈成為平行地加以配置。作為一例，在各圖1B所示之基板SUB，第1半導體晶片CH1及第2半導體晶片CH2中，各將位置於上方向的邊稱作第1邊，將位置於下方向的邊稱作第2邊，將位置於右方向的邊稱作第3邊，將位置於左方向的邊稱作第4邊者。將此等第1邊~第4邊，因應必要而延長時，第1邊及第2邊係與第3邊及第4邊交叉。各將第1邊及第3邊之交叉部分稱作第 1角部，將第2邊及第4邊之交叉部分稱作第2角部，將第1邊及第4邊之交叉部分稱作第3角部，將第2邊及第3邊之交叉部分稱作第4角部者。此時，在基板SUB中，第1對角線DGN1係連結第1角部及第2角部，而第2對角線DGN2係連結第3角部及第4角部。在本實施形態中，將最寬的安裝面積作為必要之第1半導體晶片CH1，和次寬之第2半導體晶片CH2則相互不同地加以配置。即，在第1半導體晶片CH1之中最接近於第2半導體晶片CH2的部分係第1角部，同樣地，在第2半導體晶片CH2之中最接近於第1半導體晶片CH1的部分係第2角部。在本說明書及申請專利範圍中，稱為「矩形」之單字係如以上定義之意思而使用。
換言之，第1半導體晶片CH1之任一邊，以及第2半導體晶片CH2之任一邊均無對向之位置關係。邊彼此成對向地，於安裝於基板上之2個半導體晶片之間容易集中產生有基板的彎曲之情況，係如對於引用文獻2(日本特開2008-251731號公報)亦有記載。在本實施形態中，由避免如此之配置者，抑制彎曲之集中性的產生。
對於第1及第2半導體晶片CH1及CH2之基板SUB上的配置，從下填充材UF或接著劑ADH等之觀點加以說明。
一般而言，對於以下填充材固定各自之2個半導體晶片之間係有必要設置特定之距離。此係因當凝固前之流動狀態的下填充材彼此產生接觸時，知道有從一方 的半導體晶片側移動有下填充材於另一方之半導體晶片側之現象。在此，欲設置在2個半導體晶片之間的必要最小限度之距離係從基板表面至相對之半導體晶片之表面為止之距離，或焊錫凸塊之間隔，或處於流動狀態之下填充材之黏度等許多之參數所左右。
另外，對於將半導體晶片固定於基板之下填充材，和將蓋體接著於基板之接著劑ADH之間，亦有欲設置必要最小限度之距離。此距離係加上於左右欲設置於半導體晶片彼此之間的距離之參數，亦對於接著劑之黏度，或伴隨半導體晶片及蓋體之形狀的物理性之干擾條件等所左右。
第2半導體晶片CH2係在滿足上述說明之條件上，接近最大限度為止加以配置於基板SUB之四各角部之一個。在此情況下，第1半導體晶片CH1係於基板SUB之相同之一個角部的方向，接近最大限度為止加以配置於第2半導體晶片CH2。由如此作為，在於基板SUB上確保第2半導體晶片CH2之安裝面積之後，可將第1半導體晶片CH1之安裝位置，最大限度為止接近於基板SUB之中心點者。
對於第1及第2半導體晶片CH1及CH2之安裝位置，從另外的觀點加以說明。於基板SUB的表面，訂定具有圖1B等所示之X軸，和Y軸，此等兩軸之交點之中心點CP的原點之正交座標。在此，X軸係與第1邊及第2邊為平行，Y軸係與第3邊及第4邊為平行。在此 座標中，第2半導體晶片CH2係其面積之全體則加以配置於第1象限，而第1半導體晶片CH1之中心點係位置於第3象限，第1半導體晶片CH1係被覆座標的原點之中心點CP。
由如上述地決定在第1半導體晶片CH1及第2半導體晶片CH2之基板SUB上的安裝位置者，對於抑制作為半導體裝置SD全體之彎曲加以說明。
圖4係顯示測定經由實施形態之半導體裝置SD之彎曲的結果之一例的圖表。圖4所示之圖表係3維之等高線圖表，X軸及Y軸係表示半導體裝置SD之平面方向，Z軸係表示半導體裝置SD之厚度方向。然而，圖4所示之X軸，Y軸及Z軸係各對應於圖1所示之X軸，Y軸及Z軸。
圖4所示之等高線圖表係顯示於半導體裝置SD之背面照射雷射光而掃描於XY方向，由測定Z軸上之座標者而定量化之彎曲或變形之分佈。
如自圖4之圖表所讀取地，基板SUB的彎曲係發生為將頂點部分T作為中心之同心圓狀。即，此頂點部分T係位置於即使在安裝於基板SUB之半導體晶片之中亦具有最大面積之第1半導體晶片CH1之中心部，而越從此頂點部分T離開，基板SUB之彎曲則越大之情況則從圖4的圖表加以讀取。
從此情況，理想上係將第1半導體晶片CH1配置於基板SUB之中央的情況，但此情況係有無法保證 安裝第2半導體晶片CH2之面積的確保可能性。因此，在本實施形態中，將安裝第2半導體晶片CH2之面積確保於基板SUB上之後，將第1半導體晶片CH1，最大限度接近其中心於基板SUB之中心加以配置。
終究只為一例，但更具體之X軸方向及Y軸方向之尺寸係在基板SUB中為約40mm，在第1半導體晶片CH1中為約12mm，在第2半導體晶片CH2中為約6mm。在此條件下，在本實施形態中，從基板SUB之中心點至第1半導體晶片CH1之中心點為止之為偏移值係在XY方向可抑制為各約3mm者。換言之，在本實施形態中，第1半導體晶片CH1係載置於基板SUB之中心點上，且第1半導體晶片CH1及第2半導體晶片CH2之中心點係各載置於基板SUB之第1對角線DNG1之略正上方。另外，在各第1半導體晶片CH1，和第2半導體晶片CH2中，4個角部之中2個則載置於第1對角線DNG1。
又換言之，從基板SUB之中心點CP，至第1半導體晶片CH1之中心點為止之偏移值係對於X軸及Y軸之任一，在對於第1半導體晶片CH1之尺寸的比率中係為25%以內，在對於基板SUB之尺寸之比率中係7.5%以內。
在經由如此所製造之本實施形態之半導體裝置SD中，將其彎曲量成功具有充分寬裕而抑制為在Z軸上加以設定至最大200μm為止之規隔的範圍內。
在經由本實施形態之半導體裝置之中，與以 往技術之情況做比較，將抑制彎曲之情況，舉出具體例而加以說明。
圖5係顯示經由以往技術之半導體裝置之構成例的平面圖。經由圖5所示之以往技術的半導體裝置係包含基板SUB1，和第1半導體晶片CH3，和第2半導體晶片CH4，和未圖示之蓋體。
對於圖5所示之構成要素之配置加以說明。基板SUB1係為正方形，其一邊的長度X1及Y1係均為31mm。之後，將基板SUB1之正方形之各邊的方向，稱作X方向及Y方向。基板SUB1之厚度係與經由圖2等所示之本實施形態之基板SUB的厚度相同。未圖示之蓋體的厚度係經由圖2等之本實施形態之蓋體LID之厚度的一半，即0.5mm。
第1半導體晶片CH3係長方形，其X方向之短邊的長度係約10mm。另外，第1半導體晶片CH3之中心點之從基板SUB1之中心點的X方向之偏移距離X4係約5mm，此係相等於在第1半導體晶片CH3之X方向之短邊的長度約10mm之一半。
第2半導體晶片CH4亦為長方形，此中心點之從基板SUB1之中心點的X方向之偏移距離X5係約7mm，X方向之偏移距離Y5係約2mm。然而，在圖5所示之半導體裝置中，在X方向中，基板的各邊，和第1半導體晶片CH3，和第2半導體晶片CH4之距離則呈成為均等地加以配置。
在圖5的例中，以安裝面積進行比較時，第1半導體晶片CH3者則較第2半導體晶片CH4為大。但第1半導體晶片CH3係未加以配置於基板SUB1之中心點的上方。另外，對於基板SUB1之對角線之中單側上，雖配置有第1半導體晶片CH3，和第2半導體晶片CH4，但各僅載置1個角部，仍然未滿足本實施形態之配置條件。
圖6A係經由圖5所示之以往技術之半導體裝置之經由剖面線C-C之剖面圖。對於圖6A所示之剖面圖係包含基板SUB1，和第1半導體晶片CH3，和表示基板SUB1之彎曲的三角形O-O1-P。
在此，點O係顯示將第1半導體晶片CH3之中心通過於厚度方向之垂線，和基板SUB1之背面的交點。
點P係基板SUB1之中自第1半導體晶片CH3及第2半導體晶片CH4離最遠的點。換言之，在第1半導體晶片CH3之厚度方向中，認為基板SUB1之中自點O離最遠的點為P。
點O1係對於將點P之第1半導體晶片CH3的中心通過於厚度方向之垂線的射影。換言之，從點O至點O1為止之高度H1則成為半導體裝置之彎曲的評估基準之最大彎曲量。
實測結果，在經由以往技術之半導體裝置中，在點P之彎曲量的最大值係114μm。對於點P以外，測定在基板SUB1之背面之各點的彎曲量的結果，最 低值係69μm，平均值係81.9μm。
對於比較此結果，和本實施形態之情況之方法加以說明。在圖5所示之半導體裝置中，僅基板SUB1之面積，與經由圖1B等所示之本實施形態的基板SUB相同，擴張於一邊40mm之正方形。其他，基板SUB1及蓋體之厚度，第1半導體晶片CH3及第2半導體晶片CH4之形狀，尺寸及位置關係等係未變更。此係換言之，相等於將圖5所示之基板SUB1，同樣置換為圖5所示之基板SUB2者。
圖6B係將經由圖5所示之以往技術之基板，擴張成與圖1B等所示之實施形態情況相同之面積情況的經由剖面線D-D之剖面圖。對於圖6B所示之剖面圖係包含基板SUB2，和第1半導體晶片CH3，和表示基板SUB2之彎曲的三角形O-O2-Q。
在此，點O係顯示將第1半導體晶片CH3之中心通過於厚度方向之垂線，和基板SUB2之背面的交點。
點Q係基板SUB2之中自第1半導體晶片CH3離最遠的點。換言之，在第1半導體晶片CH3之厚度方向中，認為基板SUB2之中自點O離最遠的點為Q。
點O2係對於將點Q之第1半導體晶片CH3的中心通過於厚度方向之垂線的射影。換言之，從點O至點O2為止之高度H2則成為半導體裝置之彎曲的評估基準之距離。
在此，圖6B所示之三角形之O-O2-Q，和圖6A所示之三角形之O-O1-P則假定為相似的關係。在此假定上，從點O至點O2為止之距離，即由算出三角形O-O2-Q之高度H2者，可推算成為半導體裝置之彎曲之評估基準的最大彎曲量。
將從圖6B所示之點O2至點Q為止之長度L2，使用畢氏定理而計算時，得到以下的值。
(L2)2=((X4+X2/2)2+(Y2/2)2)
L2=約32.0mm
同樣地，將從圖6A所示之點O1至點P為止之長度L1，使用畢氏定理而計算時，得到以下的值。
(L1)2=((X4+X1/2)2+(Y1/2)2)
L1=約25.7mm
因圖6B所示之三角形之O-O2-Q，和圖6A所示之三角形之O-O1-P則假定為相似的關係之故，經由比例計算，高度H2係如以下加以推定。
H2/L2=H1/L1
H2=約141.9μm
同樣地，各推定在基板SUB2之背面的各點之彎曲量之最低值係為85.9μm、平均值係為102.0μm。如以上所得到之彎曲量的推定值係因具有與經由本實施形態之基板SUB相同的尺寸之基板SUB2之構成之故，成為可直接性地與經由本實施形態之半導體裝置之彎曲量的實測值做比較者。
圖7係比較經由實施形態及以往技術之半導體裝置之彎曲的圖表。圖7係包含第1~第3圖表 G1~G3。
第1圖表G1係顯示經由在圖6B所示的例之以往技術的半導體裝置之推定彎曲量之最大值M1，和最低值m1，和平均值A1。同樣地，第3圖表G3係顯示經由在圖1B等所示的實施形態之半導體裝置SD之實測彎曲量之最大值M3，和最低值m3，和平均值A3。
然而，第2圖表G2係顯示在經由在圖1B等所示的實施形態之半導體裝置SD中，將從第1半導體晶片CH1之中心點，至基板SUB之中心點CP為止之偏移量，對於X方向及Y方向之雙方從3mm變更至4mm之情況之實測彎曲量的最大值M2，和最低值m2，和平均值A2。
如從圖7所示之圖表所讀取地，對於安裝複數之半導體晶片於同一基板上，由如本實施形態進行配置者，可得到抑制半導體裝置之彎曲量的效果。另外，從基板之中心點至面積為最大之半導體裝置之中心點為止之偏移距離越短，亦可讀取抑制半導體裝置之彎曲量的效果越高之情況。
在以上之實施形態中，對於覆晶安裝半導體晶片於基板上之情況已做過說明，但從抑制半導體裝置之彎曲的觀點係對於打線接合安裝半導體晶片於基板上之情況，當然亦為有效。
以上，將經由本發明者所成之發明，依據實施形態已具體做過說明，但本發明並不限定於前述實施形 態，在不脫離其內容之範圍當然可做各種變更。另外，在前述實施形態所說明之各個特徵係在技術上不矛盾之範圍可自由地組合。
ADH‧‧‧接著劑
CH1，CH2‧‧‧半導體晶片
DGN1，DGN2‧‧‧對角線
F1A，F1B，F2A，F2B‧‧‧圓角
SD‧‧‧半導體裝置
SUB‧‧‧基板

Claims (20)

  1. 一種半導體裝置，其包含：基板，其具有：主面；和前述主面相對之背面；第1邊，位於前述主面上；和前述第1邊相對之第2邊；在前述第1邊及前述第2邊之間的第3邊；和前述第3邊相對之第4邊；在前述第1邊與前述第3邊之間的前述主面週圍上的第1點；在前述第2邊與前述第4邊之間的前述主面週圍上的第2點；和前述第1邊與前述第4邊之間的前述主面週圍上的第3點；和前述第3邊與前述第2邊之間的前述主面週圍上的第4點；第1半導體晶片，位於前述基板的前述主面上；第2半導體晶片，位於前述基板的前述主面上；其中前述第1半導體晶片，位於前述基板之前述主面上連接前述第1點與前述第2點之虛擬第1對角線，和前述基板之前述主面上連接前述第3點與前述第4點之虛擬第2對角線之間的交點上；其中前述第2半導體晶片與前述第1半導體晶片並排 排列，並且其中以平面視，前述第1半導體晶片的尺寸大於前述第2半導體晶片之尺寸。
  2. 如申請專利範圍第1項之半導體裝置，其中，前述第1半導體晶片及前述第2半導體晶片位在前述虛擬第1對角線上。
  3. 如申請專利範圍第1項之半導體裝置，其中，前述第1半導體晶片位於前述虛擬第1對角線上，並且其中前述第2半導體晶片位於前述虛擬第1對角線上，但不位於前述虛擬第2對角線上。
  4. 如申請專利範圍第1項之半導體裝置，其中前述基板包含多個導體層，前述多個導體層包含接線。
  5. 如申請專利範圍第1項之半導體裝置，其中以剖面視，前述第1半導體晶片之厚度大於前述第2半導體晶片之厚度。
  6. 如申請專利範圍第1項之半導體裝置，更具備金屬性之蓋體，其被覆前述第1半導體晶片及前述第2半導體晶片，且連結於前述基板，其中以剖面視，前述蓋體的厚度，和前述基板之厚度的差不高於厚度比率之10%。
  7. 如申請專利範圍第1項之半導體裝置，更具備蓋體，其被覆前述第1半導體晶片及前述第2半導體晶片，且藉由黏著劑而連結於前述基板，其中以剖面視，前述蓋體的厚度，和前述基板之厚度 的差不大於厚度比率之10%。
  8. 如申請專利範圍第1項之半導體裝置，前述第1半導體晶片包含：第1主面，和前述第1主面相對的第2主面，和設置於前述第1主面上之多個第1電極，前述基板包含：設置於前述主面上之多個第2電極，其中前述第1電極及前述第2電極藉由第1導電體而加以連接，其中前述主面及前述第1主面之間以第2樹脂加以固定。
  9. 如申請專利範圍第8項之半導體裝置，前述第2半導體晶片包含：第1面，和前述第1面相對的第2面，和設置於前述第1面上之多個第3電極，前述基板係具備：設置於前述主面上之多個第4電極，其中前述第3電極及前述第4電極係藉由第2導電體加以連接，其中前述主面及前述第1面之間以第3樹脂彼此固定。
  10. 如申請專利範圍第1項之半導體裝置，其中前述基板具有多邊形狀。
  11. 一種半導體裝置，其包含：基板，其具有：主面；和前述主面相對之背面；第1邊，位於前述主面上；與前述第1邊相對之第2邊；位於前述第1邊及前述第2邊之間的第3邊；與前述第3邊相對之第4邊；其中第1頂點是平行於第1邊之第1虛擬線與平行於第3邊之第3虛擬線彼此交叉之處，其中第2頂點是平行於第2邊之第2虛擬線與平行於第4邊之第4虛擬線彼此交叉之處，其中第3頂點是平行於第1邊之第1虛擬線與平行於第4邊之第4虛擬線彼此交叉之處，其中第4頂點是平行於第3邊之第3虛擬線與平行於第2邊之第2虛擬線彼此交叉之處，第1半導體晶片，其位於前述基板之前述主面上；第2半導體晶片，其位於前述基板之前述主面上；其中，前述第1半導體晶片位於在前述基板之前述主面上連接前述第1頂點與前述第2頂點之虛擬第1對角線，與在前述基板之前述主面上連接前述第3頂點與前述第4頂點之虛擬第2對角線的交叉處，其中前述第2半導體晶片與第1半導體晶片並排排列，並且 其中以平面視，第1半導體晶片的尺寸大於前述第2半導體晶片之尺寸。
  12. 如申請專利範圍第11項之半導體裝置，其中，前述第1半導體晶片及前述第2半導體晶片位於前述虛擬第1對角線上。
  13. 如申請專利範圍第11項之半導體裝置，其中，前述第1半導體晶片位在前述虛擬第1對角線上，並且其中前述第2半導體晶片位於前述虛擬第1對角線上，但不位於前述虛擬第2對角線上。
  14. 如申請專利範圍第11項之半導體裝置，其中前述基板包含多個導體層，前述多個導體層包含接線。
  15. 如申請專利範圍第11項之半導體裝置，其中，以剖面視，前述第1半導體晶片之厚度大於前述第2半導體晶片之厚度。
  16. 如申請專利範圍第11項之半導體裝置，更具備金屬性之蓋體，其被覆前述第1半導體晶片及前述第2半導體晶片，且連結於前述基板，其中，以剖面視，前述蓋體的厚度，和前述基板之厚度的差不大於厚度比率的10%。
  17. 一種半導體裝置，其包含：基板，其具有：主面；和前述主面相對之背面；其中前述主面包含多個邊； 第1半導體晶片，位於前述基板的前述主面上；第2半導體晶片，位於前述基板的前述主面上，其中前述第1半導體晶片，位於前述基板之前述主面上多個邊之間跨過相對邊所形成之虛擬第1對角線，和前述基板之前述主面上多個邊之間跨過第2組相對邊形成之虛擬第2對角線之間的交點上；其中前述第2半導體晶片與前述第1半導體晶片並排排列，並且其中，以平面視，前述第1半導體晶片的尺寸大於前述第2半導體晶片之尺寸。
  18. 如申請專利範圍第17項之半導體裝置，其中前述第1半導體晶片及前述第2半導體晶片位在前述虛擬第1對角線上。
  19. 如申請專利範圍第17項之半導體裝置，其中前述第1半導體晶片位於前述虛擬第1對角線上，並且其中前述第2半導體晶片位於前述虛擬第1對角線上，但不位於前述虛擬第2對角線上。
  20. 如申請專利範圍第17項之半導體裝置，其中前述基板包含多個導體層，前述多個導體層包含接線。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6199601B2 (ja) * 2013-05-01 2017-09-20 ルネサスエレクトロニクス株式会社 半導体装置
US9355966B2 (en) * 2013-07-08 2016-05-31 Avago Technologies General Ip (Singapore) Pte. Ltd. Substrate warpage control using external frame stiffener
JP6276721B2 (ja) * 2015-02-06 2018-02-07 日立オートモティブシステムズ株式会社 パワーモジュール
JP2017112241A (ja) * 2015-12-17 2017-06-22 ルネサスエレクトロニクス株式会社 半導体装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69938582T2 (de) * 1998-09-09 2009-06-04 Seiko Epson Corp. Halbleiterbauelement, seine herstellung, leiterplatte und elektronischer apparat
JP3490314B2 (ja) 1998-12-24 2004-01-26 シャープ株式会社 マルチチップ型半導体装置
JP2001127218A (ja) * 1999-10-29 2001-05-11 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
US6882046B2 (en) * 2001-07-09 2005-04-19 Koninklijke Phillips Electronics N.V. Single package containing multiple integrated circuit devices
WO2007055010A1 (ja) * 2005-11-10 2007-05-18 Renesas Technology Corp. 半導体装置の製造方法および半導体装置
JP5109422B2 (ja) * 2007-03-16 2012-12-26 富士通セミコンダクター株式会社 半導体装置
JP4319229B2 (ja) 2007-03-29 2009-08-26 シャープ株式会社 半導体装置
JP4589428B2 (ja) * 2008-08-19 2010-12-01 アルプス電気株式会社 半導体チップモジュール
JP2010080901A (ja) * 2008-08-28 2010-04-08 Kyocera Corp 電子部品モジュール
JP2010092977A (ja) * 2008-10-06 2010-04-22 Panasonic Corp 半導体装置及びその製造方法
WO2010134181A1 (ja) * 2009-05-21 2010-11-25 パナソニック電工株式会社 チップの実装構造、及びそれを備えたモジュール
US8358014B2 (en) * 2009-05-28 2013-01-22 Texas Instruments Incorporated Structure and method for power field effect transistor
US8604614B2 (en) * 2010-03-26 2013-12-10 Samsung Electronics Co., Ltd. Semiconductor packages having warpage compensation
KR101695770B1 (ko) * 2010-07-02 2017-01-13 삼성전자주식회사 회전 적층 구조를 갖는 반도체 패키지
KR20140094752A (ko) * 2013-01-22 2014-07-31 삼성전자주식회사 전자소자 패키지 및 이에 사용되는 패키지 기판

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