WO2019229802A1 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
WO2019229802A1
WO2019229802A1 PCT/JP2018/020353 JP2018020353W WO2019229802A1 WO 2019229802 A1 WO2019229802 A1 WO 2019229802A1 JP 2018020353 W JP2018020353 W JP 2018020353W WO 2019229802 A1 WO2019229802 A1 WO 2019229802A1
Authority
WO
WIPO (PCT)
Prior art keywords
resin film
semiconductor device
photosensitive resin
manufacturing
dicing line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2018/020353
Other languages
English (en)
French (fr)
Inventor
和弘 前田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to US16/959,369 priority Critical patent/US11244863B2/en
Priority to CN201880093695.9A priority patent/CN112189251B/zh
Priority to KR1020207033211A priority patent/KR102497370B1/ko
Priority to PCT/JP2018/020353 priority patent/WO2019229802A1/ja
Priority to DE112018007677.6T priority patent/DE112018007677B4/de
Priority to JP2020521653A priority patent/JP6927430B2/ja
Priority to TW107129787A priority patent/TWI683357B/zh
Publication of WO2019229802A1 publication Critical patent/WO2019229802A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/01—Manufacture or treatment
    • H10W74/019—Manufacture or treatment using temporary auxiliary substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P54/00—Cutting or separating of wafers, substrates or parts of devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
    • H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H10D64/01304—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H10D64/01324—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T or inverted-T
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/0698—Local interconnections
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/071—Manufacture or treatment of dielectric parts thereof
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/071—Manufacture or treatment of dielectric parts thereof
    • H10W20/072—Manufacture or treatment of dielectric parts thereof of dielectric parts comprising air gaps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/071—Manufacture or treatment of dielectric parts thereof
    • H10W20/081—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts
    • H10W20/083—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts the openings being via holes penetrating underlying conductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/071—Manufacture or treatment of dielectric parts thereof
    • H10W20/081—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts
    • H10W20/084—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts for dual-damascene structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/45—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their insulating parts
    • H10W20/46—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their insulating parts comprising air gaps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/111—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed
    • H10W74/124—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed the encapsulations having cavities other than that occupied by chips
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/071—Manufacture or treatment of dielectric parts thereof
    • H10W20/081—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts
    • H10W20/084—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts for dual-damascene structures
    • H10W20/0886—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts for dual-damascene structures involving forming a via in a via-level dielectric prior to deposition of a trench-level dielectric
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/01—Manufacture or treatment
    • H10W74/014—Manufacture or treatment using batch processing

Definitions

  • the present invention relates to a method for manufacturing a semiconductor device.
  • the resin film on the dicing line was also removed when patterning the resin film. Therefore, since the contact area between the resin film and the resin film is reduced, the adhesion is weakened. Moreover, the resin film is supported by the support film, and after attaching a resin film to a resin film, it is necessary to peel a support film from a resin film. However, since the adhesive force between the resin film and the support film is stronger than the adhesive force between the resin film and the resin film, the resin film may float or peel when the support film is peeled off from the resin film. Moreover, the pasted resin film may be embedded in the hollow part. As a result, there is a problem that the yield of the product is lowered.
  • the present invention has been made to solve the above-described problems, and an object thereof is to obtain a method for manufacturing a semiconductor device capable of improving the yield of products.
  • the method of manufacturing a semiconductor device includes a step of forming a semiconductor device having first and second electrodes on a main surface of a semiconductor substrate, and a resin film covering the semiconductor device and a dicing line of the semiconductor substrate. Forming the resin film on the main surface of the semiconductor substrate and removing the resin film around the first electrode without removing the resin film on the dicing line; A step of forming a first contact hole by removing the film, and a photosensitive resin film covering the upper portion of the first and second electrodes while being spaced apart from the first and second electrodes.
  • the resin film on the dicing line is not removed when the resin film is patterned. For this reason, since the contact area of a resin film and a resin film increases, adhesive force improves and it can prevent the float and peeling of a resin film. Moreover, since the resin film is firmly supported by the resin film, embedding can be prevented. As a result, the product yield can be improved.
  • FIG. 8 is a cross-sectional view showing the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 8 is a cross-sectional view showing the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 8 is a cross-sectional view showing the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 8 is a cross-sectional view showing the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 8 is a cross-sectional view showing the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 8 is a cross-sectional view showing the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 8 is a cross-sectional view showing the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 8 is a cross-sectional view showing the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 8 is a cross-sectional view showing the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 8 is a cross-sectional view showing the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on a comparative example. It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on a comparative example. It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on a comparative example.
  • FIG. 10 is a cross-sectional view showing the method for manufacturing the semiconductor device according to the second embodiment.
  • FIG. 10 is a cross-sectional view showing the method for manufacturing the semiconductor device according to the second embodiment.
  • FIG. 10 is a cross-sectional view showing the method for manufacturing the semiconductor device according to the second embodiment.
  • FIG. 10 is a cross-sectional view showing the method for manufacturing the semiconductor device according to the third embodiment.
  • FIG. 10 is a cross-sectional view showing the method for manufacturing the semiconductor device according to the third embodiment.
  • FIG. 10 is a cross-sectional view showing the method for manufacturing the semiconductor device according to the third embodiment.
  • FIG. 10 is a cross-sectional view showing the method for manufacturing the semiconductor device according to the third embodiment.
  • FIG. 1 to 9 are cross-sectional views illustrating the method of manufacturing the semiconductor device according to the first embodiment.
  • a semiconductor device 5 having a gate electrode 2, a source electrode 3 and a drain electrode 4 is formed on the main surface of a semiconductor substrate 1.
  • the semiconductor device 5 is covered with an insulating film 6 having high moisture resistance.
  • the insulating film 6 on the source electrode 3, the drain electrode 4 and the dicing line 7 is opened.
  • a photosensitive resin film 8 covering the semiconductor device 5 and the dicing line 7 of the semiconductor substrate 1 is applied on the main surface of the semiconductor substrate 1 by a spin coater.
  • the photosensitive resin film 8 is patterned by exposure and development, and the photosensitive resin film 8 around the gate electrode 2 is removed without removing the photosensitive resin film 8 on the dicing line 7.
  • the photosensitive resin film 8 on the drain electrode 4 is removed to form a first contact hole 9. Then, the thermosetting process is performed and the photosensitive resin film 8 is hardened.
  • the photosensitive resin film 11 supported by the support film 10 is attached to the upper surface of the photosensitive resin film 8 by using a lamination method or an STP method.
  • the photosensitive resin film 11 covers the gate electrode 2, the source electrode 3, and the drain electrode 4 while being separated from the gate electrode 2, the source electrode 3, and the drain electrode 4.
  • the support film 10 is peeled from the photosensitive resin film 11. Thereby, as shown in FIG. 4, a hollow structure 12 is formed around the gate electrode 2.
  • the photosensitive resin film 11 is patterned by exposure and development to form a second contact hole 13 connected to the first contact hole 9 and a first opening 14 above the dicing line 7. Are formed at the same time. Then, the thermosetting process is performed and the photosensitive resin film 11 is hardened.
  • an insulating film 15 and a resist 16 are sequentially formed on the entire surface, and the resist 16 is opened above the dicing line 7.
  • dry etching is performed using the resist 16 as a mask.
  • the insulating film 15 and the photosensitive resin film 8 on the dicing line 7 are removed to form the second opening 17.
  • the thickness of the film to be removed by dry etching becomes thin, so that dry etching becomes easy.
  • the insulating film 15 and the resist 16 used as a mask are removed.
  • a wiring 18 connected to the source electrode 3 and the drain electrode 4 through the first and second contact holes 9 and 13 is formed by plating or vapor deposition.
  • the semiconductor substrate 1 is diced along the dicing line 7 using a dicing blade 19. As a result, as shown in FIG. 9, each chip is separated.
  • 10 to 12 are cross-sectional views illustrating a method for manufacturing a semiconductor device according to a comparative example.
  • the photosensitive resin film 8 on the dicing line 7 is removed when the photosensitive resin film 8 is patterned.
  • the photosensitive resin film 11 is attached to the upper surface of the photosensitive resin film 8.
  • the photosensitive resin film 11 is exposed and developed.
  • the contact area between the photosensitive resin film 11 and the photosensitive resin film 8 is reduced by removing the photosensitive resin film 8 on the dicing line 7, the adhesion is weakened. For this reason, when peeling the support film 10 from the photosensitive resin film 11, the photosensitive resin film 11 may float or peel off. Moreover, the attached photosensitive resin film 11 may be embedded in the hollow part. As a result, there is a problem that the yield of the product is lowered.
  • the photosensitive resin film 8 on the dicing line 7 is not removed when the photosensitive resin film 8 is patterned. For this reason, since the contact area of the photosensitive resin film 11 and the photosensitive resin film 8 increases, adhesive force improves and it can prevent the photosensitive resin film 11 from floating and peeling. Moreover, since the photosensitive resin film 11 is firmly supported by the photosensitive resin film 8, embedding can also be prevented. As a result, the product yield can be improved.
  • the gate electrode 2 is a Y-type or T-type gate electrode including a eave, and a hollow structure 12 is also formed under the eaves of the gate electrode 2. As a result, the parasitic capacitance is reduced and the gain of the high frequency characteristics is improved.
  • the photosensitive resin film 8 on the dicing line 7 is removed to form the second opening 17. Thereby, dicing becomes easy.
  • the end of the first opening 14 of the photosensitive resin film 11 is closer to the semiconductor device 5 than the end of the second opening 17 of the photosensitive resin film 8. Thereby, it is possible to prevent the dicing blade from hitting the end of the first opening 14 of the photosensitive resin film 11 during the dicing line. For this reason, the yield of the semiconductor device is improved.
  • FIG. 13 and 14 are cross-sectional views illustrating the method of manufacturing the semiconductor device according to the second embodiment.
  • the process up to the process of FIG. 5 is the same as that of the first embodiment.
  • the photosensitive resin film 8 on the dicing line 7 is not processed by dry etching, and the source electrode 3 and the drain are connected through the first and second contact holes 9 and 13 as shown in FIG. A wiring 18 connected to the electrode 4 is formed.
  • the photosensitive resin film 8 on the dicing line 7 is diced together with the semiconductor substrate 1. Thereby, the number of processes can be reduced as compared with the first embodiment. Other configurations and effects are the same as those of the first embodiment.
  • FIG. 15 to 18 are cross-sectional views illustrating the method of manufacturing the semiconductor device according to the third embodiment.
  • the photosensitive resin film 11 of the first and second embodiments is replaced with a non-photosensitive resin film 19.
  • the process up to the process of FIG. 5 is the same as that of the first embodiment.
  • a non-photosensitive resin film 19 supported by the support film 10 is attached to the upper surface of the photosensitive resin film 8 using a lamination method or an STP method.
  • the non-photosensitive resin film 19 covers the gate electrode 2, the source electrode 3, and the drain electrode 4 while being separated from the gate electrode 2, the source electrode 3, and the drain electrode 4.
  • a hollow structure 12 is formed around the gate electrode 2 as shown in FIG.
  • an insulating film 15 and a resist 16 are sequentially formed on the entire surface, and the resist 16 is patterned by photolithography or the like.
  • the resist 16 is patterned by photolithography or the like.
  • the element structure is manufactured by performing either step of the first embodiment or the second embodiment.
  • Other configurations and effects are the same as those of the first embodiment.

Landscapes

  • Dicing (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

半導体デバイス（５）及び半導体基板（１）のダイシングライン（７）を覆う樹脂膜（８）を半導体基板（１）の主面の上に形成し、ダイシングライン（７）の上の樹脂膜（８）を除去することなく第１の電極（２）の周りの樹脂膜（８）を除去し第２の電極（３，４）の上の樹脂膜（８）を除去して第１のコンタクトホール（９）を形成する。樹脂フィルム（１１）を樹脂膜（８）の上面に貼り付けて第１の電極（２）の周りに中空構造（１２）を形成する。樹脂フィルム（１１）をパターニングして、第１のコンタクトホール（９）につながる第２のコンタクトホール（１３）とダイシングライン（７）の上方の第１の開口（１４）を同時に形成する。第１の開口（１４）を形成した後にダイシングライン（７）に沿って半導体基板（１）をダイシングする。

Description

半導体装置の製造方法
　本発明は、半導体装置の製造方法に関する。
　半導体装置の高集積化と小型化を実現するために、樹脂膜と金属配線を繰り返し積層する多層配線構造が用いられている。しかし、樹脂膜により寄生容量が増加し、半導体デバイスの電気特性が劣化する。特にＹ型又はＴ型のゲート電極を有する半導体装置ではゲート電極のひさしの下に樹脂が充填されて寄生容量が増加し、高周波特性の利得が劣化する。これに対して、半導体デバイスを覆う樹脂膜をパターニングしてゲート電極の周りの樹脂膜を除去し、樹脂フィルムを樹脂膜の上面に貼り付けることでゲート電極の周りに中空構造を形成する方法が提案されている（例えば、特許文献１参照）。中空構造を形成することで、樹脂膜が充填されている場合に比べて格段に特性が向上する。
日本特開２０１６－３９３１９号公報
　従来は、樹脂膜をパターニングする際にダイシングラインの上の樹脂膜も除去していた。従って、樹脂フィルムと樹脂膜との接触面積が小さくなるため、密着力が弱くなる。また、樹脂フィルムは支持フィルムに支持されており、樹脂フィルムを樹脂膜に貼り付けた後に樹脂フィルムから支持フィルムを剥がす必要がある。しかし、樹脂フィルムと支持フィルムの密着力が樹脂フィルムと樹脂膜の密着力よりも強いため、樹脂フィルムから支持フィルムを剥がす際に樹脂フィルムの浮き又は剥がれが生じる場合があった。また、貼り付けた樹脂フィルムが中空部に埋まり込む場合もあった。この結果、製品の歩留まりが低下するという問題があった。
　本発明は、上述のような課題を解決するためになされたもので、その目的は製品の歩留まりを向上させることができる半導体装置の製造方法を得るものである。
　本発明に係る半導体装置の製造方法は、半導体基板の主面に第１及び第２の電極を有する半導体デバイスを形成する工程と、前記半導体デバイス及び前記半導体基板のダイシングラインを覆う樹脂膜を前記半導体基板の前記主面の上に形成し、前記ダイシングラインの上の前記樹脂膜を除去することなく前記第１の電極の周りの前記樹脂膜を除去し前記第２の電極の上の前記樹脂膜を除去して第１のコンタクトホールを形成する工程と、前記第１及び第２の電極から離間しつつ前記第１及び第２の電極の上方を覆う感光性樹脂フィルムを前記樹脂膜の上面に貼り付けて前記第１の電極の周りに中空構造を形成する工程と、前記感光性樹脂フィルムを露光及び現像して、前記第１のコンタクトホールにつながる第２のコンタクトホールと前記ダイシングラインの上方の第１の開口を同時に形成する工程と、前記第１及び第２のコンタクトホールを介して前記第２の電極に接続された配線を形成する工程と、前記第１の開口を形成した後に前記ダイシングラインに沿って前記半導体基板をダイシングする工程とを備えることを特徴とする。
　本発明では、樹脂膜をパターニングする際にダイシングラインの上の樹脂膜を除去しない。このため、樹脂フィルムと樹脂膜との接触面積が増えるため、密着力が向上し、樹脂フィルムの浮き及び剥がれを防ぐことができる。また、樹脂フィルムが樹脂膜にしっかりと支えられるため、埋まり込みも防ぐことができる。この結果、製品の歩留まりを向上させることができる。
実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 比較例に係る半導体装置の製造方法を示す断面図である。 比較例に係る半導体装置の製造方法を示す断面図である。 比較例に係る半導体装置の製造方法を示す断面図である。 実施の形態２に係る半導体装置の製造方法を示す断面図である。 実施の形態２に係る半導体装置の製造方法を示す断面図である。 実施の形態３に係る半導体装置の製造方法を示す断面図である。 実施の形態３に係る半導体装置の製造方法を示す断面図である。 実施の形態３に係る半導体装置の製造方法を示す断面図である。 実施の形態３に係る半導体装置の製造方法を示す断面図である。
　実施の形態に係る半導体装置の製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
　図１から図９は、実施の形態１に係る半導体装置の製造方法を示す断面図である。まず、図１に示すように、半導体基板１の主面にゲート電極２、ソース電極３及びドレイン電極４を有する半導体デバイス５を形成する。半導体デバイス５を耐湿性の高い絶縁膜６で覆う。ソース電極３、ドレイン電極４及びダイシングライン７上の絶縁膜６を開口する。次に、半導体デバイス５及び半導体基板１のダイシングライン７を覆う感光性樹脂膜８を半導体基板１の主面の上にスピンコータで塗布する。感光性樹脂膜８を露光及び現像によりパターニングして、ダイシングライン７の上の感光性樹脂膜８を除去することなく、ゲート電極２の周りの感光性樹脂膜８を除去し、ソース電極３及びドレイン電極４の上の感光性樹脂膜８を除去して第１のコンタクトホール９を形成する。その後、熱硬化処理を行って感光性樹脂膜８を硬化する。
　次に、図２に示すように、ラミネート法又はＳＴＰ法を用いて、支持フィルム１０に支持された感光性樹脂フィルム１１を感光性樹脂膜８の上面に貼り付ける。感光性樹脂フィルム１１は、ゲート電極２、ソース電極３及びドレイン電極４から離間しつつゲート電極２、ソース電極３及びドレイン電極４の上方を覆う。次に、図３に示すように、感光性樹脂フィルム１１から支持フィルム１０を剥がす。これにより、図４に示すように、ゲート電極２の周りに中空構造１２が形成される。
　次に、図５に示すように、感光性樹脂フィルム１１を露光及び現像によりパターニングして、第１のコンタクトホール９につながる第２のコンタクトホール１３とダイシングライン７の上方の第１の開口１４を同時に形成する。その後、熱硬化処理を行って感光性樹脂フィルム１１を硬化する。
　次に、図６に示すように、全面に絶縁膜１５及びレジスト１６を順に形成し、ダイシングライン７の上方でレジスト１６を開口する。次に、レジスト１６をマスクとして用いたドライエッチングを行う。これにより、図７に示すように、ダイシングライン７の上の絶縁膜１５及び感光性樹脂膜８を除去して第２の開口１７を形成する。予めダイシングライン７の上方の感光性樹脂フィルム１１を除去しておくことで、ドライエッチングで除去する膜の膜厚が薄くなるため、ドライエッチングが容易になる。その後、マスクとして用いた絶縁膜１５及びレジスト１６を除去する。
　次に、図８に示すように、第１及び第２のコンタクトホール９，１３を介してソース電極３及びドレイン電極４に接続された配線１８をめっき又は蒸着法により形成する。次に、ダイシングブレード１９を用いてダイシングライン７に沿って半導体基板１をダイシングする。この結果、図９に示すように、個々のチップごとに分離される。
　続いて、本実施の形態の効果を比較例と比較して説明する。図１０から図１２は、比較例に係る半導体装置の製造方法を示す断面図である。比較例では、図１０に示すように、感光性樹脂膜８をパターニングする際にダイシングライン７の上の感光性樹脂膜８を除去する。次に、図１１に示すように感光性樹脂フィルム１１を感光性樹脂膜８の上面に貼り付ける。次に、図１２に示すように感光性樹脂フィルム１１を露光及び現像する。
　比較例では、ダイシングライン７の上の感光性樹脂膜８を除去することで感光性樹脂フィルム１１と感光性樹脂膜８との接触面積が小さくなるため、密着力が弱くなる。このため、感光性樹脂フィルム１１から支持フィルム１０を剥がす際に感光性樹脂フィルム１１の浮き又は剥がれが生じる場合がある。また、貼り付けた感光性樹脂フィルム１１が中空部に埋まり込む場合もある。この結果、製品の歩留まりが低下するという問題がある。
　これに対して、本実施の形態では、感光性樹脂膜８をパターニングする際にダイシングライン７の上の感光性樹脂膜８を除去しない。このため、感光性樹脂フィルム１１と感光性樹脂膜８との接触面積が増えるため、密着力が向上し、感光性樹脂フィルム１１の浮き及び剥がれを防ぐことができる。また、感光性樹脂フィルム１１が感光性樹脂膜８にしっかりと支えられるため、埋まり込みも防ぐことができる。この結果、製品の歩留まりを向上させることができる。
　また、支持フィルム１０に支持された感光性樹脂フィルム１１を感光性樹脂膜８の上面に貼り付けた後に感光性樹脂フィルム１１から支持フィルム１０を剥がす場合には、感光性樹脂フィルム１１の浮き及び剥がれが発生し易い。このような場合に本実施の形態のように感光性樹脂フィルム１１と感光性樹脂膜８の密着力を向上させることが特に有効である。
　また、ゲート電極２はひさしを含むＹ型又はＴ型のゲート電極であり、ゲート電極２のひさしの下にも中空構造１２が形成されている。これにより、寄生容量が減少し、高周波特性の利得が向上する。
　また、第１の開口１４を形成した後、半導体基板１をダイシングする前にダイシングライン７の上の感光性樹脂膜８を除去して第２の開口１７を形成する。これにより、ダイシングが容易になる。
　また、感光性樹脂フィルム１１の第１の開口１４の端部が感光性樹脂膜８の第２の開口１７の端部よりも半導体デバイス５側である。これにより、ダイシングラインの際にダイシングブレードが感光性樹脂フィルム１１の第１の開口１４の端部に当るのを防ぐことができる。このため、半導体装置の歩留まりが向上する。
実施の形態２．
　図１３及び図１４は、実施の形態２に係る半導体装置の製造方法を示す断面図である。図５の工程までは実施の形態１と同様である。本実施の形態ではダイシングライン７の上の感光性樹脂膜８をドライエッチングで加工することなく、図１３に示すように第１及び第２のコンタクトホール９，１３を介してソース電極３及びドレイン電極４に接続された配線１８を形成する。次に、図１４に示すように、ダイシングライン７の上の感光性樹脂膜８を半導体基板１と共にダイシングする。これにより、実施の形態１よりもプロセス数を削減することができる。その他の構成及び効果は実施の形態１と同様である。
実施の形態３．
　図１５から図１８は、実施の形態３に係る半導体装置の製造方法を示す断面図である。本実施の形態は、実施の形態１及び２の感光樹脂フィルム１１を非感光性樹脂フィルム１９に置き換えたものである。図５の工程までは実施の形態１と同様である。次に、図１５に示すように、ラミネート法又はＳＴＰ法を用いて、支持フィルム１０に支持された非感光性樹脂フィルム１９を感光性樹脂膜８の上面に貼り付ける。非感光性樹脂フィルム１９は、ゲート電極２、ソース電極３及びドレイン電極４から離間しつつゲート電極２、ソース電極３及びドレイン電極４の上方を覆う。次に、非感光性樹脂フィルム１９から支持フィルム１０を剥がすと、図１６に示すように、ゲート電極２の周りに中空構造１２が形成される。次に、図１７に示すように、全面に絶縁膜１５及びレジスト１６を順に形成し、レジスト１６をフォトリソグラフィ等によりパターニングする。このレジスト１６をマスクとして用いたドライエッチングを行うことにより、図１８に示すように、第２のコンタクトホール１３及び第１の開口１４を開口する。その後、実施の形態１又は実施の形態２のどちらかの工程を行って素子構造を作製する。その他の構成及び効果は実施の形態１と同様である。
１　半導体基板、２　ゲート電極（第１の電極）、３　ソース電極（第２の電極）、４　ドレイン電極（第２の電極）、５　半導体デバイス、７　ダイシングライン、８　感光性樹脂膜（樹脂膜）、９　第１のコンタクトホール、１１　感光性樹脂フィルム（樹脂フィルム）、１２　中空構造、１３　第２のコンタクトホール、１４　第１の開口、１７　第２の開口、１８　配線

Claims (6)

  1. 　半導体基板の主面に第１及び第２の電極を有する半導体デバイスを形成する工程と、
    　前記半導体デバイス及び前記半導体基板のダイシングラインを覆う樹脂膜を前記半導体基板の前記主面の上に形成し、前記ダイシングラインの上の前記樹脂膜を除去することなく前記第１の電極の周りの前記樹脂膜を除去し前記第２の電極の上の前記樹脂膜を除去して第１のコンタクトホールを形成する工程と、
    　前記第１及び第２の電極から離間しつつ前記第１及び第２の電極の上方を覆う樹脂フィルムを前記樹脂膜の上面に貼り付けて前記第１の電極の周りに中空構造を形成する工程と、
    　前記樹脂フィルムをパターニングして、前記第１のコンタクトホールにつながる第２のコンタクトホールと前記ダイシングラインの上方の第１の開口を同時に形成する工程と、
    　前記第１及び第２のコンタクトホールを介して前記第２の電極に接続された配線を形成する工程と、
    　前記第１の開口を形成した後に前記ダイシングラインに沿って前記半導体基板をダイシングする工程とを備えることを特徴とする半導体装置の製造方法。
  2. 　支持フィルムに支持された前記樹脂フィルムを前記樹脂膜の上面に貼り付けた後に前記樹脂フィルムから前記支持フィルムを剥がすことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 　前記第１の電極はひさしを含むＹ型又はＴ型のゲート電極であり、
    　前記ゲート電極の前記ひさしの下にも前記中空構造が形成されていることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  4. 　前記第１の開口を形成した後、前記半導体基板をダイシングする前に前記ダイシングラインの上の前記樹脂膜を除去して第２の開口を形成する工程を更に備えることを特徴とする請求項１～３の何れか１項に記載の半導体装置の製造方法。
  5. 　前記第１の開口の端部が前記第２の開口の端部よりも前記半導体デバイス側であることを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 　前記ダイシングラインの上の前記樹脂膜を前記半導体基板と共にダイシングすることを特徴とする請求項１～３の何れか１項に記載の半導体装置の製造方法。
PCT/JP2018/020353 2018-05-28 2018-05-28 半導体装置の製造方法 Ceased WO2019229802A1 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
US16/959,369 US11244863B2 (en) 2018-05-28 2018-05-28 Method for manufacturing semiconductor apparatus
CN201880093695.9A CN112189251B (zh) 2018-05-28 2018-05-28 半导体装置的制造方法
KR1020207033211A KR102497370B1 (ko) 2018-05-28 2018-05-28 반도체 장치의 제조 방법
PCT/JP2018/020353 WO2019229802A1 (ja) 2018-05-28 2018-05-28 半導体装置の製造方法
DE112018007677.6T DE112018007677B4 (de) 2018-05-28 2018-05-28 Verfahren zur Herstellung eines Halbleitergerätes
JP2020521653A JP6927430B2 (ja) 2018-05-28 2018-05-28 半導体装置の製造方法
TW107129787A TWI683357B (zh) 2018-05-28 2018-08-27 半導體裝置之製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2018/020353 WO2019229802A1 (ja) 2018-05-28 2018-05-28 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
WO2019229802A1 true WO2019229802A1 (ja) 2019-12-05

Family

ID=68697057

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2018/020353 Ceased WO2019229802A1 (ja) 2018-05-28 2018-05-28 半導体装置の製造方法

Country Status (7)

Country Link
US (1) US11244863B2 (ja)
JP (1) JP6927430B2 (ja)
KR (1) KR102497370B1 (ja)
CN (1) CN112189251B (ja)
DE (1) DE112018007677B4 (ja)
TW (1) TWI683357B (ja)
WO (1) WO2019229802A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2025100771A (ja) * 2020-05-08 2025-07-03 ローム株式会社 半導体装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE212021000199U1 (de) * 2020-05-08 2022-02-07 Rohm Co. Ltd Halbleiterbauteil
CN117334566A (zh) * 2022-06-24 2024-01-02 长鑫存储技术有限公司 半导体结构及其形成方法、版图结构

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009206183A (ja) * 2008-02-26 2009-09-10 Fujitsu Media Device Kk 電子部品及びその製造方法
JP2011014652A (ja) * 2009-06-30 2011-01-20 Panasonic Electric Works Co Ltd 機能性デバイスの製造方法および、それにより製造された機能性デバイスを用いた半導体装置の製造方法
JP2016039319A (ja) * 2014-08-08 2016-03-22 三菱電機株式会社 半導体装置の製造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05335343A (ja) * 1992-05-27 1993-12-17 Sony Corp 電界効果トランジスタ
JP2004147220A (ja) 2002-10-25 2004-05-20 Toyo Commun Equip Co Ltd Ｓａｗチップの構造、その製造方法、表面実装型ｓａｗデバイス、及びその製造方法
JP2005150452A (ja) * 2003-11-17 2005-06-09 Fujikura Ltd 半導体パッケージの製造方法
JP3953027B2 (ja) * 2003-12-12 2007-08-01 ソニー株式会社 半導体装置およびその製造方法
JP4413062B2 (ja) * 2004-04-13 2010-02-10 シャープ株式会社 パターニングされた膜を有する基板の製造方法
JP2006093367A (ja) * 2004-09-24 2006-04-06 Sanyo Electric Co Ltd 半導体装置の製造方法
JP4607531B2 (ja) * 2004-09-29 2011-01-05 カシオマイクロニクス株式会社 半導体装置の製造方法
JP2006278610A (ja) * 2005-03-29 2006-10-12 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US7807506B2 (en) 2006-02-03 2010-10-05 Infineon Technologies Ag Microelectromechanical semiconductor component with cavity structure and method for producing the same
KR20090063983A (ko) * 2007-12-14 2009-06-18 주식회사 코오롱 칩온필름용 적층필름 및 칩온필름의 제조방법
JP4939452B2 (ja) * 2008-02-07 2012-05-23 ラピスセミコンダクタ株式会社 半導体装置の製造方法
JP5335343B2 (ja) * 2008-09-18 2013-11-06 株式会社アルバック 付着物の分析方法
JP2013065582A (ja) * 2009-12-28 2013-04-11 Fujikura Ltd 半導体ウエハ及び半導体装置並びに半導体装置の製造方法
JP5799952B2 (ja) 2010-05-20 2015-10-28 日立化成株式会社 感光性樹脂組成物、感光性フィルム、リブパターンの形成方法、中空構造とその形成方法及び電子部品
JP5521862B2 (ja) * 2010-07-29 2014-06-18 三菱電機株式会社 半導体装置の製造方法
JP5821429B2 (ja) * 2011-09-01 2015-11-24 三菱電機株式会社 半導体装置及びその製造方法
US9613930B2 (en) * 2013-10-25 2017-04-04 Infineon Technologies Ag Semiconductor device and method for manufacturing a semiconductor device
JP2015106698A (ja) * 2013-12-02 2015-06-08 味の素株式会社 半導体装置の製造方法
TWI657510B (zh) * 2014-10-02 2019-04-21 日商住友電木股份有限公司 半導體裝置之製造方法及半導體裝置
US9748334B1 (en) * 2016-02-18 2017-08-29 International Business Machines Corporation Fabrication of nanomaterial T-gate transistors with charge transfer doping layer

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009206183A (ja) * 2008-02-26 2009-09-10 Fujitsu Media Device Kk 電子部品及びその製造方法
JP2011014652A (ja) * 2009-06-30 2011-01-20 Panasonic Electric Works Co Ltd 機能性デバイスの製造方法および、それにより製造された機能性デバイスを用いた半導体装置の製造方法
JP2016039319A (ja) * 2014-08-08 2016-03-22 三菱電機株式会社 半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2025100771A (ja) * 2020-05-08 2025-07-03 ローム株式会社 半導体装置
JP7850846B2 (ja) 2020-05-08 2026-04-23 ローム株式会社 半導体装置

Also Published As

Publication number Publication date
US20210066128A1 (en) 2021-03-04
TW202004870A (zh) 2020-01-16
TWI683357B (zh) 2020-01-21
KR102497370B1 (ko) 2023-02-07
DE112018007677T5 (de) 2021-03-04
JPWO2019229802A1 (ja) 2021-02-12
JP6927430B2 (ja) 2021-08-25
CN112189251B (zh) 2023-12-26
US11244863B2 (en) 2022-02-08
CN112189251A (zh) 2021-01-05
DE112018007677B4 (de) 2023-10-12
KR20200143481A (ko) 2020-12-23

Similar Documents

Publication Publication Date Title
CN112039458B (zh) 体声波谐振器的封装方法及封装结构
CN112039459B (zh) 体声波谐振器的封装方法及封装结构
US8748320B2 (en) Connection to first metal layer in thin film transistor process
KR100779869B1 (ko) 전자 부품 및 제조 방법
US8129835B2 (en) Package substrate having semiconductor component embedded therein and fabrication method thereof
JP6927430B2 (ja) 半導体装置の製造方法
CN105374743A (zh) 半导体装置的制造方法
JP6370515B1 (ja) 半導体装置およびその製造方法
TWI631782B (zh) 半導體雷射及其製造方法
TWI437689B (zh) 半導體裝置
CN106129026B (zh) 半导体结构及其制作方法
TWI697078B (zh) 封裝基板結構與其接合方法
JPH11186393A (ja) 半導体素子及びその製造方法
CN118116897A (zh) 半导体装置及半导体装置的制造方法
JP6757293B2 (ja) 化合物半導体集積回路及びその作製方法
JP2005302816A (ja) 半導体装置及びその製造方法
JP4829161B2 (ja) 半導体装置の製造方法
JP7566508B2 (ja) 半導体装置及び半導体装置の製造方法
JP3003394B2 (ja) 突起電極の製造方法
JP6341336B2 (ja) 薄膜素子およびその製造方法
JP4984645B2 (ja) 半導体装置の製造方法
KR100914978B1 (ko) 반도체 소자 및 그의 제조 방법
JP2006114760A (ja) 薄膜キャパシタ素子およびその製造方法
JPH1022384A (ja) 半導体装置およびその製造方法
JPH11251482A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 18920359

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2020521653

Country of ref document: JP

Kind code of ref document: A

ENP Entry into the national phase

Ref document number: 20207033211

Country of ref document: KR

Kind code of ref document: A

122 Ep: pct application non-entry in european phase

Ref document number: 18920359

Country of ref document: EP

Kind code of ref document: A1