KR20200143481A - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR20200143481A
KR20200143481A KR1020207033211A KR20207033211A KR20200143481A KR 20200143481 A KR20200143481 A KR 20200143481A KR 1020207033211 A KR1020207033211 A KR 1020207033211A KR 20207033211 A KR20207033211 A KR 20207033211A KR 20200143481 A KR20200143481 A KR 20200143481A
Authority
KR
South Korea
Prior art keywords
resin film
semiconductor device
manufacturing
photosensitive resin
dicing line
Prior art date
Application number
KR1020207033211A
Other languages
English (en)
Other versions
KR102497370B1 (ko
Inventor
가즈히로 마에다
Original Assignee
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시덴키 가부시키가이샤 filed Critical 미쓰비시덴키 가부시키가이샤
Publication of KR20200143481A publication Critical patent/KR20200143481A/ko
Application granted granted Critical
Publication of KR102497370B1 publication Critical patent/KR102497370B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/315—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the encapsulation having a cavity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/101—Forming openings in dielectrics
    • H01L2221/1015—Forming openings in dielectrics for dual damascene structures
    • H01L2221/1031—Dual damascene by forming vias in the via-level dielectric prior to deposition of the trench-level dielectric

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Dicing (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

반도체 디바이스(5) 및 반도체 기판(1)의 다이싱 라인(7)을 덮는 수지막(8)을 반도체 기판(1)의 주면 상에 형성하고, 다이싱 라인(7)의 위의 수지막(8)을 제거하는 일이 없이 제 1 전극(2)의 주위의 수지막(8)을 제거하고 제 2 전극(3, 4)의 위의 수지막(8)을 제거하여 제 1 콘택트 홀(9)을 형성한다. 수지 필름(11)을 수지막(8)의 상면에 부착하여 제 1 전극(2)의 주위에 중공 구조(12)를 형성한다. 수지 필름(11)을 패터닝하여, 제 1 콘택트 홀(9)로 이어지는 제 2 콘택트 홀(13)과 다이싱 라인(7)의 상방의 제 1 개구(14)를 동시에 형성한다. 제 1 개구(14)를 형성한 후에 다이싱 라인(7)을 따라서 반도체 기판(1)을 다이싱한다.

Description

반도체 장치의 제조 방법
본 발명은 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치의 고집적화와 소형화를 실현하기 위해서, 수지막과 금속 배선을 반복하여 적층하는 다층 배선 구조가 이용되고 있다. 그러나, 수지막에 의해 기생 용량이 증가하여, 반도체 디바이스의 전기 특성이 열화된다. 특히, Y형 또는 T형의 게이트 전극을 갖는 반도체 장치에서는, 게이트 전극의 오버행(overhang) 아래에 수지가 충전되어 기생 용량이 증가하고, 고주파 특성의 이득이 열화된다. 이에 대하여, 반도체 디바이스를 덮는 수지막을 패터닝하여 게이트 전극의 주위의 수지막을 제거하고, 수지 필름을 수지막의 상면에 부착하는 것에 의해 게이트 전극의 주위에 중공 구조를 형성하는 방법이 제안되어 있다(예를 들면, 특허문헌 1 참조). 중공 구조를 형성하는 것에 의해, 수지막이 충전되어 있는 경우에 비해 현격하게 특성이 향상된다.
일본 특허 공개 제 2016-39319 호 공보
종래는, 수지막을 패터닝할 때에 다이싱 라인(dicing line)의 위의 수지막도 제거하고 있었다. 따라서, 수지 필름과 수지막의 접촉 면적이 작아지기 때문에, 밀착력이 약해진다. 또한, 수지 필름은 지지 필름에 지지되어 있어, 수지 필름을 수지막에 부착한 후에 수지 필름으로부터 지지 필름을 박리할 필요가 있다. 그러나, 수지 필름과 지지 필름의 밀착력이 수지 필름과 수지막의 밀착력보다 강하기 때문에, 수지 필름으로부터 지지 필름을 박리할 때에 수지 필름의 들뜸(floating) 또는 박리가 생기는 경우가 있었다. 또한, 부착한 수지 필름이 중공부에 매립되는 경우도 있었다. 그 결과, 제품의 수율이 저하된다는 문제가 있었다.
본 발명은 상술과 같은 과제를 해결하기 위해서 이루어진 것으로서, 그 목적은 제품의 수율을 향상시킬 수 있는 반도체 장치의 제조 방법을 얻는 것이다.
본 발명에 따른 반도체 장치의 제조 방법은, 반도체 기판의 주면에 제 1 및 제 2 전극을 갖는 반도체 디바이스를 형성하는 공정과, 상기 반도체 디바이스 및 상기 반도체 기판의 다이싱 라인을 덮는 수지막을 상기 반도체 기판의 상기 주면 상에 형성하고, 상기 다이싱 라인의 위(上)의 상기 수지막을 제거하는 일이 없이, 상기 제 1 전극의 주위의 상기 수지막을 제거하고 상기 제 2 전극의 위의 상기 수지막을 제거하여 제 1 콘택트 홀을 형성하는 공정과, 상기 제 1 및 제 2 전극으로부터 이격되면서 상기 제 1 및 제 2 전극의 상방을 덮는 감광성 수지 필름을 상기 수지막의 상면에 부착하여 상기 제 1 전극의 주위에 중공 구조를 형성하는 공정과, 상기 감광성 수지 필름을 노광 및 현상하여, 상기 제 1 콘택트 홀로 이어지는 제 2 콘택트 홀과 상기 다이싱 라인의 상방의 제 1 개구를 동시에 형성하는 공정과, 상기 제 1 및 제 2 콘택트 홀을 거쳐서 상기 제 2 전극에 접속된 배선을 형성하는 공정과, 상기 제 1 개구를 형성한 후에 상기 다이싱 라인을 따라서 상기 반도체 기판을 다이싱하는 공정을 구비하는 것을 특징으로 한다
본 발명에서는, 수지막을 패터닝할 때에 다이싱 라인의 위의 수지막을 제거하지 않는다. 이 때문에, 수지 필름과 수지막의 접촉 면적이 증가하기 때문에, 밀착력이 향상하여, 수지 필름의 들뜸 및 박리를 방지할 수 있다. 또한, 수지 필름이 수지막에 단단히 지지되기 때문에, 매립도 방지할 수 있다. 그 결과, 제품의 수율을 향상시킬 수 있다.
도 1은 실시형태 1에 따른 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 2는 실시형태 1에 따른 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 3은 실시형태 1에 따른 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 4는 실시형태 1에 따른 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 5는 실시형태 1에 따른 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 6은 실시형태 1에 따른 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 7은 실시형태 1에 따른 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 8은 실시형태 1에 따른 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 9는 실시형태 1에 따른 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 10은 비교예에 따른 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 11은 비교예에 따른 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 12는 비교예에 따른 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 13은 실시형태 2에 따른 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 14는 실시형태 2에 따른 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 15는 실시형태 3에 따른 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 16은 실시형태 3에 따른 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 17은 실시형태 3에 따른 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 18은 실시형태 3에 따른 반도체 장치의 제조 방법을 도시하는 단면도이다.
실시형태에 따른 반도체 장치의 제조 방법에 대해 도면을 참조하여 설명한다. 동일 또는 대응하는 구성 요소에는 동일한 부호를 부여하고, 설명의 반복을 생략하는 경우가 있다.
실시형태 1
도 1 내지 도 9는 실시형태 1에 따른 반도체 장치의 제조 방법을 도시하는 단면도이다. 우선, 도 1에 도시하는 바와 같이, 반도체 기판(1)의 주면에 게이트 전극(2), 소스 전극(3) 및 드레인 전극(4)을 갖는 반도체 디바이스(5)를 형성한다. 반도체 디바이스(5)를 내습성이 높은 절연막(6)으로 덮는다. 소스 전극(3), 드레인 전극(4) 및 다이싱 라인(7) 위의 절연막(6)을 개구한다. 다음에, 반도체 디바이스(5) 및 반도체 기판(1)의 다이싱 라인(7)을 덮는 감광성 수지막(8)을 반도체 기판(1)의 주면 상에 스핀 코터(spin coater)로 도포한다. 감광성 수지막(8)을 노광 및 현상에 의해 패터닝하여, 다이싱 라인(7)의 위의 감광성 수지막(8)을 제거하는 일이 없이, 게이트 전극(2)의 주위의 감광성 수지막(8)을 제거하고, 소스 전극(3) 및 드레인 전극(4)의 위의 감광성 수지막(8)을 제거하여 제 1 콘택트 홀(9)을 형성한다. 그 후, 열경화 처리를 실행하여 감광성 수지막(8)을 경화한다.
다음에, 도 2에 도시하는 바와 같이, 라미네이트법 또는 STP법을 이용하여, 지지 필름(10)에 지지된 감광성 수지 필름(11)을 감광성 수지막(8)의 상면에 부착한다. 감광성 수지 필름(11)은 게이트 전극(2), 소스 전극(3) 및 드레인 전극(4)으로부터 이격되면서 게이트 전극(2), 소스 전극(3) 및 드레인 전극(4)의 상방을 덮는다. 다음에, 도 3에 도시하는 바와 같이, 감광성 수지 필름(11)으로부터 지지 필름(10)을 박리한다. 이에 의해, 도 4에 도시하는 바와 같이, 게이트 전극(2)의 주위에 중공 구조(12)가 형성된다.
다음에, 도 5에 도시하는 바와 같이, 감광성 수지 필름(11)을 노광 및 현상에 의해 패터닝하여, 제 1 콘택트 홀(9)로 이어지는 제 2 콘택트 홀(13)과 다이싱 라인(7)의 상방의 제 1 개구(14)를 동시에 형성한다. 그 후, 열경화 처리를 실행하여 감광성 수지 필름(11)을 경화한다.
다음에, 도 6에 도시하는 바와 같이, 전면에 절연막(15) 및 레지스트(16)를 순서대로 형성하고, 다이싱 라인(7)의 상방에서 레지스트(16)를 개구한다. 다음에, 레지스트(16)를 마스크로서 이용한 드라이 에칭을 실행한다. 이에 의해, 도 7에 도시하는 바와 같이, 다이싱 라인(7)의 위의 절연막(15) 및 감광성 수지막(8)을 제거하여 제 2 개구(17)를 형성한다. 미리 다이싱 라인(7)의 상방의 감광성 수지 필름(11)을 제거해두는 것에 의해, 드라이 에칭으로 제거하는 막의 막 두께가 얇아지기 때문에, 드라이 에칭이 용이하게 된다. 그 후, 마스크로서 이용한 절연막(15) 및 레지스트(16)를 제거한다.
다음에, 도 8에 도시하는 바와 같이, 제 1 및 제 2 콘택트 홀(9, 13)을 거쳐서 소스 전극(3) 및 드레인 전극(4)에 접속된 배선(18)을 도금 또는 증착법에 의해 형성한다. 다음에, 다이싱 블레이드(19)를 이용하여 다이싱 라인(7)을 따라서 반도체 기판(1)을 다이싱한다. 그 결과, 도 9에 도시하는 바와 같이, 각각의 칩마다 분리된다.
이어서, 본 실시형태의 효과를 비교예와 비교하여 설명한다. 도 10 내지 도 12는 비교예에 따른 반도체 장치의 제조 방법을 도시하는 단면도이다. 비교예에서는 도 10에 도시하는 바와 같이, 감광성 수지막(8)을 패터닝할 때에 다이싱 라인(7)의 위의 감광성 수지막(8)을 제거한다. 다음에, 도 11에 도시하는 바와 같이 감광성 수지 필름(11)을 감광성 수지막(8)의 상면에 부착한다. 다음에, 도 12에 도시하는 바와 같이 감광성 수지 필름(11)을 노광 및 현상한다.
비교예에서는, 다이싱 라인(7)의 위의 감광성 수지막(8)을 제거하는 것에 의해 감광성 수지 필름(11)과 감광성 수지막(8)의 접촉 면적이 작아지기 때문에, 밀착력이 약해진다. 이 때문에, 감광성 수지 필름(11)으로부터 지지 필름(10)을 박리할 때에 감광성 수지 필름(11)의 들뜸 또는 박리가 생기는 경우가 있다. 또한, 박리한 감광성 수지 필름(11)이 중공부에 매립되는 경우도 있다. 그 결과, 제품의 수율이 저하된다는 문제가 있다.
이에 대하여, 본 실시형태에서는, 감광성 수지막(8)을 패터닝할 때에 다이싱 라인(7)의 위의 감광성 수지막(8)을 제거하지 않는다. 이 때문에, 감광성 수지 필름(11)과 감광성 수지막(8)의 접촉 면적이 증가하기 때문에, 밀착력이 향상되어, 감광성 수지 필름(11)의 들뜸 및 박리를 방지할 수 있다. 또한, 감광성 수지 필름(11)이 감광성 수지막(8)에 단단히 지지되기 때문에, 매립도 방지할 수 있다. 그 결과, 제품의 수율을 향상시킬 수 있다.
또한, 지지 필름(10)에 지지된 감광성 수지 필름(11)을 감광성 수지막(8)의 상면에 부착한 후에 감광성 수지 필름(11)으로부터 지지 필름(10)을 박리하는 경우에는, 감광성 수지 필름(11)의 들뜸 및 박리가 발생하기 쉽다. 이와 같은 경우에 본 실시형태와 같이 감광성 수지 필름(11)과 감광성 수지막(8)의 밀착력을 향상시키는 것이 특히 유효하다.
또한, 게이트 전극(2)은 오버행을 포함하는 Y형 또는 T형의 게이트 전극이며, 게이트 전극(2)의 오버행 아래에도 중공 구조(12)가 형성되어 있다. 이에 의해, 기생 용량이 감소하고, 고주파 특성의 이득이 향상된다.
또한, 제 1 개구(14)를 형성한 후, 반도체 기판(1)을 다이싱하기 전에 다이싱 라인(7)의 위의 감광성 수지막(8)을 제거하여 제 2 개구(17)를 형성한다. 이에 의해, 다이싱이 용이하게 된다.
또한, 감광성 수지 필름(11)의 제 1 개구(14)의 단부가 감광성 수지막(8)의 제 2 개구(17)의 단부보다 반도체 디바이스(5)측이다. 이에 의해, 다이싱 라인시에 다이싱 블레이드가 감광성 수지 필름(11)의 제 1 개구(14)의 단부에 부딪치는 것을 방지할 수 있다. 이 때문에, 반도체 장치의 수율이 향상된다.
실시형태 2
도 13 및 도 14는 실시형태 2에 따른 반도체 장치의 제조 방법을 도시하는 단면도이다. 도 5의 공정까지는 실시형태 1과 마찬가지이다. 본 실시형태에서는, 다이싱 라인(7)의 위의 감광성 수지막(8)을 드라이 에칭으로 가공하는 일이 없이, 도 13에 도시하는 바와 같이, 제 1 및 제 2 콘택트 홀(9, 13)을 거쳐서 소스 전극(3) 및 드레인 전극(4)에 접속된 배선(18)을 형성한다. 다음에, 도 14에 도시하는 바와 같이, 다이싱 라인(7)의 위의 감광성 수지막(8)을 반도체 기판(1)과 함께 다이싱한다. 이에 의해, 실시형태 1보다 프로세스 수를 삭감할 수 있다. 그 외의 구성 및 효과는 실시형태 1과 마찬가지이다.
실시형태 3
도 15 내지 도 18은 실시형태 3에 따른 반도체 장치의 제조 방법을 도시하는 단면도이다. 본 실시형태는, 실시형태 1 및 2의 감광 수지 필름(11)을 비감광성 수지 필름(19)으로 치환한 것이다. 도 5의 공정까지는 실시형태 1과 마찬가지이다. 다음에, 도 15에 도시하는 바와 같이, 라미네이트법 또는 STP법을 이용하여, 지지 필름(10)에 지지된 비감광성 수지 필름(19)을 감광성 수지막(8)의 상면에 부착한다. 비감광성 수지 필름(19)은 게이트 전극(2), 소스 전극(3) 및 드레인 전극(4)으로부터 이격되면서 게이트 전극(2), 소스 전극(3) 및 드레인 전극(4)의 상방을 덮는다. 다음에, 비감광성 수지 필름(19)으로부터 지지 필름(10)을 박리하면, 도 16에 도시하는 바와 같이, 게이트 전극(2)의 주위에 중공 구조(12)가 형성된다. 다음에, 도 17에 도시하는 바와 같이, 전면에 절연막(15) 및 레지스트(16)를 순서대로 형성하고, 레지스트(16)를 포토리소그래피 등에 의해 패터닝한다. 이 레지스트(16)를 마스크로서 이용한 드라이 에칭을 실행하는 것에 의해, 도 18에 도시하는 바와 같이, 제 2 콘택트 홀(13) 및 제 1 개구(14)를 개구한다. 그 후, 실시형태 1 또는 실시형태 2 중 어느 하나의 공정을 실행하여 소자 구조를 제작한다. 그 외의 구성 및 효과는 실시형태 1과 마찬가지이다.
1: 반도체 기판 2: 게이트 전극(제 1 전극)
3: 소스 전극(제 2 전극) 4: 드레인 전극(제 2 전극)
5: 반도체 디바이스 7: 다이싱 라인
8: 감광성 수지막(수지막) 9: 제 1 콘택트 홀
11: 감광성 수지 필름(수지 필름) 12: 중공 구조
13: 제 2 콘택트 홀 14: 제 1 개구
17: 제 2 개구 18: 배선

Claims (6)

  1. 반도체 기판의 주면(main surface)에 제 1 및 제 2 전극을 갖는 반도체 디바이스를 형성하는 공정과,
    상기 반도체 디바이스 및 상기 반도체 기판의 다이싱 라인을 덮는 수지막을 상기 반도체 기판의 상기 주면 상에 형성하고, 상기 다이싱 라인의 위(上)의 상기 수지막을 제거하는 일이 없이, 상기 제 1 전극의 주위의 상기 수지막을 제거하고 상기 제 2 전극의 위의 상기 수지막을 제거하여 제 1 콘택트 홀을 형성하는 공정과,
    상기 제 1 및 제 2 전극으로부터 이격되면서 상기 제 1 및 제 2 전극의 상방을 덮는 수지 필름을 상기 수지막의 상면에 부착하여 상기 제 1 전극의 주위에 중공 구조를 형성하는 공정과,
    상기 수지 필름을 패터닝하여, 상기 제 1 콘택트 홀로 이어지는 제 2 콘택트 홀과 상기 다이싱 라인의 상방의 제 1 개구를 동시에 형성하는 공정과,
    상기 제 1 및 제 2 콘택트 홀을 거쳐서 상기 제 2 전극에 접속된 배선을 형성하는 공정과,
    상기 제 1 개구를 형성한 후에 상기 다이싱 라인을 따라서 상기 반도체 기판을 다이싱하는 공정을 구비하는 것을 특징으로 하는
    반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    지지 필름에 지지된 상기 수지 필름을 상기 수지막의 상면에 부착한 후에 상기 수지 필름으로부터 상기 지지 필름을 박리하는 것을 특징으로 하는
    반도체 장치의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 전극은 오버행(overhang)을 포함하는 Y형 또는 T형의 게이트 전극이며,
    상기 게이트 전극의 상기 오버행 아래에도 상기 중공 구조가 형성되어 있는 것을 특징으로 하는
    반도체 장치의 제조 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 개구를 형성한 후, 상기 반도체 기판을 다이싱하기 전에 상기 다이싱 라인의 위의 상기 수지막을 제거하여 제 2 개구를 형성하는 공정을 더 구비하는 것을 특징으로 하는
    반도체 장치의 제조 방법.
  5. 제 4 항에 있어서,
    상기 제 1 개구의 단부가 상기 제 2 개구의 단부보다 상기 반도체 디바이스측인 것을 특징으로 하는
    반도체 장치의 제조 방법.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 다이싱 라인의 위의 상기 수지막을 상기 반도체 기판과 함께 다이싱하는 것을 특징으로 하는
    반도체 장치의 제조 방법.
KR1020207033211A 2018-05-28 2018-05-28 반도체 장치의 제조 방법 KR102497370B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2018/020353 WO2019229802A1 (ja) 2018-05-28 2018-05-28 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
KR20200143481A true KR20200143481A (ko) 2020-12-23
KR102497370B1 KR102497370B1 (ko) 2023-02-07

Family

ID=68697057

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020207033211A KR102497370B1 (ko) 2018-05-28 2018-05-28 반도체 장치의 제조 방법

Country Status (7)

Country Link
US (1) US11244863B2 (ko)
JP (1) JP6927430B2 (ko)
KR (1) KR102497370B1 (ko)
CN (1) CN112189251B (ko)
DE (1) DE112018007677B4 (ko)
TW (1) TWI683357B (ko)
WO (1) WO2019229802A1 (ko)

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005150452A (ja) * 2003-11-17 2005-06-09 Fujikura Ltd 半導体パッケージの製造方法
JP2005175317A (ja) * 2003-12-12 2005-06-30 Sony Corp 半導体装置およびその製造方法
JP2005303076A (ja) * 2004-04-13 2005-10-27 Sharp Corp パターニングされた膜を有する基板の製造方法
JP2006100535A (ja) * 2004-09-29 2006-04-13 Casio Micronics Co Ltd 半導体装置及びその製造方法
KR20090063983A (ko) * 2007-12-14 2009-06-18 주식회사 코오롱 칩온필름용 적층필름 및 칩온필름의 제조방법
JP2009206183A (ja) * 2008-02-26 2009-09-10 Fujitsu Media Device Kk 電子部品及びその製造方法
JP2011014652A (ja) * 2009-06-30 2011-01-20 Panasonic Electric Works Co Ltd 機能性デバイスの製造方法および、それにより製造された機能性デバイスを用いた半導体装置の製造方法
JP4939452B2 (ja) * 2008-02-07 2012-05-23 ラピスセミコンダクタ株式会社 半導体装置の製造方法
JP2013065582A (ja) * 2009-12-28 2013-04-11 Fujikura Ltd 半導体ウエハ及び半導体装置並びに半導体装置の製造方法
JP5335343B2 (ja) * 2008-09-18 2013-11-06 株式会社アルバック 付着物の分析方法
JP2016039319A (ja) 2014-08-08 2016-03-22 三菱電機株式会社 半導体装置の製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05335343A (ja) * 1992-05-27 1993-12-17 Sony Corp 電界効果トランジスタ
JP2004147220A (ja) 2002-10-25 2004-05-20 Toyo Commun Equip Co Ltd Ｓａｗチップの構造、その製造方法、表面実装型ｓａｗデバイス、及びその製造方法
JP2006093367A (ja) * 2004-09-24 2006-04-06 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2006278610A (ja) * 2005-03-29 2006-10-12 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US7807506B2 (en) 2006-02-03 2010-10-05 Infineon Technologies Ag Microelectromechanical semiconductor component with cavity structure and method for producing the same
WO2011145750A1 (ja) 2010-05-20 2011-11-24 日立化成工業株式会社 感光性樹脂組成物、感光性フィルム、リブパターンの形成方法、中空構造とその形成方法及び電子部品
JP5521862B2 (ja) * 2010-07-29 2014-06-18 三菱電機株式会社 半導体装置の製造方法
JP5821429B2 (ja) * 2011-09-01 2015-11-24 三菱電機株式会社 半導体装置及びその製造方法
US9613930B2 (en) * 2013-10-25 2017-04-04 Infineon Technologies Ag Semiconductor device and method for manufacturing a semiconductor device
JP2015106698A (ja) * 2013-12-02 2015-06-08 味の素株式会社 半導体装置の製造方法
TWI657510B (zh) * 2014-10-02 2019-04-21 日商住友電木股份有限公司 半導體裝置之製造方法及半導體裝置
US9748334B1 (en) * 2016-02-18 2017-08-29 International Business Machines Corporation Fabrication of nanomaterial T-gate transistors with charge transfer doping layer

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005150452A (ja) * 2003-11-17 2005-06-09 Fujikura Ltd 半導体パッケージの製造方法
JP2005175317A (ja) * 2003-12-12 2005-06-30 Sony Corp 半導体装置およびその製造方法
JP2005303076A (ja) * 2004-04-13 2005-10-27 Sharp Corp パターニングされた膜を有する基板の製造方法
JP2006100535A (ja) * 2004-09-29 2006-04-13 Casio Micronics Co Ltd 半導体装置及びその製造方法
KR20090063983A (ko) * 2007-12-14 2009-06-18 주식회사 코오롱 칩온필름용 적층필름 및 칩온필름의 제조방법
JP4939452B2 (ja) * 2008-02-07 2012-05-23 ラピスセミコンダクタ株式会社 半導体装置の製造方法
JP2009206183A (ja) * 2008-02-26 2009-09-10 Fujitsu Media Device Kk 電子部品及びその製造方法
JP5335343B2 (ja) * 2008-09-18 2013-11-06 株式会社アルバック 付着物の分析方法
JP2011014652A (ja) * 2009-06-30 2011-01-20 Panasonic Electric Works Co Ltd 機能性デバイスの製造方法および、それにより製造された機能性デバイスを用いた半導体装置の製造方法
JP2013065582A (ja) * 2009-12-28 2013-04-11 Fujikura Ltd 半導体ウエハ及び半導体装置並びに半導体装置の製造方法
JP2016039319A (ja) 2014-08-08 2016-03-22 三菱電機株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
DE112018007677T5 (de) 2021-03-04
WO2019229802A1 (ja) 2019-12-05
JP6927430B2 (ja) 2021-08-25
DE112018007677B4 (de) 2023-10-12
KR102497370B1 (ko) 2023-02-07
CN112189251A (zh) 2021-01-05
JPWO2019229802A1 (ja) 2021-02-12
CN112189251B (zh) 2023-12-26
US20210066128A1 (en) 2021-03-04
TW202004870A (zh) 2020-01-16
US11244863B2 (en) 2022-02-08
TWI683357B (zh) 2020-01-21

Similar Documents

Publication Publication Date Title
KR102177894B1 (ko) 반도체 장치 및 그 제조 방법
KR101685834B1 (ko) 반도체 장치의 제조 방법
CN111344856B (zh) 半导体装置及其制造方法
KR102497370B1 (ko) 반도체 장치의 제조 방법
US9859205B2 (en) Semiconductor device having an airbridge and method of fabricating the same
TWI442515B (zh) Semiconductor device and manufacturing method thereof
JP6757293B2 (ja) 化合物半導体集積回路及びその作製方法
JP6341336B2 (ja) 薄膜素子およびその製造方法
US10790397B2 (en) Semiconductor device and method for manufacturing the same
JP4984645B2 (ja) 半導体装置の製造方法
TWI620322B (zh) 半導體裝置的製造方法
JP2021057452A (ja) モジュールおよびその製造方法
JP2007142164A (ja) 電界効果型半導体装置

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant