WO2018176791A1 - 移位寄存器、goa电路、显示装置以及驱动方法 - Google Patents

移位寄存器、goa电路、显示装置以及驱动方法 Download PDF

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Definitions

  • the present disclosure belongs to the field of display technologies, and in particular, to a shift register, a GOA circuit, a display device, and a driving method.
  • the Gate Driver on Array (GOA) driving circuit uses a liquid crystal display array process to form a gate scan driving signal circuit on the array substrate to realize progressive driving scanning of the pixel unit.
  • the GOA drive circuit not only reduces the welding process of the external integrated circuit, improves the integration degree, but also increases the production capacity and reduces the production cost. It is the first choice for small and medium-sized liquid crystal display products (such as mobile phones).
  • the inventors have found that at least the following problems exist in the prior art: in recent years, as the size of the LCD panel is larger and larger, the degree of integration is getting higher and higher, the circuit structure is more and more complicated, the power consumption is reduced, and the stability of the system is increased. Demand has also increased.
  • the problems of stability, low power consumption and the like of the GOA driving circuit in the prior art need to be further improved.
  • the present disclosure provides a shift register, a GOA circuit, a display device, and a driving method in order to further improve the problems of stability, low power consumption, and the like of the existing GOA driving circuit.
  • a shift register which may include: at least one input module, each input module being connected to a pull-up node and a signal input corresponding thereto for a corresponding signal input end
  • the pull-up node is charged under the control of the input signal input.
  • the shift register may further include: at least one output module, each output module is connected to the pull-up node, the corresponding signal output end, the corresponding clock control signal end, and the corresponding first reset module And corresponding to outputting a corresponding clock signal input by the corresponding clock control signal terminal through the corresponding signal output terminal under the control of the potential of the pull-up node.
  • the shift register may further include: a first reset module respectively corresponding to each output module, each first reset module being connected to the pull-down node, the reference potential terminal, and the first signal output end corresponding to the corresponding output module, for being pulled down Under the control of the potential of the node, the potential of the corresponding signal output is pulled down to the reference potential.
  • the shift register may further include: a first noise reduction module connected to the reference potential terminal, the pull-down node, and the upper The pull node is used for noise reduction of the pull-up node by the signal input from the reference potential terminal under the control of the potential of the pull-down node.
  • the shift register may further include: a second noise reduction module connected to the pull-down node, the pull-up node, the reference potential terminal, and the respective signal outputs, the signals output at the respective signal outputs and the pull-up nodes Under the control of the potential, the pull-down node is noise-reduced by the signal input from the reference potential terminal.
  • a second noise reduction module connected to the pull-down node, the pull-up node, the reference potential terminal, and the respective signal outputs, the signals output at the respective signal outputs and the pull-up nodes Under the control of the potential, the pull-down node is noise-reduced by the signal input from the reference potential terminal.
  • the shift register may further include: a second reset module connected to the reset clock signal input terminal and the pull-down node for controlling the pull-down node potential under the control of the signal input through the reset clock signal input terminal.
  • the at least one input module comprises two input modules, each input module comprising a first transistor, the control electrode and the first electrode of the first transistor being connected to a signal input corresponding to the input module
  • the second electrode of the first transistor is connected to the pull-up node.
  • the at least one output module comprises two output modules.
  • Each output module includes a second transistor and a first capacitor.
  • a control electrode of the second transistor is coupled to the pull up node.
  • the second electrode of the second transistor is connected to a corresponding signal output terminal and a corresponding first reset module, and the first electrode of the second transistor is connected to a corresponding clock control signal terminal.
  • the first end of the first capacitor is connected to the pull-up node, and the second end of the first capacitor is connected to the corresponding signal output end.
  • the first reset module includes a third transistor, a control electrode of the third transistor is connected to the pull-down node, and a first electrode of the third transistor is connected to a corresponding signal output end; The two electrodes are connected to the reference potential terminal.
  • the second noise reduction module includes a fourth transistor, a fifth transistor, and a second capacitor; a control electrode of the fourth transistor is coupled to a corresponding signal output, and a first electrode of the fourth transistor Connecting a pull-down node, a second electrode of the fourth transistor is connected to a reference potential terminal; a control electrode of the fifth transistor is connected to the pull-up node, a first electrode of the fifth transistor is connected to the pull-down node, and the fifth transistor is The second electrode is connected to the reference potential terminal; the first end of the second capacitor is connected to the pull-down node, and the second end of the second capacitor is connected to the reference potential terminal.
  • the first noise reduction module includes a sixth transistor.
  • the control electrode of the sixth transistor is connected to the pull-down node, the first electrode of the sixth transistor is connected to the pull-up node, and the second electrode of the sixth transistor is connected to the reference potential terminal.
  • the second reset module includes a seventh transistor.
  • the control electrode of the seventh transistor and the first electrode are connected to the reset clock signal input end, and the second electrode of the seventh transistor is connected to the pull-down node.
  • the at least one input module comprises two input modules, wherein: each input module comprises a first transistor, the control electrode of the first transistor and the first electrode being connected to a corresponding input module At the signal input end, the second electrode of the first transistor is connected to the pull-up node.
  • the at least one output module includes two output modules, wherein: each output module includes a second transistor and a first capacitor; a control electrode of the second transistor is coupled to the pull-up node; and a second electrode of the second transistor is coupled a first signal of the second transistor is connected to a corresponding clock control signal end, and a first end of the first capacitor is connected to the pull-up node, the first The second end of the capacitor is connected to the corresponding signal output.
  • the first reset module includes a third transistor, wherein: a control electrode of the third transistor is connected to a pull-down node, a first electrode of the third transistor is connected to a corresponding signal output terminal; and a second electrode connection reference of the third transistor is Potential terminal.
  • the first noise reduction module includes a sixth transistor, wherein: a control electrode of the sixth transistor is connected to the pull-down node, a first electrode of the sixth transistor is connected to the pull-up node, and a second electrode of the sixth transistor is connected Reference potential terminal.
  • the second reset module includes a seventh transistor, wherein: a control electrode of the seventh transistor and a first electrode are connected to a reset clock signal input end, and a second electrode of the seventh transistor is connected to a pull-down node.
  • the second noise reduction module includes a fourth transistor, a fifth transistor, a tenth transistor, and a second capacitor, wherein: a control electrode of the fourth transistor is connected to a corresponding signal output, and the first of the fourth transistor The electrode is connected to the pull-down node, and the second electrode of the fourth transistor is connected to the reference potential terminal.
  • the control electrode of the fifth transistor is connected to the pull-up node, the first electrode of the fifth transistor is connected to the pull-down node, and the second electrode of the fifth transistor is connected to the reference potential terminal.
  • the control electrode of the tenth transistor is connected to a corresponding signal output terminal, the first electrode of the tenth transistor is connected to the pull-down node, and the second electrode of the tenth transistor is connected to the reference potential terminal.
  • the first end of the second capacitor is connected to the pull-down node, and the second end of the second capacitor is connected to the reference potential terminal.
  • the two output modules include a first output module and a second output module, respectively receiving a first clock signal and a second clock signal from respective clock control signal terminals.
  • the second reset module receives a fourth clock signal from a reset clock signal input terminal.
  • the second clock signal has the same frequency as the first clock signal, and the phases are different by 1/4 cycle.
  • the fourth clock signal has the same frequency as the first clock signal, and the phases are different by 3/4 cycles.
  • an array substrate row drive (GOA) circuit including a plurality of cascaded shift registers, wherein a signal output terminal of a shift register of a previous stage is connected to a subsequent stage The corresponding signal input of the shift register.
  • a driving method of a shift register is provided.
  • the shift register It may be a shift register according to any of the embodiments of the present disclosure.
  • the at least one output module includes a first output module and a second output module, respectively receiving a first clock signal and a second clock signal from respective clock control signal terminals.
  • the method may include, in a first phase, causing a signal input at the first signal input to be high, causing the first clock signal to be low, causing the second clock signal to be low, and causing the input at the reset clock signal input
  • the fourth clock signal input is high.
  • the first input module charges the pull-up node under the control of the signal input by the first signal input terminal, and causes the pull-down node potential to be pulled low.
  • the second noise reduction module reduces noise of the pull-down node by using a signal input by the reference potential terminal under the control of the potential of the pull-up node.
  • the first signal output outputs a low level signal.
  • the second signal output outputs a low level signal.
  • the signal input at the first signal input is low, the first clock signal is high, the second clock signal is low, and the fourth clock signal is low.
  • the first output module outputs the first clock signal through the first signal output terminal under the control of the potential of the pull-up node.
  • the second noise reduction module reduces noise of the pull-down node by referring to the signal input by the potential terminal under the control of the signal input by the first signal output terminal.
  • the first signal output terminal outputs a high level signal.
  • the second signal output terminal outputs a low level signal.
  • the second output module outputs the second clock signal through the second signal output terminal under the control of the potential of the pull-up node.
  • the second noise reduction module reduces the noise of the pull-down node by referring to the signal input by the potential terminal under the control of the signal input by the second signal output terminal.
  • the first signal output terminal outputs a low level signal.
  • the second signal output terminal outputs a high level signal.
  • a driving method of an array substrate row driving (GOA) circuit includes cascaded first and second shift registers in accordance with any of the embodiments of the present disclosure.
  • the first shift register includes a first output module and a second output module, respectively receiving a first clock signal and a second clock signal from respective clock control signal terminals, and are respectively connected to the first signal output end and the second signal Output.
  • the first shift register includes a first input module and a second input module, respectively receiving a first input signal and a second input signal from respective first signal inputs.
  • the second shift register includes a first output module and a second output module, respectively receiving a third clock signal and a fourth clock signal from respective clock control signal terminals, and are respectively connected to the third signal output end and the fourth signal Output.
  • the second reset module of the second shift register receives the second clock signal through a reset clock signal input terminal connected thereto.
  • the second shift register includes a first input module and a second input mode Blocks, respectively receiving a third input signal and a fourth input signal from respective signal inputs. A signal input of the first shift register from which the second input signal is received is coupled to a third signal output of the second shift register.
  • the method may include, in a first phase: the first input module charges the pull-up node under control of a signal input by the corresponding first signal input; the second reset module resets a clock signal The pull-down node potential is pulled low under the control of the fourth clock signal input at the input end; the second noise reduction module performs noise reduction on the pull-down node by the signal input from the reference potential terminal under the control of the potential of the pull-up node
  • the first signal output terminal outputs a low level signal; the second signal output terminal outputs a low level signal.
  • the method may further include, in a second phase, the first output module outputs the first clock signal through the first signal output terminal under the control of the potential of the pull-up node;
  • the noise reduction module reduces the noise of the pull-down node by the signal input by the reference potential terminal under the control of the signal input by the first signal output terminal;
  • the first signal output terminal outputs a high-level signal;
  • the second signal The output outputs a low level signal.
  • the method may further include: in a third stage: the second output module outputs a signal input by the second clock control signal end through the second signal output end under the control of the potential of the pull-up node;
  • the second noise reduction module reduces noise of the pull-down node by using a signal input by the reference potential terminal under the control of the signal input by the second signal output terminal;
  • the first signal output terminal outputs a low-level signal;
  • the second signal output terminal outputs a high level signal.
  • the method may further include: in a fourth stage: the second output module outputs a signal input by the third clock control signal end through the second signal output terminal under the control of the potential of the pull-up node;
  • the second noise reduction module reduces noise of the pull-down node by using a signal input by the reference potential terminal under the control of the potential of the pull-up node;
  • the first signal output terminal outputs a high-level signal;
  • the second signal The output outputs a low level signal.
  • the method may further include: in the fifth stage: the second reset module pulls the pull-down node potential high under the control of the signal input by the reset clock signal input; the first reset module is at the pull-down node Under the control of the potential, the potentials of the first signal output end and the second signal output end are pulled low by the signal input from the reference potential terminal.
  • the first clock signal, the second clock signal, the third clock signal, and the fourth clock signal have the same frequency, and the phases are sequentially different by 1/4 cycle.
  • a display panel which may include any according to the present disclosure
  • the shift register described in the embodiment may include any according to the present disclosure
  • a display device which may include a display panel according to any of the embodiments of the present disclosure.
  • a shift register may include a plurality of input modules, a plurality of output modules, a first noise reduction module, and a second noise reduction module.
  • the plurality of output modules enable the shift register to have a plurality of output control points, which can control the switching of the multi-row gate lines and increase the drive control capability of the single-stage shift register. It can also effectively save the arrangement space of the shift register.
  • the plurality of output modules respectively control the pull-down node through the feedback of the noise reduction module, so that the anti-noise capability of the circuit is significantly increased, and the output is more stable. Therefore, the panel yield is greatly improved.
  • the shift register according to an embodiment of the present disclosure can be applied to various display devices.
  • FIG. 1 is a schematic structural diagram of a shift register according to an embodiment of the present disclosure
  • FIG. 2 is a circuit diagram of a shift register according to an embodiment of the present disclosure
  • FIG. 3 is a schematic diagram of a GOA according to an embodiment of the present disclosure.
  • FIG. 4 is a timing diagram of a GOA of one embodiment of the present disclosure.
  • ordinal numbers such as “first”, “second”, “third”, etc. are used to avoid confusion of constituent elements, and are not used in any order of priority.
  • a shift register is provided, as shown in FIG.
  • the shift register may include: a plurality of input modules 1, a plurality of output modules 2, a first reset module 3 corresponding to each input module 1, a first noise reduction module 4, a second noise reduction module 5, and a second Reset module 6.
  • the shift register includes two input modules 1 and two output modules 2
  • the case where three or more input modules 1 or 2 are included is similar to this embodiment.
  • Each input module 1 is connected to a pull-up node PU and a corresponding signal input terminal Input1, Input2 for charging the pull-up node PU under the control of a signal input by the signal input terminal.
  • Each of the output modules 2 is connected to the pull-up node PU, the corresponding signal output terminals OUT1, OUT2, and the corresponding first clock control signal terminals CK1, CK2 and the corresponding first reset module 3.
  • the output module 2 is configured to output the signals input by the first clock control signal terminals CK1 and CK2 through the signal output terminals OUT1 and OUT2 under the control of the potential of the pull-up node PU.
  • Each of the first reset modules 3 is connected to the pull-down node PD, the reference potential terminal VGL, and the corresponding signal output terminals OUT1, OUT2.
  • the first reset module 3 is configured to pull the potentials of the signal output terminals OUT1, OUT2 low by a signal input from a reference potential (for example, a low potential or ground potential) terminal VGL under the control of the potential of the pull-down node PD.
  • the first reset module 3 can be used to pull the potentials of the signal output terminals OUT1, OUT2 to a reference potential (for example, a low potential or a ground potential) under the control of the potential of the pull-down node PD.
  • the first noise reduction module 4 is connected to the reference potential terminal VGL, the pull-down node PD, and the pull-up node PU for performing the pull-up node PU by the signal input by the reference potential terminal VGL under the control of the potential of the pull-down node PD. Noise reduction.
  • the second noise reduction module 5 is connected to the pull-down node PD, the pull-up node PU, the reference potential terminal VGL, and the respective signal output terminals OUT1, OUT2.
  • the second noise reduction module 5 is configured to input a signal through the reference potential terminal VGL under the control of the signal input by each of the signal output terminals OUT1, OUT2 and the potential of the pull-up node PU. No. Noise reduction is performed on the pull-down node PD.
  • the second reset module 6 is connected to a fourth clock signal input terminal (also referred to as a reset clock signal input terminal) CK4 and a pull-down node PD for controlling a fourth clock signal (CK4) input at the reset clock signal input terminal CK4. Next, control the pull-down node PD potential.
  • a fourth clock signal input terminal also referred to as a reset clock signal input terminal
  • a pull-down node PD for controlling a fourth clock signal (CK4) input at the reset clock signal input terminal CK4.
  • the pull-up node PU is a connection node between each input module 1 and each output module 2.
  • the pull-down node PD is a connection node between the first reset module 3 and the second noise reduction module 5.
  • the shift register may also include a plurality of input modules, a plurality of output modules, a first noise reduction module, and a second noise reduction module.
  • Multiple output modules can make the shift register have multiple output control points, which can control the switching of multiple rows of gate lines and increase the drive control capability of the single-stage shift register. It can also effectively save the arrangement space of the shift register.
  • multiple output modules can control the pull-down node through feedback of the noise reduction module, which significantly increases the anti-noise capability of the circuit, making the output more stable. Thereby, the panel yield is greatly improved.
  • a shift register as shown in FIG. 2, comprising: two input modules 1, two output modules 2, and a first reset module 3 corresponding to each input module 1.
  • FIG. 2 illustrates an example of a specific implementation of a shift register in accordance with one embodiment of the present disclosure.
  • the upper left of Fig. 2 is the first input module 1
  • the lower left is the second input module 1
  • the upper middle is the first output module 2
  • the upper right is the second output module 2.
  • the shift register of this embodiment has four clock control signal terminals CK1, CK2, CK3, and CK4, wherein CK1, CK2, CK3, and CK4 are clock signals having the same frequency but sequentially differing by 1/4 cycle.
  • Each input module 1 includes a first transistor, a control electrode (such as a gate) of the first transistor and a first electrode (such as a drain or a source) connected to a signal input terminal Input1 or Input2 corresponding to the input module 1.
  • a second electrode (such as a source or a drain) of the first transistor is coupled to the pull-up node PU.
  • M1 and M11 in FIG. 2 each represent a first transistor.
  • M11 is the first transistor for the first input module 1
  • M1 is the first transistor for the second input module 1.
  • each output module 2 includes a second transistor and a first capacitor.
  • M2 and M9 in FIG. 2 each represent a second transistor.
  • M2 is the second transistor of the first output module 2
  • M9 is the second transistor of the second output module 2.
  • C1 and C2 in FIG. 2 each represent a first capacitor
  • C1 is the first capacitor of the first output module 2
  • C2 is the first capacitor of the second output module 2.
  • the first capacitors C1, C2 are shown in the form of separate capacitors, the present disclosure is not limited thereto.
  • the first capacitors C1, C2 can also be implemented as parasitic capacitances of associated switches (eg, transistors). The same is true for the capacitor C3 which will be described below.
  • the control electrode of the second transistor is connected to the PU node.
  • the second electrode of the second transistor is connected to the respective signal output and the corresponding first reset module 3.
  • the first electrode of the second transistor is coupled to a respective clock control signal terminal, such as CK1 and CK2.
  • transistor M2 is connected to Out1.
  • Transistor M9 is connected to Out2.
  • the first ends of the first capacitors C1 and C2 are connected to the PU node, and the second ends of the first capacitors are connected to the corresponding signal output terminals Out1 and Out2.
  • the first reset module 3 may include a third transistor, a control electrode of the third transistor is connected to the pull-down node PD, and a first electrode of the third transistor is connected to a corresponding signal output end; The second electrode of the three transistor is connected to the reference potential terminal.
  • M3 and M8 each represent a third transistor.
  • M3 corresponds to the first output module 2, which serves as the first reset module 3 of the first output module 2.
  • M8 corresponds to the second output module 2, which serves as the first reset module 3 of the second output module 2.
  • M3 is connected to Out1 and M8 is connected to Out2.
  • the first noise reduction module 4 includes a sixth transistor M6.
  • the control electrode of the sixth transistor is connected to the pull-down node PD, the first electrode of the sixth transistor is connected to the pull-up node PU, and the second electrode of the sixth transistor is connected to the reference potential terminal VGL.
  • the second reset module includes a seventh transistor.
  • the control electrode and the second electrode of the seventh transistor are connected to the reset clock signal input terminal CK4, and the second electrode of the seventh transistor is connected to the pull-down node PD.
  • the second noise reduction module 5 includes fourth transistors (M4 and M10), a fifth transistor M5, and a third capacitor C3.
  • the control electrode of the fourth transistor is connected to a corresponding signal output terminal, the first electrode of the fourth transistor is connected to the pull-down node PD, and the second electrode of the fourth transistor is connected to the reference potential terminal VGL.
  • both M4 and M10 represent the fourth transistor, M4 is connected to Out1, and M10 is connected to Out2.
  • the control electrode of the fifth transistor M5 is connected to the pull-up node PU, the first electrode of the fifth transistor M5 is connected to the pull-down node PD, and the second electrode of the fifth transistor M5 is connected to the reference potential terminal VGL.
  • the first end of the third capacitor C3 is connected to the pull-down node PD, and the second end of the third capacitor is connected to the reference potential terminal VGL.
  • a GOA circuit can include a plurality of cascaded shift registers in accordance with any of the embodiments of the present disclosure.
  • FIG. 3 shows a schematic diagram of a GOA in accordance with one embodiment of the present disclosure.
  • the GOA shown in FIG. 3 includes four stages of cascaded shift registers.
  • odd-numbered shift registers such as level 1 and level 3 shift registers
  • Even-order shift registers such as level 2 and level 4 shift registers
  • the clock control signals CK1-CK4 are merely examples of suitable clock signals; in other embodiments, different control signals may be employed as desired.
  • the first input terminal Input1 of the current stage shift register receives the second output signal of the previous stage (previous stage) shift register, and the second input terminal Input2 of the current stage shift register.
  • Out1 is the first output of the current stage shift register, which outputs the first output signal.
  • Out2 is the second output of the current stage shift register, which outputs a second output signal.
  • the first input Input1 of the 1-stage shift register receives the second output signal N-1 of the shift register of the previous stage (previous stage).
  • the second input Input2 of the 1-stage shift register receives the 2-stage shift register.
  • the first output Out1 of the 1-stage shift register outputs the first output signal N of the stage.
  • the second output Out2 of the 1-stage shift register outputs a second output signal N+1.
  • the first input Input1 of the 2-stage shift register receives the second output signal N+1 of the 1-stage shift register.
  • the second input Input2 receives the first output signal N+4 of the output of the 3-stage shift register.
  • the first output Out1 of the 2-stage shift register outputs the first output signal N+2 of the current stage.
  • the second output Out2 outputs the second output signal N+3 of the current stage. And so on.
  • FIG. 4 shows a timing diagram of signals in accordance with an embodiment of the present disclosure. The method will be described below in conjunction with FIG.
  • the first input module 1 charges the pull-up node PU under the control of the signal input by the first signal input terminal Input1.
  • the second reset module 6 pulls down the pull-down node potential under the control of the fourth clock signal input by the reset clock signal input terminal CK4.
  • the second noise reduction module 5 performs noise reduction on the pull-down node PD by the signal input from the reference potential terminal VGL under the control of the potential of the pull-up node PU.
  • the first output module 2 outputs a low level signal.
  • Input1 (signal N-1) of the first stage is at a high level
  • CK1, CK2, and CK3 are at a low level
  • CK4 is at a high level.
  • M11 turns on
  • Input1 (N-1) passes M11
  • M5 is turned on
  • C3 begins to discharge and PD is pulled low.
  • M2 is turned on, and CK1 is connected to Out1 (here, its signal is illustrated as a signal N), so that Out1(N) remains low.
  • M9 is turned on, CK2 is connected to Out2 (here, its signal is illustrated as signal N+1), and Out2(N+1) is also held low.
  • the first output module 2 outputs the signal input by the first clock control signal terminal CK1 through the first signal output terminal Out1 under the control of the potential of the pull-up node PU.
  • the second noise reduction module 5 performs noise reduction on the pull-down node PD by the signal input by the reference potential terminal VGL under the control of the signal input by the first signal output terminal Out1.
  • the signal N-1 becomes a low level
  • CK1 becomes a high level
  • CK2, CK3, and CK4 are at a low level.
  • M11 is turned off.
  • the C1 and C2 capacitors effectively ensure the high potential and bootstrap of the PU.
  • Signal N changes to CK1 and goes high.
  • Signal N+1 remains low.
  • the signal N goes high also causes M4 to turn on. Through M4 feedback, the output stability is increased and the noise is reduced.
  • the second output module 2 outputs the signal input by the second clock control signal terminal CK2 through the second signal output terminal Out2 under the control of the potential of the pull-up node PU.
  • the second noise reduction module 5 performs noise reduction on the pull-down node PD by the signal input from the reference potential terminal VGL under the control of the signal input by the second signal output terminal Out2.
  • the signal CK1 becomes a low level
  • CK2 becomes a high level
  • CK3 and CK4 are at a low level.
  • Signal N changes to LOW with CK1.
  • the signal N+1 changes with CK2 and becomes a high level; and causes the switch M10 to be turned on.
  • Signal N+1 passes the feedback of M10, which increases output stability and reduces noise.
  • the second output module 2 outputs the signal input by the third clock control signal terminal CK3 through the second signal output terminal Out2 under the control of the potential of the pull-up node PU.
  • the second noise reduction module 5 performs noise reduction on the pull-down node PD by the signal input from the reference potential terminal VGL under the control of the potential of the pull-up node PU.
  • CK1 is low at this stage, CK2 is low, CK3 is high, CK4 is low, and signal N+2 at Input2 of the 1-stage shift register (ie, 2 shifts)
  • the signal at the output of the bit register out1) is high.
  • M1 is turned on, and the signal N+2 at Input2 passes through M1, and continues to charge C1 and C2, so that the potential at the node PU continues to maintain a high level.
  • switch M5 continues to remain conductive, ensuring that the PD continues to be held low.
  • a fifth phase t5 the fourth clock input by the second reset module 6 at the input of the reset clock signal Under the control of signal CK4, the pull-down junction potential is pulled high.
  • the first reset module 3 pulls the potentials of the first signal output terminal Out1 and the second signal output terminal Out2 low by the signal input from the reference potential terminal VGL under the control of the potential of the pull-down node PD.
  • the signal N+2 becomes a low level
  • CK1, CK2, and CK3 are at a low level
  • CK4 is at a high level
  • M1 turns off and M7 turns on.
  • CK4 charges C3 through M7.
  • the voltage at the node PD becomes a high level, so that M6 is turned on.
  • the capacitors C1, C2 are discharged through M6, and the node PU is pulled down to a low level, so that the switches M2, M9 are turned off. Since the voltage at the node PD becomes a high level, and thus M3 and M8 are turned on, it is ensured that the signal N and the signal N+1 continue to output a low level.
  • a display panel comprising a shift register according to the above and other embodiments.
  • a liquid crystal display panel an OLED display panel, an electrophoretic type display panel, an electronic ink display panel, or the like can be given.
  • a display device including the above display panel.
  • the display device may include, but is not limited to, a liquid crystal display panel, an electronic paper, a mobile phone, a tablet computer, a television, a display, a notebook computer, a digital photo frame, a navigator, and the like, or any product or component having a display function.

Landscapes

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Abstract

一种移位寄存器、GOA电路、显示装置以及驱动方法，移位寄存器包括：至少一个输入模块（1），用于在所输入的输入信号的控制下，对上拉节点（PU）进行充电；至少一个输出模块（2），用于在上拉节点（PU）的电位的控制下，将相应时钟信号通过对应的信号输出端（OUT1，OUT2）输出；第一复位模块（3），用于在下拉节点（PD）的电位的控制下，将相应信号输出端（OUT1，OUT2）的电位拉低至参考电位；第一降噪模块（4），用于在下拉节点（PD）的电位的控制下，通过参考电位端子（VGL）所输入的信号对上拉节点（PU）进行降噪；第二降噪模块（5），用于在各个信号输出端（OUT1，OUT2）所输出的信号和上拉节点（PU）的电位的控制下，通过参考电位端子（VGL）所输入的信号对下拉节点（PD）进行降噪；以及第二复位模块（6），用于在通过复位时钟信号输入端（CK4）所输入的信号控制下，控制下拉节点（PD）电位。

Description

移位寄存器、GOA电路、显示装置以及驱动方法 技术领域
本公开属于显示技术领域，具体涉及一种移位寄存器、GOA电路、显示装置、以及驱动方法。
背景技术
阵列基板行驱动(Gate Driver on Array，GOA)驱动电路是利用液晶显示器阵列制程将行(Gate)扫描驱动信号电路制作在阵列基板上来实现对像素单元的逐行驱动扫描。GOA驱动电路不仅能够减少外接集成电路的焊接工序，提高集成度，还可以提升产能降低生产成本，是中小尺寸液晶显示产品(例如手机)的首选。
发明人发现现有技术中至少存在如下问题：近年来，随着LCD面板尺寸越来越大，集成化程度越来越高，电路结构越来越复杂，降低功耗、增加系统稳定性方面的需求也随之增加。现有技术中GOA驱动电路的稳定性、低功耗等问题需要进一步提高。
发明内容
本公开针对现有的GOA驱动电路的稳定性、低功耗等问题需要进一步提高的问题，提供一种移位寄存器、GOA电路、显示装置以及驱动方法。
根据本公开一个实施例，提供了一种移位寄存器，其可以包括：至少一个输入模块，每个输入模块均连接上拉节点和与其各自对应的信号输入端，用于在对应的信号输入端所输入的输入信号的控制下，对所述上拉节点进行充电。
移位寄存器还可以包括：至少一个输出模块，每个输出模块均连接所述上拉节点、与各自对应的信号输出端、与各自对应的时钟控制信号端、以及与各自对应的第一复位模块，用于在所述上拉节点的电位的控制下，将由相应的时钟控制信号端所输入的相应时钟信号通过对应的信号输出端输出。
移位寄存器还可以包括：与各输出模块分别对应的第一复位模块，每个第一复位模块连接到下拉节点、参考电位端子、与对应输出模块对应的第一信号输出端，用于在下拉节点的电位的控制下，将相应信号输出端的电位拉低至参考电位。
移位寄存器还可以包括：第一降噪模块，连接到参考电位端子、下拉节点、上 拉节点，用于在下拉节点的电位的控制下，通过参考电位端子所输入的信号对上拉节点进行降噪。
移位寄存器还可以包括：第二降噪模块，连接到下拉节点、上拉节点、参考电位端子，以及各个信号输出端，用于在各个信号输出端所输出的信号和所述上拉节点的电位的控制下，通过参考电位端子所输入的信号对下拉节点进行降噪。
移位寄存器还可以包括：第二复位模块，连接到复位时钟信号输入端和下拉节点，用于在通过复位时钟信号输入端所输入的信号控制下，控制下拉节点电位。
在一个实施例中，所述至少一个输入模块包括两个输入模块，每个输入模块包括第一晶体管，所述第一晶体管的控制电极和第一电极连接到与该输入模块对应的信号输入端，所述第一晶体管的第二电极连接到上拉节点。
在一个实施例中，所述至少一个输出模块包括两个输出模块。每个输出模块包括第二晶体管和第一电容。所述第二晶体管的控制电极连接到上拉节点。所述第二晶体管的第二电极连接到相应的信号输出端以及相应的第一复位模块，所述第二晶体管的第一电极连接到相应时钟控制信号端。所述第一电容的第一端连接到上拉节点，所述第一电容的第二端连接到相应的信号输出端。
在一个实施例中，所述第一复位模块包括第三晶体管，所述第三晶体管的控制电极连接下拉节点，第三晶体管的第一电极连接相应的信号输出端；所述第三晶体管的第二电极连接参考电位端子。
在一个实施例中，所述第二降噪模块包括第四晶体管、第五晶体管和第二电容；所述第四晶体管的控制电极连接相应的信号输出端，所述第四晶体管的第一电极连接下拉节点，所述第四晶体管的第二电极连接参考电位端子；所述第五晶体管的控制电极连接上拉节点，所述第五晶体管的第一电极连接下拉节点，所述第五晶体管的第二电极连接参考电位端子；所述第二电容的第一端连接下拉节点，所述第二电容的第二端连接参考电位端子。
在一个实施例中，所述第一降噪模块包括第六晶体管。所述第六晶体管的控制电极连接下拉节点，所述第六晶体管的第一电极连接上拉节点，所述第六晶体管的第二电极连接参考电位端子。
在一个实施例中，所述第二复位模块包括第七晶体管。所述第七晶体管的控制电极和第一电极连接复位时钟信号输入端，所述第七晶体管的第二电极连接下拉节点。
在一个实施例中，所述至少一个输入模块包括两个输入模块，其中：每个输入模块包括第一晶体管，所述第一晶体管的控制电极和第一电极连接到与相应的输入模块对应的信号输入端，所述第一晶体管的第二电极连接上拉节点。所述至少一个输出模块包括两个输出模块，其中：每个输出模块包括第二晶体管和第一电容；所述第二晶体管的控制电极连接上拉节点；所述第二晶体管的第二电极连接到相应的信号输出端以及相应的第一复位模块，所述第二晶体管的第一电极连接到相应的时钟控制信号端；所述第一电容的第一端连接上拉节点，所述第一电容的第二端连接到相应的信号输出端。所述第一复位模块包括第三晶体管，其中：所述第三晶体管的控制电极连接下拉节点，第三晶体管的第一电极连接相应的信号输出端；所述第三晶体管的第二电极连接参考电位端子。所述第一降噪模块包括第六晶体管，其中：所述第六晶体管的控制电极连接下拉节点，所述第六晶体管的第一电极连接上拉节点，所述第六晶体管的第二电极连接参考电位端子。所述第二复位模块包括第七晶体管，其中：所述第七晶体管的控制电极和第一电极连接复位时钟信号输入端，所述第七晶体管的第二电极连接下拉节点。所述第二降噪模块包括第四晶体管、第五晶体管、第十晶体管和第二电容，其中：所述第四晶体管的控制电极连接到相应的信号输出端，所述第四晶体管的第一电极连接下拉节点，所述第四晶体管的第二电极连接参考电位端子。所述第五晶体管的控制电极连接上拉节点，所述第五晶体管的第一电极连接下拉节点，所述第五晶体管的第二电极连接参考电位端子。所述第十晶体管的控制电极连接到相应的信号输出端，所述第十晶体管的第一电极连接下拉节点，所述第十晶体管的第二电极连接参考电位端子。所述第二电容的第一端连接下拉节点，所述第二电容的第二端连接参考电位端子。
在一个实施例中，所述两个输出模块包括第一输出模块和第二输出模块，分别从相应的时钟控制信号端接收第一时钟信号和第二时钟信号。所述第二复位模块从复位时钟信号输入端接收第四时钟信号。所述第二时钟信号与第一时钟信号频率相同，相位相差1/4周期。第四时钟信号与第一时钟信号频率相同，相位相差3/4周期。
根据本公开的一个实施例，提供了一种阵列基板行驱动(GOA)电路，包括多个级联的所述移位寄存器，其中前一级的移位寄存器的信号输出端连接到后一级的移位寄存器的相应的信号输入端。
根据本公开的一个实施例，提供一种移位寄存器的驱动方法。所述移位寄存器 可以为根据本公开任意实施例所述的移位寄存器。所述至少一个输出模块包括第一输出模块和第二输出模块，分别从相应的时钟控制信号端接收第一时钟信号和第二时钟信号。所述方法可以包括：在第一阶段，使在第一信号输入端所输入的信号为高，使第一时钟信号为低，使第二时钟信号为低，并使在复位时钟信号输入端所输入的第四时钟信号为高。从而，第一输入模块在第一信号输入端所输入的信号的控制下，对所述上拉节点进行充电，并使得下拉结点电位被拉低。所述第二降噪模块在上拉节点的电位的控制下，通过参考电位端子所输入的信号对下拉节点进行降噪。第一信号输出端输出低电平信号。第二信号输出端输出低电平信号。
在第二阶段，使在第一信号输入端所输入的信号为低，使第一时钟信号为高，使第二时钟信号为低，并使第四时钟信号为低。从而，所述第一输出模块在所述上拉节点的电位的控制下，将所述第一时钟信号通过第一信号输出端进行输出。所述第二降噪模块在第一信号输出端所输入的信号的控制下，通过参考电位端子所输入的信号对下拉节点进行降噪。所述第一信号输出端输出高电平信号。所述第二信号输出端输出低电平信号。
在第三阶段，使在第一信号输入端所输入的信号为低，使第一时钟信号为低，使第二时钟信号为高，并使第四时钟信号为低。从而，所述第二输出模块在所述上拉节点的电位的控制下，将第二时钟信号通过第二信号输出端进行输出。所述第二降噪模块在第二信号输出端所输入的信号的控制下，通过参考电位端子所输入的信号对下拉节点进行降噪。所述第一信号输出端输出低电平信号。所述第二信号输出端输出高电平信号。
根据本公开的一个实施例，提供了一种阵列基板行驱动(GOA)电路的驱动方法。所述GOA电路包括级联的根据本公开任意实施例所述的第一和第二移位寄存器。所述第一移位寄存器包括第一输出模块和第二输出模块，分别从相应的时钟控制信号端接收第一时钟信号和第二时钟信号，并分别连接到第一信号输出端和第二信号输出端。所述第一移位寄存器包括第一输入模块和第二输入模块，分别从相应的第一信号输入端接收第一输入信号和第二输入信号。
所述第二移位寄存器包括第一输出模块和第二输出模块，分别从相应的时钟控制信号端接收第三时钟信号和第四时钟信号，并分别连接到第三信号输出端和第四信号输出端。所述第二移位寄存器的第二复位模块通过与其连接的复位时钟信号输入端接收所述第二时钟信号。所述第二移位寄存器包括第一输入模块和第二输入模 块，分别从相应的信号输入端接收第三输入信号和第四输入信号。所述第一移位寄存器的从其接收第二输入信号的信号输入端被连接到所述第二移位寄存器的第三信号输出端。
所述方法可以包括，在第一阶段：第一输入模块在对应的第一信号输入端所输入的信号的控制下，对所述上拉节点进行充电；所述第二复位模块在复位时钟信号输入端所输入的第四时钟信号控制下将下拉结点电位拉低；所述第二降噪模块在上拉节点的电位的控制下，通过参考电位端子所输入的信号对下拉节点进行降噪；第一信号输出端输出低电平信号；第二信号输出端输出低电平信号。
所述方法还可以包括，在第二阶段：所述第一输出模块在所述上拉节点的电位的控制下，将所述第一时钟信号通过第一信号输出端进行输出；所述第二降噪模块在第一信号输出端所输入的信号的控制下，通过参考电位端子所输入的信号对下拉节点进行降噪；所述第一信号输出端输出高电平信号；所述第二信号输出端输出低电平信号。
所述方法还可以包括，在第三阶段：所述第二输出模块在所述上拉节点的电位的控制下，将第二时钟控制信号端所输入的信号通过第二信号输出端进行输出；所述第二降噪模块在第二信号输出端所输入的信号的控制下，通过参考电位端子所输入的信号对下拉节点进行降噪；所述第一信号输出端输出低电平信号；所述第二信号输出端输出高电平信号。
所述方法还可以包括，在第四阶段：所述第二输出模块在所述上拉节点的电位的控制下，将第三时钟控制信号端所输入的信号通过第二信号输出端进行输出；所述第二降噪模块在上拉节点的电位的控制下，通过参考电位端子所输入的信号对下拉节点进行降噪；所述第一信号输出端输出高电平信号；所述第二信号输出端输出低电平信号。
所述方法还可以包括，在第五阶段：所述第二复位模块在复位时钟信号输入端所输入的信号的控制下，将下拉结点电位拉高；所述第一复位模块在下拉节点的电位的控制下，通过参考电位端子所输入的信号将第一信号输出端、第二信号输出端的电位拉低。
在一个实施例中，所述第一时钟信号、第二时钟信号、第三时钟信号以及第四时钟信号频率相同，相位依次相差1/4周期。
根据本公开的一个实施例，提供了一种显示面板，其可以包括根据本公开任意 实施例所述的移位寄存器。
根据本公开的一个实施例，还提供了一种显示装置，其可以包括根据本公开任意实施例所述的显示面板。
根据本公开一些实施例的移位寄存器可以包括多个输入模块、多个输出模块、第一降噪模块、以及第二降噪模块。多个输出模块使得移位寄存器具有多个输出控制点，这样可以控制多行栅线的开关，增加单级移位寄存器的驱动控制能力。还可以有效得节省移位寄存器的排布空间。另一方面，多个输出模块分别通过降噪模块反馈来控制下拉节点，使得显著增加了电路的抗噪声能力，使得输出更加平稳。因此，大大提高面板良率。根据本公开实施例的移位寄存器可以适用于各种显示装置。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。
附图说明
附图构成本说明书的一部分，其描述了本公开的示例性实施例，并且连同说明书一起用于解释本发明的原理，在附图中：
图1为本公开的一个实施例的移位寄存器的结构示意图；
图2为本公开的一个实施例的移位寄存器的电路示意图；
图3为本公开的一个实施例的GOA的示意图；
图4为本公开的一个实施例的GOA的时序图。
注意，在以下说明的实施方式中，有时在不同的附图之间共同使用同一附图标记来表示相同部分或具有相同功能的部分，而省略其重复说明。在本说明书中，使用相似的标号和字母表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
具体实施方式
下面，参照附图对本说明书所公开的发明的实施方式进行详细说明。但应理解，对各种实施例的描述仅仅是说明性的，在任何意义上都不是对本申请所要求保护的发明的限制。除非另有具体说明或者上下文或其原理明示或者暗示，在示例性实施例中的组件和步骤的相对布置、表达式和数值等不作为对本申请所要保护的发明的限制。在本说明书中，对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨 论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。
本文中所用的术语，仅仅是为了描述特定的实施例，而不意图限制本公开。应理解的是，“包括/包含”一词在本文中使用时，说明存在所指出的特征、整体、步骤、操作、单元和/或组件，但是并不排除存在或增加一个或多个其它特征、整体、步骤、操作、单元和/或组件以及/或者它们的组合。
在本公开中，诸如“第一”、“第二”、“第三”等的序数词是为了避免构成要素的混淆而标记的，而不用于在任何方面上的优先次序。
根据本公开的一个实施例，提供了一种移位寄存器，如图1所示。该移位寄存器可以包括：多个输入模块1，多个输出模块2，与每个输入模块1对应的第一复位模块3，第一降噪模块4，第二降噪模块5，以及第二复位模块6。
本实施例中以移位寄存器包括两个输入模块1和两个输出模块2的示例进行说明。其中包括三个或者更多个输入模块1或输出模块2的情况与本实施例类似。
每个输入模块1均连接上拉节点PU和与各自对应的信号输入端Input1、Input2，用于在信号输入端所输入的信号的控制下，对所述上拉节点PU进行充电。
每个输出模块2均连接所述上拉节点PU、与各自对应的信号输出端OUT1、OUT2、与各自对应的第一时钟控制信号端CK1、CK2以及与各自对应的第一复位模块3。输出模块2用于在所述上拉节点PU的电位的控制下，将所述第一时钟控制信号端CK1、CK2所输入的信号通过所述信号输出端OUT1、OUT2进行输出。
每个第一复位模块3连接下拉节点PD、参考电位端子VGL、与各自对应的信号输出端OUT1、OUT2。第一复位模块3用于在下拉节点PD的电位的控制下，通过参考电位(例如，低电位或者地电位)端子VGL所输入的信号将信号输出端OUT1、OUT2的电位拉低。换而言之，第一复位模块3可以用于在下拉节点PD的电位的控制下，将信号输出端OUT1、OUT2的电位拉低到参考电位(例如，低电位或者地电位)。
所述第一降噪模块4连接参考电位端子VGL、下拉节点PD、上拉节点PU，用于在下拉节点PD的电位的控制下，通过参考电位端子VGL所输入的信号对上拉节点PU进行降噪。
所述第二降噪模块5连接下拉节点PD、上拉节点PU、参考电位端子VGL，以及各个信号输出端OUT1、OUT2。第二降噪模块5用于在各个信号输出端OUT1、OUT2所输入的信号和所述上拉节点PU的电位的控制下，通过参考电位端子VGL所输入的信 号对下拉节点PD进行降噪。
所述第二复位模块6连接第四时钟信号输入端(也称为复位时钟信号输入端)CK4和下拉节点PD，用于在复位时钟信号输入端CK4所输入的第四时钟信号(CK4)控制下，控制下拉节点PD电位。
所述上拉节点PU为各个输入模块1与各个输出模块2之间的连接节点。下拉节点PD为第一复位模块3与第二降噪模块5之间的连接节点。
在其他实施例中，移位寄存器也可以包括多个输入模块、多个输出模块、第一降噪模块、以及第二降噪模块。多个输出模块可以使得移位寄存器具有多个输出控制点，这样可以控制多行栅线的开关，增加单级移位寄存器的驱动控制能力。还可以有效得节省移位寄存器的排布空间。此外，多个输出模块可以分别通过降噪模块反馈来控制下拉节点，明显增加了电路的抗噪声能力，使得输出更加平稳。从而，大大提高面板良率。
根据本公开的另一实施例，提供了一种移位寄存器，如图2所示，包括：两个输入模块1，两个输出模块2，与每个输入模块1对应的第一复位模块3，第一降噪模块4，第二降噪模块5，以及第二复位模块6。
图2示出了根据本公开一个实施例的移位寄存器的具体实现方式的一个示例。图2中左上方的为第一个输入模块1，左下方的为第二个输入模块1，中上部为第一个输出模块2，右上方的为第二个输出模块2。
本实施例的移位寄存器中具有四个时钟控制信号端CK1、CK2、CK3、CK4，其中CK1、CK2、CK3、CK4为频率相同但依次相差1/4个周期的时钟信号。
每个输入模块1包括第一晶体管，所述第一晶体管的控制电极(如栅极)和第一电极(如漏极或源极)连接与该输入模块1对应的信号输入端Input1或Input2。所述第一晶体管的第二电极(如源极或漏极)连接上拉节点PU。
具体的，图2中的M1、M11均表示第一晶体管。M11为用于第一个输入模块1的第一晶体管，M1为用于第二个输入模块1的第一晶体管。
在一个实施例中，每个输出模块2包括第二晶体管和第一电容。
具体的，图2中的M2、M9均表示第二晶体管。M2为第一个输出模块2的第二晶体管，M9为第二个输出模块2的第二晶体管。图2中的C1、C2均表示第一电容，C1为第一个输出模块2的第一电容，C2为第二个输出模块2的第一电容。另外，应 当理解，尽管在图2所示的实施例中，第一电容C1、C2被示出为独立的电容的形式，然而本公开不限于此。在一些实施例中，第一电容C1、C2也可以被实现为相关的开关(例如晶体管)的寄生电容。对于下面将说明的电容C3也是如此。
第二晶体管的控制电极连接PU节点。第二晶体管的第二电极连接到相应的信号输出端以及相应的第一复位模块3。第二晶体管的第一电极连接相应的时钟控制信号端，例如CK1和CK2。
具体的，晶体管M2连接Out1。晶体管M9连接Out2。
所述第一电容C1、C2的第一端连接PU节点，所述第一电容的第二端连接相应的信号输出端Out1和Out2。
在一个实施例中，所述第一复位模块3可以包括第三晶体管，所述第三晶体管的控制电极连接下拉节点PD，第三晶体管的第一电极连接到相应的信号输出端；所述第三晶体管的第二电极连接到参考电位端子。
具体的，M3、M8均表示第三晶体管。M3对应第一个输出模块2，其作为第一个输出模块2的第一复位模块3。M8对应第二个输出模块2，其作为第二个输出模块2的第一复位模块3。M3连接Out1，M8连接Out2。
在一个实施例中，所述第一降噪模块4包括第六晶体管M6。
第六晶体管的控制电极连接下拉节点PD，第六晶体管的第一电极连接上拉节点PU，第六晶体管的第二电极连接参考电位端子VGL。
在一个实施例中，所述第二复位模块包括第七晶体管。所述第七晶体管的控制电极和第二电极连接复位时钟信号输入端CK4，所述第七晶体管的第二电极连接下拉节点PD。
在一个实施例中，所述第二降噪模块5包括第四晶体管(M4和M10)、第五晶体管M5和第三电容C3。
所述第四晶体管的控制电极连接到相应的信号输出端，所述第四晶体管的第一电极连接下拉节点PD，所述第四晶体管的第二电极连接参考电位端子VGL。
具体的，M4与M10均表示第四晶体管，M4连接Out1，M10连接Out2。
所述第五晶体管M5的控制电极连接上拉节点PU，所述第五晶体管M5的第一电极连接下拉节点PD，所述第五晶体管M5的第二电极连接参考电位端子VGL。
所述第三电容C3的第一端连接下拉节点PD，所述第三电容的第二端连接参考电位端子VGL。
根据本公开的一个实施例，提供了一种GOA电路，其可以包括多个级联的根据本公开任意实施例的移位寄存器。
图3示出了根据本公开一个实施例的GOA的示意图。图3中所示的GOA包括四级级联的移位寄存器。见图3，奇数级的移位寄存器(如1级和3级的移位寄存器)可以由CK1、CK2、CK4时钟控制信号端控制。偶数级的移位寄存器(如2级和4级的移位寄存器)可以由CK3、CK4、CK2时钟控制信号端控制；依此类推。这里应理解，时钟控制信号CK1-CK4仅仅作为适用的时钟信号的示例；在其他的实施例中，可以根据需要采用不同的控制信号。
在图3所示的实施例中，当前级移位寄存器的第一输入端Input1接收上一级(前一级)移位寄存器的第二输出信号，当前级移位寄存器的第二输入端Input2接收下一级移位寄存器输出的第一输出信号。Out1为当前级移位寄存器的第一输出端，其输出第一输出信号。Out2为当前级移位寄存器的第二输出端，其输出第二输出信号。例如，1级移位寄存器的第一输入Input1接收上一级(前一级)的移位寄存器的第二输出信号N-1。1级移位寄存器的第二输入Input2接收2级移位寄存器的输出的第一输出信号N+2。1级移位寄存器的第一输出Out1输出本级的第一输出信号N。1级移位寄存器的第二输出Out2输出第二输出信号N+1。2级移位寄存器的第一输入Input1接收1级移位寄存器的第二输出信号N+1。2级移位寄存器的第二输入Input2接收3级移位寄存器的输出的第一输出信号N+4。2级移位寄存器的第一输出Out1输出本级的第一输出信号N+2。2级移位寄存器的第二输出Out2输出本级的第二输出信号N+3。以此类推。
根据本公开的一个实施例，还提供了一种GOA电路的驱动方法。图4示出了根据本公开的实施例的信号的时序图。下面结合图4来对方法进行说明。根据驱动方法的该实施例，在第一阶段t1，第一个输入模块1在第一信号输入端Input1所输入的信号的控制下，对所述上拉节点PU进行充电。所述第二复位模块6在复位时钟信号输入端CK4所输入的第四时钟信号的控制下将下拉结点电位拉低。所述第二降噪模块5在上拉节点PU的电位的控制下，通过参考电位端子VGL所输入的信号对下拉节点PD进行降噪。所述第一输出模块2输出低电平信号。
也就是说，在t1阶段，第1级的Input1(信号N-1)为高电平，CK1、CK2、CK3为低电平，CK4为高电平。从而，M11导通(turn on)，Input1(N-1)通过M11， 给C1充电，同时给C2充电。从而节点PU的电位变为高电平，使得M5导通。因而，C3开始放电，PD被拉为低电平。另外，由于节点PU的电位变为高电平，使得M2导通，CK1与Out1(这里，其信号被图示为信号N)连通，从而Out1(N)保持低电平。同样，M9导通，CK2与Out2(这里，其信号被图示为信号N+1)连通，Out2(N+1)也保持低电平。
在第二阶段t2，所述第一输出模块2在所述上拉节点PU的电位的控制下，将所述第一时钟控制信号端CK1所输入的信号通过第一信号输出端Out1进行输出。所述第二降噪模块5在第一信号输出端Out1所输入的信号的控制下，通过参考电位端子VGL所输入的信号对下拉节点PD进行降噪。
也就是说，在t2阶段，信号N-1变为低电平，CK1变为高电平，CK2、CK3、CK4为低电平。从而M11关闭。这里，C1、C2电容有效地保证了PU的高电位和自举。信号N随CK1变化，变为高电平。信号N+1保持低电平。信号N变为高电平还使得M4导通。通过M4反馈，增加输出稳定性，降低了噪声。
在第三阶段t3，所述第二输出模块2在所述上拉节点PU的电位的控制下，将所述第二时钟控制信号端CK2所输入的信号通过第二信号输出端Out2进行输出。所述第二降噪模块5在第二信号输出端Out2所输入的信号的控制下，通过参考电位端子VGL所输入的信号对下拉节点PD进行降噪。
也就是说，该阶段信号CK1变为低电平，CK2变为高电平，CK3和CK4为低电平。信号N随CK1变化，变为低电平。信号N+1随CK2变化，变为高电平；并使得开关M10导通。信号N+1通过M10的反馈，增加输出稳定性，降低了噪声。
在第四阶段t4，所述第二输出模块2在所述上拉节点PU的电位的控制下，将所述第三时钟控制信号端CK3所输入的信号通过第二信号输出端Out2进行输出。所述第二降噪模块5在上拉节点PU的电位的控制下，通过参考电位端子VGL所输入的信号对下拉节点PD进行降噪。
也就是说，该阶段CK1为低电平，CK2为低电平，CK3为高电平，CK4为低电平，1级移位寄存器的Input2处的信号N+2(也即，2级移位寄存器的输出out1处的信号)为高电平。M1导通，Input2处的信号N+2通过M1，继续给C1、C2充电，使得节点PU处的电位继续维持高电平。从而开关M5继续保持导通，确保PD继续被保持为低电平。
在第五阶段t5，所述第二复位模块6在复位时钟信号输入端所输入的第四时钟 信号CK4的控制下，将下拉结点电位拉高。所述第一复位模块3在下拉节点PD的电位的控制下，通过参考电位端子VGL所输入的信号将第一信号输出端Out1、第二信号输出端Out2的电位拉低。
也就是说，在该阶段，信号N+2变为低电平，CK1、CK2和CK3为低电平，CK4为高电平。M1关闭(turn off)，M7导通。CK4通过M7，给C3充电。从而节点PD处的电压变为高电平，使得M6导通。从而电容C1、C2通过M6放电，节点PU被下拉为低电平，使得开关M2、M9关闭。由于节点PD处的电压变为高电平，从而M3、M8导通，确保信号N和信号N+1继续输出低电平。
上面所描述的操作过程可以适当地适用于其它级的相关操作。
根据本公开的一个实施例，还提供了一种显示面板，包括根据上述的以及其它的实施例的移位寄存器。这里，作为显示面板的示例，可以给出：液晶显示面板，OLED显示面板，电泳型显示面板，电子墨水显示面板等等。
根据本公开的一个实施例，提供了一种显示装置，其包括上述的显示面板。所述显示装置可以包括但不限于：液晶显示面板、电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
显然，上述各实施例的具体实施方式还可进行许多变化或组合；例如：上述实施例中举例说明了两个输出模块的情况，三个或者更多个输出模块的情况与上述实施例的实施方式类似，其也被涵盖在本公开的范围内。
可以理解的是，以上实施方式仅仅是为了说明本公开的原理而采用的示例性实施方式，然而本公开并不局限于此。在此公开的各实施例可以适当地组合，而不脱离本发明的精神和范围。对于本领域内的普通技术人员而言，在不脱离本公开的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本公开的保护范围。本发明的范围由所附权利要求来限定。

Claims (15)

  1. 一种移位寄存器，包括：
    至少一个输入模块，每个输入模块均连接上拉节点和与其各自对应的信号输入端，用于在对应的信号输入端所输入的输入信号的控制下，对所述上拉节点进行充电；
    至少一个输出模块，每个输出模块均连接所述上拉节点、与各自对应的信号输出端、与各自对应的时钟控制信号端、以及与各自对应的第一复位模块，用于在所述上拉节点的电位的控制下，将由相应的时钟控制信号端所输入的相应时钟信号通过对应的信号输出端输出；
    与各输出模块分别对应的第一复位模块，每个第一复位模块连接到下拉节点、参考电位端子、与对应输出模块对应的第一信号输出端，用于在下拉节点的电位的控制下，将相应信号输出端的电位拉低至参考电位；
    第一降噪模块，连接到参考电位端子、下拉节点、上拉节点，用于在下拉节点的电位的控制下，通过参考电位端子所输入的信号对上拉节点进行降噪；
    第二降噪模块，连接到下拉节点、上拉节点、参考电位端子，以及各个信号输出端，用于在各个信号输出端所输出的信号和所述上拉节点的电位的控制下，通过参考电位端子所输入的信号对下拉节点进行降噪；
    第二复位模块，连接到复位时钟信号输入端和下拉节点，用于在通过复位时钟信号输入端所输入的信号控制下，控制下拉节点电位。
  2. 根据权利要求1所述的移位寄存器，其中，所述至少一个输入模块包括两个输入模块，每个输入模块包括第一晶体管，所述第一晶体管的控制电极和第一电极连接到与该输入模块对应的信号输入端，所述第一晶体管的第二电极连接到上拉节点。
  3. 根据权利要求1所述的移位寄存器，其中，所述至少一个输出模块包括两个输出模块，其中：
    每个输出模块包括第二晶体管和第一电容；所述第二晶体管的控制电极连接到上拉节点；所述第二晶体管的第二电极连接到相应的信号输出端以及相应的第一复 位模块，所述第二晶体管的第一电极连接到相应时钟控制信号端；
    所述第一电容的第一端连接到上拉节点，所述第一电容的第二端连接到相应的信号输出端。
  4. 根据权利要求1所述的移位寄存器，其中，所述第一复位模块包括第三晶体管，所述第三晶体管的控制电极连接下拉节点，第三晶体管的第一电极连接相应的信号输出端；所述第三晶体管的第二电极连接参考电位端子。
  5. 根据权利要求1所述的移位寄存器，其中，所述第二降噪模块包括第四晶体管、第五晶体管和第二电容(c3)；
    所述第四晶体管的控制电极连接相应的信号输出端，所述第四晶体管的第一电极连接下拉节点，所述第四晶体管的第二电极连接参考电位端子；
    所述第五晶体管的控制电极连接上拉节点，所述第五晶体管的第一电极连接下拉节点，所述第五晶体管的第二电极连接参考电位端子；
    所述第二电容的第一端连接下拉节点，所述第二电容的第二端连接参考电位端子。
  6. 根据权利要求1所述的移位寄存器，其中，所述第一降噪模块包括第六晶体管；
    所述第六晶体管的控制电极连接下拉节点，所述第六晶体管的第一电极连接上拉节点，所述第六晶体管的第二电极连接参考电位端子。
  7. 根据权利要求1所述的移位寄存器，其中，所述第二复位模块包括第七晶体管；
    所述第七晶体管的控制电极和第一电极连接复位时钟信号输入端，所述第七晶体管的第二电极连接下拉节点。
  8. 根据权利要求1所述的移位寄存器，其中：
    所述至少一个输入模块包括两个输入模块，其中：
    每个输入模块包括第一晶体管，所述第一晶体管的控制电极和第一电极连 接到与相应的输入模块对应的信号输入端，所述第一晶体管的第二电极连接上拉节点；
    所述至少一个输出模块包括两个输出模块，其中：
    每个输出模块包括第二晶体管和第一电容；所述第二晶体管的控制电极连接上拉节点；所述第二晶体管的第二电极连接到相应的信号输出端以及相应的第一复位模块，所述第二晶体管的第一电极连接到相应的时钟控制信号端；所述第一电容的第一端连接上拉节点，所述第一电容的第二端连接到相应的信号输出端；
    所述第一复位模块包括第三晶体管，其中：
    所述第三晶体管的控制电极连接下拉节点，第三晶体管的第一电极连接相应的信号输出端；所述第三晶体管的第二电极连接参考电位端子；
    所述第一降噪模块包括第六晶体管，其中：
    所述第六晶体管的控制电极连接下拉节点，所述第六晶体管的第一电极连接上拉节点，所述第六晶体管的第二电极连接参考电位端子；
    所述第二复位模块包括第七晶体管，其中：
    所述第七晶体管的控制电极和第一电极连接复位时钟信号输入端，所述第七晶体管的第二电极连接下拉节点；
    所述第二降噪模块包括第四晶体管、第五晶体管、第十晶体管和第二电容，其中：
    所述第四晶体管的控制电极连接到相应的信号输出端，所述第四晶体管的第一电极连接下拉节点，所述第四晶体管的第二电极连接参考电位端子；
    所述第五晶体管的控制电极连接上拉节点，所述第五晶体管的第一电极连接下拉节点，所述第五晶体管的第二电极连接参考电位端子；
    所述第十晶体管的控制电极连接到相应的信号输出端，所述第十晶体管的第一电极连接下拉节点，所述第十晶体管的第二电极连接参考电位端子；以及
    所述第二电容的第一端连接下拉节点，所述第二电容的第二端连接参考电位端子。
  9. 根据权利要求3或8所述的移位寄存器，其中：
    所述两个输出模块包括第一输出模块和第二输出模块，分别从相应的时钟控制 信号端接收第一时钟信号和第二时钟信号；
    所述第二复位模块从复位时钟信号输入端接收第四时钟信号，并且
    所述第二时钟信号与第一时钟信号频率相同，相位相差1/4周期，以及
    第四时钟信号与第一时钟信号频率相同，相位相差3/4周期。
  10. 一种阵列基板行驱动(GOA)电路，包括多个级联的根据权利要求1-9中任一项所述的移位寄存器，其中前一级的移位寄存器的信号输出端连接到后一级的移位寄存器的相应的信号输入端。
  11. 一种移位寄存器的驱动方法，所述移位寄存器为根据权利要求1-9中任一项所述的移位寄存器，
    所述至少一个输出模块包括第一输出模块和第二输出模块，分别从相应的时钟控制信号端接收第一时钟信号和第二时钟信号，
    所述方法包括：
    在第一阶段，使在第一信号输入端所输入的信号为高，使第一时钟信号为低，使第二时钟信号为低，并使在复位时钟信号输入端所输入的第四时钟信号为高，从而使得：
    第一输入模块在第一信号输入端所输入的信号的控制下，对所述上拉节点进行充电，并使得下拉结点电位被拉低；
    所述第二降噪模块在上拉节点的电位的控制下，通过参考电位端子所输入的信号对下拉节点进行降噪；
    第一信号输出端输出低电平信号；
    第二信号输出端输出低电平信号；
    在第二阶段，使在第一信号输入端所输入的信号为低，使第一时钟信号为高，使第二时钟信号为低，并使第四时钟信号为低，从而使得：
    所述第一输出模块在所述上拉节点的电位的控制下，将所述第一时钟信号通过第一信号输出端进行输出；
    所述第二降噪模块在第一信号输出端所输入的信号的控制下，通过参考电位端子所输入的信号对下拉节点进行降噪；
    所述第一信号输出端输出高电平信号；
    所述第二信号输出端输出低电平信号；
    在第三阶段，使在第一信号输入端所输入的信号为低，使第一时钟信号为低，使第二时钟信号为高，并使第四时钟信号为低，从而使得：
    所述第二输出模块在所述上拉节点的电位的控制下，将第二时钟信号通过第二信号输出端进行输出；
    所述第二降噪模块在第二信号输出端所输入的信号的控制下，通过参考电位端子所输入的信号对下拉节点进行降噪；
    所述第一信号输出端输出低电平信号；
    所述第二信号输出端输出高电平信号。
  12. 一种阵列基板行驱动(GOA)电路的驱动方法，
    所述GOA电路包括级联的根据权利要求1-9中任一项所述的第一和第二移位寄存器，
    所述第一移位寄存器包括第一输出模块和第二输出模块，分别从相应的时钟控制信号端接收第一时钟信号和第二时钟信号，并分别连接到第一信号输出端和第二信号输出端，
    所述第一移位寄存器包括第一输入模块和第二输入模块，分别从相应的第一信号输入端接收第一输入信号和第二输入信号，
    所述第二移位寄存器包括第一输出模块和第二输出模块，分别从相应的时钟控制信号端接收第三时钟信号和第四时钟信号，并分别连接到第三信号输出端和第四信号输出端，
    所述第二移位寄存器的第二复位模块通过与其连接的复位时钟信号输入端接收所述第二时钟信号；
    所述第二移位寄存器包括第一输入模块和第二输入模块，分别从相应的信号输入端接收第三输入信号和第四输入信号，
    所述第一移位寄存器的从其接收第二输入信号的信号输入端被连接到所述第二移位寄存器的第三信号输出端，
    所述方法包括：
    在第一阶段：
    第一输入模块在对应的第一信号输入端所输入的信号的控制下，对所述上 拉节点进行充电；所述第二复位模块在复位时钟信号输入端所输入的第四时钟信号控制下将下拉结点电位拉低；
    所述第二降噪模块在上拉节点的电位的控制下，通过参考电位端子所输入的信号对下拉节点进行降噪；
    第一信号输出端输出低电平信号；
    第二信号输出端输出低电平信号；
    在第二阶段：
    所述第一输出模块在所述上拉节点的电位的控制下，将所述第一时钟信号通过第一信号输出端进行输出；
    所述第二降噪模块在第一信号输出端所输入的信号的控制下，通过参考电位端子所输入的信号对下拉节点进行降噪；
    所述第一信号输出端输出高电平信号；
    所述第二信号输出端输出低电平信号；
    在第三阶段：
    所述第二输出模块在所述上拉节点的电位的控制下，将第二时钟控制信号端所输入的信号通过第二信号输出端进行输出；
    所述第二降噪模块在第二信号输出端所输入的信号的控制下，通过参考电位端子所输入的信号对下拉节点进行降噪；
    所述第一信号输出端输出低电平信号；
    所述第二信号输出端输出高电平信号；
    在第四阶段：
    所述第二输出模块在所述上拉节点的电位的控制下，将第三时钟控制信号端所输入的信号通过第二信号输出端进行输出；
    所述第二降噪模块在上拉节点的电位的控制下，通过参考电位端子所输入的信号对下拉节点进行降噪；
    所述第一信号输出端输出高电平信号；
    所述第二信号输出端输出低电平信号；
    在第五阶段：
    所述第二复位模块在复位时钟信号输入端所输入的信号的控制下，将下拉结点电位拉高；
    所述第一复位模块在下拉节点的电位的控制下，通过参考电位端子所输入的信号将第一信号输出端、第二信号输出端的电位拉低。
  13. 根据权利要求12所述的方法，其中：
    所述第一时钟信号、第二时钟信号、第三时钟信号以及第四时钟信号频率相同，相位依次相差1/4周期。
  14. 一种显示面板，包括权利要求1-9任一项所述的移位寄存器。
  15. 一种显示装置，包括权利要求14所述的显示面板。
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