WO2015014026A1 - 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置 - Google Patents

移位寄存器单元及其驱动方法、栅极驱动电路及显示装置 Download PDF

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signal
transistor
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shift register
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胡理科
祁小敬
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京东方科技集团股份有限公司
成都京东方光电科技有限公司
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    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit

Definitions

  • the present invention relates to the field of display technologies, and in particular, to a shift register unit, a gate drive circuit using the shift register unit, a driving method for driving the shift register unit, and a display device using the gate driving circuit.
  • TFT-LCD Thin Film Transistor Liquid Crystal Display
  • the liquid crystal display panel is composed of a matrix of pixels in two directions of horizontal and vertical.
  • the gate scanning signal is outputted by the gate driving circuit to scan each pixel line by line.
  • the driving of the liquid crystal display panel mainly includes a gate driver and a data driver.
  • the data driver sequentially latches the input display data and the clock signal, converts the analog signal into an analog signal, and inputs the data line to the liquid crystal display panel, and the gate driver inputs the clock signal.
  • shifting to on/off voltage sequentially applying to the scan gate line of the liquid crystal display panel to gate the pixel, that is, the shift register in the gate driver is used to generate a scan in the scan gate line signal.
  • the shift registers in the prior art usually use a large number of transistors and other electrical components, which are not only complicated in structure, but also occupy ⁇
  • the large wiring area is not conducive to the narrow bezel design.
  • the preparation process of the shift register is increased, and the manufacturing cost is increased.
  • the volume of the transistor is usually not too large. This may be because the size of the pull-down transistor is too small, and there is a problem that the output signal cannot be pulled down to a low potential quickly and efficiently.
  • the control signal for the pull-up transistor is directly input to the pull-up transistor, this may affect the switching control of the pull-up transistor, resulting in an output signal of the shift register unit. Unstable. Summary of the invention
  • the technical problem to be solved by the present invention is to provide a shift register unit with a more stable output signal, a gate drive circuit using the shift register unit, and a driving method for driving the shift register unit, in view of the deficiencies of the prior art.
  • a display device using the gate driving circuit using a small number of transistors, thereby greatly reducing the wiring area of the gate driving circuit, thereby providing technical support for designing a liquid crystal display device with a narrower bezel, and further, The pull-down capability of the entire shift register unit is enhanced to increase the response speed of the liquid crystal display device.
  • a shift register unit includes:
  • a pull-up module is respectively connected to the first clock signal input end, the signal output end and the pull-up node, and is configured to output the input of the first clock signal input end to the signal output end according to the potential at the pull-up node a signal, the pull-up node is a connection point of the pull-up module and the pull-up driving module;
  • a pull-down module is respectively connected to the signal output end, the first signal end and the second clock signal input end, and is configured to pull down the potential of the signal output end to the first signal end according to the signal outputted by the second clock signal input end ;
  • a pull-up driving module respectively connected to the signal input end and the pull-up node, for driving the pull-up module according to the signal input by the signal input end;
  • a pull-tie connection is used to stabilize the potential at the pull-up node.
  • the reset signal end is connected to the second clock signal input end.
  • the second signal end and the first signal end are both low levels; the potential of the second signal end is lower than the potential of the first signal end.
  • the pull-up driving module includes a pull-up driving transistor
  • the reset module includes a reset transistor
  • the pull-up module includes a pull-up transistor and a bootstrap capacitor
  • the pull-down module includes a pull-down transistor
  • the voltage regulator includes a voltage stabilizing capacitor;
  • the gate and the drain of the pull-up driving transistor are connected to the signal input end, and the source is respectively connected to the drain of the reset transistor, the first end of the voltage stabilizing capacitor, the first end of the bootstrap capacitor, and the gate of the pull-up transistor Pole connection
  • a gate of the reset transistor is connected to the reset signal end, and a source is respectively connected to the second end of the voltage stabilizing capacitor and the second signal end;
  • the drain of the pull-up transistor is connected to the first clock signal input end, and the source is respectively connected to the signal output end, the second end of the bootstrap capacitor and the drain of the pull-down transistor;
  • the gate of the pull-down transistor is connected to the second clock signal input terminal, and the source is connected to the first signal terminal.
  • all transistors are N-channel transistors or all transistors are P-channel transistors.
  • a driving method of a shift register unit includes the following steps:
  • the upper output signal or the start signal is input from the signal input terminal, so that the pull-up driving transistor and the pull-up transistor are turned on, and the clock signal is input from the reset signal terminal to turn off the reset transistor, the upper-level output signal or The start signal charges the voltage stabilizing capacitor and the bootstrap capacitor;
  • the signal input of the signal input end is ended, the pull-up drive transistor is turned off, the clock signal is input from the second clock signal input terminal to turn off the pull-down transistor; the pull-up transistor continues to be turned on, and the bootstrap capacitor passes the first clock.
  • the clock signal input to the signal input terminal raises the potential of the pull-up node, the voltage-stabilizing capacitor maintains the potential of the pull-up node, and the pull-up transistor outputs the signal of the input end of the first clock signal to the signal output end;
  • a clock signal is input from the reset signal terminal to control the reset transistor and the pull-down transistor is turned on, the reset transistor pulls down the pull-up junction potential, the pull-up transistor is turned off, and the pull-down transistor pulls down the signal output terminal potential.
  • the reset signal input terminal is coupled to the second clock signal input terminal.
  • a gate driving circuit comprising any one of the above shift register units:
  • a gate driving circuit comprising any one of the above shift register units; Outside the first stage shift register unit, the signal output end of each of the other shift register units is connected to the signal input end of the next stage shift register unit, and the signal input end of the first stage shift register unit is connected to the start signal. .
  • a display device including the above-described gate driving circuit is also provided.
  • the shift register unit provided in the embodiment of the present invention, by setting a voltage stabilizing capacitor connected to the pull-up node, the potential of the pull-up node is stabilized by the voltage stabilizing capacitor, so that the signal outputted by the shift register unit is more stable.
  • the invention utilizes a small number of transistors and capacitors to form a shift register unit, thereby greatly reducing the wiring area of the gate drive circuit, and providing technical support for designing a liquid crystal display device with a narrower bezel, and The structure of the gate driving circuit is cylindricalized, thereby compiling the preparation process of the gate driving circuit, and compressing the manufacturing cost.
  • the shift register unit provided by the present invention also quickly and effectively pulls down the output signal to a low potential through two pull-down processes, thereby enhancing the pull-down capability of the gate drive circuit.
  • FIG. 1 is a schematic diagram of a module connection of a shift register unit in the first embodiment of the present invention
  • FIG. 2 is a circuit diagram of an implementation of a shift register unit in the first embodiment of the present invention
  • FIG. 3 is a shift register unit in the first embodiment of the present invention
  • FIG. 4 is a schematic structural diagram of a gate driving circuit according to Embodiment 1 of the present invention
  • FIG. 5 is a schematic diagram showing driving timings and signal waveforms of the shift register unit of FIG. 2.
  • FIG. 6 is a schematic diagram showing the module connection of the shift register unit in the second embodiment of the present invention;
  • FIG. 7 is a shift register unit of the second embodiment of the present invention.
  • FIG. 8 is a schematic diagram of another implementation of a shift register unit according to Embodiment 2 of the present invention;
  • FIG. 9 is a schematic structural diagram of a gate driving circuit according to Embodiment 2 of the present invention;
  • Figure 10 is a diagram showing the driving timing and signal waveform of the shift register unit of Figure 7. detailed description
  • a shift register unit mainly includes: a pull-up module, which is respectively connected to a first clock signal input end, a signal output end, and a pull-up node P, for a potential at the pull-up node P outputs a signal input to the first clock signal input end to the signal output end; a pull-down module is respectively connected to the signal output end, the first signal end, and the second clock signal input end, for The signal output from the clock signal input terminal pulls down the potential of the signal output terminal; the pull-up drive module is respectively connected with the signal input terminal and the pull-up node P, and is used for driving the pull-up module according to the signal input from the signal input terminal; the reset module is respectively The second signal end, the reset signal end and the pull-up node P are connected, and are used for resetting the signal of the pull-up node P according to the signal input by the reset signal terminal; the voltage stabilizing module is connected with the pull-up node P for stabilization Pull up the potential at
  • FIG. 2 is a specific implementation of the shift register unit provided in the embodiment
  • FIG. 4 is a gate drive circuit composed of the shift register unit of FIG. 2.
  • the shift register unit in this embodiment includes a pull-up driving transistor T1, a reset transistor ⁇ 2, a pull-up transistor ⁇ 3, a pull-down transistor ⁇ 4, a bootstrap capacitor C1, and a voltage stabilizing capacitor C2, and a signal input terminal. And a signal output end, a first clock signal input end, a second clock signal input end, a reset signal end, a second signal end VGL 1 and a first signal end VGL.
  • FIG. 2 shows a signal output end, a first clock signal input end, a second clock signal input end, a reset signal end, a second signal end VGL 1 and a first signal end VGL.
  • the signal input ends of the remaining shift register units are connected to the signals of the shift register unit of the previous stage.
  • the output end, except for the last stage shift register unit, the signal output end of each of the shift register units of each stage is connected to the signal input end of the shift register unit of the next stage, and the signal input end of the shift register unit of the first stage
  • the start signal STV is accessed.
  • the gate and the drain of the pull-up driving transistor T1 are connected to the signal input end, and the source is respectively connected to the drain of the reset transistor T2, the first end of the voltage stabilizing capacitor C2, and the first end of the bootstrap capacitor C1.
  • the pull-up drive transistor T1 when there is a start signal STV or a previous stage output signal input, the pull-up drive transistor T1 is turned on, charging the voltage stabilizing capacitor C2 and the bootstrap capacitor C1; resetting the transistor T2
  • the gate is connected to the reset signal end, and the source is respectively connected to the second end of the voltage stabilizing capacitor C2 and the second signal end VGL1, in the signal output
  • the reset transistor T2 is turned on under the control of the reset signal to reset the shift register unit;
  • the drain of the pull-up transistor T3 is connected to the input terminal of the first clock signal, and the source and the signal output terminal are respectively
  • the second terminal of the capacitor C1 and the drain of the pull-down transistor T4 are connected to provide an output signal for the signal output terminal;
  • the gate of the pull-down transistor T4 is connected to the second clock signal input terminal, and the source is connected to the first signal terminal VGL.
  • the voltage regulator capacitor C2 is used to stabilize the potential of the pull-up node P (ie, the gate connection point of the pull-up transistor T3) after the signal input of the signal input is completed, thereby making the output The signal is more stable;
  • the bootstrap capacitor C1 is used to raise the potential of the pull-up node, so that the potential of the pull-up node is higher than the potential of the input end of the first clock signal, so that the first clock signal can be completely output;
  • the second signal end VGL1 and the first signal terminal VGL are both low level.
  • the leakage current of the pull-up transistor T3 is reduced, and the second No end is lower than the potential VGL1 first signal terminal potential VGL.
  • shift register unit and the gate drive circuit in this embodiment is that a single channel type transistor, i.e., all N-channel type transistors, is used, thereby further reducing the complexity of the fabrication process and the production cost.
  • the shift register unit provided by the present invention can be easily changed to a full P-channel transistor, as shown in FIG. 3, and is not limited to the embodiment. The implementation provided is not described here.
  • a driving method for driving the shift register unit is further provided.
  • all the transistors are N-channel transistors, and the clock signal CK1 is used as a signal outputted by the reset signal terminal.
  • the clock signal CK is used as a signal outputted by the first clock signal input terminal;
  • the pulse width of the clock signal CK1 is twice the pulse width of the clock signal CK and the start signal STV, and the adjacent clock signal has a phase difference of 90 degrees, thus including the above shift
  • a total of four clock signals CK1 to CK4 are required for the gate drive circuit of the bit register unit, and the clock signal CK and the clock signal CKB are added.
  • the gate drive circuit requires a total of six clock signals.
  • the working process of the driving method of the shift register unit mainly includes the following stages:
  • the signal input terminal inputs the upper-level output signal G (n_l) or the start signal STV, the pull-up node P potential rises, the pull-up drive transistor T1 and the pull-up transistor T3 are turned on, and the reset signal terminal input is low.
  • the level signal turns off the reset transistor T2, the second clock signal input terminal inputs a high level signal, the pull-down transistor T4 is turned on, and the upper stage output signal G (nl) Or the start signal STV charges the voltage stabilizing capacitor C2 and the bootstrap capacitor CI, and the signal output terminal Gn outputs a low level signal;
  • the signal input terminal signal input ends, the pull-up drive transistor T1 is turned off, the second clock signal input terminal outputs a low-level signal, and the pull-down transistor T4 is turned off; the first clock signal input terminal outputs a high-level signal, Lifting capacitor C1 will continue to raise the pull-up node P potential, the voltage stabilizing capacitor C2 holds the pull-up junction potential, and the pull-up transistor T3 completely outputs the high-level signal of the first clock signal input terminal to the signal output terminal Gn;
  • the reset signal terminal outputs a high level signal
  • the reset transistor T2 and the pull-down transistor T4 are turned on
  • the second signal terminal VGL1 pulls down the pull-up node P potential
  • the pull-up transistor T3 is turned off
  • the second clock signal is input.
  • the terminal outputs a high level signal
  • the pull-down transistor T4 is turned on, and the potential of the signal output terminal Gn is pulled down to the potential of the first signal terminal VGL.
  • the potential of the second signal terminal VGL1 is lower than the potential of the first signal terminal VGL, when the output signal is pulled down, the voltage P of the pull-up node is pulled down to the potential of the second signal terminal VGL1, and the voltage at the signal output terminal is Pulling down to the potential of the first signal terminal VGL, due to VGL VGL, the gate-source voltage VGS ⁇ 0 of the pull-up transistor T3 is more complete, and the leakage current is smaller.
  • Also provided in an embodiment of the present invention is a display device including the above-described gate driving circuit; since the gate driving circuit used has a smaller wiring area, the frame of the display device can be made narrower.
  • a shift register unit provided in Embodiment 2 of the present invention mainly includes: a pull-up module, which is respectively connected to a first clock signal input end, a signal output end, and a pull-up node P, The signal is used to output a signal input to the first clock signal input terminal according to the potential at the pull-up node P; the pull-down module is respectively connected to the signal output end, the first signal end and the second clock signal input end, and is used for Pulling up the potential of the signal output terminal according to the signal outputted by the second clock signal input terminal; the pull-up driving module is respectively connected with the signal input end and the pull-up node P for driving the pull-up module according to the signal input by the signal input terminal; And respectively connected to the second signal end, the second clock signal input end and the pull-up node P, for resetting the signal of the pull-up node P according to the signal input by the second clock signal input terminal; the voltage regulator module, and the upper The pull node P is connected to stabilize the
  • FIG. 7 is a specific implementation of the shift register unit provided in this embodiment
  • FIG. 9 is a gate drive circuit composed of the shift register unit of FIG.
  • the shift register unit in this embodiment includes a pull-up driving transistor T1, a reset transistor ⁇ 2, a pull-up transistor ⁇ 3, a pull-down transistor ⁇ 4, a bootstrap capacitor C1, and a voltage stabilizing capacitor C2, and a signal input terminal. And a signal output terminal, a first clock signal input terminal, a second clock signal input terminal, a second signal terminal VGL1, and a first signal terminal VGL.
  • the signal input ends of each of the shift register units of each stage are connected to the signals of the shift register unit of the previous stage.
  • the output end, except for the last stage shift register unit, the signal output end of each of the shift register units of each stage is connected to the signal input end of the shift register unit of the next stage, and the signal input end of the shift register unit of the first stage
  • the start signal STV is accessed.
  • the gate and the drain of the pull-up driving transistor T1 are connected to the signal input terminal, and the source is respectively connected to the drain of the reset transistor T2, the first end of the voltage stabilizing capacitor C2, and the first of the bootstrap capacitor C1.
  • the terminal and the gate of the pull-up transistor T3 are connected.
  • the pull-up driving transistor T1 is turned on to charge the voltage stabilizing capacitor C2 and the bootstrap capacitor C1;
  • the gate of T2 is connected to the input end of the second clock signal, and the source is respectively connected to the second end of the voltage stabilizing capacitor C2 and the second signal end VGL1, and after the signal output of the signal output end is completed, under the control of the second clock signal
  • the shift register unit is reset; the drain of the pull-up transistor T3 is connected to the first clock signal input end, and the source is respectively connected to the signal output end, the second end of the bootstrap capacitor C1, and the drain of the pull-down transistor T4.
  • the output signal is provided for the signal output end; the gate of the pull-down transistor T4 is connected to the second clock signal input end, and the source is connected to the first signal end VGL for pulling down the output signal of the signal output end
  • the voltage stabilizing capacitor C2 is used to stabilize the potential of the pull-up node (ie, the gate connection point of the pull-up transistor T3) after the signal input of the signal input is completed, thereby making the output signal more stable;
  • the bootstrap capacitor C1 is used for raising Pulling up the potential of the node, so that the potential of the pull-up node is higher than the potential of the input end of the first clock signal, so that the first clock signal can be completely output;
  • the second signal terminal VGL1 and the first signal terminal VGL are low level
  • the leakage current of the pull-up transistor T3 is reduced, and the second signal terminal VGL1 The potential is lower than the potential of the first signal terminal VGL.
  • shift register unit and the gate drive circuit in this embodiment is that a single channel type transistor, that is, an N-channel transistor, is used, thereby further reducing the complexity of the fabrication process and the production cost; It will be readily apparent to those skilled in the art that the shift register unit provided by the present invention can be easily changed to a full P-channel transistor, as shown in FIG. 8, and is not limited to the implementation provided in this embodiment. , will not repeat them here.
  • a driving method for driving the shift register unit is further provided.
  • all transistors are N-channel transistors, and the clock signal CK1 is input as a second clock signal input terminal.
  • the signal, the clock signal CK3 is input as a signal input to the first clock signal; the pulse width of the clock signal CK1 and the clock signal CK3 is the same as the pulse width of the start signal STV.
  • the start signal STV of the same stage in the gate drive circuit including the above shift register unit is turned on in the past three times, and the adjacent clock signal has a phase difference of 90 degrees, so that the entire gate drive circuit requires four Clock signals CK1 ⁇ CK4.
  • the working process of the driving method of the shift register unit mainly includes the following stages:
  • the signal input terminal inputs the upper-level output signal G (n_l) or the start signal STV, the pull-up node P potential rises, the pull-up driving transistor T1 and the pull-up transistor T3 are turned on, and the second clock signal is input.
  • the input low level signal turns off the reset transistor T2 and the pull-down transistor T4, and the upper output signal G (n-1) or the start signal STV charges the voltage stabilizing capacitor C2 and the bootstrap capacitor C1, and the signal output terminal Gn outputs low.
  • the signal input terminal signal input ends, the pull-up drive transistor T1 is turned off, the second clock signal input terminal inputs a low-level signal, and the pull-down transistor T4 is turned off; the first clock signal input terminal inputs a high-level signal, Lifting capacitor C1 raises the pull-up node P potential, the voltage stabilizing capacitor C2 holds the pull-up junction potential, and the pull-up transistor T3 completely outputs the high-level signal of the first clock signal input terminal to the signal output terminal Gn;
  • the reset phase includes a first phase t 3 and a second phase t4 :
  • the first stage t 3 the first clock signal input terminal inputs a low level signal, at this time, the reset transistor T2 and the pull-down transistor T4 are still turned off, the pull-up transistor T3 is still turned on at this time, and the first clock signal input terminal inputs
  • the low level signal pulls up the pull-up node P potential, although The potential of the pull-up node P drops, but this potential can still turn on the pull-up transistor T3 to completely output the low-level signal of the first clock signal input terminal;
  • the second stage 14 the second clock input terminal inputs a high level signal, the reset transistor T2 and the pull-down transistor T4 are turned on, pulls up the pull-up node P potential again, and pulls down the potential of the second signal terminal VGL 1 to make the pull-up
  • the transistor T3 is turned off, the potential of the signal output terminal is pulled down to the potential of the first signal terminal VGL, and the conduction of the pull-down transistor T4 again ensures that the potential of the signal output terminal is pulled down to the potential of the first signal terminal VGL.
  • the potential of the second signal terminal VGL1 is lower than the potential of the first signal terminal VGL, when the output signal is pulled down, the voltage of the pull-up node P is pulled down to the potential of the second signal terminal VGL1, and the output point voltage is pulled.
  • the gate-source voltage VGS ⁇ 0 of the pull-up transistor T3 is more complete, and the leakage current is smaller.
  • the pull-up transistor T3 only plays a pull-up effect, and in the second embodiment, The pull transistor T3 pulls down the output signal immediately after the pull-up, and also pulls down the output signal a second time through the pull-down transistor T4 at the next moment, so that the pull-down capability of the entire gate drive circuit is greatly enhanced.
  • a display device including the above gate driving circuit is further provided; since the gate driving circuit used has a smaller wiring area, the frame of the display device can be made narrower; and, The pull-down capability of the gate drive circuit is enhanced, thereby increasing the response speed of the liquid crystal display device.

Abstract

提供了一种移位寄存器单元及其驱动方法、栅极驱动电路及显示装置。移位寄存器单元通过设置与上拉结点（P）连接的稳压电容（C2）,利用稳压电容（C2）稳定上拉结点（P）处的电位，从而使移位寄存器单元输出的信号更加稳定；同时利用很少数量的晶体管以及电容组成移位寄存单元，从而使栅极驱动电路的布线面积大大减小，为实现更窄边框的液晶显示装置的设计提供了技术支持，同时，由于简化了栅极驱动电路的结构，从而简化了栅极驱动电路的制备工艺，压缩了制备成本。进一步的，移位寄存单元还通过两次下拉过程，快速有效的将输出信号下拉至低电位，增强了栅极驱动电路的下拉能力。

Description

移位寄存器单元及其驱动方法、 栅极驱动电路及显示装置 技术领域
本发明涉及显示技术领域， 特别涉及一种移位寄存器单元、 应用 该移位寄存器单元的栅极驱动电路、 驱动该移位寄存器单元的驱动方 法及应用该栅极驱动电路的显示装置。 背景技术
薄膜晶体管液晶显示器 ( Thin Fi lm Trans i s tor Liquid Crys ta l Di splay, TFT-LCD ) 由于具有画面稳定、 图像逼真、 消除辐射、 节省 空间以及节省能耗等优点， 被广泛应用于电视、 手机、 显示器等电子 产品中， 已占据了平面显示领域的主导地位。
液晶显示面板是由水平和垂直两个方向的像素矩阵构成的， 其进 行显示时， 通过栅极驱动电路输出栅极扫描信号， 逐行扫描各像素。 液晶显示面板的驱动主要包括栅极驱动器和数据驱动器， 数据驱动器 将输入的显示数据及时钟信号定时顺序锁存， 转换成模拟信号后输入 到液晶显示面板的数据线， 栅极驱动器将输入时钟信号经过移位寄存 器转换，切换成开启 /关断电压，顺次施加到液晶显示面板的扫描栅线 上对像素进行选通， 即栅极驱动器中的移位寄存器用于产生扫描栅线 中的扫描信号。
随着平板显示技术的发展， 窄边框产品得到了越来越多的关注， 然而， 现有技术中的移位寄存器通常使用数量较多的晶体管以及其他 电气元件， 不但结构复杂， 而且会占据^艮大的布线面积， 不利于窄边 框设计， 同时， 加大了移位寄存器的制备工艺难度， 增加了制备成本。 并且， 由于经常受到布线空间的限制， 晶体管的体积通常不能过大， 这样可能由于下拉晶体管尺寸过小， 存在不能快速有效的将输出信号 下拉至低电位的问题。 同时， 现有技术中的移位寄存器单元中由于对 于上拉晶体管的控制信号都是直接输入到上拉晶体管中， 这样可能会 影响对上拉晶体管的开关控制， 导致移位寄存器单元的输出信号不稳 定。 发明内容
本发明要解决的技术问题是， 针对现有技术的不足， 提供一种输 出信号更稳定的移位寄存器单元、 应用该移位寄存器单元的栅极驱动 电路、 驱动该移位寄存器单元的驱动方法及应用该栅极驱动电路的显 示装置， 使用很少数量的晶体管， 从而使栅极驱动电路的布线面积大 大减小， 进而为实现更窄边框的液晶显示装置的设计提供技术支持， 进一步地， 增强整个移位寄存器单元的下拉能力， 从而提升液晶显示 装置的响应速度。
本发明技术方案如下：
一种移位寄存器单元包括：
上拉模块， 分别与第一时钟信号输入端、 信号输出端以及上拉结 点连接， 用于根据所述上拉结点处的电位向信号输出端输出所述第一 时钟信号输入端输入的信号， 所述上拉结点为所述上拉模块与上拉驱 动模块的连接点；
下拉模块， 分别与所述信号输出端、 第一信号端以及第二时钟信 号输入端连接， 用于根据所述第二时钟信号输入端输出的信号下拉所 述信号输出端的电位至第一信号端；
上拉驱动模块， 分别与信号输入端以及所述上拉结点连接， 用于 根据所述信号输入端输入的信号驱动所述上拉模块；
复位模块， 分别与第二信号端、 复位信号端以及上拉结点连接， 用于根据所述复位信号端输入的信号将所述上拉结点的信号复位； 稳压模块， 与所述上拉结点连接， 用于稳定所述上拉结点处的电 位。
可选择地， 所述复位信号端与第二时钟信号输入端连接。
可选择地， 所述第二信号端以及第一信号端均为低电平； 所述第 二信号端的电位比第一信号端的电位低。
可选择地， 所述上拉驱动模块包括上拉驱动晶体管， 所述复位模 块包括复位晶体管， 所述上拉模块包括上拉晶体管以及自举电容， 所 述下拉模块包括下拉晶体管， 所述稳压模块包括稳压电容； 所述上拉驱动晶体管的栅极以及漏极与信号输入端连接， 源极分 别与复位晶体管的漏极、 稳压电容的第一端、 自举电容的第一端、 以 及上拉晶体管的栅极连接；
所述复位晶体管的栅极与复位信号端连接、 源极分别与稳压电容 第二端以及第二信号端连接；
所述上拉晶体管的漏极与第一时钟信号输入端连接， 源极分别与 信号输出端、 自举电容的第二端以及下拉晶体管的漏极连接；
所述下拉晶体管的栅极与第二时钟信号输入端连接， 源极与第一 信号端连接。
可选择地， 所有晶体管均为 N沟道型晶体管或者所有晶体管均为 P沟道型晶体管。
按照本发明的另一方面，还提供了一种驱动上述移位寄存器单元 的驱动方法：
一种移位寄存器单元的驱动方法， 包括下列步骤：
在充电阶段， 从信号输入端输入上一级输出信号或起始信号， 使 上拉驱动晶体管以及上拉晶体管导通， 从复位信号端输入时钟信号以 关断复位晶体管， 上一级输出信号或起始信号对稳压电容以及自举电 容充电；
在输出阶段， 结束信号输入端的信号输入， 使上拉驱动晶体管关 断， 从第二时钟信号输入端输入时钟信号以关断下拉晶体管； 使上拉 晶体管继续导通， 自举电容通过第一时钟信号输入端输入的时钟信号 将上拉结点电位升高， 稳压电容对上拉结点电位进行保持， 上拉晶体 管将第一时钟信号输入端的信号输出至信号输出端；
在复位阶段， 从复位信号端输入时钟信号以控制复位晶体管以及 下拉晶体管导通，复位晶体管将上拉结点电位下拉，上拉晶体管关断， 下拉晶体管将信号输出端电位下拉。
可选择地， 所述复位信号输入端与第二时钟信号输入端连接。 按照本发明的另一方面， 还提供了一种包括上述任意一种移位寄 存器单元的栅极驱动电路：
一种栅极驱动电路， 包括上述任意一种移位寄存器单元； 除最后 一级移位寄存器单元外， 其余每一级移位寄存器单元的信号输出端均 连接下一级移位寄存器单元的信号输入端， 第一级移位寄存器单元的 信号输入端接入起始信号。
按照本发明的另一方面， 还提供了一种包括上述栅极驱动电路的 显示装置。
本发明实施例中所提供的移位寄存器单元， 通过设置与上拉结点 连接的稳压电容， 利用稳压电容稳定上拉结点处的电位， 从而使移位 寄存器单元输出的信号更加稳定； 同时本发明利用很少数量的晶体管 以及电容组成移位寄存单元， 从而使栅极驱动电路的布线面积大大减 小， 为实现更窄边框的液晶显示装置的设计提供了技术支持， 同时， 由于筒化了栅极驱动电路的结构， 从而筒化了栅极驱动电路的制备工 艺， 压缩了制备成本。 进一步的， 本发明所提供的移位寄存单元还通 过两次下拉过程， 快速有效的将输出信号下拉至低电位， 增强了栅极 驱动电路的下拉能力。 附图说明
图 1是本发明实施例一中移位寄存器单元的模块连接示意图； 图 2是本发明实施例一中移位寄存器单元的一种实现电路图； 图 3是本发明实施例一中移位寄存器单元的另一种实现电路图; 图 4是本发明实施例一中栅极驱动电路的结构示意图；
图 5是图 2中移位寄存器单元的驱动时序及信号波形示意图； 图 6是本发明实施例二中移位寄存器单元的模块连接示意图； 图 7是本发明实施例二中移位寄存器单元的一种实现电路图； 图 8是本发明实施例二中移位寄存器单元的另一种实现电路图; 图 9是本发明实施例二中栅极驱动电路的结构示意图；
图 10是图 7中移位寄存器单元的驱动时序及信号波形示意图。 具体实施方式
下面结合附图和实施例，对本发明的具体实施方式做进一步描述。 以下实施例仅用于说明本发明， 但不用来限制本发明的范围。 实施例一
如图 1中所示， 本实施例中所提供的一种移位寄存器单元主要包 括： 上拉模块， 分别与第一时钟信号输入端、 信号输出端以及上拉结 点 P连接， 用于根据上拉结点 P处的电位向信号输出端输出第一时钟 信号输入端输入的信号； 下拉模块， 分别与信号输出端、 第一信号端 以及第二时钟信号输入端连接， 用于根据第二时钟信号输入端输出的 信号下拉信号输出端的电位； 上拉驱动模块， 分别与信号输入端以及 上拉结点 P连接， 用于根据信号输入端输入的信号驱动上拉模块； 复 位模块， 分别与第二信号端、 复位信号端以及上拉结点 P连接， 用于 根据复位信号端输入的信号将上拉结点 P的信号复位； 稳压模块， 与 上拉结点 P连接， 用于稳定上拉结点 P处的电位。 该移位寄存器单元 通过设置与上拉结点 P连接的稳压电容， 利用稳压电容稳定上拉结点 P处的电位， 从而使移位寄存器单元输出的信号更加稳定。
图 2中所示电路为本实施例中所提供的移位寄存器单元的一种具 体实现方式， 图 4为由图 2中移位寄存器单元组成的栅极驱动电路。 如图 2所示， 本实施例中的移位寄存器单元包括上拉驱动晶体管 Tl、 复位晶体管 Τ2、 上拉晶体管 Τ3、 下拉晶体管 Τ4、 自举电容 C1以及稳 压电容 C2 , 还包括信号输入端、 信号输出端、 第一时钟信号输入端、 第二时钟信号输入端、复位信号端、第二信号端 VGL 1以及第一信号端 VGL。 如图 4所示， 在本实施例的栅极驱动电路中， 除第一级移位寄存 器单元外， 其余每一级移位寄存器单元的信号输入端均连接上一级移 位寄存器单元的信号输出端， 除最后一级移位寄存器单元外， 其余每 一级移位寄存器单元的信号输出端均连接下一级移位寄存器单元的信 号输入端， 第一级移位寄存器单元的信号输入端接入起始信号 STV。 本实施例中， 上拉驱动晶体管 T1的栅极以及漏极与信号输入端连接， 源极分别与复位晶体管 T2的漏极、 稳压电容 C2的第一端、 自举电容 C1的第一端、 以及上拉晶体管 T3的栅极连接， 在有起始信号 STV或 者上一级输出信号输入时， 上拉驱动晶体管 T1导通， 为稳压电容 C2 以及自举电容 C1充电； 复位晶体管 T2的栅极与复位信号端连接、 源 极分别与稳压电容 C2第二端以及第二信号端 VGL1连接， 在信号输出 端的信号输出完成后，复位晶体管 T2在复位信号的控制下导通，将移 位寄存器单元复位； 上拉晶体管 T3 的漏极与第一时钟信号输入端连 接， 源极分别与信号输出端、 自举电容 C1 的第二端以及下拉晶体管 T4的漏极连接， 用于为信号输出端提供输出信号； 下拉晶体管 T4的 栅极与第二时钟信号输入端连接， 源极与第一信号端 VGL连接， 用于 将信号输出端的输出信号下拉;稳压电容 C2用于在信号输入端信号输 入完成后，稳定上拉结点 P (即上拉晶体管 T3的栅极连接点 )的电位， 从而使输出信号更加稳定； 自举电容 C1用于升高上拉结点的电位，使 上拉结点的电位高于第一时钟信号输入端的电位， 从而使第一时钟信 号可以完全输出； 第二信号端 VGL1以及第一信号端 VGL均为低电平， 本实施例中， 为了更彻底的将上拉晶体管 T3 关断， 减少上拉晶体管 T3的漏电流，第二信号端 VGL1的电位比第一信号端 VGL的电位更低。
本实施例中移位寄存器单元以及栅极驱动电路的另外优势就是采 用单一沟道类型的晶体管即全为 N沟道型晶体管， 从而进一步降低了 制备工艺的复杂程度和生产成本。 当然， 本领域所属技术人员很容易 得出本发明所提供的移位寄存器单元可以轻易改成全为 P沟道型晶体 管，具体如图 3中所示，并不局限于本实施例中的所提供的实现方式， 在此不再赘述。
本实施例中还提供了一种驱动上述移位寄存器单元的驱动方法， 参考图 5中的驱动时序图， 其中所有晶体管均为 N沟道型晶体管， 时 钟信号 CK1作为复位信号端输出的信号，时钟信号 CK作为第一时钟信 号输入端输出的信号；时钟信号 CK1的脉宽是时钟信号 CK和起始信号 STV脉宽的两倍， 相邻的时钟信号相位差为 90度， 这样包含上述移位 寄存器单元的栅极驱动电路共需要 4个时钟信号 CK1 ~ CK4 ,加上时钟 信号 CK和时钟信号 CKB, 该栅极驱动电路一共需要 6个时钟信号。 该 移位寄存器单元的驱动方法的工作过程主要包括以下阶段：
充电阶段 t l ,信号输入端输入上一级输出信号 G (n_l)或起始信号 STV, 上拉结点 P 电位升高， 上拉驱动晶体管 T1 以及上拉晶体管 T3 导通， 复位信号端输入低电平信号关断复位晶体管 T2 , 第二时钟信号 输入端输入高电平信号，下拉晶体管 T4导通，上一级输出信号 G (n-l) 或起始信号 STV对稳压电容 C2以及自举电容 CI充电，信号输出端 Gn 输出低电平信号；
输出阶段 12 , 信号输入端信号输入结束， 上拉驱动晶体管 T1关 断， 第二时钟信号输入端输出低电平信号， 下拉晶体管 T4关断； 第一 时钟信号输入端输出高电平信号，自举电容 C1将上拉结点 P电位继续 升高， 稳压电容 C2对上拉结点电位进行保持， 上拉晶体管 T3将第一 时钟信号输入端的高电平信号完全输出至信号输出端 Gn;
复位阶段 t 3 , 复位信号端输出高电平信号， 复位晶体管 T2 以及 下拉晶体管 T4导通， 第二信号端 VGL1将上拉结点 P电位下拉， 上拉 晶体管 T3 关断， 第二时钟信号输入端输出高电平信号， 下拉晶体管 T4导通， 将信号输出端 Gn电位下拉至第一信号端 VGL的电位。
由于第二信号端 VGL1的电位比第一信号端 VGL的电位更低，这样 在将输出信号下拉时， 上拉结点的电压 P被拉低至第二信号端 VGL1 电位，信号输出端电压被拉低至第一信号端 VGL电位，由于 VGL VGL , 这样上拉晶体管 T 3的栅源电压 VGS< 0 , 关断的更彻底， 漏电流更小。
本发明的实施例中还提供了一种包括上述栅极驱动电路的显示装 置； 由于使用的栅极驱动电路具有更小的布线面积， 因此该显示装置 的边框可以做的更窄。
实施例二
如图 6中所示， 本发明的实施例二中所提供的一种移位寄存器单 元主要包括： 上拉模块， 分别与第一时钟信号输入端、 信号输出端以 及上拉结点 P连接， 用于根据上拉结点 P处的电位向信号输出端输出 第一时钟信号输入端输入的信号； 下拉模块， 分别与信号输出端、 第 一信号端以及第二时钟信号输入端连接， 用于根据第二时钟信号输入 端输出的信号下拉信号输出端的电位； 上拉驱动模块， 分别与信号输 入端以及上拉结点 P连接， 用于根据信号输入端输入的信号驱动上拉 模块； 复位模块， 分别与第二信号端、 第二时钟信号输入端以及上拉 结点 P连接， 用于根据第二时钟信号输入端输入的信号将上拉结点 P 的信号复位； 稳压模块， 与上拉结点 P连接， 用于稳定上拉结点 P处 的电位。 该移位寄存器单元通过设置与上拉结点 P连接的稳压电容， 利用稳压电容稳定上拉结点 P处的电位， 从而使移位寄存器单元输出 的信号更加稳定。
图 7中所示电路为本实施例中所提供的移位寄存器单元的一种具 体实现方式， 图 9为由图 7中移位寄存器单元组成的栅极驱动电路。 如图 7所示， 本实施例中的移位寄存器单元包括上拉驱动晶体管 Tl、 复位晶体管 Τ2、 上拉晶体管 Τ3、 下拉晶体管 Τ4、 自举电容 C1以及稳 压电容 C2 , 还包括信号输入端、 信号输出端、 第一时钟信号输入端、 第二时钟信号输入端、 第二信号端 VGL1以及第一信号端 VGL。 如图 9 所示， 在本实施例的栅极驱动电路中， 除第一级移位寄存器单元外， 其余每一级移位寄存器单元的信号输入端均连接上一级移位寄存器单 元的信号输出端， 除最后一级移位寄存器单元外， 其余每一级移位寄 存器单元的信号输出端均连接下一级移位寄存器单元的信号输入端， 第一级移位寄存器单元的信号输入端接入起始信号 STV。本实施例中， 上拉驱动晶体管 T1的栅极以及漏极与信号输入端连接，源极分别与复 位晶体管 T2的漏极、 稳压电容 C2的第一端、 自举电容 C 1的第一端、 以及上拉晶体管 T3的栅极连接，在有起始信号 STV或者上一级输出信 号输入时， 上拉驱动晶体管 T1导通， 为稳压电容 C2以及自举电容 C 1 充电； 复位晶体管 T2的栅极与第二时钟信号输入端连接、源极分别与 稳压电容 C2第二端以及第二信号端 VGL1连接， 在信号输出端的信号 输出完成后，在第二时钟信号的控制下导通，将移位寄存器单元复位； 上拉晶体管 T3的漏极与第一时钟信号输入端连接，源极分别与信号输 出端、 自举电容 C1的第二端以及下拉晶体管 T4的漏极连接， 用于为 信号输出端提供输出信号；下拉晶体管 T4的栅极与第二时钟信号输入 端连接， 源极与第一信号端 VGL连接， 用于将信号输出端的输出信号 下拉；稳压电容 C2用于在信号输入端信号输入完成后，稳定上拉结点 (即上拉晶体管 T3的栅极连接点）的电位，从而使输出信号更加稳定； 自举电容 C1用于升高上拉结点的电位，使上拉结点的电位高于第一时 钟信号输入端的电位， 从而使第一时钟信号可以完全输出； 第二信号 端 VGL1以及第一信号端 VGL均为低电平，本实施例中，为了更彻底的 将上拉晶体管 T 3关断，减少上拉晶体管 T3的漏电流，第二信号端 VGL1 的电位比第一信号端 VGL的电位更低。
本实施例中移位寄存器单元以及栅极驱动电路的另外优势就是采 用单一沟道类型的晶体管即全为 N沟道型晶体管， 从而进一步降低了 制备工艺的复杂程度和生产成本； 当然， 本领域所属技术人员很容易 得出本发明所提供的移位寄存器单元可以轻易改成全为 P沟道型晶体 管，具体如图 8中所示，并不局限于本实施例中的所提供的实现方式， 在此不再赘述。
本实施例中还提供了一种驱动上述移位寄存器单元的驱动方法， 参考图 10中的驱动时序图，其中所有晶体管均为 N沟道型晶体管， 时 钟信号 CK1作为第二时钟信号输入端输入的信号， 时钟信号 CK3作为 第一时钟信号输入端输入的信号； 时钟信号 CK1、 时钟信号 CK3的脉 宽和起始信号 STV的脉宽相同。 包含上述移位寄存器单元的栅极驱动 电路中同级的起始信号 STV过去 3个时刻时钟信号 CK1才打开， 相邻 的时钟信号相位差为 90度，这样整个栅极驱动电路共需要 4个时钟信 号 CK1 ~ CK4。该移位寄存器单元的驱动方法的工作过程主要包括以下 阶段：
充电阶段 t l ,信号输入端输入上一级输出信号 G (n_l)或起始信号 STV, 上拉结点 P 电位升高， 上拉驱动晶体管 T1 以及上拉晶体管 T3 导通，第二时钟信号输入端输入低电平信号关断复位晶体管 T2以及下 拉晶体管 T4 , 上一级输出信号 G (n-1)或起始信号 STV对稳压电容 C2 以及自举电容 C1充电， 信号输出端 Gn输出低电平信号；
输出阶段 12 , 信号输入端信号输入结束， 上拉驱动晶体管 T1关 断， 第二时钟信号输入端输入低电平信号， 下拉晶体管 T4关断； 第一 时钟信号输入端输入高电平信号，自举电容 C1将上拉结点 P电位升高， 稳压电容 C2对上拉结点电位进行保持， 上拉晶体管 T3将第一时钟信 号输入端的高电平信号完全输出至信号输出端 Gn;
复位阶段， 包括第一阶段 t 3和第二阶段 t4 :
第一阶段 t 3: 第一时钟信号输入端输入低电平信号， 此时， 复位 晶体管 T2以及下拉晶体管 T4仍然关断，上拉晶体管 T3此时仍然导通， 第一时钟信号输入端输入的低电平信号将上拉结点 P电位下拉， 虽然 上拉结点 P的电位下降,但这个电位仍然可以导通上拉晶体管 T3使第 一时钟信号输入端的低电平信号完全输出；
第二阶段 14： 第二时钟输入端输入高电平信号， 复位晶体管 T2 以及下拉晶体管 T4导通，将上拉结点 P电位再次下拉，下拉至第二信 号端 VGL 1的电位， 使上拉晶体管 T3关断， 将信号输出端电位下拉至 第一信号端 VGL电位，下拉晶体管 T4的导通再次确保将信号输出端的 电位拉低至第一信号端 VGL的电位。
由于第二信号端 VGL1的电位比第一信号端 VGL的电位更低，这样 在将输出信号下拉时， 上拉结点 P 的电压被拉低至第二信号端 VGL1 电位， 输出点电压被拉低至第一信号端 VGL电位， 由于 VGLKVGL , 这 样上拉晶体管 T3的栅源电压 VGS< 0 , 关断的更彻底， 漏电流更小。
在实施例一中使用了 6组时钟信号， 在实施例二中仅使用了 4组 时钟信号； 在实施例一中， 上拉晶体管 T3仅仅起到上拉作用， 而在实 施例二中，上拉晶体管 T3在上拉后马上对输出信号进行下拉， 而且还 在下一时刻通过下拉晶体管 T4对输出信号进行第二次下拉，这样整个 栅极驱动电路的下拉能力得到了大大增强。
本发明实施例中还提供了一种包括上述栅极驱动电路的显示装 置； 由于使用的栅极驱动电路具有更小的布线面积， 因此该显示装置 的边框可以做的更窄； 并且， 由于整个栅极驱动电路的下拉能力得到 了增强， 因此提升了液晶显示装置的响应速度。
以上实施方式仅用于说明本发明， 而并非对本发明的限制， 有关 技术领域的普通技术人员， 在不脱离本发明的精神和范围的情况下， 还可以做出各种变化和变型， 因此所有等同的技术方案也属于本发明 的保护范畴。

Claims

权 利 要 求 书
1、 一种移位寄存器单元， 包括：
上拉模块， 分别与第一时钟信号输入端、 信号输出端以及上拉结 点连接， 用于根据所述上拉结点处的电位向信号输出端输出所述第一 时钟信号输入端输入的信号， 所述上拉结点为所述上拉模块与上拉驱 动模块的连接点；
下拉模块， 分别与所述信号输出端、 第一信号端以及第二时钟信 号输入端连接， 用于根据所述第二时钟信号输入端输出的信号下拉所 述信号输出端的电位至第一信号端；
上拉驱动模块， 分别与信号输入端以及所述上拉结点连接， 用于 根据所述信号输入端输入的信号驱动所述上拉模块；
复位模块， 分别与第二信号端、 复位信号端以及上拉结点连接， 用于根据所述复位信号端输入的信号将所述上拉结点的信号复位； 稳压模块， 与所述上拉结点连接， 用于稳定所述上拉结点处的电 位。
2、 根据权利要求 1所述的移位寄存器单元， 其中， 所述复位信号 端与第二时钟信号输入端连接。
3、 根据权利要求 1所述的移位寄存器单元， 其中， 所述第一信号 端以及第二信号端均为低电平； 所述第二信号端的电位比第一信号端 的电位低。
4、 根据权利要求 1-3任意一项所述的移位寄存器单元， 其中， 所 述上拉驱动模块包括上拉驱动晶体管，所述复位模块包括复位晶体管， 所述上拉模块包括上拉晶体管以及自举电容， 所述下拉模块包括下拉 晶体管， 所述稳压模块包括稳压电容；
所述上拉驱动晶体管的栅极以及漏极与信号输入端连接， 所述上 拉驱动晶体管的源极分别与复位晶体管的漏极、 稳压电容的第一端、 自举电容的第一端、 以及上拉晶体管的栅极连接；
所述复位晶体管的栅极与复位信号端连接、 所述复位晶体管的源 极分别与稳压电容第二端以及第二信号端连接； 所述上拉晶体管的漏极与第一时钟信号输入端连接， 所述上拉晶 体管的源极分别与信号输出端、 自举电容的第二端以及下拉晶体管的 漏极连接；
所述下拉晶体管的栅极与第二时钟信号输入端连接， 所述下拉晶 体管的漏极与第一信号端连接。
5、 根据权利要求 4所述的移位寄存器单元， 其中， 所有晶体管均 为 N沟道型晶体管或者所有晶体管均为 P沟道型晶体管。
6、 一种驱动根据权利要求 1所述移位寄存器单元的方法， 包括下 列步骤：
在充电阶段， 从信号输入端输入上一级输出信号或起始信号， 使 上拉驱动晶体管以及上拉晶体管导通， 从复位信号端输入时钟信号以 关断复位晶体管， 上一级输出信号或起始信号对稳压电容以及自举电 容充电；
在输出阶段， 结束信号输入端的信号输入， 使上拉驱动晶体管关 断， 从第二时钟信号输入端输入时钟信号以关断下拉晶体管； 使上拉 晶体管继续导通， 自举电容通过第一时钟信号输入端输入的时钟信号 将上拉结点电位升高， 稳压电容对上拉结点电位进行保持， 上拉晶体 管将第一时钟信号输入端的信号输出至信号输出端；
在复位阶段， 从复位信号端输入时钟信号以控制复位晶体管以及 下拉晶体管导通， 复位晶体管将上拉结点电位下拉， 上拉晶体管关断， 下拉晶体管将信号输出端电位下拉。
7、 根据权利要求 6移位寄存器单元驱动方法， 其中， 所述复位信 号输入端与第二时钟信号输入端连接。
8、 一种栅极驱动电路， 包括多个根据权利要求 1-5任意一项所述 的移位寄存器单元； 除最后一级移位寄存器单元外， 其余每一级移位 寄存器单元的信号输出端均连接下一级移位寄存器单元的信号输入 端， 第一级移位寄存器单元的信号输入端接入起始信号。
9、 一种显示装置， 包括权利要求 8所述的栅极驱动电路。
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