WO2014117440A1 - 阵列基板、显示装置及阵列基板的制造方法 - Google Patents

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张春芳
魏燕
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Definitions

  • Embodiments of the present invention relate to an array substrate, a display device, and a method of fabricating an array substrate. Background technique
  • TFT-LCD Thin Film Transistor Liquid Crystal Display
  • TFT-LCD display modes mainly include TN (Twisted Nematic) mode, VA (Vertical Alignment) mode, IPS (In-Plane-Switching) mode, and AD-SDS (Advanced).
  • TN Transmission Nematic
  • VA Very Alignment
  • IPS In-Plane-Switching
  • AD-SDS Advanced.
  • Super Dimension Switch advanced super-dimensional field conversion technology, cartridge ADS
  • FIGs 1 and 2 show examples of two conventional TFT-LCD array substrates.
  • the array substrates shown in Figs. 1 and 2 each include a substrate 10, an ESD short circuit ring 20 and a passivation layer 30 disposed on the substrate 10.
  • the ESD short circuit ring 20 includes a gate electrode 22, an active layer 21, a source electrode 23, a drain electrode 24, and a transparent conductive layer 25 connecting the gate electrode 22 and the drain electrode 24, and the transparent conductive layer 25 is located in the passivation layer. Above layer 30.
  • the wiring area around the array substrate becomes narrower and narrower, and the interval between the components becomes smaller and smaller.
  • the transparent conductive layer exposed on the outermost surface of the array substrate is easily scratched by other components, thereby causing the electrostatic conductive portion of the array substrate to malfunction and affecting the quality of the display device.
  • an array substrate includes a substrate and a plurality of electrostatic discharge shorting rings disposed on the substrate, each of the electrostatic discharge shorting rings including a gate, a gate insulating layer, an active layer, a source, a drain, and a passivation layer, wherein
  • the ESD shorting ring further includes a transparent conductive layer connecting the gate and the drain, and the transparent conductive layer is located below the passivation layer.
  • the transparent conductive layer is formed between the substrate and the gate insulating layer and overlaps the gate, the gate insulating layer has a via, and the drain passes A via is connected to the transparent conductive layer.
  • the transparent conductive layer is formed between the substrate and the gate insulating layer and overlaps the drain, the gate insulating layer has a via, and the gate passes A via is connected to the transparent conductive layer.
  • the gate, the gate insulating layer, the active layer, the source and the drain, and the passivation layer are sequentially formed on the substrate;
  • the ESD short circuit further includes: being disposed at the source And a second passivation layer between the drain and the passivation layer, and a planarization layer disposed between the passivation layer and the second passivation layer;
  • the planarization layer and the second passivation layer have a first pass a transparent conductive layer disposed between the planarization layer and the passivation layer, and the transparent conductive layer is connected to the gate through the first via and through the hole
  • the second via is connected to the drain.
  • the active layer, the source and drain electrodes, the gate insulating layer, the gate electrode, and the passivation layer are sequentially formed on the substrate;
  • the ESD short circuit further includes: a second passivation layer between the passivation layer and a planarization layer disposed between the passivation layer and the second passivation layer; the planarization layer and the second passivation layer having a first via and a a second via, the transparent conductive layer is disposed between the planarization layer and the passivation layer, and the transparent conductive layer is connected to the gate through the first via hole, and passes through the second pass The hole is connected to the drain.
  • the planarization layer is a resin layer.
  • a display device includes the above array substrate.
  • a method of fabricating an array substrate includes a substrate and a plurality of electrostatic discharge shorting rings disposed on the substrate.
  • the method includes the step of forming an electrostatic discharge shorting loop.
  • the step of forming an ESD short circuit ring includes:
  • the transparent conductive layer is formed under the passivation layer.
  • the gate, the gate insulating layer, the active layer, the source and the drain, and the passivation layer are sequentially formed on the substrate; before the step of forming the passivation layer, the method further The method includes: forming a transparent conductive layer between the substrate and the gate insulating layer and overlapping the gate;
  • a drain is formed on the gate insulating layer, and the drain is connected to the transparent conductive layer through the via.
  • the active layer, the source and drain electrodes, the gate insulating layer, the gate electrode, and the passivation layer are sequentially formed on the substrate; before the step of forming the passivation layer, the method further The method includes: forming a transparent conductive layer between the substrate and the gate insulating layer and overlapping the drain;
  • a gate is formed on the gate insulating layer, and the gate is connected to the transparent conductive layer through the via.
  • the gate, the gate insulating layer, the active layer, the source and the drain, and the passivation layer are sequentially formed on the substrate; before the step of forming the passivation layer, the method further The method includes: forming a second passivation layer covering the substrate over the source and the drain;
  • a transparent conductive layer is formed on the planarization layer, and the transparent conductive layer is connected to the gate through the first via hole and connected to the drain through the second via hole.
  • the active layer, the source and drain electrodes, the gate insulating layer, the gate electrode, and the passivation layer are sequentially formed on the substrate; before the step of forming the passivation layer, the method further The method includes: forming a second passivation layer over the gate;
  • a transparent conductive layer is formed on the planarization layer, and the transparent conductive layer is connected to the gate through the first via hole and connected to the drain through the second via hole.
  • the transparent conductive layer is prevented from being scratched by other components of the display device, thereby improving the safety performance of the array substrate, thereby The quality of the display device is guaranteed.
  • 1 is a schematic structural view of a conventional array substrate
  • FIG. 2 is another schematic structural view of an array substrate of a conventional technology
  • FIG. 3 is a schematic structural view of an array substrate according to a first embodiment of the present invention.
  • FIG. 4 is a schematic structural view of an array substrate according to a modification of the first embodiment of the present invention
  • FIG. 5 is a schematic structural view of an array substrate according to a second embodiment of the present invention
  • FIG. 6 is a schematic structural view of a modified array substrate according to a second embodiment of the present invention. detailed description
  • Embodiments of the present invention provide an array substrate.
  • the transparent conductive layer is prevented from being damaged by other components of the display device.
  • the array substrate is effectively prevented from being damaged, and the quality of the display device is ensured.
  • FIG 3 is a schematic structural view of an array substrate according to a first embodiment of the present invention.
  • the array substrate provided in this embodiment includes: a substrate 10 and a plurality of electrostatic discharge shorting rings 20 disposed on the substrate 10.
  • Each of the ESD shorting rings 20 includes a gate electrode 22, a gate insulating layer 26, an active layer 21, a source electrode 23, a drain electrode 24, and a passivation layer 30.
  • each of the ESD shorting rings 20 further includes a transparent conductive layer 25 connecting the gate electrode 22 and the drain electrode 24, and the transparent conductive layer 25 is located below the passivation layer 30.
  • a transparent conductive layer 25 is disposed under the passivation layer 30, thereby The transparent conductive layer 25 is protected by the passivation layer 30, and the transparent conductive layer 25 is prevented from being scratched by other components in the display device, thereby improving the safety performance of the array substrate and ensuring the quality of the display device.
  • the ESD short circuit ring 20 includes: a gate electrode 22 disposed on the substrate 10, a gate insulating layer 26 disposed on the gate electrode 22 and the substrate 10, and a gate insulating layer 26 disposed above the gate electrode 22
  • the transparent conductive layer 25 is located between the substrate 10 and the gate insulating layer 26 and overlaps the gate 22, and the gate insulating layer 26 has a via hole.
  • the drain electrode 24 is connected to the transparent conductive layer 25 through a via.
  • a deposited layer is formed on the substrate 10 by a sputtering process, and a transparent conductive layer 25 is obtained by a photolithography and etching process.
  • the array substrate is a top gate substrate.
  • the active layer 21, the source 23 and the drain 24, the gate insulating layer 26, the gate electrode 22, and the passivation layer 30 are sequentially formed on the substrate 10.
  • the transparent conductive layer 25 may be located between the substrate 10 and the gate insulating layer 26 and overlapped on the drain electrode 24.
  • the gate insulating layer 26 has a via hole, and the gate electrode 22 passes through the via hole and is transparent.
  • the conductive layer 25 is connected.
  • the array substrate may further include a light shielding layer 11 formed on the substrate 10 and an insulating layer 12 formed on the light shielding layer 11 and the substrate 10.
  • the active layer 21 is formed on the insulating layer 12, and the transparent conductive layer 25 is located between the insulating layer 12 and the gate insulating layer 26.
  • FIG. 5 is a schematic structural view of an array substrate according to a second embodiment of the present invention. As shown in FIG. 5, the array substrate includes a substrate 10 and a plurality of electrostatic discharge shorting rings 20 disposed on the substrate 10.
  • Each of the ESD shorting rings 20 includes a gate electrode 22, a gate insulating layer 26, an active layer 21, a source electrode 23, a drain electrode 24, a passivation layer 30, a second passivation layer 40, and a passivation layer.
  • each of the ESD shorting rings 20 further includes a transparent conductive layer 25 connecting the gate electrode 22 and the drain electrode 24, and the transparent conductive layer 25 is located below the passivation layer 30.
  • the second passivation layer 40 is disposed on the source 23 and the drain 24, the planarization layer 50 is disposed on the second passivation layer 40, and the passivation layer 30 is disposed on the planarization layer 50.
  • the planarization layer 50 is a resin layer.
  • the planarization layer 50 and the second passivation layer 40 have a gate 22 and a drain 24 first vias and second vias connected respectively.
  • the transparent conductive layer 25 is disposed between the planarization layer 50 and the passivation layer 30, and the transparent conductive layer 25 is connected to the gate 22 through the first via hole, and passes through the second via and the drain. Extreme 24 connection.
  • FIG. 6 is a schematic structural view of a modified array substrate according to a second embodiment of the present invention.
  • the array substrate is a top gate array substrate.
  • the active layer 21, the source 23 and the drain 24, the gate insulating layer 26, the gate electrode 22, and the passivation layer 30 are sequentially formed on the substrate.
  • the ESD short circuit ring further includes: a second passivation layer 40 disposed between the gate electrode 22 and the passivation layer 30, and a planarization layer 50 disposed between the passivation layer 30 and the second passivation layer 40 .
  • the planarization layer 50 and the second passivation layer 40 have a first via and a second via, and the transparent conductive layer 25 is disposed between the planarization layer 50 and the passivation layer 30, and The transparent conductive layer 25 is connected to the gate electrode 22 through the first via hole, and is connected to the drain electrode 24 through the second via hole.
  • the array substrate may further include a light shielding layer 11 formed on the substrate 10 and an insulating layer 12 formed on the light shielding layer 11 and the substrate 10.
  • the active layer 21 is formed on the insulating layer 12.
  • the substrate 10 may be, for example, a glass substrate, a resin substrate, or a plastic substrate.
  • the gate insulating layer 26 may be, for example, a silicon oxide layer or a silicon nitride layer.
  • the transparent conductive layer 25 may be made of a material having good transmittance and conductivity, such as indium tin oxide.
  • Embodiments of the present invention also provide a display device.
  • the display device includes any one of the above array substrates.
  • the display device may be: a product or a component having a display function such as a liquid crystal panel, an electronic paper, a mobile phone, a tablet computer, a television, a display, a notebook computer, a digital photo frame, a navigator, or the like.
  • Embodiments of the present invention also provide a method of fabricating an array substrate.
  • the method includes: forming a gate;
  • the transparent conductive layer is located below the passivation layer.
  • Step 201 depositing a gate metal layer on the substrate by a sputtering process, and obtaining a gate electrode 22 by photolithography and etching;
  • Step 202 depositing an indium tin oxide film on the substrate by a sputtering process, and bonding the indium tin oxide film to the formed gate 224, and obtaining a transparent conductive layer 25 by photolithography and etching;
  • Step 203 depositing a silicon nitride layer or a silicon dioxide layer on the substrate by plasma enhanced chemical vapor deposition to form a gate insulating layer 26;
  • Step 204 depositing a semiconductor material layer on the gate insulating layer 26 by plasma enhanced chemical vapor deposition, forming an active layer 21 by photolithography and etching;
  • Step 205 using a dry etching process, etching a via hole in a portion of the gate insulating layer 26 above the transparent conductive layer 25;
  • Step 206 depositing a metal layer on the gate insulating layer 26 by a sputtering process, forming a source electrode 23 and a drain electrode 24 by photolithography and etching, and connecting the drain electrode 24 to the transparent conductive layer 25 through the via hole;
  • Step 207 The passivation layer 30 is formed by plasma enhanced chemical vapor deposition.
  • the array substrate of the embodiment shown in Fig. 4 it can be produced, for example, as follows.
  • Step 201 depositing a semiconductor material layer on the substrate 10 by plasma enhanced chemical vapor deposition, forming an active layer 21 by photolithography and etching;
  • Step 202 depositing a metal layer on the substrate 10 by a sputtering process, forming a source 23 and a drain 24 by photolithography and etching;
  • Step 203 depositing an indium tin oxide film on the substrate by a sputtering process, and bonding the indium tin oxide film to the formed drain 24, and obtaining a transparent conductive layer 25 by photolithography and etching;
  • Step 204 depositing a silicon nitride layer or a silicon dioxide layer on the substrate and the active layer by plasma enhanced chemical vapor deposition to form a gate insulating layer 26;
  • Step 205 using a dry etching process, etching a via hole in a portion of the gate insulating layer 26 above the transparent conductive layer 25;
  • Step 206 depositing a gate metal layer on the substrate by using a sputtering process, obtaining a gate electrode 22 by photolithography and etching, and connecting the gate electrode 22 to the transparent conductive layer 25 through the via hole;
  • Step 207 forming a passivation layer 30 by plasma enhanced chemical vapor deposition.
  • the light shielding layer 11 may be formed on the substrate 10 and the insulating layer 12 may be formed on the light shielding layer 11 and the substrate 10 before the active layer 21 is formed.
  • the active layer 21 is formed on the insulating layer 12, and the transparent conductive layer 25 is located on the insulating layer 12 and Between the gate insulating layers 26.
  • Step 301 depositing a gate metal layer on the substrate by a sputtering process, and obtaining a gate electrode 22 by photolithography and etching;
  • Step 302 depositing a silicon nitride layer or a silicon dioxide layer on the substrate by plasma enhanced chemical vapor deposition to form a gate insulating layer 26;
  • Step 303 depositing a semiconductor material layer on the gate insulating layer 26 by plasma enhanced chemical vapor deposition, forming an active layer 21 by photolithography and etching;
  • Step 304 forming a metal layer on the gate insulating layer 26 by a sputtering process, and obtaining a source 23 and a drain 24 by photolithography and etching;
  • Step 305 forming a second passivation layer 40 on the gate insulating layer and the active layer by plasma enhanced chemical vapor deposition;
  • Step 306 forming a planarization layer 50 on the second passivation layer 40 by coating
  • Step 307 using a dry etching process, forming a first via hole in a portion of the planarization layer 50 and the second passivation layer 40 above the gate, and a portion above the drain forming a second via hole;
  • Step 308 depositing an indium tin oxide film on the planarization layer 50 by a sputtering process, and obtaining a transparent conductive layer 25 by photolithography and etching, and forming the transparent via layer 25 through the first via and the gate formed in step 307. 22 connected, and connected to the drain 24 through the second via;
  • Step 309 forming a passivation layer 30 on the formed planarization layer 50 by plasma enhanced chemical vapor deposition.
  • the array substrate of the embodiment shown in Fig. 6 it can be produced, for example, as follows:
  • Step 301 depositing a semiconductor material layer on the substrate 10 by plasma enhanced chemical vapor deposition, forming an active layer 21 by photolithography and etching;
  • Step 302 depositing a metal layer on the substrate 10 by a sputtering process, forming a source 23 and a drain 24 by photolithography and etching;
  • Step 303 using a plasma enhanced chemical vapor deposition method to deposit a silicon nitride layer or a silicon dioxide layer on the substrate and the active layer to form a gate insulating layer 26;
  • Step 304 depositing a gate metal layer on the gate insulating layer 26 by a sputtering process, and obtaining a gate electrode 22 by photolithography and etching;
  • Step 305 using plasma enhanced chemical vapor deposition on the gate insulating layer 26 and the gate 22 Forming a second passivation layer 40 thereon;
  • Step 306 forming a planarization layer 50 on the second passivation layer 40 by coating
  • Step 307 using a dry etching process, forming a first via hole in a portion of the planarization layer 50 and the second passivation layer 40 above the gate, and a portion above the drain forming a second via hole;
  • Step 308 depositing an indium tin oxide film on the planarization layer 50 by a sputtering process, and obtaining a transparent conductive layer 25 by photolithography and etching, and forming the transparent via layer 25 through the first via and the gate formed in step 307. 22 connected, and connected to the drain 24 through the second via;
  • Step 309 forming a passivation layer 30 on the formed planarization layer 50 by plasma enhanced chemical vapor deposition.
  • the light shielding layer 11 may be formed on the substrate 10 and the insulating layer 12 may be formed on the light shielding layer 11 and the substrate 10 before the formation of the active layer 21.
  • the active layer 21 is formed on the insulating layer 12.
  • the transparent conductive layer can be conveniently formed, and the passivation layer located above the transparent conductive layer can well protect the transparent conductive layer, and the transparent conductive layer is prevented from being scratched by other parts of the display device.

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  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
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  • Manufacturing & Machinery (AREA)
  • Liquid Crystal (AREA)
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Abstract

提供一种阵列基板、显示装置及阵列基板的制造方法。该阵列基板包括基板（10）以及设置在基板（10）上的多个静电放电短路环（20）。每个静电放电短路环（20）包括栅极（22）、栅极绝缘层（26）、有源层（21）、源极（23）、漏极（24）和钝化层（30）。静电放电短路环（20）还包括将栅极（22）和漏极（24）连接的透明导电层（25），且透明导电层（25）位于钝化层（30）的下方。

Description

阵列基板、 显示装置及阵列基板的制造方法 技术领域
本发明的实施例涉及阵列基板、 显示装置及阵列基板的制造方法。 背景技术
在平板显示装置中， 薄膜晶体管液晶显示器（Thin Film Transistor Liquid Crystal Display, 筒称 TFT-LCD )具有体积小、 功耗低、 制造成本相对较低 和无辐射等特点， 在当前的平板显示器市场占据了主导地位。
目前， TFT-LCD的显示模式主要有 TN ( Twisted Nematic, 扭曲向列 ) 模式、 VA ( Vertical Alignment, 垂直取向）模式、 IPS ( In-Plane-Switching, 平面方向转换）模式和 AD-SDS ( Advanced Super Dimension Switch , 高级超 维场转换技术， 筒称 ADS )模式等。
图 1和图 2示出了两种传统的 TFT-LCD阵列基板的示例。 图 1和图 2 所示的阵列基板均包括基板 10、设置在基板 10上的静电放电短路环 20和钝 化层 30。 所述静电放电短路环 20包括栅极 22、 有源层 21、 源极 23、 漏极 24以及将栅极 22和漏极 24连接的透明导电层 25 , 且透明导电层 25位于所 述钝化层 30的上方。
随着显示装置的边框越来越窄， 阵列基板周边的布线区域越来越窄， 部 件之间的间隔越来越小。 在装配显示装置时， 棵露在阵列基板最外面的透明 导电层很容易被其他部件划伤， 从而导致阵列基板的静电导电部分不能正常 的工作， 影响显示装置的质量。 发明内容
根据本发明的一个方面， 提供了一种阵列基板。 该阵列基板包括基板以 及设置在基板上的多个静电放电短路环，每个所述静电放电短路环包括栅极、 栅极绝缘层、 有源层、 源极、 漏极、 钝化层， 其中所述静电放电短路环还包 括将栅极和漏极连接的透明导电层， 且所述透明导电层位于所述钝化层的下 方。 在一个实施例中， 所述透明导电层形成在所述基板和所述栅极绝缘层之 间并搭接在所述栅极上， 所述栅极绝缘层具有过孔， 所述漏极通过过孔与所 述透明导电层连接。
在一个实施例中， 所述透明导电层形成在所述基板和所述栅极绝缘层之 间并搭接在所述漏极上， 所述栅极绝缘层具有过孔， 所述栅极通过过孔与所 述透明导电层连接。
在一个实施例中， 所述栅极、 栅极绝缘层、 有源层、 源极和漏极、 钝化 层依次形成在所述基板上； 所述静电放电短路环还包括： 设置在源极和漏极 与钝化层之间的第二钝化层， 以及设置在钝化层和第二钝化层之间的平坦化 层； 所述平坦化层和第二钝化层具有第一过孔和第二过孔， 所述透明导电层 设置于所述平坦化层与所述钝化层之间， 且所述透明导电层通过所述第一过 孔与栅极连接， 并通过所述第二过孔与漏极连接。
在一个实施例中， 所述有源层、 源极和漏极、 栅极绝缘层、 栅极和钝化 层依次形成在所述基板上； 所述静电放电短路环还包括： 设置在栅极与钝化 层之间的第二钝化层， 以及设置在钝化层和第二钝化层之间的平坦化层； 所 述平坦化层和第二钝化层具有第一过孔和第二过孔， 所述透明导电层设置于 所述平坦化层与所述钝化层之间， 且所述透明导电层通过所述第一过孔与栅 极连接， 并通过所述第二过孔与漏极连接。
在一个实施例中， 所述平坦化层为树脂层。
根据本发明的另一个方面， 提供了一种显示装置。 该显示装置包括上述 阵列基板。
根据本发明的再一个方面， 提供了一种阵列基板的制造方法。 该阵列基 板包括基板以及设置在基板上的多个静电放电短路环。 该方法包括形成静电 放电短路环的步骤。 所述形成静电放电短路环的步骤包括：
形成栅极；
形成栅极绝缘层；
形成有源层、 源极和漏极；
形成将栅极和漏极连接的透明导电层； 以及
形成钝化层；
其中所述透明导电层形成在所述钝化层下方。 在一个实施例中， 所述栅极、 栅极绝缘层、 有源层、 源极和漏极、 钝化 层依次形成在所述基板上； 在形成钝化层的步骤之前， 所述方法还包括： 形成位于所述基板和所述栅极绝缘层之间并与所述栅极搭接的透明导电 层；
在栅极绝缘层的位于透明导电层上方的部分中形成过孔；
在栅极绝缘层上形成漏极， 且漏极通过过孔与透明导电层连接。
在一个实施例中， 所述有源层、 源极和漏极、 栅极绝缘层、 栅极、 钝化 层依次形成在所述基板上； 在形成钝化层的步骤之前， 所述方法还包括： 形成位于所述基板和所述栅极绝缘层之间并与所述漏极搭接的透明导电 层；
在栅极绝缘层的位于透明导电层上方的部分中形成过孔；
在栅极绝缘层上形成栅极， 且栅极通过过孔与透明导电层连接。
在一个实施例中， 所述栅极、 栅极绝缘层、 有源层、 源极和漏极、 钝化 层依次形成在所述基板上； 在形成钝化层的步骤之前， 所述方法还包括： 在源极和漏极上方形成覆盖基板的第二钝化层；
在第二钝化层上方形成覆盖第二钝化层的平坦化层；
在平坦化层和第二钝化层的位于栅极上方的部分中形成第一过孔、 位于 漏极上方的部分中形成第二过孔；
在平坦化层上形成透明导电层， 透明导电层通过第一过孔与栅极连接， 并通过第二过孔与漏极连接。
在一个实施例中， 所述有源层、 源极和漏极、 栅极绝缘层、 栅极、 钝化 层依次形成在所述基板上； 在形成钝化层的步骤之前， 所述方法还包括： 在栅极上方形成第二钝化层；
在第二钝化层上方形成覆盖第二钝化层的平坦化层；
在平坦化层和第二钝化层的位于栅极上方的部分中形成第一过孔、 位于 漏极上方的部分中形成第二过孔；
在平坦化层上形成透明导电层， 透明导电层通过第一过孔与栅极连接， 并通过第二过孔与漏极连接。
根据本发明的实施例， 通过将透明导电层设置在钝化层的下方， 避免了 透明导电层被显示装置的其他部件划伤， 提高了阵列基板的安全性能， 从而 保证了显示装置的质量。 附图说明
为了更清楚地说明本发明实施例的技术方案， 下面将对实施例的附图作 筒单地介绍，显而易见地，下面描述中的附图仅仅涉及本发明的一些实施例， 而非对本发明的限制。
图 1为传统技术的阵列基板的结构示意图；
图 2为传统技术的阵列基板的另一结构示意图；
图 3为根据本发明第一实施例的阵列基板的结构示意图；
图 4为根据本发明第一实施例的变形的阵列基板的结构示意图； 图 5为根据本发明第二实施例的阵列基板的结构示意图； 以及
图 6为根据本发明第二实施例的变形的阵列基板的结构示意图。 具体实施方式
为使本发明实施例的目的、 技术方案和优点更加清楚， 下面将结合本发 明实施例的附图，对本发明实施例的技术方案进行清楚、 完整地描述。显然， 所描述的实施例是本发明的一部分实施例， 而不是全部的实施例。 基于所描 述的本发明的实施例， 本领域普通技术人员在无需创造性劳动的前提下所获 得的所有其他实施例， 都属于本发明保护的范围。
本发明实施例提供了一种阵列基板， 通过将透明导电层设置到钝化层的 下方， 避免了透明导电层被显示装置的其他部件损坏。 有效地避免了阵列基 板被损坏， 保证了显示装置的质量。
图 3为根据本发明第一实施例的阵列基板的结构示意图。
如图 3所示， 本实施例提供的阵列基板包括： 基板 10以及设置在基板 10上的多个静电放电短路环 20。
每个所述静电放电短路环 20包括栅极 22、 栅极绝缘层 26、 有源层 21、 源极 23、 漏极 24和钝化层 30。 此外，每个所述静电放电短路环 20还包括将 栅极 22和漏极 24连接的透明导电层 25, 且所述透明导电层 25位于所述钝 化层 30的下方。
在该实施例中， 将透明导电层 25设置在所述钝化层 30的下方， 从而使 得透明导电层 25得到钝化层 30的保护，避免了透明导电层 25被显示装置中 的其他元器件划伤， 提高了阵列基板的安全性能并保证了显示装置的质量。
如图 3所示， 所述阵列基板为底栅基板。 所述静电放电短路环 20包括： 设置在基板 10上的栅极 22、 设置在栅极 22和基板 10上的栅极绝缘层 26、 设置在栅极绝缘层 26上且位于栅极 22上方的有源层 21、 设置在有源层 21 两侧的源极 23和漏极 24、 将漏极 24和栅极 22连接的透明导电层 25、 以及 覆盖有源层 21与源极 23和漏极 24的钝化层 30。
为了便于生产， 优选的， 所述透明导电层 25位于所述基板 10和所述栅 极绝缘层 26之间并搭接在栅极 22上，所述栅极绝缘层 26具有过孔，所述漏 极 24通过过孔与所述透明导电层 25连接。 例如， 通过溅射工艺在基板 10 上形成沉积层， 并通过光刻、 刻蚀工艺得到透明导电层 25。
图 4为根据本发明第一实施例的变形的阵列基板的结构示意图。 如图 4 所示， 所述阵列基板为顶栅基板。 在此情形下， 有源层 21、 源极 23和漏极 24、 栅极绝缘层 26、 栅极 22及钝化层 30依次形成在基板 10上。 所述透明 导电层 25可以位于所述基板 10与栅极绝缘层 26之间并搭接在漏极 24上， 所述栅极绝缘层 26具有过孔， 所述栅极 22通过过孔与透明导电层 25连接。
此外， 如图 4所示， 该阵列基板还可以包括形成在基板 10上的遮光层 11以及形成在遮光层 11和基板 10上的绝缘层 12。 在此情形下， 有源层 21 形成在绝缘层 12上， 并且透明导电层 25位于绝缘层 12和栅极绝缘层 26之 间。
图 5为根据本发明第二实施例的阵列基板的结构示意图。 如图 5所示， 该阵列基板包括基板 10以及设置在基板 10上的多个静电放电短路环 20。
每个所述静电放电短路环 20包括栅极 22、 栅极绝缘层 26、 有源层 21、 源极 23、 漏极 24、 钝化层 30、 第二钝化层 40和设置在钝化层 30和第二钝 化层 40之间的平坦化层 50。 此外， 每个所述静电放电短路环 20还包括将栅 极 22和漏极 24连接的透明导电层 25, 且所述透明导电层 25位于所述钝化 层 30的下方。
如图 5所示， 第二钝化层 40设置在源极 23和漏极 24上， 平坦化层 50 设置在第二钝化层 40上，钝化层 30设置在平坦化层 50上。 例如， 平坦化层 50为树脂层。 所述平坦化层 50和第二钝化层 40具有与所述栅极 22和漏极 24分别连通的第一过孔和第二过孔。 所述透明导电层 25设置于所述平坦化 层 50与所述钝化层 30之间， 且所述透明导电层 25通过第一过孔与栅极 22 连接， 并通过第二过孔与漏极 24连接。
图 6为根据本发明第二实施例的变形的阵列基板的结构示意图。 如图 6 所示， 该阵列基板为顶栅阵列基板。 在此情形下， 所述有源层 21、 源极 23 和漏极 24、栅极绝缘层 26、栅极 22和钝化层 30依次形成在所述基板上。 所 述静电放电短路环还包括:设置在栅极 22与钝化层 30之间的第二钝化层 40, 以及设置在钝化层 30和第二钝化层 40之间的平坦化层 50。所述平坦化层 50 和第二钝化层 40具有第一过孔和第二过孔， 所述透明导电层 25设置于所述 平坦化层 50与所述钝化层 30之间，且所述透明导电层 25通过所述第一过孔 与栅极 22连接， 并通过所述第二过孔与漏极 24连接。
此外， 如图 6所示， 该阵列基板还可以包括形成在基板 10上的遮光层 11以及形成在遮光层 11和基板 10上的绝缘层 12。 在此情形下， 有源层 21 形成在绝缘层 12上。
在上述实施例中， 基板 10例如可以为玻璃基板、 树脂基板或塑料基板。 在上述实施例中， 栅极绝缘层 26例如可以为氧化硅层或氮化硅层。 在上述实施例中，所述导透明导电层 25可以由具有良好的透过率和导电 性的材料制成， 例如氧化铟锡。
本发明实施例还提供了一种显示装置。 该显示装置包括上述任意一种阵 列基板。 所述显示装置可以为： 液晶面板、 电子纸、 手机、 平板电脑、 电视 机、 显示器、 笔记本电脑、 数码相框、 导航仪等任何具有显示功能的产品或 部件。
本发明实施例还提供了一种阵列基板的制造方法。 该方法包括： 形成栅极；
形成栅极绝缘层；
形成有源层、 源极和漏极；
形成将栅极和漏极连接的透明导电层；
形成钝化层；
所述透明导电层位于所述钝化层之下。
对于图 3所示实施例的阵列基板， 其例如可以如下制作。 步骤 201、 采用溅射工艺在基板上沉积栅金属层， 通过光刻、 刻蚀得到 栅极 22;
步骤 202、 采用溅射工艺在基板上沉积氧化铟锡膜， 且使氧化铟锡膜与 形成的栅极 224荅接， 通过光刻、 刻蚀得到透明导电层 25;
步骤 203、 采用等离子体增强化学气相沉积法在基板上沉积氮化硅层或 二氧化硅层以形成栅极绝缘层 26;
步骤 204、采用等离子体增强化学气相沉积法在栅极绝缘层 26上沉积半 导体材料层， 通过光刻、 刻蚀形成有源层 21;
步骤 205、 采用干刻工艺， 在栅极绝缘层 26的位于透明导电层 25上方 的部分中刻蚀出过孔；
步骤 206、 采用溅射工艺在栅极绝缘层 26上沉积金属层， 通过光刻、 刻 蚀形成源极 23和漏极 24, 并使漏极 24通过过孔与透明导电层 25连接； 步骤 207、 采用等离子体增强化学气相沉积法形成钝化层 30。
对于图 4所示实施例的阵列基板， 其例如可以如下制作。
步骤 201、采用等离子体增强化学气相沉积法在基板 10上沉积半导体材 料层， 通过光刻、 刻蚀形成有源层 21 ;
步骤 202、 采用溅射工艺在基板 10上沉积金属层， 通过光刻、 刻蚀形成 源极 23和漏极 24;
步骤 203、 采用溅射工艺在基板上沉积氧化铟锡膜， 且使氧化铟锡膜与 形成的漏极 24搭接， 通过光刻、 刻蚀得到透明导电层 25;
步骤 204、 采用等离子体增强化学气相沉积法在基板和有源层上沉积氮 化硅层或二氧化硅层以形成栅极绝缘层 26;
步骤 205、 采用干刻工艺， 在栅极绝缘层 26的位于透明导电层 25上方 的部分中刻蚀出过孔；
步骤 206、 采用溅射工艺在基板上沉积栅金属层， 通过光刻、 刻蚀得到 栅极 22, 并使栅极 22通过过孔与透明导电层 25连接；
步骤 207、 采用等离子体增强化学气相沉积法形成钝化层 30。
此外，对于图 4所示实施例的阵列基板，在形成有源层 21之前还可以在 基板 10上形成遮光层 11并在遮光层 11和基板 10上形成绝缘层 12。在此情 形下， 有源层 21形成在绝缘层 12上， 并且透明导电层 25位于绝缘层 12和 栅极绝缘层 26之间。
对于图 5所示实施例的阵列基板， 其例如可以如下制作：
步骤 301、 采用溅射工艺在基板上沉积栅金属层， 通过光刻、 刻蚀得到 栅极 22;
步骤 302、 采用等离子体增强化学气相沉积法在基板上沉积氮化硅层或 二氧化硅层以形成栅极绝缘层 26;
步骤 303、采用等离子体增强化学气相沉积法在栅极绝缘层 26上沉积半 导体材料层， 通过光刻、 刻蚀形成有源层 21;
步骤 304、 采用溅射工艺在栅极绝缘层 26上形成金属层， 通过光刻、 刻 蚀得到源极 23和漏极 24;
步骤 305、 采用等离子体增强化学气相沉积法在栅极绝缘层和有源层上 形成第二钝化层 40;
步骤 306、 采用涂敷的方式在第二钝化层 40上形成平坦化层 50;
步骤 307、 采用干刻工艺， 在平坦化层 50和第二钝化层 40的位于栅极 上方的部分中形成第一过孔、 位于漏极上方的部分形成第二过孔；
步骤 308、采用溅射工艺在平坦化层 50上沉积氧化铟锡膜，并通过光刻、 刻蚀得到透明导电层 25 , 形成的透明导电层 25通过步骤 307形成的第一过 孔与栅极 22连接， 并通过第二过孔与漏极 24连接；
步骤 309、采用等离子体增强化学气相沉积法在形成的平坦化层 50上形 成钝化层 30。
对于图 6所示实施例的阵列基板， 其例如可以如下制作：
步骤 301、采用等离子体增强化学气相沉积法在基板 10上沉积半导体材 料层， 通过光刻、 刻蚀形成有源层 21 ;
步骤 302、 采用溅射工艺在基板 10上沉积金属层， 通过光刻、 刻蚀形成 源极 23和漏极 24;
步骤 303、 采用等离子体增强化学气相沉积法在基板和有源层上沉积氮 化硅层或二氧化硅层以形成栅极绝缘层 26;
步骤 304、 采用溅射工艺在栅极绝缘层 26上沉积栅金属层， 通过光刻、 刻蚀得到栅极 22;
步骤 305、采用等离子体增强化学气相沉积法在栅极绝缘层 26和栅极 22 上形成第二钝化层 40;
步骤 306、 采用涂敷的方式在第二钝化层 40上形成平坦化层 50;
步骤 307、 采用干刻工艺， 在平坦化层 50和第二钝化层 40的位于栅极 上方的部分中形成第一过孔、 位于漏极上方的部分形成第二过孔；
步骤 308、采用溅射工艺在平坦化层 50上沉积氧化铟锡膜，并通过光刻、 刻蚀得到透明导电层 25 , 形成的透明导电层 25通过步骤 307形成的第一过 孔与栅极 22连接， 并通过第二过孔与漏极 24连接；
步骤 309、采用等离子体增强化学气相沉积法在形成的平坦化层 50上形 成钝化层 30。
此外，对于图 6所示实施例的阵列基板，在形成有源层 21之前还可以在 基板 10上形成遮光层 11并在遮光层 11和基板 10上形成绝缘层 12。在此情 形下， 有源层 21形成在绝缘层 12上。
可见通过上述工艺流程， 可以方便地形成透明导电层， 位于透明导电层 上方的钝化层可以很好的保护透明导电层， 避免了透明导电层被显示装置的 其他部件划伤。
以上所述仅是本发明的示范性实施方式， 而非用于限制本发明的保护范 围， 本发明的保护范围由所附的权利要求确定。

Claims

权利要求书
1、 一种阵列基板， 包括基板以及设置在基板上的多个静电放电短路环， 每个所述静电放电短路环包括栅极、 栅极绝缘层、 有源层、 源极、 漏极以及 钝化层， 其中所述静电放电短路环还包括将栅极和漏极连接的透明导电层， 且所述透明导电层位于所述钝化层的下方。
2、 如权利要求 1所述的阵列基板， 其中
所述透明导电层形成在所述基板和所述栅极绝缘层之间并搭接在所述栅 极上，所述栅极绝缘层具有过孔，所述漏极通过过孔与所述透明导电层连接。
3、 如权利要求 1所述的阵列基板， 其中
所述透明导电层形成在所述基板和所述栅极绝缘层之间并搭接在所述漏 极上，所述栅极绝缘层具有过孔，所述栅极通过过孔与所述透明导电层连接。
4、 如权利要求 1所述的阵列基板， 其中
所述栅极、 栅极绝缘层、 有源层、 源极和漏极、 钝化层依次形成在所述 基板上；
所述静电放电短路环还包括： 设置在源极和漏极与钝化层之间的第二钝 化层， 以及设置在钝化层和第二钝化层之间的平坦化层；
所述平坦化层和第二钝化层具有第一过孔和第二过孔， 所述透明导电层 设置于所述平坦化层与所述钝化层之间， 且所述透明导电层通过所述第一过 孔与栅极连接， 并通过所述第二过孔与漏极连接。
5、 如权利要求 1所述的阵列基板， 其中
所述有源层、 源极和漏极、 栅极绝缘层、 栅极和钝化层依次形成在所述 基板上；
所述静电放电短路环还包括： 设置在栅极与钝化层之间的第二钝化层， 以及设置在钝化层和第二钝化层之间的平坦化层；
所述平坦化层和第二钝化层具有第一过孔和第二过孔， 所述透明导电层 设置于所述平坦化层与所述钝化层之间， 且所述透明导电层通过所述第一过 孔与栅极连接， 并通过所述第二过孔与漏极连接。
6、 如权利要求 4或 5所述的阵列基板， 其中所述平坦化层为树脂层。
7、 一种显示装置， 其中该显示装置包括如权利要求 1~6任一项所述的 阵列基板。
8、一种阵列基板的制造方法，该阵列基板包括基板以及设置在基板上的 多个静电放电短路环，
其中该方法包括形成静电放电短路环的步骤， 所述形成静电放电短路环 的步骤包括：
形成栅极；
形成栅极绝缘层；
形成有源层、 源极和漏极；
形成将栅极和漏极连接的透明导电层； 以及
形成钝化层；
其中所述透明导电层形成在所述钝化层下方。
9、 如权利要求 8所述的制造方法， 其中
所述栅极、 栅极绝缘层、 有源层、 源极和漏极、 钝化层依次形成在所述 基板上；
在形成钝化层的步骤之前， 所述方法还包括：
形成位于所述基板和所述栅极绝缘层之间并与所述栅极搭接的透明导电 层；
在栅极绝缘层的位于透明导电层上方的部分中形成过孔；
在栅极绝缘层上形成漏极， 且漏极通过过孔与透明导电层连接。
10、 如权利要求 8所述的制造方法， 其中
所述有源层、 源极和漏极、 栅极绝缘层、 栅极、 钝化层依次形成在所述 基板上；
在形成钝化层的步骤之前， 所述方法还包括：
形成位于所述基板和所述栅极绝缘层之间并与所述漏极搭接的透明导电 层；
在栅极绝缘层的位于透明导电层上方的部分中形成过孔；
在栅极绝缘层上形成栅极， 且栅极通过过孔与透明导电层连接。
11、 如权利要求 8所述的制造方法， 其中
所述栅极、 栅极绝缘层、 有源层、 源极和漏极、 钝化层依次形成在所述 基板上； 在形成钝化层的步骤之前， 所述方法还包括：
在源极和漏极上方形成覆盖基板的第二钝化层；
在第二钝化层上方形成覆盖第二钝化层的平坦化层；
在平坦化层和第二钝化层的位于栅极上方的部分中形成第一过孔、 位于 漏极上方的部分中形成第二过孔；
在平坦化层上形成透明导电层， 透明导电层通过第一过孔与栅极连接， 并通过第二过孔与漏极连接。
12、 如权利要求 8所述的制造方法， 其中
所述有源层、 源极和漏极、 栅极绝缘层、 栅极、 钝化层依次形成在所述 基板上；
在形成钝化层的步骤之前， 所述方法还包括：
在栅极上方形成第二钝化层；
在第二钝化层上方形成覆盖第二钝化层的平坦化层；
在平坦化层和第二钝化层的位于栅极上方的部分中形成第一过孔、 位于 漏极上方的部分中形成第二过孔；
在平坦化层上形成透明导电层， 透明导电层通过第一过孔与栅极连接， 并通过第二过孔与漏极连接。
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