WO2013105353A1 - 半導体装置およびその製造方法 - Google Patents
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Definitions
- the present invention relates to a semiconductor device and a method for manufacturing the same, and more specifically to a semiconductor device having improved breakdown voltage characteristics and reduced on-resistance and a method for manufacturing the same.
- silicon carbide is being adopted as a material constituting the semiconductor device.
- Silicon carbide is a wide band gap semiconductor having a larger band gap than silicon that has been widely used as a material constituting a semiconductor device. Therefore, by adopting silicon carbide as a material constituting the semiconductor device, it is possible to achieve a high breakdown voltage and a low on-resistance of the semiconductor device.
- MOSFET Metal Oxide Semiconductor Field Effect Transistor
- a MOSFET is a semiconductor device that controls whether or not an inversion layer is formed in a channel region with a predetermined threshold voltage as a boundary, and conducts and cuts off current.
- a trench characterized by forming a channel region along a trench wall surface A gate type MOSFET and the like have been studied.
- the trench gate type MOSFET it is possible to reduce the on-resistance, but there is a problem that the breakdown voltage characteristic is lowered due to the electric field concentration on the gate insulating film formed at the bottom of the trench.
- a p-type deep region extending to a region equivalent to or deeper than the trench is formed on the substrate, and the depletion layer is extended from the pn junction between the p-type deep region and the n-type drift region. Therefore, it has been proposed to alleviate the electric field concentration at the bottom of the trench (see, for example, Japanese Unexamined Patent Application Publication No. 2009-117593 (Patent Document 1)).
- the trench and the deep region are formed to extend in parallel to the thickness direction of the substrate. Therefore, when the MOSFET is miniaturized, the region between the trench and the deep region is narrowed, so that the carrier passage path is narrowed, resulting in an increase in the on-resistance of the MOSFET.
- the present invention has been made in view of the above problems, and an object of the present invention is to provide a semiconductor device with improved withstand voltage characteristics and reduced on-resistance, and a method for manufacturing the same.
- a semiconductor device has a first trench formed on one main surface side, a substrate made of silicon carbide, a gate insulating film disposed in contact with the wall surface of the first trench, a gate And a gate electrode disposed in contact with the insulating film.
- the substrate includes a first conductivity type source region including the main surface of the substrate and the wall surface of the first trench, a second conductivity type body region in contact with the source region and including the wall surface of the first trench, and a body.
- a first conductivity type drift region that contacts the region and includes the wall surface of the first trench; and a second conductivity type deep region that contacts the body region and extends to a region deeper than the first trench. It is out.
- the first trench is formed such that the distance between the wall surface and the deep region increases as the distance from the main surface of the substrate increases.
- the deep region of the second conductivity type extending to the deeper region than the first trench is formed in the substrate. Therefore, electric field concentration on the gate insulating film can be suppressed by the depletion layer extending from the pn junction between the deep region and the first conductivity type drift region.
- the first trench is formed such that the distance from the deep region increases as the distance from the main surface of the substrate increases. Therefore, it is possible to secure a wider carrier passage region in the substrate, and as a result, the on-resistance of the semiconductor device can be further reduced.
- an angle formed by the wall surface of the first trench and the main surface of the substrate may be an obtuse angle. This makes it easier to secure a wide carrier passage area in the substrate.
- the substrate may be formed with a second trench that reaches the body region while penetrating the source region, opens to the main surface side, and is shallower than the first trench.
- the semiconductor device may further include a contact electrode disposed in contact with the wall surface of the second trench. This facilitates carrier injection from the contact electrode into the body region, and as a result, the response speed of the semiconductor device can be improved.
- a second trench that is shallower than a contact surface between the body region and the drift region may be formed in the substrate. This makes it easier to avoid the occurrence of punch-through in the body region.
- the contact electrode may be disposed on the main surface of the substrate without contacting. This facilitates avoiding a short circuit between the contact electrode and the gate electrode.
- the surface constituting the wall surface of the second trench may be a surface intersecting the ⁇ 0001 ⁇ plane. This facilitates diffusion of the metal constituting the contact electrode into the substrate, and as a result, the contact resistance between the contact electrode and the substrate can be further reduced.
- an imaginary straight line extending in parallel with the ⁇ 0001 ⁇ plane from the bottom wall surface of the second trench is the second You may cross
- the imaginary straight line does not intersect the drift region and is formed on the wall surface of the first trench facing the second trench. You may cross. Thereby, the fall of the pressure
- the surface constituting the main surface of the substrate may be a surface having an off angle of 8 ° or less with respect to the ⁇ 0001 ⁇ plane.
- the surface constituting the wall surface of the first trench may be a surface having an off angle of 50 ° to 65 ° with respect to the ⁇ 0001 ⁇ plane.
- the channel mobility of the semiconductor device can be further improved.
- a method of manufacturing a semiconductor device includes a step of preparing a substrate made of silicon carbide and having a main surface, a step of forming an active region in the substrate, and a first trench opening on the main surface side of the substrate. , Forming a gate insulating film so as to be in contact with the wall surface of the first trench, and arranging a gate electrode so as to be in contact with the gate insulating film.
- a first conductivity type source region including the main surface of the substrate, a second conductivity type body region in contact with the source region, and a first conductivity type drift region in contact with the body region. And a deep region of the second conductivity type in contact with the body region.
- a first trench having a wall surface exposing the source region, the body region, and the drift region is formed. Further, the deep region and the first trench are formed such that the deep region is deeper than the first trench and the distance between the wall surface of the first trench and the deep region increases as the distance from the main surface of the substrate increases. .
- the semiconductor device according to the present invention with improved breakdown voltage characteristics and reduced on-resistance can be manufactured.
- the semiconductor device and the manufacturing method thereof according to the present invention it is possible to provide a semiconductor device with improved breakdown voltage characteristics and reduced on-resistance and a manufacturing method thereof.
- FIG. 3 is a flowchart schematically showing a method for manufacturing a MOSFET. It is a schematic sectional drawing for demonstrating the manufacturing method of MOSFET. It is a schematic sectional drawing for demonstrating the manufacturing method of MOSFET. It is a schematic sectional drawing for demonstrating the manufacturing method of MOSFET. It is a schematic sectional drawing for demonstrating the manufacturing method of MOSFET. It is a schematic sectional drawing for demonstrating the manufacturing method of MOSFET. It is a schematic sectional drawing for demonstrating the manufacturing method of MOSFET. It is a schematic sectional drawing for demonstrating the manufacturing method of MOSFET. It is a schematic sectional drawing for demonstrating the manufacturing method of MOSFET. It is a schematic sectional drawing for demonstrating the manufacturing method of MOSFET.
- FIG. 5 is a schematic cross-sectional view showing a structure of a MOSFET according to a second embodiment.
- 5 is a flowchart schematically showing a method for manufacturing a MOSFET according to a second embodiment.
- FIG. 10 is a schematic cross sectional view for illustrating the method for manufacturing the MOSFET according to the second embodiment.
- FIG. 10 is a schematic cross sectional view for illustrating the method for manufacturing the MOSFET according to the second embodiment.
- FIG. 10 is a schematic cross sectional view for illustrating the method for manufacturing the MOSFET according to the second embodiment.
- FIG. 10 is a schematic cross sectional view for illustrating the method for manufacturing the MOSFET according to the second embodiment.
- FIG. 10 is a schematic cross sectional view for illustrating the method for manufacturing the MOSFET according to the second embodiment.
- FIG. 10 is a schematic cross sectional view for illustrating the method for manufacturing the MOSFET according to the second embodiment.
- FIG. 10 is a schematic cross sectional view for illustrating the method for manufacturing the MOSFET according to the second embodiment.
- FIG. 10 is a schematic cross sectional view for illustrating the method for manufacturing the MOSFET according to the second embodiment.
- FIG. 10 is a schematic cross sectional view for illustrating the method for manufacturing the MOSFET according to the second embodiment.
- FIG. 10 is a schematic cross sectional view for illustrating the method for manufacturing the MOSFET according to the second embodiment.
- MOSFET 1 is made of silicon carbide and has a substrate 10 having a main surface 10A, a gate insulating film 20, a gate electrode 30, an interlayer insulating film 40, a source electrode 50, and a source pad electrode 60.
- the substrate 10 includes a base substrate 11 and a semiconductor layer 12, and a drift region 13, a body region 14, a source region 15, and a deep region 16 are formed in the semiconductor layer 12.
- the substrate 10 is formed with a first trench 17 having an opening on the main surface 10A side and having a wall surface 17A and a bottom surface 17B.
- Base substrate 11 is made of silicon carbide, and has an n-type conductivity (first conductivity type) by containing an n-type impurity such as N (nitrogen).
- Drift region 13 is formed on main surface 11 ⁇ / b> A of base substrate 11.
- Drift region 13 has an n-type conductivity by containing an n-type impurity such as N (nitrogen), for example, similar to base substrate 11, and its concentration is lower than that of base substrate 11.
- the body region 14 is formed on the drift region 13 (on the side opposite to the base substrate 11 side).
- Body region 14 has a p-type conductivity (second conductivity type) by including a p-type impurity such as Al (aluminum) or B (boron).
- Source region 15 is formed on the body region 14 (on the side opposite to the drift region 13 side).
- Source region 15 includes an n-type impurity such as P (phosphorus), for example, and has n-type conductivity like base substrate 11 and drift region 13. Further, the concentration of the n-type impurity contained in the source region 15 is higher than that of the drift region 13.
- the deep region 16 is formed so as to extend to a region deeper than the first trench 17 in the semiconductor layer 12 while being in contact with the source region 15, the body region 14, and the drift region 13. Specifically, the deep region 16 contacts the source electrode 50, penetrates the source region 15 and the body region 14, and the contact surface 16B with the drift region 13 is more drain electrode 70 than the bottom surface 17B of the first trench 17. It is formed to be located on the side. Similarly to body region 14, deep region 16 has a p-type conductivity by including a p-type impurity such as Al (aluminum), and its concentration is higher than that of body region 14. .
- the first trench 17 is formed so as to reach the drift region 13 while penetrating the source region 15 and the body region 14. Specifically, the first trench 17 is formed such that the bottom surface 17B is located closer to the source electrode 50 than the contact surface 16B between the deep region 16 and the drift region 13. The first trench 17 is formed such that the distance between the wall surface 17A and the deep region 16 increases as the distance from the main surface 10A of the substrate 10 increases. For example, the first trench 17 is formed so that the angle formed by the wall surface 17A and the main surface 10A of the substrate 10 is an obtuse angle as shown in FIG.
- the substrate 10 includes the n-type source region 15 including the main surface 10A of the substrate 10 and the wall surface 17A of the first trench 17 and the p including the wall surface 17A of the first trench 17 in contact with the source region 15.
- a p-type deep region 16 extending up to.
- Gate insulating film 20 is made of, for example, SiO 2 (silicon dioxide), and is disposed in contact with wall surface 17A and bottom surface 17B of first trench 17 and main surface 10A of substrate 10.
- the gate electrode 30 is made of a conductor such as polysilicon to which impurities are added, for example, and is disposed in contact with the gate insulating film 20 so as to fill the first trench 17.
- Interlayer insulating film 40 is made of, for example, SiO 2 (silicon dioxide), and is disposed on and in contact with gate insulating film 20 and gate electrode 30. Specifically, the interlayer insulating film 40 is disposed so as to surround the gate electrode 30 together with the gate insulating film 20, and electrically insulates the gate electrode 30 from the source electrode 50.
- SiO 2 silicon dioxide
- Source electrode 50 is formed in contact with source region 15 and deep region 16 on main surface 10 ⁇ / b> A of substrate 10.
- the source electrode 50 is made of a material capable of making ohmic contact with the source region 15, for example, Ni x Si y (nickel silicide), Ti x Si y (titanium silicide), Al x Si y (aluminum silicide). ) and Ti x Al y Si z (titanium aluminum silicide) a like, and is electrically connected to the source region 15.
- the drain electrode 70 is formed in contact with the main surface 11B opposite to the main surface 11A of the base substrate 11.
- the drain electrode 70 is made of, for example, the same material as that of the source electrode 50 and is electrically connected to the base substrate 11.
- the source pad electrode 60 is disposed on and in contact with the interlayer insulating film 40 and the source electrode 50.
- source pad electrode 60 is made of a conductor such as Al (aluminum), for example, and is electrically connected to source region 15 through source electrode 50.
- the drain pad electrode 80 is disposed in contact with the drain electrode 70.
- the drain pad electrode 80 is made of a conductor such as Al (aluminum) like the source pad electrode 60 and is electrically connected to the base substrate 11 via the drain electrode 70.
- MOSFET 1 as a semiconductor device according to the present embodiment.
- body region 14 drifts in a state where the voltage applied to gate electrode 30 is less than the threshold voltage, that is, in the off state, even if a voltage is applied between source electrode 50 and drain electrode 70.
- the pn junction formed with the region 13 is reverse-biased and becomes non-conductive.
- a voltage equal to or higher than the threshold voltage is applied to the gate electrode 30
- carriers accumulate along the wall surface 17A of the first trench 17 in the body region 14, and an inversion layer is formed.
- the source region 15 and the drift region 13 are electrically connected, and a current flows between the source electrode 50 and the drain electrode 70.
- the MOSFET 1 operates.
- MOSFET 1 as a semiconductor device according to the present embodiment, p-type deep region 16 extending to a region deeper than first trench 17 is formed in semiconductor layer 12 of substrate 10. . Therefore, electric field concentration on the gate insulating film 20 can be suppressed by the depletion layer extending from the pn junction between the deep region 16 and the n-type drift region 13.
- first trench 17 is formed such that the distance from deep region 16 increases as the distance from main surface 10 ⁇ / b> A of substrate 10 increases.
- MOSFET 1 as a semiconductor device according to the present embodiment is a semiconductor device with improved breakdown voltage characteristics and reduced on-resistance.
- the surface constituting main surface 10A of substrate 10 may be a surface having an off angle of 8 ° or less with respect to the ⁇ 0001 ⁇ plane.
- Silicon carbide can be easily grown in the ⁇ 0001> direction. Therefore, substrate 10 made of silicon carbide can be more easily prepared by making the surface constituting main surface 10A of substrate 10 a surface having an off angle in the above range with respect to the ⁇ 0001 ⁇ plane.
- the surface constituting the wall surface 17A of the first trench 17 may be a surface having an off angle of 50 ° or more and 65 ° or less with respect to the ⁇ 0001 ⁇ surface. Thereby, the channel mobility of MOSFET1 can be improved more.
- MOSFET 1 as the semiconductor device according to the present embodiment can be manufactured.
- substrate preparation process is first implemented as process (S10).
- substrate (10) made of silicon carbide is prepared by performing step (S11) and step (S12) described below.
- a base substrate preparation step is performed.
- an ingot (not shown) made of 4H—SiC is sliced to prepare a base substrate 11 made of silicon carbide as shown in FIG.
- step (S12) an epitaxial growth layer forming step is performed.
- semiconductor layer 12 is formed on main surface 11A of base substrate 11 by epitaxial growth. In this manner, the substrate 10 including the base substrate 11 and the semiconductor layer 12 and having the main surface 10A is prepared.
- an active region forming step is performed.
- an active region is formed in the substrate 10 by performing steps (S21) and (S22) described below.
- an ion implantation step is performed.
- this step (S21) referring to FIG. 4, first, for example, Al (aluminum) ions are implanted into semiconductor layer 12 to form p type body region.
- P (phosphorus) ions are implanted in the semiconductor layer 12 so as to be shallower than the implantation depth of the Al ions, whereby the source region 15 having the n conductivity type is formed.
- Al (aluminum) ions are implanted deeper in the semiconductor layer 12 than the implantation depth of the Al ions, thereby forming a deep region 16 having a p-type conductivity.
- an activation annealing step is performed as a step (S22).
- the impurities introduced in the step (S21) are activated by heating the substrate 10.
- desired carriers are generated in the region where the impurity is introduced, and an active region is formed in the substrate 10.
- a first trench formation step is performed as a step (S30).
- first trench 17 opening to main surface 10A is formed in substrate 10.
- an opening is formed in a region where first trench 17 is to be formed in main surface 10A of substrate 10 by, for example, P-CVD (Plasma-Chemical Vapor Deposition).
- a mask 90 made of SiO 2 (silicon dioxide) is formed.
- the etching of the substrate 10 is advanced by, for example, inductive junction type reactive ion etching (ICP-RIE) in an atmosphere containing SF 6 (sulfur hexafluoride) gas and oxygen. .
- ICP-RIE inductive junction type reactive ion etching
- thermal etching is performed in an atmosphere containing a halogen-based gas such as chlorine and oxygen. Then, after the etching process is completed, the mask 90 is removed. In this way, the first trench 17 having the wall surface 17 ⁇ / b> A from which the source region 15, the body region 14 and the drift region 13 are exposed, and the bottom surface 17 ⁇ / b> B is formed in the substrate 10.
- a halogen-based gas such as chlorine and oxygen
- the deep region 16 and the first trench 17 are specifically contact surfaces of the deep region 16 and the drift region 13 so that the deep region 16 is deeper than the first trench 17.
- 16B is formed so as to be located closer to the drain electrode 70 side (see FIG. 1) than the bottom surface 17B of the first trench 17.
- the deep region 16 and the first trench 17 are formed such that the distance between the wall surface 17A of the first trench 17 and the deep region 16 increases as the distance from the main surface 10A of the substrate 10 increases.
- first trench 17 is formed such that the angle formed between wall surface 17 ⁇ / b> A and main surface 10 ⁇ / b> A of substrate 10 is an obtuse angle.
- a gate insulating film forming step is performed.
- the substrate 10 is heated in an atmosphere containing oxygen, for example, to contact the main surface 10A of the substrate 10 and the wall surface 17A and the bottom surface 17B of the first trench 17.
- the gate insulating film 20 made of SiO 2 (silicon dioxide) is disposed.
- a gate electrode forming step is performed.
- a polysilicon film doped with impurities so as to fill the first trench 17 is formed by, for example, LP (Low Pressure) CVD.
- LP Low Pressure
- interlayer insulating film forming step is performed.
- interlayer insulating film 40 made of SiO 2 (silicon dioxide) is formed so as to surround gate electrode 30 together with gate insulating film 20 by, eg, CVD.
- an ohmic electrode forming step is performed.
- this step (S70) referring to FIG. 9, first, in a region where source electrode 50 is to be formed, interlayer insulating film 40 and gate insulating film 20 are removed, and source region 15 and deep region 16 are exposed. Is formed. Then, a metal film made of, for example, Ni is formed in the region. On the other hand, a metal film made of Ni is similarly formed on main surface 11B opposite to main surface 11A of base substrate 11. Then, by heating the metal film, at least a part of the metal film is silicided, and the source electrode 50 and the drain electrode 70 electrically connected to the substrate 10 are formed.
- a pad electrode forming step is performed.
- source pad electrode 60 made of a conductor such as Al (aluminum) is formed so as to cover source electrode 50 and interlayer insulating film 40, for example, by vapor deposition.
- drain electrode 70 similarly to the source pad electrode 60, a drain pad electrode 80 made of a conductor such as Al (aluminum) is formed by vapor deposition, for example.
- MOSFET 1 is manufactured by performing the above steps (S10) to (S80), and the manufacturing method of the semiconductor device according to the present embodiment is completed.
- MOSFET 1 as the semiconductor device according to the present embodiment can be manufactured with improved breakdown voltage characteristics and reduced on-resistance. .
- MOSFET 2 basically has the same structure as MOSFET 1 of the first embodiment, operates in the same manner, and produces the same effects.
- the second trench 18 different from the first trench 17 is formed in the substrate 10
- the source electrode 50 as the contact electrode is formed by the wall surface 18A of the second trench 18 and It differs from MOSFET 1 in that it is disposed so as to be in contact with bottom surface 18B.
- second trench 18 opens to main surface 10A side, and has a wall surface 18A and a bottom surface 18B. Specifically, the second trench 18 is formed so as to penetrate the source region 15 and reach the body region 14, that is, shallower than the first trench 17.
- the source electrode 50 is disposed in contact with the wall surface 18A and the bottom surface 18B of the second trench 18.
- the source electrode 50 is made of a material that can make ohmic contact with the source region 15 as in the first embodiment, and is in contact with the source region 15, the body region 14, and the deep region 16. Are arranged.
- MOSFET 2 as the semiconductor device according to the present embodiment, source electrode 50 is in contact with wall surface 18 ⁇ / b> A and bottom surface 18 ⁇ / b> B of second trench 18 that reaches body region 14 while penetrating source region 15. Therefore, unlike MOSFET 1, it is in direct contact with body region 14 without going through deep region 16. Therefore, the MOSFET 2 can inject carriers from the source electrode 50 to the body region 14 without being affected by the depletion layer extending from the pn junction between the source region 15 and the deep region 16, and as a result, the MOSFET 2. It becomes easy to switch the operation state.
- MOSFET 2 as the semiconductor device according to the present embodiment is a semiconductor device with improved response speed.
- a second trench 18 shallower than the contact surface 14 ⁇ / b> A between the body region 14 and the drift region 13 may be formed in the substrate 10.
- the substrate 10 may be formed with the second trench 18 in which the bottom surface 18B is located closer to the source electrode 50 than the contact surface 14A without penetrating the body region 14.
- the second trench 18 is formed through the body region 14
- the body region 14 becomes thin in a region near the wall surface 18 ⁇ / b> A and the bottom surface 18 ⁇ / b> B, and as a result, punch-through is likely to occur in the region.
- the second trench 18 without penetrating the body region 14 as described above, it becomes easier to avoid the occurrence of punch-through in the body region 14.
- source electrode 50 may be disposed on the wall surface 18 ⁇ / b> A and bottom surface 18 ⁇ / b> B of second trench 18 as shown in FIG. 10 and without contacting on main surface 10 ⁇ / b> A of substrate 10. .
- the distance between the source electrode 50 and the gate electrode 30 becomes larger than when the source electrode 50 is disposed in contact with the main surface 10A of the substrate 10.
- the MOSFET 2 when the MOSFET 2 is miniaturized, it is easy to avoid a short circuit between the source electrode 50 and the gate electrode 30.
- the surface constituting the wall surface 18A of the second trench 18 may be a surface intersecting the ⁇ 0001 ⁇ plane.
- the substrate 10 made of silicon carbide has a characteristic that metal is easily diffused in a direction parallel to the ⁇ 0001 ⁇ plane. Therefore, by making the wall surface 18A of the second trench 18 in contact with the source electrode 50 a plane intersecting the ⁇ 0001 ⁇ plane, diffusion of the metal constituting the source electrode 50 into the substrate 10 is facilitated, and as a result, the source The contact resistance between the electrode 50 and the substrate 10 can be further reduced.
- the straight line AA may intersect the wall surface 17 A of the first trench 17 that faces the second trench 18.
- the straight line AA may intersect the wall surface 17 A of the first trench 17 facing the second trench 18 without intersecting the drift region 13.
- MOSFET 2 as the semiconductor device according to the present embodiment is manufactured.
- a substrate preparation step is performed.
- the base substrate preparation step (S11) and the epitaxial growth layer formation step (S12) are performed as in the first embodiment, so that the base substrate is made of silicon carbide.
- a substrate 10 including a substrate 11 and a semiconductor layer 12 is prepared.
- step (S20) an active region forming step is performed.
- steps (S21) to (S23) described below are performed, whereby an active region is formed on the substrate 10.
- process (S22) and (S23) are implemented after process (S30) and (S40) are completed.
- a source / body region forming step is performed.
- Al (aluminum) ions are first implanted into semiconductor layer 12 to form p type body region.
- P (phosphorus) ions are implanted in the semiconductor layer 12 to be shallower than the implantation depth of the Al ions, whereby the n-type source region 15 is formed.
- a first trench formation step is performed.
- first trench 17 having an opening on main surface 10A side and having wall surface 17A and bottom surface 17B is formed in substrate 10 as in the first embodiment. Is done.
- a second trench formation step is performed.
- this step (S40) referring to FIG. 16, by etching the substrate 10 by, for example, ICP-RIE, the second trench having an opening on the main surface 10A side and having a wall surface 18A and a bottom surface 18B is formed. 18 is formed.
- a deep region forming step is performed.
- Al (aluminum) ions are implanted into a region including the bottom surface 18B of the second trench 18 in the semiconductor layer 12, so A p-type deep region 16 extending to the deep region is formed.
- an activation annealing step is performed as a step (S23).
- the substrate 10 is heated in the same manner as in the first embodiment, whereby the impurities introduced in the above steps (S21) and (S22) are activated, and a desired region is introduced in the region where the impurities are introduced.
- a carrier generates.
- a gate insulating film forming step is performed.
- substrate 10 is heated in an atmosphere containing oxygen, for example, so that main surface 10A of substrate 10 and the wall surface of first trench 17 are formed.
- Gate insulating film 20 made of SiO 2 (silicon dioxide) is formed so as to be in contact with 17A and bottom surface 17B, and wall surface 18A and bottom surface 18B of second trench 18.
- a gate electrode forming step is performed.
- gate electrode 30 in contact with gate insulating film 20 is formed as in the first embodiment.
- interlayer insulating film forming step is performed.
- interlayer insulating film 40 is formed so as to surround gate electrode 30 together with gate insulating film 20, as in the first embodiment.
- an ohmic electrode forming step is performed.
- this step (S80) referring to FIG. 20, first, in region where source electrode 50 is to be formed, interlayer insulating film 40 and gate insulating film 20 are removed, and source region 15, body region 14 and deep region 16 are removed. An exposed region is formed. Then, a metal film made of, for example, Ni is formed in the region. On the other hand, a metal film made of Ni is similarly formed on main surface 11B opposite to main surface 11A of base substrate 11. Then, by heating the metal film, at least a part of the metal film is silicided, and the source electrode 50 and the drain electrode 70 electrically connected to the substrate 10 are formed.
- a pad electrode forming step is performed.
- a source pad electrode 60 covering source electrode 50 and interlayer insulating film 40 and a drain pad electrode 80 covering drain electrode 70 are formed as in the first embodiment. Is done.
- MOSFET 2 is manufactured by performing the above steps (S10) to (S90), and the manufacturing method of the semiconductor device according to the present embodiment is completed.
- the semiconductor device and the manufacturing method thereof according to the present invention can be particularly advantageously applied to a semiconductor device and a manufacturing method thereof that require improvement in breakdown voltage characteristics and reduction in on-resistance.
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Abstract
MOSFET(1)は、主表面(10A)側に開口する第1トレンチ(17)が形成され、炭化珪素からなる基板(10)と、ゲート絶縁膜(20)と、ゲート電極(30)とを備えている。基板(10)は、基板(10)の主表面(10A)および第1トレンチ(17)の壁面(17A)を含むn型のソース領域(15)と、ソース領域(15)に接触し、第1トレンチ(17)の壁面(17A)を含むp型のボディ領域(14)と、ボディ領域(14)に接触し、第1トレンチ(17)の壁面(17A)を含むn型のドリフト領域(13)と、ボディ領域(14)に接触し、第1トレンチ(17)よりも深い領域にまで延在するp型のディープ領域(16)とを含んでいる。第1トレンチ(17)は、基板(10)の主表面(10A)から離れるに従い、壁面(17A)とディープ領域(16)との距離が大きくなるように形成されている。
Description
本発明は、半導体装置およびその製造方法に関するものであり、より特定的には、耐圧特性が向上し、かつオン抵抗が低減された半導体装置およびその製造方法に関するものである。
近年、半導体装置の高耐圧化、低損失化などを可能とするため、半導体装置を構成する材料としての炭化珪素の採用が進められている。炭化珪素は、従来より半導体装置を構成する材料として広く用いられている珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。
炭化珪素を材料として採用した半導体装置としては、たとえばMOSFET(Metal Oxide Semiconductor Field Effect Transistor)などがある。MOSFETは、所定の閾値電圧を境としてチャネル領域における反転層の形成の有無を制御し、電流の導通および遮断をする半導体装置であり、たとえばトレンチ壁面に沿ったチャネル領域の形成を特徴とするトレンチゲート型のMOSFETなどについて検討されている。
トレンチゲート型のMOSFETにおいては、オン抵抗の低減が可能になる一方で、トレンチ底部に形成されたゲート絶縁膜への電界集中に起因する耐圧特性の低下が問題となる。これに対しては、たとえばトレンチと同等または深い領域にまで延在するp型ディープ領域を基板に形成し、p型ディープ領域とn型ドリフト領域との間のpn接合から空乏層を伸張させることにより、トレンチ底部への電界集中を緩和することが提案されている(たとえば、特開2009-117593号公報(特許文献1)参照)。
特許文献1において提案されているMOSFETでは、トレンチとディープ領域とは、基板の厚み方向に平行に延在するように互いに形成されている。そのため、MOSFETの微細化の際には、トレンチとディープ領域との間の領域が狭くなることによりキャリアの通過経路が狭窄され、その結果MOSFETのオン抵抗が上昇するという問題がある。
本発明は、上記課題に鑑みてなされたものであり、その目的は、耐圧特性が向上し、かつオン抵抗が低減された半導体装置およびその製造方法を提供することである。
本発明に従った半導体装置は、一方の主表面側に開口する第1トレンチが形成され、炭化珪素からなる基板と、第1トレンチの壁面上に接触して配置されたゲート絶縁膜と、ゲート絶縁膜上に接触して配置されたゲート電極とを備えている。基板は、基板の上記主表面および第1トレンチの上記壁面を含む第1導電型のソース領域と、ソース領域に接触し、第1トレンチの上記壁面を含む第2導電型のボディ領域と、ボディ領域に接触し、第1トレンチの上記壁面を含む第1導電型のドリフト領域と、ボディ領域に接触し、第1トレンチよりも深い領域にまで延在する第2導電型のディープ領域とを含んでいる。第1トレンチは、基板の上記主表面から離れるに従い、上記壁面とディープ領域との距離が大きくなるように形成されている。
本発明に従った半導体装置では、第1トレンチよりも深い領域にまで延在する第2導電型のディープ領域が基板に形成されている。そのため、ディープ領域と、第1導電型のドリフト領域との間のpn接合から伸張する空乏層により、ゲート絶縁膜への電界集中を抑制することができる。また、本発明に従った半導体装置では、第1トレンチは、基板の上記主表面から離れるに従いディープ領域との距離が大きくなるように形成されている。そのため、基板内におけるキャリアの通過領域をより広く確保することが可能となり、結果として半導体装置のオン抵抗をより低減することができる。このように、本発明に従った半導体装置によれば、耐圧特性が向上し、かつオン抵抗が低減された半導体装置を提供することができる。
上記半導体装置において、第1トレンチの上記壁面と基板の上記主表面とのなす角は、鈍角であってもよい。これにより、基板内におけるキャリアの通過領域を広く確保することがより容易となる。
上記半導体装置において、基板には、ソース領域を貫通しつつボディ領域に達し、上記主表面側に開口し、第1トレンチよりも浅い第2トレンチが形成されていてもよい。そして、上記半導体装置は、第2トレンチの壁面上に接触して配置されたコンタクト電極をさらに備えていてもよい。これにより、コンタクト電極からボディ領域へのキャリアの注入が容易となり、その結果半導体装置の応答速度を向上させることができる。
上記半導体装置において、基板には、ボディ領域とドリフト領域との接触面よりも浅い第2トレンチが形成されていてもよい。これにより、ボディ領域におけるパンチスルーの発生を回避することがより容易になる。
上記半導体装置において、コンタクト電極は、基板の上記主表面上に接触することなく配置されていてもよい。これにより、コンタクト電極とゲート電極との短絡を回避することが容易となる。
上記半導体装置において、第2トレンチの上記壁面を構成する面は、{0001}面に交差する面であってもよい。これにより、コンタクト電極を構成する金属の基板への拡散が容易となり、その結果コンタクト電極と基板との接触抵抗をより低減することができる。
上記半導体装置では、第1および第2トレンチを含む基板の厚み方向に沿った断面において、第2トレンチの最底部の上記壁面から{0001}面に平行に延在する仮想の直線は、第2トレンチに対向する第1トレンチの上記壁面に交差してもよい。これにより、半導体装置の耐圧特性の低下を抑制することができる。
上記半導体装置において、第1および第2トレンチを含む基板の厚み方向に沿った断面において、上記仮想の直線は、ドリフト領域に交差することなく、第2トレンチに対向する第1トレンチの上記壁面に交差してもよい。これにより、半導体装置の耐圧特性の低下をより効果的に抑制することができる。
上記半導体装置において、基板の上記主表面を構成する面は、{0001}面に対して8°以下のオフ角を有する面であってもよい。これにより、炭化珪素からなる基板をより容易に準備することができる。
上記半導体装置において、第1トレンチの上記壁面を構成する面は、{0001}面に対して50°以上65°以下のオフ角を有する面であってもよい。これにより、半導体装置のチャネル移動度をより向上させることができる。
本発明に従った半導体装置の製造方法は、炭化珪素からなり、主表面を有する基板を準備する工程と、基板に活性領域を形成する工程と、基板の上記主表面側に開口する第1トレンチを形成する工程と、第1トレンチの壁面上に接触するようにゲート絶縁膜を配置する工程と、ゲート絶縁膜上に接触するようにゲート電極を配置する工程とを備えている。活性領域を形成する工程では、基板の上記主表面を含む第1導電型のソース領域と、ソース領域に接触する第2導電型のボディ領域と、ボディ領域に接触する第1導電型のドリフト領域と、ボディ領域に接触する第2導電型のディープ領域とが形成される。第1トレンチを形成する工程では、ソース領域、ボディ領域およびドリフト領域が露出する壁面を有する第1トレンチが形成される。また、ディープ領域と第1トレンチとは、第1トレンチよりもディープ領域が深く、かつ基板の上記主表面から離れるに従い第1トレンチの上記壁面とディープ領域との距離が大きくなるように形成される。
本発明に従った半導体装置の製造方法によれば、耐圧特性が向上し、かつオン抵抗が低減された上記本発明に従った半導体装置を製造することができる。
以上の説明から明らかなように、本発明に従った半導体装置およびその製造方法によれば、耐圧特性が向上し、かつオン抵抗が低減された半導体装置およびその製造方法を提供することができる。
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。また、本明細書中においては、個別方位を[]、集合方位を<>、個別面を()、集合面を{}でそれぞれ示す。また、負の指数については、結晶学上、”-”(バー)を数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。
(実施の形態1)
まず、本発明の一実施の形態である実施の形態1について説明する。はじめに、本実施の形態に係る半導体装置としてのMOSFET1の構造について説明する。図1を参照して、MOSFET1は、炭化珪素からなり、主表面10Aを有する基板10と、ゲート絶縁膜20と、ゲート電極30と、層間絶縁膜40と、ソース電極50と、ソースパッド電極60と、ドレイン電極70と、ドレインパッド電極80とを備えている。基板10は、ベース基板11と、半導体層12とを含み、半導体層12にはドリフト領域13と、ボディ領域14と、ソース領域15と、ディープ領域16とが形成されている。また、基板10には、主表面10A側に開口し、壁面17Aおよび底面17Bを有する第1トレンチ17が形成されている。
まず、本発明の一実施の形態である実施の形態1について説明する。はじめに、本実施の形態に係る半導体装置としてのMOSFET1の構造について説明する。図1を参照して、MOSFET1は、炭化珪素からなり、主表面10Aを有する基板10と、ゲート絶縁膜20と、ゲート電極30と、層間絶縁膜40と、ソース電極50と、ソースパッド電極60と、ドレイン電極70と、ドレインパッド電極80とを備えている。基板10は、ベース基板11と、半導体層12とを含み、半導体層12にはドリフト領域13と、ボディ領域14と、ソース領域15と、ディープ領域16とが形成されている。また、基板10には、主表面10A側に開口し、壁面17Aおよび底面17Bを有する第1トレンチ17が形成されている。
ベース基板11は、炭化珪素からなり、たとえばN(窒素)などのn型不純物を含むことにより導電型がn型(第1導電型)となっている。ドリフト領域13は、ベース基板11の主表面11A上に形成されている。ドリフト領域13は、ベース基板11と同様に、たとえばN(窒素)などのn型不純物を含むことにより導電型がn型となっており、その濃度はベース基板11よりも低くなっている。
ボディ領域14は、ドリフト領域13上(ベース基板11側とは反対側)に形成されている。ボディ領域14は、たとえばAl(アルミニウム)やB(硼素)などのp型不純物を含むことにより導電型がp型(第2導電型)となっている。
ソース領域15は、ボディ領域14上(ドリフト領域13側とは反対側)に形成されている。ソース領域15は、たとえばP(リン)などのn型不純物を含むことにより、ベース基板11およびドリフト領域13と同様に導電型がn型となっている。また、ソース領域15に含まれるn型不純物の濃度は、ドリフト領域13よりも高くなっている。
ディープ領域16は、ソース領域15、ボディ領域14およびドリフト領域13に接触しつつ、半導体層12内において第1トレンチ17よりも深い領域にまで延在するように形成されている。具体的には、ディープ領域16は、ソース電極50に接触し、ソース領域15およびボディ領域14を貫通しつつ、ドリフト領域13との接触面16Bが第1トレンチ17の底面17Bよりもドレイン電極70側に位置するように形成されている。また、ディープ領域16は、ボディ領域14と同様に、たとえばAl(アルミニウム)などのp型不純物を含むことにより導電型がp型となっており、その濃度はボディ領域14よりも高くなっている。
第1トレンチ17は、ソース領域15およびボディ領域14を貫通しつつ、ドリフト領域13に達するように形成されている。具体的には、第1トレンチ17は、底面17Bがディープ領域16とドリフト領域13との接触面16Bよりもソース電極50側に位置するように形成されている。また、第1トレンチ17は、基板10の主表面10Aから離れるに従い、壁面17Aとディープ領域16との距離が大きくなるように形成されている。たとえば、第1トレンチ17は、図1に示すように壁面17Aと基板10の主表面10Aとのなす角が鈍角となるように形成されている。
このように、基板10には、基板10の主表面10Aおよび第1トレンチ17の壁面17Aを含むn型のソース領域15と、ソース領域15に接触し、第1トレンチ17の壁面17Aを含むp型のボディ領域14と、ボディ領域14に接触し、第1トレンチ17の壁面17Aおよび底面17Bを含むn型のドリフト領域13と、ボディ領域14に接触し、第1トレンチ17よりも深い領域にまで延在するp型のディープ領域16とが形成されている。
ゲート絶縁膜20は、たとえばSiO2(二酸化珪素)からなり、第1トレンチ17の壁面17Aおよび底面17B、ならびに基板10の主表面10A上に接触して配置されている。
ゲート電極30は、たとえば不純物が添加されたポリシリコンなどの導電体からなっており、第1トレンチ17内を充填するようにゲート絶縁膜20上に接触して配置されている。
層間絶縁膜40は、たとえばSiO2(二酸化珪素)からなっており、ゲート絶縁膜20およびゲート電極30上に接触して配置されている。具体的には、層間絶縁膜40は、ゲート絶縁膜20とともにゲート電極30を取り囲むように配置されており、ゲート電極30をソース電極50に対して電気的に絶縁している。
ソース電極50は、基板10の主表面10A上において、ソース領域15およびディープ領域16に接触して形成されている。具体的には、ソース電極50は、ソース領域15に対してオーミック接触することができる材料、たとえばNixSiy(ニッケルシリサイド)、TixSiy(チタンシリサイド)、AlxSiy(アルミシリサイド)およびTixAlySiz(チタンアルミシリサイド)などからなり、ソース領域15に対して電気的に接続されている。
ドレイン電極70は、ベース基板11の主表面11Aとは反対側の主表面11B上に接触して形成されている。ドレイン電極70は、たとえばソース電極50と同様の材料からなっており、ベース基板11に対して電気的に接続されている。
ソースパッド電極60は、層間絶縁膜40およびソース電極50上に接触して配置されている。具体的には、ソースパッド電極60は、たとえばAl(アルミニウム)などの導電体からなり、ソース電極50を介してソース領域15と電気的に接続されている。
ドレインパッド電極80は、ドレイン電極70上に接触して配置されている。具体的には、ドレインパッド電極80は、ソースパッド電極60と同様にたとえばAl(アルミニウム)などの導電体からなり、ドレイン電極70を介してベース基板11に電気的に接続されている。
次に、本実施の形態に係る半導体装置としてのMOSFET1の動作について説明する。図1を参照して、ゲート電極30に印加された電圧が閾値電圧未満の状態、すなわちオフ状態では、ソース電極50とドレイン電極70との間に電圧が印加されても、ボディ領域14とドリフト領域13との間に形成されるpn接合が逆バイアスとなり、非導通状態となる。一方、ゲート電極30に閾値電圧以上の電圧が印加されると、ボディ領域14において第1トレンチ17の壁面17Aに沿うようにキャリアが蓄積し、反転層が形成される。その結果、ソース領域15とドリフト領域13とが電気的に接続され、ソース電極50とドレイン電極70との間に電流が流れる。以上のようにして、MOSFET1は動作する。
以上のように、本実施の形態に係る半導体装置としてのMOSFET1では、第1トレンチ17よりも深い領域にまで延在するp型のディープ領域16が基板10の半導体層12内に形成されている。そのため、ディープ領域16と、n型のドリフト領域13との間のpn接合から伸張する空乏層により、ゲート絶縁膜20への電界集中を抑制することができる。また、MOSFET1では、第1トレンチ17は、基板10の主表面10Aから離れるに従いディープ領域16との距離が大きくなるように形成されている。すなわち、MOSFET1では、ソース電極50側からドレイン電極70側に向かうに従い、第1トレンチ17の壁面17Aとディープ領域16とに挟まれる領域Aがより広くなるように第1トレンチ17が形成されている。そのため、MOSFET1では、基板10内におけるキャリアの通過領域となる領域Aをより広く確保することにより、MOSFET1のオン抵抗をより低減することができる。このように、本実施の形態に係る半導体装置としてのMOSFET1は、耐圧特性が向上し、かつオン抵抗が低減された半導体装置となっている。
また、MOSFET1において、基板10の主表面10Aを構成する面は、{0001}面に対して8°以下のオフ角を有する面であってもよい。
炭化珪素は、<0001>方向において容易に成長させることができる。そのため、基板10の主表面10Aを構成する面を{0001}面に対して上記範囲のオフ角を有する面とすることにより、炭化珪素からなる基板10をより容易に準備することができる。
また、MOSFET1において、第1トレンチ17の壁面17Aを構成する面は、{0001}面に対して50°以上65°以下のオフ角を有する面であってもよい。これにより、MOSFET1のチャネル移動度をより向上させることができる。
次に、本実施の形態に係る半導体装置の製造方法について、図1~図9を参照して説明する。本実施の形態に係る半導体装置の製造方法においては、上記本実施の形態に係る半導体装置としてのMOSFET1を製造することができる。図2を参照して、まず、工程(S10)として、基板準備工程が実施される。この工程(S10)では、以下に説明する工程(S11)および工程(S12)が実施されることにより、炭化珪素からなる基板10が準備される。
まず、工程(S11)として、ベース基板準備工程が実施される。この工程(S11)では、たとえば4H-SiCからなるインゴット(図示しない)をスライスすることにより、図3に示すように炭化珪素からなるベース基板11が準備される。
次に、工程(S12)として、エピタキシャル成長層形成工程が実施される。この工程(S12)では、図3を参照して、エピタキシャル成長により、ベース基板11の主表面11A上に半導体層12が形成される。このようにして、ベース基板11と半導体層12とを含み、主表面10Aを有する基板10が準備される。
次に、工程(S20)として、活性領域形成工程が実施される。この工程(S20)では、以下に説明する工程(S21)および(S22)が実施されることにより、基板10内に活性領域が形成される。
まず、工程(S21)として、イオン注入工程が実施される。この工程(S21)では、図4を参照して、まず、たとえばAl(アルミニウム)イオンが、半導体層12内に注入されることにより、p型のボディ領域14が形成される。次に、たとえばP(リン)イオンが、半導体層12内において、上記Alイオンの注入深さよりも浅く注入されることにより、導電型がn型のソース領域15が形成される。そして、たとえばAl(アルミニウム)イオンが、半導体層12内において、上記Alイオンの注入深さよりも深く注入されることにより、導電型がp型のディープ領域16が形成される。また、半導体層12において、ボディ領域14、ソース領域15およびディープ領域16のいずれも形成されない領域は、ドリフト領域13となる。このようにして、図4に示すように、基板10の主表面10Aを含むn型のソース領域15と、ソース領域15に接触するp型のボディ領域14と、ボディ領域14に接触するn型のドリフト領域13と、ソース領域15、ボディ領域14およびドリフト領域13に接触するp型のディープ領域16とが形成される。
次に、工程(S22)として活性化アニール工程が実施される。この工程(S22)では、基板10を加熱することにより、上記工程(S21)において導入された不純物が活性化される。これにより、不純物が導入された領域において所望のキャリアが生成し、基板10に活性領域が形成される。
次に、工程(S30)として、第1トレンチ形成工程が実施される。この工程(S30)では、図5および図6を参照して、主表面10A側に開口する第1トレンチ17が基板10に形成される。具体的には、図5を参照して、まず、たとえばP-CVD(Plasma-Chemical Vapor Deposition)法により、基板10の主表面10Aのうち第1トレンチ17を形成すべき領域に開口を有し、SiO2(二酸化珪素)からなるマスク90が形成される。次に、たとえばSF6(六フッ化硫黄)ガスおよび酸素を含む雰囲気中において、誘導接合型反応性イオンエッチング(ICP-RIE:Inductive Coupled Plasma Reactive Ion Etching)などにより、基板10のエッチングを進行させる。次に、図6を参照して、たとえば塩素などのハロゲン系ガスおよび酸素を含む雰囲気中において熱エッチングが施される。そして、上記エッチング処理が完了した後にマスク90が除去される。このようにして、ソース領域15、ボディ領域14およびドリフト領域13が露出する壁面17A、および底面17Bを有する第1トレンチ17が基板10に形成される。
また、図6に示すように、ディープ領域16と第1トレンチ17とは、第1トレンチ17よりもディープ領域16が深くなるように、具体的にはディープ領域16とドリフト領域13との接触面16Bが第1トレンチ17の底面17Bよりもドレイン電極70側(図1参照)に位置するように形成される。また、ディープ領域16と第1トレンチ17とは、第1トレンチ17の壁面17Aとディープ領域16との距離が、基板10の主表面10Aから離れるに従い大きくなるように形成される。具体的には、図6に示すように、第1トレンチ17は、壁面17Aと基板10の主表面10Aとのなす角が鈍角になるように形成される。
次に、工程(S40)として、ゲート絶縁膜形成工程が実施される。この工程(S40)では、図7を参照して、たとえば酸素を含む雰囲気中において基板10を加熱することにより、基板10の主表面10A、ならびに第1トレンチ17の壁面17Aおよび底面17B上に接触するように、SiO2(二酸化珪素)からなるゲート絶縁膜20が配置される。
次に、工程(S50)として、ゲート電極形成工程が実施される。この工程(S50)では、図8を参照して、たとえばLP(Low Pressure)CVD法により、第1トレンチ17内を充填するように不純物が添加されたポリシリコン膜が形成される。これにより、ゲート絶縁膜20上に接触するゲート電極30が配置される。
次に、工程(S60)として、層間絶縁膜形成工程が実施される。この工程(S60)では、図9を参照して、たとえばCVD法により、SiO2(二酸化珪素)からなる層間絶縁膜40が、ゲート絶縁膜20とともにゲート電極30を取り囲むように形成される。
次に、工程(S70)として、オーミック電極形成工程が実施される。この工程(S70)では、図9を参照して、まず、ソース電極50を形成すべき領域において、層間絶縁膜40およびゲート絶縁膜20が除去され、ソース領域15およびディープ領域16が露出した領域が形成される。そして、当該領域にたとえばNiからなる金属膜が形成される。一方、ベース基板11の主表面11Aとは反対側の主表面11B上に、同様にNiからなる金属膜が形成される。そして、上記金属膜を加熱することにより、上記金属膜の少なくとも一部がシリサイド化され、基板10に対して電気的に接続されたソース電極50およびドレイン電極70が形成される。
次に、工程(S80)として、パッド電極形成工程が実施される。この工程(S80)では、図1を参照して、たとえば蒸着法により、Al(アルミニウム)などの導電体からなるソースパッド電極60が、ソース電極50および層間絶縁膜40を覆うように形成される。また、ドレイン電極70上において、ソースパッド電極60と同様に、たとえば蒸着法によりAl(アルミニウム)などの導電体からなるドレインパッド電極80が形成される。以上の工程(S10)~(S80)が実施されることによりMOSFET1が製造され、本実施の形態に係る半導体装置の製造方法が完了する。このように、本実施の形態に係る半導体装置の製造方法によれば、耐圧特性が向上し、かつオン抵抗が低減された上記本実施の形態に係る半導体装置としてのMOSFET1を製造することができる。
(実施の形態2)
次に、本発明の他の実施の形態である実施の形態2について説明する。まず、本実施の形態に係る半導体装置としてのMOSFET2の構造について説明する。図10を参照して、MOSFET2は、基本的には、実施の形態1のMOSFET1と同様の構造を有し、同様に動作し、かつ同様の効果を奏する。しかし、MOSFET2は、図10に示すように、第1トレンチ17とは別の第2トレンチ18が基板10に形成されており、コンタクト電極としてのソース電極50が、第2トレンチ18の壁面18Aおよび底面18B上に接触するように配置されているという点において、MOSFET1とは異なっている。
次に、本発明の他の実施の形態である実施の形態2について説明する。まず、本実施の形態に係る半導体装置としてのMOSFET2の構造について説明する。図10を参照して、MOSFET2は、基本的には、実施の形態1のMOSFET1と同様の構造を有し、同様に動作し、かつ同様の効果を奏する。しかし、MOSFET2は、図10に示すように、第1トレンチ17とは別の第2トレンチ18が基板10に形成されており、コンタクト電極としてのソース電極50が、第2トレンチ18の壁面18Aおよび底面18B上に接触するように配置されているという点において、MOSFET1とは異なっている。
図10を参照して、第2トレンチ18は、主表面10A側に開口し、壁面18Aと底面18Bとを有している。具体的には、第2トレンチ18は、ソース領域15を貫通しつつボディ領域14に達するように、すなわち第1トレンチ17よりも浅く形成されている。
ソース電極50は、第2トレンチ18の壁面18Aおよび底面18B上に接触して配置されている。具体的には、ソース電極50は、実施の形態1と同様に、ソース領域15に対してオーミック接触することができる材料からなっており、ソース領域15、ボディ領域14およびディープ領域16に接触して配置されている。
以上のように、本実施の形態に係る半導体装置としてのMOSFET2では、ソース電極50は、ソース領域15を貫通しつつボディ領域14に達する第2トレンチ18の壁面18Aおよび底面18B上に接触して配置されるため、MOSFET1とは異なり、ディープ領域16を介することなく直接ボディ領域14に接触している。そのため、MOSFET2では、ソース領域15とディープ領域16との間のpn接合より伸張する空乏層の影響を受けることなく、ソース電極50からボディ領域14へキャリアを注入することが可能となり、その結果MOSFET2の動作状態の切替が容易となる。このように、本実施の形態に係る半導体装置としてのMOSFET2は、応答速度が向上した半導体装置となっている。
また、図10に示すように、MOSFET2において、基板10にはボディ領域14とドリフト領域13との接触面14Aよりも浅い第2トレンチ18が形成されていてもよい。具体的には、基板10にはボディ領域14を貫通することなく、より具体的には、底面18Bが接触面14Aよりもソース電極50側に位置する第2トレンチ18が形成されていてもよい。第2トレンチ18が、ボディ領域14を貫通して形成される場合には、壁面18Aおよび底面18Bの近傍の領域においてボディ領域14が薄くなり、結果として当該領域においてパンチスルーが発生し易くなる。これに対して、上述のように第2トレンチ18をボディ領域14を貫通することなく形成することにより、ボディ領域14におけるパンチスルーの発生を回避することがより容易になる。
また、MOSFET2において、ソース電極50は、図10に示すように第2トレンチ18の壁面18Aおよび底面18B上に接触し、かつ基板10の主表面10A上に接触することなく配置されていてもよい。
これにより、ソース電極50が基板10の主表面10A上に接触して配置される場合に比べて、ソース電極50とゲート電極30との距離がより大きくなる。その結果、MOSFET2を微細化した場合などにおいて、ソース電極50とゲート電極30との短絡を回避することが容易となる。
また、MOSFET2において、第2トレンチ18の壁面18Aを構成する面は、{0001}面に交差する面であってもよい。
炭化珪素からなる基板10は、{0001}面に平行な方向において金属が拡散し易いという特性を有している。そのため、ソース電極50に接触する第2トレンチ18の壁面18Aを{0001}面に交差する面とすることにより、ソース電極50を構成する金属の基板10内への拡散が容易となり、その結果ソース電極50と基板10との接触抵抗をより低減することができる。
また、MOSFET2において、第1および第2トレンチ17,18を含む基板10の厚み方向に沿った断面において、第2トレンチ18の最底部の壁面18Aから{0001}面に平行に延在する仮想の直線A-Aは、第2トレンチ18に対向する第1トレンチ17の壁面17Aに交差してもよい。具体的には、図10に示すように、直線A-Aは、ドリフト領域13に交差することなく第2トレンチ18に対向する第1トレンチ17の壁面17Aに交差してもよい。
これにより、ソース電極50を構成する金属のドリフト領域13への拡散、特に第1トレンチ17の底面17B下のドリフト領域13への拡散をより効果的に抑制することができる。その結果、MOSFET2の耐圧特性の低下を抑制することができる。
次に、本実施の形態に係る半導体装置の製造方法について説明する。本実施の形態に係る半導体装置の製造方法においては、上記本実施の形態に係る半導体装置としてのMOSFET2が製造される。図11を参照して、まず、工程(S10)として、基板準備工程が実施される。この工程(S10)では、図12を参照して、実施の形態1と同様に、ベース基板準備工程(S11)およびエピタキシャル成長層形成工程(S12)が実施されることにより、炭化珪素からなり、ベース基板11と半導体層12とを含む基板10が準備される。
次に、工程(S20)として、活性領域形成工程が実施される。この工程(S20)では、以下に説明する工程(S21)~(S23)が実施されることにより、基板10に活性領域が形成される。なお、図11に示すように、工程(S22)および(S23)は、工程(S30)および(S40)が完了した後に実施される。
まず、工程(S21)として、ソース/ボディ領域形成工程が実施される。この工程(S21)では、図13を参照して、まず、たとえばAl(アルミニウム)イオンが、半導体層12内に注入されることにより、p型のボディ領域14が形成される。次に、たとえばP(リン)イオンが、半導体層12内において、上記Alイオンの注入深さよりも浅く注入されることにより、n型のソース領域15が形成される。
次に、工程(S30)として、第1トレンチ形成工程が実施される。この工程(S30)では、図14および図15を参照して、実施の形態1と同様に、主表面10A側に開口し、壁面17Aと底面17Bとを有する第1トレンチ17が基板10に形成される。
次に、工程(S40)として、第2トレンチ形成工程が実施される。この工程(S40)では、図16を参照して、たとえばICP-RIEなどにより、基板10のエッチングを進行させることにより、主表面10A側に開口し、壁面18Aと底面18Bとを有する第2トレンチ18が形成される。
次に、工程(S22)として、ディープ領域形成工程が実施される。この工程(S22)では、図16を参照して、たとえばAl(アルミニウム)イオンが、半導体層12内の第2トレンチ18の底面18Bを含む領域に注入されることにより、第1トレンチ17よりも深い領域にまで延在するp型のディープ領域16が形成される。
次に、工程(S23)として、活性化アニール工程が実施される。この工程(S23)では、実施の形態1と同様に基板10を加熱することにより、上記工程(S21)および(S22)において導入された不純物が活性化され、不純物が導入された領域において所望のキャリアが生成する。
次に、工程(S50)として、ゲート絶縁膜形成工程が実施される。この工程(S50)では、図17を参照して、実施の形態1と同様に、たとえば酸素を含む雰囲気中において基板10を加熱することにより、基板10の主表面10A、第1トレンチ17の壁面17Aおよび底面17B、ならびに第2トレンチ18の壁面18Aおよび底面18B上に接触するように、SiO2(二酸化珪素)からなるゲート絶縁膜20が形成される。
次に、工程(S60)として、ゲート電極形成工程が実施される。この工程(S60)では、図18を参照して、実施の形態1と同様に、ゲート絶縁膜20上に接触するゲート電極30が形成される。
次に、工程(S70)として、層間絶縁膜形成工程が実施される。この工程(S70)では、図19を参照して、実施の形態1と同様に、ゲート絶縁膜20とともにゲート電極30を取り囲むように層間絶縁膜40が形成される。
次に、工程(S80)として、オーミック電極形成工程が実施される。この工程(S80)では、図20を参照して、まず、ソース電極50を形成すべき領域において、層間絶縁膜40およびゲート絶縁膜20が除去され、ソース領域15、ボディ領域14およびディープ領域16が露出した領域が形成される。そして、当該領域にたとえばNiからなる金属膜が形成される。一方、ベース基板11の主表面11Aとは反対側の主表面11B上に、同様にNiからなる金属膜が形成される。そして、上記金属膜が加熱されることにより、上記金属膜の少なくとも一部がシリサイド化され、基板10に対して電気的に接続されたソース電極50およびドレイン電極70が形成される。
次に、工程(S90)として、パッド電極形成工程が実施される。この工程(S90)では、図10を参照して、実施の形態1と同様に、ソース電極50および層間絶縁膜40を覆うソースパッド電極60と、ドレイン電極70を覆うドレインパッド電極80とが形成される。上記工程(S10)~(S90)が実施されることによりMOSFET2が製造され、本実施の形態に係る半導体装置の製造方法が完了する。
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく請求の範囲によって示され、請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
本発明の半導体装置およびその製造方法は、耐圧特性の向上およびオン抵抗の低減が要求される半導体装置およびその製造方法において、特に有利に適用され得る。
1,2 MOSFET、10 基板、11 ベース基板、10A,11A,11B 主表面、12 半導体層、13 ドリフト領域、14 ボディ領域、15 ソース領域、16 ディープ領域、14A,16B 接触面、17 第1トレンチ、18 第2トレンチ、17A,18A 壁面、17B,18B 底面、20 ゲート絶縁膜、30 ゲート電極、40 層間絶縁膜、50 ソース電極、60 ソースパッド電極、70 ドレイン電極、80 ドレインパッド電極、90 マスク。
Claims (11)
- 一方の主表面(10A)側に開口する第1トレンチ(17)が形成され、炭化珪素からなる基板(10)と、
前記第1トレンチ(17)の壁面(17A)上に接触して配置されたゲート絶縁膜(20)と、
前記ゲート絶縁膜(20)上に接触して配置されたゲート電極(30)とを備え、
前記基板(10)は、
前記基板(10)の前記主表面(10A)および前記第1トレンチ(17)の前記壁面(17A)を含む第1導電型のソース領域(15)と、
前記ソース領域(15)に接触し、前記第1トレンチ(17)の前記壁面(17A)を含む第2導電型のボディ領域(14)と、
前記ボディ領域(14)に接触し、前記第1トレンチ(17)の前記壁面(17A)を含む第1導電型のドリフト領域(13)と、
前記ボディ領域(14)に接触し、前記第1トレンチ(17)よりも深い領域にまで延在する第2導電型のディープ領域(16)とを含み、
前記第1トレンチ(17)は、前記基板(10)の前記主表面(10A)から離れるに従い、前記壁面(17A)と前記ディープ領域(16)との距離が大きくなるように形成されている、半導体装置(1,2)。 - 前記第1トレンチ(17)の前記壁面(17A)と前記基板(10)の前記主表面(10A)とのなす角は、鈍角である、請求項1に記載の半導体装置(1,2)。
- 前記基板(10)には、前記ソース領域(15)を貫通しつつ前記ボディ領域(14)に達し、前記主表面(10A)側に開口し、前記第1トレンチ(17)よりも浅い第2トレンチ(18)が形成されており、
前記第2トレンチ(18)の壁面(18A)上に接触して配置されたコンタクト電極(50)をさらに備える、請求項1または2に記載の半導体装置(2)。 - 前記基板(10)には、前記ボディ領域(14)と前記ドリフト領域(13)との接触面(14A)よりも浅い前記第2トレンチ(18)が形成されている、請求項3に記載の半導体装置(2)。
- 前記コンタクト電極(50)は、前記基板(10)の前記主表面(10A)上に接触することなく配置されている、請求項3または4に記載の半導体装置(2)。
- 前記第2トレンチ(18)の前記壁面(18A)を構成する面は、{0001}面に交差する面である、請求項3~5のいずれか1項に記載の半導体装置(2)。
- 前記第1および第2トレンチ(17,18)を含む前記基板(10)の厚み方向に沿った断面において、前記第2トレンチ(18)の最底部の前記壁面(18A)から{0001}面に平行に延在する仮想の直線(A-A)は、前記第2トレンチ(18)に対向する前記第1トレンチ(17)の前記壁面(17A)に交差する、請求項3~6のいずれか1項に記載の半導体装置(2)。
- 前記第1および第2トレンチ(17,18)を含む前記基板(10)の厚み方向に沿った断面において、前記仮想の直線(A-A)は、前記ドリフト領域(13)に交差することなく、前記第2トレンチ(18)に対向する前記第1トレンチ(17)の前記壁面(17A)に交差する、請求項7に記載の半導体装置(2)。
- 前記基板(10)の前記主表面(10A)を構成する面は、{0001}面に対して8°以下のオフ角を有する面である、請求項1~8のいずれか1項に記載の半導体装置(1,2)。
- 前記第1トレンチ(17)の前記壁面(17A)を構成する面は、{0001}面に対して50°以上65°以下のオフ角を有する面である、請求項1~9のいずれか1項に記載の半導体装置(1,2)。
- 炭化珪素からなり、主表面(10A)を有する基板(10)を準備する工程と、
前記基板(10)に活性領域を形成する工程と、
前記基板(10)の前記主表面(10A)側に開口する第1トレンチ(17)を形成する工程と、
前記第1トレンチ(17)の壁面(17A)上に接触するようにゲート絶縁膜(20)を配置する工程と、
前記ゲート絶縁膜(20)上に接触するようにゲート電極(30)を配置する工程とを備え、
前記活性領域を形成する工程では、前記基板(10)の前記主表面(10A)を含む第1導電型のソース領域(15)と、前記ソース領域(15)に接触する第2導電型のボディ領域(14)と、前記ボディ領域(14)に接触する第1導電型のドリフト領域(13)と、前記ボディ領域(14)に接触する第2導電型のディープ領域(16)とが形成され、
前記第1トレンチ(17)を形成する工程では、前記ソース領域(15)、前記ボディ領域(14)および前記ドリフト領域(13)が露出する壁面(17A)を有する前記第1トレンチ(17)が形成され、
前記ディープ領域(16)と前記第1トレンチ(17)とは、前記第1トレンチ(17)よりも前記ディープ領域(16)が深く、かつ前記基板(10)の前記主表面(10A)から離れるに従い前記第1トレンチ(17)の前記壁面(17A)と前記ディープ領域(16)との距離が大きくなるように形成される、半導体装置の製造方法。
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Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013131512A (ja) * | 2011-12-20 | 2013-07-04 | Sumitomo Electric Ind Ltd | 半導体装置およびその製造方法 |
JP2013145770A (ja) | 2012-01-13 | 2013-07-25 | Sumitomo Electric Ind Ltd | 半導体装置およびその製造方法 |
US9853140B2 (en) | 2012-12-31 | 2017-12-26 | Vishay-Siliconix | Adaptive charge balanced MOSFET techniques |
JP6048317B2 (ja) * | 2013-06-05 | 2016-12-21 | 株式会社デンソー | 炭化珪素半導体装置 |
JP2014241368A (ja) * | 2013-06-12 | 2014-12-25 | 住友電気工業株式会社 | 炭化珪素半導体装置 |
JP6207627B2 (ja) * | 2013-11-13 | 2017-10-04 | 三菱電機株式会社 | 半導体装置 |
JP2015099845A (ja) * | 2013-11-19 | 2015-05-28 | 住友電気工業株式会社 | 半導体装置 |
DE102014200429A1 (de) * | 2014-01-13 | 2015-07-16 | Robert Bosch Gmbh | Trench-MOSFET-Transistorvorrichtung, Substrat für Trench-MOSFET-Transistorvorrichtung und entsprechendes Herstellungsverfahren |
JP6560059B2 (ja) * | 2015-08-20 | 2019-08-14 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
JP6708954B2 (ja) * | 2016-03-31 | 2020-06-10 | 住友電気工業株式会社 | 炭化珪素半導体装置 |
JP6587265B2 (ja) | 2016-04-14 | 2019-10-09 | 住友電気工業株式会社 | 炭化珪素半導体装置およびその製造方法 |
JP6658406B2 (ja) * | 2016-08-31 | 2020-03-04 | 株式会社デンソー | 炭化珪素半導体装置の製造方法 |
DE112017004339T5 (de) * | 2016-08-31 | 2019-05-23 | Sumitomo Electric Industries, Ltd. | Siliziumkarbid-halbleitervorrichtung und verfahren zur herstellung derselben |
KR101875638B1 (ko) * | 2016-10-14 | 2018-07-06 | 현대자동차 주식회사 | 반도체 소자 및 그 제조 방법 |
CN112436057B (zh) * | 2020-10-15 | 2021-09-17 | 上海芯导电子科技股份有限公司 | 一种低导通电阻mos器件及制备工艺 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02156678A (ja) * | 1988-12-09 | 1990-06-15 | Meidensha Corp | 電界効果トランジスタ及びその製造方法 |
JP2005340685A (ja) * | 2004-05-31 | 2005-12-08 | Fuji Electric Holdings Co Ltd | 炭化珪素半導体素子 |
JP2009043966A (ja) * | 2007-08-09 | 2009-02-26 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2009117593A (ja) | 2007-11-06 | 2009-05-28 | Denso Corp | 炭化珪素半導体装置およびその製造方法 |
JP2013012590A (ja) * | 2011-06-29 | 2013-01-17 | Denso Corp | 炭化珪素半導体装置 |
Family Cites Families (43)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6603173B1 (en) * | 1991-07-26 | 2003-08-05 | Denso Corporation | Vertical type MOSFET |
EP0676814B1 (en) * | 1994-04-06 | 2006-03-22 | Denso Corporation | Process of producing trench semiconductor device |
US5688725A (en) | 1994-12-30 | 1997-11-18 | Siliconix Incorporated | Method of making a trench mosfet with heavily doped delta layer to provide low on-resistance |
US6008520A (en) | 1994-12-30 | 1999-12-28 | Siliconix Incorporated | Trench MOSFET with heavily doped delta layer to provide low on- resistance |
JP3307184B2 (ja) | 1995-09-06 | 2002-07-24 | 株式会社デンソー | 炭化珪素半導体装置 |
US6573534B1 (en) | 1995-09-06 | 2003-06-03 | Denso Corporation | Silicon carbide semiconductor device |
FR2738394B1 (fr) | 1995-09-06 | 1998-06-26 | Nippon Denso Co | Dispositif a semi-conducteur en carbure de silicium, et son procede de fabrication |
DE19638438A1 (de) | 1996-09-19 | 1998-04-02 | Siemens Ag | Durch Feldeffekt steuerbares, vertikales Halbleiterbauelement |
JP3521648B2 (ja) * | 1996-09-30 | 2004-04-19 | 株式会社デンソー | 半導体装置の製造方法 |
US6121633A (en) * | 1997-06-12 | 2000-09-19 | Cree Research, Inc. | Latch-up free power MOS-bipolar transistor |
US6054752A (en) * | 1997-06-30 | 2000-04-25 | Denso Corporation | Semiconductor device |
AU2002230482A1 (en) | 2000-11-16 | 2002-05-27 | Silicon Wireless Corporation | Discrete and packaged power devices for radio frequency (rf) applications and methods of forming same |
US6608350B2 (en) | 2000-12-07 | 2003-08-19 | International Rectifier Corporation | High voltage vertical conduction superjunction semiconductor device |
US7638841B2 (en) | 2003-05-20 | 2009-12-29 | Fairchild Semiconductor Corporation | Power semiconductor devices and methods of manufacture |
JP2005057028A (ja) * | 2003-08-04 | 2005-03-03 | Sanken Electric Co Ltd | 絶縁ゲート型バイポーラトランジスタ |
US7453119B2 (en) | 2005-02-11 | 2008-11-18 | Alphs & Omega Semiconductor, Ltd. | Shielded gate trench (SGT) MOSFET cells implemented with a schottky source contact |
JP4775102B2 (ja) * | 2005-05-09 | 2011-09-21 | 住友電気工業株式会社 | 半導体装置の製造方法 |
US7348256B2 (en) | 2005-07-25 | 2008-03-25 | Atmel Corporation | Methods of forming reduced electric field DMOS using self-aligned trench isolation |
US7514743B2 (en) | 2005-08-23 | 2009-04-07 | Robert Kuo-Chang Yang | DMOS transistor with floating poly-filled trench for improved performance through 3-D field shaping |
DE102005046711B4 (de) | 2005-09-29 | 2007-12-27 | Infineon Technologies Austria Ag | Verfahren zur Herstellung eines vertikalen MOS-Halbleiterbauelementes mit dünner Dielektrikumsschicht und tiefreichenden vertikalen Abschnitten |
DE102005052734B4 (de) | 2005-10-06 | 2012-02-23 | Infineon Technologies Ag | Halbleiterstruktur, Verfahren zum Betreiben einer Halbleiterstruktur und Verfahren zum Herstellen einer Halbleiterstruktur |
US8022482B2 (en) | 2006-02-14 | 2011-09-20 | Alpha & Omega Semiconductor, Ltd | Device configuration of asymmetrical DMOSFET with schottky barrier source |
JP5167593B2 (ja) | 2006-03-23 | 2013-03-21 | 富士電機株式会社 | 半導体装置 |
JP4046140B1 (ja) | 2006-11-29 | 2008-02-13 | 住友電気工業株式会社 | 炭化珪素半導体装置の製造方法 |
JP5132977B2 (ja) | 2007-04-26 | 2013-01-30 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
US8421148B2 (en) * | 2007-09-14 | 2013-04-16 | Cree, Inc. | Grid-UMOSFET with electric field shielding of gate oxide |
JP2009117820A (ja) | 2007-10-16 | 2009-05-28 | Rohm Co Ltd | 窒化物半導体素子および窒化物半導体素子の製造方法 |
US7989882B2 (en) * | 2007-12-07 | 2011-08-02 | Cree, Inc. | Transistor with A-face conductive channel and trench protecting well region |
US8274109B2 (en) | 2007-12-26 | 2012-09-25 | Infineon Technologies Ag | Semiconductor device with dynamical avalanche breakdown characteristics and method for manufacturing a semiconductor device |
JPWO2010044226A1 (ja) * | 2008-10-17 | 2012-03-15 | パナソニック株式会社 | 半導体装置およびその製造方法 |
US8552535B2 (en) | 2008-11-14 | 2013-10-08 | Semiconductor Components Industries, Llc | Trench shielding structure for semiconductor device and method |
US20100171173A1 (en) | 2009-01-08 | 2010-07-08 | Force Mos Technology Co. Ltd. | Trench mosfet with improved source-body contact |
JP2010238738A (ja) | 2009-03-30 | 2010-10-21 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
JP5402220B2 (ja) | 2009-04-28 | 2014-01-29 | 富士電機株式会社 | 炭化珪素半導体装置の製造方法および炭化珪素半導体装置 |
JP2011044513A (ja) | 2009-08-20 | 2011-03-03 | National Institute Of Advanced Industrial Science & Technology | 炭化珪素半導体装置 |
US8354711B2 (en) | 2010-01-11 | 2013-01-15 | Maxpower Semiconductor, Inc. | Power MOSFET and its edge termination |
JP5533011B2 (ja) | 2010-02-22 | 2014-06-25 | 富士電機株式会社 | 半導体装置の製造方法 |
EP2543072B1 (en) | 2010-03-02 | 2021-10-06 | Vishay-Siliconix | Structures and methods of fabricating dual gate devices |
KR101194973B1 (ko) | 2010-04-27 | 2012-10-25 | 에스케이하이닉스 주식회사 | 반도체 소자의 트랜지스터 및 그 형성방법 |
US8390060B2 (en) | 2010-07-06 | 2013-03-05 | Maxpower Semiconductor, Inc. | Power semiconductor devices, structures, and related methods |
US8519473B2 (en) | 2010-07-14 | 2013-08-27 | Infineon Technologies Ag | Vertical transistor component |
US8492226B2 (en) | 2011-09-21 | 2013-07-23 | Globalfoundries Singapore Pte. Ltd. | Trench transistor |
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-
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02156678A (ja) * | 1988-12-09 | 1990-06-15 | Meidensha Corp | 電界効果トランジスタ及びその製造方法 |
JP2005340685A (ja) * | 2004-05-31 | 2005-12-08 | Fuji Electric Holdings Co Ltd | 炭化珪素半導体素子 |
JP2009043966A (ja) * | 2007-08-09 | 2009-02-26 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2009117593A (ja) | 2007-11-06 | 2009-05-28 | Denso Corp | 炭化珪素半導体装置およびその製造方法 |
JP2013012590A (ja) * | 2011-06-29 | 2013-01-17 | Denso Corp | 炭化珪素半導体装置 |
Non-Patent Citations (1)
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See also references of EP2804216A4 * |
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---|---|
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