WO2013084334A1 - 大容量モジュール用基板、及び当該基板の製造方法 - Google Patents

大容量モジュール用基板、及び当該基板の製造方法 Download PDF

Info

Publication number
WO2013084334A1
WO2013084334A1 PCT/JP2011/078390 JP2011078390W WO2013084334A1 WO 2013084334 A1 WO2013084334 A1 WO 2013084334A1 JP 2011078390 W JP2011078390 W JP 2011078390W WO 2013084334 A1 WO2013084334 A1 WO 2013084334A1
Authority
WO
WIPO (PCT)
Prior art keywords
substrate
dielectric
inner layer
dielectric layer
layer electrode
Prior art date
Application number
PCT/JP2011/078390
Other languages
English (en)
French (fr)
Inventor
信介 矢野
隆己 平井
七瀧　努
浩文 山口
Original Assignee
日本碍子株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日本碍子株式会社 filed Critical 日本碍子株式会社
Priority to PCT/JP2011/078390 priority Critical patent/WO2013084334A1/ja
Priority to CN201180076358.7A priority patent/CN104106134B/zh
Priority to EP11876920.7A priority patent/EP2790215B1/en
Priority to KR1020147017451A priority patent/KR101749386B1/ko
Priority to JP2013548020A priority patent/JP6047102B2/ja
Priority to US13/708,174 priority patent/US9012786B2/en
Publication of WO2013084334A1 publication Critical patent/WO2013084334A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15—Ceramic or glass substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0263—High current adaptations, e.g. printed high current conductors or using auxiliary non-printed means; Fine and coarse circuit patterns on one circuit board
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1027—IV
    • H01L2924/10272—Silicon Carbide [SiC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/1033—Gallium nitride [GaN]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/023—Reduction of cross-talk, noise or electromagnetic interference using auxiliary mounted passive components or auxiliary substances
    • H05K1/0231—Capacitors or dielectric substances
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H05K1/162—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed capacitors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0183—Dielectric layers
    • H05K2201/0195—Dielectric or adhesive layers comprising a plurality of layers, e.g. in a multilayer structure
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/11—Treatments characterised by their effect, e.g. heating, cooling, roughening
    • H05K2203/1126—Firing, i.e. heating a powder or paste above the melting temperature of at least one of its constituents
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.

Definitions

  • the present invention relates to a substrate for a large capacity module. More specifically, the present invention is used in high-capacity modules such as power modules such as inverters used in electric vehicles such as hybrid vehicles (HV) and electric vehicles (EV) and various electric appliances. Related to the substrate. The present invention also relates to a method for manufacturing the substrate.
  • high-capacity modules such as power modules such as inverters used in electric vehicles such as hybrid vehicles (HV) and electric vehicles (EV) and various electric appliances.
  • HV hybrid vehicles
  • EV electric vehicles
  • the present invention also relates to a method for manufacturing the substrate.
  • Such a large-capacity (high-power) module generally includes, for example, a circuit including a power semiconductor element such as a switching element (for example, IGBT (Insulated Gate Bipolar Transistor)) (hereinafter also referred to as “power circuit”), for example, it includes a peripheral circuit (hereinafter also referred to as “drive circuit”) that controls the power semiconductor element.
  • a power semiconductor element such as a switching element (for example, IGBT (Insulated Gate Bipolar Transistor))
  • IGBT Insulated Gate Bipolar Transistor
  • the large capacity module refers to a module that handles a voltage of 200 V or higher or a large power of 10 A or higher. Specific examples of such a large capacity module include a so-called “power module”.
  • noise generated from a power semiconductor element such as a switching element is an important technical problem.
  • noise generated with the switching operation of the switching element causes an abnormality in the switching operation of the switching element, and there is a possibility that the power circuit including the power semiconductor element such as the switching element and the peripheral circuit are destroyed.
  • noise may leak to the outside of the large capacity module and affect the operation of peripheral devices of the large capacity module.
  • a capacitor so-called “snubber capacitor”
  • the snubber capacitor has an effect of suppressing a voltage change associated with the switching operation of the power semiconductor element.
  • a power circuit including the power semiconductor element 113 and a peripheral circuit including, for example, a control circuit element 125 that controls the power semiconductor element 113 are arranged in a plane,
  • the need for an area for arranging the wiring (wire) 116 for connecting these circuits has been a factor that hinders the reduction in size and weight of the large capacity module 100.
  • problems such as an increase in the wiring length due to the wiring of the wires connecting the various circuits constituting the large-capacity module 100 as described above and an increase in the loss of the entire module have been recognized.
  • the wiring (wire) that electrically connects the power semiconductor element 113 and the snubber capacitor 126 is further increased. Although it can be shortened, the effect is limited, and further surge reduction is required.
  • FIG. 3 a configuration in which a snubber capacitor 126 is embedded in a peripheral circuit (drive circuit) substrate 121 in the large capacity module 100 having the laminated structure as described above is also proposed.
  • the wiring for electrically connecting the power semiconductor element 113 and the snubber capacitor 126 can be further shortened.
  • the ceramic constituting the base material and the conductor constituting the inner layer electrode for example, metal
  • the behavior (shrinkage profile) related to shrinkage differs between the substrate and the electrode, stress due to the difference in shrinkage between the substrate and the electrode acts.
  • the substrate and the electrode Since the stress resulting from the difference in the amount of contraction between the two increases, there is a high risk that the stress difference will lead to problems such as cracks in the base material. If a crack occurs in the substrate, moisture may enter through the crack, leading to corrosion of the inner layer electrode and a decrease in insulation resistance, and further to disconnection of the inner layer electrode.
  • a substrate for a large capacity module including a base material mainly made of a dielectric layer containing ceramic, an inner layer electrode embedded in the substrate and the base material are There is a need for a substrate that can be fired simultaneously without cracking the material.
  • JP 2006-303006 A Japanese Patent No. 3410696 JP 2011-23654 A JP 2007-012831 A
  • a substrate for a large capacity module including a base material mainly made of a dielectric layer containing ceramic, an inner layer electrode embedded in the substrate and the base material are There is a need for a substrate that can be fired simultaneously without cracking the material.
  • the present invention has been made to meet such a demand. More specifically, the present invention is capable of simultaneously firing a base material composed of a dielectric layer mainly containing ceramic and an inner layer electrode embedded in the substrate without causing cracks in the base material.
  • One object is to provide a large-capacity module substrate.
  • a substrate comprising primarily ceramic;
  • An inner layer electrode comprising a conductor material embedded in the substrate;
  • the substrate comprises at least one first dielectric layer comprising a first dielectric and at least one second dielectric layer comprising a second dielectric;
  • the second dielectric contains 8% by mass or more of a glass network former component;
  • At least a part of the inner layer electrode has two main surfaces substantially parallel to the main surface of the substrate, and has a thickness of 50 ⁇ m or more in the normal direction of the main surface of the substrate, In at least one main surface of the two main surfaces of the inner layer electrode, the inner layer electrode and the second dielectric layer are in contact with each other.
  • the total thickness t of the second dielectric layer in contact with the inner layer electrode in the normal direction of the main surface of the substrate with respect to the total thickness T of the first dielectric layer in the normal direction of the main surface of the substrate The ratio t / T is 0.1 or more, Achieved by the substrate.
  • the main surface of the substrate included in the inner layer electrode is provided on the substrate.
  • the content of the glass network former component in the dielectric layer in contact with the inner layer electrode on at least one main surface of two substantially parallel main surfaces is a predetermined value or more, and the glass network former component is a predetermined value or more.
  • the total thickness (t) of the (2) dielectric layer contained in the glass network-forming body component is not contained at a predetermined content or more (first) the total thickness of the dielectric layer (T )
  • the base material and the inner layer electrode can be fired simultaneously without causing cracks in the base material.
  • the present invention can simultaneously fire a base material composed of a dielectric layer mainly containing ceramic and an inner layer electrode embedded in the substrate without causing cracks in the base material.
  • Another object is to provide a substrate for a large capacity module.
  • the present inventor has a substrate including a base material mainly made of a dielectric layer mainly containing ceramic and an inner layer electrode embedded in the substrate, the inner layer electrode having The content of the glass network former component in the dielectric layer in contact with the inner layer electrode on at least one main surface of two main surfaces substantially parallel to the main surface of the substrate is set to a predetermined value or more, and the glass network is formed.
  • the glass network forming body component of the total thickness (t) of the dielectric layer is not contained in a content not less than a predetermined value (first) dielectric.
  • the first embodiment of the present invention is: A substrate comprising primarily ceramic; An inner layer electrode comprising a conductor material embedded in the substrate; A substrate obtained by firing at the same time, The substrate comprises at least one first dielectric layer comprising a first dielectric and at least one second dielectric layer comprising a second dielectric; The second dielectric contains 8% by mass or more of a glass network former component; At least a part of the inner layer electrode has two main surfaces substantially parallel to the main surface of the substrate, and has a thickness of 50 ⁇ m or more in the normal direction of the main surface of the substrate, In at least one main surface of the two main surfaces of the inner layer electrode, the inner layer electrode and the second dielectric layer are in contact with each other.
  • the total thickness t of the second dielectric layer in contact with the inner layer electrode in the normal direction of the main surface of the substrate with respect to the total thickness T of the first dielectric layer in the normal direction of the main surface of the substrate The ratio t / T is 0.1 or more, It is a substrate.
  • the substrate according to this embodiment is a substrate obtained by simultaneously firing a base material mainly including ceramic and an inner layer electrode including a conductor material embedded in the base material. is there.
  • the substrate according to this embodiment includes various circuit elements disposed on the substrate, a substrate other than the substrate, or various circuit elements disposed outside the substrate (for example, other circuit elements other than the substrate).
  • a surface electrode or the like for achieving electrical connection with various circuit elements disposed on the substrate may be further provided.
  • the method for manufacturing the substrate according to the present embodiment may be any method as long as the above requirements are satisfied, and may be appropriately selected from various methods used for manufacturing a ceramic substrate in the technical field. Can do.
  • Specific examples of the method for producing the substrate according to this embodiment include a so-called “gel cast method” and “doctor blade method”.
  • a conductor pattern is disposed on the surface of a film-like or thin plate-like protective substrate by a printing method such as a screen printing method, and the conductor pattern is not disposed.
  • a printing method such as a screen printing method
  • the conductor pattern is not disposed.
  • the substrate according to this embodiment can be obtained by configuring and firing.
  • the protective substrate it is desirable to use a resin film such as a polyethylene terephthalate (PET) film or a polyethylene naphthalate (PEN) film.
  • a resin film such as a polyethylene terephthalate (PET) film or a polyethylene naphthalate (PEN) film.
  • PET polyethylene terephthalate
  • PEN polyethylene naphthalate
  • a film or plate such as a glass plate, paper, or metal is used.
  • Various materials can be used.
  • a release agent or the like is applied to the surface of the protective base material for the purpose of easily peeling the sheet of the dielectric material from the protective base material.
  • release agents include, for example, various chemicals known in the art as release agents. More specifically, as such a release agent, a known silicone release agent, fluorine release agent, or the like can be used.
  • the conductor pattern exhibits good electrical conductivity in the resulting conductor pattern without causing problems such as deformation of the conductor pattern or deterioration of the conductive characteristics in the manufacturing process of the substrate according to this embodiment.
  • the conductor pattern includes, as a main component, for example, a conductor paste containing at least one metal selected from gold (Au), silver (Ag), copper (Cu), and the like and a thermosetting resin precursor.
  • a conductor paste containing at least one metal selected from gold (Au), silver (Ag), copper (Cu), and the like and a thermosetting resin precursor.
  • thermosetting resin precursor a phenol resin, a resol resin, a urethane resin, an epoxy resin, a melamine resin, or the like can be used.
  • phenol resins and resol resins are particularly preferable.
  • the slurry of the dielectric material examples include a slurry containing a resin, a ceramic powder, and a solvent.
  • the resin functions as a so-called “binder”, and for example, a thermosetting resin such as a phenol resin, a resole resin, or a polyurethane resin, or a polyurethane precursor including a polyol and a polyisocyanate is used. be able to.
  • the thermosetting resin precursor which comprises a polyol and polyisocyanate is especially preferable.
  • the ceramic material used as the ceramic powder either an oxide-based ceramic or a non-oxide-based ceramic may be used.
  • alumina (Al 2 O 3 ), zirconia (ZrO 2 ), barium titanate (BaTiO 3 ), silicon nitride (Si 3 N 4 ), silicon carbide (SiC), barium oxide (BaO), titanium oxide (TiO 2) ), Silicon oxide (SiO 2 ), zinc oxide (ZnO 2 ), neodymium oxide (Nd 2 O 3 ), and the like can be used.
  • the particle diameter of the ceramic material is not particularly limited as long as the slurry can be prepared. Needless to say, in the ceramic material constituting the second dielectric, it is needless to say that the glass network former component blended so as to achieve the above-described content rate is also used.
  • the solvent is not particularly limited as long as it dissolves the resin as the binder (and a dispersant when used).
  • Specific examples of the solvent include a solvent having two or more ester bonds such as a polybasic acid ester (for example, dimethyl glutarate) and a polyhydric alcohol acid ester (for example, triacetin (glyceryl triacetate)). Can be mentioned.
  • the slurry of the dielectric material may contain a dispersant in addition to the above-described resin, ceramic powder, and solvent.
  • a dispersant include, for example, polycarboxylic acid copolymers and polycarboxylates.
  • the substrate according to the present invention is used in a large capacity (high power) module such as a power module such as an inverter. Therefore, it is desirable that at least a part of the inner layer electrode included in the substrate according to the present invention has a sufficiently large cross-sectional area to transmit a large current. Thereby, the loss as the whole module containing the electronic circuit which uses the board
  • at least a part of the inner layer electrode has a thickness of 50 ⁇ m or more, more preferably 100 ⁇ m or more in the normal direction of the main surface of the substrate. It is desirable. When the thickness of the inner layer electrode in the normal direction of the main surface of the substrate is less than 50 ⁇ m, it is insufficient to transmit a large current, and the loss of the entire large-capacity module using the substrate increases. Not desirable.
  • the substrate and the electrode Since the stress resulting from the difference in the amount of contraction between the two increases, there is a high risk that the stress difference will lead to problems such as cracks in the base material.
  • a crack occurs in the substrate, for example, moisture may enter through the crack, leading to corrosion of the inner layer electrode and a decrease in insulation resistance, and further to disconnection of the inner layer electrode.
  • the present inventor has found that the glass mesh in the dielectric layer in contact with the inner layer electrode on at least one main surface of two main surfaces substantially parallel to the main surface of the substrate included in the inner layer electrode.
  • the glass network former component having a total thickness (t) of the dielectric layer (2) including the content of the former component at a predetermined value or more and containing the glass network former component at a content of the predetermined value or more.
  • the ratio (t / T) to the total thickness (T) of the dielectric layer is not less than a predetermined value, so that the base material is not cracked. It has been found that the substrate and the inner layer electrode can be fired simultaneously.
  • the substrate comprises at least one first dielectric layer comprising a first dielectric and at least one second dielectric layer comprising a second dielectric;
  • the second dielectric contains 8% by mass or more of a glass network former component;
  • the inner layer electrode and the second dielectric layer are in contact with each other.
  • the total thickness t of the second dielectric layer in contact with the inner layer electrode in the normal direction of the main surface of the substrate with respect to the total thickness T of the first dielectric layer in the normal direction of the main surface of the substrate The ratio t / T is 0.1 or more.
  • the base material constituting the substrate according to this embodiment includes at least one first dielectric layer made of the first dielectric and at least one second dielectric layer made of the second dielectric.
  • the second dielectric contains a predetermined amount of glass network former component.
  • the inner layer electrode and the second dielectric layer are in contact with each other on at least one main surface of the two main surfaces of the inner layer electrode. Configured. Therefore, in the substrate according to the present embodiment, the stress generated due to the difference in the shrinkage profile between the base material and the electrode at the time of firing the substrate as described above can be relaxed. In order to achieve such stress relaxation, the inner layer electrode and the second dielectric layer may be in contact with each other at all interfaces between the inner layer electrode and the substrate. However, according to the knowledge of the present inventor, it is not always necessary that the inner layer electrode and the second dielectric layer are in contact with each other at all interfaces between the inner layer electrode and the base material. That is, in the substrate according to this embodiment, as described above, the inner layer electrode and the second dielectric layer are in contact with each other on at least one main surface of the two main surfaces of the inner layer electrode. It suffices to be configured.
  • the two main surfaces of the inner layer electrode have Of these, the first dielectric layer in contact with the inner layer electrode on the other main surface does not exhibit fluidity like the second dielectric layer when the substrate is fired, so the surface of the inner layer electrode on the main surface Although the shrinkage in the inward direction is constrained by the first dielectric layer, the second main surface of the inner layer electrode on the side that is in contact with the second dielectric layer has the second dielectric layer when firing the substrate.
  • the inner layer electrode can contract not only in the in-plane direction of the main surface but also in the normal direction (that is, the thickness direction) of the main surface. As a whole, as mentioned above It is believed to be able to relax the differential stresses caused by the shrinkage profile between the substrate and the electrode during the firing of the substrate.
  • the glass network former component is contained at a content of a predetermined value or more (second)
  • the glass network former component of the total thickness (t) of the dielectric layer is not contained at a content of a predetermined value or more (first 1)
  • the ratio (t / T) to the total thickness (T) of the dielectric layer needs to be a predetermined value or more.
  • the second dielectric contains 8% by mass or more, more preferably 10% by mass or more of a glass network former component.
  • the content of the glass network former component in the second dielectric is less than 8% by mass, the second dielectric layer cannot be sufficiently softened when the substrate is fired, and the substrate as described above This is not desirable because the second dielectric layer cannot exhibit sufficient fluidity to relieve the stress generated due to the difference in shrinkage profile between the substrate and the electrode during firing.
  • the inner electrode in the normal direction of the main surface of the substrate is in contact with the total thickness T of the first dielectric layer in the normal direction of the main surface of the substrate.
  • the ratio t / T of the total thickness t of the second dielectric layer is preferably 0.1 or more, more preferably 0.2 or more.
  • the ratio t / T is less than 0.1, even when the content of the glass network former component in the second dielectric is 8% by mass or more, the base material at the time of firing the substrate as described above This is undesirable because the second dielectric cannot exhibit sufficient fluidity to relieve stress generated due to the difference in shrinkage profile between the electrode and the electrode.
  • the total thickness T of the first dielectric layers in the normal direction of the main surface of the substrate is, for example, the first thickness of the first dielectric layers when a plurality of the first dielectric layers are disposed in the substrate. It refers to the total thickness of the dielectric layers in the normal direction of the main surface of the substrate. Specifically, for example, when two layers of the first dielectric layers are disposed in the substrate, the thickness of the two first dielectric layers in the normal direction of the main surface of the substrate is measured. Assuming T1 and T2, respectively, the total thickness T indicates T1 + T2.
  • the total thickness t of the second dielectric layer in contact with the inner layer electrode in the normal direction of the main surface of the substrate is, for example, a plurality of the second dielectric layers disposed in the substrate.
  • the total value of the thicknesses of these second dielectric layers in the normal direction of the main surface of the substrate is indicated.
  • the thickness of the two dielectric layers in the normal direction of the main surface of the substrate is measured. Assuming that t1 and t2 respectively, the total thickness t indicates t1 + t2.
  • the thickness of the second dielectric layer is Is not included in the total thickness t in the above. This is because the second dielectric layer that is not in contact with any of the two main surfaces of the inner layer electrode does not contribute to the achievement of stress relaxation as described above.
  • the main surface of the substrate that the inner layer electrode has The content of the glass network former component in the dielectric layer in contact with the inner layer electrode on at least one of the two principal surfaces substantially parallel to the predetermined value is set to a predetermined value or more (specifically, 8% by mass or more).
  • the glass network former component is contained at a content of a predetermined value or more (second)
  • the glass network former component of the total thickness (t) of the dielectric layer is not contained at a content of a predetermined value or more.
  • the base material is not cracked, Simultaneously the base material and the inner layer electrode It can be formed.
  • the substrate according to the present embodiment at least a part of the inner layer electrode has a thickness of 50 ⁇ m or more in the normal direction of the main surface of the substrate. Therefore, an electronic circuit using the substrate according to the present embodiment The loss of the entire module including can be reduced.
  • noise generated with the switching operation of the switching element causes an abnormality in the switching operation of the switching element, and the power circuit including the power semiconductor element such as the switching element or the peripheral There is a risk of destroying the circuit. Furthermore, such noise may leak to the outside of the large capacity module and affect the operation of peripheral devices of the large capacity module.
  • new types of power semiconductor elements using SiC wafers or GaN wafers can operate at a higher switching frequency than conventional semiconductor devices using Si wafers, which enables downsizing of large capacity modules.
  • the switching frequency increases, the frequency of noise generated from these semiconductor elements also increases. Therefore, the above-described problems caused by noise become more serious. Therefore, in large-capacity modules, for example, reduction of noise generated from power semiconductor elements such as switching elements is an increasingly important technical issue.
  • a capacitor as a countermeasure for reducing the noise as described above, it is effective to connect a capacitor (so-called “snubber capacitor”) in parallel with the power semiconductor as described above.
  • a capacitor so-called “snubber capacitor”
  • a configuration in which a capacitor is embedded is desirable.
  • the conductor constituting the snubber capacitor embedded in the board If the capacity of the snubber capacitor is increased by increasing the number of laminated dielectrics sandwiched between the conductors, the thickness of the substrate increases, which hinders the reduction in size and weight of a large capacity module using the substrate. There is a risk of becoming.
  • an insulating layer (dielectric layer) having a high dielectric constant in the substrate and forming a snubber capacitor using the dielectric layer, a conductor constituting the snubber capacitor embedded in the substrate and It is desirable to increase the capacity of the snubber capacitor without increasing the number of dielectric layers sandwiched between conductors (ie, without increasing the thickness of the substrate).
  • the second embodiment of the present invention is: A substrate according to the first embodiment of the present invention, A dielectric constant of the first dielectric is greater than a dielectric constant of the second dielectric;
  • the first dielectric layer constitutes a capacitor; It is a substrate.
  • the dielectric constant of the first dielectric is larger than that of the second dielectric, and the first dielectric layer constitutes a capacitor.
  • the specific configuration of the capacitor can be appropriately designed according to, for example, the design specifications of the substrate according to the present embodiment or a module configured using the substrate.
  • a capacitor is formed in the substrate by disposing at least a pair of electrodes including a conductor material so as to sandwich at least a part of the first derivative layer. be able to.
  • At least one of the at least one pair of electrodes may be embedded in the first dielectric layer, and the first dielectric layer and another component of the substrate (for example, a second dielectric) Body layer, inner layer electrode), or may be exposed on one of the two main surfaces of the substrate. That is, at least one of the at least one pair of electrodes may be the inner layer electrode included in the substrate according to this embodiment, or may be arranged so as to be exposed on one of the two main surfaces of the substrate. It may be a surface electrode provided.
  • the dielectric constant of the first dielectric is larger than the dielectric constant of the second dielectric, and the second dielectric layer having the large dielectric constant and the electrode
  • a capacitor is formed inside the substrate.
  • the glass network former component having a total thickness t of the second dielectric layer containing the glass network former component at a predetermined value or higher and containing the glass network former component at a predetermined content or higher.
  • the glass network former component does not adversely affect the required characteristics as an electronic circuit board, particularly the required characteristics as an electronic circuit board used in a large-capacity module, and the second dielectric layer is sufficient when firing the board. And the second dielectric layer has sufficient fluidity to relieve the stress generated due to the difference in shrinkage profile between the base material and the electrode when the substrate is fired as described above.
  • it may be a glass network former component having any composition. That is, various glass network formers known in the art can be used as the glass network former component.
  • oxides such as silicon (Si), boron (B), germanium (Ge), phosphorus (P), arsenic (As), and vanadium (V) are known.
  • the main glass network former component include a glass network former component containing at least one of silicon dioxide (SiO 2 ) and diboron trioxide (B 2 O 3 ).
  • the glass network former component comprises at least one of silicon dioxide (SiO 2 ) and diboron trioxide (B 2 O 3 ); It is a substrate.
  • the glass network former component includes at least one of silicon dioxide (SiO 2 ) and diboron trioxide (B 2 O 3 ). That is, the glass network former component may be a glass network former component containing only one of silicon dioxide (SiO 2 ) and diboron trioxide (B 2 O 3 ), and both of them. It may be a glass network former component comprising
  • the conductor material included in the inner layer electrode is obtained as a result without causing problems such as deformation of the conductor pattern and deterioration of the conductive characteristics in the manufacturing process of the substrate according to the present invention.
  • the conductor pattern exhibits good conductivity, it can be appropriately selected from various conductor materials known in the art.
  • the inner layer electrode is preferably made of a good conductor having a small electric resistance from the viewpoint of reducing loss in the module using the substrate according to the present invention.
  • the fourth embodiment of the present invention is A substrate according to any one of the first to third embodiments of the present invention.
  • the conductor material comprises at least one of gold (Au), silver (Ag), and copper (Cu); It is a substrate.
  • the conductive material includes at least one of gold (Au), silver (Ag), and copper (Cu).
  • the scope of the present invention includes various embodiments including these embodiments and modifications thereof.
  • a method for manufacturing such a substrate is also included. Then, it enumerates below about the embodiment as a manufacturing method of the board
  • substrate mentioned in description of these manufacturing methods was already mentioned in the description regarding the above-mentioned embodiment as a board
  • the fifth embodiment of the present invention A substrate comprising primarily ceramic; An inner layer electrode comprising a conductor material embedded in the substrate; Fired at the same time to obtain a substrate, A method for manufacturing a substrate, comprising: The substrate comprises at least one first dielectric layer comprising a first dielectric and at least one second dielectric layer comprising a second dielectric; The second dielectric contains 8% by mass or more of a glass network former component; At least a part of the inner layer electrode has two main surfaces substantially parallel to the main surface of the substrate, and has a thickness of 50 ⁇ m or more in the normal direction of the main surface of the substrate, In at least one main surface of the two main surfaces of the inner layer electrode, the inner layer electrode and the second dielectric layer are in contact with each other.
  • the total thickness t of the second dielectric layer in contact with the inner layer electrode in the normal direction of the main surface of the substrate with respect to the total thickness T of the first dielectric layer in the normal direction of the main surface of the substrate is 0.1 or more, A method for manufacturing a substrate.
  • the sixth embodiment of the present invention provides: A method for manufacturing a substrate according to the fifth embodiment of the present invention, comprising: A dielectric constant of the first dielectric is greater than a dielectric constant of the second dielectric; The first dielectric layer constitutes a capacitor; A method for manufacturing a substrate.
  • the seventh embodiment of the present invention provides A method for manufacturing a substrate according to any one of the fifth and sixth embodiments of the present invention
  • the glass network former component comprises at least one of silicon dioxide (SiO 2 ) and diboron trioxide (B 2 O 3 ); A method for manufacturing a substrate.
  • the eighth embodiment of the present invention provides: A method for manufacturing a substrate according to any one of the fifth to seventh embodiments of the present invention, comprising:
  • the conductor material comprises at least one of gold (Au), silver (Ag), and copper (Cu);
  • a method for manufacturing a substrate comprising:
  • the conductor material comprises at least one of gold (Au), silver (Ag), and copper (Cu);
  • a substrate including a base material mainly made of a dielectric layer containing ceramic and an inner layer electrode embedded in the substrate.
  • the content of the glass network former component in the dielectric layer in contact with the inner layer electrode on at least one main surface of two main surfaces substantially parallel to the main surface of the substrate of the inner layer electrode is not less than a predetermined value. (Specifically, 8% by mass or more) and the glass network former having the total thickness (t) of the (second) dielectric layer containing the glass network former component at a content not less than a predetermined value.
  • the component is not contained at a content of a predetermined value or more (first)
  • the ratio (t / T) to the total thickness (T) of the dielectric layer is set to a predetermined value or more (specifically, 0.1 or more).
  • FIG. 4 is a schematic diagram showing a configuration of a large capacity module including a substrate according to one embodiment of the present invention.
  • the large-capacity module 200 including the substrate 210 according to one embodiment of the present invention includes an insulating substrate 220 on which a diode 221 and a power IC 222 are disposed, and the substrate 210.
  • a heat sink 224 is disposed on the opposite side of the insulating substrate 220 from the side where the diode 221 and the power IC 222 are disposed via a heat dissipation base 223.
  • the substrate 210 includes a first dielectric layer 211 and a second dielectric layer 212, and includes an inner layer electrode 213 inside the substrate and a surface electrode 214 on the main surface of the substrate.
  • the first dielectric layer 211 is composed of a first dielectric having a higher dielectric constant than the second dielectric constituting the second dielectric layer 212. Accordingly, the first dielectric layer 211 can function as a dielectric constituting a capacitor formed inside the substrate 210.
  • the second dielectric layer 212 contains a glass network former component at a content rate of a predetermined value or more.
  • the thickness of the inner layer electrode 213 in the normal direction of the main surface of the substrate 210 is 50 ⁇ m or more as described above. Further, of the two main surfaces of the inner layer electrode 213 substantially parallel to the main surface of the substrate 210, the main surface on the heat sink 215 side is in contact with the first dielectric layer 211, and the main surface on the insulating substrate 220 side is In contact with the second dielectric layer 212.
  • the heat generated from the diode 221 and the power IC 222 can be efficiently released to the outside by the heat sinks 215 and 224.
  • a capacitor having the first dielectric layer 211 as a dielectric in the substrate 210 an electrical path connecting the power IC 222 and the capacitor can be shortened, and thus the power IC 222 is generated. Not only can noise be reduced, but also an increase in surge voltage induced due to the noise can be suppressed.
  • the thickness of the inner layer electrode 213 is sufficiently large (50 ⁇ m or more), an increase in loss in the substrate 210 can be suppressed.
  • the main surface on the insulating substrate 220 side of the two main surfaces substantially parallel to the main surface of the substrate 210 of the inner layer electrode 213 contains the glass network former component at a content ratio equal to or higher than a predetermined value. It is in contact with the body layer 212. Thereby, the second dielectric layer 212 can relieve the stress generated due to the difference in shrinkage profile between the inner layer electrode 213 and the base material when the substrate 210 is baked.
  • the substrate 210 although the thick inner layer electrode 213 is embedded inside as described above, problems such as cracks in the base material during firing of the substrate 210 are reduced. Is done. Therefore, according to the substrate 210, it is possible to reduce the problem that moisture enters through the cracks generated in the base material, leading to corrosion of the inner layer electrode and a decrease in insulation resistance, and further to disconnection of the inner layer electrode. The reliability of the large capacity module 200 can be improved.
  • FIG. 5 is a schematic diagram showing various structures for substrate samples according to various examples and comparative examples of the present invention.
  • the side facing a power semiconductor such as a power IC when incorporated in a large capacity module ie, the lower side in FIG. 5
  • the main surface is referred to as the first surface
  • the main surface opposite to the first surface that is, the upper surface in FIG. 5
  • the first surface electrode exposed on the first surface, the second surface electrode exposed on the second surface, and the inner layer electrode embedded in the substrate are provided. Each is provided.
  • the electrode configuration is common to all the substrate structures (a) to (f) shown in FIG.
  • the region from the main surface on the second surface side of the inner layer electrode to the second surface of the substrate is constituted by the first dielectric layer.
  • a region from the main surface on the second surface side of the electrode to the first surface of the substrate is constituted by the second dielectric layer.
  • the structure of the substrate structure (a) is one embodiment of the present invention as long as other requirements (the thickness of each dielectric layer and the content of the glass network former component in the second dielectric) are satisfied.
  • the total thickness T of the first dielectric layer corresponds to the distance between the main surface on the second surface side of the inner layer electrode and the second surface of the substrate, and the total of the second dielectric layers.
  • the thickness t corresponds to the distance between the main surface on the first surface side of the inner layer electrode and the first surface of the substrate.
  • the region from the main surface on the first surface side of the inner layer electrode to the second surface of the substrate is constituted by the second dielectric layer
  • a region from the main surface on the first surface side of the inner layer electrode to the first surface of the substrate is constituted by the first dielectric layer.
  • the structure of the substrate structure (b) is another embodiment of the present invention as long as other requirements (the thickness of each dielectric layer and the content of the glass network former component in the second dielectric) are satisfied.
  • This corresponds to the structure of the substrate according to the above.
  • the total thickness T of the first dielectric layer corresponds to the distance between the main surface on the second surface side of the inner layer electrode and the first surface of the substrate, and the total of the second dielectric layers.
  • the thickness t corresponds to the distance between the main surface on the second surface side of the inner layer electrode and the second surface of the substrate.
  • the main surface located between the main surface on the second surface side of the inner layer electrode and the second surface of the substrate.
  • the region up to a plane substantially parallel to the plane (hereinafter referred to as “intermediate plane 1”) is constituted by the first dielectric layer, and the other region inside the substrate is constituted by the second dielectric layer.
  • the structure of the substrate structure (c) is another embodiment of the present invention as long as other requirements (the thickness of each dielectric layer and the content of the glass network former component in the second dielectric) are satisfied.
  • This corresponds to the structure of the substrate according to the above.
  • the total thickness T of the first dielectric layer corresponds to the distance between the main surface on the second surface side of the inner layer electrode and the intermediate surface 1, and the total thickness of the second dielectric layer.
  • t corresponds to the distance between the main surface on the first surface side of the inner layer electrode and the first surface of the substrate.
  • the substrate structure (d) from the main surface on the first surface side of the inner layer electrode to the main surface on the first surface side of the inner layer electrode and the second surface of the substrate.
  • a region up to a plane (hereinafter referred to as “intermediate surface 2”) substantially parallel to the main surface located in the middle is constituted by the first dielectric layer, and other regions inside the substrate are constituted by the second dielectric layer. It is configured.
  • the main surface (and side surface) on the second surface side of the inner layer electrode is in contact with the first dielectric layer, and the main surface on the first surface side is in contact with the second dielectric layer. is doing.
  • the structure of the substrate structure (d) is another embodiment of the present invention as long as other requirements (the thickness of each dielectric layer and the content of the glass network former component in the second dielectric) are satisfied.
  • This corresponds to the structure of the substrate according to the above.
  • the total thickness T of the first dielectric layer corresponds to the distance between the main surface on the second surface side of the inner layer electrode and the intermediate surface 2, and the total thickness of the second dielectric layer.
  • t corresponds to the distance between the main surface on the first surface side of the inner layer electrode and the first surface of the substrate.
  • the substrate surface (e) is substantially parallel to the principal surface located between the principal surface on the second surface side of the inner layer electrode and the second surface of the substrate. From a plane (hereinafter referred to as “intermediate surface 3”) to a plane (hereinafter referred to as “intermediate surface 4”) substantially parallel to the principal surface located in the middle between the intermediate surface 3 and the second surface of the substrate.
  • the region is constituted by the first dielectric layer, and the other region inside the substrate is constituted by the second dielectric layer.
  • the structure of the substrate structure (e) is another embodiment of the present invention as long as other requirements (the thickness of each dielectric layer and the content of the glass network former component in the second dielectric) are satisfied.
  • the total thickness T of the first dielectric layer corresponds to the distance between the intermediate surface 3 and the intermediate surface 4, and the total thickness t of the second dielectric layer is the thickness of the inner layer electrode.
  • a plane substantially parallel to the main surface located between the main surface on the second surface side of the inner layer electrode and the second surface of the substrate. (Hereinafter referred to as “intermediate surface 5”) to the first surface of the substrate is constituted by the first dielectric layer, and the region from the intermediate surface 5 to the second surface of the substrate is the second dielectric layer. It is constituted by.
  • the main surface on the first surface side and the main surface (and side surfaces) on the second surface side of the inner layer electrode are both in contact with the first dielectric layer, and the second dielectric Not in contact with body layers.
  • the configuration of the substrate structure (f) is not limited to whether or not other requirements (the thickness of each dielectric layer and the content of the glass network former component in the second dielectric) are satisfied. It does not correspond to the structure of the substrate according to the embodiment (that is, the structure according to the comparative example).
  • the region closest to the first surface of the substrate is constituted by the second dielectric layer.
  • the thicknesses of these second dielectric layers are not included in the total thickness t of the second dielectric layers. As described above, this is because the second dielectric layer that is not in contact with any of the two main surfaces of the inner layer electrode has a difference in shrinkage profile between the inner layer electrode and the base material when the substrate is fired. This is because the stress generated due to this cannot be relaxed.
  • Dielectric raw material 1-1 A mixture of BaCO 3 , TiO 2 , Nd 2 O 3 , and Bi 2 O 3 was calcined at 1100 ° C. to synthesize 0.16BaO ⁇ 0.675TiO 2 ⁇ 0.14Nd 2 O 3 ⁇ 0.025Bi 2 O 3 And then crushed. A material obtained by mixing 2% by weight of a borosilicate glass pulverized product as a baking aid with respect to the pulverized product was used as a raw material 1-1 of the first dielectric. The dielectric constant of the dielectric raw material 1-1 fired at 900 ° C. was 80.
  • Dielectric raw material 1-2 An equimolar mixture of BaCO 3 and TiO 2 was calcined at 1100 ° C. to synthesize BaTiO 3 and then pulverized. A total of 6% by mass of a mixture of Bi 2 O 3 , CuO, and ZnO as subcomponents was added to the pulverized material as a first dielectric raw material 1-2. The dielectric constant of the dielectric raw material 1-2 fired at 900 ° C. was 2000.
  • Dielectric raw materials 2-1-1 to 10 A mixture of BaCO 3 , TiO 2 , and ZnO was calcined at 1100 ° C. to synthesize BaO ⁇ 4.5TiO 2 ⁇ 1.5ZnO and then pulverized. To this pulverized material, SiO 2 , H 3 BO 3 , and ZnO are added with GeO 2 or P 2 O 5 as necessary and vitrified and pulverized, and then the second dielectric raw material 2-1 -1 to 10. Table 1 shows the addition ratio [% by mass] of B 2 O 3 and SiO 2 in the 10 kinds of dielectric raw materials thus obtained.
  • the dielectric constants of these dielectric raw materials fired at 900 ° C. vary mainly depending on the addition rate of the glass network former component, but are all smaller than the first dielectric raw material, 15 to 35. A dielectric constant in the range of.
  • Dielectric raw material 2-2 >> A mixture of H 3 BO 3 , SiO 2 , Al 2 O 3 , and CaCO 3 was melted at 1450 ° C. to obtain a composition of 0.09B 2 O 3 .0.58SiO 2 .0.06 Al 2 O 3 .0.27 CaO. After forming the glass network forming body, it was pulverized. 60% by mass of the pulverized material was mixed with 40% by mass of alumina powder to obtain a raw material 2-2 for the second dielectric. The dielectric raw material fired at 900 ° C. had a dielectric constant of 8, which was smaller than that of the first dielectric raw material.
  • Dielectric raw material 2-3 A mixture of BaCO 3 , Al 2 O 3 , SiO 2 , ZnO, and Bi 2 O 3 was calcined at 1100 ° C. and then pulverized. To this pulverized product, Zn2 was added to SiO 2 and H 3 BO 3 and vitrified and pulverized to add 2% by mass, and 0.44BaO ⁇ 0.43SiO 2 ⁇ 0.03Al 2 O 3 ⁇ 0. A second dielectric raw material 2-3 having a composition of 03Bi 2 O 3 ⁇ 0.06ZnO ⁇ 0.01B 2 O 3 was obtained. The dielectric raw material fired at 900 ° C. had a dielectric constant of 7, which was smaller than that of the first dielectric raw material.
  • Dielectric raw material 2-4 A mixture of H 3 BO 3 , SiO 2 , and ZnO was melted at 1400 ° C. to obtain a glass network former having a composition of 0.25B 2 O 3 ⁇ 0.10SiO 2 ⁇ 0.65ZnO, and then pulverized. 60% by mass of alumina powder was mixed with 40% by mass of the pulverized product to obtain a second dielectric raw material 2-4.
  • the dielectric raw material fired at 900 ° C. had a dielectric constant of 8, which was smaller than that of the first dielectric raw material.
  • the thickness of the inner layer electrode (in the normal direction of the main surface of the substrate) is basically constant at 200 ⁇ m, and the first dielectric
  • the ratio (t / T) also referred to as “thickness ratio” of the thickness (t) of the second dielectric layer to the thickness (T) of the layer was also constant at 0.1.
  • the substrate samples according to Examples A5, A6, and A7 and the substrate samples according to Comparative Examples A3, A5, A6, and A7 The thickness ratio (t / T) values were 0.2, 0.4, and 1.0, and 0.09, 0.08, 0.09, and 0.08, respectively. Further, in order to investigate the influence of the thickness of the inner layer electrode on the occurrence of cracks, the thickness of the inner layer electrode was set to 40 ⁇ m in the substrate sample according to Comparative Example A4.
  • the thickness of the inner layer electrode of 50 ⁇ m or more and the thickness ratio of 0.1 or more (t / T
  • the content of the glass network former component in the second dielectric is less than 8% by mass.
  • cracks were observed in the fired substrate (Comparative Examples A1 and A2).
  • the content of the glass network former component in the second dielectric was 8% by mass or more, no crack was observed in the fired substrate (Examples A1 to A10).
  • the substrate samples according to Examples A1 to A10 these additions are also made in the substrate samples according to Examples A8 to A9 containing GeO 2 and P 2 O 5 as additional components in the glass network former component, respectively.
  • the content of the glass network former component in the second dielectric is desirably 8% by mass or more in order to suppress the occurrence of cracks in the substrate after firing.
  • the generation of cracks in the substrate after firing was suppressed by comparing the substrate samples according to Examples A1 and A5 to A7 and Comparative Example A3 having the same configuration except that the thickness ratio (t / T) was different. In order to achieve this, it was confirmed that the thickness ratio (t / T) is desirably 0.1 or more.
  • the substrate sample according to Example A3 and the substrate sample according to Comparative Example A5, which have the same configuration except that the thickness ratio (t / T) is different are compared with the substrate sample according to Example A4.
  • the thickness ratio (t / T) is preferably 0.1 or more.
  • the glass network former component content in the second dielectric was less than 8% by mass (specifically, 5.5% by mass), and fired. No cracks were observed on the subsequent substrate. This is because, in the substrate sample according to Comparative Example A4, since the thickness of the inner layer electrode is as small as 40 ⁇ m, the stress generated due to the difference in the shrinkage profile between the inner layer electrode and the base material when the substrate is baked, This is probably because it was small in the first place.
  • Comparative examples B1 to B3 and Examples B1 to B3 As shown in Table 1, the substrate samples according to Comparative Examples B1 to B3 and Examples B1 to B3 are the above-described dielectric raw materials 1 as the first dielectric layer in the above-described substrate structures (b) and (c). -1 was used, and the above-described dielectric raw materials 2-1-5 to 8 were used as the second dielectric layer.
  • the thickness of the inner layer electrode is basically constant at 200 ⁇ m, and the thickness ratio (t / T) is also constant at 0.1. did.
  • the values of the thickness ratio (t / T) are 0.2 and 0, respectively. .07. Further, in the substrate sample according to Example B3, the thickness of the inner layer electrode was set to 100 ⁇ m.
  • the substrate sample according to Example B3 has the same configuration as the substrate sample according to Example B2, except that the thickness of the inner layer electrode is as small as 100 ⁇ m and the thickness ratio (t / T) is as large as 0.2.
  • the thickness of the inner layer electrode is relatively small at 100 ⁇ m, while the thickness ratio (t / T) is relatively large at 0.2, so that the shrinkage profile between the inner layer electrode and the base material during the firing of the substrate. This is considered to be because the stress generated due to the difference was sufficiently relaxed.
  • the substrate sample according to Comparative Example B3 has the same configuration as the substrate sample according to Example B1 except that the thickness ratio (t / T) is as small as 0.07.
  • the thickness ratio (t / T) is as small as 0.07, and the stress generated due to the difference in the shrinkage profile between the inner layer electrode and the base material during firing of the substrate was not sufficiently relaxed. it is conceivable that.
  • Comparative examples D1 to D4 and Examples D1 and D2 As shown in Table 1, the substrate samples according to Comparative Examples D1 to D4 and Examples D1 and D2 use the aforementioned dielectric raw material 1-2 as the first dielectric layer in the aforementioned substrate structure (d). The second dielectric layer was manufactured using the above-described dielectric raw materials 2-1-1 to 4. In the substrate samples according to Comparative Examples D1 to D4 and Examples D1 and D2, basically, the thickness of the inner layer electrode is constant at 100 ⁇ m, and the thickness ratio (t / T) is also constant at 0.1. did.
  • the value of the thickness ratio (t / T) was set to 0.06 in the substrate sample according to Comparative Example D3. Further, in order to investigate the influence of the thickness of the inner layer electrode on the occurrence of cracks, in the substrate sample according to Comparative Example D4, the thickness of the inner layer electrode was set to 40 ⁇ m.
  • the thickness of the inner layer electrode of 50 ⁇ m or more and the thickness ratio of 0.1 or more (t / T
  • the content of the glass network former component in the second dielectric is less than 8% by mass.
  • the content of the glass network former component in the second dielectric was 8% by mass or more, no crack was observed in the substrate after firing (Examples D1 and D2).
  • the content rate of the glass network former component in a 2nd dielectric material is 8 mass% or more.
  • the thickness ratio (t / T) is preferably 0.1 or more.
  • the glass network former component content in the second dielectric was less than 8% by mass (specifically, 5.5% by mass), and fired. No cracks were observed on the subsequent substrate.
  • Comparative Examples E1 to E4 and Examples E1 and E2 As shown in Table 1, the substrate samples according to Comparative Examples E1 to E4 and Examples E1 and E2 use the aforementioned dielectric raw material 1-2 as the first dielectric layer in the aforementioned substrate structure (e). The second dielectric layer was manufactured using the dielectric raw materials 2-1-5 to 8 described above. In the substrate samples according to Comparative Examples E1 to E4 and Examples E1 and E2, the thickness of the inner layer electrode is basically constant at 50 ⁇ m, and the thickness ratio (t / T) is also constant at 0.1. did.
  • the value of the thickness ratio (t / T) was set to 0.08 in the substrate sample according to Comparative Example E3. Further, in order to investigate the influence of the thickness of the inner layer electrode on the occurrence of cracks, in the substrate sample according to Comparative Example E4, the thickness of the inner layer electrode was 40 ⁇ m.
  • the thickness of the inner layer electrode of 50 ⁇ m or more and the thickness ratio of 0.1 or more is less than 8% by mass.
  • the content of the glass network former component in the second dielectric is less than 8% by mass.
  • the content of the glass network former component in the second dielectric was 8% by mass or more, no crack was observed in the fired substrate (Examples E1 and E2).
  • the thickness ratio (t / T) is preferably 0.1 or more.
  • the glass network former component content in the second dielectric was less than 8% by mass (specifically, 5.3% by mass), and fired. No cracks were observed on the subsequent substrate.
  • the thickness ratio (t / T) was constant at 0.1 in both of the substrate samples according to Comparative Examples F1 and F2, but the thickness of the inner layer electrode was determined in the substrate sample according to Comparative Example F1. 200 ⁇ m, and 50 ⁇ m in the substrate sample according to Comparative Example F2.
  • the base material is at least made of a first dielectric.
  • a first dielectric layer comprising at least one second dielectric layer comprising a first dielectric layer and a second dielectric containing at least 8% by mass of a glass network former component, wherein the inner layer electrode comprises the substrate.
  • the inner electrode and the second dielectric layer are in contact with each other on at least one main surface of two main surfaces substantially parallel to the main surface, and the first dielectric in the normal direction of the main surface of the substrate
  • a ratio t / T of the total thickness t of the second dielectric layer in contact with the inner layer electrode in the normal direction of the main surface of the substrate to the total thickness T of the body layer is 0.1 or more;
  • the substrate of the present invention at least two main surfaces of the inner layer electrode that are substantially parallel to the main surface of the substrate while suppressing the increase in loss in the substrate by sufficiently increasing the thickness of the inner layer electrode.
  • One main surface is brought into contact with the second dielectric layer containing the glass network former component in a content ratio of a predetermined value or more, and the ratio of the thickness t of the second dielectric layer to the thickness T of the first dielectric layer.
  • the substrate of the present invention moisture enters through the crack generated in the base material, which leads to corrosion of the inner layer electrode and a decrease in insulation resistance, and further to the problem of disconnection of the inner layer electrode.
  • the reliability of a large capacity module using the substrate can be reduced.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)
  • Glass Compositions (AREA)
  • Ceramic Capacitors (AREA)

Abstract

　主としてセラミックを含んでなる誘電体層からなる基材と基板の内部に埋設される内層電極とを備える基板において、　前記基材が、第１誘電体からなる少なくとも１層の第１誘電体層及び８質量％以上のガラス網目形成体成分を含有する第２誘電体からなる少なくとも１層の第２誘電体層を含んでなり、　前記内層電極が有する前記基板の主面に略平行な２つの主面のうち少なくとも一方の主面において、前記内層電極と前記第２誘電体層とが接触しており、　前記基板の主面の法線方向における前記第１誘電体層の合計厚みＴに対する前記基板の主面の法線方向における前記内層電極と接触している前記第２誘電体層の合計厚みｔの比率ｔ／Ｔが０．１以上である、 構成とすることにより、前記基材に亀裂を生ずること無く、前記基材と前記内層電極とを同時に焼成することができる。

Description

大容量モジュール用基板、及び当該基板の製造方法
　本発明は、大容量モジュール用の基板に関する。より詳細には、本発明は、例えば、ハイブリッド自動車（ＨＶ）や電気自動車（ＥＶ）等の電動車両、及び各種電化製品等において使用されるインバータ等のパワーモジュールを始めとする大容量モジュールにおいて使用される基板に関する。また、本発明は、当該基板の製造方法にも関する。
　近年、例えば、ハイブリッド自動車（ＨＶ）や電気自動車（ＥＶ）等の電動車両、及び各種電化製品等において、インバータ等のパワーモジュールを始めとする大容量（大電力）モジュールが広く使用されるようになってきている。かかる大容量（大電力）モジュールは、一般的には、例えば、スイッチング素子（例えば、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ））等のパワー半導体素子を含む回路（以降、「パワー回路」とも称する）と、例えば、かかるパワー半導体素子を制御する周辺回路（以降、「ドライブ回路」とも称する）とを含む。
　尚、本明細書において、大容量モジュールとは、２００Ｖ以上の電圧又は１０Ａ以上の大電力を扱うモジュールを指す。かかる大容量モジュールの具体例としては、例えば所謂「パワーモジュール」等を挙げることができる。
　上記のような大容量モジュールにおいては、例えばスイッチング素子等のパワー半導体素子から発生するノイズの低減が重要な技術的課題となっている。具体的には、例えば、スイッチング素子のスイッチング動作に伴って発生するノイズによりスイッチング素子のスイッチング動作に異常が生じ、スイッチング素子等のパワー半導体素子を含むパワー回路や周辺回路を破壊する虞がある。更に、かかるノイズが大容量モジュールの外部に漏洩し、大容量モジュールの周辺機器の動作に影響を与える虞もある。
　加えて、当該技術分野においては、例えば、ＩＧＢＴやＭＯＳＦＥＴ等を含むパワー半導体素子の損失改善策として、従来使用されてきたシリコン（Ｓｉ）ウェーハに代えて、シリコンカーバイド（ＳｉＣ）ウェーハや窒化ガリウム（ＧａＮ）ウェーハを使用する技術動向が顕著になってきている（例えば、ＳｉＣ－ＩＧＢＴやＳｉＣ－ＭＯＳＦＥＴ、ＧａＮ－ＩＧＢＴやＧａＮ－ＭＯＳＦＥＴ等）。これらの新しいタイプのウェーハを使用する半導体素子においては、従来のＳｉウェーハを使用する半導体素子と比較して、より高いスイッチング周波数における動作が可能となるため、大容量モジュールの小型化が可能となる利点がある。しかしながら、スイッチング周波数の上昇に伴い、これらの半導体素子から発生するノイズの周波数も上昇するため、ノイズに起因する上述のような問題も、より深刻となる。従って、大容量モジュールにおいては、パワー半導体素子から発生するノイズの低減が益々重要な技術的課題となっている。
　上記のようなノイズを低減するための対策としては、コンデンサ（所謂「スナバコンデンサ」）をパワー半導体に並列に接続することが有効であることが知られている。スナバコンデンサは、パワー半導体素子のスイッチング動作に伴う電圧変化を抑制する効果を有する。かかるスナバコンデンサによってノイズをより有効に低減するには、パワー半導体素子とスナバコンデンサとの間の距離を短くする必要がある。これは、パワー半導体素子とスナバコンデンサとを電気的に接続する配線（ワイヤ）が長くなる程、当該配線が有する等価的なインダクタンスが大きくなり、これによりスイッチング動作に伴って発生するノイズに起因して誘起されるサージ電圧が増大し、結果として、スナバコンデンサによるノイズ低減効果が十分に発揮されないためである。
　しかしながら、従来の大容量モジュールにおいては、例えば図１に示すように、大容量モジュール１００の外部にスナバコンデンサ１２６を外付けする必要があるため、パワー半導体素子１１３とスナバコンデンサ１２６とを電気的に接続する配線（ワイヤ）が長くなり、スナバコンデンサ１２６によるノイズ低減効果を十分に発揮させることができなかった。加えて、従来の大容量モジュールにおいては、パワー半導体素子１１３を含むパワー回路と、例えば、かかるパワー半導体素子１１３を制御する制御回路素子１２５を含む周辺回路とが平面的に配置されることや、これらの回路を接続するための配線（ワイヤ）１１６を配置するための面積が必要であることが、大容量モジュール１００の小型軽量化を妨げる要因となってきた。また、上記のような大容量モジュール１００を構成する各種回路を接続するワイヤの引き回しにより配線長が長くなり、モジュール全体としての損失が大きくなる等の問題も認められていた。
　そこで、上記のような大容量モジュールを構成する各種回路の基板を積層して大容量モジュールの小型軽量化を図ると共に、大容量モジュールを構成する各種回路基板間の接続形態を改良して、大容量モジュールの低損失化を図る試みが提案されている（例えば、特許文献１乃至３を参照）。また、当該技術分野においては、例えば図２に示すように、かかる積層構造を有する大容量モジュール１００において、パワー半導体素子１１３を制御する周辺回路（ドライブ回路）１２０の基板１２１の上にスナバコンデンサ１２６を実装する構成も提案されている。かかる構成によれば、前述のように大容量モジュール１００の外部にスナバコンデンサ１２６を設置する構成と比較して、パワー半導体素子１１３とスナバコンデンサ１２６とを電気的に接続する配線（ワイヤ）をより短くすることができるが、その効果は限定的であり、更なる低サージ化が求められている。
　そこで、当該技術分野においては、例えば図３に示すように、上記のような積層構造を有する大容量モジュール１００において、周辺回路（ドライブ回路）基板１２１の内部にスナバコンデンサ１２６を埋設する構成も提案されている。かかる構成によれば、パワー半導体素子１１３とスナバコンデンサ１２６とを電気的に接続する配線を更に短くすることができる。
　一方、例えば、セラミックを基材として使用する基板において、基板内部に埋設される内層電極と基材とを同時焼成する場合、基材を構成するセラミックと内層電極を構成する導体（例えば、金属）との間で焼き締まりに関する挙動（収縮プロファイル）が異なるため、基材と電極との間での収縮量の差に起因する応力が作用する。特に、大容量モジュールにおける使用が想定される基板においては、モジュール全体としての損失を低減するため、内層電極の厚みを大きくすることが望ましいが、内層電極の厚みが大きくなるほど、基材と電極との間での収縮量の差に起因する応力が大きくなるので、当該応力差により、基材に亀裂が生ずる等の問題に繋がる虞が高まる。基材に亀裂が生ずると、亀裂を介して水分が入り込んで内層電極の腐食や耐絶縁性の低下に繋がったり、更には内層電極の断線に繋がったりする虞がある。
　以上のように、当該技術分野においては、主としてセラミックを含んでなる誘電体層からなる基材を含む大容量モジュール用の基板において、基板の内部に埋設される内層電極と基材とを、基材に亀裂を生ずること無く、同時に焼成することができる基板に対する要求が存在する。
特開２００６－３０３００６号公報 特許第３４１０６９６号公報 特開２０１１－２３６５４号公報 特開２００７－０１２８３１号公報
　前述のように、当該技術分野においては、主としてセラミックを含んでなる誘電体層からなる基材を含む大容量モジュール用の基板において、基板の内部に埋設される内層電極と基材とを、基材に亀裂を生ずること無く、同時に焼成することができる基板に対する要求が存在する。
　本発明は、かかる要求に応えるために為されたものである。より具体的には、本発明は、主としてセラミックを含んでなる誘電体層からなる基材と基板の内部に埋設される内層電極とを、基材に亀裂を生ずること無く、同時に焼成することができる、大容量モジュール用基板を提供することを１つの目的とする。
　上記目的は、
　主としてセラミックを含んでなる基材と、
　前記基材中に埋設された導体材料を含んでなる内層電極と、
を同時に焼成して得られる基板であって、
　前記基材が、第１誘電体からなる少なくとも１層の第１誘電体層及び第２誘電体からなる少なくとも１層の第２誘電体層を含んでなり、
　前記第２誘電体が８質量％以上のガラス網目形成体成分を含有し、
　前記内層電極の少なくとも一部が、前記基板の主面に略平行な２つの主面を有し、且つ前記基板の主面の法線方向において５０μｍ以上の厚みを有し、
　前記内層電極が有する前記２つの主面のうち少なくとも一方の主面において、前記内層電極と前記第２誘電体層とが接触しており、
　前記基板の主面の法線方向における前記第１誘電体層の合計厚みＴに対する前記基板の主面の法線方向における前記内層電極と接触している前記第２誘電体層の合計厚みｔの比率ｔ／Ｔが０．１以上である、
基板によって達成される。
　上記のように、主としてセラミックを含んでなる誘電体層からなる基材と基板の内部に埋設される内層電極とを備える本発明に係る基板においては、前記内層電極が有する前記基板の主面に略平行な２つの主面のうち少なくとも一方の主面において前記内層電極と接触する誘電体層におけるガラス網目形成体成分の含有率を所定値以上とし、且つ当該ガラス網目形成体成分を所定値以上の含有率にて含有する（第２）誘電体層の合計厚み（ｔ）の当該ガラス網目形成体成分を所定値以上の含有率にて含有しない（第１）誘電体層の合計厚み（Ｔ）に対する比率（ｔ／Ｔ）を所定値以上とすることにより、前記基材に亀裂を生ずること無く、前記基材と前記内層電極とを同時に焼成することができる。
従来技術の１つの実施態様に係る大容量モジュールの構成を示す模式図である。 従来技術のもう１つの実施態様に係る大容量モジュールの構成を示す模式図である。 従来技術の更にもう１つの実施態様に係る大容量モジュールの構成を示す模式図である。 本発明の１つの実施態様に係る基板を用いる大容量モジュールの構成を示す模式図である。 本発明の種々の実施例及び比較例に係る基板サンプル用の各種構造を示す模式図である。
　前述のように、本発明は、主としてセラミックを含んでなる誘電体層からなる基材と基板の内部に埋設される内層電極とを、基材に亀裂を生ずること無く、同時に焼成することができる、大容量モジュール用基板を提供することを１つの目的とする。
　本発明者は、上記目的を達成すべく鋭意研究の結果、主としてセラミックを含んでなる誘電体層からなる基材と基板の内部に埋設される内層電極とを備える基板において、前記内層電極が有する前記基板の主面に略平行な２つの主面のうち少なくとも一方の主面において前記内層電極と接触する誘電体層におけるガラス網目形成体成分の含有率を所定値以上とし、且つ当該ガラス網目形成体成分を所定値以上の含有率にて含有する（第２）誘電体層の合計厚み（ｔ）の当該ガラス網目形成体成分を所定値以上の含有率にて含有しない（第１）誘電体層の合計厚み（Ｔ）に対する比率（ｔ／Ｔ）を所定値以上とすることにより、前記基材に亀裂を生ずること無く、前記基材と前記内層電極とを同時に焼成することができることを見出し、本発明を想到するに至ったものである。
　即ち、本発明の第１の実施態様は、
　主としてセラミックを含んでなる基材と、
　前記基材中に埋設された導体材料を含んでなる内層電極と、
を同時に焼成して得られる基板であって、
　前記基材が、第１誘電体からなる少なくとも１層の第１誘電体層及び第２誘電体からなる少なくとも１層の第２誘電体層を含んでなり、
　前記第２誘電体が８質量％以上のガラス網目形成体成分を含有し、
　前記内層電極の少なくとも一部が、前記基板の主面に略平行な２つの主面を有し、且つ前記基板の主面の法線方向において５０μｍ以上の厚みを有し、
　前記内層電極が有する前記２つの主面のうち少なくとも一方の主面において、前記内層電極と前記第２誘電体層とが接触しており、
　前記基板の主面の法線方向における前記第１誘電体層の合計厚みＴに対する前記基板の主面の法線方向における前記内層電極と接触している前記第２誘電体層の合計厚みｔの比率ｔ／Ｔが０．１以上である、
基板である。
　上記のように、本実施態様に係る基板は、主としてセラミックを含んでなる基材と、前記基材中に埋設された導体材料を含んでなる内層電極と、を同時に焼成して得られる基板である。本実施態様に係る基板は、当該基板上に配設される各種回路素子、当該基板以外の他の基板、又は当該基板の外部に配設される各種回路素子（例えば、当該基板以外の他の基板上に配設される各種回路素子）との電気的な接続を達成するための表面電極等を更に備えていてもよい。
　ところで、本実施態様に係る基板を製造する方法は、上記要件を満たす限り、如何なる方法であってもよく、当該技術分野においてセラミック製の基板の製造に使用される種々の方法から適宜選択することができる。本実施態様に係る基板を製造する方法の具体例としては、例えば、所謂「ゲルキャスト法」や「ドクターブレード法」等を挙げることができる。
　上記ゲルキャスト法を採用する場合は、例えば、フィルム状または薄板状の保護基材の表面に、例えばスクリーン印刷法等の印刷法によって導体パターンを配設し、導体パターンが配設されなかった部分にはセラミック等の誘電体材料のスラリーを注入し、当該スラリーを固化させて得られる導体パターンが埋設された誘電体材料のシートを必要な枚数だけ積層して、導体パターンを表面電極や内層電極として構成し、焼成することによって、本実施態様に係る基板を得ることができる。
　上記保護基材としては、ポリエチレンテレフタレート（ＰＥＴ）フィルム、ポリエチレンナフタレート（ＰＥＮ）フィルム等の樹脂フィルムを用いることが望ましく、また樹脂フィルム以外にも、ガラス板や紙、金属などのフィルム状または板状の種々の材料を用いることができる。但し、保護基材としては、剥離操作の容易性の観点から、可撓性を備えたものを用いることが好ましい。
　また、例えば、上記誘電体材料のシートを保護基材から容易に剥離することができるようにすること等を目的として、上記保護基材の表面には、例えば、剥離剤等が塗布されていてもよい。かかる剥離剤には、例えば、当該技術分野において離型剤として知られている各種薬剤が含まれる。より具体的には、かかる剥離剤としては、公知のシリコーン系剥離剤、フッ素系剥離剤等を使用することができる。
　上記導体パターンは、本実施態様に係る基板の製造過程において、例えば、導体パターンの変形や導電特性の劣化等の問題を生ずること無く、結果として得られる導体パターンにおいて良好な導電性を呈するものである限り、当該技術分野において公知の種々の導体材料から適宜選択される導体材料を用いて形成することができる。上記導体パターンは、主成分として、例えば、金（Ａｕ）、銀（Ａｇ）、及び銅（Ｃｕ）等から選ばれる少なくとも１種類以上の金属と熱硬化性樹脂前駆体を含んでなる導体ペーストを、例えば、スクリーン印刷等の方法により上記保護基材の表面上に形成することによって配設されることが望ましい。かかる熱硬化性樹脂前駆体としては、フェノール樹脂、レゾール樹脂、ウレタン樹脂、エポキシ樹脂、メラミン樹脂等を使用することができる。これらの中では、フェノール樹脂、レゾール樹脂であることが特に好ましい。かかる導体ペーストを上記保護基材の表面上に印刷した後、この導体ペーストに含まれるバインダーを硬化させることによって、導体パターンを得ることができる。
　上記誘電体材料のスラリーとしては、例えば、樹脂、セラミック粉末、及び溶剤を含んでなるスラリーを挙げることができる。ここで、樹脂は所謂「バインダー」として機能するものであり、例えば、フェノール樹脂、レゾール樹脂、若しくはポリウレタン樹脂等の熱硬化性樹脂、又はポリオール及びポリイソシアネートを含んでなるポリウレタン前駆体等を使用することができる。これらの中では、ポリオール及びポリイソシアネートを含んでなる熱硬化性樹脂前駆体が特に好ましい。
　セラミック粉末として使用されるセラミック材料としては、酸化物系セラミック又は非酸化物系セラミックの何れを使用してもよい。例えば、アルミナ（Ａｌ２Ｏ３）、ジルコニア（ＺｒＯ２）、チタン酸バリウム（ＢａＴｉＯ３）、窒化珪素（Ｓｉ３Ｎ４）、炭化珪素（ＳｉＣ）、酸化バリウム（ＢａＯ）、酸化チタン（ＴｉＯ２）、酸化ケイ素（ＳｉＯ２）、酸化亜鉛（ＺｎＯ２）、酸化ネオジム（Ｎｄ２Ｏ３）等を使用することができる。また、これらの材料は、１種類単独で、または２種以上を組み合わせて使用してもよい。更に、スラリーを調製可能な限りにおいて、セラミック材料の粒子径は特に限定されない。尚、当然のことながら、前記第２誘電体を構成するセラミック材料においては、前述の含有率を達成するように配合されたガラス網目形成体成分をも使用することは言うまでも無い。
　また、上記溶剤としては、上記バインダーとしての樹脂（及び、使用する場合には分散剤）を溶解するものであれば特に限定されない。溶剤の具体例としては、例えば、多塩基酸エステル（例えば、グルタル酸ジメチル等）、多価アルコールの酸エステル（例えば、トリアセチン（グリセリルトリアセテート）等）等の、２以上のエステル結合を有する溶剤を挙げることができる。
　更に、上記誘電体材料のスラリーは、上述の樹脂、セラミック粉末、及び溶剤以外に、分散剤を含んでいてもよい。分散剤の具体例としては、例えば、ポリカルボン酸系共重合体、ポリカルボン酸塩等を挙げることができる。かかる分散剤を添加することにより、成形前のスラリーを低粘度とし、且つ高い流動性を有するものとすることができる。
　前述のように、本発明に係る基板は、例えばインバータ等のパワーモジュールを始めとする大容量（大電力）モジュールにおいて用いられることが想定される。従って、本発明に係る基板が備える内層電極の少なくとも一部は、大電流を伝達するのに十分に広い断面積を有することが望ましい。これにより、本実施態様に係る基板を使用する電子回路を含むモジュール全体としての損失を小さくすることができる。具体的には、本実施態様に係る基板においては、前述のように、前記内層電極の少なくとも一部が、前記基板の主面の法線方向において５０μｍ以上、より好ましくは１００μｍ以上の厚みを有することが望ましい。前記内層電極の前記基板の主面の法線方向における厚みが５０μｍ未満である場合、大電流を伝達するには不十分であり、当該基板を用いる大容量モジュールの全体としての損失が大きくなるので望ましくない。
　一方、前述のように、例えば、セラミックを基材として使用する基板において、基板内部に埋設される内層電極と基材とを同時焼成する場合、基材を構成するセラミックと内層電極を構成する導体（例えば、金属）との間で焼き締まりに関する挙動（収縮プロファイル）が異なるため、基材と電極との間での収縮量の差に起因する応力が作用する。特に、大容量モジュールにおける使用が想定される基板においては、モジュール全体としての損失を低減するため、内層電極の厚みを大きくすることが望ましいが、内層電極の厚みが大きくなるほど、基材と電極との間での収縮量の差に起因する応力が大きくなるので、当該応力差により、基材に亀裂が生ずる等の問題に繋がる虞が高まる。基材に亀裂が生ずると、例えば、亀裂を介して水分が入り込んで内層電極の腐食や耐絶縁性の低下に繋がったり、更には内層電極の断線に繋がったりする虞がある。
　そこで、本発明者は、鋭意研究の結果、前記内層電極が有する前記基板の主面に略平行な２つの主面のうち少なくとも一方の主面において前記内層電極と接触する誘電体層におけるガラス網目形成体成分の含有率を所定値以上とし、且つ当該ガラス網目形成体成分を所定値以上の含有率にて含有する（第２）誘電体層の合計厚み（ｔ）の当該ガラス網目形成体成分を所定値以上の含有率にて含有しない（第１）誘電体層の合計厚み（Ｔ）に対する比率（ｔ／Ｔ）を所定値以上とすることにより、前記基材に亀裂を生ずること無く、前記基材と前記内層電極とを同時に焼成することができることを見出した。
　具体的には、本実施態様に係る基板においては、前述のように、
　前記基材が、第１誘電体からなる少なくとも１層の第１誘電体層及び第２誘電体からなる少なくとも１層の第２誘電体層を含んでなり、
　前記第２誘電体が８質量％以上のガラス網目形成体成分を含有し、
　前記内層電極が有する前記２つの主面のうち少なくとも一方の主面において、前記内層電極と前記第２誘電体層とが接触しており、
　前記基板の主面の法線方向における前記第１誘電体層の合計厚みＴに対する前記基板の主面の法線方向における前記内層電極と接触している前記第２誘電体層の合計厚みｔの比率ｔ／Ｔが０．１以上である。
　上記のように、本実施態様に係る基板を構成する基材は第１誘電体からなる少なくとも１層の第１誘電体層及び第２誘電体からなる少なくとも１層の第２誘電体層を含んでなり、前記第２誘電体が所定量のガラス網目形成体成分を含有する。これにより、前記第２誘電体層は、当該基板の焼成時に、前記第１誘電体層と比較して、より大きい程度に軟化し、ある程度の流動性を発揮することができる。
　加えて、本実施態様に係る基板は、前述のように、前記内層電極が有する前記２つの主面のうち少なくとも一方の主面において、前記内層電極と前記第２誘電体層とが接触するように構成される。従って、本実施態様に係る基板においては、前述のような基板の焼成時における基材と電極との間での収縮プロファイルの差に起因して発生する応力を緩和することができる。尚、かかる応力緩和を達成するためには、前記内層電極と前記基材との全ての界面において前記内層電極と前記第２誘電体層とが接触していてもよい。しかしながら、本発明者の知見によれば、必ずしも前記内層電極と前記基材との全ての界面において前記内層電極と前記第２誘電体層とが接触している必要は無い。即ち、本実施態様に係る基板においては、前述のように、前記内層電極が有する前記２つの主面のうち少なくとも一方の主面において、前記内層電極と前記第２誘電体層とが接触するように構成されていればよい。
　これは、前記内層電極が有する前記２つの主面のうち一方の主面においてのみ前記内層電極と前記第２誘電体層とが接触する構成においては、前記内層電極が有する前記２つの主面のうち他方の主面において前記内層電極と接触している前記第１誘電体層は、基板の焼成時に前記第２誘電体層のような流動性を呈さないため、当該主面における内層電極の面内方向の収縮は第１誘電体層によって拘束されるものの、前記内層電極が有する前記２つの主面のうち前記第２誘電体層と接触している側においては、基板の焼成時に前記第２誘電体層が呈する流動性により、内層電極が当該主面の面内方向において収縮することができるのみならず、当該主面の法線方向（即ち、厚み方向）にも収縮することができるため、全体として、前述のような基板の焼成時における基材と電極との間での収縮プロファイルの差に起因して発生する応力を緩和することができるものと考えられる。
　尚、上記のような応力緩和を達成して、前記基材に亀裂を生ずること無く、前記基材と前記内層電極とを同時に焼成することを可能とするためには、前述のように、前記内層電極が有する前記基板の主面に略平行な２つの主面のうち少なくとも一方の主面において前記内層電極と接触する誘電体層におけるガラス網目形成体成分の含有率を所定値以上とし、且つ当該ガラス網目形成体成分を所定値以上の含有率にて含有する（第２）誘電体層の合計厚み（ｔ）の当該ガラス網目形成体成分を所定値以上の含有率にて含有しない（第１）誘電体層の合計厚み（Ｔ）に対する比率（ｔ／Ｔ）を所定値以上とする必要がある。
　具体的には、本実施態様に係る基板において、前記第２誘電体は、８質量％以上、より好ましくは１０質量％以上のガラス網目形成体成分を含有することが望ましい。前記第２誘電体におけるガラス網目形成体成分の含有率が８質量％未満である場合、当該基板の焼成時に、前記第２誘電体層が十分に軟化することができず、前述のような基板の焼成時における基材と電極との間での収縮プロファイルの差に起因して発生する応力を緩和するのに十分な流動性を前記第２誘電体層が発揮することができないので望ましくない。
　また、本実施態様に係る基板において、前記基板の主面の法線方向における前記第１誘電体層の合計厚みＴに対する前記基板の主面の法線方向における前記内層電極と接触している前記第２誘電体層の合計厚みｔの比率ｔ／Ｔは、０．１以上、より好ましくは０．２以上であることが望ましい。当該比率ｔ／Ｔが０．１未満である場合、たとえ前記第２誘電体におけるガラス網目形成体成分の含有率が８質量％以上であっても、前述のような基板の焼成時における基材と電極との間での収縮プロファイルの差に起因して発生する応力を緩和するのに十分な流動性を前記第２誘電体が発揮することができないので望ましくない。
　尚、前記基板の主面の法線方向における前記第１誘電体層の合計厚みＴとは、例えば、基板中に複数の前記第１誘電体層が配設される場合は、これらの第１誘電体層の前記基板の主面の法線方向における厚みの合計値を指す。具体的には、例えば、基板中に２層の前記第１誘電体層が配設される場合は、これら２層の第１誘電体層の前記基板の主面の法線方向における厚みをぞれぞれＴ１及びＴ２であるとすると、前記合計厚みＴは、Ｔ１＋Ｔ２を指す。同様に、前記基板の主面の法線方向における前記内層電極と接触している前記第２誘電体層の合計厚みｔとは、例えば、基板中に複数の前記第２誘電体層が配設される場合は、これらの第２誘電体層の前記基板の主面の法線方向における厚みの合計値を指す。具体的には、例えば、基板中に２層の前記第２誘電体層が配設される場合は、これら２層の第２誘電体層の前記基板の主面の法線方向における厚みをぞれぞれｔ１及びｔ２であるとすると、前記合計厚みｔは、ｔ１＋ｔ２を指す。
　但し、前記内層電極が有する前記２つの主面の何れにも接触していない第２誘電体層が基板中に存在する場合、例えば、前記内層電極が有する前記２つの主面のうち一方の主面には第１誘電体層が接触しており、当該第１誘電体層の内層電極とは反対側に第２誘電体層が配設されている場合は、当該第２誘電体層の厚みは上記における合計厚みｔには算入されない。これは、前記内層電極が有する前記２つの主面の何れにも接触していない第２誘電体層は、前述のような応力緩和の達成に寄与しないためである。
　以上のように、主としてセラミックを含んでなる誘電体層からなる基材と基板の内部に埋設される内層電極とを備える本実施態様に係る基板においては、前記内層電極が有する前記基板の主面に略平行な２つの主面のうち少なくとも一方の主面において前記内層電極と接触する誘電体層におけるガラス網目形成体成分の含有率を所定値以上（具体的には、８質量％以上）とし、且つ当該ガラス網目形成体成分を所定値以上の含有率にて含有する（第２）誘電体層の合計厚み（ｔ）の当該ガラス網目形成体成分を所定値以上の含有率にて含有しない（第１）誘電体層の合計厚み（Ｔ）に対する比率（ｔ／Ｔ）を所定値以上（具体的には、０．１以上）とすることにより、前記基材に亀裂を生ずること無く、前記基材と前記内層電極とを同時に焼成することができる。
　また、本実施態様に係る基板においては、前記内層電極の少なくとも一部が、前記基板の主面の法線方向において５０μｍ以上の厚みを有することから、本実施態様に係る基板を使用する電子回路を含むモジュール全体としての損失を小さくすることができる。
　ところで、大容量モジュールにおいては、前述のように、例えば、スイッチング素子のスイッチング動作に伴って発生するノイズによりスイッチング素子のスイッチング動作に異常が生じ、スイッチング素子等のパワー半導体素子を含むパワー回路や周辺回路を破壊する虞がある。更に、かかるノイズが大容量モジュールの外部に漏洩し、大容量モジュールの周辺機器の動作に影響を与える虞もある。加えて、例えば、Ｓｉウェーハを使用する従来のＩＧＢＴやＭＯＳＦＥＴ等を含むパワー半導体素子の損失改善策として、ＳｉＣウェーハやＧａＮウェーハを使用する新しいタイプのパワー半導体素子（例えば、ＳｉＣ－ＩＧＢＴやＳｉＣ－ＭＯＳＦＥＴ、ＧａＮ－ＩＧＢＴやＧａＮ－ＭＯＳＦＥＴ等）においては、Ｓｉウェーハを使用する従来の半導体素子と比較して、より高いスイッチング周波数における動作が可能となるため、大容量モジュールの小型化が可能となる利点がある一方、スイッチング周波数の上昇に伴い、これらの半導体素子から発生するノイズの周波数も上昇するため、ノイズに起因する上述のような問題も、より深刻となる。従って、大容量モジュールにおいては、例えばスイッチング素子等のパワー半導体素子から発生するノイズの低減が益々重要な技術的課題となっている。
　上記のようなノイズを低減するための対策としては、前述のように、コンデンサ（所謂「スナバコンデンサ」）をパワー半導体に並列に接続することが有効である。かかるスナバコンデンサによってノイズをより有効に低減するには、前述のように、パワー半導体素子とスナバコンデンサとの間の距離を短くする必要があることから、大容量モジュールに含まれる基板の内部にスナバコンデンサを埋設する構成が望ましい。
　また、上記のように基板の内部に埋設されたスナバコンデンサの容量を増大させてスナバコンデンサとして必要とされる容量を確保しようとする場合、当該基板の内部に埋設されるスナバコンデンサを構成する導体及び導体の間に挟まれる誘電体の積層数を増大させることによってスナバコンデンサの容量を増大させようとすると、当該基板の厚みが増大し、当該基板を用いる大容量モジュールの小型軽量化の妨げとなる虞がある。従って、基板中に高い誘電率を有する絶縁層（誘電体層）を形成し、当該誘電体層を用いてスナバコンデンサを構成することにより、基板の内部に埋設されるスナバコンデンサを構成する導体及び導体の間に挟まれる誘電体の積層数を増大させること無く（即ち、当該基板の厚みを増大させること無く）、スナバコンデンサの容量を増大させることが望ましい。
　かかる観点から、本発明の第２の実施態様は、
　本発明の前記第１の実施態様に係る基板であって、
　前記第１誘電体の誘電率が前記第２誘電体の誘電率より大きく、
　前記第１誘電体層がコンデンサを構成している、
基板である。
　上記のように、本実施態様に係る基板においては、前記第１誘電体の誘電率が前記第２誘電体の誘電率より大きく、前記第１誘電体層がコンデンサを構成している。当該コンデンサの具体的な構成は、例えば、本実施態様に係る基板や当該基板を使用して構成されるモジュールの設計仕様等に応じて、適宜設計することができる。例えば、本実施態様に係る基板においては、前記第１誘導体層の少なくとも一部を挟むように、導体材料を含んでなる少なくとも一対の電極を配設することにより、当該基板内にコンデンサを形成させることができる。また、上記少なくとも一対の電極の少なくとも一方の電極が、前記第１誘電体層の内部に埋設されていてもよく、前記第１誘電体層と当該基板の他の構成要素（例えば、第２誘電体層、内層電極）との界面に配設されていてもよく、又は当該基板が有する２つの主面の何れか一方に露出していてもよい。即ち、上記少なくとも一対の電極の少なくとも一方の電極は、本実施態様に係る基板が備える前記内層電極であってもよく、又は当該基板が有する２つの主面の何れか一方に露出するように配設された表面電極であってもよい。
　また、上記のように、本実施態様に係る基板においては、前記第１誘電体の誘電率が前記第２誘電体の誘電率より大きく、かかる大きい誘電率を有する第２誘電体層と上記電極とにより、基板の内部にコンデンサを形成する。これにより、本実施態様に係る基板においては、基板の内部に埋設されるスナバコンデンサを構成する導体及び導体の間に挟まれる誘電体の積層数を増大させること無く（即ち、当該基板の厚みを増大させること無く）、スナバコンデンサの容量を増大させることができる。従って、本実施態様に係る基板によれば、当該基板を用いる大容量モジュールの小型軽量化の妨げとなること無く、スナバコンデンサの容量を増大させることができる。
　ところで、本発明に係る基板においては、前述のように、前記内層電極が有する前記基板の主面に略平行な２つの主面のうち少なくとも一方の主面において前記内層電極と接触する誘電体層におけるガラス網目形成体成分の含有率を所定値以上とし、且つ当該ガラス網目形成体成分を所定値以上の含有率にて含有する第２誘電体層の合計厚みｔの当該ガラス網目形成体成分を所定値以上の含有率にて含有しない第１誘電体層の合計厚みＴに対する比率ｔ／Ｔを所定値以上とすることにより、前記基材に亀裂を生ずること無く、前記基材と前記内層電極とを同時に焼成することを可能としている。
　上記ガラス網目形成体成分は、電子回路基板としての要求特性、特に大容量モジュールにおいて使用される電子回路基板としての要求特性に悪影響を及ぼすこと無く、当該基板の焼成時に第２誘電体層が十分に軟化して、前述のような基板の焼成時における基材と電極との間での収縮プロファイルの差に起因して発生する応力を緩和するのに十分な流動性を第２誘電体層が発揮させることが可能である限りにおいて、如何なる組成を有するガラス網目形成体成分であってもよい。即ち、上記ガラス網目形成体成分としては、当該技術分野において公知の種々のガラス網目形成体を使用することができる。かかるガラス網目形成体としては、例えば、珪素（Ｓｉ）、硼素（Ｂ）、ゲルマニウム（Ｇｅ）、燐（Ｐ）、砒素（Ａｓ）、及びバナジウム（Ｖ）等の、それぞれの酸化物が知られている。主要なガラス網目形成体成分としては、例えば、二酸化珪素（ＳｉＯ２）及び三酸化二硼素（Ｂ２Ｏ３）の少なくとも何れか一方を含んでなるガラス網目形成体成分を挙げることができる。
　従って、本発明の第３の実施態様は、
　本発明の前記第１又は前記第２の実施態様の何れか１つに係る基板であって、
　前記ガラス網目形成体成分が、二酸化珪素（ＳｉＯ２）及び三酸化二硼素（Ｂ２Ｏ３）の少なくとも何れか一方を含んでなる、
基板である。
　上記のように、本実施態様に係る基板において、前記ガラス網目形成体成分が、二酸化珪素（ＳｉＯ２）及び三酸化二硼素（Ｂ２Ｏ３）の少なくとも何れか一方を含んでなる。即ち、前記ガラス網目形成体成分は、二酸化珪素（ＳｉＯ２）及び三酸化二硼素（Ｂ２Ｏ３）の何れか一方のみを含んでなるガラス網目形成体成分であってもよく、これらの両方を含んでなるガラス網目形成体成分であってもよい。
　ところで、前述のように、前記内層電極に含まれる導体材料は、本発明に係る基板の製造過程において、例えば、導体パターンの変形や導電特性の劣化等の問題を生ずること無く、結果として得られる導体パターンにおいて良好な導電性を呈するものである限り、当該技術分野において公知の種々の導体材料から適宜選択することができる。何れの場合であっても、前記内層電極は、本発明に係る基板を用いるモジュールにおける損失の低減という観点から、小さい電気抵抗を有する良導体からなることが望ましい。
　従って、本発明の第４の実施態様は、
　本発明の前記第１乃至前記第３の実施態様の何れか１つに係る基板であって、
　前記導体材料が、金（Ａｕ）、銀（Ａｇ）、及び銅（Ｃｕ）の少なくとも何れか１種を含んでなる、
基板である。
　上記のように、本実施態様に係る基板においては、前記導体材料が、金（Ａｕ）、銀（Ａｇ）、及び銅（Ｃｕ）の少なくとも何れか１種を含んでなる。これにより、本実施態様に係る基板における損失を低減することができ、結果として、本実施態様に係る基板を使用するモジュールの全体としての損失をも低減することができる。
　以上、本発明に係る基板としての幾つかの実施態様について説明してきたが、前述のように、本発明の範囲には、これらの実施態様を始めとする種々の実施態様及びそれらの変形例に係る基板の製造方法もまた含まれる。そこで、本発明に係る基板としての上述の実施態様に対応する基板の製造方法としての実施態様につき以下に列挙する。但し、これらの製造方法の説明において言及される基板及び基板の構成要素に関する説明は、本発明に係る基板としての上述の実施態様に関する説明において既に述べたので、ここでは繰り返して説明しない。
　即ち、本発明の第５の実施態様は、
　主としてセラミックを含んでなる基材と、
　前記基材中に埋設された導体材料を含んでなる内層電極と、
を同時に焼成して基板を得る、
基板の製造方法であって、
　前記基材が、第１誘電体からなる少なくとも１層の第１誘電体層及び第２誘電体からなる少なくとも１層の第２誘電体層を含んでなり、
　前記第２誘電体が８質量％以上のガラス網目形成体成分を含有し、
　前記内層電極の少なくとも一部が、前記基板の主面に略平行な２つの主面を有し、且つ前記基板の主面の法線方向において５０μｍ以上の厚みを有し、
　前記内層電極が有する前記２つの主面のうち少なくとも一方の主面において、前記内層電極と前記第２誘電体層とが接触しており、
　前記基板の主面の法線方向における前記第１誘電体層の合計厚みＴに対する前記基板の主面の法線方向における前記内層電極と接触している前記第２誘電体層の合計厚みｔの比率ｔ／Ｔが０．１以上である、
基板の製造方法である。
　次に、本発明の第６の実施態様は、
　本発明の前記第５の実施態様に係る基板の製造方法であって、
　前記第１誘電体の誘電率が前記第２誘電体の誘電率より大きく、
　前記第１誘電体層がコンデンサを構成している、
基板の製造方法である。
　また、本発明の第７の実施態様は、
　本発明の前記第５又は前記第６の実施態様の何れか１つに係る基板の製造方法であって、
　前記ガラス網目形成体成分が、二酸化珪素（ＳｉＯ２）及び三酸化二硼素（Ｂ２Ｏ３）の少なくとも何れか一方を含んでなる、
基板の製造方法である。
　更に、本発明の第８の実施態様は、
　本発明の前記第５乃至前記第７の実施態様の何れか１つに係る基板の製造方法であって、
　前記導体材料が、金（Ａｕ）、銀（Ａｇ）、及び銅（Ｃｕ）の少なくとも何れか１種を含んでなる、
基板の製造方法である。
　以上のように、本発明の幾つかの実施態様に係る基板の製造方法によれば、主としてセラミックを含んでなる誘電体層からなる基材と基板の内部に埋設される内層電極とを備える基板において、前記内層電極が有する前記基板の主面に略平行な２つの主面のうち少なくとも一方の主面において前記内層電極と接触する誘電体層におけるガラス網目形成体成分の含有率を所定値以上（具体的には、８質量％以上）とし、且つ当該ガラス網目形成体成分を所定値以上の含有率にて含有する（第２）誘電体層の合計厚み（ｔ）の当該ガラス網目形成体成分を所定値以上の含有率にて含有しない（第１）誘電体層の合計厚み（Ｔ）に対する比率（ｔ／Ｔ）を所定値以上（具体的には、０．１以上）とすることにより、前記内層電極の少なくとも一部が、前記基板の主面の法線方向において５０μｍ以上の厚みを有する場合においても、前記基材に亀裂を生ずること無く、前記基材と前記内層電極とを同時に焼成することができる。その結果、本実施態様に係る基板の製造方法によれば、低損失化を達成しつつ、信頼性の高い電子回路基板を提供することができる。
　以下、本発明の幾つかの実施態様に係る基板の構成等につき、添付図面等を参照しつつ説明する。但し、以下に述べる説明はあくまでも例示を目的とするものであり、本発明の範囲が以下の説明に限定されるものと解釈されるべきではない。
１．本発明の実施態様に係る基板を含む大容量モジュールの構成
　前述のように、図４は、本発明の１つの実施態様に係る基板を含む大容量モジュールの構成を示す模式図である。図４に示すように、本発明の１つの実施態様に係る基板２１０を含む大容量モジュール２００は、ダイオード２２１及びパワーＩＣ２２２が配設された絶縁基板２２０、及び基板２１０を含んでなる。また、絶縁基板２２０のダイオード２２１及びパワーＩＣ２２２が配設された側とは反対の側には、放熱ベース２２３を介してヒートシンク２２４が配設されている。
　一方、当該基板２１０の絶縁基板２２０に対向する側とは担体の側には、ヒートシンク２１５、主端子２１６、及び制御端子２１７がそれぞれ配設されている。更に、当該基板２１０は、第１誘電体層２１１及び第２誘電体層２１２を備え、基板の内部に内層電極２１３、基板の主面に表面電極２１４をそれぞれ備えている。尚、当該基板２１０において、第１誘電体層２１１は、第２誘電体層２１２を構成する第２誘電体よりも高い誘電率を有する第１誘電体によって構成されている。従って、第１誘電体層２１１は、当該基板２１０の内部に形成されるコンデンサを構成する誘電体として機能することができる。一方、第２誘電体層２１２は、ガラス網目形成体成分を所定値以上の含有率にて含有する。また、当該基板２１０の主面の法線方向における内層電極２１３の厚みは、前述のように５０μｍ以上である。更に、内層電極２１３の当該基板２１０の主面に略平行な２つの主面のうち、ヒートシンク２１５側の主面は第１誘電体層２１１と接触しており、絶縁基板２２０側の主面は第２誘電体層２１２と接触している。
　上記構成により、図４に示す大容量モジュール２００においては、ダイオード２２１及びパワーＩＣ２２２から発生する熱を、ヒートシンク２１５及び２２４により、効率良く外部に放出することができる。また、第１誘電体層２１１を誘電体とするコンデンサを当該基板２１０の内部に埋設することにより、パワーＩＣ２２２とコンデンサとを接続する電気的経路を短くすることができるので、パワーＩＣ２２２から発生するノイズを低減することができるのみならず、当該ノイズに起因して誘起されるサージ電圧の増大をも抑制することができる。
　更に、図４に示す大容量モジュール２００においては、内層電極２１３の厚みが十分に大きい（５０μｍ以上）ことから、当該基板２１０における損失の増大を抑制することができる。しかも、内層電極２１３の当該基板２１０の主面に略平行な２つの主面のうち絶縁基板２２０側の主面は、ガラス網目形成体成分を所定値以上の含有率にて含有する第２誘電体層２１２と接触している。これにより、当該基板２１０の焼成時に、内層電極２１３と基材との間での収縮プロファイルの差に起因して発生する応力を第２誘電体層２１２が緩和することができる。その結果、当該基板２１０においては、上記のように厚い（５０μｍ以上）内層電極２１３が内部に埋設されているにも拘わらず、当該基板２１０の焼成時に基材に亀裂が生ずる等の問題が低減される。従って、当該基板２１０によれば、基材に生じた亀裂を介して水分が入り込んで内層電極の腐食や耐絶縁性の低下に繋がったり、更には内層電極の断線に繋がったりする問題を低減し、大容量モジュール２００の信頼性を高めることができる。
２．基板の構造及び誘電体の組成による亀裂の発生状況の違い
　本実施例においては、基板の種々の構造と誘電体の種々の組成との組み合わせによる、基板における亀裂の発生状況の違いについて検討した。具体的には、内層電極と第２誘電体層との接触状況、第１誘電体層に対する第２誘電体層の厚みの比率（ｔ／Ｔ）、及び内層電極の厚みが異なる種々の構造を有する基板において、異なる組成を有する第１誘電体及び第２誘電体を使用して、各種基板サンプルを製造し、個々の基板サンプルにおける焼成後の亀裂の発生状況について、それぞれ評価した。
　尚、個々の基板サンプルの製造方法については、当業者に明らかであり、また本発明の各種実施態様に関する上述の記載において既に述べた通りであるので、ここでの説明は割愛する。一方、個々の基板サンプルにおける焼成後の亀裂の発生状況は、超音波探傷試験によって評価した。本実施例における亀裂の発生状況の評価に用いた各種基板サンプルの構造及び各種誘電体の組成につき、以下に詳細に説明する。
（１）基板サンプル用の各種構造
　前述のように、図５は、本発明の種々の実施例及び比較例に係る基板サンプル用の各種構造を示す模式図である。尚、説明を容易にするため、ここでは、基板が有する２つの主面のうち、大容量モジュールに組み込まれた際にパワーＩＣ等のパワー半導体に対向する側（即ち、図５における下側）の主面を第１表面、第１表面とは反対側（即ち、図５における上側）の主面を第２表面と称する。図５に示す基板構造（ａ）乃至（ｆ）においては、第１表面において露出する第１表面電極、第２表面において露出する第２表面電極、及び当該基板の内部に埋設される内層電極がぞれぞれ設けられている。尚、かかる電極の構成については、図５に示す全ての基板構造（ａ）乃至（ｆ）において共通とする。
　先ず、基板構造（ａ）においては、図５（ａ）に示すように、内層電極の第２表面側の主面から基板の第２表面までの領域は第１誘電体層によって構成され、内層電極の第２表面側の主面から基板の第１表面までの領域は第２誘電体層によって構成されている。その結果、基板構造（ａ）においては、内層電極の第２表面側の主面は第１誘電体層と接触し、第１表面側の主面（及び側面）は第２誘電体層と接触している。従って、基板構造（ａ）の構成は、他の要件（各誘電体層の厚み及び第２誘電体におけるガラス網目形成体成分の含有率）が満足される限り、本発明の１つの実施態様に係る基板の構造に該当する。尚、基板構造（ａ）においては、第１誘電体層の合計厚みＴは内層電極の第２表面側の主面と基板の第２表面との距離に該当し、第２誘電体層の合計厚みｔは内層電極の第１表面側の主面と基板の第１表面との距離に該当する。
　次に、基板構造（ｂ）においては、図５（ｂ）に示すように、内層電極の第１表面側の主面から基板の第２表面までの領域は第２誘電体層によって構成され、内層電極の第１表面側の主面から基板の第１表面までの領域は第１誘電体層によって構成されている。その結果、基板構造（ｂ）においては、内層電極の第１表面側の主面は第１誘電体層と接触し、第２表面側の主面（及び側面）は第２誘電体層と接触している。従って、基板構造（ｂ）の構成は、他の要件（各誘電体層の厚み及び第２誘電体におけるガラス網目形成体成分の含有率）が満足される限り、本発明のもう１つの実施態様に係る基板の構造に該当する。尚、基板構造（ｂ）においては、第１誘電体層の合計厚みＴは内層電極の第２表面側の主面と基板の第１表面との距離に該当し、第２誘電体層の合計厚みｔは内層電極の第２表面側の主面と基板の第２表面との距離に該当する。
　また、基板構造（ｃ）においては、図５（ｃ）に示すように、内層電極の第２表面側の主面から、当該主面と基板の第２表面との中間に位置する当該主面に略平行な平面（以降、「中間面１」と称する）までの領域は第１誘電体層によって構成され、基板の内部のその他の領域は第２誘電体層によって構成されている。その結果、基板構造（ｃ）においては、内層電極の第２表面側の主面は第１誘電体層と接触し、第１表面側の主面（及び側面）は第２誘電体層と接触している。従って、基板構造（ｃ）の構成は、他の要件（各誘電体層の厚み及び第２誘電体におけるガラス網目形成体成分の含有率）が満足される限り、本発明のもう１つの実施態様に係る基板の構造に該当する。尚、基板構造（ｃ）においては、第１誘電体層の合計厚みＴは内層電極の第２表面側の主面と上記中間面１との距離に該当し、第２誘電体層の合計厚みｔは内層電極の第１表面側の主面と基板の第１表面との距離に該当する。
　更に、基板構造（ｄ）においては、図５（ｄ）に示すように、内層電極の第１表面側の主面から、内層電極の第１表面側の主面と基板の第２表面との中間に位置する当該主面に略平行な平面（以降、「中間面２」と称する）までの領域は第１誘電体層によって構成され、基板の内部のその他の領域は第２誘電体層によって構成されている。その結果、基板構造（ｄ）においては、内層電極の第２表面側の主面（及び側面）は第１誘電体層と接触し、第１表面側の主面は第２誘電体層と接触している。従って、基板構造（ｄ）の構成は、他の要件（各誘電体層の厚み及び第２誘電体におけるガラス網目形成体成分の含有率）が満足される限り、本発明のもう１つの実施態様に係る基板の構造に該当する。尚、基板構造（ｄ）においては、第１誘電体層の合計厚みＴは内層電極の第２表面側の主面と上記中間面２との距離に該当し、第２誘電体層の合計厚みｔは内層電極の第１表面側の主面と基板の第１表面との距離に該当する。
　加えて、基板構造（ｅ）においては、図５（ｅ）に示すように、内層電極の第２表面側の主面と基板の第２表面との中間に位置する当該主面に略平行な平面（以降、「中間面３」と称する）から、中間面３と基板の第２表面との中間に位置する当該主面に略平行な平面（以降、「中間面４」と称する）までの領域は第１誘電体層によって構成され、基板の内部のその他の領域は第２誘電体層によって構成されている。その結果、基板構造（ｅ）においては、内層電極の第１表面側の主面及び第２表面側の主面（並びに側面）は何れも第２誘電体層と接触している。従って、基板構造（ｅ）の構成は、他の要件（各誘電体層の厚み及び第２誘電体におけるガラス網目形成体成分の含有率）が満足される限り、本発明のもう１つの実施態様に係る基板の構造に該当する。尚、基板構造（ｅ）においては、第１誘電体層の合計厚みＴは上記中間面３と上記中間面４との距離に該当し、第２誘電体層の合計厚みｔは内層電極の第１表面側の主面と基板の第１表面との距離（ｔ２）と内層電極の第２表面側の主面と上記中間面３との距離（ｔ１）との和に該当する（ｔ＝ｔ１＋ｔ２）。
　一方、基板構造（ｆ）においては、図５（ｆ）に示すように、内層電極の第２表面側の主面と基板の第２表面との中間に位置する当該主面に略平行な平面（以降、「中間面５」と称する）から、基板の第１表面までの領域は第１誘電体層によって構成され、上記中間面５から基板の第２表面までの領域は第２誘電体層によって構成されている。その結果、基板構造（ｆ）においては、内層電極の第１表面側の主面及び第２表面側の主面（並びに側面）は何れも第１誘電体層と接触しており、第２誘電体層と接触していない。従って、基板構造（ｆ）の構成は、他の要件（各誘電体層の厚み及び第２誘電体におけるガラス網目形成体成分の含有率）が満足されるか否かに拘わらず、本発明の実施態様に係る基板の構造には該当しない（即ち、比較例に係る構造である）。尚、基板構造（ｆ）においては、第１誘電体層の合計厚みＴは上記中間面５と基板の第１表面との距離に該当し、第２誘電体層の合計厚みｔは、内層電極の主面接触する第２誘電体層が存在しないため０（ゼロ）となる（ｔ＝０（ゼロ））。
　尚、上記各種基板構造のうち基板構造（ｃ）、（ｄ）、及び（ｅ）においては、何れも基板の第１表面に最も近い領域が第２誘電体層によって構成されているが、上記のように、これらの第２誘電体層の厚みは、第２誘電体層の合計厚みｔに算入されない。これは、前述のように、内層電極が有する２つの主面の何れにも接触していない第２誘電体層は、基板の焼成時に内層電極と基材との間での収縮プロファイルの差に起因して発生する応力を緩和することができないためである。
（２）第１誘電体としての各種誘電体原材料の組成
　次に、本実施例においては、上述の各種基板の第１誘電体層を構成する第１誘電体として、以下に示す２種類の誘電体原材料を用意した。
《誘電体原材料１－１》
　ＢａＣＯ３、ＴｉＯ２、Ｎｄ２Ｏ３、及びＢｉ２Ｏ３の混合物を１１００℃において仮焼して０．１６ＢａＯ・０．６７５ＴｉＯ２・０．１４Ｎｄ２Ｏ３・０．０２５Ｂｉ２Ｏ３を合成した後、粉砕した。この粉砕物に対して、２重量％のボリシリケート系ガラス粉砕物を焼成助剤として混合したものを、第１誘電体の原材料１－１とした。尚、この誘電体原材料１－１を９００℃において焼成したものの誘電率は８０であった。
《誘電体原材料１－２》
　等モルのＢａＣＯ３及びＴｉＯ２の混合物を１１００℃において仮焼してＢａＴｉＯ３を合成した後、粉砕した。この粉砕物に対して、合計で６質量％のＢｉ２Ｏ３、ＣｕＯ、及びＺｎＯの混合物を副成分として加えたものを、第１誘電体の原材料１－２とした。尚、この誘電体原材料１－２を９００℃において焼成したものの誘電率は２０００であった。
（３）第２誘電体としての各種誘電体材料の組成
　次に、本実施例においては、上述の各種基板の第２誘電体層を構成する第２誘電体として、以下に示す１３種類の誘電体原材料を用意した。
《誘電体原材料２－１－１乃至１０》
　ＢａＣＯ３、ＴｉＯ２、及びＺｎＯの混合物を１１００℃において仮焼してＢａＯ・４．５ＴｉＯ２・１．５ＺｎＯを合成した後、粉砕した。この粉砕物に対して、ＳｉＯ２、Ｈ３ＢＯ３、及びＺｎＯに必要に応じてＧｅＯ２又はＰ２Ｏ５を加えてガラス化して粉砕したものを加え、第２誘電体の原材料２－１－１乃至１０とした。斯くして得られた１０種類の誘電体原材料におけるＢ２Ｏ３及びＳｉＯ２の添加率［質量％］を表１に示す。尚、これらの誘電体原材料を９００℃において焼成したものの誘電率は、主として上記ガラス網目形成体成分の添加率によって変化するが、何れも上述の第１誘電体の原材料よりも小さく、１５乃至３５の範囲の誘電率を呈した。
《誘電体原材料２－２》
　Ｈ３ＢＯ３、ＳｉＯ２、Ａｌ２Ｏ３、及びＣａＣＯ３の混合物を１４５０℃において溶融させて０．０９Ｂ２Ｏ３・０．５８ＳｉＯ２・０．０６Ａｌ２Ｏ３・０．２７ＣａＯの組成を有するガラス網目形成体とした後、粉砕した。この粉砕物６０質量％に対して、アルミナ粉末４０質量％を混合して、第２誘電体の原材料２－２とした。尚、この誘電体原材料を９００℃において焼成したものの誘電率は８であり、上述の第１誘電体の原材料よりも小さい誘電率を呈した。
《誘電体原材料２－３》
　ＢａＣＯ３、Ａｌ２Ｏ３、ＳｉＯ２、ＺｎＯ、及びＢｉ２Ｏ３の混合物を１１００℃において仮焼した後、粉砕した。この粉砕物に、ＳｉＯ２及びＨ３ＢＯ３にＺｎＯを加えてガラス化し粉砕したものを２質量％になるように加え、０．４４ＢａＯ・０．４３ＳｉＯ２・０．０３Ａｌ２Ｏ３・０．０３Ｂｉ２Ｏ３・０．０６ＺｎＯ・０．０１Ｂ２Ｏ３の組成を有する第２誘電体の原材料２－３とした。尚、この誘電体原材料を９００℃において焼成したものの誘電率は７であり、上述の第１誘電体の原材料よりも小さい誘電率を呈した。
《誘電体原材料２－４》
　Ｈ３ＢＯ３、ＳｉＯ２、及びＺｎＯの混合物を１４００℃において溶融させて０．２５Ｂ２Ｏ３・０．１０ＳｉＯ２・０．６５ＺｎＯの組成を有するガラス網目形成体とした後、粉砕した。この粉砕物４０質量％に対して、アルミナ粉末６０質量％を混合して、第２誘電体の原材料２－４とした。尚、この誘電体原材料を９００℃において焼成したものの誘電率は８であり、上述の第１誘電体の原材料よりも小さい誘電率を呈した。
（３）各種基板サンプルの製造
　以上において述べた各種基板構造及び各種誘電体原材料を適用し、５乃至５００μｍの厚みを有する、導体パターンが内部に埋設若しくは表面に形成された誘電体材料のシート及び／又は導体パターンの無い誘電体材料のシートを必要な枚数だけ積層して、各種基板サンプルを製造した。この際、第１誘電体層に対する第２誘電体層の厚みの比率（ｔ／Ｔ）、及び内層電極の厚みを変更して、各種基板サンプルを製造し、個々の基板サンプルにおける焼成後の亀裂の発生状況につき、それぞれ評価した。本実施例において製造した各種基板サンプルにおける基板構造、内層電極の厚み、第１誘電体及び第２誘電体の組成及び厚み比率（ｔ／Ｔ）、並びに基板焼成後の亀裂の有無につき、以下の表１に列挙する。
Figure JPOXMLDOC01-appb-T000001
（４）各種基板サンプルの評価
　Ａ）比較例Ａ１乃至Ａ７及び実施例Ａ１乃至Ａ１０
　表１に示すように、比較例Ａ１乃至Ａ７及び実施例Ａ１乃至Ａ１０に係る基板サンプルは、前述の基板構造（ａ）において、第１誘電体層としては前述の誘電体原材料１－１を使用し、第２誘電体層としては前述の誘電体原材料２－１－１乃至４、２－１－９及び１０、２－２乃至２－４を使用して製造した。尚、比較例Ａ１乃至Ａ７及び実施例Ａ１乃至Ａ１０に係る基板サンプルにおいては、基本的に、内層電極の（基板の主面の法線方向における）厚みは２００μｍにて一定とし、第１誘電体層の厚み（Ｔ）に対する第２誘電体層の厚み（ｔ）の比率（ｔ／Ｔ）（「厚比」とも称する）も０．１にて一定とした。但し、厚比（ｔ／Ｔ）による亀裂の発生状況に対する影響を調べるため、実施例Ａ５、Ａ６、及びＡ７に係る基板サンプル、並びに比較例Ａ３、Ａ５、Ａ６、及びＡ７に係る基板サンプルにおいては、厚比（ｔ／Ｔ）の値を、それぞれ、０．２、０．４、及び１．０、並びに０．０９、０．０８、０．０９、及び０．０８とした。また、内層電極の厚みによる亀裂の発生状況に対する影響を調べるため、比較例Ａ４に係る基板サンプルにおいては、内層電極の厚みを４０μｍとした。
　表１に示す比較例Ａ１及びＡ２並びに実施例Ａ１乃至Ａ１０に係る基板サンプルについての評価結果からも明らかであるように、５０μｍ以上の内層電極の厚み及び０．１以上の厚比（ｔ／Ｔ）を有し、内層電極の少なくとの一方の主面が第２誘電体層と接触する基板構造（ａ）においても、第２誘電体におけるガラス網目形成体成分の含有率が８質量％未満である場合は、焼成後の基板において亀裂が認められた（比較例Ａ１及びＡ２）。一方、第２誘電体におけるガラス網目形成体成分の含有率が８質量％以上である場合は、焼成後の基板において亀裂が認められなかった（実施例Ａ１乃至Ａ１０）。また、実施例Ａ１乃至Ａ１０に係る基板サンプルの中で、ガラス網目形成体成分における追加成分として、それぞれＧｅＯ２及びＰ２Ｏ５を含む実施例Ａ８乃至Ａ９に係る基板サンプルにおいても、これらの追加成分を含まない実施例Ａ１乃至Ａ７及びＡ１０に係る基板サンプルと同様に、、焼成後の基板において亀裂が認められなかった。このように、焼成後の基板における亀裂の発生を抑制するためには、第２誘電体におけるガラス網目形成体成分の含有率は８質量％以上であることが望ましいことが確認された。
　また、厚比（ｔ／Ｔ）が異なる点を除いて同一の構成を有する実施例Ａ１及びＡ５乃至Ａ７、並びに比較例Ａ３に係る基板サンプルの比較から、焼成後の基板における亀裂の発生を抑制するためには、厚比（ｔ／Ｔ）が０．１以上であることが望ましいことが確認された。同様に、厚比（ｔ／Ｔ）が異なる点を除いて同一の構成を有する、実施例Ａ３に係る基板サンプルと比較例Ａ５に係る基板サンプルとの対、実施例Ａ４に係る基板サンプルと比較例Ａ６に係る基板サンプルとの対、及び実施例Ａ１０に係る基板サンプルと比較例Ａ７に係る基板サンプルとの対、における比較からも、焼成後の基板における亀裂の発生を抑制するためには、厚比（ｔ／Ｔ）が０．１以上であることが望ましいことが改めて確認された。
　尚、比較例Ａ４に係る基板サンプルにおいては、第２誘電体におけるガラス網目形成体成分の含有率が８質量％未満（具体的には、５．５質量％）であるにも拘わらず、焼成後の基板において亀裂が認められなかった。これは、比較例Ａ４に係る基板サンプルにおいては、内層電極の厚みが４０μｍと小さいため、基板の焼成時に内層電極と基材との間での収縮プロファイルの差に起因して発生する応力が、そもそも小さかったためと考えられる。
　Ｂ）比較例Ｂ１乃至Ｂ３及び実施例Ｂ１乃至Ｂ３
　表１に示すように、比較例Ｂ１乃至Ｂ３及び実施例Ｂ１乃至Ｂ３に係る基板サンプルは、前述の基板構造（ｂ）及び（ｃ）において、第１誘電体層としては前述の誘電体原材料１－１を使用し、第２誘電体層としては前述の誘電体原材料２－１－５乃至８を使用して製造した。尚、比較例Ｂ１乃至Ｂ３及び実施例Ｂ１乃至Ｂ３に係る基板サンプルにおいても、基本的に、内層電極の厚みは２００μｍにて一定とし、厚比（ｔ／Ｔ）も０．１にて一定とした。但し、厚比（ｔ／Ｔ）による亀裂の発生状況に対する影響を調べるため、実施例Ｂ３及び比較例Ｂ３に係る基板サンプルにおいては、厚比（ｔ／Ｔ）の値をそれぞれ０．２及び０．０７とした。また、実施例Ｂ３に係る基板サンプルにおいては、内層電極の厚みを１００μｍとした。
　表１に示す比較例Ｂ１乃至Ｂ３及び実施例Ｂ１乃至Ｂ３に係る基板サンプルについての評価結果からも明らかであるように、５０μｍ以上の内層電極の厚み及び０．１以上の厚比（ｔ／Ｔ）を有し、内層電極の少なくとの一方の主面が第２誘電体層と接触する基板構造（ｂ）及び（ｃ）においても、第２誘電体におけるガラス網目形成体成分の含有率が８質量％未満である場合は、焼成後の基板において亀裂が認められた（比較例Ｂ１及びＢ２）。一方、第２誘電体におけるガラス網目形成体成分の含有率が８質量％以上である場合は、焼成後の基板において亀裂が認められなかった（実施例Ｂ１及びＢ２）。このように、焼成後の基板における亀裂の発生を抑制するためには、第２誘電体におけるガラス網目形成体成分の含有率は８質量％以上であることが望ましいことが改めて確認された。
　また、実施例Ｂ３に係る基板サンプルは、内層電極の厚みが１００μｍと小さく、厚比（ｔ／Ｔ）が０．２と大きい点を除き、実施例Ｂ２に係る基板サンプルと同じ構成を有する。かかる構成を有する実施例Ｂ３に係る基板サンプルにおいては、焼成後の基板において亀裂が認められなかった。これは、内層電極の厚みが１００μｍと比較的小さく、その一方で厚比（ｔ／Ｔ）が０．２と比較的大きいため、基板の焼成時に内層電極と基材との間での収縮プロファイルの差に起因して発生する応力が十分に緩和されたためと考えられる。更に、比較例Ｂ３に係る基板サンプルは、厚比（ｔ／Ｔ）が０．０７と小さい点を除き、実施例Ｂ１に係る基板サンプルと同じ構成を有する。かかる構成を有する比較例Ｂ３に係る基板サンプルにおいては、焼成後の基板において亀裂が認められた。これは、厚比（ｔ／Ｔ）が０．０７と小さいため、基板の焼成時に内層電極と基材との間での収縮プロファイルの差に起因して発生する応力が十分に緩和されなかったためと考えられる。
　Ｄ）比較例Ｄ１乃至Ｄ４並びに実施例Ｄ１及びＤ２
　表１に示すように、比較例Ｄ１乃至Ｄ４並びに実施例Ｄ１及びＤ２に係る基板サンプルは、前述の基板構造（ｄ）において、第１誘電体層としては前述の誘電体原材料１－２を使用し、第２誘電体層としては前述の誘電体原材料２－１－１乃至４を使用して製造した。尚、比較例Ｄ１乃至Ｄ４並びに実施例Ｄ１及びＤ２に係る基板サンプルにおいては、基本的に、内層電極の厚みは１００μｍにて一定とし、厚比（ｔ／Ｔ）も０．１にて一定とした。但し、厚比（ｔ／Ｔ）による亀裂の発生状況に対する影響を調べるため、比較例Ｄ３に係る基板サンプルにおいては、厚比（ｔ／Ｔ）の値を０．０６とした。また、内層電極の厚みによる亀裂の発生状況に対する影響を調べるため、比較例Ｄ４に係る基板サンプルにおいては、内層電極の厚みを４０μｍとした。
　表１に示す比較例Ｄ１乃至Ｄ４並びに実施例Ｄ１及びＤ２に係る基板サンプルについての評価結果からも明らかであるように、５０μｍ以上の内層電極の厚み及び０．１以上の厚比（ｔ／Ｔ）を有し、内層電極の少なくとの一方の主面が第２誘電体層と接触する基板構造（ｄ）においても、第２誘電体におけるガラス網目形成体成分の含有率が８質量％未満である場合は、焼成後の基板において亀裂が認められた（比較例Ｄ１及びＤ２）。一方、第２誘電体におけるガラス網目形成体成分の含有率が８質量％以上である場合は、焼成後の基板において亀裂が認められなかった（実施例Ｄ１及びＤ２）。このように、焼成後の基板における亀裂の発生を抑制するためには、第２誘電体におけるガラス網目形成体成分の含有率は８質量％以上であることが望ましいことが改めて確認された。
　また、厚比（ｔ／Ｔ）が異なる点を除いて同一の構成を有する実施例Ｄ１及び比較例Ｄ３に係る基板サンプルの比較から、焼成後の基板における亀裂の発生を抑制するためには、厚比（ｔ／Ｔ）が０．１以上であることが望ましいことが確認された。尚、比較例Ｄ４に係る基板サンプルにおいては、第２誘電体におけるガラス網目形成体成分の含有率が８質量％未満（具体的には、５．５質量％）であるにも拘わらず、焼成後の基板において亀裂が認められなかった。これは、比較例Ｄ４に係る基板サンプルにおいては、内層電極の厚みが４０μｍと小さいため、基板の焼成時に内層電極と基材との間での収縮プロファイルの差に起因して発生する応力がそもそも小さかったためと考えられる。
　Ｅ）比較例Ｅ１乃至Ｅ４並びに実施例Ｅ１及びＥ２
　表１に示すように、比較例Ｅ１乃至Ｅ４並びに実施例Ｅ１及びＥ２に係る基板サンプルは、前述の基板構造（ｅ）において、第１誘電体層としては前述の誘電体原材料１－２を使用し、第２誘電体層としては前述の誘電体原材料２－１－５乃至８を使用して製造した。尚、比較例Ｅ１乃至Ｅ４並びに実施例Ｅ１及びＥ２に係る基板サンプルにおいては、基本的に、内層電極の厚みは５０μｍにて一定とし、厚比（ｔ／Ｔ）も０．１にて一定とした。但し、厚比（ｔ／Ｔ）による亀裂の発生状況に対する影響を調べるため、比較例Ｅ３に係る基板サンプルにおいては、厚比（ｔ／Ｔ）の値を０．０８とした。また、内層電極の厚みによる亀裂の発生状況に対する影響を調べるため、比較例Ｅ４に係る基板サンプルにおいては、内層電極の厚みを４０μｍとした。
　表１に示す比較例Ｅ１乃至Ｅ４並びに実施例Ｅ１及びＥ２に係る基板サンプルについての評価結果からも明らかであるように、５０μｍ以上の内層電極の厚み及び０．１以上の厚比（ｔ／Ｔ）を有し、内層電極の少なくとの一方の主面が第２誘電体層と接触する基板構造（ｅ）においても、第２誘電体におけるガラス網目形成体成分の含有率が８質量％未満である場合は、焼成後の基板において亀裂が認められた（比較例Ｅ１及びＥ２）。一方、第２誘電体におけるガラス網目形成体成分の含有率が８質量％以上である場合は、焼成後の基板において亀裂が認められなかった（実施例Ｅ１及びＥ２）。このように、焼成後の基板における亀裂の発生を抑制するためには、第２誘電体におけるガラス網目形成体成分の含有率は８質量％以上であることが望ましいことが改めて確認された。
　また、厚比（ｔ／Ｔ）が異なる点を除いて同一の構成を有する実施例Ｅ１及び比較例Ｅ３に係る基板サンプルの比較から、焼成後の基板における亀裂の発生を抑制するためには、厚比（ｔ／Ｔ）が０．１以上であることが望ましいことが確認された。尚、比較例Ｅ４に係る基板サンプルにおいては、第２誘電体におけるガラス網目形成体成分の含有率が８質量％未満（具体的には、５．３質量％）であるにも拘わらず、焼成後の基板において亀裂が認められなかった。これは、比較例Ｅ４に係る基板サンプルにおいては、内層電極の厚みが４０μｍと小さいため、基板の焼成時に内層電極と基材との間での収縮プロファイルの差に起因して発生する応力がそもそも小さかったためと考えられる。
　Ｆ）比較例Ｆ１及びＦ２
　表１に示すように、比較例Ｆ１及びＦ２に係る基板サンプルは、前述の基板構造（ｆ）において、第１誘電体層としては前述の誘電体原材料１－２を使用し、第２誘電体層としては前述の誘電体原材料２－１－８を使用して製造した。尚、厚比（ｔ／Ｔ）については比較例Ｆ１及びＦ２に係る基板サンプルの何れにおいても０．１にて一定としたが、内層電極の厚みについては、比較例Ｆ１に係る基板サンプルにおいては２００μｍとし、比較例Ｆ２に係る基板サンプルにおいては５０μｍとした。
　表１に示す比較例Ｆ１及びＦ２に係る基板サンプルについての評価結果からも明らかであるように、それぞれ２００μｍ及び５０μｍの内層電極の厚みを有する比較例Ｆ１及びＦ２に係る基板サンプルの何れにおいても、第２誘電体におけるガラス網目形成体成分の含有率が８質量％以上であり、厚比（ｔ／Ｔ）が０．１であるにも拘わらず、焼成後の基板において亀裂が認められた。これは、前述のように、比較例Ｆ１及びＦ２に係る基板サンプルにおいて採用した基板構造（ｆ）においては、内層電極の第１表面側の主面及び第２表面側の主面（並びに側面）は何れも第１誘電体層と接触しており、第２誘電体層と接触していないため、基板の焼成時に内層電極と基材との間での収縮プロファイルの差に起因して発生する応力を緩和することができなかったためと考えられる。
（５）まとめ
　以上のように、主としてセラミックを含んでなる誘電体層からなる基材と基板の内部に埋設される内層電極とを備える基板において、前記基材が、第１誘電体からなる少なくとも１層の第１誘電体層及び８質量％以上のガラス網目形成体成分を含有する第２誘電体からなる少なくとも１層の第２誘電体層を含んでなり、前記内層電極が有する前記基板の主面に略平行な２つの主面のうち少なくとも一方の主面において、前記内層電極と前記第２誘電体層とが接触しており、前記基板の主面の法線方向における前記第１誘電体層の合計厚みＴに対する前記基板の主面の法線方向における前記内層電極と接触している前記第２誘電体層の合計厚みｔの比率ｔ／Ｔが０．１以上である、構成とすることによって、前記基材に亀裂を生ずること無く、前記基材と前記内層電極とを同時に焼成することができることが確認された。
　本発明に係る基板によれば、内層電極の厚みを十分に大きくして当該基板における損失の増大を抑制しながらも、内層電極の当該基板の主面に略平行な２つの主面のうち少なくとも一方の主面をガラス網目形成体成分を所定値以上の含有率にて含有する第２誘電体層と接触させ、且つ第１誘電体層の厚みＴに対する第２誘電体層の厚みｔの比率ｔ／Ｔを所定値以上とすることにより、基材に亀裂を生ずること無く、前記基材と前記内層電極とを同時に焼成することができる。従って、本発明に係る基板によれば、基材に生じた亀裂を介して水分が入り込んで内層電極の腐食や耐絶縁性の低下に繋がったり、更には内層電極の断線に繋がったりする問題を低減し、当該基板を用いる大容量モジュールの信頼性を高めることができる。
　以上、本発明を説明することを目的として、特定の構成を有する幾つかの実施態様について説明してきたが、本発明の範囲は、これらの例示的な実施態様に限定されるものではなく、特許請求の範囲及び明細書に記載された事項の範囲内で、適宜修正を加えることができることは言うまでも無い。
　１００…パワーモジュール、１１０…第１電子回路、１１１…第１回路基板、１１２…接着用パッド、１１３…パワー半導体素子、１１４…ケース、１１５…ヒートシンク、１１６…ワイヤボンド、１１７…ダイレクトボンド銅、１２０…第２電子回路、１２１…第２回路基板、１２２…表面電極、１２３…内層電極、１２４…表面電極、１２５…制御回路素子、１２６…コンデンサ、２００…パワーモジュール、２１０…基板、２１１…第１誘電体層、２１２…第２誘電体層、２１３…内層電極、２１４…表面電極、２１５…ヒートシンク、２１６…主端子、２１７…制御端子、２２０…絶縁基板、２２１…ダイオード、２２２…パワーＩＣ、２２３…放熱ベース、及び２２４…ヒートシンク。

Claims (8)

  1. 　主としてセラミックを含んでなる基材と、
    　前記基材中に埋設された導体材料を含んでなる内層電極と、
    を同時に焼成して得られる基板であって、
    　前記基材が、第１誘電体からなる少なくとも１層の第１誘電体層及び第２誘電体からなる少なくとも１層の第２誘電体層を含んでなり、
    　前記第２誘電体が８質量％以上のガラス網目形成体成分を含有し、
    　前記内層電極の少なくとも一部が、前記基板の主面に略平行な２つの主面を有し、且つ前記基板の主面の法線方向において５０μｍ以上の厚みを有し、
    　前記内層電極が有する前記２つの主面のうち少なくとも一方の主面において、前記内層電極と前記第２誘電体層とが接触しており、
    　前記基板の主面の法線方向における前記第１誘電体層の合計厚みＴに対する前記基板の主面の法線方向における前記内層電極と接触している前記第２誘電体層の合計厚みｔの比率ｔ／Ｔが０．１以上である、
    基板。
  2. 　請求項１に記載の基板であって、
    　前記第１誘電体の誘電率が前記第２誘電体の誘電率より大きく、
    　前記第１誘電体層がコンデンサを構成している、
    基板。
  3. 　請求項１又は２の何れか１項に記載の基板であって、
    　前記ガラス網目形成体成分が、二酸化珪素（ＳｉＯ２）及び三酸化二硼素（Ｂ２Ｏ３）の少なくとも何れか一方を含んでなる、
    基板。
  4. 　請求項１乃至３の何れか１項に記載の基板であって、
    　前記導体材料が、金（Ａｕ）、銀（Ａｇ）、及び銅（Ｃｕ）の少なくとも何れか１種を含んでなる、
    基板。
  5. 　主としてセラミックを含んでなる基材と、
    　前記基材中に埋設された導体材料を含んでなる内層電極と、
    を同時に焼成して基板を得る、
    基板の製造方法であって、
    　前記基材が、第１誘電体からなる少なくとも１層の第１誘電体層及び第２誘電体からなる少なくとも１層の第２誘電体層を含んでなり、
    　前記第２誘電体が８質量％以上のガラス網目形成体成分を含有し、
    　前記内層電極の少なくとも一部が、前記基板の主面に略平行な２つの主面を有し、且つ前記基板の主面の法線方向において５０μｍ以上の厚みを有し、
    　前記内層電極が有する前記２つの主面のうち少なくとも一方の主面において、前記内層電極と前記第２誘電体層とが接触しており、
    　前記基板の主面の法線方向における前記第１誘電体層の合計厚みＴに対する前記基板の主面の法線方向における前記内層電極と接触している前記第２誘電体層の合計厚みｔの比率ｔ／Ｔが０．１以上である、
    基板の製造方法。
  6. 　請求項５に記載の基板の製造方法であって、
    　前記第１誘電体の誘電率が前記第２誘電体の誘電率より大きく、
    　前記第１誘電体層がコンデンサを構成している、
    基板の製造方法。
  7. 　請求項５又は６の何れか１項に記載の基板の製造方法であって、
    　前記ガラス網目形成体成分が、二酸化珪素（ＳｉＯ２）及び三酸化二硼素（Ｂ２Ｏ３）の少なくとも何れか一方を含んでなる、
    基板の製造方法。
  8. 　請求項５乃至７の何れか１項に記載の基板の製造方法であって、
    　前記導体材料が、金（Ａｕ）、銀（Ａｇ）、及び銅（Ｃｕ）の少なくとも何れか１種を含んでなる、
    基板の製造方法。
PCT/JP2011/078390 2011-12-08 2011-12-08 大容量モジュール用基板、及び当該基板の製造方法 WO2013084334A1 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
PCT/JP2011/078390 WO2013084334A1 (ja) 2011-12-08 2011-12-08 大容量モジュール用基板、及び当該基板の製造方法
CN201180076358.7A CN104106134B (zh) 2011-12-08 2011-12-08 大容量模块用基板以及该基板的制造方法
EP11876920.7A EP2790215B1 (en) 2011-12-08 2011-12-08 Substrate for large-capacity module, and manufacturing method for said substrate
KR1020147017451A KR101749386B1 (ko) 2011-12-08 2011-12-08 대용량 모듈용 기판 및 그 기판의 제조방법
JP2013548020A JP6047102B2 (ja) 2011-12-08 2011-12-08 大容量モジュール用基板、及び当該基板の製造方法
US13/708,174 US9012786B2 (en) 2011-12-08 2012-12-07 Circuit board for high-capacity modules, and a production method of the circuit board

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2011/078390 WO2013084334A1 (ja) 2011-12-08 2011-12-08 大容量モジュール用基板、及び当該基板の製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US13/708,174 Continuation US9012786B2 (en) 2011-12-08 2012-12-07 Circuit board for high-capacity modules, and a production method of the circuit board

Publications (1)

Publication Number Publication Date
WO2013084334A1 true WO2013084334A1 (ja) 2013-06-13

Family

ID=48570946

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2011/078390 WO2013084334A1 (ja) 2011-12-08 2011-12-08 大容量モジュール用基板、及び当該基板の製造方法

Country Status (6)

Country Link
US (1) US9012786B2 (ja)
EP (1) EP2790215B1 (ja)
JP (1) JP6047102B2 (ja)
KR (1) KR101749386B1 (ja)
CN (1) CN104106134B (ja)
WO (1) WO2013084334A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016174899A1 (ja) * 2015-04-27 2016-11-03 富士電機株式会社 半導体装置

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9048721B2 (en) * 2011-09-27 2015-06-02 Keihin Corporation Semiconductor device
CN103023279B (zh) * 2011-09-27 2015-05-13 株式会社京浜 半导体控制装置
WO2013114565A1 (ja) * 2012-01-31 2013-08-08 株式会社安川電機 電力変換装置および電力変換装置の製造方法
JP5915350B2 (ja) * 2012-04-19 2016-05-11 富士電機株式会社 パワー半導体モジュール
JP6056827B2 (ja) * 2014-09-30 2017-01-11 株式会社デンソー 回転電機制御装置
EP3389090A1 (en) * 2017-04-11 2018-10-17 ABB Schweiz AG Power electronics module
JP2019186983A (ja) * 2018-04-02 2019-10-24 株式会社豊田中央研究所 スナバコンデンサ内蔵半導体パワーモジュール
DE102019126265B4 (de) * 2019-09-30 2023-12-14 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Vorrichtung umfassend ein erstes Trägersubstrat und ein zweites Trägersubstrat, Kraftfahrzeug und Verfahren zur Herstellung einer Vorrichtung
EP4097748A1 (en) * 2020-01-31 2022-12-07 Syddansk Universitet Power module with an integrated aluminium snubber capacitor
DE102020216476A1 (de) * 2020-12-22 2022-06-23 Zf Friedrichshafen Ag Leistungsmodul
DE102021106952A1 (de) * 2021-03-22 2022-09-22 Infineon Technologies Austria Ag Dbc-substrat für leistungshalbleitervorrichtungen, verfahren zum herstellen eines dbc-substrats und leistungshalbleitervorrichtung mit dbc-substrat
DE102021210513A1 (de) 2021-09-22 2023-03-23 Zf Friedrichshafen Ag Schaltungsvorrichtung und Verfahren zum Herstellen einer Schaltungsvorrichtung für ein Fahrzeug

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3410696B2 (ja) 1999-11-02 2003-05-26 京楽産業株式会社 玉研磨装置の配置構造
JP2005129624A (ja) * 2003-10-22 2005-05-19 Yaskawa Electric Corp パワーモジュール
JP2006303006A (ja) 2005-04-18 2006-11-02 Yaskawa Electric Corp パワーモジュール
JP2007012831A (ja) 2005-06-30 2007-01-18 Hitachi Ltd パワー半導体装置
JP2008270778A (ja) * 2007-03-27 2008-11-06 Ngk Spark Plug Co Ltd 部品内蔵配線基板の製造方法
JP2009141288A (ja) * 2007-12-11 2009-06-25 Mitsubishi Electric Corp 電力用半導体モジュール
JP2011023654A (ja) 2009-07-17 2011-02-03 Toyota Motor Corp パワーモジュール

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08298365A (ja) * 1995-04-26 1996-11-12 Ngk Spark Plug Co Ltd コンデンサ付きセラミック基板
JPH0983147A (ja) * 1995-09-08 1997-03-28 Ngk Spark Plug Co Ltd コンデンサ内蔵ガラスセラミック基板
JP3726359B2 (ja) * 1996-07-04 2005-12-14 松下電器産業株式会社 複合積層セラミック部品
JP3955389B2 (ja) * 1998-05-12 2007-08-08 松下電器産業株式会社 コンデンサ内蔵基板およびその製造方法
JP4081299B2 (ja) * 2002-05-23 2008-04-23 京セラ株式会社 ガラスセラミック焼結体および配線基板
JP2004235347A (ja) * 2003-01-29 2004-08-19 Kyocera Corp 絶縁性セラミックスおよびそれを用いた多層セラミック基板
JP2005047767A (ja) * 2003-07-30 2005-02-24 Ngk Spark Plug Co Ltd 低温焼成磁器組成物及びその製造方法並びにそれを用いた配線基板
JP2006066743A (ja) * 2004-08-27 2006-03-09 Kyocera Corp コンデンサ内蔵ガラスセラミック多層配線基板およびその製造方法
JP4688460B2 (ja) * 2004-09-27 2011-05-25 京セラ株式会社 コンデンサ内蔵ガラスセラミック多層配線基板
JP2006179844A (ja) * 2004-11-24 2006-07-06 Kyocera Corp コンデンサ内蔵配線基板
JP4703207B2 (ja) * 2005-02-10 2011-06-15 京セラ株式会社 配線基板
JP4671836B2 (ja) * 2005-10-27 2011-04-20 京セラ株式会社 ガラスセラミック焼結体の製造方法
JP4922616B2 (ja) * 2006-01-05 2012-04-25 京セラ株式会社 配線基板とその製造方法
WO2007142033A1 (ja) * 2006-06-02 2007-12-13 Murata Manufacturing Co., Ltd. 多層セラミック電子部品およびその製造方法
CN101874429B (zh) * 2007-11-30 2013-04-03 株式会社村田制作所 陶瓷复合多层基板及其制造方法以及电子元器件

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3410696B2 (ja) 1999-11-02 2003-05-26 京楽産業株式会社 玉研磨装置の配置構造
JP2005129624A (ja) * 2003-10-22 2005-05-19 Yaskawa Electric Corp パワーモジュール
JP2006303006A (ja) 2005-04-18 2006-11-02 Yaskawa Electric Corp パワーモジュール
JP2007012831A (ja) 2005-06-30 2007-01-18 Hitachi Ltd パワー半導体装置
JP2008270778A (ja) * 2007-03-27 2008-11-06 Ngk Spark Plug Co Ltd 部品内蔵配線基板の製造方法
JP2009141288A (ja) * 2007-12-11 2009-06-25 Mitsubishi Electric Corp 電力用半導体モジュール
JP2011023654A (ja) 2009-07-17 2011-02-03 Toyota Motor Corp パワーモジュール

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP2790215A4

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016174899A1 (ja) * 2015-04-27 2016-11-03 富士電機株式会社 半導体装置
US9905494B2 (en) 2015-04-27 2018-02-27 Fuji Electric Co., Ltd. Semiconductor device

Also Published As

Publication number Publication date
EP2790215A4 (en) 2015-08-12
US9012786B2 (en) 2015-04-21
JPWO2013084334A1 (ja) 2015-04-27
EP2790215A1 (en) 2014-10-15
US20130146339A1 (en) 2013-06-13
EP2790215B1 (en) 2018-05-23
JP6047102B2 (ja) 2016-12-21
CN104106134B (zh) 2016-12-14
KR20140110878A (ko) 2014-09-17
KR101749386B1 (ko) 2017-06-20
CN104106134A (zh) 2014-10-15

Similar Documents

Publication Publication Date Title
JP6047102B2 (ja) 大容量モジュール用基板、及び当該基板の製造方法
TWI414218B (zh) 配線基板及配線基板內建用之電容器
JP4954356B1 (ja) 大容量モジュールの周辺回路用の回路基板、及び当該回路基板を用いる周辺回路を含む大容量モジュール
KR0174635B1 (ko) 세라믹 다층 기판과 이것의 제조방법
US20080180206A1 (en) Coil Transducer with Reduced Arcing and Improved High Voltage Breakdown Performance Characteristics
KR100363054B1 (ko) 반도체장치
JP2015019100A (ja) コモンモードノイズフィルター
JP4954353B1 (ja) 積層焼結セラミック配線基板、及び当該配線基板を含む半導体パッケージ
JP6114691B2 (ja) 大容量モジュールの周辺回路用の回路基板、及び当該回路基板を用いる周辺回路を含む大容量モジュール
JPWO2013001999A1 (ja) 大容量モジュールの周辺回路用の回路基板、及び当該回路基板を用いる周辺回路を含む大容量モジュール
JP4942862B1 (ja) 積層焼結セラミック配線基板、及び当該配線基板を含む半導体パッケージ
JP4703212B2 (ja) 配線基板及びその製造方法
JP5956882B2 (ja) 大容量モジュールの周辺回路用の回路基板
JP5951967B2 (ja) 大容量モジュールの周辺回路用の回路基板および当該回路基板を用いる周辺回路を含む大容量モジュール
JP4549029B2 (ja) ガラスセラミック組成物、ガラスセラミック焼結体、ガラスセラミック焼結体の製造方法、および配線基板
CN108878374B (zh) 功率半导体模块布置结构及其制造方法
JP2019041013A (ja) 半導体装置
TW202205701A (zh) 發光元件用基板
JP3323060B2 (ja) 配線基板
JP2013197437A (ja) 積層焼結セラミックインターポーザ、及び当該積層焼結セラミックインターポーザを含む半導体パッケージ
JP5893975B2 (ja) 積層焼結セラミック配線基板、及び当該配線基板を含む半導体パッケージ
JP2005072450A (ja) 配線基板
JP2013084897A (ja) 大容量モジュールの周辺回路用の回路基板、及び当該回路基板を用いる周辺回路を含む大容量モジュール

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 11876920

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2013548020

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

ENP Entry into the national phase

Ref document number: 20147017451

Country of ref document: KR

Kind code of ref document: A