JP2019186983A - スナバコンデンサ内蔵半導体パワーモジュール - Google Patents

Abstract

【課題】モジュール内の小さなスペースを有効に活用してモジュールの小型化を図るとともに、半導体スイッチング素子の５０ｋＨｚ以上の高周波スイッチング動作時においても、リンギングによるノイズを十分に低減することが可能な半導体パワーモジュールを提供する。【解決手段】半導体パワーモジュールは、配線層３と、配線層３上に配置されている周波数５０ｋＨｚ以上の高周波動作用半導体スイッチング素子２と、配線層３上に配置されている薄膜状スナバコンデンサ１と、を備える。半導体スイッチング素子２と、薄膜状スナバコンデンサ１と、が電気回路的に並列に接続されており、半導体スイッチング素子２と薄膜状スナバコンデンサ１との隙間の平均距離が１０μｍ〜２ｍｍである。【選択図】図１

Description

本発明は、スナバコンデンサ内蔵半導体パワーモジュールに関し、より詳しくは、同一配線層上にスナバコンデンサと半導体スイッチング素子とを備えるスナバコンデンサ内蔵半導体パワーモジュールに関する。

電源（電力）の制御や供給を行う半導体パワーモジュールには、電力供給のオン・オフ（スイッチング動作）を行う半導体スイッチング素子が搭載されている。この半導体スイッチング素子のスイッチング動作の際に、回路を構成するコンデンサや抵抗、配線のインダクタンス成分、半導体スイッチング素子自体のキャパシタンス成分といった様々な寄生成分が要因となってリンギングが起こり、ノイズが発生するという問題があった。リンギングを抑制する方法としては、アクティブゲート駆動やフェライトの挿入といった方法が挙げられるが、いずれも制御性やサイズに課題があった。そのため、最近では、半導体スイッチング素子とスナバ回路を並列に接続してリンギングを抑制するという方法が採用されている。

しかしながら、半導体パワーモジュールにスナバ回路を外付けした場合、ある程度の効果は認められるものの、半導体スイッチング素子とスナバ回路との間の配線インダクタンスによってもリンギングが起こるため、ノイズを十分に低減することは困難であった。そこで、半導体スイッチング素子とスナバ回路とを近接して配置し、配線インダクタンスを低減する方法が提案されている。

例えば、特開２０１１−７８３０９号公報（特許文献１）には、同一のリードフレームモールド基板上にパワーモジュールとスナバコンデンサとを実装することによって、パワー配線のインダクタンスが低下し、ノイズが低減することが記載されている。しかしながら、スナバコンデンサとしてチップコンデンサ等のディスクリート品を実装する場合、半導体スイッチング素子とスナバコンデンサとを近接して配置するにも限界があるため、ノイズを十分に低減することは困難であった。さらに、ディスクリート品を実装する場合、回路基板上の小さなスペースを有効に活用することも困難であった。

また、特開２００９−７１１２９号公報（特許文献２）には、Ｐ側及びＮ側の電極板に接続されている半導体スイッチング素子と、前記Ｐ側及びＮ側の電極板間に誘電体を介設して形成したコンデンサとが、並列に接続されて同一の絶縁基板上に配置されているコンデンサ内蔵絶縁型半導体パワーモジュールが記載されており、前記誘電体として、実装面から一部膨出させた前記絶縁基板の膨出部や半導体スイッチング素子を被覆し封止する被覆材が開示されている。しかしながら、特許文献２に記載の半導体パワーモジュールにおいては、コンデンサの電極として前記Ｐ側及びＮ側の電極板を利用しているため、微小構造のコンデンサを形成することができず、絶縁基板上の小さなスペースを有効に活用することは困難であった。また、前記Ｐ側及びＮ側の電極板間に前記誘電体として前記絶縁基板の膨出部を配置した場合には、前記絶縁基板の膨出部は、強度の面から幅を細くすることができず、コンデンサの容量を大きくできないため、スナバ回路によるノイズの抑制効果を十分に得ることは困難であった。

特開２０１１−７８３０９号公報 特開２００９−７１１２９号公報

また、本発明者らは、半導体スイッチング素子の５０ｋＨｚ以上の高周波スイッチング動作時には、半導体スイッチング素子とチップコンデンサとを近接して配置しても、リンギングによるノイズがほとんど抑制されないことを見出した。

本発明は、上記従来技術の有する課題に鑑みてなされたものであり、モジュール内の小さなスペースを有効に活用してモジュールの小型化を図るとともに、半導体スイッチング素子の５０ｋＨｚ以上の高周波スイッチング動作時においても、リンギングによるノイズを十分に低減することが可能な半導体パワーモジュールを提供することを目的とする。

本発明者らは、上記目的を達成すべく鋭意研究を重ねた結果、並列に接続した高周波動作用半導体スイッチング素子と薄膜状スナバコンデンサとを同一の配線上に極めて近接して配置することによって、モジュール内の小さなスペースを有効に活用してスナバ回路をモジュール内に内蔵化することができ、さらに、前記半導体スイッチング素子と前記薄膜状スナバコンデンサとの間の配線インダクタンスが極めて小さくなるため、前記半導体スイッチング素子の高周波スイッチング動作時においても、リンギングによるノイズを十分に低減できることを見出し、本発明を完成するに至った。

すなわち、本発明のスナバコンデンサ内蔵半導体パワーモジュールは、配線層と、前記配線層上に配置されている周波数５０ｋＨｚ以上の高周波動作用半導体スイッチング素子と、前記配線層上に配置されている薄膜状スナバコンデンサとを備えており、
前記半導体スイッチング素子と前記薄膜状スナバコンデンサとが電気回路的に並列に接続されており、
前記半導体スイッチング素子と前記薄膜状スナバコンデンサとの隙間の平均距離が１０μｍ〜２ｍｍである、
ことを特徴とするものである。

本発明のスナバコンデンサ内蔵半導体パワーモジュールにおいては、前記薄膜状スナバコンデンサが、前記半導体スイッチング素子の２つ以上の辺に対して前記平均距離の隙間を空けて近接して配置されていることが好ましい。

また、本発明のスナバコンデンサ内蔵半導体パワーモジュールにおいては、前記薄膜状スナバコンデンサが、第１の薄膜電極層と薄膜誘電体層と第２の薄膜電極層とを備えており、前記第１の薄膜電極層と前記半導体スイッチング素子のソース及びドレインのうちの一方の電極とが、前記配線層を介して電気的に接続されており、前記第２の薄膜電極層と前記半導体スイッチング素子のソース及びドレインのうちの他方の電極とが、他の配線層、金属ワイヤー及び金属テープからなる群から選択される導電体を介して電気的に接続されている、ことが好ましい。

さらに、本発明のスナバコンデンサ内蔵半導体パワーモジュールにおいては、前記薄膜状スナバコンデンサに薄膜抵抗が電気的に直列に接続されていることが好ましく、前記薄膜抵抗が前記薄膜状スナバコンデンサに近接又は積層して配置されていることがより好ましい。

また、本発明のスナバコンデンサ内蔵半導体パワーモジュールにおいては、前記半導体スイッチング素子がＳｉＣスイッチング素子又はＧａＮスイッチング素子であることが好ましく、また、前記薄膜状スナバコンデンサが薄膜ヒューズを備えていることが好ましい。

なお、本発明において、半導体スイッチング素子と薄膜状スナバコンデンサとの隙間の平均距離とは、半導体スイッチング素子と薄膜状スナバコンデンサとの隙間の距離の測定点を無作為に１０点抽出し、これらを算術平均した値である。

本発明によれば、モジュール内の小さなスペースを有効に活用してモジュールの小型化を図るとともに、半導体スイッチング素子の５０ｋＨｚ以上の高周波スイッチング動作時においても、リンギングによるノイズを十分に低減することが可能な半導体パワーモジュールを得ることができる。

本発明のスナバコンデンサ内蔵半導体パワーモジュールの好適な一実施態様を示す模式上面図である。 本発明のスナバコンデンサ内蔵半導体パワーモジュールの好適な他の一実施態様を示す模式上面図である。 本発明のスナバコンデンサ内蔵半導体パワーモジュールの好適な一実施態様を示す模式断面図である。 本発明のスナバコンデンサ内蔵半導体パワーモジュールの好適な他の一実施態様を示す模式断面図である。 本発明のスナバコンデンサ内蔵半導体パワーモジュールの好適な他の一実施態様を示す模式断面図である。 実施例１及び比較例１で作製した半導体パワーモジュールのターンオフ時のドレイン−ソース間の電圧を示す波形図である。 半導体スイッチング素子とスナバコンデンサとの隙間の平均距離とリンギング電圧との関係を示すグラフである。 半導体スイッチング素子とスナバコンデンサとの隙間の平均距離とサージ電圧との関係を示すグラフである。

以下、本発明をその好適な実施形態に即して詳細に説明する。

本発明のスナバコンデンサ内蔵半導体パワーモジュール（以下、「本発明の半導体パワーモジュール」と略す）は、配線層と、前記配線層上に配置されている周波数５０ｋＨｚ以上の高周波動作用半導体スイッチング素子（以下、単に「半導体スイッチング素子」という）と、前記配線層上に配置されている薄膜状スナバコンデンサとを備えるものであり、前記半導体スイッチング素子と前記薄膜状スナバコンデンサは電気回路的に並列に接続されている。

本発明の半導体パワーモジュールにおいては、前記半導体スイッチング素子と前記薄膜状スナバコンデンサとが、平均距離が１０μｍ〜２ｍｍの隙間を空けて近接して同一の配線層上に配置されている。これにより、薄膜状スナバコンデンサと半導体スイッチング素子との間の配線インダクタンスが極めて小さくなり、半導体スイッチング素子の高周波スイッチング動作時においても、リンギングによるノイズを十分に低減することが可能となる。また、モジュール内の小さなスペースを有効に活用できるため、半導体パワーモジュールを小型化することが可能となる。一方、薄膜状スナバコンデンサと半導体スイッチング素子との隙間の平均距離が前記下限未満になると、半導体スイッチング素子実装用のはんだのまわり込みによる薄膜状スナバコンデンサの電極間の短絡や、薄膜状スナバコンデンサの電極と半導体スイッチング素子との近接による絶縁破壊が発生するおそれがある。他方、前記隙間の平均距離が前記上限を超えると、薄膜状スナバコンデンサと半導体スイッチング素子との間の配線インダクタンスが大きくなり、半導体スイッチング素子の高周波スイッチング動作時において、リンギングによるノイズを十分に低減することが困難となる。また、これらの観点から、薄膜状スナバコンデンサと半導体スイッチング素子との隙間の平均距離としては、１０μｍ〜２ｍｍが好ましく、１０μｍ〜１．５ｍｍがより好ましく、０．１ｍｍ〜１．５ｍｍが更に好ましく、０．１ｍｍ〜１．２ｍｍが特に好ましい。

薄膜状スナバコンデンサと半導体スイッチング素子との間の配線インダクタンスとしては、４ｎＨ以下が好ましく、２ｎＨ以下がより好ましい。薄膜状スナバコンデンサと半導体スイッチング素子との間の配線インダクタンスが前記上限を超えると、半導体スイッチング素子の高周波スイッチング動作時において、リンギングによるノイズを十分に低減することが困難となる傾向にある。

薄膜状スナバコンデンサの容量としては、０．１〜１００ｎＦが好ましく、１〜１０ｎＦがより好ましい。薄膜状スナバコンデンサの容量が前記範囲から逸脱すると、半導体スイッチング素子の高周波スイッチング動作時において、リンギングによるノイズを十分に低減することが困難となる傾向にある。

本発明の半導体パワーモジュールにおいて、薄膜状スナバコンデンサは、半導体スイッチング素子の全外周の２０％以上（より好ましくは４０％以上）に所定の隙間を空けて近接して配置されていることが好ましい。薄膜状スナバコンデンサが近接している割合が前記下限未満になると、薄膜状スナバコンデンサと半導体スイッチング素子との間の配線インダクタンスが大きくなり、半導体スイッチング素子の高周波スイッチング動作時において、リンギングによるノイズを十分に低減することが困難となる傾向にある。また、モジュール内の小さなスペースを有効に活用できないため、半導体パワーモジュールの小型化が困難となる傾向にある。特に、モジュール内の小さなスペースを有効に活用し、半導体パワーモジュールの小型化を図るという観点から、図１に示すように、薄膜状スナバコンデンサ１が、半導体スイッチング素子２の２つ以上の辺に対して所定の隙間を空けて近接して同一の配線層３上に配置されていることが好ましい。また、本発明の半導体パワーモジュールにおいては、薄膜状スナバコンデンサ１が半導体スイッチング素子２のみに近接している態様に限定されるものではなく、例えば、図２に示すように、薄膜状スナバコンデンサ１が、ダイオード４等の、半導体スイッチング素子の高周波スイッチング動作時にリンギングの発生要因となる電子部品に所定の隙間を空けて近接していてもよい。さらに、本発明の半導体パワーモジュールにおいては、薄膜状スナバコンデンサ１が、１つの半導体スイッチング素子２のみに近接している態様に限定されるものではなく、複数の半導体スイッチング素子２に近接していてもよい。

本発明の半導体パワーモジュールにおいては、前記薄膜状スナバコンデンサとして、通常、薄膜誘電体層が２枚の薄膜電極層（以下、「第１の薄膜電極層」及び「第２の薄膜電極層」という）で挟持されたコンデンサが使用されるが、複数の薄膜誘電体層と複数の薄膜電極層とを交互に積層して作製される、複数のコンデンサを並列接続したものと同等のコンデンサを使用してもよい。このようなコンデンサを用いることによって、薄膜状スナバコンデンサの容量を増大させることができ、半導体スイッチング素子の高周波スイッチング動作時において、リンギングによるノイズを更に十分に低減することが可能となる。また、前記薄膜状スナバコンデンサにおいては、周囲との絶縁性を確保するために、第１の薄膜電極層の表面（前記配線層と接触している部分）及び第２の薄膜電極層表面の一部（後述する導電体を接続する部分）を除いて絶縁層が形成されていることが好ましい。

このような薄膜状スナバコンデンサの第１の薄膜電極層は、通常、前記半導体スイッチング素子のソース及びドレインのうちの一方の電極と前記配線層を介して電気的に接続されており、第２の薄膜電極層は、通常、前記半導体スイッチング素子のソース及びドレインのうちの他方の電極と、他の配線層、金属ワイヤー及び金属テープからなる群から選択される導電体を介して電気的に接続されている。

本発明の半導体パワーモジュールにおいては、前記薄膜状スナバコンデンサに薄膜抵抗が電気的に直列に接続されていてもよく、薄膜抵抗が前記薄膜状スナバコンデンサに近接又は積層して配置されていることが好ましい。さらに、このような薄膜抵抗に代えて或いは加えて、抵抗層として作用する薄膜電極層を薄膜状スナバコンデンサの第１の薄膜電極層又は第２の薄膜電極層として配置してもよい。

本発明の半導体パワーモジュールにおいては、前記薄膜状スナバコンデンサが薄膜ヒューズを備えていることが好ましい。これにより、薄膜状スナバコンデンサが短絡破壊を起こした場合であっても、短絡部が切り離され、前記配線層と前記導電体との間の絶縁性を補償することができる。

このような本発明の半導体パワーモジュールは、両面冷却構造であっても片面冷却構造であってもよい。図３及び図４は、本発明の両面冷却構造の半導体パワーモジュールの一例を示す模式断面図であり、図５は、本発明の片面冷却構造の半導体パワーモジュールの一例を示す模式断面図である。

先ず、本発明の両面冷却構造の半導体パワーモジュールについて説明する。図３に示した本発明の両面冷却構造の半導体パワーモジュールおいては、薄膜誘電体層１ａが２枚の薄膜電極層１ｂで挟持され、周囲に絶縁層５が配置されている薄膜状スナバコンデンサ１と半導体スイッチング素子２とが同一の下部の配線層３上に電気回路的に並列に接続されて所定の隙間を空けて近接して配置されている。半導体スイッチング素子２のソース及びドレインのうちの一方の電極は下部の配線層３に電気的に接続されており、半導体スイッチング素子２と所定の隙間を空けて近接して配置されている薄膜状スナバコンデンサ１の第１の薄膜電極層１ｂも下部の配線層３に電気的に接続されている。また、薄膜状スナバコンデンサ１の第２の薄膜電極層１ｂ並びに半導体スイッチング素子２のソース及びドレインのうちの他方の電極がスペーサー６を介して上部の配線層３に電気的に接続されており、半導体スイッチング素子２のゲート電極にはゲート端子７が電気的に接続されている。さらに、薄膜状スナバコンデンサ１及び半導体スイッチング素子２は封止樹脂８で封止されており、上部及び下部の配線層３にはそれぞれ上部及び下部の冷却器９がグリース１０を介して接合されている。なお、図３に示した半導体パワーモジュールおいて、半導体スイッチング素子２と下部の配線層３、薄膜状スナバコンデンサ１及び半導体スイッチング素子２とスペーサー６、上部の配線層３とスペーサー６、半導体スイッチング素子２とゲート端子７は、はんだ１１により接合されている。

また、本発明の両面冷却構造の半導体パワーモジュールにおいては、図４に示したように、薄膜状スナバコンデンサ１の第１の薄膜電極層１ｂに薄膜抵抗１２が電気的に接続され、この薄膜抵抗１２が薄膜電極層１ｂを介して下部の配線層３に電気的に接続されていてもよい。

次に、本発明の片面冷却構造の半導体パワーモジュールについて説明する。図５に示した本発明の両面冷却構造の半導体パワーモジュールおいても、薄膜誘電体層１ａが２枚の薄膜電極層１ｂで挟持され、周囲に絶縁層５が配置されている薄膜状スナバコンデンサ１と半導体スイッチング素子２とが同一の配線層３上に電気回路的に並列に接続されて所定の隙間を空けて近接して配置されている。半導体スイッチング素子２のソース及びドレインのうちの一方の電極は絶縁板１３上に設けられた配線層３に電気的に接続されており、半導体スイッチング素子２と所定の隙間を空けて近接して配置されている薄膜状スナバコンデンサ１の第１の薄膜電極層１ｂも同一の配線層３に電気的に接続されている。また、薄膜状スナバコンデンサ１の第２の薄膜電極層１ｂと半導体スイッチング素子２のソース及びドレインのうちの他方の電極は金属ワイヤー１４を介して電気的に接続されており、さらに、この金属ワイヤー１４は薄膜状スナバコンデンサ１及び半導体スイッチング素子２が実装されている配線層と異なる配線層３に電気的に接続されている。また、半導体スイッチング素子２のゲート電極にはゲート端子７が金属ワイヤー１４を介して電気的に接続されている。さらに、薄膜状スナバコンデンサ１及び半導体スイッチング素子２は封止樹脂８で封止されており、絶縁板１３には冷却器９がグリース１０を介して接合されている。なお、図５に示した半導体パワーモジュールおいて、半導体スイッチング素子２と配線層３、薄膜状スナバコンデンサ１及び半導体スイッチング素子２と金属ワイヤー１４、ゲート端子７及びゲート電極と金属ワイヤー１４、配線層３と金属ワイヤー１４は、はんだにより接合されている。

このような本発明の半導体パワーモジュールに用いられる半導体スイッチング素子としては、周波数５０ｋＨｚ以上の高周波動作用半導体スイッチング素子であれば特に制限はなく、例えば、ＳｉＣスイッチング素子、ＧａＮスイッチング素子が挙げられる。

前記配線層及び前記他の配線層としては、導電性を有するものであれば特に制限はなく、銅、アルミニウム等の公知の金属材料からなる配線層が挙げられる。また、前記配線層として、配線層を兼ねたベース板を用いてもよい。

前記薄膜状スナバコンデンサにおける薄膜電極層としては、導電性を有するものであれば特に制限はなく、例えば、Ａｌ、Ｃｕ、Ｎｉ、Ｐｔ、Ａｕ、Ａｇ等の金属材料からなる電極層、酸化インジウム錫（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）等の導電性金属酸化物材料からなる電極層、ポリアニリン、ポリエチレンジオキシチオフェン（ＰＥＤＯＴ）等の導電性有機材料からなる電極層が挙げられる。これらの薄膜電極層の中でも、導電性がより高く、高温でも酸化されにくいという観点から、Ｐｔ、Ａｕ等の貴金属材料からなる電極層が好ましい。薄膜電極層の導電性が低くなると、薄膜電極層だけでスナバ回路として所望の抵抗値以上の抵抗値となるため、スナバ特性が低下する傾向にある。また、薄膜電極層が酸化されると、薄膜誘電体層との界面に低誘電率の酸化層が生成し、コンデンサの容量が低下するため、スナバ特性が低下する傾向にある。

このような薄膜電極層の厚さは、通常、１０ｎｍ〜１０μｍであり、１００ｎｍ〜５μｍであることが好ましく、３００ｎｍ〜２μｍであることがより好ましい。薄膜電極層の厚さが前記下限未満になると、薄膜電極層だけでスナバ回路として所望の抵抗値以上の抵抗値となるため、スナバ特性が低下する傾向にあり、他方、前記上限を超えると、薄膜電極層の形成に時間を要し、さらに、応力が大きくなるため、反りやクラックが発生する傾向にある。

このような薄膜電極層の形成方法としては、例えば、スパッタリング法、メタルマルク蒸着法等の蒸着法、フォトリソグラフィー法、スクリーン印刷法やインクジェット印刷法等の印刷法、化学気相成長（ＣＶＤ）法が挙げられる。

前記薄膜状スナバコンデンサにおいては、配線層と薄膜電極層（特に、貴金属材料からなる薄膜電極層）との密着性を向上させるために、これらの層の間にＴａ、ＴａＮ、Ｔｉ等の密着性材料からなる密着層を配置したり、薄膜電極材料に前記密着性材料を混合したりすることが好ましい。

前記薄膜状スナバコンデンサにおける薄膜誘電体層としては、例えば、ポリフッ化ビニリデン、変性ポリフェニレンエーテル等の高誘電樹脂材料からなる誘電体層、チタン酸バリウム、チタン酸ストロンチウム、酸化タンタル等の高誘電体ナノ粒子材料をポリイミドや変性ポリフェニレンエーテル等の樹脂に分散させたナノコンポジット材料からなる誘電体層、チタン酸バリウム、チタン酸ストロンチウム等の高誘電体膜が挙げられる。これらの薄膜誘電体層の中でも、耐電圧及び誘電率が比較的高い値を示すという観点から、ナノコンポジット材料からなる誘電体層が好ましい。薄膜誘電体層の耐電圧が低くなると、半導体パワーモジュールの信頼性が低くなる傾向にある。また、薄膜誘電体層の誘電率が低くなると、薄膜状スナバコンデンサの容量が低下するため、スナバ特性が低下する傾向にある。

このような薄膜誘電体層の厚さは、通常、１〜１００μｍであり、５〜１００μｍであることが好ましく、５〜２０μｍであることがより好ましい。薄膜誘電体層の厚さが前記下限未満になると、絶縁破壊電圧が低下して短絡破壊が発生しやすくなる傾向にあり、他方、前記上限を超えると、薄膜誘電体層の形成に時間を要し、さらに、応力が大きくなるため、反りやクラックが発生する傾向にある。

このような薄膜誘電体層の形成方法としては、例えば、スパッタリング法、スパッタリング法、メタルマルク蒸着法等の蒸着法、フォトリソグラフィー法、スクリーン印刷法やインクジェット印刷法等の印刷法、化学気相成長（ＣＶＤ）法が挙げられる。また、このようにして形成した薄膜誘電体層に熱処理を施してもよい。これにより、誘電率が向上する。

このような薄膜誘電体層と薄膜電極層とからなる薄膜状スナバコンデンサの周囲に配置される絶縁層としては、耐熱性と絶縁性を兼ね備えているという観点から、ポリイミド膜、シリコン窒化膜、シリコン酸化膜等が好ましい。

本発明の半導体パワーモジュールに用いられる薄膜抵抗としては、耐熱性があり、抵抗温度係数が小さいという観点から、ＴａＮ膜、Ｔａ膜、ＮｉＣｒ膜、Ｔａ−ＳｉＯ_２サーメット膜等が好ましい。

このような薄膜抵抗の厚さは、通常、１０ｎｍ〜１０μｍであり、１０ｎｍ〜１μｍであることが好ましく、１００ｎｍ〜１μｍであることがより好ましい。薄膜抵抗の厚さが前記下限未満になると、膜厚のばらつきによる抵抗値のばらつきが大きくなり、設計どおりのスナバ特性が得られにくい傾向にあり、他方、前記上限を超えると、薄膜抵抗の形成に時間を要し、さらに、応力が大きくなるため、反りや剥離が発生する傾向にある。

本発明の半導体パワーモジュールに用いられる薄膜ヒューズとしては、金属薄膜を網目状の微細パターンに成形したものが挙げられる。薄膜状スナバコンデンサが短絡破壊を起こした場合、この微細パターンに過電流が流れて溶断させることによって、短絡部を隔離することができ、前記配線層と前記導電体との間の絶縁性を補償することができる。前記金属薄膜としては、Ａｌ、Ｃｕ、Ｎｉ、Ａｇ、Ａｕ等の金属材料からなる薄膜が挙げられ、導電性が高いという観点から、Ａｌ薄膜、Ｃｕ薄膜、Ａｇ薄膜が好ましい。

このような薄膜ヒューズの厚さは、通常、１０ｎｍ〜１０μｍであり、１０ｎｍ〜１μｍであることが好ましく、５０ｎｍ〜５００ｎｍであることがより好ましい。薄膜ヒューズの厚さが前記下限未満になると、膜厚のばらつきによるヒューズ特性にばらつきが起こり、所望の電流で溶断しなかったり、所望電流未満の電流で溶断したりする傾向にあり、他方、前記上限を超えると、薄膜ヒューズの形成に時間を要し、さらに、所望の溶断特性を得るために、より細かな微細パターンに加工する必要があり、パターン形状のばらつきによるヒューズ特性のばらつきが発生する傾向にある。

本発明の半導体パワーモジュールに用いられる金属ワイヤー及び金属テープとしては、Ａｌ、Ｃｕ、Ｎｉ、Ａｇ、Ｔｉ、Ｍｏ、ステンレス等の金属材料からなるワイヤー及びテープが挙げられ、低抵抗かつ低コストの観点から、Ａｌ、Ｃｕが好ましい。

本発明の半導体パワーモジュールに用いられるスペーサーとしては、Ｃｕ、Ａｌ、Ｎｉ、Ａｇ、Ｔｉ、Ｍｏ等の金属材料からなるスペーサーが挙げられ、低抵抗かつ低コストの観点から、Ｃｕ、Ａｌが好ましい。

本発明の半導体パワーモジュールに用いられる、はんだ材料としては、Ｓｎ−Ｐｂ、Ｓｎ−Ａｇ−Ｃｕ、Ｓｎ−Ｚｎ−Ｂｉ、Ｓｎ−Ｃｕ、Ｓｎ−Ａｇ−Ｉｎ−Ｂｉ、等が挙げられる。また、はんだ材料の代わりに、Ａｇナノ粒子、Ｃｕナノ粒子、Ｃｕ−Ｓｎ等を用いてＴＬＰ接合を行なってもよい。

本発明の半導体パワーモジュールに用いられる封止樹脂としては特に制限はなく、例えば、シリカフィラー含有エポキシ樹脂が挙げられる。

このような本発明の半導体パワーモジュールは、例えば、以下のようにして製造することができる。すなわち、先ず、配線層上に薄膜状スナバコンデンサをパターン形成する。具体的には、配線層上に第１の薄膜電極層をパターン形成し、この第１の薄膜電極層上に薄膜誘電体層をパターン形成し、さらに、この薄膜誘電体層上に第２の薄膜電極層をパターン形成することによって薄膜状スナバコンデンサを形成することができる。また、この薄膜状スナバコンデンサには、必要に応じて、薄膜抵抗が接続されていてもよい。具体的には、配線層上に薄膜抵抗をパターン形成した後、この薄膜抵抗上に薄膜状スナバコンデンサをパターン形成してもよいし、配線層上に薄膜状スナバコンデンサをパターン形成した後、この薄膜状スナバコンデンサ上に薄膜抵抗をパターン形成してもよい。

次に、薄膜状スナバコンデンサが形成された配線層上に、はんだを用いて半導体スイッチング素子を接合する。その後、半導体スイッチング素子のゲート電極に、はんだを用いてゲート端子を接合し、さらに、薄膜状スナバコンデンサ及び半導体スイッチング素子と、他の配線層、金属ワイヤー及び金属テープからなる群から選択される導電体とを、はんだを用いて接合する。このとき、必要に応じて、スペーサーを用いてもよい。その後、薄膜状スナバコンデンサ及び半導体スイッチング素子を樹脂で封止する。

以下、実施例及び比較例に基づいて本発明をより具体的に説明するが、本発明は以下の実施例に限定されるものではない。

（実施例１）
薄膜抵抗が接続された薄膜状スナバコンデンサを銅配線板上に形成して半導体パワーモジュール（図４において、封止樹脂及び冷却器がないもの）を作製した。具体的には、先ず、感光性ポリイミドを用いたフォトリソグラフィー法により、下部の銅配線板（２０ｍｍ×１２ｍｍ×厚さ２ｍｍ）上に絶縁層を形成した後、メタルマスクを用いたスパッタリング法により、ＴａＮ薄膜抵抗層（厚さ：１００ｎｍ）を形成し、さらに、感光性ポリイミドを用いたフォトリソグラフィー法により、絶縁層を形成した。次に、メタルマスクを用いたスパッタリング法により、ＴａＮ薄膜抵抗層上に白金／タンタル／銅からなる薄膜電極層（厚さ：順に、１００ｎｍ／５０ｎｍ／３００ｎｍ）を、銅とＴａＮ薄膜抵抗層とが接触するように形成した後、比誘電率４０のチタン酸バリウムナノ粒子−ポリイミド混合ペーストを用いたスクリーン印刷法により、前記薄膜電極層上にチタン酸バリウムナノ粒子−ポリイミド混合ナノコンポジット材料からなる薄膜誘電体層（厚さ：５μｍ）を形成し、さらに、メタルマスクを用いたスパッタリング法により、前記薄膜誘電体層上に白金／タンタル／銅からなる薄膜電極層（厚さ：順に、１００ｎｍ／５０ｎｍ／３００ｎｍ）を、白金と前記薄膜誘電体層とが接触するように形成した。その後、感光性ポリイミドを用いたフォトリソグラフィー法により、絶縁層を形成した。得られた薄膜状スナバコンデンサ（前記薄膜誘電体層が前記多層電極で挟持されたもの）の面積は６４ｍｍ^２であり、容量は４．５ｎＦであり、ＴａＮ薄膜抵抗の抵抗値は４Ωであった。

次に、７ｍｍ角のＳｉＣ半導体スイッチング素子を、前記薄膜状スナバコンデンサとの隙間の平均距離（ｎ＝１０）が１ｍｍとなるように、はんだを用いて前記銅配線板上に実装した。次いで、前記ＳｉＣ半導体スイッチング素子のゲート電極にゲート端子を接合し、さらに、銅スペーサーを介して、前記ＳｉＣ半導体スイッチング素子及び前記薄膜状スナバコンデンサと上部の銅配線板（２０ｍｍ×１２ｍｍ×厚さ２ｍｍ）とを、はんだを用いて接合し、半導体パワーモジュールを作製した。この半導体パワーモジュールにおけるＳｉＣ半導体スイッチング素子と薄膜状スナバコンデンサとの間の配線インダクタンスは１ｎＨであった。

（比較例１）
薄膜状スナバコンデンサを実装しなかった以外は実施例１と同様にして半導体パワーモジュールを作製した。具体的には、先ず、下部の銅配線板（２０ｍｍ×１２ｍｍ×厚さ２ｍｍ）上に７ｍｍ角のＳｉＣ半導体スイッチング素子を、はんだを用いて実装した。次に、前記ＳｉＣ半導体スイッチング素子のゲート電極にゲート端子を接合し、さらに、銅スペーサーを介して、前記ＳｉＣ半導体スイッチングと上部の銅配線板（２０ｍｍ×１２ｍｍ×厚さ２ｍｍ）とを、はんだを用いて接合し、半導体パワーモジュールを作製した。

上部及び下部の銅配線板にそれぞれ銅バスバー（幅５ｍｍ×厚さ１ｍｍ）を接続し、これら２つの銅バスバー間に、容量４．５ｎＦのフィルムコンデンサと抵抗値４Ωの抵抗器を直列に接続した。なお、フィルムコンデンサは耐熱性が低く、発熱体であるＳｉＣ半導体スイッチング素子から離して実装する必要があることを想定して、フィルムコンデンサを、ＳｉＣ半導体スイッチング素子から平均距離（ｎ＝１０）で５ｃｍ離れた位置に実装した。得られた半導体パワーモジュールにおけるＳｉＣ半導体スイッチング素子とフィルムコンデンサとの間の配線インダクタンスは８０ｎＨであった。

（比較例２）
フィルムコンデンサを、ＳｉＣ半導体スイッチング素子から平均距離（ｎ＝１０）で１０ｍｍ離れた位置に実装した以外は比較例１と同様にして半導体パワーモジュールを作製した。この半導体パワーモジュールにおけるＳｉＣ半導体スイッチング素子とフィルムコンデンサとの間の配線インダクタンスは２２ｎＨであった。

（比較例３）
ＳｉＣ半導体スイッチング素子を、前記薄膜状スナバコンデンサとの隙間の平均距離（ｎ＝１０）が６ｍｍとなるように前記銅配線板上に実装した以外は実施例１と同様にして半導体パワーモジュールを作製した。この半導体パワーモジュールにおけるＳｉＣ半導体スイッチング素子とフィルムコンデンサとの間の配線インダクタンスは８ｎＨであった。

＜電気特性＞
実施例１及び比較例１で作製した半導体パワーモジュールを用いて、周波数５０ｋＨｚの高周波動作を行い、ターンオフ時のドレイン−ソース間の電圧波形を測定した。図６には、半導体パワーモジュールのターンオフ時のドレイン−ソース間の電圧波形を示す。図６に示したように、基準電圧Ｖ_０から正方向に振れる最大電圧をサージ電圧Ｖ_ｓといい、負方向に振れる最大電圧をリンギング電圧Ｖ_ｒという。図６に示したように、基準電圧がＶ_０＝４００Ｖの場合、実施例１で作製した半導体パワーモジュールのサージ電圧は９４Ｖ、リンギング電圧は０Ｖであった。他方、比較例１で作製した半導体パワーモジュールのサージ電圧は２０９Ｖ、リンギング電圧は６８Ｖであった。この結果から、実施例１で作製した半導体パワーモジュールは、比較例１で作製した半導体パワーモジュールに比べて、サージ電圧及びリンギング電圧が減少しており、ＳｉＣ半導体スイッチング素子と薄膜状スナバコンデンサとを近接して配置することによって、ＳｉＣ半導体スイッチング素子と薄膜状スナバコンデンサとの間の配線インダクタンスが低減され、リンギングによるノイズが抑制されることが確認された。

比較例２〜３で作製した半導体パワーモジュールについても同様に、周波数５０ｋＨｚの高周波動作時のサージ電圧及びリンギング電圧を測定したところ、比較例２の半導体パワーモジュールでは、サージ電圧が１１６Ｖ、リンギング電圧が４Ｖであり、比較例３での半導体パワーモジュールでは、サージ電圧が１０１Ｖ、リンギング電圧が１．３Ｖであった。図７及び図８には、ＳｉＣ半導体スイッチング素子と薄膜状スナバコンデンサとの間の平均距離と、リンギング電圧及びサージ電圧との関係を示す。図７及び図８に示したように、ＳｉＣ半導体スイッチング素子と薄膜状スナバコンデンサとを、所定の隙間を空けて配置することによって、サージ電圧及びリンギング電圧が大幅に減少し、ＳｉＣ半導体スイッチング素子と薄膜状スナバコンデンサとの間の配線インダクタンスが低減され、リンギングによるノイズが十分に抑制されることが確認された。

以上説明したように、本発明によれば、モジュール内の小さなスペースを有効に活用してモジュールの小型化を図るとともに、半導体スイッチング素子の５０ｋＨｚ以上の高周波スイッチング動作時においても、リンギングによるノイズを十分に低減することが可能な半導体パワーモジュールを得ることが可能となる。

したがって、本発明のスナバコンデンサ内蔵半導体パワーモジュールは、ハイブリッド自動車や電気自動車に用いられる半導体パワーモジュール等として有用である。

１：薄膜状スナバコンデンサ
１ａ：薄膜誘電体層
１ｂ：薄膜電極層
２：半導体スイッチング素子
３：配線層
４：ダイオード
５：絶縁層
６：スペーサー
７：ゲート端子
８：封止樹脂
９：冷却器
１０：グリース
１１：はんだ
１２：薄膜抵抗
１３：絶縁板
１４：金属ワイヤー

Claims (7)

1. 配線層と、前記配線層上に配置されている周波数５０ｋＨｚ以上の高周波動作用半導体スイッチング素子と、前記配線層上に配置されている薄膜状スナバコンデンサとを備えており、
   前記半導体スイッチング素子と前記薄膜状スナバコンデンサとが電気回路的に並列に接続されており、
   前記半導体スイッチング素子と前記薄膜状スナバコンデンサとの隙間の平均距離が１０μｍ〜２ｍｍである、
   ことを特徴とするスナバコンデンサ内蔵半導体パワーモジュール。
2. 前記薄膜状スナバコンデンサが、前記半導体スイッチング素子の２つ以上の辺に対して前記平均距離の隙間を空けて近接して配置されていることを特徴とする請求項１に記載のスナバコンデンサ内蔵半導体パワーモジュール。
3. 前記薄膜状スナバコンデンサが、第１の薄膜電極層と薄膜誘電体層と第２の薄膜電極層とを備えており、
   前記第１の薄膜電極層と前記半導体スイッチング素子のソース及びドレインのうちの一方の電極とが、前記配線層を介して電気的に接続されており、
   前記第２の薄膜電極層と前記半導体スイッチング素子のソース及びドレインのうちの他方の電極とが、他の配線層、金属ワイヤー及び金属テープからなる群から選択される導電体を介して電気的に接続されている、
   ことを特徴とする請求項１又は２に記載のスナバコンデンサ内蔵半導体パワーモジュール。
4. 前記薄膜状スナバコンデンサに薄膜抵抗が電気的に直列に接続されていることを特徴とする請求項１〜３のうちのいずれか一項に記載のスナバコンデンサ内蔵半導体パワーモジュール。
5. 前記薄膜抵抗が前記薄膜状スナバコンデンサに近接又は積層して配置されていることを特徴とする請求項４のうちのいずれか一項に記載のスナバコンデンサ内蔵半導体パワーモジュール。
6. 前記半導体スイッチング素子がＳｉＣスイッチング素子又はＧａＮスイッチング素子であることを特徴とする請求項１〜５のうちのいずれか一項に記載のスナバコンデンサ内蔵半導体パワーモジュール。
7. 前記薄膜状スナバコンデンサが薄膜ヒューズを備えていることを特徴とする請求項１〜５のうちのいずれか一項に記載のスナバコンデンサ内蔵半導体パワーモジュール。