JP5951967B2 - 大容量モジュールの周辺回路用の回路基板および当該回路基板を用いる周辺回路を含む大容量モジュール - Google Patents

大容量モジュールの周辺回路用の回路基板および当該回路基板を用いる周辺回路を含む大容量モジュール Download PDF

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本発明は、大容量モジュールの周辺回路用の回路基板に関する。より詳細には、本発明は、例えば、ハイブリッド自動車（ＨＶ）や電気自動車（ＥＶ）等の電動車両、及び家電等において使用されるインバータ等のパワーモジュールを始めとする大容量モジュールにおいて、パワー半導体素子を含む回路と積層される周辺回路用の回路基板に関する。更に、本発明は、当該回路基板を用いる周辺回路を含む大容量モジュールにも関する。
近年、例えば、ハイブリッド自動車（ＨＶ）や電気自動車（ＥＶ）等の電動車両、及び家電等において、インバータ等のパワーモジュールを始めとする大容量（大電力）モジュールが広く使用されるようになってきている。かかる大容量（大電力）モジュールは、一般的には、例えば、スイッチング素子（例えば、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ））等のパワー半導体素子を含む回路（以降、「パワー回路」とも称する）と、例えば、かかるパワー半導体素子を制御する周辺回路（以降、「ドライブ回路」とも称する）とを含む。
上記のような大容量モジュールにおいては、例えばスイッチング素子等のパワー半導体素子から発生するノイズの低減が重要な技術的課題となっている。具体的には、例えば、スイッチング素子のスイッチング動作に伴って発生するノイズによりスイッチング素子のスイッチング動作に異常が生じ、スイッチング素子等のパワー半導体素子を含むパワー回路や周辺回路を破壊する虞がある。更に、かかるノイズが大容量モジュールの外部に漏洩し、大容量モジュールの周辺機器の動作に影響を与える虞もある。
加えて、当該技術分野においては、例えば、ＩＧＢＴやＭＯＳＦＥＴ等を含むパワー半導体素子の損失改善策として、従来使用されてきたシリコン（Ｓｉ）ウェーハに代えて、シリコンカーバイド（ＳｉＣ）ウェーハや窒化ガリウム（ＧａＮ）ウェーハを使用する技術動向が顕著になってきている（例えば、ＳｉＣ−ＩＧＢＴやＳｉＣ−ＭＯＳＦＥＴ、ＧａＮ−ＩＧＢＴやＧａＮ−ＭＯＳＦＥＴ等）。これらの新しいタイプのウェーハを使用する半導体素子においては、従来のＳｉウェーハを使用する半導体素子と比較して、より高いスイッチング周波数における動作が可能となるため、大容量モジュールの小型化が可能となる利点がある。しかしながら、スイッチング周波数の上昇に伴い、これらの半導体素子から発生するノイズの周波数も上昇するため、ノイズに起因する上述のような問題も、より深刻となる。従って、大容量モジュールにおいては、パワー半導体素子から発生するノイズの低減が益々重要な技術的課題となっている。
上記のようなノイズを低減するための対策としては、コンデンサ（所謂「スナバコンデンサ」）をパワー半導体に並列に接続することが有効であることが知られている。スナバコンデンサは、パワー半導体素子のスイッチング動作に伴う電圧変化を抑制する効果を有する。かかるスナバコンデンサによってノイズをより有効に低減するには、パワー半導体素子とスナバコンデンサとの間の距離を短くする必要がある。これは、パワー半導体素子とスナバコンデンサとを電気的に接続する配線（ワイヤ）が長くなる程、当該配線が有する等価的なインダクタンスが大きくなり、これによりスイッチング動作に伴って発生するノイズに起因して誘起されるサージ電圧が増大し、結果として、スナバコンデンサによるノイズ低減効果が十分に発揮されないためである。
しかしながら、従来の大容量モジュールにおいては、例えば図１に示すように、大容量モジュール１００の外部にスナバコンデンサ１２６を外付けする必要があるため、パワー半導体素子１１３とスナバコンデンサ１２６とを電気的に接続する配線（ワイヤ）が長くなり、スナバコンデンサ１２６によるノイズ低減効果を十分に発揮させることができなかった。加えて、従来の大容量モジュールにおいては、パワー半導体素子１１３を含むパワー回路と、例えば、かかるパワー半導体素子１１３を制御する制御回路素子１２５を含む周辺回路とが平面的に配置されることや、これらの回路を接続するための配線（ワイヤ）１１６を配置するための面積が必要であることが、大容量モジュール１００の小型軽量化を妨げる要因となってきた。また、上記のような大容量モジュール１００を構成する各種回路を接続するワイヤの引き回しにより配線長が長くなり、モジュール全体としての損失が大きくなる等の問題も認められていた。
そこで、上記のような大容量モジュールを構成する各種回路の基板を積層して大容量モジュールの小型軽量化を図ると共に、大容量モジュールを構成する各種回路基板間の接続形態を改良して、大容量モジュールの低損失化を図る試みが提案されている（例えば、特許文献１乃至３を参照）。当該技術分野においては、例えば図２に示すように、かかる積層構造を有する大容量モジュール１００において、パワー半導体素子１１３を制御する周辺回路（ドライブ回路）１２０の基板１２１の上にスナバコンデンサ１２６を実装する構成も提案されている。かかる構成によれば、前述のように大容量モジュール１００の外部にスナバコンデンサ１２６を設置する構成と比較して、パワー半導体素子１１３とスナバコンデンサ１２６とを電気的に接続する配線（ワイヤ）をより短くすることができるが、その効果は限定的であり、更なる低サージ化が求められている。
そこで、当該技術分野においては、例えば図３に示すように、上記のような積層構造を有する大容量モジュール１００において、周辺回路（ドライブ回路）基板１２１の内部にスナバコンデンサ１２６を埋設する構成も提案されている。かかる構成によれば、パワー半導体素子１１３とスナバコンデンサ１２６とを電気的に接続する配線を更に短くすることができる。
しかしながら、上記のように大容量モジュールを構成する各種回路基板を積層すると、モジュールを小型軽量化することができる反面、スイッチング素子等のパワー半導体素子から発生する熱を伝達して外部に逃がすことがより困難となり、これらのパワー半導体素子からの発熱に起因する過度の温度上昇（過熱）によるモジュールの破損（例えば、モジュールを構成する回路素子の封止樹脂の劣化）等の問題を生ずる虞が高まる。
そこで、当該技術分野においては、上記のような積層構造を有する大容量モジュールにおいて、従来技術に係る周辺回路の基板の基材として一般的に使用される樹脂と比較して高い熱伝導率を有する材料（例えば、セラミック）を周辺回路の基板の基材として使用することにより、パワー半導体素子が実装されるパワー回路の基板のみならず、パワー半導体素子を制御する周辺回路（ドライブ回路）の基板もまた、パワー半導体素子から発生する熱を外部に伝達する放熱経路として活用し、パワー半導体素子から発生する熱をより効率良く外部に伝達する構成も提案されている。
しかしながら、上述のような積層構造を有する大容量モジュールにおいて、周辺回路の基板の内部に埋設されるスナバコンデンサを構成する導体（及び導体の間に挟まれる誘電体）の積層数を増大させることによってスナバコンデンサに必要とされる容量を確保しようとすると、周辺回路の基板の厚みが増大し、当該基板の熱抵抗が増大し、結果として、パワー半導体素子から発生する熱を外部に伝達する放熱経路として当該基板を活用することがより困難となる。
そこで、当該技術分野においては、上述のような積層構造を有する大容量モジュールにおいて、周辺回路の基板の厚みを増大させること無く、スナバコンデンサに必要とされる容量を確保することを目的として、周辺回路の基板中に高い誘電率を有する絶縁層を形成し、当該絶縁層を使用してスナバコンデンサを形成する構成も提案されている。かかる構成によれば、周辺回路の基板の内部に埋設されるスナバコンデンサを構成する導体（及び導体の間に挟まれる誘電体）の積層数を増大させること無く（即ち、当該基板の厚みを増大させること無く）、スナバコンデンサに必要とされる容量を確保することが容易となる。しかしながら、一般に、高い誘電率を有する材料の熱伝導率は低いため、高い誘電率を有する絶縁層が内部に形成される周辺回路の基板の全体としての熱伝導率が低下し、結果として、パワー半導体素子から発生する熱を外部に伝達する効率的な放熱経路として当該基板を活用することは困難である。
以上のように、当該技術分野においては、パワー半導体素子を含むパワー回路と周辺回路とが積層された構成を有する大容量モジュールにおいて、パワー半導体素子から発生するノイズを有効に低減しつつ、パワー半導体素子から発生する熱を外部に効率的に伝達し得る、周辺回路用の基板に対する継続的な要求が存在する。
特開２００６−３０３００６号公報 特許第３４１０６９６号公報 特開２０１１−２３６５４号公報 特開２００７−０１２８３１号公報
前述のように、当該技術分野においては、パワー半導体素子を含むパワー回路と周辺回路とが積層された構成を有する大容量モジュールにおいて、パワー半導体素子から発生するノイズを有効に低減しつつ、パワー半導体素子から発生する熱を外部に効率的に伝達し得る、周辺回路用の基板に対する継続的な要求が存在する。
本発明は、かかる要求に応えるために為されたものである。より具体的には、本発明は、パワー半導体素子を含むパワー回路と周辺回路とが積層された構成を有する、インバータ等のパワーモジュールを始めとする大容量モジュールにおいて、パワー半導体素子から発生するノイズを有効に低減しつつ、パワー半導体素子から発生する熱を外部に効率的に伝達することができる周辺回路用の回路基板を提供することを１つの目的とする。
また、本発明は、パワー半導体素子を含むパワー回路と周辺回路とが積層された構成を有する、インバータ等のパワーモジュールを始めとする大容量モジュールであって、パワー半導体素子から発生するノイズを有効に低減しつつ、パワー半導体素子から発生する熱を周辺回路用の回路基板を介して外部に効率的に放熱することができる大容量モジュールを提供することをもう１つの目的とする。
上記目的は、
パワー半導体素子を含む第１電子回路の基板である第１回路基板の前記パワー半導体素
子が配設される側に前記パワー半導体素子を介して積層される第２電子回路の基板である
第２回路基板として用いられる基板であって、
前記第２回路基板の内部に埋設された内層電極及び前記第２回路基板の表面に形成された表面電極を備え、
前記内層電極及び前記表面電極を構成する導体の前記第２回路基板の主面の法線方向における厚みが５０μｍ以上であり、
前記第２回路基板の内部にコンデンサが埋設されており、
前記第１回路基板と前記第２回路基板とが積層された状態における前記第２回路基板の
主面の法線方向を投影方向とする投影面において、前記コンデンサと前記パワー半導体素
子とが重ならず、
前記第２回路基板の２つの主面のうち前記第１回路基板に対向する主面である第１表面の前記投影面において前記パワー半導体素子と重ならない領域に１つ以上の隆起部が設けられており、
前記１つ以上の隆起部の少なくとも１つの内部に、前記コンデンサの少なくとも一部が埋設されており、
前記コンデンサの一方の電極が、前記パワー半導体素子の端子と直接接続される前記第２回路基板上の電極と接続され、
前記コンデンサの他方の電極が、前記パワー半導体素子の端子と直接接続されない前記第１回路基板上の電極と接続される前記第２回路基板上の電極と接続される、
基板によって達成される。
また、上記もう１つの目的は、
パワー半導体素子を含む第１電子回路の基板である第１回路基板と、
前記第１回路基板の前記パワー半導体素子が配設される側に前記パワー半導体素子を介
して積層される第２電子回路の基板である第２回路基板と、
を含んでなる大容量モジュールであって、
前記第２回路基板の内部に埋設された内層電極及び前記第２回路基板の表面に形成された表面電極を備え、
前記内層電極及び前記表面電極を構成する導体の前記第２回路基板の主面の法線方向における厚みが５０μｍ以上であり、
前記第２回路基板の内部にコンデンサが埋設されており、
前記第１回路基板と前記第２回路基板とが積層された状態における前記第２回路基板の
主面の法線方向を投影方向とする投影面において、前記コンデンサと前記パワー半導体素
子とが重ならず、
前記第２回路基板の２つの主面のうち前記第１回路基板に対向する主面である第１表面の前記投影面において前記パワー半導体素子と重ならない領域に１つ以上の隆起部が設けられており、
前記１つ以上の隆起部の少なくとも１つの内部に、前記コンデンサの少なくとも一部が埋設されており、
前記コンデンサの一方の電極が、前記パワー半導体素子の端子と直接接続される前記第２回路基板上の電極と接続され、
前記コンデンサの他方の電極が、前記パワー半導体素子の端子と直接接続されない前記第１回路基板上の電極と接続される前記第２回路基板上の電極と接続される、
大容量モジュールによって達成される。
前述のように、本発明に係る基板は、例えばインバータ等のパワーモジュールを始めとする大容量モジュール等の小型軽量化や低損失化を目的として、パワー半導体素子を含む第１電子回路（例えば、パワー回路）と積層して使用される第２電子回路（例えば、ドライブ回路等の周辺回路）用の基板として用いられる。
本発明に係る基板においては、上述のように、当該基板内にコンデンサが埋設される。これにより、パワー半導体素子とコンデンサとを接続する電気的経路をより短くすることができる。結果として、例えば、パワー半導体素子のスイッチング動作に伴って発生するノイズに起因して誘起されるサージ電圧を低減（低サージ化）することができ、コンデンサ（スナバコンデンサ）によるノイズ低減効果を十分に発揮させることができる。
更に、本発明に係る基板においては、上述のように、第１回路基板と第２回路基板とが積層された際に、第２回路基板の主面の法線方向を投影方向とする投影面において、コンデンサとパワー半導体素子とが重ならない。換言すれば、本発明に係る基板においては、積層時にパワー半導体素子と対向する面に対応する内部領域にはコンデンサが配設されない。かかる構成により、たとえ高い誘電率を有する絶縁層をコンデンサにおいて使用しても、第２回路基板を経由する熱伝導が妨げられず、第２回路基板を経由する熱伝導経路が確保され、パワー半導体素子から発生する熱を、第２回路基板を介して外部に効率的に放熱することができる。
以上のように、本発明によれば、インバータ等のパワーモジュールを始めとする大容量モジュールにおいて、パワー回路基板上に配設されたパワー半導体素子上に周辺回路基板を積層して当該モジュールの小型軽量化及び低損失化を達成しつつ、周辺回路基板内にコンデンサを埋設して低サージ化を達成し、更に、周辺回路基板のパワー半導体素子と対向する表面に対応する内部領域にはコンデンサを配設しない構成により周辺回路基板を経由する熱伝導経路を確保することにより、当該モジュールの小型軽量化、低サージ化、及び低損失化を達成しつつ、周辺回路基板を経由する効果的な放熱により当該モジュールの過熱を防止することができる。
従来技術の１つの実施態様に係る大容量モジュールの構成を示す模式図である。 従来技術のもう１つの実施態様に係る大容量モジュールの構成を示す模式図である。 従来技術の更にもう１つの実施態様に係る大容量モジュールの構成を示す模式図である。 本発明の１つの実施態様に係る基板を含む大容量モジュールの構成を示す模式図である。 本発明の１つの実施態様に係る基板を含む大容量モジュールの製造方法を説明する模式図である。
前述のように、本発明は、インバータ等のパワーモジュールを始めとする大容量モジュールにおいて、小型軽量化、低サージ化、及び低損失化を達成しつつ、パワー半導体素子等の高発熱素子から発生する熱をより効率良く外部に伝達することができる、信頼性の高い周辺回路用の回路基板を提供することを目的とする。
本発明者は、上記目的を達成すべく鋭意研究の結果、インバータ等のパワーモジュールを始めとする大容量モジュールにおいて、パワー回路基板上に配設されたパワー半導体素子上に周辺回路基板を積層して当該モジュールの小型軽量化及び低損失化を達成しつつ、周辺回路基板内にコンデンサを埋設して低サージ化を達成し、更に、周辺回路基板のパワー半導体素子と対向する表面に対応する内部領域にはコンデンサを配設しない構成により周辺回路基板を経由する熱伝導経路を確保することにより、当該モジュールの小型軽量化、低サージ化、及び低損失化を達成しつつ、周辺回路基板を経由する効果的な放熱により当該モジュールの過熱を防止することを想到するに至ったものである。
即ち、本発明の第１の実施態様は、
パワー半導体素子を含む第１電子回路の基板である第１回路基板の前記パワー半導体素子が配設される側に前記パワー半導体素子を介して積層される第２電子回路の基板である第２回路基板として用いられる基板であって、
前記第２回路基板の内部にコンデンサが埋設されており、
前記第１回路基板と前記第２回路基板とが積層された状態における前記第２回路基板の主面の法線方向を投影方向とする投影面において、前記コンデンサと前記パワー半導体素子とが重ならない、
基板である。
上記のように、本実施態様に係る基板は、パワー半導体素子を含む第１電子回路（例えば、パワー回路）と第２電子回路（例えば、ドライブ回路等の周辺回路）とが積層された構成を有する、例えばインバータ等のパワーモジュールを始めとする大容量モジュールにおいて、第２電子回路の基板（第２回路基板）として使用される。このような積層構造を有することにより、当該モジュールの小型軽量化が達成される。即ち、本実施態様に係る基板は、例えばスイッチング素子等のパワー半導体素子を含む第１電子回路（パワー回路）の当該パワー半導体素子が配設されている側に、第２電子回路（例えば、ドライブ回路等の周辺回路）を構成する基板として当該パワー半導体素子を介して積層されて、例えばインバータ等のパワーモジュールを始めとする大容量（大電力）モジュールの小型軽量化に寄与する。
尚、上記大容量（大電力）モジュールは、上記のように、例えばインバータ等のパワーモジュールであってもよく、あるいは大電力を扱う他の大容量モジュールであってもよい。また、上記のように、上記大容量（大電力）モジュールがインバータ等のパワーモジュールである場合、パワー半導体素子としては、例えばスイッチング素子等を挙げることができるが、本実施態様におけるパワー半導体素子はスイッチング素子に限定されるものではない。更に、上記パワー半導体素子がスイッチング素子である場合、スイッチング素子としては、例えばＩＧＢＴやＭＯＳＦＥＴ等を挙げることができるが、本実施態様におけるスイッチング素子はＩＧＢＴやＭＯＳＦＥＴ等に限定されるものではなく、当該技術分野において知られている何れのスイッチング素子であってもよい。加えて、ＩＧＢＴやＭＯＳＦＥＴ等を含むパワー半導体素子のウェーハとしては、従来使用されてきたシリコン（Ｓｉ）ウェーハのみならず、前述のようなシリコンカーバイド（ＳｉＣ）ウェーハや窒化ガリウム（ＧａＮ）ウェーハを使用することができる（例えば、ＳｉＣ−ＩＧＢＴやＳｉＣ−ＭＯＳＦＥＴ、ＧａＮ−ＩＧＢＴやＧａＮ−ＭＯＳＦＥＴ等）。
本実施態様に係る基板は、上記のように、第２回路基板としてパワー半導体素子を介して第１回路基板と積層されて、これらの基板を含む大容量モジュールの小型軽量化に寄与すると共に、パワー半導体素子と第２電子回路との接続経路を短縮するので、モジュール全体としての低損失化にも寄与する。かかる観点からは、本実施態様に係る基板においては、パワー半導体素子を始めとする各種回路素子との電気的接続のための表面電極及び内層電極の太さ並びに各種回路素子の端子と表面電極との接続面積は、できるだけ大きいことが望ましい。これらの電極の太さや端子と電極との接続面積の大きさは、具体的には、個々の電極や端子に流れることが予想される電流の大きさ等に基づいて適宜定めることができる。例えば、本実施態様に係る基板において、パワー半導体素子の主端子と接続される電極については、当該電極を構成する導体の（当該基板の主面の法線方向における）厚みは５０μｍ以上、より好ましくは１００μｍ以上であることが望ましい。これにより、本実施態様に係る基板を使用する第２電子回路を含むモジュール全体としての損失を小さくすることができる。
また、本実施態様に係る基板においては、上記のように、当該基板の内部にコンデンサが埋設される。当該コンデンサは前述のスナバコンデンサとして利用することができる。従って、本実施態様に係る基板によれば、従来技術に係る大容量モジュールの構成（例えば、モジュールの外に配設されたスナバコンデンサとパワー半導体素子とを配線（ワイヤ）によって接続する構成や、周辺回路の基板上にスナバコンデンサを実装する構成等）と比較して、パワー半導体素子とコンデンサとを接続する電気的経路をより短くすることができる。結果として、例えば、パワー半導体素子のスイッチング動作に伴って発生するノイズに起因して誘起されるサージ電圧を低減（低サージ化）することができ、コンデンサ（スナバコンデンサ）によるノイズ低減効果を十分に発揮させることができる。
ところで、前述のように、従来技術においては、上記のように大容量モジュールを構成する各種回路基板を積層した場合、モジュールを小型軽量化することができるものの、スイッチング素子等のパワー半導体素子から発生する熱を伝達して外部に逃がすことがより困難となり、パワー半導体素子からの発熱に起因する過度の温度上昇によるモジュールの破損（例えば、モジュールを構成する回路素子の封止樹脂の劣化）等の問題を生ずる虞があった。
そこで、当該技術分野においては、前述のように、樹脂等と比較して高い熱伝導率を有する材料（例えば、セラミック）を周辺回路の基板の基材として用いることにより、周辺回路の基板を経由する放熱を促進する試みも提案されている。しかしながら、前述のように、スナバコンデンサに必要とされる容量を確保することを目的として、スナバコンデンサを構成する導体（及び導体の間に挟まれる誘電体）の積層数を増大させる場合は周辺回路の基板の厚みが増大し、高い誘電率を有する絶縁層を用いてスナバコンデンサを形成する場合は周辺回路の基板の全体としての熱伝導率が低下する。何れの場合も、周辺回路の基板を介してパワー半導体素子から発生する熱を外部に放熱することは困難となる。
一方、本実施態様に係る基板は、上述のように、第１回路基板（パワー回路の基板）と第２回路基板（周辺回路の基板）とが積層された際に、第２回路基板の主面の法線方向を投影方向とする投影面において、コンデンサとパワー半導体素子とが重ならないように構成される。換言すれば、本実施態様に係る基板においては、積層時にパワー半導体素子と対向する面に対応する内部領域にはコンデンサが配設されない。かかる構成により、たとえ第２回路基板の内部に埋設されるコンデンサにおいて高い誘電率を有する絶縁層を使用していても、第２回路基板を経由する熱伝導が妨げられない。即ち、第２回路基板を経由する良好な熱伝導経路が確保され、パワー半導体素子から発生する熱を、第２回路基板を介して外部に効率的に放熱することができる。
以上のように、本実施態様によれば、インバータ等のパワーモジュールを始めとする大容量モジュールにおいて、小型軽量化、低損失化、及び低サージ化（低ノイズ化）を達成しつつ、パワー半導体素子から発生する熱をより効率良く外部に伝達することができる、信頼性の高い周辺回路用の回路基板を提供することができる。
ところで、本実施態様に係る基板の基材として用いられる材質は、特に限定されるものではなく、例えば、樹脂、ガラス、セラミック等の絶縁材料を含んでなる誘電体材料を用いることができる。また、一般的な電子回路基板と同様に、本実施態様に係る基板においても、例えば、基板の内部に埋設される内層電極や基板の表面に形成される表面電極等を備えることができる。これらの内層電極や表面電極は、例えば、金属等の導体のめっき、エッチング加工、導体パターンの埋設、導体ペーストの印刷等、当該技術分野において周知の種々の手法によって、基板の表面及び／又は内部に設けることができる。また、表面電極は、本発明の目的の１つである大容量モジュールにおける小型軽量化、低損失化、低サージ化、及び放熱効率の向上の実質的な妨げとならない限り、基板の表面に配設されたリードフレームによって形成されていてもよい。尚、何れの場合であっても、内層電極や表面電極は、小さい電気抵抗を有する良導体からなることが望ましい。
また、上記電極とパワー半導体素子の端子との電気的接続は、例えば、はんだ付けによって達成することができるが、これらの接続方法は特定の手法に限定されるものではなく、当該技術分野において知られている種々の手法の中から適宜選択することができる。更に、本実施態様に係る基板を製造する方法もまた、本発明の目的の１つである大容量モジュールにおける小型軽量化、低損失化、低サージ化、及び放熱効率の向上の実質的な妨げとならない限り、如何なる方法であってもよく、当該技術分野において電子回路基板の製造に使用される種々の方法から適宜選択することができる。
ところで、本実施態様に係る基板において、当該基板の内部に埋設されるコンデンサの容量を増大させる必要がある場合、前述のように、例えば、コンデンサを構成する導体（及び導体の間に挟まれる誘電体）の積層数を増大させることにより、コンデンサの容量を増大させることができる。しかしながら、コンデンサを構成する導体及び誘電体の現実に製造可能な層の厚みには、例えば、製造上の理由等から、自ずと下限がある。従って、コンデンサを構成する導体及び導体の間に挟まれる誘電体の積層数を増大させると、コンデンサ全体の厚みも増大することになる。このように増大した厚みを有するコンデンサを基板の内部に埋設する場合、従来技術に係る基板におけるように、基板全体の厚みを増大させるのが一般的である。しかしながら、基板全体の厚みを増大させると、前述のように、当該基板全体としての熱抵抗が増大し、結果として、パワー半導体素子から発生する熱を、当該基板を介して外部に放熱することが困難となる。
そこで、本発明者は、鋭意研究の結果、本実施態様に係る基板において、パワー半導体素子から発生する熱を外部に伝達する部分の厚みは増大させず、その他の部分の厚みを増大させ、当該部分の内部に、上記のように増大した積層数を有する（即ち、増大した厚みを有する）コンデンサを埋設することにより、パワー半導体素子から発生する熱を外部に伝達する際の熱抵抗を実質的に増大させること無く、コンデンサの容量を増大させることができることを見出した。
即ち、本発明の第２の実施態様は、
本発明の前記第１の実施態様に係る基板であって、
前記第２回路基板の２つの主面のうち前記第１回路基板に対向する主面である第１表面の前記投影面において前記パワー半導体素子と重ならない領域に１つ以上の隆起部が設けられており、
前記１つ以上の隆起部の少なくとも１つの内部に、前記コンデンサの少なくとも一部が埋設されている、
基板である。
上記のように、本実施態様に係る基板においては、当該基板（第２回路基板）の２つの主面のうち第１回路基板に対向する主面である第１表面に１つ以上の隆起部が設けられている。つまり、本実施態様に係る基板においては、当該隆起部が設けられている部分の（当該基板の主面の法線方向における）厚み（＝隆起部の厚み＋基板の厚み）は、当該隆起部が設けられていない部分の厚み（＝基板の厚み）よりも大きい。従って、本実施態様に係る基板の内部に埋設することができるコンデンサの最大厚みは、当該隆起部が設けられている部分における方が、当該隆起部が設けられていない部分よりも大きい。
上記のように、本実施態様に係る基板においては、当該基板の内部に埋設されるコンデンサが、上記隆起部が設けられていない部分ではなく、上記隆起部が設けられている部分に埋設される。これにより、コンデンサを構成する導体及び導体の間に挟まれる誘電体の積層数を増大させることによってコンデンサの容量を増大させようとする際に、より多くの導体及び誘電体を積層して、より大きい容量を達成することができる。
しかも、本実施態様に係る基板においては、上記隆起部が、当該基板の主面の法線方向を投影方向とする投影面においてパワー半導体素子と重ならない第１表面上の領域に設けられる。従って、本実施態様に係る基板（第２回路基板）が第１回路基板と積層された状態においてパワー半導体から発生する熱を外部に伝達する領域における第２回路基板の厚みは、上記隆起部の存在による影響を受けない。即ち、パワー半導体から発生する熱を外部に伝達する領域における第２回路基板の熱抵抗は増大しない。結果として、本実施態様に係る基板においては、パワー半導体素子から発生する熱を外部に伝達する効率を犠牲にすること無く、当該基板の内部に埋設されるコンデンサの最大容量を増大させることができる。
尚、前述のように、低損失化及び低サージ化（低ノイズ化）の観点からは、本発明に係る基板の内部に埋設されるコンデンサは、第１電子回路側（第１表面側）にできるだけ近い位置に配設することが望ましい。従って、本実施態様に係る基板において、当該基板の内部に埋設されるコンデンサは、上記隆起部と当該基板の隆起部が設けられている領域とを併せた部分において、第１電子回路側（第１表面側）にできるだけ近い位置に配設することが望ましい。しかしながら、必ずしもコンデンサの全てが上記隆起部の内部に収まっている必要は無い。即ち、本実施態様に係る基板においては、１つ以上の隆起部の少なくとも１つの内部に、コンデンサの少なくとも一部が埋設されていればよい。
尚、前述のように、本発明に係る基板は、パワー半導体素子を含む第１電子回路の基板である第１回路基板のパワー半導体素子が配設される側にパワー半導体素子を介して積層される第２電子回路の基板である第２回路基板として用いられる基板である。従って、上記隆起部は、パワー半導体素子を介する第１回路基板と第２回路基板との積層を妨げるものであってはならない。例えば、上記隆起部は、本実施態様に係る基板の主面の法線方向を投影方向とする投影面においてパワー半導体素子と重なる第１表面上の領域に設けられるべきではない。また、上記隆起部が本実施態様に係る基板の主面の法線方向を投影方向とする投影面においてパワー半導体素子と重ならない第１表面上の領域に設けられる場合であっても、当該基板の主面の法線方向における上記隆起部の高さ（厚み）、当該基板の主面の面内方向における広さ（大きさ）、及び上記隆起部の形状は、第１回路基板、第２回路基板、及びパワー半導体素子等、本実施態様に係る基板を第２回路基板として用いる大容量モジュールを構成する種々の構成要素の間における電気的接続や相対的な位置関係等に悪影響を及ぼすものであってはならない。
ところで、第２回路基板の電極とパワー半導体素子の端子とを電気的に接続する際に第２回路基板の電極とパワー半導体素子の端子との位置合わせが不十分であると、第２回路基板の電極とパワー半導体素子の端子との接合部において、第２回路基板の電極とパワー半導体素子の端子とが正しく対向せず、互いにずれた状態となり、第２回路基板の電極とパワー半導体素子の端子との接触面積が小さくなる。その結果、当該接合部における電気抵抗が大きくなり、大容量モジュールに必要とされる大きさの電流を流すことができなくなる虞がある。また、接合部における第２回路基板の電極とパワー半導体素子の端子との配置がずれることにより、例えば、隣り合う２つの接合部の間において、一方の接続部を構成するパワー半導体素子の端子と、他方の接続部を構成する第２回路基板の電極との間隔が、位置合わせが正確に行われた場合と比較して小さくなる。その結果、これら２つの接合部の間において、大電流、高電圧の電流を流すのに必要とされる絶縁耐圧を確保することができなくなる虞がある。従って、第２回路基板の電極とパワー半導体素子の端子とを電気的に接続する際に、第２回路基板の電極とパワー半導体素子の端子との位置合わせを正確に行うことが非常に重要である。
一方、本実施態様に係る基板においては、上記のように、当該基板（第２回路基板）の主面の法線方向を投影方向とする投影面においてパワー半導体素子と重ならない第１表面上の領域に１つ以上の隆起部が設けられる。従って、第２回路基板の電極とパワー半導体素子の端子とを電気的に接続する際に、例えば、本実施態様に係る基板の第１表面に設けられた隆起部の側壁（即ち、第１表面に交差する隆起部の表面）とパワー半導体素子の側面との接触によって本実施態様に係る基板（第２回路基板）とパワー半導体素子との位置合わせを正確に行う等、隆起部の側壁を基準として第２回路基板とパワー半導体素子との相対的な位置関係を規定することが望ましい。
従って、本発明の第３の実施態様は、
本発明の前記第２の実施態様に係る基板であって、
前記隆起部の前記第１表面に交差する表面である側壁を基準として、前記第２回路基板と前記パワー半導体素子との相対的な位置関係が規定される、
基板である。
上記のように、本実施態様に係る基板によれば、（当該基板の第１表面に設けられた）隆起部の（第１表面に交差する表面である）側壁を基準として、当該基板（第２回路基板）とパワー半導体素子との相対的な位置関係が規定される。従って、本実施態様に係る基板を第２回路基板として用いる大容量モジュールの製造過程において、第２回路基板の電極とパワー半導体素子の端子とを電気的に接続する際に、隆起部の側壁を基準としてパワー半導体素子と第２回路基板である当該基板との位置合わせが正確に行われ、パワー半導体素子の個々の端子と個々の第１表面電極とが正しく対向する。その結果、当該基板の電極とパワー半導体素子の端子とによって構成される接合部において電気抵抗が大きくなったり、隣り合う接合部の間における絶縁耐圧が不十分になったりする問題を軽減することができる。
ここで、隆起部の（第１表面に交差する表面である）側壁を基準として、第２回路基板とパワー半導体素子との相対的な位置関係を規定するとは、本実施態様に係る基板を第２回路基板として用いる大容量モジュールの製造過程において、例えば、第２回路基板の電極とパワー半導体素子の端子とを電気的に接続する際に、隆起部の側壁を基準としてパワー半導体素子と第２回路基板である当該基板との位置合わせを行うことを指す。具体的には、第２回路基板である本実施態様に係る基板の第１表面に設けられた隆起部の側壁とパワー半導体素子の側壁との接触により、第２回路基板の電極とパワー半導体素子の端子との位置合わせを行ってもよい。
あるいは、大容量モジュールの製造過程において第２回路基板の電極とパワー半導体素子の端子とを電気的に接続する際に、上記のように隆起部の側壁とパワー半導体素子の側壁との直接的な接触によるのではなく、何らかの他の治具を介する隆起部の側壁とパワー半導体素子の側壁との間接的な接触によって、第２回路基板の電極とパワー半導体素子の端子との位置合わせを行ってもよい。更には、第２回路基板やパワー半導体素子の位置を計測する際の基準として上記隆起部の側壁を用いてもよい。
尚、隆起部の側壁とパワー半導体素子の側壁との接触や何らかの他の治具を介する隆起部の側壁とパワー半導体素子の側壁との間接的な接触により、第２回路基板の電極とパワー半導体素子の端子との位置合わせを行うとは、当該隆起部の側壁とパワー半導体素子の側壁とが直接接触したり、当該隆起部の側壁及び／又はパワー半導体素子の側壁と上記治具とが直接接触したりすることによって第２回路基板の電極とパワー半導体素子の端子との位置合わせを行う実施態様のみならず、第２回路基板の電極とパワー半導体素子の端子との接合部における電気抵抗の増大や隣り合う接合部間での絶縁耐圧の低下等の問題を軽減する本実施態様の効果が損なわれない範疇において、当該隆起部の側壁とパワー半導体素子の側壁との間あるいは当該隆起部の側壁及び／又はパワー半導体素子の側壁と上記治具との間に、ある程度の空隙が存在する実施態様をも含む広い概念である。
上記隆起部は、パワー半導体素子の形状や第１電子回路における配置、第１電子回路と第２電子回路とを積層する製造ラインの構成等に応じて、適切な大きさ、形状、位置に配設することができる。例えば、パワー半導体素子の第１表面に平行な平面による断面の形状が方形である場合、第１電子回路と第２電子回路との積層時にパワー半導体素子の（第１表面に対向する表面に交差する）４つの側壁のうちの何れか又は全ての側壁と上記隆起部の（第１表面に交差する）側壁との接触により、第２回路基板の個々の電極とパワー半導体素子の個々の端子とが対向するように、１つ以上の隆起部を第１表面上に配設してもよい。
上記において、上記１つ以上の隆起部の側壁は、必ずしもパワー半導体素子の全ての側壁に接触し得るように形成する必要が無い場合もあり得る。例えば、第１電子回路と第２電子回路とを積層する製造ラインの構成により、積層時における第２回路基板の電極とパワー半導体素子の端子との配置がずれ得る方向が特定の方向に限定される場合がある。かかる場合においては、当該方向に交わるパワー半導体素子の側壁と隆起部の側壁とが接触し得るように少なくとも１つの隆起部を設けることにより、第２回路基板の電極とパワー半導体素子の端子との配置がずれることを防止することができる。一方、１つの隆起部によっては、第１電子回路と第２電子回路との積層時に第２回路基板の電極とパワー半導体素子の端子との相対的な位置関係を一意に定めることができない場合には、本実施態様に係る基板の第１表面に複数の隆起部を設けて、積層時における第２回路基板の電極とパワー半導体素子の端子との相対的な位置関係を一意に定めることができる。
更に、本実施態様に係る基板の変形例としては、第１電子回路と第２電子回路との積層時に、パワー半導体素子が複数の隆起部の間に挟まれる又は囲まれる実施態様が想定される。また、上記隆起部の第１表面に交差する側壁が、パワー半導体素子の第１表面に対向する表面に交差する全ての側壁に平行な連続する面として形成されており、第１電子回路と第２電子回路との積層時に、隆起部の側壁と第１表面とによって画定される窪み（凹部）にパワー半導体素子が嵌合される実施態様も想定される。
上記のような実施態様において、複数の隆起部によって挟まれる又は囲まれる空間あるいは隆起部の側壁と第１表面とによって画定される窪みへのパワー半導体素子の嵌合を容易なものとすることを目的として、かかる空間又は窪みの第１表面に平行な平面による断面がパワー半導体素子の第１表面に平行な平面による断面よりも若干大きくなるように構成してもよい。この場合、第２回路基板とパワー半導体素子との相対的な位置関係において、上記空間又は窪みとパワー半導体素子の外形との寸法差に起因する変動が生じ得る。しかしながら、当該寸法差が十分に小さくなるように隆起部を構成することにより、上述のような本実施態様の効果の損失を回避することができる。
尚、例えば、本発明に係る基板が用いられる大容量モジュールの設計仕様や構成によっては、必ずしも第２回路基板の全ての電極とパワー半導体素子の全ての端子とが電気的に接続されていなくてもよい場合があり得る。換言すれば、本実施態様は、第２回路基板の全ての電極とパワー半導体素子の全ての端子とが電気的に接続されていることを要件とするものではないことを、念の為、申し述べておく。
ところで、各種電子回路モジュールにおいては、基板上に実装された半導体素子等の回路素子の電気的接合部が、外力や応力によって破断したり、周囲環境における湿度によって腐食したりすることを防止することを目的として、電気的接合部の周囲を充填材料によって封止することが広く行われている。また、大容量モジュールにおいては、パワー半導体素子の端子と基板の電極との電気的接合部の間での絶縁耐圧を高めることを目的として、電気的接合部の周囲を充填材料によって封止することが広く行われている（例えば、特許文献４を参照）。
上記充填材料としては、例えば、樹脂やガラス等を用いることができる。また、かかる樹脂としては、例えばエポキシ樹脂やポリイミド樹脂等の液状硬化性樹脂を用いることができる。更に、かかる樹脂は、例えば酸化ケイ素等のフィラーを含有するコンポジットレジンであってもよい。尚、大容量モジュールにおいては、パワー半導体素子からの発熱による温度上昇が想定されるので、高い耐熱性を有するポリイミド樹脂やガラス等が充填材料として望ましい。
尚、上述のように、本実施態様に係る基板の１つの変形例として、上記隆起部の第１表面に交差する側壁が、パワー半導体素子の第１表面に対向する表面に交差する全ての側壁に平行な連続する面として形成されており、第１電子回路と第２電子回路との積層時に、隆起部の側壁と第１表面とによって画定される窪み（凹部）にパワー半導体素子が嵌合される実施態様が想定される。一方、従来技術に係る基板は、本実施態様の上記変形例に係る基板とは異なり、隆起部の側壁と第１表面とによって画定される窪み（凹部）を備えていない。
従って、上記のようにパワー半導体素子の端子と基板の電極との電気的接合部の周囲を充填材料によって封止する場合、第２回路基板として従来技術に係る基板を用いる大容量モジュールにおいては、パワー半導体素子の端子と当該基板の電極との電気的接合部の周囲のみならず、第１回路基板と第２回路基板とによって挟まれる領域全体を充填材料によって封止せざるを得ない。その結果、従来技術に係る基板を用いる大容量モジュールにおいては、比較的大量の充填材料が必要とされる。
一方、本実施態様の上記変形例に係る基板を第２回路基板として用いる大容量モジュールにおいては、前述のように、本実施態様に係る基板の第１表面に形成される隆起部の側壁と第１表面とによって画定される窪み（凹部）にパワー半導体素子が嵌合する。従って、当該窪みとパワー半導体素子との間の空隙のみを充填材料によって充填することにより、パワー半導体素子の端子と基板の電極との電気的接合部の周囲を封止することができる。これにより、封止に使用される充填材料の量を低減することができ、結果として、大容量モジュールの製造コストを削減することができる。特に、高い耐熱性を有するポリイミド樹脂は高価であるため、本実施態様の上記変形例に係る基板が隆起部の側壁と第１表面とによって画定される窪みを備えることに起因するコスト削減効果は大きい。
ところで、前述のように、大容量モジュールにおいては、例えばスイッチング素子等のパワー半導体素子から発生するノイズの低減が重要な技術的課題となっている。具体的には、例えば、スイッチング素子のスイッチング動作に伴って発生するノイズによりスイッチング素子のスイッチング動作に異常が生じ、スイッチング素子等のパワー半導体素子を含むパワー回路や周辺回路を破壊する虞がある。更に、かかるノイズが大容量モジュールの外部に漏洩し、大容量モジュールの周辺機器の動作に影響を与える虞もある。
上記のようなノイズを低減するための対策としては、コンデンサ（所謂「スナバコンデンサ」）をパワー半導体に並列に接続して、パワー半導体素子のスイッチング動作に伴う電圧変化を抑制することが有効であることが知られている。従って、本発明に係る基板を第２回路基板として用いる大容量モジュールにおいてパワー半導体素子から発生するノイズを低減しようとする場合、当該基板の内部に埋設されるコンデンサをパワー半導体に並列に接続することが望ましい。
従って、本発明の第４の実施態様は、
本発明の前記第１乃至前記第３の実施態様の何れか１つに係る基板であって、
前記コンデンサの一方の電極が、前記パワー半導体素子の端子と直接接続される前記第２回路基板上の電極と接続され、
前記コンデンサの他方の電極が、前記パワー半導体素子の端子と直接接続されない前記第１回路基板上の電極と接続される前記第２回路基板上の電極と接続される、
基板である。
上記のように、本実施態様に係る基板においては、当該基板（第２回路基板）の内部に埋設されるコンデンサの一方の電極が、パワー半導体素子の端子と直接接続される第２回路基板上の電極と接続され、同コンデンサの他方の電極が、パワー半導体素子の端子と直接接続されない第１回路基板上の電極と接続される第２回路基板上の電極と接続される。これにより、同コンデンサがパワー半導体に並列に接続されるので、パワー半導体素子から発生するノイズに起因して誘起されるサージ電圧を有効に低減し、ノイズ低減効果を十分に発揮することができる。
ところで、本実施態様に係る基板において、当該基板の内部に埋設されるコンデンサの容量を増大させる必要がある場合、前述のようにコンデンサを構成する導体（及び導体の間に挟まれる誘電体）の積層数を増大させるのではなく、コンデンサを構成する導体の間に高い誘電率を有する絶縁層（誘電体層）を配設することにより、コンデンサの容量を増大させることができる。あるいは、前述のようにコンデンサを構成する導体（及び導体の間に挟まれる誘電体）の積層数を増大させると共に、コンデンサを構成する導体の間に高い誘電率を有する絶縁層（誘電体層）を配設することにより、コンデンサの容量を増大させることもできる。
従って、本発明の第５の実施態様は、
本発明の前記第１乃至前記第４の実施態様の何れか１つに係る基板であって、
前記第２回路基板を構成する基材において、前記コンデンサを構成する導体の間に挟まれる領域の誘電率が、それ以外の領域の誘電率より高い、
基板である。
上記のように、本実施態様に係る基板においては、当該基板（第２回路基板）を構成する基材において、当該基板（第２回路基板）の内部に埋設されるコンデンサを構成する導体の間に挟まれる領域の誘電率が、それ以外の領域の誘電率より高い。換言すれば、本実施態様に係る基板においては、当該基板（第２回路基板）の内部に埋設されるコンデンサを構成する導体の間に、高い誘電率を有する誘電体が配設される。これにより、同コンデンサを構成する導体（及び導体の間に挟まれる誘電体）の積層数を増大させること無く、同コンデンサの容量を増大させることができる。
尚、前述のように、高い誘電率を有する材料の熱伝導率は一般的に低い。従って、第１電子回路（パワー回路）の基板（第１回路基板）との積層時にパワー半導体素子と対向する領域にコンデンサが埋設される従来技術に係る基板においては、同基板を経由する熱伝導経路における熱抵抗が増大し、結果として、パワー半導体素子から発生する熱を外部に伝達する放熱経路として同基板を活用することが困難であった。
一方、本実施態様に係る基板においては、前述のように、第１回路基板と第２回路基板とが積層された状態における第２回路基板の主面の法線方向を投影方向とする投影面において、コンデンサとパワー半導体素子とが重ならない領域に、コンデンサが配設される。従って、本実施態様に係る基板においては、上記のように当該基板の内部に埋設されるコンデンサを構成する導体の間に高い誘電率を有する誘電体を配設しても、パワー半導体素子から発生する熱を外部に伝達する放熱経路における熱抵抗を増大させることが無い。即ち、本実施態様に係る基板によれば、当該基板の内部に埋設されるコンデンサを構成する導体の間に高い誘電率を有する誘電体を配設して同コンデンサの容量を増大させても、当該基板を経由するパワー半導体素子から外部への熱伝導が妨げられず、当該基板を経由する熱伝導経路が確保され、パワー半導体素子から発生する熱を当該基板を介して外部に効率的に放熱することができる。
尚、本実施態様に係る基板において、高い誘電率を有する誘電体は、上記のように当該基板の内部に埋設されるコンデンサの容量を増大させる目的を達成するためには、同コンデンサを構成する導体の間にのみ配設されれば十分である。しかしながら、本実施態様は、当該基板の主面に平行な面内において、同コンデンサを構成する導体に挟まれる領域と当該誘電体が配設される領域とが厳密に一致することを要件とするものではない。即ち、本実施態様に係る基板において、高い誘電率を有する誘電体は、当該基板の内部に埋設されるコンデンサの容量を増大させる目的を達成することができる限り、当該基板の主面に平行な面内において、当該コンデンサを構成する導体に挟まれる領域よりも広い領域又は狭い領域に配設されていてもよい。但し、前述のように、高い誘電率を有する誘電体の熱伝導率は一般的に低いことから、第１回路基板と第２回路基板とが積層された状態における第２回路基板の主面の法線方向を投影方向とする投影面において、高い誘電率を有する誘電体とパワー半導体素子とが重ならないように構成することが望ましい。
ところで、本発明に係る基板は、前述のように、大容量モジュールにおいてパワー半導体素子を含むパワー回路と積層される周辺回路用の回路基板として有用であり、上記のように、パワー半導体素子から発生する熱を当該基板を介して外部に効率的に伝達する。従って、本発明に係る基板を構成する基材は、高い熱伝導率を有する誘電体（絶縁体）であることが望ましい。
また、大容量モジュールにおいては、当該モジュールを構成するパワー回路に含まれるパワー半導体素子からの発熱により、当該モジュールを構成する各種構成要素が、それぞれの構成要素が有する熱膨張係数に応じて熱膨張を生ずる。この際、それぞれの構成要素が有する熱膨張係数の差異が大きいと、それぞれの構成要素において生ずる熱膨張の程度も大きく異なり、かかる熱膨張の差異に起因する応力が発生し、結果として、当該モジュールを構成する各種構成要素が破損したり、構成要素の間における接合部の変形や破断に繋がる虞がある。従って、大容量モジュールにおいては、当該モジュールを構成する各種構成要素の間における熱膨張係数の差が小さいことが望ましい。特に、大容量モジュールにおける主たる発熱源であるパワー半導体素子と接合される第２回路基板として使用される本発明に係る基板の熱膨張係数は、パワー半導体素子のウェーハとして使用される材質（例えば、シリコン（Ｓｉ）、シリコンカーバイド（ＳｉＣ）、及び窒化ガリウム（ＧａＮ）等）の熱膨張係数に近いことが望ましい。かかる観点から、本発明に係る基板を構成する基材としては、主としてセラミックを含んでなる誘電体を用いることが望ましい。
従って、本発明の第６の実施態様は、
本発明の前記第１乃至前記第５の実施態様の何れか１つに係る基板であって、
前記第２回路基板を構成する基材が、主としてセラミックを含んでなる誘電体層からなる、
基板である。
上記のように、本実施態様に係る基板においては、当該基板（第２回路基板）を構成する基材が、主としてセラミックを含んでなる誘電体層からなる。セラミックは、従来技術に係る樹脂基板の基材として広く使用されている樹脂等と比較して、高い熱伝導率を有し且つ小さい熱膨張係数を有する材料である。これにより、本実施態様に係る基板を含む第２電子回路を、パワー半導体素子を含む第１電子回路のパワー半導体素子が配設されている側に、パワー半導体素子を介して積層した際に、パワー半導体素子から発生する熱を第１回路基板を経由して放熱するだけでなく、第２回路基板を経由して効率的に放熱することも可能となることに加えて、前述のようなパワー半導体素子からの発熱時に当該基板とパワー半導体素子との熱膨張係数の差に起因して発生する応力を、より小さくすることができる。結果として、本実施態様に係る基板によれば、より高い信頼性を有する大容量モジュールを提供することができる。
上記のように、本実施態様に係る基板においては、当該基板の基材を構成する誘電体層が主としてセラミックを含んでなる。セラミックは、例えば樹脂等の従来の基板の基材と比較して、より大きい熱伝導率及びより小さい熱膨張係数を有する材料である。従って、本実施態様に係る基板においては、前述のように、当該基板を用いる大容量モジュールの温度が著しく上昇した場合においても、当該基板を介して効率的に放熱を行うことができ、更にパワー半導体素子との熱膨張の程度の違いが過大となることが抑制される。その結果、本実施態様に係る基板によれば、当該基板（第２回路基板）の電極とパワー半導体素子の端子との接合部に応力が作用したり、当該基板（第２回路基板）の電極とパワー半導体素子の端子との位置合わせの精度が低下したりする問題を低減することができる。
ところで、本実施態様に係る基板を製造する方法は、上記要件を満たす限り、如何なる方法であってもよく、当該技術分野においてセラミック製の基板の製造に使用される種々の方法から適宜選択することができる。本実施態様に係る基板を製造する方法の具体例としては、例えば、所謂「ゲルキャスト法」や「ドクターブレード法」等を挙げることができる。
上記ゲルキャスト法を採用する場合は、例えば、フィルム状または薄板状の保護基材の表面に、例えばスクリーン印刷法等の印刷法によって導体パターンを配設し、導体パターンが配設されなかった部分にはセラミック等の誘電体材料のスラリーを注入し、当該スラリーを固化させて得られる導体パターンが埋設された誘電体材料のシートを必要な枚数だけ積層して、導体パターンを表面電極や内層電極として構成し、焼成することによって、本実施態様に係る基板を得ることができる。
上記保護基材としては、ポリエチレンテレフタレート（ＰＥＴ）フィルム、ポリエチレンナフタレート（ＰＥＮ）フィルム等の樹脂フィルムを用いることが望ましく、また樹脂フィルム以外にも、ガラス板や紙、金属などのフィルム状または板状の種々の材料を用いることができる。但し、保護基材としては、剥離操作の容易性の観点から、可撓性を備えたものを用いることが好ましい。
また、例えば、上記誘電体材料のシートを保護基材から容易に剥離することができるようにすること等を目的として、上記保護基材の表面には、例えば、剥離剤等が塗布されていてもよい。かかる剥離剤には、例えば、当該技術分野において離型剤として知られている各種薬剤が含まれる。より具体的には、かかる剥離剤としては、公知のシリコーン系剥離剤、フッ素系剥離剤等を使用することができる。
上記導体パターンは、主成分として、例えば、金、銀、銅等から選ばれる少なくとも１種類以上の金属と熱硬化性樹脂前駆体を含んでなる導体ペーストを、例えば、スクリーン印刷等の方法により上記保護基材の表面上に形成することによって配設されることが望ましい。かかる熱硬化性樹脂前駆体としては、フェノール樹脂、レゾール樹脂、ウレタン樹脂、エポキシ樹脂、メラミン樹脂等を使用することができる。これらの中では、フェノール樹脂、レゾール樹脂であることが特に好ましい。かかる導体ペーストを上記保護基材の表面上に印刷した後、この導体ペーストに含まれるバインダーを硬化させることによって、導体パターンを得ることができる。
上記誘電体材料のスラリーとしては、例えば、樹脂、セラミック粉末、及び溶剤を含んでなるスラリーを挙げることができる。ここで、樹脂は所謂「バインダー」として機能するものであり、例えば、フェノール樹脂、レゾール樹脂、若しくはポリウレタン樹脂等の熱硬化性樹脂、又はポリオール及びポリイソシアネートを含んでなるポリウレタン前駆体等を使用することができる。これらの中では、ポリオール及びポリイソシアネートを含んでなる熱硬化性樹脂前駆体が特に好ましい。
セラミック粉末として使用されるセラミック材料としては、酸化物系セラミック又は非酸化物系セラミックの何れを使用してもよい。例えば、アルミナ（Ａｌ２Ｏ３）、ジルコニア（ＺｒＯ２）、チタン酸バリウム（ＢａＴｉＯ３）、窒化珪素（Ｓｉ３Ｎ４）、炭化珪素（ＳｉＣ）、酸化バリウム（ＢａＯ）、酸化チタン（ＴｉＯ２）、酸化ケイ素（ＳｉＯ２）、酸化亜鉛（ＺｎＯ２）、酸化ネオジム（Ｎｄ２Ｏ３）等を使用することができる。また、これらの材料は、１種類単独で、または２種以上を組み合わせて使用してもよい。更に、スラリーを調製可能な限りにおいて、セラミック材料の粒子径は特に限定されない。
また、上記溶剤としては、上記バインダーとしての樹脂（及び、使用する場合には分散剤）を溶解するものであれば特に限定されない。溶剤の具体例としては、例えば、多塩基酸エステル（例えば、グルタル酸ジメチル等）、多価アルコールの酸エステル（例えば、トリアセチン（グリセリルトリアセテート）等）等の、２以上のエステル結合を有する溶剤を挙げることができる。
更に、上記誘電体材料のスラリーは、上述の樹脂、セラミック粉末、及び溶剤以外に、分散剤を含んでいてもよい。分散剤の具体例としては、例えば、ポリカルボン酸系共重合体、ポリカルボン酸塩等を挙げることができる。かかる分散剤を添加することにより、成形前のスラリーを低粘度とし、且つ高い流動性を有するものとすることができる。
尚、本発明の範囲は、上述した幾つかの実施態様に限られるものではなく、前述の説明において述べた各種変形例を始めとする種々の変形例に係る基板もまた、本発明の範囲に含まれる。
ところで、前述のように、本発明は、パワー半導体素子を含むパワー回路と周辺回路とが積層された構成を有する、インバータ等のパワーモジュールを始めとする大容量モジュールであって、パワー半導体素子から発生するノイズを有効に低減しつつ、パワー半導体素子から発生する熱を周辺回路用の回路基板を介して外部に効率的に放熱することができる大容量モジュールを提供することをもう１つの目的とする。
ここで、大容量モジュールとは、前述のように、例えば、インバータ等のパワーモジュールを始めとする、大電力を扱うモジュールを指す。かかる大容量モジュールは、前述のように、例えば、ハイブリッドカーや電気自動車等の普及に伴い、従来よりも更なる小型軽量化、高効率化（低損失化）、及び低サージ化（低ノイズ化）が益々強く求められている。加えて、かかる大容量モジュールにおいては、パワー半導体素子から発生する熱をより効率良く外部に放出することもまた求められている。
上述の各種要求に応えるには、大容量モジュールに含まれる周辺回路において、本発明に係る基板を用いることが望ましい。従って、本発明の前述の各種実施態様及びその他の多種多様な変形例に係る基板を用いる周辺回路を含む大容量モジュールもまた、本発明の範囲に含まれる。そこで、かかる大容量モジュールとしての本発明の各種実施態様のうち幾つかを以下に列挙する。但し、本発明の前述の各種実施態様及びその他の多種多様な変形例に係る基板の構成については、既に上述した通りであるので、ここでは重複した説明は繰り返さない。
先ず、本発明の第７の実施態様は、
パワー半導体素子を含む第１電子回路の基板である第１回路基板と、
前記第１回路基板の前記パワー半導体素子が配設される側に前記パワー半導体素子を介して積層される第２電子回路の基板である第２回路基板と、
を含んでなる大容量モジュールであって、
前記第２回路基板の内部にコンデンサが埋設されており、
前記第１回路基板と前記第２回路基板とが積層された状態における前記第２回路基板の主面の法線方向を投影方向とする投影面において、前記コンデンサと前記パワー半導体素子とが重ならない、
大容量モジュールである。
次に、本発明の第８の実施態様は、
本発明の前記第７の実施態様に係る大容量モジュールであって、
前記第２回路基板の２つの主面のうち前記第１回路基板に対向する主面である第１表面の前記投影面において前記パワー半導体素子と重ならない領域に１つ以上の隆起部が設けられており、
前記１つ以上の隆起部の少なくとも１つの内部に、前記コンデンサの少なくとも一部が埋設されている、
大容量モジュールである。
また、本発明の第９の実施態様は、
本発明の前記第８の実施態様に係る大容量モジュールであって、
前記隆起部の前記第１表面に交差する表面である側壁を基準として、前記第２回路基板と前記半導体素子との相対的な位置関係が規定される、
大容量モジュールである。
更に、本発明の第１０の実施態様は、
本発明の前記第７乃至前記第９の実施態様の何れか１つに係る大容量モジュールであって、
前記コンデンサの一方の電極が、前記パワー半導体素子の端子と直接接続される前記第２回路基板上の電極と接続され、
前記コンデンサの他方の電極が、前記パワー半導体素子の端子と直接接続されない前記第１回路基板上の電極と接続される前記第２回路基板上の電極と接続される、
大容量モジュールである。
また更に、本発明の第１１の実施態様は、
本発明の前記第７乃至前記第１０の実施態様の何れか１つに係る大容量モジュールであって、
前記第２回路基板を構成する基材において、前記コンデンサを構成する導体の間に挟まれる領域の誘電率が、それ以外の領域の誘電率より高い、
大容量モジュールである。
加えて、本発明の第１２の実施態様は、
本発明の前記第７乃至前記第１１の実施態様の何れか１つに係る大容量モジュールであって、
前記第２回路基板を構成する基材が、主としてセラミックを含んでなる誘電体層からなる、
大容量モジュールである。
大容量モジュールとしての本発明の各種実施態様は、上述した実施態様に限られるものではなく、基板としての本発明の各種実施態様についての前述の説明において述べた各種変形例を始めとする種々の変形例に係る大容量モジュールもまた、本発明の範囲に含まれる。
ところで、上述のような本発明に係る基板を周辺回路の基板として用いる大容量モジュールを製造する方法は、当該技術分野において同様の積層構成を有する大容量モジュールの製造に用いられる種々の方法から適宜選択することができる。本発明に係る大容量モジュールは、例えば、パワー半導体素子等を含むパワー回路である第１電子回路とドライブ回路等の周辺回路である第２電子回路とをそれぞれ予め集成し、その後、第１電子回路の基板である第１回路基板上に配設されたパワー半導体素子と、第２電子回路の基板である第２回路基板とを、例えば、はんだ付け等の手段によって、電気的に接続することにより製造することができる。
即ち、本発明の第１３の実施態様は、
パワー半導体素子を含む第１電子回路の基板である第１回路基板の前記パワー半導体素子が配設される側に、前記パワー半導体素子を介して、基板の内部に埋設されるコンデンサを含む第２電子回路の基板である第２回路基板を積層する、
大容量モジュールの製造方法であって、
前記第１回路基板の２つの主面のうち前記第２回路基板に対向する主面の、前記第１回路基板と前記第２回路基板とが積層された状態における前記第２回路基板の主面の法線方向を投影方向とする投影面において前記コンデンサと重ならない領域に、前記パワー半導体素子を固定した後に、前記第１回路基板と前記第２回路基板とを積層する、
大容量モジュールの製造方法である。
ところで、大容量モジュールにおいては、パワー半導体素子等を含むパワー回路と比較して、ドライブ回路等の周辺回路における配線や電極の間隔が狭いことが一般的である。従って、パワー半導体素子を基板に接合する場合、パワー回路の基板である第１回路基板とパワー半導体素子との接合時よりも、周辺回路の基板である第２回路基板とパワー半導体素子との接合時の方が、パワー半導体素子と基板とのより厳密な位置合わせが要求されることが多い。このことに照らして、本発明に係る大容量モジュールの製造方法においては、上述のように、パワー半導体素子を第１回路基板に接合した後に第２回路基板と接合するのではなく、逆に、パワー半導体素子を第２回路基板に接合した後に第１回路基板と接合してもよい。
従って、本発明の第１４の実施態様は、
パワー半導体素子を含む第１電子回路の基板である第１回路基板の前記パワー半導体素子が配設される側に、前記パワー半導体素子を介して、基板の内部に埋設されるコンデンサを含む第２電子回路の基板である第２回路基板を積層する、
大容量モジュールの製造方法であって、
前記第２回路基板の２つの主面のうち前記第１回路基板に対向する主面である第１表面の、前記第１回路基板と前記第２回路基板とが積層された状態における前記第２回路基板の主面の法線方向を投影方向とする投影面において前記コンデンサと重ならない領域に、前記パワー半導体素子を固定した後に、前記第１回路基板と前記第２回路基板とを積層する、
大容量モジュールの製造方法である。
上記のように、本実施態様に係る大容量モジュールの製造方法においては、第２回路基板の２つの主面のうち第１回路基板に対向する主面である第１表面の、第１回路基板と第２回路基板とが積層された状態における第２回路基板の主面の法線方向を投影方向とする投影面においてコンデンサと重ならない領域に、パワー半導体素子を固定した後に、第１回路基板と第２回路基板とを積層する。つまり、当該方法においては、パワー半導体素子を第２回路基板に接合した後に、第１回路基板と第２回路基板とが接合される。これにより、例えば、前述のように隆起部の壁面を基準として、第２回路基板の電極の位置とパワー半導体素子の端子の位置とを正確に整合することがより容易となる。
上記の結果、本実施態様に係る大容量モジュールの製造方法によれば、前述のように、第２回路基板の電極とパワー半導体素子の端子とがずれて、これらの接合部における電気抵抗が大きくなったり、隣り合う２つの接合部の間隔が小さくなったりして、大容量モジュールに必要とされる電流容量や絶縁耐圧を確保することができなくなる問題を低減することができる。
ところで、本発明に係る基板を第２回路基板として用いる大容量モジュールは、前述のように、当該基板を含む第２電子回路を、パワー半導体素子を含む第１電子回路のパワー半導体素子が配設されている側に、パワー半導体素子を介して積層して得られる。かかる構成により、当該大容量モジュールにおいては、パワー半導体素子から発生する熱を第１電子回路の基板を経由して外部に放熱するだけでなく、第２電子回路の基板を経由して外部に放熱することも可能となり、これらの電子回路を含むモジュール全体の放熱を効果的に行うことにより、当該モジュールの過度の温度上昇を抑制することができる。
従って、本発明に係る基板を第２回路基板として用いる大容量モジュールにおいては、例えば、本発明に係る基板の２つの主面のうち第１表面ではない方の主面（以降「第２表面」と称する）に、例えばヒートシンク等の放熱機構を配設して、パワー半導体素子からの発熱をより効率良く外部に放出させることができる。かかる実施態様に係る基板を用いる大容量モジュールにおいては、第１回路基板の第２電子回路とは反対側の表面のみならず、第２回路基板である本実施態様に係る基板の第２表面にも、ヒートシンク等の放熱機構を配設して、これらの両方の表面から、パワー半導体素子からの発熱を、更に効率良く放出することができる。
以上のように、本発明によれば、例えばスイッチング素子等を始めとするパワー半導体素子を備えるインバータ等のパワーモジュールを始めとする大容量モジュールにおいて、小型軽量化、低損失化、及び低サージ化（低ノイズ化）を達成すると共に、パワー半導体素子から発生する熱をより効率良く外部に伝達することができる、信頼性の高い、周辺回路用の回路基板を提供することができる。また、本発明に係る基板を大容量モジュールにおける第２回路基板として用いることにより、当該大容量モジュールにおいて、小型軽量化、低損失化、及び低サージ化（低ノイズ化）を達成すると共に、パワー半導体素子から発生する熱をより効率良く外部に伝達して、当該大容量モジュールの信頼性をより一層高めることができる。
以下、本発明の幾つかの実施態様に係る基板の構成等につき、添付図面等を参照しつつ説明する。但し、以下に述べる説明はあくまでも例示を目的とするものであり、本発明の範囲が以下の説明に限定されるものと解釈されるべきではない。
１．本発明の実施態様に係る基板を含む大容量モジュールの構成
前述のように、図４は、本発明の１つの実施態様に係る基板を含む大容量モジュールの構成を示す模式図である。図４に示すように、本発明の１つの実施態様に係る基板を含む大容量モジュール１００は、パワー半導体素子１１３（例えばＩＧＢＴ等）が配設された第１回路基板１１１、及び本発明の１つの実施態様に係る基板１２１を含んでなる。
図４（ａ）に示すように、本実施例に係る第２回路基板１２１においては、第１回路基板１１１と第２回路基板１２１との積層時に第１回路基板１１１に対向する主面である第１表面上に隆起部が設けられている。当該隆起部は、パワー半導体素子１１３の周囲を取り囲むように構成されており、パワー半導体素子１１３が嵌合する窪み（凹部）１２９を形成している。当該隆起部の内部には、コンデンサ１２６が形成されている。コンデンサ１２６には一組の対向電極１２７及び１２８が形成され、容量を形成する。
また、第１回路基板１１１のパワー半導体素子１１３が配設される主面とは反対側の主面には、パワー半導体素子１１３から第１回路基板１１１を介して伝達される熱を外部に放出するためのヒートシンク１１５が配設されている。一方、第２回路基板１２１の第１表面とは反対側の主面である第２表面には、パワー半導体素子１１３から第２回路基板１２１を介して伝達される熱を外部に放出するためのヒートシンク１３０が配設されている。かかる構成により、本実施例に係る大容量モジュール１００においては、第１回路基板１１１及び第２回路基板１２１の両方に配設されたヒートシンク１１５及び１３０から、パワー半導体素子１１３から発生する熱を効率良く外部に放出することができる。
前述のように、コンデンサ１２６の電極１２７と電極１２８とによって挟まれる領域に、高い誘電率を有する誘電体を配設して、コンデンサ１２６の容量を増大させてもよい。あるいは、コンデンサ１２６を構成する電極１２７及び１２８並びに電極間の誘電体層の積層数を増やしてコンデンサ１２６の容量を増大させてもよい。尚、本実施例に係る第２回路基板１２１においては、隆起部の内部にコンデンサ１２６が形成されているが、前述のように、パワー半導体素子１１３から発生する熱を、第２回路基板１２１を介して外部（図４においては上向き）伝達する経路に重ならない限り、コンデンサ１２６は第２回路基板１２１の内部の隆起部以外の領域に形成されていてもよい。
図４（ｂ）は、図４（ａ）に示す点線Ａ−Ａ’に対応する基板の主面の法線方向を投影方向とする投影面における各電極２０１乃至２０５及び第２回路基板１２１の第1表面に設けられた隆起部によって形成された窪み（凹部）１２９の配置を示す模式図である。図４（ａ）及び図４（ｂ）から判るように、コンデンサ１２６はパワー半導体１１３の周囲に配置されている。コンデンサ１２６を構成する一方の電極１２８は、電極２０４と電極２０５を介して第１回路基板１１１に、且つ第１回路基板１１１上の電極２０３を介してパワー半導体１１３の電極（コレクタ電極）に接続される。コンデンサを構成する他方の電極１２７は、第２回路基板１２１の内部の電極を介してパワー半導体１１３の電極２０２（エミッタ電極）と電極２０１（ダイオード電極）に接続される。
かかる構成により、コンデンサ１２６を構成する一組の対向電極１２７及び１２８が最短距離でパワー半導体１１３の所定の電極に接続されるので、本実施例に係る大容量モジュール１００においては、低サージ化及び低損失化が達成される。また、コンデンサ１２６は、パワー半導体１１３の周囲部に配置されているので、第２回路基板１２１内部におけるパワー半導体素子１１３からヒートシンク１３０への伝熱経路を妨げない。これにより、本実施例に係る大容量モジュール１００においては、パワー半導体素子等の高発熱素子から発生する熱をより効率良く外部に伝達することができる。
加えて、本実施例に係る大容量モジュール１００においては、コンデンサ１２６が内部に埋設されている隆起部によって窪み（凹部）１２９が第２回路基板１２１の第１表面に形成されている。本実施例に係る大容量モジュール１００においては、当該窪み（凹部）１２９を形成する隆起部の側壁を基準として、第１回路基板１１１（パワー半導体１１３）と第２回路基板１２１との位置合わせを正確に行うことができる。従って、前述のように、第２回路基板１２１の電極とパワー半導体素子１１３の端子との位置がずれることに起因する電極間の絶縁不良や短絡、導通部の面積が狭くなることによる損失の増大を抑制することができる。
２．本発明の実施態様に係る基板を含む大容量モジュールの製造方法
前述のように、図５は、本発明の１つの実施態様に係る基板を含む大容量モジュールの製造方法を説明する模式図である。図５に示すように、本実施例に係る大容量モジュール１００の製造方法においては、大容量モジュール１００を構成する第２回路基板１２１の第１表面に配設された隆起部によって形成された窪み（凹部）１２９に予めパワー半導体素子１１３を接続・固定し、その後、これらパワー半導体素子１１３及び第２回路基板１２１を第１回路基板１１１に一括して実装する。
上記のように、本実施例に係る大容量モジュール１００の製造方法においては、パワー半導体素子１１３を第２回路基板１２１に接合した後に、第１回路基板１１１と第２回路基板１２１とが接合される。これにより、前述のように、隆起部の壁面を基準として、第２回路基板１２１の電極の位置とパワー半導体素子１１３の端子の位置とをより正確に整合することができる。
上記の結果、本実施例に係る大容量モジュール１００の製造方法によれば、前述のように、第２回路基板１２１の電極とパワー半導体素子１１３の端子とがずれて、これらの接合部における電気抵抗が大きくなったり、隣り合う２つの接合部の間隔が小さくなったりして、大容量モジュール１００に必要とされる電流容量や絶縁耐圧を確保することができなくなる問題を低減することができる。
以上のように、本発明に係る基板は、インバータ等のパワーモジュールを始めとする大容量モジュールにおいて、小型軽量化、低損失化、及び低サージ化を達成しつつ、パワー半導体素子等の高発熱素子から発生する熱をより効率良く外部に伝達することができる、信頼性の高い周辺回路用の回路基板として極めて有用である。従って、本発明に係る基板を用いる周辺回路を含む大容量モジュールは、小型軽量化、低損失化、及び低サージ化を達成しつつ、より高い放熱効率を達成することにより、高い信頼性を実現することができる。
以上、本発明を説明することを目的として、特定の構成有する幾つかの実施態様について説明してきたが、本発明の範囲は、これらの例示的な実施態様に限定されるものではなく、特許請求の範囲及び明細書に記載された事項の範囲内で、適宜修正を加えることができることは言うまでも無い。
１００…パワーモジュール、１１０…第１電子回路、１１１…第１回路基板、１１２…接着用パッド、１１３…パワー半導体素子、１１４…ケース、１１５…ヒートシンク、１１６…ワイヤボンド、１１７…ダイレクトボンド銅、１２０…第２電子回路、１２１…第２回路基板、１２２…表面電極、１２３…内層電極、１２４…表面電極、１２５…制御回路素子、１２６…コンデンサ、１２７及び１２８…コンデンサ電極、１２９…窪み（凹部）、１３０…ヒートシンク、並びに２０１乃至２０５…電極。

Claims (8)

  1. パワー半導体素子を含む第１電子回路の基板である第１回路基板の前記パワー半導体素子が配設される側に前記パワー半導体素子を介して積層される第２電子回路の基板である第２回路基板として用いられる基板であって、
    前記第２回路基板の内部に埋設された内層電極及び前記第２回路基板の表面に形成された表面電極を備え、
    前記内層電極及び前記表面電極を構成する導体の前記第２回路基板の主面の法線方向における厚みが５０μｍ以上であり、
    前記第２回路基板の内部にコンデンサが埋設されており、
    前記第１回路基板と前記第２回路基板とが積層された状態における前記第２回路基板の主面の法線方向を投影方向とする投影面において、前記コンデンサと前記パワー半導体素子とが重ならず、
    前記第２回路基板の２つの主面のうち前記第１回路基板に対向する主面である第１表面の前記投影面において前記パワー半導体素子と重ならない領域に１つ以上の隆起部が設けられており、
    前記１つ以上の隆起部の少なくとも１つの内部に、前記コンデンサの少なくとも一部が埋設されており、
    前記コンデンサの一方の電極が、前記パワー半導体素子の端子と直接接続される前記第２回路基板上の電極と接続され、
    前記コンデンサの他方の電極が、前記パワー半導体素子の端子と直接接続されない前記第１回路基板上の電極と接続される前記第２回路基板上の電極と接続される、
    基板。
  2. 請求項１に記載の基板であって、
    前記隆起部の前記第１表面に交差する表面である側壁を基準として、前記第２回路基板と前記パワー半導体素子との相対的な位置関係が規定される、
    基板。
  3. 請求項１または請求項２に記載の基板であって、
    前記第２回路基板を構成する基材において、前記コンデンサを構成する導体の間に挟まれる領域の誘電率が、それ以外の領域の誘電率より高い、
    基板。
  4. 請求項１乃至３の何れか１項に記載の基板であって、
    前記第２回路基板を構成する基材が、主としてセラミックを含んでなる誘電体層からなる、
    基板。
  5. パワー半導体素子を含む第１電子回路の基板である第１回路基板と、
    前記第１回路基板の前記パワー半導体素子が配設される側に前記パワー半導体素子を介して積層される第２電子回路の基板である第２回路基板と、
    を含んでなる大容量モジュールであって、
    前記第２回路基板の内部に埋設された内層電極及び前記第２回路基板の表面に形成された表面電極を備え、
    前記内層電極及び前記表面電極を構成する導体の前記第２回路基板の主面の法線方向における厚みが５０μｍ以上であり、
    前記第２回路基板の内部にコンデンサが埋設されており、
    前記第１回路基板と前記第２回路基板とが積層された状態における前記第２回路基板の主面の法線方向を投影方向とする投影面において、前記コンデンサと前記パワー半導体素子とが重ならず、
    前記第２回路基板の２つの主面のうち前記第１回路基板に対向する主面である第１表面の前記投影面において前記パワー半導体素子と重ならない領域に１つ以上の隆起部が設けられており、
    前記１つ以上の隆起部の少なくとも１つの内部に、前記コンデンサの少なくとも一部が埋設されており、
    前記コンデンサの一方の電極が、前記パワー半導体素子の端子と直接接続される前記第２回路基板上の電極と接続され、
    前記コンデンサの他方の電極が、前記パワー半導体素子の端子と直接接続されない前記第１回路基板上の電極と接続される前記第２回路基板上の電極と接続される、
    大容量モジュール。
  6. 請求項５に記載の大容量モジュールであって、
    前記隆起部の前記第１表面に交差する表面である側壁を基準として、前記第２回路基板と前記パワー半導体素子との相対的な位置関係が規定される、
    大容量モジュール。
  7. 請求項５または請求項６に記載の大容量モジュールであって、
    前記第２回路基板を構成する基材において、前記コンデンサを構成する導体の間に挟まれる領域の誘電率が、それ以外の領域の誘電率より高い、
    大容量モジュール。
  8. 請求項５乃至７の何れか１項に記載の大容量モジュールであって、
    前記第２回路基板を構成する基材が、主としてセラミックを含んでなる誘電体層からなる、
    大容量モジュール。
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