JP2013197437A - 積層焼結セラミックインターポーザ、及び当該積層焼結セラミックインターポーザを含む半導体パッケージ - Google Patents
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Abstract
【解決手段】インターポーザのパッケージ基板に対向する主面を凹面とすることにより、上述のように大幅な温度変化に曝されても、インターポーザとパッケージ基板との熱膨張率の差に起因して発生する熱応力を緩和させる。
【選択図】 図1
Description
セラミックを含んでなる複数の誘電体層からなる基材と、
2つの主面の一方の表面である第1主面に露出するように配設され、且つ導体を含んでなる、1つ以上の第1表面電極と、
2つの主面の他方の表面である第2主面に露出するように配設され、且つ導体を含んでなる、1つ以上の第2表面電極と、
前記基材中に埋設され、且つ導体を含んでなる内層配線と、
を備え、
前記内層配線が、前記第1表面電極の少なくとも一部と前記第2表面電極の少なくとも一部とを電気的に接続する、
積層焼結セラミックインターポーザであって、
前記第1主面の前記第1表面電極の少なくとも一部が配設されている領域を含む実装面の表面粗さの最大高さRmaxが3μm以下であり、
前記第2主面の前記実装面の法線に直交する平面からの距離が、前記第2主面の中心部近傍よりも外縁部近傍の方が大きい、
積層焼結セラミックインターポーザによって達成される。
半導体素子と第1基板とを含んでなる半導体パッケージであって、
前記第1基板が、
セラミックを含んでなる複数の誘電体層からなる基材と、
2つの主面の一方の表面である第1主面に露出するように配設され、且つ導体を含んでなる、1つ以上の第1表面電極と、
2つの主面の他方の表面である第2主面に露出するように配設され、且つ導体を含んでなる、1つ以上の第2表面電極と、
前記基材中に埋設され、且つ導体を含んでなる内層配線と、
を備え、
前記内層配線が、前記第1表面電極の少なくとも一部と前記第2表面電極の少なくとも一部とを電気的に接続する、
積層焼結セラミックインターポーザであって、
前記第1主面の前記第1表面電極の少なくとも一部が配設されている領域を含む実装面の表面粗さの最大高さRmaxが3μm以下であり、
前記第2主面の前記実装面の法線に直交する平面からの距離が、前記第2主面の中心部近傍よりも外縁部近傍の方が大きい、
積層焼結セラミックインターポーザであり、
前記半導体素子と前記第1基板とが、前記第1表面電極を介して電気的に接続されている、
半導体パッケージによって達成される。
セラミックを含んでなる複数の誘電体層からなる基材と、
2つの主面の一方の表面である第1主面に露出するように配設され、且つ導体を含んでなる、1つ以上の第1表面電極と、
2つの主面の他方の表面である第2主面に露出するように配設され、且つ導体を含んでなる、1つ以上の第2表面電極と、
前記基材中に埋設され、且つ導体を含んでなる内層配線と、
を備え、
前記内層配線が、前記第1表面電極の少なくとも一部と前記第2表面電極の少なくとも一部とを電気的に接続する、
積層焼結セラミックインターポーザであって、
前記第1主面の前記第1表面電極の少なくとも一部が配設されている領域を含む実装面の表面粗さの最大高さRmaxが3μm以下であり、
前記第2主面の前記実装面の法線に直交する平面からの距離が、前記第2主面の中心部近傍よりも外縁部近傍の方が大きい、
積層焼結セラミックインターポーザである。
本発明の前記第1の実施態様に係る積層焼結セラミックインターポーザであって、
前記内層配線が、前記主面に垂直な方向において前記複数の誘電体層の少なくとも1つを貫通して延在する貫通導体、及び前記主面に平行な複数の面内において延在する面内導体を含んでなり、
前記第1表面電極、前記第2表面電極、及び前記面内導体の少なくとも一部において、延在方向に垂直な断面の前記主面に平行な面内における寸法が15μm以下であり、且つ前記主面に平行な面内において隣り合う面内導体の間隔が15μm以下である、
積層焼結セラミックインターポーザである。
本発明の前記第1又は前記第2の実施態様の何れか1つに係る積層焼結セラミックインターポーザであって、
前記第1主面及び前記第2主面の両方と略平行かつ略等距離である面として規定される中間面から前記第1主面側の領域における前記導体が占める割合が、前記中間面から前記第2主面側の領域における前記導体が占める割合よりも低い、
積層焼結セラミックインターポーザである。
本発明の前記第1乃至第3の実施態様の何れか1つに係る積層焼結セラミックインターポーザであって、
前記導体が、金、銀、及び銅から選ばれる少なくとも1種の金属を含んでなる、
積層焼結セラミックインターポーザである。
本発明の前記第4の実施態様に係る積層焼結セラミックインターポーザであって、
前記導体が銅を含んでなり、
前記セラミックが、1080℃未満の温度において焼結可能なセラミックである、
積層焼結セラミックインターポーザである。
本発明の前記第4の実施態様に係る積層焼結セラミックインターポーザであって、
前記導体が銀を含んでなり、
前記セラミックが、960℃未満の温度において焼結可能なセラミックである、
積層焼結セラミックインターポーザである。
半導体素子と第1基板とを含んでなる半導体パッケージであって、
前記第1基板が、
セラミックを含んでなる複数の誘電体層からなる基材と、
2つの主面の一方の表面である第1主面に露出するように配設され、且つ導体を含んでなる、1つ以上の第1表面電極と、
2つの主面の他方の表面である第2主面に露出するように配設され、且つ導体を含んでなる、1つ以上の第2表面電極と、
前記基材中に埋設され、且つ導体を含んでなる内層配線と、
を備え、
前記内層配線が、前記第1表面電極の少なくとも一部と前記第2表面電極の少なくとも一部とを電気的に接続する、
積層焼結セラミックインターポーザであって、
前記第1主面の前記第1表面電極の少なくとも一部が配設されている領域を含む実装面の表面粗さの最大高さRmaxが3μm以下であり、
前記第2主面の前記実装面の法線に直交する平面からの距離が、前記第2主面の中心部近傍よりも外縁部近傍の方が大きい、
積層焼結セラミックインターポーザであり、
前記半導体素子と前記第1基板とが、前記第1表面電極を介して電気的に接続されている、
半導体パッケージである。
本発明の前記第7の実施態様に係る半導体パッケージであって、
前記内層配線が、前記主面に垂直な方向において前記複数の誘電体層の少なくとも1つを貫通して延在する貫通導体、及び前記主面に平行な複数の面内において延在する面内導体を含んでなり、
前記第1表面電極、前記第2表面電極、及び前記面内導体の少なくとも一部が、延在方向に垂直な断面の前記主面に平行な面内における寸法が15μm以下であり、且つ前記主面に平行な面内において隣り合う面内導体の間隔が15μm以下である、
半導体パッケージである。
本発明の前記第7又は前記第8の実施態様の何れか1つに係る半導体パッケージであって、
前記第1主面及び前記第2主面の両方と略平行かつ略等距離である面として規定される中間面から前記第1主面側の領域における前記導体が占める割合が、前記中間面から前記第2主面側の領域における前記導体が占める割合よりも低い、
半導体パッケージである。
本発明の前記第7乃至前記第9の実施態様の何れか1つに係る半導体パッケージであって、
前記導体が、金、銀、及び銅から選ばれる少なくとも1種の金属を含んでなる、
半導体パッケージである。
本発明の前記第10の実施態様に係る半導体パッケージであって、
前記導体が銅を含んでなり、
前記セラミックが、1080℃未満の温度において焼結可能なセラミックである、
半導体パッケージである。
本発明の前記第10の実施態様に係る半導体パッケージであって、
前記導体が銀を含んでなり、
前記セラミックが、960℃未満の温度において焼結可能なセラミックである、
半導体パッケージである。
本発明の前記第7乃至第12の実施態様の何れか1つに係る半導体パッケージであって、
前記半導体素子が半導体ICチップである、
半導体パッケージである。
本発明の前記第7乃至第13の実施態様の何れか1つに係る半導体パッケージであって、
第2基板を更に含み、
前記第1基板と前記第2基板とが、前記第2表面電極を介して電気的に接続されている、
半導体パッケージである。
本発明の前記第14の実施態様に係る半導体パッケージであって、
前記第2基板の基材が樹脂を含んでなる、
半導体パッケージである。
Claims (15)
- セラミックを含んでなる複数の誘電体層からなる基材と、
2つの主面の一方の表面である第1主面に露出するように配設され、且つ導体を含んでなる、1つ以上の第1表面電極と、
2つの主面の他方の表面である第2主面に露出するように配設され、且つ導体を含んでなる、1つ以上の第2表面電極と、
前記基材中に埋設され、且つ導体を含んでなる内層配線と、
を備え、
前記内層配線が、前記第1表面電極の少なくとも一部と前記第2表面電極の少なくとも一部とを電気的に接続する、
積層焼結セラミックインターポーザであって、
前記第1主面の前記第1表面電極の少なくとも一部が配設されている領域を含む実装面の表面粗さの最大高さRmaxが3μm以下であり、
前記第2主面の前記実装面の法線に直交する平面からの距離が、前記第2主面の中心部近傍よりも外縁部近傍の方が大きい、
積層焼結セラミックインターポーザ。 - 請求項1に記載の積層焼結セラミックインターポーザであって、
前記内層配線が、前記主面に垂直な方向において前記複数の誘電体層の少なくとも1つを貫通して延在する貫通導体、及び前記主面に平行な複数の面内において延在する面内導体を含んでなり、
前記第1表面電極、前記第2表面電極、及び前記面内導体の少なくとも一部において、延在方向に垂直な断面の前記主面に平行な面内における寸法が15μm以下であり、且つ前記主面に平行な面内において隣り合う面内導体の間隔が15μm以下である、
積層焼結セラミックインターポーザ。 - 請求項1又は2の何れか1項に記載の積層焼結セラミックインターポーザであって、
前記第1主面及び前記第2主面の両方と略平行かつ略等距離である面として規定される中間面から前記第1主面側の領域における前記導体が占める割合が、前記中間面から前記第2主面側の領域における前記導体が占める割合よりも低い、
積層焼結セラミックインターポーザ。 - 請求項1乃至3の何れか1項に記載の積層焼結セラミックインターポーザであって、
前記導体が、金、銀、及び銅から選ばれる少なくとも1種の金属を含んでなる、
積層焼結セラミックインターポーザ。 - 請求項4に記載の積層焼結セラミックインターポーザであって、
前記導体が銅を含んでなり、
前記セラミックが、1080℃未満の温度において焼結可能なセラミックである、
積層焼結セラミックインターポーザ。 - 請求項4に記載の積層焼結セラミックインターポーザであって、
前記導体が銀を含んでなり、
前記セラミックが、960℃未満の温度において焼結可能なセラミックである、
積層焼結セラミックインターポーザ。 - 半導体素子と第1基板とを含んでなる半導体パッケージであって、
前記第1基板が、
セラミックを含んでなる複数の誘電体層からなる基材と、
2つの主面の一方の表面である第1主面に露出するように配設され、且つ導体を含んでなる、1つ以上の第1表面電極と、
2つの主面の他方の表面である第2主面に露出するように配設され、且つ導体を含んでなる、1つ以上の第2表面電極と、
前記基材中に埋設され、且つ導体を含んでなる内層配線と、
を備え、
前記内層配線が、前記第1表面電極の少なくとも一部と前記第2表面電極の少なくとも一部とを電気的に接続する、
積層焼結セラミックインターポーザであって、
前記第1主面の前記第1表面電極の少なくとも一部が配設されている領域を含む実装面の表面粗さの最大高さRmaxが3μm以下であり、
前記第2主面の前記実装面の法線に直交する平面からの距離が、前記第2主面の中心部近傍よりも外縁部近傍の方が大きい、
積層焼結セラミックインターポーザであり、
前記半導体素子と前記第1基板とが、前記第1表面電極を介して電気的に接続されている、
半導体パッケージ。 - 請求項7に記載の半導体パッケージであって、
前記内層配線が、前記主面に垂直な方向において前記複数の誘電体層の少なくとも1つを貫通して延在する貫通導体、及び前記主面に平行な複数の面内において延在する面内導体を含んでなり、
前記第1表面電極、前記第2表面電極、及び前記面内導体の少なくとも一部において、延在方向に垂直な断面の前記主面に平行な面内における寸法が15μm以下であり、且つ前記主面に平行な面内において隣り合う面内導体の間隔が15μm以下である、
半導体パッケージ。 - 請求項7又は8の何れか1項に記載の半導体パッケージであって、
前記第1主面及び前記第2主面の両方と略平行かつ略等距離である面として規定される中間面から前記第1主面側の領域における前記導体が占める割合が、前記中間面から前記第2主面側の領域における前記導体が占める割合よりも低い、
半導体パッケージ。 - 請求項7乃至9の何れか1項に記載の半導体パッケージであって、
前記導体が、金、銀、及び銅から選ばれる少なくとも1種の金属を含んでなる、
半導体パッケージ。 - 請求項10に記載の半導体パッケージであって、
前記導体が銅を含んでなり、
前記セラミックが、1080℃未満の温度において焼結可能なセラミックである、
半導体パッケージ。 - 請求項10に記載の半導体パッケージであって、
前記導体が銀を含んでなり、
前記セラミックが、960℃未満の温度において焼結可能なセラミックである、
半導体パッケージ。 - 請求項7乃至12の何れか1項に記載の半導体パッケージであって、
前記半導体素子が半導体ICチップである、
半導体パッケージ。 - 請求項7乃至13の何れか1項に記載の半導体パッケージであって、
第2基板を更に含み、
前記第1基板と前記第2基板とが、前記第2表面電極を介して電気的に接続されている、
半導体パッケージ。 - 請求項14に記載の半導体パッケージであって、
前記第2基板の基材が樹脂を含んでなる、
半導体パッケージ。
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- 2012-03-22 JP JP2012064866A patent/JP5897944B2/ja active Active
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