WO2013008461A1 - Iii族窒化物エピタキシャル基板およびその製造方法 - Google Patents

Iii族窒化物エピタキシャル基板およびその製造方法 Download PDF

Info

Publication number
WO2013008461A1
WO2013008461A1 PCT/JP2012/004484 JP2012004484W WO2013008461A1 WO 2013008461 A1 WO2013008461 A1 WO 2013008461A1 JP 2012004484 W JP2012004484 W JP 2012004484W WO 2013008461 A1 WO2013008461 A1 WO 2013008461A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
substrate
composition ratio
superlattice
iii nitride
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2012/004484
Other languages
English (en)
French (fr)
Inventor
哲也 生田
智彦 柴田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Dowa Electronics Materials Co Ltd
Original Assignee
Dowa Electronics Materials Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dowa Electronics Materials Co Ltd filed Critical Dowa Electronics Materials Co Ltd
Priority to CN201280044074.4A priority Critical patent/CN103782375A/zh
Priority to US14/131,987 priority patent/US10727303B2/en
Publication of WO2013008461A1 publication Critical patent/WO2013008461A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/81—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation
    • H10D62/815—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation of structures having periodic or quasi-periodic potential variation, e.g. superlattices or multiple quantum wells [MQW]
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/34—Nitrides
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/403—AIII-nitrides
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/60—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape characterised by shape
    • C30B29/68—Crystals with laminate structure, e.g. "superlattices"
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H10D30/4755—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs having wide bandgap charge-carrier supplying layers, e.g. modulation doped HEMTs such as n-AlGaAs/GaAs HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/81—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation
    • H10D62/815—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation of structures having periodic or quasi-periodic potential variation, e.g. superlattices or multiple quantum wells [MQW]
    • H10D62/8161—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation of structures having periodic or quasi-periodic potential variation, e.g. superlattices or multiple quantum wells [MQW] potential variation due to variations in composition or crystallinity, e.g. heterojunction superlattices
    • H10D62/8162—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation of structures having periodic or quasi-periodic potential variation, e.g. superlattices or multiple quantum wells [MQW] potential variation due to variations in composition or crystallinity, e.g. heterojunction superlattices having quantum effects only in the vertical direction, i.e. layered structures having quantum effects solely resulting from vertical potential variation
    • H10D62/8164—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation of structures having periodic or quasi-periodic potential variation, e.g. superlattices or multiple quantum wells [MQW] potential variation due to variations in composition or crystallinity, e.g. heterojunction superlattices having quantum effects only in the vertical direction, i.e. layered structures having quantum effects solely resulting from vertical potential variation comprising only semiconductor materials 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/29—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by the substrates
    • H10P14/2901—Materials
    • H10P14/2902—Materials being Group IVA materials
    • H10P14/2905—Silicon, silicon germanium or germanium
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/32—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by intermediate layers between substrates and deposited layers
    • H10P14/3202—Materials thereof
    • H10P14/3214—Materials thereof being Group IIIA-VA semiconductors
    • H10P14/3216—Nitrides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/32—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by intermediate layers between substrates and deposited layers
    • H10P14/3242—Structure
    • H10P14/3244—Layer structure
    • H10P14/3251—Layer structure consisting of three or more layers
    • H10P14/3252—Alternating layers, e.g. superlattice
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
    • H10P14/3414—Deposited materials, e.g. layers characterised by the chemical composition being group IIIA-VIA materials
    • H10P14/3416—Nitrides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/01—Manufacture or treatment
    • H10H20/011—Manufacture or treatment of bodies, e.g. forming semiconductor layers
    • H10H20/013—Manufacture or treatment of bodies, e.g. forming semiconductor layers having light-emitting regions comprising only Group III-V materials
    • H10H20/0133—Manufacture or treatment of bodies, e.g. forming semiconductor layers having light-emitting regions comprising only Group III-V materials with a substrate not being Group III-V materials
    • H10H20/01335—Manufacture or treatment of bodies, e.g. forming semiconductor layers having light-emitting regions comprising only Group III-V materials with a substrate not being Group III-V materials the light-emitting regions comprising nitride materials

Definitions

  • the present invention relates to a group III nitride epitaxial substrate and a manufacturing method thereof.
  • the present invention relates to a group III nitride epitaxial substrate capable of suppressing the occurrence of cracks in a device fabrication process and a method for manufacturing the same.
  • group III nitride semiconductors composed of compounds of Al, Ga, In, and the like and N have been widely used for light-emitting elements, electronic device elements, and the like. Since the characteristics of such a device are greatly influenced by the crystallinity of a group III nitride semiconductor, a technique for growing a group III nitride semiconductor having high crystallinity is required.
  • the group III nitride semiconductor has been conventionally formed by epitaxial growth on a sapphire substrate.
  • the sapphire substrate has a low thermal conductivity, heat dissipation is poor, and there is a problem that it is not suitable for making a high-power device.
  • the Si substrate has higher heat dissipation than the sapphire substrate, it is suitable for the production of a high output device, and since the large substrate is inexpensive, it has an advantage that the manufacturing cost can be suppressed.
  • the Si substrate has a lattice constant different from that of the group III nitride semiconductor. Even if the group III nitride semiconductor is grown directly on the Si substrate, the group III nitride semiconductor having high crystallinity is obtained. I could't expect to get it.
  • Patent Document 1 discloses that a first layer made of Al x Ga 1-x N (Al composition ratio x is 0.5 ⁇ x ⁇ 1) and Al y between the Si substrate and the group III nitride semiconductor.
  • AlN-based superlattice buffer layer in which a plurality of layers each of which is alternately laminated with a second layer made of Ga 1-y N (Al composition ratio y is 0.01 ⁇ y ⁇ 0.2) is provided on the Si substrate.
  • Al composition ratio y is 0.01 ⁇ y ⁇ 0.2
  • Patent Document 1 mentions that the surface of a nitride semiconductor layer is smoothed at the atomic layer level to improve crystallinity and prevent the occurrence of cracks. This is intended to prevent the occurrence of cracks in the nitride semiconductor layer in a state where not only the buffer layer including the superlattice but also the nitride semiconductor layer (main laminate) is formed on the Si substrate. is there. Thus, conventionally, it has been common to prevent the occurrence of cracks in the nitride semiconductor layer in the substrate after the formation of the nitride semiconductor layer.
  • crack in the present specification literally means that the substrate is divided into a plurality of pieces, and “crack” means cracks and cracks to the extent that the substrate is not divided.
  • the present invention has an object to provide a group III nitride epitaxial substrate and a method for manufacturing the same that can suppress the occurrence of cracks in the device fabrication process.
  • the inventors further studied to achieve this purpose, and obtained the following knowledge. That is, regardless of the amount of warpage in the state in which the main laminate is formed on the buffer layer containing the superlattice, after the buffer layer containing the superlattice is formed and the warpage before forming the main laminate is large, It was found that cracks are likely to occur in the device fabrication process. That is, in the device fabrication process, for example, the wafer is pressed for the exposure accuracy of photolithography (addition of external stress), a part of the nitride semiconductor layer is processed, and the stress balance is lost (concentration of internal stress). happenss. Furthermore, an impact at the time of conveyance and positioning is applied, and a thermal impact at the heat treatment is also applied.
  • the present inventors pay attention to the warp before forming the main laminate after forming the buffer layer, and suppress the warp when forming the buffer layer having the superlattice laminate, in the device fabrication process. I got the idea of suppressing cracking. The inventors have found that this object can be realized according to the configuration shown below, and have completed the present invention.
  • the summary structure is as follows. (1) A Si substrate, an initial layer in contact with the Si substrate, a first layer made of AlGaN having an Al composition ratio of 0.5 to 1 and an Al composition ratio of 0 to 0. A superlattice laminate having a plurality of laminates sequentially having a second layer made of 5 or less AlGaN, and The group III nitride epitaxial substrate, wherein the Al composition ratio of the second layer gradually decreases as the distance from the substrate increases.
  • the superlattice laminate has a plurality of superlattice layers formed by alternately laminating a plurality of the second layers, which are AlGaN having the first layer and a constant Al composition ratio,
  • the group III nitride epitaxial substrate according to (1) wherein the Al composition ratio of the second layer of the superlattice layer in the superlattice laminate is smaller in the superlattice layer at a position away from the Si substrate.
  • the difference between the Al composition ratio of the second layer closest to the Si substrate and the Al composition ratio of the second layer furthest from the Si substrate is 0.02 or more (1) or (2 Group III nitride epitaxial substrate as described in 1).
  • the initial layer includes an AlN layer and an AlGaN layer on the AlN layer, and the Al composition ratio of the AlGaN layer is larger than the Al composition ratio of the AlGaN layer closest to the substrate among the second layers.
  • the group III nitride epitaxial substrate according to any one of (1) to (4) above.
  • the semiconductor device according to any one of (1) to (5), further including a main stacked body formed by epitaxially growing a group III nitride layer including at least a GaN layer on the superlattice stacked body.
  • Group III nitride epitaxial substrate
  • the Al composition ratio of the second layer gradually decreases as the distance from the substrate increases, so that the warpage of the substrate before the formation of the main laminate can be suppressed after the formation of the superlattice laminate, As a result, it has become possible to suppress the occurrence of cracks in the device fabrication process.
  • FIG. 1 is a schematic cross-sectional view of a group III nitride epitaxial substrate 10 according to the present invention.
  • FIG. 6 is a schematic cross-sectional view of another group III nitride epitaxial substrate 20 according to the present invention.
  • a group III nitride epitaxial substrate 10 includes a Si substrate 11 and a buffer layer 12 formed on the Si substrate 11 as shown in FIG.
  • a main laminate 13 formed by epitaxially growing a group III nitride layer on the buffer layer 12 can be provided.
  • the buffer layer 12 is formed on the initial layer 14 in contact with the Si substrate 11, the first layer made of AlGaN having an Al composition ratio of 0.5 to 1 and an Al composition ratio of 0 to 0.
  • a superlattice laminate 15 having a plurality of laminates sequentially having a second layer made of 5 or less AlGaN.
  • the superlattice laminate 15 includes, for example, a plurality of first layers 15A1 made of AlN and second layers 15A2 made of Al 0.1 Ga 0.9 N having a constant Al composition ratio of 0.10.
  • the first superlattice layer 15A formed by stacking, the first layer 15B1 made of AlN, for example, and the second layer 15B2 made of Al 0.05 Ga 0.95 N having a constant Al composition ratio 0.05 are alternately arranged.
  • a second superlattice layer 15B formed by laminating a plurality of sets and two superlattice layers.
  • the Si substrate 11 is a Si single crystal substrate, and the plane orientation is not particularly specified, and (111), (100), (110) planes, etc. can be used, but the (0001) plane of group III nitride is used.
  • the (110) and (111) planes are desirable for growth, and the (111) plane is desirably used for growth with good surface flatness.
  • any of p-type and n-type conductivity may be used, and it is applicable to various resistivities from 0.001 to 100,000 ⁇ ⁇ cm.
  • impurities (C, O, N, Ge, etc.) for purposes other than controlling conductivity may be included in the Si substrate.
  • the thickness of the substrate is appropriately set in consideration of the amount of warpage after epitaxial growth of each layer, and is, for example, in the range of 500 to 2000 ⁇ m.
  • a typical material constituting the initial layer 14 includes AlGaN or AlN.
  • the substrate contact portion of the initial layer 14 an AlN layer, the reaction with the Si substrate 11 is suppressed, and the longitudinal breakdown voltage is reduced. Can be improved.
  • the initial layer 14 does not necessarily have a uniform composition in the film thickness direction. If the substrate contact portion is an AlN layer, an AlGaN layer is formed on the AlN layer, and a plurality of layers having different compositions are laminated. Or a composition gradient. Further, a thin film such as a Si nitride film, an oxide film, or a carbonized film may be inserted into the interface portion between the AlN and Si single crystal substrate, or a thin film obtained by reacting such a film with AlN may be inserted.
  • the initial layer 14 may be formed in an amorphous layer or a polycrystalline layer, such as a low-temperature buffer layer, with a thickness that does not impair the crystal quality.
  • the thickness of the initial layer 14 is, for example, in the range of 10 to 500 nm. If it is less than 10 nm, a defect may occur due to the reaction between Ga, which is a part of the raw material of the upper layer, and the Si substrate. If it exceeds 500 nm, a crack occurs when the initial layer is formed. Because there is a possibility.
  • the second layer 15A2 of the first superlattice layer 15A has an Al composition ratio of 0.1
  • the second layer 15B2 of the second superlattice layer 15B has an Al composition ratio of 0.05
  • a characteristic configuration is that the Al composition ratio of the second layer decreases as the distance from the Si substrate 11 increases.
  • the Al composition ratio of the AlGaN layer having a low Al composition ratio is decreased as the distance from the substrate increases.
  • the present inventors have found that the warpage of the substrate in the state in which the superlattice laminate 15 is formed, that is, the warpage in the state where the superlattice laminate 15 is the uppermost layer can be suppressed. As a result, it is possible to suppress the generation of cracks in the substrate at a stage after the main laminated body composed of the nitride semiconductor layer is formed and the device fabrication process is further performed.
  • the thermal expansion coefficient of the group III nitride semiconductor constituting the superlattice laminate is much larger than the thermal expansion coefficient of the Si substrate. Therefore, when the superlattice laminate is grown on the Si substrate, it grows at a high temperature. In the process of cooling from the process to room temperature, a large tensile strain is generated in the superlattice laminate, and a force in a direction of warping acts on the substrate with the Si substrate side convex.
  • the case where the Si substrate side is warped as a convex is referred to as “downwardly convexly warped”, and the case where the superlattice laminate side is warped as a convex is referred to as “upwardly convexly warped”.
  • AlGaN has a smaller Al composition ratio
  • the lattice constant inherent to the material itself increases.
  • the Al composition ratio of the second layer decreases as the distance from the substrate decreases as in the present invention, the second layer farther from the substrate, that is, the upper second layer has a smaller lattice constant (lattice constant). Since a layer having a large difference exists, the crystal lattice in the plane grows while shrinking during the growth.
  • the main laminate 13 is formed by epitaxially growing a group III nitride layer containing at least GaN on the buffer layer 12.
  • the main stacked body 13 includes a channel layer 16 made of GaN formed on the second superlattice layer 15B, and an electron made of AlGaN formed on the channel layer 16 and having a larger band gap than the channel layer. It consists of a supply layer 17.
  • the GaN layer in the main laminate 13 is preferably located closest to the electron supply layer 17 as in this embodiment.
  • the layer immediately above the superlattice laminate 15 is preferably AlGaN or GaN having an Al composition lower than that of the uppermost second layer in the superlattice laminate 15 so that compressive stress is applied to the layer.
  • the thickness of the main laminate 13 is preferably in the range of 0.1 to 5 ⁇ m. This is because if the thickness is less than 0.1 ⁇ m, defects such as pits may occur, and if it exceeds 5 ⁇ m, cracks may occur in the main laminate 13.
  • the thicknesses of the channel layer 16 and the electron supply layer 17 may be appropriately set in device design.
  • the group III nitride epitaxial substrate 10 of the present embodiment can be used for any electronic device, and is particularly preferably used for HEMT (High Electron Mobility Transistor).
  • HEMT High Electron Mobility Transistor
  • the step of forming the group III nitride epitaxial substrate 10 of the present invention as a device includes a step of forming an electrode on the substrate 10, a step of forming a groove by etching to separate the nitride semiconductor layer, a surface passivation film
  • separating an element, etc. are mentioned, and conveyance of an element is performed between each process.
  • a group III nitride epitaxial substrate 20 includes a Si substrate 21 and a buffer layer 22 formed on the Si substrate 21, as shown in FIG.
  • a main laminate 23 formed by epitaxially growing a group III nitride layer on the buffer layer 22 can be provided.
  • the buffer layer 22 is formed on the initial layer 24 in contact with the Si substrate 11, the first layer made of AlGaN having an Al composition ratio of 0.5 to 1 and an Al composition ratio of 0 to 0.
  • a superlattice laminate 25 having a plurality of laminates sequentially having a second layer made of 5 or less AlGaN.
  • the superlattice laminate 25 includes, for example, a plurality of first layers 25A1 made of AlN and second layers 25A2 made of Al 0.1 Ga 0.9 N having a constant Al composition ratio of 0.10.
  • First superlattice layer 25A formed by stacking, and first layer 25B1 made of AlN, for example, and second layer 25B2 made of Al 0.08 Ga 0.92 N having a constant Al composition ratio of 0.08 are alternately arranged.
  • a fourth superlattice layer 25D formed by alternately laminating a plurality of sets, a first layer 25E1 made of, for example, AlN, and a second layer made of Al 0.02 Ga 0.98 N having a constant Al composition ratio of 0.02.
  • the Al composition ratio of the second layers 25A2 to 25E2 in the five superlattice layers 25A to 25E is 0.10> 0.08> 0.06> 0.04> 0.02, and the Si substrate As the distance from 21 decreases, the warpage of the substrate in the state in which the superlattice laminate 25 is formed can be suppressed as in the first embodiment.
  • the Si substrate 21, the initial layer 24, the channel layer 26, and the electron supply layer 27 are the same as those in the first embodiment.
  • the superlattice laminates 15 and 25 of the first and second embodiments a plurality of superlattice layers are provided, the first layer is AlN across each superlattice layer, and the constant Al of the second layer made of AlGaN in each superlattice layer is provided.
  • An example is shown in which the composition ratio decreases as the distance from the substrate increases.
  • the following may be used as an aspect of the change of the Al composition ratio in the superlattice laminate.
  • the Al composition ratio of the second layer may be gradually decreased as the distance from the substrate increases.
  • the gradual decrease refers to a decrease in a continuous or stepwise manner, and the Al composition of a certain second layer other than that in which the Al composition ratio of the second layer decreases in a stepped manner by the plurality of superlattice layers.
  • the second layer is made of AlGaN having an Al composition ratio of 0 to 0.5
  • the first layer is made of AlGaN having an Al composition ratio of 0.5 to 1 or less. Therefore, any second layer always has a lower Al composition ratio than the first layer regardless of whether it is near or far from the element. Therefore, in the present invention, the first layer does not need to have the same composition (AlN in the first and second embodiments) regardless of the distance from the element, and is between 0.5 and 1 or less between the plurality of first layers. The composition may be changed within the range.
  • all the first layers are AlN. This is because the difference in Al composition ratio between the adjacent second layers is maximized and the strain buffering effect is maximized.
  • the second layer in the present invention is not particularly limited as long as the Al composition ratio is AlGaN of 0 to 0.5 or less, but the Al composition ratio X of the AlGaN layer closest to the Si substrate in the second layer is 0.08 to It is preferable to be within the range of 0.5. If X is less than 0.08, the longitudinal withstand voltage may not be sufficiently secured, and if it exceeds 0.5, the strain buffering effect may be insufficient and cracks may occur in the superlattice laminate. Because there is.
  • the Al composition ratio Y of the AlGaN layer farthest from the Si substrate in the second layer does not become zero. That is, the second layer does not become GaN. This is because when the second layer is made of GaN, the longitudinal breakdown voltage of the element cannot be sufficiently secured. Furthermore, when the vertical breakdown voltage is particularly important, Y is preferably 0.05 or more from the viewpoint of securing the vertical breakdown voltage of the element.
  • the difference between the Al composition ratio X of the AlGaN layer closest to the Si substrate in the second layer and the Al composition ratio Y of the AlGaN layer farthest from the Si substrate in the second layer is the difference.
  • (XY) is preferably 0.02 or more. This is because if it is less than 0.02, the effect of suppressing warpage may be insufficient. Further, the difference (XY) is preferably 0.45 or less, and more preferably 0.2 or less.
  • the Al composition ratio Z of the AlGaN layer constituting the initial layer 14 is the AlGaN closest to the Si substrate in the second layer. It is preferable that it is larger than the Al composition ratio X of the layer. It is because the tensile stress of a superlattice layer can be suppressed and it can suppress that a crack generate
  • AlGaN constituting the buffer layer may contain a total of 1% or less of other group III elements B and / or In. Further, for example, a trace amount of impurities such as Si, H, O, C, Mg, As, and P may be included. Note that GaN, AlGaN, etc. constituting the main laminate may similarly contain other group III elements in total of 1% or less.
  • the thickness of a set of superlattice laminates in the present invention is appropriately set depending on the composition, and may be, for example, about 1 to 100 nm.
  • the thickness of the first layer can be 0.5 to 200 nm, and the thickness of the second layer can be 0.5 to 100 nm.
  • the number of sets of the superlattice laminate (first layer and second layer) in the present invention is appropriately set depending on the required breakdown voltage, and can be set to 40 to 300, for example.
  • the total thickness of the superlattice laminate is preferably 1 ⁇ m or more. This is because when the thickness is 1 ⁇ m or more, the total sum of stresses generated in the film is sufficiently large, so that the effects of the present invention are sufficiently exhibited.
  • the method for producing a group III nitride epitaxial substrate of the present invention includes, for example, a first step of forming an initial layer 14 in contact with the Si substrate 11 on the Si substrate 11 as shown in FIG. And a first layer 15A1 (15B1) made of AlGaN having an Al composition ratio of 0.5 and 1 or less and a second layer 15A2 (15B2) made of AlGaN having an Al composition ratio of 0 and 0.5 or less.
  • the Al composition ratio of the second layer is set to be higher than that of the first superlattice layer 15A by the second superlattice layer 15B. That is, it is characterized by being gradually reduced as the distance from the Si substrate 11 increases.
  • substrate curvature in the state which formed the superlattice laminated body 15 can be suppressed, and the main laminated body which consists of a nitride semiconductor layer is formed after that, and also after the process of device-izing was performed. It becomes possible to suppress the occurrence of cracks.
  • a known method for epitaxial growth of each layer in the present invention a known method such as MOCVD method or MBE method can be used.
  • source gases for forming AlGaN include TMA (trimethylaluminum), TMG (trimethylgallium), and ammonia.
  • Control of the Al composition ratio in the film controls the mixing ratio of TMA and TMG. Can be done.
  • a known method such as TEM-EDS can be used for evaluation of the Al composition ratio and film thickness after epitaxial growth.
  • Example 1 On a (111) 6-inch p-type Si single crystal substrate (B-doped, specific resistance 0.02 ⁇ ⁇ cm, thickness: 625 ⁇ m), AlN (thickness: 120 nm) and Al 0.3 Ga 0 are used as buffer layers. .7 N (thickness: 50 nm) was formed an initial layer laminated in this order.
  • a first superlattice layer in which 50 pairs of AlN (thickness: 4.5 nm) and Al 0.1 Ga 0.9 N (thickness: 21 nm) are alternately stacked on the initial layer, and AlN (thickness) : 4.5 nm) and a second superlattice layer in which 50 pairs of Al 0.05 Ga 0.95 N (thickness: 21 nm) were alternately laminated were sequentially epitaxially grown to obtain a superlattice laminate.
  • a GaN channel layer (thickness: 1.2 ⁇ m) and an Al 0.25 Ga 0.75 N electron supply layer (thickness: 30 nm) are epitaxially grown on the superlattice laminate to have a HEMT structure.
  • the combination of the channel layer and the electron supply layer is referred to as “semiconductor layer 1”.
  • semiconductor layer 1 As a growth method, an MOCVD method using TMA (trimethylaluminum), TMG (trimethylgallium), and ammonia as raw materials was used. Nitrogen / hydrogen was used as the carrier gas.
  • the growth conditions (pressure and temperature) of each layer were 20 kPa, 1000 ° C., and the V / III ratio was 2000. Further, the supply amount of the organometallic gas during the growth of the second layer was adjusted so that the first superlattice layer and the second superlattice layer had the same molar ratio as the film composition.
  • Al 0.02 Ga 0.98 N (thickness: 1 ⁇ m), GaN channel layer (thickness: 50 nm), and Al 0.25 Ga 0.75 N electron supply layer
  • a group III nitride epitaxial substrate similar to the above was also produced except that (thickness: 30 nm) was epitaxially grown.
  • Al 0.15 Ga 0.85 N (thickness: 1 ⁇ m)
  • GaN channel layer (thickness: 20 nm)
  • Al 0.25 Ga 0.75 N electrons are used.
  • a Group III nitride epitaxial substrate similar to the above was also prepared except that the supply layer (thickness: 30 nm) was epitaxially grown.
  • Example 2 First superlattice layers in which 20 sets of AlN (thickness: 4.5 nm) and Al 0.1 Ga 0.9 N (thickness: 21 nm) are alternately laminated, and AlN (thickness: 4.5 nm) and Al 0.08 Ga 0.92 N (thickness: 21 nm) alternately stacked 20 superlattice layers, AlN (thickness: 4.5 nm) and Al 0.06 Ga 0 .94 N (thickness: 21 nm) alternately stacked third superlattice layers, AlN (thickness: 4.5 nm) and Al 0.04 Ga 0.96 N (thickness: 21 nm) alternately And a fourth superlattice layer in which 20 pairs of AlN (thickness: 4.5 nm) and Al 0.02 Ga 0.98 N (thickness: 21 nm) are alternately laminated, Are the same as in Example 1 except that the epitaxial growth is performed sequentially.
  • Example 3 A first superlattice layer in which 20 sets of AlN (thickness: 4.5 nm) and Al 0.14 Ga 0.86 N (thickness: 21 nm) are alternately stacked, and AlN (thickness: 4.5 nm) and Al 0.13 Ga 0.87 N (thickness: 21 nm) alternately stacked 20 superlattice layers, AlN (thickness: 4.5 nm) and Al 0.12 Ga 0
  • a third superlattice layer in which 20 pairs of .88 N (thickness: 21 nm) are alternately stacked, AlN (thickness: 4.5 nm) and Al 0.11 Ga 0.89 N (thickness: 21 nm)
  • a fourth superlattice layer in which 20 pairs are stacked, and a fifth superlattice layer in which 20 pairs of AlN (thickness: 4.5 nm) and Al 0.10 Ga 0.90 N (thickness: 21 nm) are alternately stacked, Are the same as in Example 1
  • Comparative Example 1 Except for the superlattice layered product obtained by epitaxially growing a superlattice layer in which 100 pairs of AlN (thickness: 4.5 nm) and Al 0.1 Ga 0.9 N (thickness: 21 nm) are alternately stacked. In the same manner as in Example 1, three types of Group III nitride epitaxial substrates according to Comparative Example 1 having a HEMT structure were produced.
  • the superlattice layered product was formed by epitaxially growing a superlattice layer in which 100 pairs of AlN (thickness: 4.5 nm) and Al 0.05 Ga 0.95 N (thickness: 21 nm) were alternately stacked.
  • three types of Group III nitride epitaxial substrates according to Comparative Example 2 having a HEMT structure were produced.
  • Example 3 Except that the superlattice laminate was obtained by epitaxially growing a superlattice layer in which 100 sets of AlN (thickness: 4.5 nm) and GaN (thickness: 21 nm) were alternately laminated, the same procedure as in Example 1 was performed. Three types of Group III nitride epitaxial substrates according to Comparative Example 3 having a HEMT structure were produced.
  • Example 4 A first superlattice layer in which 50 sets of AlN (thickness: 4.5 nm) and Al 0.05 Ga 0.95 N (thickness: 21 nm) are alternately stacked, and AlN (thickness: 4.5 nm) and the second superlattice layer in which 50 pairs of Al 0.1 Ga 0.9 N (thickness: 21 nm) are alternately stacked, and the same as in Example 1 except that the layers were sequentially epitaxially grown.
  • three types of Group III nitride epitaxial substrates according to Comparative Example 4 having a HEMT structure were produced.
  • the warpage amount A of the substrate after the formation of the superlattice laminate and before the formation of the semiconductor layer can be made smaller in the example than in the comparative example. Although there were no samples in which cracks occurred after the device-forming step among the samples, there were samples in which cracks occurred in the comparative example. Further, the higher the Al composition of the superlattice layer closer to the semiconductor layer, the higher the vertical breakdown voltage.
  • the Al composition ratio of the second layer decreases as the distance from the substrate decreases, thereby suppressing the warpage of the substrate after the formation of the superlattice laminate and before the formation of the main laminate, As a result, it has become possible to suppress the occurrence of cracks in the device fabrication process.

Landscapes

  • Chemical & Material Sciences (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Engineering & Computer Science (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Mechanical Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Recrystallisation Techniques (AREA)
  • Led Devices (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

　デバイス化の工程で割れが発生することを抑制することが可能なIII族窒化物エピタキシャル基板およびその製造方法を提供する。　本発明のIII族窒化物エピタキシャル基板１０は、Ｓｉ基板１１と、該Ｓｉ基板１１と接する初期層１４と、該初期層１４上に形成され、Ａｌ組成比が０．５超え１以下のＡｌＧａＮからなる第１層１５Ａ１（１５Ｂ１）およびＡｌ組成比が０超え０．５以下のＡｌＧａＮからなる第２層１５Ａ２（１５Ｂ２）を順次有する積層体を複数組有する超格子積層体１５と、を有し、前記第２層のＡｌ組成比が、前記基板から離れるほど漸減することを特徴とする。

Description

III族窒化物エピタキシャル基板およびその製造方法
　本発明は、III族窒化物エピタキシャル基板およびその製造方法に関する。本発明は特に、デバイス化の工程で割れが発生することを抑制することが可能なIII族窒化物エピタキシャル基板およびその製造方法に関する。
　近年、一般に、Ａｌ，Ｇａ，ＩｎなどとＮとの化合物からなるIII族窒化物半導体は、発光素子や電子デバイス用素子等に広く用いられている。このようなデバイスの特性は、III族窒化物半導体の結晶性に大きく影響されるため、結晶性の高いIII族窒化物半導体を成長させるための技術が求められている。
　III族窒化物半導体は、従来、サファイア基板上にエピタキシャル成長させることによって形成されていた。しかしながら、サファイア基板は熱伝導率が小さいために放熱性が悪く、高出力デバイスの作成には適さないという問題があった。
　そのため、近年、III族窒化物半導体の結晶成長基板として、シリコン基板（Ｓｉ基板）を用いる技術が提案されている。Ｓｉ基板は、上記サファイア基板よりも放熱性が高いため高出力デバイスの作成に適しており、また、大型基板が安価であることから、製造コストを抑えることができるという利点を有している。しかしながら、サファイア基板と同様に、Ｓｉ基板はIII族窒化物半導体とは格子定数が異なり、このＳｉ基板上に直接III族窒化物半導体を成長させても、結晶性の高いIII族窒化物半導体を得ることは期待できなかった。
　また、Ｓｉ基板上に直接III族窒化物半導体を成長させた場合、このIII族窒化物半導体の熱膨張係数はＳｉと比較して大きいため、高温の結晶成長工程から室温にまで冷却する過程において、III族窒化物半導体に大きな引っ張り歪が生じ、これに起因して、Ｓｉ基板が反ってしまうと同時に、III族窒化物半導体に高密度のクラックが発生してしまうという問題があった。
　そのため、特許文献１には、Ｓｉ基板とIII族窒化物半導体との間に、ＡｌｘＧａ１－ｘＮ（Ａｌ組成比ｘが０．５≦ｘ≦１）からなる第１層とＡｌｙＧａ１－ｙＮ（Ａｌ組成比ｙが０．０１≦ｙ≦０．２）からなる第２層とを交互に各々複数層積層したＡｌＮ系超格子バッファ層を設けることにより、Ｓｉ基板上に、結晶性が高く、かつ、クラックの発生を防止したIII族窒化物半導体を製造する技術が開示されている。
特開２００７－６７０７７号公報
　特許文献１では、窒化物半導体層の表面を原子層レベルで平滑にすることで、結晶性を良くし、クラックの発生を防止することに言及している。このことは、Ｓｉ基板上に超格子を含むバッファ層のみならず窒化物半導体層（主積層体）を形成した状態における、窒化物半導体層へのクラックの発生を防止することを意図するものである。このように、従来は窒化物半導体層の形成後の基板において、窒化物半導体層でのクラックの発生を防止することが一般的であった。
　しかしながら、本発明者らの検討によると、Ｓｉ基板に対して格子定数が小さく熱膨張係数が大きいバッファ層による反りを、バッファ層より格子定数が大きく熱膨張係数が大きい主積層体による逆の反りにより相殺させることにより、バッファ層上に主積層体をクラックがない状態で形成し、かつ、反りを小さくした場合であっても、その後、電極を形成したり、主積層体に個片化のための溝を形成したり、素子を搬送したりするデバイス化の工程において、突如として割れが発生し、意図せず基板が複数に分割されてしまうことがあるという問題があることがわかった。すなわち、従来の構成は、デバイス化前のウェハの状態でのクラック防止にしか着目されておらず、その後のデバイス化の工程中の割れまでは考慮されていなかった。ここで、本明細書における「割れ」とは、文字通り基板が複数に分割されることを意味し、「クラック」とは、基板が分割されることは無い程度のひび割れや亀裂を意味する。
　そこで本発明は、上記課題に鑑み、デバイス化の工程で割れが発生することを抑制することが可能なIII族窒化物エピタキシャル基板およびその製造方法を提供することを目的とする。
　この目的を達成すべく本発明者らがさらに検討したところ、以下の知見を得た。すなわち、超格子を含むバッファ層上に主積層体を形成した状態での反りの大小に関わらず、超格子を含むバッファ層を形成した後、主積層体を形成する前の反りが大きいと、デバイス化工程での割れが生じやすいことが判明した。すなわち、デバイス化工程では、例えばフォトリソグラフの露光精度のためにウェハが押し付けられる（外部応力の付加）、窒化物半導体層の一部が加工されて応力のバランスが崩れる（内部応力の集中）ことが起きる。さらに、搬送や位置決め時の衝撃が加わり、熱処理での熱衝撃も加わる。これらに耐えるようにするには、主積層体を形成した状態での反りによる外部応力の付加を減らすことにのみ着目するのではなく、外部応力に耐えられる範囲で主積層体に加わる内部応力を減らして衝撃への耐性を強化しなければ、デバイス化工程中の割れを抑制できないのである。そこで、本発明者らは、バッファ層を形成した後、主積層体を形成する前の反りに着目し、超格子積層体を有するバッファ層形成時の反りを抑制して、デバイス化工程での割れを抑制するとの着想を得た。そして、以下に示す構成によればこの目的が実現可能であることを見出し、本発明を完成させるに至った。
　本発明は、上記知見に基づきなされたものであり、その要旨構成は以下の通りである。
　（１）Ｓｉ基板と、該Ｓｉ基板と接する初期層と、該初期層上に形成され、Ａｌ組成比が０．５超え１以下のＡｌＧａＮからなる第１層およびＡｌ組成比が０超え０．５以下のＡｌＧａＮからなる第２層を順次有する積層体を複数組有する超格子積層体と、を有し、
　前記第２層のＡｌ組成比が、前記基板から離れるほど漸減することを特徴とするIII族窒化物エピタキシャル基板。
　（２）前記超格子積層体が、前記第１層および一定のＡｌ組成比を有するＡｌＧａＮである前記第２層を交互に複数組積層してなる超格子層を複数有してなり、
　前記超格子積層体中の前記超格子層の第２層のＡｌ組成比が、前記Ｓｉ基板から離れる位置の超格子層ほど小さい上記（１）に記載のIII族窒化物エピタキシャル基板。
　（３）前記Ｓｉ基板に最も近い前記第２層のＡｌ組成比と、前記Ｓｉ基板から最も遠い前記第２層のＡｌ組成比との差が０．０２以上である上記（１）または（２）に記載のIII族窒化物エピタキシャル基板。
　（４）前記第１層がＡｌＮである上記（１）～（３）のいずれか１項に記載のIII族窒化物エピタキシャル基板。
　（５）前記初期層が、ＡｌＮ層と該ＡｌＮ層上のＡｌＧａＮ層とを含み、該ＡｌＧａＮ層のＡｌ組成比が、第２層のうち前記基板に最も近いＡｌＧａＮ層のＡｌ組成比よりも大きい上記（１）～（４）のいずれか１項に記載のIII族窒化物エピタキシャル基板。
　（６）前記超格子積層体上に、少なくともＧａＮ層を含むIII族窒化物層をエピタキシャル成長することにより形成された主積層体をさらに有する上記（１）～（５）のいずれか１項に記載のIII族窒化物エピタキシャル基板。
　（７）前記超格子積層体を最上層とした状態の下側に凸となる反り量が、１３０μｍ以下である上記（１）～（６）のいずれか１項に記載のIII族窒化物エピタキシャル基板。
　（８）Ｓｉ基板上に、該Ｓｉ基板と接する初期層を形成する第１工程と、
　該初期層上に、Ａｌ組成比が０．５超え１以下のＡｌＧａＮからなる第１層およびＡｌ組成比が０超え０．５以下のＡｌＧａＮからなる第２層を順次有する積層体を複数組有する超格子積層体を形成する第２工程と、を有し、
　前記第２工程では、前記第２層のＡｌ組成比を、前記基板から離れるほど漸減させることを特徴とするIII族窒化物エピタキシャル基板の製造方法。
　本発明によれば、第２層のＡｌ組成比が、前記基板から離れるほど漸減することにより、超格子積層体の形成後、主積層体の形成前における基板の反りを抑制することができ、その結果、デバイス化の工程で割れが発生することを抑制することが可能となった。
本発明に従うIII族窒化物エピタキシャル基板１０の模式断面図である。 本発明に従う他のIII族窒化物エピタキシャル基板２０の模式断面図である。
　以下、図面を参照しつつ本発明をより詳細に説明する。なお、本明細書において、本発明の実施形態である２つのIII族窒化物エピタキシャル基板に共通する構成要素には、原則として下１桁が同一の参照番号を付し、説明は省略する。また、基板の模式断面図は、説明の便宜上、厚さ方向を誇張して描いたものである。
　（実施形態１：III族窒化物エピタキシャル基板１０）
　本発明の一実施形態であるIII族窒化物エピタキシャル基板１０は、図１に示すように、Ｓｉ基板１１と、このＳｉ基板１１上に形成されたバッファ層１２とを有する。そして、このバッファ層１２上にIII族窒化物層をエピタキシャル成長することにより形成された主積層体１３を具えることができる。バッファ層１２は、Ｓｉ基板１１と接する初期層１４と、この初期層１４上に形成され、Ａｌ組成比が０．５超え１以下のＡｌＧａＮからなる第１層およびＡｌ組成比が０超え０．５以下のＡｌＧａＮからなる第２層を順次有する積層体を複数組有する超格子積層体１５と、を有する。本実施形態では、超格子積層体１５が、例えばＡｌＮからなる第１層１５Ａ１および一定のＡｌ組成比０．１０を有するＡｌ０．１Ｇａ０．９Ｎからなる第２層１５Ａ２を交互に複数組積層してなる第１超格子層１５Ａと、例えばＡｌＮからなる第１層１５Ｂ１および一定のＡｌ組成比０．０５を有するＡｌ０．０５Ｇａ０．９５Ｎからなる第２層１５Ｂ２を交互に複数組積層してなる第２超格子層１５Ｂと、の２層の超格子層を有する。
　Ｓｉ基板１１はＳｉ単結晶基板であり、面方位は特に指定されず、（１１１），（１００），（１１０）面等を使用することができるが、III族窒化物の（０００１）面を成長させるためには（１１０），（１１１）面が望ましく、さらに、表面平坦性よく成長させるためには、（１１１）面を使用することが望ましい。また、ｐ型、ｎ型いずれの伝導型としてもよく、０．００１～１０００００Ω・ｃｍまでの各種抵抗率に適用可能である。また、Ｓｉ基板内に導電性を制御する以外の目的の不純物（Ｃ，Ｏ，Ｎ，Ｇｅなど）を含んでもよい。基板の厚みは、各層のエピタキシャル成長後の反り量等を勘案して適宜設定されるが、例えば５００～２０００μｍの範囲内である。
　初期層１４を構成する典型的な材料としては、ＡｌＧａＮまたはＡｌＮが挙げられ、特に、初期層１４の基板接触部分をＡｌＮ層とすることにより、Ｓｉ基板１１との反応を抑制し、縦方向耐圧を向上させることができる。また、初期層１４は、膜厚方向に必ずしも均一組成である必要はなく、基板接触部分をＡｌＮ層とすれば、そのＡｌＮ層上にＡｌＧａＮ層を形成するなど、異なる組成の複数層の積層としたり、組成傾斜させたりしてもよい。また、ＡｌＮとＳｉ単結晶基板の界面部分に、Ｓｉの窒化膜・酸化膜・炭化膜等の薄膜を挿入したり、こうした膜とＡｌＮが反応した薄膜を挿入してもよい。さらに、初期層１４は、結晶品質を損ねない範囲の厚みで、例えば低温バッファ層のようなアモルファス層、多結晶層を形成してもよい。初期層１４の厚みは、例えば１０～５００ｎｍの範囲内である。１０ｎｍ未満の場合、上層の原料の一部であるＧａとＳｉ基板とが反応することにより欠陥が発生してしまう可能性があり、５００ｎｍ超えの場合、初期層を形成した時点でクラックが発生する可能性があるからである。
　本実施形態では、第１超格子層１５Ａの第２層１５Ａ２はＡｌ組成比が０．１で、第２超格子層１５Ｂの第２層１５Ｂ２はＡｌ組成比が０．０５となっており、第２層のＡｌ組成比が、Ｓｉ基板１１から離れるほど減少する点が特徴的構成である。このように高Ａｌ組成比のＡｌＧａＮ層（ＡｌＮ含む）と低Ａｌ組成比のＡｌＧａＮ層との超格子積層体において、低Ａｌ組成比のＡｌＧａＮ層のＡｌ組成比を基板から離れるほど減少させることによって、超格子積層体１５を形成した状態での基板の反り、すなわち超格子積層体１５を最上層とした状態の反りを抑制することができることを、本発明者らは見出した。その結果、その後窒化物半導体層からなる主積層体を形成し、さらにデバイス化の工程を行った後の段階で、基板に割れが発生することを抑制することが可能となる。
　本発明は理論に縛られるものではないが、以下のような作用により上記の効果が得られるものと考えられる。すなわち、超格子積層体を構成するIII族窒化物半導体の熱膨張係数は、Ｓｉ基板の熱膨張係数よりも非常に大きいため、Ｓｉ基板上に超格子積層体を成長させた場合、高温の成長工程から室温まで冷却する過程において、超格子積層体に大きな引っ張り歪が生じ、基板には、Ｓｉ基板側を凸として反る方向の力が作用する。なお、以下、Ｓｉ基板側を凸として反る場合を「下側に凸に反る」といい、その反対に超格子積層体側を凸として反る場合を「上側に凸に反る」という。ここで、ＡｌＧａＮはＡｌ組成比が小さくなるほど材料自体が本質的に持つ格子定数が大きくなる。このため、本発明のように、第２層のＡｌ組成比が基板から離れるほど減少する場合、基板から離れた第２層すなわち上側の第２層ほど、その下に格子定数の小さい（格子定数差の大きい）層が存在するため、成長中に面内の結晶格子が縮みながら成長することになる。そのため、超格子積層体の成長中（高温状態）において、上側の第２層ほど膜内に圧縮応力が働き、伸びようとするため、基板には上側に凸に反る方向の力が作用する。このため、高温状態での上側に凸に反る力（圧縮応力）と冷却過程での下側に凸に反る力（引張応力）とが相殺し、超格子積層体１５を形成した状態での基板の反りが抑制されるものと考えられる。仮に、第２超格子層１５Ｂの第２層１５Ｂ２のＡｌ組成比も０．１であった場合、高温状態での圧縮応力が十分でないため、超格子積層体１５を形成した状態での基板に引張応力が多く残存し、下側に大きく反るものと考えられる。
　そして、超格子積層体に引張応力が残存している場合、仮に主積層体の形成後に反りが抑制されていたとしても、それは主積層体の圧縮応力と超格子積層体の引張応力とが相殺しているに過ぎず、超格子積層体に大きな引張応力が作用していることに変わりはない。そのため、デバイス化の工程で例えば主積層体をエッチングするなどして、主積層体の膜厚が局所的に薄くなると、その部分では局所的に力のバランスが崩れ、当該部分を起点として割れが生じてしまうものと考えられる。しかし、本発明によれば、超格子積層体における引張応力が低減されているため、このような割れの起点が生じず、デバイス化工程での割れを抑制することができる。
　主積層体１３は、バッファ層１２上に、少なくともＧａＮを含むIII族窒化物層をエピタキシャル成長することにより形成される。本実施形態では、主積層体１３は、第２超格子層１５Ｂ上に形成されるＧａＮからなるチャネル層１６と、チャネル層１６上に形成され、チャネル層よりもバンドギャップの大きいＡｌＧａＮからなる電子供給層１７とからなる。２次元電子ガスが発生する部分での合金散乱を避けるため、主積層体１３におけるＧａＮ層は、本実施形態のように最も電子供給層１７側に位置することが好ましい。超格子積層体１５の直上の層は、該層に圧縮応力が入るように、超格子積層体１５中の最も上側の第２層よりも低いＡｌ組成を有するＡｌＧａＮまたはＧａＮとすることが好ましい。本発明において、主積層体１３の厚みは、０．１～５μｍの範囲内であることが好ましい。０．１μｍ未満の場合、ピットなどの欠陥が発生する可能性があり、５μｍ超えの場合、主積層体１３にクラックが発生する可能性があるからである。チャネル層１６および電子供給層１７の厚みは、デバイス設計上適宜設定すればよい。
　本実施形態のIII族窒化物エピタキシャル基板１０は任意の電子デバイスに用いることができ、特にＨＥＭＴ（High Electron Mobility Transistor）に用いるのが好ましい。
　本発明のIII族窒化物エピタキシャル基板１０をデバイス化する工程としては、基板１０に電極を形成する工程、窒化物半導体層の個片化のために、エッチングで溝を形成する工程、表面パッシベーション膜を形成する工程、素子を分離する工程などが挙げられ、各工程間に素子の搬送が行われる。
　（実施形態２：III族窒化物エピタキシャル基板２０）
　本発明の他の実施形態であるIII族窒化物エピタキシャル基板２０は、図２に示すように、Ｓｉ基板２１と、このＳｉ基板２１上に形成されたバッファ層２２とを有する。そして、このバッファ層２２上にIII族窒化物層をエピタキシャル成長することにより形成された主積層体２３を具えることができる。バッファ層２２は、Ｓｉ基板１１と接する初期層２４と、この初期層２４上に形成され、Ａｌ組成比が０．５超え１以下のＡｌＧａＮからなる第１層およびＡｌ組成比が０超え０．５以下のＡｌＧａＮからなる第２層を順次有する積層体を複数組有する超格子積層体２５と、を有する。本実施形態では、超格子積層体２５が、例えばＡｌＮからなる第１層２５Ａ１および一定のＡｌ組成比０．１０を有するＡｌ０．１Ｇａ０．９Ｎからなる第２層２５Ａ２を交互に複数組積層してなる第１超格子層２５Ａと、例えばＡｌＮからなる第１層２５Ｂ１および一定のＡｌ組成比０．０８を有するＡｌ０．０８Ｇａ０．９２Ｎからなる第２層２５Ｂ２を交互に複数組積層してなる第２超格子層２５Ｂと、例えばＡｌＮからなる第１層２５Ｃ１および一定のＡｌ組成比０．０６を有するＡｌ０．０６Ｇａ０．９４Ｎからなる第２層２５Ｃ２を交互に複数組積層してなる第３超格子層２５Ｃと、例えばＡｌＮからなる第１層２５Ｄ１および一定のＡｌ組成比０．０４を有するＡｌ０．０４Ｇａ０．９６Ｎからなる第２層２５Ｄ２を交互に複数組積層してなる第４超格子層２５Ｄと、例えばＡｌＮからなる第１層２５Ｅ１および一定のＡｌ組成比０．０２を有するＡｌ０．０２Ｇａ０．９８Ｎからなる第２層２５Ｅ２を交互に複数組積層してなる第５超格子層２５Ｅと、の５層の超格子層を有する。
　本実施形態でも、５つの超格子層２５Ａ～２５Ｅ中の第２層２５Ａ２～２５Ｅ２のＡｌ組成比が、０．１０＞０．０８＞０．０６＞０．０４＞０．０２と、Ｓｉ基板２１から離れるほど減少しており、実施形態１と同様、超格子積層体２５を形成した状態での基板の反りを抑制することができる。
　Ｓｉ基板２１、初期層２４、チャネル層２６、電子供給層２７については実施形態１と同様である。
　（他の実施形態）
　上述したところはいずれも代表的な実施形態の例を示したものであって、本発明はこれらの実施形態に限定されるものではなく、例えば以下のような実施形態をも包含するものである。
　実施形態１，２の超格子積層体１５，２５では、複数の超格子層を設け、各超格子層にわたり第１層はＡｌＮとし、各超格子層におけるＡｌＧａＮからなる第２層の一定のＡｌ組成比を基板から離れるほど減少させる例を示した。しかし、超格子積層体中のＡｌ組成比の変化の態様としては、例えば以下のようなものでもよい。
　例えば、ＡｌＮからなる第１層と、ＡｌＧａＮからなる第２層を交互に複数組形成する超格子積層体において、この第２層のＡｌ組成比を基板から離れるほど漸減させても良い。ここで、漸減とは、連続または階段状に減少することを言い、上記の複数の超格子層により第２層のＡｌ組成比が階段状に減少するもの以外に、ある第２層のＡｌ組成比と第１層を介して隣り合う別の第２層のＡｌ組成比とが、連続して減少し続ける場合を含む。このように第２層が連続して減少する場合であっても、実施形態１において説明した作用効果を奏することは明らかである。
　また、本発明における第２層は、Ａｌ組成比が０超え０．５以下のＡｌＧａＮからなるものであり、第１層は、Ａｌ組成比が０．５超え１以下のＡｌＧａＮからなるものであるため、いずれの第２層も、素子から近いか遠いかに関わらず、必ず第１層よりも低いＡｌ組成比を有している。よって、本発明において、第１層は素子からの距離に関わらず同一の組成（実施形態１，２ではＡｌＮ）とする必要ななく、複数の第１層の間で０．５超え１以下の範囲内で組成を変化させてもよい。
　しかし、本発明では実施形態１，２に示したように、すべての第１層がＡｌＮであることが好ましい。これにより、隣接する第２層とのＡｌ組成比の差が最大となり、歪緩衝効果が最大となるからである。
　本発明における第２層は、Ａｌ組成比が０超え０．５以下のＡｌＧａＮであれば特に限定されないが、第２層のうちＳｉ基板に最も近いＡｌＧａＮ層のＡｌ組成比Ｘが０．０８～０．５の範囲内であることが好ましい。Ｘが０．０８を下回ると、縦方向耐圧が十分に確保できない可能性があり、０．５を超えると、歪緩衝効果が不十分になり、超格子積層体にクラックが発生する可能性があるからである。
　また、本発明では、第２層のうちＳｉ基板から最も離れたＡｌＧａＮ層のＡｌ組成比Ｙも０となることはない。すなわち、第２層がＧａＮとなることはない。なぜならば、第２層がＧａＮとなる場合、素子の縦方向耐圧を十分に確保できなくなるからである。さらに、縦方向耐圧が特に重要な場合、このように素子の縦方向耐圧を確保する観点からは、Ｙが０．０５以上であることが好ましい。
　また、本発明では、第２層のうちＳｉ基板に最も近いＡｌＧａＮ層のＡｌ組成比Ｘと、第２層のうちＳｉ基板から最も離れたＡｌＧａＮ層のＡｌ組成比Ｙとの関係において、その差（Ｘ－Ｙ）が０．０２以上であることが好ましい。０．０２未満では、反りの抑制効果が不十分となる可能性があるためである。さらに、その差（Ｘ－Ｙ）が０．４５以下であることが好ましく、０．２以下であることがより好ましい。
　また、初期層１４が、ＡｌＮ層とこのＡｌＮ層上のＡｌＧａＮ層とを含む場合には、初期層１４を構成するＡｌＧａＮ層のＡｌ組成比Ｚが、第２層のうちＳｉ基板に最も近いＡｌＧａＮ層のＡｌ組成比Ｘよりも大きいことが好ましい。Ｚ＞Ｘとすることにより、超格子層の引張応力を抑制でき、超格子背基礎体にクラックが発生するのを抑制できるからである。
　本明細書において、バッファ層を構成する「ＡｌＧａＮ」は、他のＩＩＩ族元素であるＢおよび／またはＩｎを合計１％以下含んでいてもよい。また、例えばＳｉ，Ｈ，Ｏ，Ｃ，Ｍｇ，Ａｓ，Ｐなどの微量の不純物を含んでいてもよい。なお、主積層体を構成するＧａＮ，ＡｌＧａＮなども同様に他のＩＩＩ族元素を合計１％以下含んでいてもよい。
　本発明における超格子積層体の一組の積層体（実施形態１，２では第１層および第２層）の厚みは、組成の組み合わせで適宜設定され、例えば１～１００ｎｍ程度とすればよい。また、第１層の厚みは、０．５～２００ｎｍ、第２層の厚みは、０．５～１００ｎｍとすることができる。
　本発明における超格子積層体の積層体（第１層および第２層）の組数は、必要とする耐圧により適宜設定され、例えば４０～３００組とすることができる。また、超格子積層体の全体の厚みは１μｍ以上とすることが好ましい。１μｍ以上の場合、膜内に発生する応力の総和が十分に大きくなるため、本発明による効果が十分に発揮されるからである。
　（III族窒化物エピタキシャル基板の製造方法）
　次に、本発明のIII族窒化物エピタキシャル基板の製造方法の実施形態について説明する。本発明のIII族窒化物エピタキシャル基板の製造方法は、例えば図１に示すように、Ｓｉ基板１１上に、このＳｉ基板１１と接する初期層１４を形成する第１工程と、この初期層１４上に、Ａｌ組成比が０．５超え１以下のＡｌＧａＮからなる第１層１５Ａ１（１５Ｂ１）およびＡｌ組成比が０超え０．５以下のＡｌＧａＮからなる第２層１５Ａ２（１５Ｂ２）を順次有する積層体を複数組有する超格子積層体１５を形成する第２工程と、を有し、この第２工程では、第２層のＡｌ組成比を、第１超格子層１５Ａよりも第２超格子層１５Ｂで、すなわち、Ｓｉ基板１１から離れるほど漸減させることを特徴とする。これにより、超格子積層体１５を形成した状態での基板の反りを抑制することができ、その後窒化物半導体層からなる主積層体を形成し、さらにデバイス化の工程を行った後の段階で、割れが発生することを抑制することが可能となる。
　本発明における各層のエピタキシャル成長方法としては、ＭＯＣＶＤ法、ＭＢＥ法など公知の手法を用いることができる。ＡｌＧａＮを形成する場合の原料ガスとしては、ＴＭＡ（トリメチルアルミニウム）、ＴＭＧ（トリメチルガリウム）、アンモニアを挙げることができ、膜中のＡｌ組成比の制御は、ＴＭＡとＴＭＧとの混合比を制御することにより行うことができる。また、エピタキシャル成長後のＡｌ組成比や膜厚の評価は、ＴＥＭ－ＥＤＳなど公知の手法を用いることができる。
　以下、実施例を用いて本発明をさらに詳細に説明するが、本発明は以下の実施例に何ら限定されるものではない。
　（実施例１）
　（１１１）面６インチｐ型Ｓｉ単結晶基板（Ｂドープ、比抵抗０．０２Ω・ｃｍ、厚さ：６２５μｍ）上に、バッファ層として、ＡｌＮ（厚さ：１２０ｎｍ）とＡｌ０．３Ｇａ０．７Ｎ（厚さ：５０ｎｍ）を順に積層した初期層を形成した。その後、初期層上に、ＡｌＮ（厚さ：４．５ｎｍ）およびＡｌ０．１Ｇａ０．９Ｎ（厚さ：２１ｎｍ）を交互に５０組積層した第１超格子層と、ＡｌＮ（厚さ：４．５ｎｍ）およびＡｌ０．０５Ｇａ０．９５Ｎ（厚さ：２１ｎｍ）を交互に５０組積層した第２超格子層とを順次エピタキシャル成長させ、超格子積層体とした。その後、超格子積層体上に、ＧａＮチャネル層（厚さ：１．２μｍ）およびＡｌ０．２５Ｇａ０．７５Ｎ電子供給層（厚さ：３０ｎｍ）をエピタキシャル成長させて、ＨＥＭＴ構造を持つ実施形態１のようなIII族窒化物エピタキシャル基板を作製した。このチャネル層および電子供給層の組合せを「半導体層１」とする。なお、成長方法としては、原料として、ＴＭＡ(トリメチルアルミニウム)、ＴＭＧ（トリメチルガリウム）、アンモニアを用いたＭＯＣＶＤ法を用いた。キャリアガスとしては、窒素・水素を用いた。各層の成長条件（圧力・温度）は、いずれも２０ｋＰａ、１０００℃、Ｖ／III比を２０００とした。また、第２層の成長時の有機金属ガスの供給量は、第１超格子層および第２超格子層それぞれで、膜組成と同じモル比になるように調整した。
　半導体層１に替えて、半導体層２として、Ａｌ０．０２Ｇａ０．９８Ｎ（厚さ：１μｍ）、ＧａＮチャネル層（厚さ：５０ｎｍ）およびＡｌ０．２５Ｇａ０．７５Ｎ電子供給層（厚さ：３０ｎｍ）をエピタキシャル成長させたこと以外は、上記と同様のIII族窒化物エピタキシャル基板も作製した。
　また、半導体層１に替えて、半導体層３として、Ａｌ０．１５Ｇａ０．８５Ｎ（厚さ：１μｍ）、ＧａＮチャネル層（厚さ：２０ｎｍ）およびＡｌ０．２５Ｇａ０．７５Ｎ電子供給層（厚さ：３０ｎｍ）をエピタキシャル成長させたこと以外は、上記と同様のIII族窒化物エピタキシャル基板も作製した。
　（実施例２）
　超格子積層体を、ＡｌＮ（厚さ：４．５ｎｍ）およびＡｌ０．１Ｇａ０．９Ｎ（厚さ：２１ｎｍ）を交互に２０組積層した第１超格子層と、ＡｌＮ（厚さ：４．５ｎｍ）およびＡｌ０．０８Ｇａ０．９２Ｎ（厚さ：２１ｎｍ）を交互に２０組積層した第２超格子層と、ＡｌＮ（厚さ：４．５ｎｍ）およびＡｌ０．０６Ｇａ０．９４Ｎ（厚さ：２１ｎｍ）を交互に２０組積層した第３超格子層と、ＡｌＮ（厚さ：４．５ｎｍ）およびＡｌ０．０４Ｇａ０．９６Ｎ（厚さ：２１ｎｍ）を交互に２０組積層した第４超格子層と、ＡｌＮ（厚さ：４．５ｎｍ）およびＡｌ０．０２Ｇａ０．９８Ｎ（厚さ：２１ｎｍ）を交互に２０組積層した第５超格子層と、を順次エピタキシャル成長させたものとした以外は、実施例１と同様にして、ＨＥＭＴ構造を持つ実施形態２のような３種類のIII族窒化物エピタキシャル基板を作製した。成長温度および成長圧力は実施例１と同様とし、第２層におけるＡｌ組成比の制御は、ＴＭＡとＴＭＧとの混合比を適宜制御することにより行った。以下の各実施例および各比較例においても同様である。
　（実施例３）
　超格子積層体を、ＡｌＮ（厚さ：４．５ｎｍ）およびＡｌ０．１４Ｇａ０．８６Ｎ（厚さ：２１ｎｍ）を交互に２０組積層した第１超格子層と、ＡｌＮ（厚さ：４．５ｎｍ）およびＡｌ０．１３Ｇａ０．８７Ｎ（厚さ：２１ｎｍ）を交互に２０組積層した第２超格子層と、ＡｌＮ（厚さ：４．５ｎｍ）およびＡｌ０．１２Ｇａ０．８８Ｎ（厚さ：２１ｎｍ）を交互に２０組積層した第３超格子層と、ＡｌＮ（厚さ：４．５ｎｍ）およびＡｌ０．１１Ｇａ０．８９Ｎ（厚さ：２１ｎｍ）を交互に２０組積層した第４超格子層と、ＡｌＮ（厚さ：４．５ｎｍ）およびＡｌ０．１０Ｇａ０．９０Ｎ（厚さ：２１ｎｍ）を交互に２０組積層した第５超格子層と、を順次エピタキシャル成長させたものとした以外は、実施例１と同様にして、ＨＥＭＴ構造を持つ３種類のIII族窒化物エピタキシャル基板を作製した。
　（比較例１）
　超格子積層体を、ＡｌＮ（厚さ：４．５ｎｍ）およびＡｌ０．１Ｇａ０．９Ｎ（厚さ：２１ｎｍ）を交互に１００組積層した超格子層をエピタキシャル成長させたものとした以外は、実施例１と同様にして、ＨＥＭＴ構造を持つ比較例１にかかる３種類のIII族窒化物エピタキシャル基板を作製した。
　（比較例２）
　超格子積層体を、ＡｌＮ（厚さ：４．５ｎｍ）およびＡｌ０．０５Ｇａ０．９５Ｎ（厚さ：２１ｎｍ）を交互に１００組積層した超格子層をエピタキシャル成長させたものとした以外は、実施例１と同様にして、ＨＥＭＴ構造を持つ比較例２にかかる３種類のIII族窒化物エピタキシャル基板を作製した。
　（比較例３）
超格子積層体を、ＡｌＮ（厚さ：４．５ｎｍ）およびＧａＮ（厚さ：２１ｎｍ）を交互に１００組積層した超格子層をエピタキシャル成長させたものとした以外は、実施例１と同様にして、ＨＥＭＴ構造を持つ比較例３にかかる３種類のIII族窒化物エピタキシャル基板を作製した。
　（比較例４）
　超格子積層体を、ＡｌＮ（厚さ：４．５ｎｍ）およびＡｌ０．０５Ｇａ０．９５Ｎ（厚さ：２１ｎｍ）を交互に５０組積層した第１超格子層と、ＡｌＮ（厚さ：４．５ｎｍ）およびＡｌ０．１Ｇａ０．９Ｎ（厚さ：２１ｎｍ）を交互に５０組積層した第２超格子層と、を順次エピタキシャル成長させたものとした以外は、実施例１と同様にして、ＨＥＭＴ構造を持つ比較例４にかかる３種類のIII族窒化物エピタキシャル基板を作製した。
　（評価１：基板の反りの測定）
　光学干渉方式による反り測定装置（Ｎｉｄｅｋ社製、ＦＴ－９００）を用いて、超格子積層体の形成後、半導体層の形成前における基板の反り量ＡをＳＥＭＩ規格に準じて測定し、結果を表１に示す。本発明における「反り量」は、ＳＥＭＩ規格に準じて測定したものを意味するものとする。また、同様の方法で、３種類の半導体層を形成した後の反りＢも、それぞれ測定し、表１に示す。なお、表１では、下側に凸となる反りを「－（マイナス）」で、上側に凸となる反りを「＋（プラス）」で表示する。
　（評価２：デバイス工程での割れの測定）
　実施例および比較例の基板をそれぞれ１０枚作成し、これらの基板に対して、以下のデバイス化工程を行った。まず、基板上に電極を形成し、次に、窒化物半導体層の個片化のために、エッチングで溝を形成した。各実施例および比較例について、１０枚中何枚で割れが生じたかを検査し、結果を表１に示す。
　（評価３：縦方向耐圧の測定）
　電子供給層上に、８０μｍφからなるＴｉ／Ａｕ積層構造のオーミック電極を形成し、オーミック電極外側を５０ｎｍの厚みでエッチングした後、Ｓｉ基板裏面を金属板に接地し、両電極間に流れる電流値を電圧に対して測定した。この際、空気中の放電を抑制するため、絶縁油で両電極間を絶縁している。また、基板裏面へのリークの影響をなくすため、基板下には絶縁板を配置している。本実験例において、縦方向耐圧は縦方向の電流値を上記オーミック電極の面積で単位面積当たりの値に換算した値が１０－４Ａ／ｃｍ２に達する電圧値とした。
Figure JPOXMLDOC01-appb-T000001
　表１に示すとおり、実施例では比較例よりも、超格子積層体の形成後、半導体層の形成前における基板の反り量Ａを小さくすることができており、その結果、実施例では、１０枚の試料のうちデバイス化工程後に割れが生じた試料はなかったが、比較例では、割れが生じる試料があった。また、半導体層に近い側の超格子層のＡｌの組成が高いほど、縦方向耐圧が高い傾向にあった。
　本発明によれば、第２層のＡｌ組成比が、前記基板から離れるほど減少することにより、超格子積層体の形成後、主積層体の形成前における基板の反りを抑制することができ、その結果、デバイス化の工程で割れが発生することを抑制することが可能となった。
　１０　III族窒化物エピタキシャル基板
　１１　Ｓｉ基板
　１２　バッファ層
　１３　主積層体
　１４　初期層
　１５　超格子積層体
　１５Ａ　第１超格子層
　１５Ａ１　第１層（ＡｌＮ）
　１５Ａ２　第２層（Ａｌ０．１Ｇａ０．９Ｎ）
　１５Ｂ　第２超格子層
　１５Ｂ１　第１層（ＡｌＮ）
　１５Ｂ２　第２層（Ａｌ０．０５Ｇａ０．９５Ｎ）
　１６　チャネル層（ＧａＮ）
　１７　電子供給層（ＡｌＧａＮ）
 

Claims (8)

  1. 　Ｓｉ基板と、該Ｓｉ基板と接する初期層と、該初期層上に形成され、Ａｌ組成比が０．５超え１以下のＡｌＧａＮからなる第１層およびＡｌ組成比が０超え０．５以下のＡｌＧａＮからなる第２層を順次有する積層体を複数組有する超格子積層体と、を有し、
    　前記第２層のＡｌ組成比が、前記基板から離れるほど漸減することを特徴とするIII族窒化物エピタキシャル基板。
  2. 　前記超格子積層体が、前記第１層および一定のＡｌ組成比を有するＡｌＧａＮである前記第２層を交互に複数組積層してなる超格子層を複数有してなり、
    　前記超格子積層体中の前記超格子層の第２層のＡｌ組成比が、前記Ｓｉ基板から離れる位置の超格子層ほど小さい請求項１に記載のIII族窒化物エピタキシャル基板。
  3. 　前記Ｓｉ基板に最も近い前記第２層のＡｌ組成比と、前記Ｓｉ基板から最も遠い前記第２層のＡｌ組成比との差が０．０２以上である請求項１または２に記載のIII族窒化物エピタキシャル基板。
  4. 　前記第１層がＡｌＮである請求項１～３のいずれか１項に記載のIII族窒化物エピタキシャル基板。
  5. 　前記初期層が、ＡｌＮ層と該ＡｌＮ層上のＡｌＧａＮ層とを含み、該ＡｌＧａＮ層のＡｌ組成比が、第２層のうち前記基板に最も近いＡｌＧａＮ層のＡｌ組成比よりも大きい請求項１～４のいずれか１項に記載のIII族窒化物エピタキシャル基板。
  6. 　前記超格子積層体上に、少なくともＧａＮ層を含むIII族窒化物層をエピタキシャル成長することにより形成された主積層体をさらに有する請求項１～５のいずれか１項に記載のIII族窒化物エピタキシャル基板。
  7. 　前記超格子積層体を最上層とした状態の下側に凸となる反り量が、１３０μｍ以下である請求項１～６のいずれか１項に記載のIII族窒化物エピタキシャル基板。
  8. 　Ｓｉ基板上に、該Ｓｉ基板と接する初期層を形成する第１工程と、
    　該初期層上に、Ａｌ組成比が０．５超え１以下のＡｌＧａＮからなる第１層およびＡｌ組成比が０超え０．５以下のＡｌＧａＮからなる第２層を順次有する積層体を複数組有する超格子積層体を形成する第２工程と、を有し、
    　前記第２工程では、前記第２層のＡｌ組成比を、前記基板から離れるほど漸減させることを特徴とするIII族窒化物エピタキシャル基板の製造方法。
     
PCT/JP2012/004484 2011-07-11 2012-07-11 Iii族窒化物エピタキシャル基板およびその製造方法 Ceased WO2013008461A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201280044074.4A CN103782375A (zh) 2011-07-11 2012-07-11 第iii族氮化物外延基板及其制造方法
US14/131,987 US10727303B2 (en) 2011-07-11 2012-07-11 Group III nitride epitaxial substrate and method for manufacturing the same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011153132A JP5665676B2 (ja) 2011-07-11 2011-07-11 Ｉｉｉ族窒化物エピタキシャル基板およびその製造方法
JP2011-153132 2011-07-11

Publications (1)

Publication Number Publication Date
WO2013008461A1 true WO2013008461A1 (ja) 2013-01-17

Family

ID=47505764

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2012/004484 Ceased WO2013008461A1 (ja) 2011-07-11 2012-07-11 Iii族窒化物エピタキシャル基板およびその製造方法

Country Status (5)

Country Link
US (1) US10727303B2 (ja)
JP (1) JP5665676B2 (ja)
CN (1) CN103782375A (ja)
TW (1) TWI528581B (ja)
WO (1) WO2013008461A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014106875A1 (ja) * 2013-01-04 2014-07-10 Ｄｏｗａエレクトロニクス株式会社 Iii族窒化物エピタキシャル基板およびその製造方法
US20150115327A1 (en) * 2013-10-30 2015-04-30 International Rectifier Corporation Group III-V Device Including a Buffer Termination Body
US10636899B2 (en) 2016-11-15 2020-04-28 Infineon Technologies Austria Ag High electron mobility transistor with graded back-barrier region

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014220407A (ja) * 2013-05-09 2014-11-20 ローム株式会社 窒化物半導体素子
JP6121806B2 (ja) * 2013-06-07 2017-04-26 株式会社東芝 窒化物半導体ウェーハ、窒化物半導体素子及び窒化物半導体ウェーハの製造方法
JP2015070064A (ja) * 2013-09-27 2015-04-13 富士通株式会社 半導体装置及び半導体装置の製造方法
EP2869331A1 (en) * 2013-10-29 2015-05-06 IMEC vzw Episubstrates for selective area growth of group iii-v material and a method for fabricating a group iii-v material on a silicon substrate
KR102170215B1 (ko) * 2014-02-18 2020-10-26 엘지이노텍 주식회사 반도체 소자
JP6305137B2 (ja) * 2014-03-18 2018-04-04 住友化学株式会社 窒化物半導体積層物および半導体装置
US10109767B2 (en) * 2014-04-25 2018-10-23 Seoul Viosys Co., Ltd. Method of growing n-type nitride semiconductor, light emitting diode and method of fabricating the same
JP2016004948A (ja) * 2014-06-18 2016-01-12 株式会社東芝 半導体装置
JP2016031961A (ja) * 2014-07-28 2016-03-07 国立大学法人 名古屋工業大学 大電流・高耐圧窒化物半導体縦型ショットキーバリアダイオード
WO2016072521A1 (ja) * 2014-11-07 2016-05-12 住友化学株式会社 半導体基板および半導体基板の検査方法
FR3028670B1 (fr) * 2014-11-18 2017-12-22 Commissariat Energie Atomique Structure semi-conductrice a couche de semi-conducteur du groupe iii-v ou ii-vi comprenant une structure cristalline a mailles cubiques ou hexagonales
JP6876895B2 (ja) * 2015-02-25 2021-05-26 株式会社Flosfia 結晶性酸化物半導体膜、半導体装置
KR102237154B1 (ko) * 2015-02-25 2021-04-07 엘지이노텍 주식회사 발광 소자 및 이를 구비한 라이트 유닛
JP2016207715A (ja) * 2015-04-16 2016-12-08 株式会社豊田中央研究所 半導体ウエハ及び半導体装置
TWI566430B (zh) 2015-05-06 2017-01-11 嘉晶電子股份有限公司 氮化物半導體結構
JP6582736B2 (ja) * 2015-08-25 2019-10-02 富士電機株式会社 窒化物半導体装置の製造方法
WO2017039547A1 (en) * 2015-09-04 2017-03-09 Nanyang Technological University Method of manufacturing a substrate with reduced threading dislocation density
CN115881868B (zh) * 2016-04-15 2026-02-03 苏州立琻半导体有限公司 发光器件
CN106128937B (zh) * 2016-07-12 2019-03-29 河源市众拓光电科技有限公司 一种在Si衬底上外延生长的高质量AlN薄膜及其制备方法
JP6859084B2 (ja) 2016-11-30 2021-04-14 住友化学株式会社 半導体基板
JP6796467B2 (ja) 2016-11-30 2020-12-09 住友化学株式会社 半導体基板
US10192959B2 (en) * 2017-01-23 2019-01-29 Imec Vzw III-N based substrate for power electronic devices and method for manufacturing same
US10141477B1 (en) * 2017-07-28 2018-11-27 Lumileds Llc Strained AlGaInP layers for efficient electron and hole blocking in light emitting devices
US11322650B2 (en) 2017-07-28 2022-05-03 Lumileds Llc Strained AlGaInP layers for efficient electron and hole blocking in light emitting devices
EP3451364B1 (en) * 2017-08-28 2020-02-26 Siltronic AG Heteroepitaxial wafer and method for producing a heteroepitaxial wafer
JP6692334B2 (ja) * 2017-09-20 2020-05-13 株式会社東芝 半導体基板及び半導体装置
JP6849641B2 (ja) * 2017-10-02 2021-03-24 Ｄｏｗａエレクトロニクス株式会社 深紫外発光素子およびその製造方法
CN108400159B (zh) * 2018-01-25 2020-08-25 厦门市三安集成电路有限公司 具有多量子阱高阻缓冲层的hemt外延结构及制备方法
US12295162B2 (en) * 2018-01-25 2025-05-06 Hunan San'an Semiconductor Co., Ltd. Epitaxial structure for high-electron-mobility transistor and method for manufacturing the same
EP3576132B1 (en) * 2018-05-28 2025-12-17 IMEC vzw A iii-n semiconductor structure and a method for forming a iii-n semiconductor structure
CN112750904B (zh) 2019-10-30 2024-01-02 联华电子股份有限公司 具有应力松弛层的半导体元件
JP7016489B2 (ja) * 2019-12-16 2022-02-07 株式会社Flosfia 結晶性酸化物半導体膜、半導体装置
TWI735212B (zh) * 2020-04-24 2021-08-01 環球晶圓股份有限公司 具有超晶格疊層體的磊晶結構
US12408364B2 (en) * 2021-05-05 2025-09-02 Infineon Technologies Austria Ag Hole draining structure for suppression of hole accumulation
TWI858970B (zh) * 2023-10-19 2024-10-11 新唐科技股份有限公司 半導體結構及其形成方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001230447A (ja) * 2000-02-16 2001-08-24 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体素子の製造方法
JP2007221001A (ja) * 2006-02-17 2007-08-30 Furukawa Electric Co Ltd:The 半導体素子
JP2009158804A (ja) * 2007-12-27 2009-07-16 Dowa Electronics Materials Co Ltd 半導体材料、半導体材料の製造方法及び半導体素子
JP2009188252A (ja) * 2008-02-07 2009-08-20 Furukawa Electric Co Ltd:The 半導体電子デバイス
JP2010232377A (ja) * 2009-03-26 2010-10-14 Sumitomo Electric Device Innovations Inc 半導体素子
JP2010232293A (ja) * 2009-03-26 2010-10-14 Sanken Electric Co Ltd 半導体装置
JP2011018844A (ja) * 2009-07-10 2011-01-27 Sanken Electric Co Ltd 半導体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2875337A1 (fr) * 2004-09-13 2006-03-17 Picogiga Internat Soc Par Acti Structures hemt piezoelectriques a desordre d'alliage nul
JP2007067077A (ja) 2005-08-30 2007-03-15 Nippon Telegr & Teleph Corp <Ntt> 窒化物半導体素子およびその製造方法
KR100756841B1 (ko) * 2006-03-13 2007-09-07 서울옵토디바이스주식회사 ＡｌｘＧａ１－ｘＮ 버퍼층을 갖는 발광 다이오드 및 이의제조 방법
CN100555660C (zh) * 2006-09-01 2009-10-28 中国科学院半导体研究所 宽带隙氮化镓基异质结场效应晶体管结构及制作方法
US8067787B2 (en) 2008-02-07 2011-11-29 The Furukawa Electric Co., Ltd Semiconductor electronic device

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001230447A (ja) * 2000-02-16 2001-08-24 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体素子の製造方法
JP2007221001A (ja) * 2006-02-17 2007-08-30 Furukawa Electric Co Ltd:The 半導体素子
JP2009158804A (ja) * 2007-12-27 2009-07-16 Dowa Electronics Materials Co Ltd 半導体材料、半導体材料の製造方法及び半導体素子
JP2009188252A (ja) * 2008-02-07 2009-08-20 Furukawa Electric Co Ltd:The 半導体電子デバイス
JP2010232377A (ja) * 2009-03-26 2010-10-14 Sumitomo Electric Device Innovations Inc 半導体素子
JP2010232293A (ja) * 2009-03-26 2010-10-14 Sanken Electric Co Ltd 半導体装置
JP2011018844A (ja) * 2009-07-10 2011-01-27 Sanken Electric Co Ltd 半導体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014106875A1 (ja) * 2013-01-04 2014-07-10 Ｄｏｗａエレクトロニクス株式会社 Iii族窒化物エピタキシャル基板およびその製造方法
JP2014132607A (ja) * 2013-01-04 2014-07-17 Dowa Electronics Materials Co Ltd Ｉｉｉ族窒化物エピタキシャル基板およびその製造方法
US20150115327A1 (en) * 2013-10-30 2015-04-30 International Rectifier Corporation Group III-V Device Including a Buffer Termination Body
US10636899B2 (en) 2016-11-15 2020-04-28 Infineon Technologies Austria Ag High electron mobility transistor with graded back-barrier region

Also Published As

Publication number Publication date
JP5665676B2 (ja) 2015-02-04
CN103782375A (zh) 2014-05-07
JP2013021124A (ja) 2013-01-31
US20140209862A1 (en) 2014-07-31
US10727303B2 (en) 2020-07-28
TWI528581B (zh) 2016-04-01
TW201318202A (zh) 2013-05-01

Similar Documents

Publication Publication Date Title
JP5665676B2 (ja) Ｉｉｉ族窒化物エピタキシャル基板およびその製造方法
JP5462377B1 (ja) Ｉｉｉ族窒化物エピタキシャル基板およびその製造方法
JP5576771B2 (ja) Ｉｉｉ族窒化物エピタキシャル積層基板
JP5785103B2 (ja) ヘテロ接合型電界効果トランジスタ用のエピタキシャルウエハ
CN102272889B (zh) 电子器件用外延基板及其生产方法
JP4685961B2 (ja) 電子デバイス用エピタキシャル基板およびその製造方法
JP5631034B2 (ja) 窒化物半導体エピタキシャル基板
JP5133927B2 (ja) 化合物半導体基板
JP2009158804A (ja) 半導体材料、半導体材料の製造方法及び半導体素子
EP2565906A1 (en) Epitaxial substrate and process for producing epitaxial substrate
EP2565928A1 (en) Epitaxial substrate and method for producing epitaxial substrate
WO2013137476A1 (ja) 半導体積層基板、半導体素子、およびその製造方法
CN102891174A (zh) 包括氮化物基半导体层的外延片
CN103460360A (zh) 半导体元件及其制造方法
JP2013145782A (ja) ヘテロ接合型電界効果トランジスタ用のエピタキシャルウエハ
JP5543866B2 (ja) Ｉｉｉ族窒化物エピタキシャル基板
JP2011187654A (ja) Ｉｉｉ族窒化物半導体からなるｈｅｍｔ、およびその製造方法
JP6138974B2 (ja) 半導体基板
JP2011222722A (ja) 窒化物半導体素子
JP2015103665A (ja) 窒化物半導体エピタキシャルウエハおよび窒化物半導体
US9401420B2 (en) Semiconductor device
JP4904726B2 (ja) 半導体エピタキシャルウェハ及びｈｅｍｔ用半導体エピタキシャルウェハの製造方法
JP2016184663A (ja) 半導体ウエハ、半導体装置及び半導体ウエハの製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 12810602

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

WWE Wipo information: entry into national phase

Ref document number: 14131987

Country of ref document: US

122 Ep: pct application non-entry in european phase

Ref document number: 12810602

Country of ref document: EP

Kind code of ref document: A1