WO2012090794A1 - 半導体装置およびその製造方法 - Google Patents

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広志 松木薗
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Definitions

  • the present invention relates to a semiconductor device formed using an oxide semiconductor and a manufacturing method thereof.
  • An active matrix substrate used for a liquid crystal display device or the like includes a switching element such as a thin film transistor (hereinafter, “TFT”) for each pixel.
  • a switching element such as a thin film transistor (hereinafter, “TFT”) for each pixel.
  • TFT thin film transistor
  • amorphous silicon TFT a TFT having an amorphous silicon film as an active layer
  • polycrystalline silicon TFT a TFT having a polycrystalline silicon film as an active layer
  • oxide semiconductor TFT in place of amorphous silicon or polycrystalline silicon as a material for the active layer of a TFT.
  • a TFT is referred to as an “oxide semiconductor TFT”.
  • An oxide semiconductor has higher mobility than amorphous silicon. For this reason, the oxide semiconductor TFT can operate at a higher speed than the amorphous silicon TFT.
  • the oxide semiconductor film is formed by a simpler process than the polycrystalline silicon film, the oxide semiconductor film can be applied to a device that requires a large area.
  • Patent Documents 1 and 2 disclose a TFT having a bottom gate structure using an oxide semiconductor.
  • a metal oxide layer is formed between the oxide semiconductor layer and the source / drain electrode in order to improve the contact property.
  • Patent Document 2 also proposes providing a light-shielding layer on the observer side of the oxide semiconductor TFT in a display device including a bottom-gate oxide semiconductor TFT as a switching element (see FIG. 2). 6).
  • a gate electrode is disposed on the substrate side of the oxide semiconductor layer.
  • This gate electrode also functions as a light-blocking layer, so that backlight light can be prevented from entering the oxide semiconductor layer. Further, in the oxide semiconductor TFT disclosed in Patent Document 2, it is possible to prevent light from above the substrate from entering the oxide semiconductor layer.
  • the semiconductor device including the conventional oxide semiconductor TFT disclosed in Patent Documents 1 and 2 a part of the light incident on the semiconductor device without being reflected by the gate electrode in the backlight is reflected inside the semiconductor device. May be incident on the channel portion of the oxide semiconductor layer.
  • the threshold voltage is largely shifted due to gate bias stress.
  • an oxide semiconductor TFT is used for a display that displays an image using a backlight, such as a liquid crystal display
  • the threshold light of the oxide semiconductor TFT is shifted as a result of backlight light entering the oxide semiconductor layer. This may cause malfunction of the display.
  • external light such as sunlight may enter the oxide semiconductor layer and cause a threshold shift.
  • the cause of the threshold shift is considered as follows.
  • IGZO In—Ga—Zn—O-based semiconductor
  • IGZO is not completely transparent to visible light, and particularly has a short wavelength such as blue. It absorbs light and forms a level.
  • the interface between the oxide semiconductor layer and the gate insulating film also absorbs visible light and forms a level.
  • the threshold value of the oxide semiconductor TFT changes.
  • the present invention has been made in view of the above circumstances, and an object of the present invention is to provide a highly reliable oxide semiconductor TFT by suppressing the incidence of visible light on the oxide semiconductor layer and suppressing fluctuations in threshold value. It is to provide.
  • the semiconductor device of the present invention is a semiconductor device comprising a substrate and a thin film transistor supported by the substrate, wherein the thin film transistor includes a channel region and a source contact region and a drain contact located on both sides of the channel region, respectively.
  • An oxide semiconductor layer having a region; a gate electrode disposed between the substrate and the oxide semiconductor layer so as to overlap at least a channel region of the oxide semiconductor layer; and the gate electrode and the oxide A gate insulating layer formed between the semiconductor layer, a source electrode electrically connected to the source contact region, and a drain electrode electrically connected to the drain contact region, wherein the source electrode is , And electrically connected to the source bus line, the source electrode, the source bus line and The drain electrode contains a first metal element, the oxide semiconductor layer contains a second metal element, and when viewed from the normal direction of the substrate, at least a part of the source electrode, At least a part of the source bus line and at least a part of the drain electrode overlap the oxide semiconductor layer, and between the source electrode and the oxide semiconductor layer
  • the second metal element is indium
  • the low reflective layer includes metal indium
  • the low reflection layer includes the source electrode, the source bus line, the drain electrode, and the oxide semiconductor layer that react with each other to oxidize the first metal element and the second metal element. This is a reaction layer formed by the reduction of
  • the entire lower surfaces of the source electrode, the source bus line, and the drain electrode are in contact with the low reflective layer.
  • the low reflective layer when viewed from the normal direction of the substrate, extends from the end of the source electrode on the channel region side by a distance Ds to the drain electrode side, and is one part of the channel region.
  • the distances Ds and Dd are both 0.1 ⁇ m or more and 1.0 ⁇ m or less.
  • the semiconductor device further includes an etch stop that covers at least the channel region of the oxide semiconductor layer.
  • the semiconductor device further includes a first interlayer insulating layer covering the source electrode, the source bus line, and the drain electrode, and the low reflective layer is formed on the oxide semiconductor layer.
  • a first interlayer insulating layer covering the source electrode, the source bus line, and the drain electrode, and the low reflective layer is formed on the oxide semiconductor layer. This is a layer formed by forming an electrode, the source bus line, and the drain electrode, forming the first interlayer insulating layer covering them, and then performing an annealing process at a temperature of 200 ° C. or higher and 400 ° C. or lower.
  • the semiconductor device further includes a backlight provided on the back side of the substrate.
  • the first metal element is titanium
  • the oxide semiconductor layer includes an In—Ga—Zn—O-based semiconductor
  • the second metal element is indium
  • a liquid crystal display device of the present invention is a liquid crystal display device comprising any of the semiconductor devices described above, and a counter substrate held so as to face the substrate, and the substrate and the counter substrate between A liquid crystal layer provided; and a seal portion that is formed of a sealing material including a photocurable resin and surrounds the liquid crystal layer.
  • the liquid crystal display device includes: a display area having a plurality of pixels; A frame region located at a peripheral edge, the thin film transistor is disposed in the display region, and the seal portion is disposed in the frame region. In the frame region, the substrate includes the seal portion and the display.
  • a light absorption layer that absorbs light for curing the sealing material is formed between the regions, and a light shielding layer is formed between the seal portion and the display region on the counter substrate.
  • said Absorbing layer is an oxide semiconductor layer formed of the same oxide semiconductor film and the oxide semiconductor layer of the thin film transistor.
  • a liquid crystal display device of the present invention is a liquid crystal display device comprising any of the semiconductor devices described above, and a counter substrate held so as to face the substrate, and the substrate and the counter substrate between A liquid crystal layer provided; and a seal portion that is formed of a sealing material including a photocurable resin and surrounds the liquid crystal layer.
  • the liquid crystal display device includes: a display area having a plurality of pixels; A frame region located at a peripheral edge, the thin film transistor is disposed in the display region, the seal portion is disposed in the frame region, and the substrate includes a part of the seal portion in the frame region.
  • a light reflecting layer that reflects light for curing the sealing material is formed so as to overlap with the substrate, and the counter substrate overlaps with a part of the seal portion and faces the light reflecting layer. So A layer is formed, and the light reflection layer is a metal layer formed of the same metal film as the source electrode. Between the metal layer and the substrate, the oxidation of the thin film transistor is performed from the substrate side.
  • a light absorption layer formed of the same oxide semiconductor film as the physical semiconductor layer and a layer that includes the first and second metal elements and has a lower reflectance with respect to the light than the metal layer are formed.
  • a part of the light absorption layer is located between the seal portion and the display area and is not covered with the metal layer.
  • the seal portion has a gap for injecting a liquid crystal material, is formed of a photocurable resin, and further includes a sealing portion for sealing the gap.
  • the absorption layer is also disposed between the sealing portion and the display area.
  • the seal part has a gap for injecting a liquid crystal material, further includes a seal part for sealing the gap, and the light reflecting layer includes the seal part. It arrange
  • the method for manufacturing a semiconductor device of the present invention includes (A) a step of forming a gate electrode on a substrate, (B) a step of forming a gate insulating layer so as to cover the gate electrode, and (C) the gate insulating layer. And (D) a source electrode, a source bus line connected to the source electrode, and the source electrode are electrically separated on the oxide semiconductor layer. Forming a drain electrode; (E) forming a first interlayer insulating layer so as to cover the source electrode, the source bus line, and the drain electrode; and (F) at a temperature of 200 ° C. to 400 ° C. An annealing treatment is performed, and the reflectivity for visible light is lower between the source electrode, the source bus line, the drain electrode, and the oxide semiconductor layer than the source electrode, respectively. Comprising a step of forming a low reflective layer.
  • the manufacturing method further includes a step of forming an etch stop that covers a portion to be a channel region of the oxide semiconductor layer between the step (C) and the step (D). To do.
  • the method for manufacturing a semiconductor device of the present invention includes (A) a step of forming a gate electrode on a substrate, (B) a step of forming a gate insulating layer so as to cover the gate electrode, and (C) the gate insulating layer.
  • An oxide semiconductor film and a metal film are deposited in this order on this layer, and the resulting laminated film is patterned to obtain an oxide semiconductor layer and a metal layer having the same pattern as the oxide semiconductor layer
  • D patterning the metal layer to form a source electrode, a source bus line connected to the source electrode, and a drain electrode electrically isolated from the source electrode from the metal layer.
  • An annealing treatment is performed at a degree to form a low-reflection layer having a lower reflectivity for visible light than the source electrode, between the source electrode, the source bus line, the drain electrode, and the oxide semiconductor layer. The process of including.
  • the metal film includes a titanium film
  • the oxide semiconductor layer includes an In—Ga—Zn—O based semiconductor.
  • the annealing treatment temperature is 350 ° C. or higher and 400 ° C. or lower.
  • the present invention in a semiconductor device including an oxide semiconductor TFT, since the incidence of visible light on the oxide semiconductor layer can be suppressed, the threshold shift of the oxide semiconductor TFT caused by the incidence of visible light can be suppressed. And reliability can be improved.
  • the semiconductor device can be manufactured without reducing productivity.
  • FIGS. 9A to 9H are process cross-sectional views for explaining an example of a method for manufacturing the semiconductor device 1001.
  • 9A to 9C are process cross-sectional views for explaining another example of the method for manufacturing the semiconductor device 1001.
  • 10A to 10C are cross-sectional views illustrating the structure of the source / gate connection portion of the semiconductor device 1001. It is sectional drawing of the semiconductor device 1002 of 2nd Embodiment by this invention.
  • FIGS. 9A to 9H are process cross-sectional views for explaining an example of a method for manufacturing the semiconductor device 1002.
  • FIGS. It is sectional drawing of the other semiconductor device 1003 of 2nd Embodiment by this invention.
  • 9A to 9C are cross-sectional views illustrating the structure of the source / gate connection portion of the semiconductor device 1003, respectively.
  • (A) And (b) is the top view and expanded sectional view of the liquid crystal display device 2001 of 3rd Embodiment, respectively. It is sectional drawing of the other liquid crystal display device 2002 of 3rd Embodiment.
  • (A) And (b) is the top view and expanded sectional view of the liquid crystal display device 2003 of 4th Embodiment, respectively. It is a graph which shows the change of the characteristic by irradiation of UV light of the conventional oxide semiconductor TFT.
  • (A) And (b) is sectional drawing which each illustrates the structure of the conventional oxide semiconductor TFT.
  • FIG. 14A is a cross-sectional view illustrating a semiconductor device 3001 including a conventional oxide semiconductor TFT having a bottom gate structure.
  • the TFT structure shown in the figure is disclosed in, for example, Patent Document 2.
  • the semiconductor device 3001 includes a substrate 42, a gate electrode 44 formed on the substrate 42, a gate insulating film 46 covering the gate electrode 44, an oxide semiconductor layer 48 formed on the gate insulating film 46, A source electrode 50 and a drain electrode 52 are provided.
  • the oxide semiconductor layer 48 includes a channel region 48c and a source contact region 48s and a drain contact region 48d disposed on both sides of the channel region 48c.
  • the channel region 48 c overlaps the gate electrode 44 with the gate insulating film 46 interposed therebetween.
  • the source contact region 48 s is in contact with the source electrode 50, and the drain contact region 48 d is in contact with the drain electrode 52.
  • a backlight is provided on the back surface (surface opposite to the surface on which the TFT is formed) of the substrate 42.
  • light 60 a that travels in the normal direction D of the substrate 42 toward the oxide semiconductor layer 48 among the light emitted from the backlight (backlight light) is reflected by the gate electrode 44, and the oxide It does not enter the semiconductor layer 48.
  • part of the backlight light 60b that is not reflected by the gate electrode 44 and is incident on the semiconductor device 3001 is a source electrode (or source bus line) 50, a drain electrode (or drain wiring) 52, and a gate electrode.
  • (Or gate wiring) 44 may be repeatedly reflected on a metal surface such as 44 and may enter the channel region 48c.
  • light that is repeatedly reflected (multiple reflected) inside the semiconductor device, such as the light 60b is referred to as “stray light”.
  • backlight light is described as an example here, but the same applies to the case where external light enters the semiconductor device 3001 from the substrate 42 side.
  • the oxide semiconductor TFT 3002 disclosed in Patent Document 1 As illustrated in FIG. 14B, between the oxide semiconductor layer 48 and the source electrode 50 and between the oxide semiconductor layer 48 and the drain electrode 52.
  • metal oxide layers 54 and 56 for improving contactability are formed. However, it is not configured to reduce the incidence of light on the channel region 48c.
  • the reflectance with respect to visible light of the metal oxide layers 54 and 56 is estimated to be about 20%, for example. For this reason, even if the metal oxide layers 54 and 56 are provided, it is difficult to sufficiently suppress the multiple reflection of stray light. Further, in the semiconductor device 3002, since part of the channel region 48c does not overlap with the gate electrode 44, there is a possibility that the backlight light is directly incident on the channel region 48c.
  • Patent Document 2 proposes to arrange a light shielding layer on the observer side of the oxide semiconductor TFT, that is, above the source and drain electrodes. Therefore, the light incident on the semiconductor device from the viewer side can be prevented from entering the oxide semiconductor layer by the light shielding layer.
  • the light shielding layer is disposed above the source and drain electrodes, light that has entered the semiconductor device through the region of the back substrate where the gate electrode is not formed (light 60b in FIG. 14A). Cannot be repeatedly reflected and incident on the oxide semiconductor layer.
  • the present inventor forms a low reflectivity layer with low reflectivity for visible light between the source electrode, drain electrode and source bus line of the oxide semiconductor TFT and the oxide semiconductor layer, It has been found that stray light as described above can be reduced. In addition, by using a layer formed by a redox reaction between the metal contained in the source and drain electrodes and the oxide semiconductor as the low reflectance layer, the contact property is maintained and the manufacturing process is complicated. Thus, the inventors have found that the TFT characteristics can be reduced by stray light, leading to the present invention.
  • the semiconductor device of this embodiment includes a thin film transistor (oxide semiconductor TFT) having an active layer made of an oxide semiconductor.
  • the semiconductor device of this embodiment should just be provided with the oxide semiconductor TFT, and includes an active matrix substrate, various display apparatuses, an electronic device, etc. widely.
  • TFT substrate including an oxide semiconductor TFT as a switching element
  • the TFT substrate of this embodiment can be suitably used for a liquid crystal display device.
  • 1A and 1B are a cross-sectional view and a plan view of a semiconductor device 1001 of this embodiment.
  • the semiconductor device (TFT substrate) 1001 of this embodiment has a display area 100 including a plurality of pixel portions 101 and a terminal arrangement area (not shown) formed in an area other than the display area.
  • Each pixel portion 101 is provided with a source bus line 13s extending along the pixel column direction, a gate bus line 3g extending along the pixel row direction, and an oxide semiconductor TFT 103.
  • the gate bus line 3g includes a gate electrode 3a.
  • the oxide semiconductor TFT 103 is disposed in the vicinity of a point where the source bus line 13s and the gate bus line 3g intersect.
  • the semiconductor device 1001 may further include a CS capacitor.
  • Each source bus line 13 s extends to the end of the display region 100, and is electrically connected to a wiring (referred to as “gate connection wiring”) 3 c formed of the same film as the gate electrode in the source / gate connection 107. Is done.
  • the gate connection wiring 3c further extends to the terminal arrangement region, and is connected to an external wiring at a terminal portion (source terminal) (not shown).
  • the gate bus line 3g also extends to the terminal arrangement region and is connected to the external wiring at the terminal portion (gate terminal).
  • the oxide semiconductor layer 7 of the oxide semiconductor TFT 103 is connected to the source electrode 13as and the drain electrode 13ad, respectively.
  • the source electrode 13as is connected to the corresponding source bus line 13s.
  • the drain electrode 13ad is connected to the pixel electrode 19.
  • a region (channel region) 7c in which a channel is formed in the oxide semiconductor layer 7 is disposed so as to overlap with the gate electrode 3a.
  • the oxide semiconductor layer 7 overlaps at least part of the source electrode 13as, at least part of the drain electrode 13ad, and at least part of the source bus line 13s.
  • the oxide semiconductor layer 7 has a pattern that overlaps the entire pattern of the source electrode 13as, the source bus line 13s, and the drain electrode 13ad.
  • the oxide semiconductor layer 7 may be separated into a plurality of patterns including a pattern positioned under the source electrode 13as and the drain electrode 13ad and a pattern positioned under the source bus line 13s.
  • FIG. 1B shows a cross section taken along the line I-I ′ of the oxide semiconductor TFT 103 of the semiconductor device 1001.
  • the oxide semiconductor TFT 103 includes a gate electrode 3 a provided on the substrate 1, a gate insulating layer 5 covering the gate electrode 3 a, and an oxide semiconductor layer 7 formed on the gate insulating layer 5.
  • the oxide semiconductor layer 7 in this embodiment is, for example, an In—Ga—Zn—O-based semiconductor (IGZO) layer.
  • the oxide semiconductor layer 7 includes a channel region 7c and a source contact region 7s and a drain contact region 7d that are disposed on both sides of the channel region 7c.
  • the channel region 7c overlaps the gate electrode 3a with the gate insulating layer 5 interposed therebetween.
  • a low reflective layer 4s is formed between the source contact region 7s and the source electrode 13as, and the source electrode 13as is electrically connected to the source contact region 7s through the low reflective layer 4s.
  • the low reflection layer 4s is also formed between the oxide semiconductor layer 7 and the source bus line 13s.
  • a drain electrode 13ad is provided on the drain contact region 7d of the oxide semiconductor layer 7.
  • a low reflective layer 4d is formed between the drain contact region 7d and the drain electrode 13ad, and the drain electrode 13ad is electrically connected to the drain contact region 7d through the low reflective layer 4d.
  • the “low reflection layers 4 s and 4 d” include the metal element (for example, titanium) included in the source bus line 13 s, the source electrode 13 as and the drain electrode 13 ad and the metal element (for example, titanium) (for example, Indium) and a layer having a lower reflectivity for visible light than the source bus line 13s, the source electrode 13as, and the drain electrode 13ad.
  • the low reflection layers 4s and 4d in the present embodiment are formed by, for example, an oxidation-reduction reaction between a metal element included in the source bus line 13s, the source electrode 13as, and the drain electrode 13ad and the oxide semiconductor of the oxide semiconductor layer 7. It is a reaction layer.
  • the oxide semiconductor TFT 103 is covered with an interlayer insulating layer 20 formed on the source electrode 13as, the source bus line 13s, and the drain electrode 13ad.
  • the structure and material of the interlayer insulating layer 20 are not particularly limited.
  • the interlayer insulating layer 20 in the present embodiment includes a first interlayer insulating layer (passivation film) 20A and a second interlayer insulating layer 20B formed on the first interlayer insulating layer 20A.
  • the pixel electrode 19 is disposed on the second interlayer insulating layer 20B.
  • the pixel electrode 19 is in contact with the drain electrode 13ad in a contact hole formed in the first and second interlayer insulating layers 20A and 20B.
  • the width G in the channel length direction of the gate electrode 3a is the distance in the channel length direction (apparently) between the end of the source electrode 13as on the channel region 7c side and the end of the drain electrode 13ad on the channel region 7c side.
  • the gate electrode 3a is disposed so as to overlap the entire channel region 7c, a part of the source contact region 7s, and a part of the drain contact region 7d when viewed from the back side of the substrate 1. No area is provided. With such a configuration, it is possible to effectively suppress the backlight light transmitted through the substrate 1 from directly entering the channel region 7 c of the oxide semiconductor layer 7.
  • the semiconductor device 1001 of this embodiment has the following advantages because the low reflection layers 4s and 4d are provided on the substrate side of the source bus line 13s, the source electrode 13as and the drain electrode 13d.
  • a part of the light 29 such as backlight or sunlight incident on the inside of the semiconductor device 1001 is formed between the low reflection layers 4s and 4d and the gate electrode 3a or the gate bus line 3g. Multiple reflections between them. Since the reflectivity of the low reflection layers 4s and 4d is smaller than the reflectivity of the metal layer such as the source electrode 13as, the intensity of the light 29 is reduced while multiple reflection is performed. Therefore, the amount of light incident on the channel region 7c due to multiple reflection can be suppressed to be smaller than in the prior art.
  • deterioration of the oxide semiconductor TFT 103 due to light can be suppressed, and reliability can be improved.
  • the low reflection layer 4s extends from the end of the source electrode 13as on the channel region side c by the distance Ds to cover a part of the channel region 7c.
  • the low reflective layer 4d preferably extends from the end of the drain electrode 13ad on the channel region 7c side to the source electrode 13as side by a distance Dd and covers a part of the channel region 7c.
  • the sum of the distances Ds and Dd is set to be smaller than the channel length L.
  • the distance Ds in the channel length direction between the end of the low reflection layer 4s and the end of the source electrode 13as is preferably 0.1 ⁇ m or more and 1.0 ⁇ m or less, for example.
  • the distance Dd in the channel length direction between the end of the low reflective layer 4d and the end of the drain electrode 13ad is preferably 0.1 ⁇ m or more and 1.0 ⁇ m or less, for example. If the distances Ds and Dd are 0.1 ⁇ m or more, the reflection of light on the side surface of the source electrode 13as and the drain electrode 13ad on the channel region 7c side can be more reliably reduced.
  • the channel length (that is, the distance in the channel direction between the end of the reflective layer 4s on the channel region 7c side and the end of the reflective layer 4d on the channel region 7c side) cannot be secured. There is a fear.
  • the low reflective layer 4s is preferably formed so as to be in contact with the entire lower surface of the source electrode 13as. Thereby, since the reflection of the light 29 by the lower surface of the source electrode 13as can be suppressed, a more remarkable effect can be obtained.
  • the low reflective layer 4d is preferably formed so as to be in contact with the entire lower surface of the drain electrode 13ad.
  • the low reflection layer 4s is preferably formed so as to be in contact with at least a portion of the lower surface of the source bus line 13s located in the vicinity of the gate electrode 3a and the gate connection wiring 3c. Reflection can be suppressed more effectively. In order to suppress more effectively, the low reflection layer 4s is formed so as to be in contact with the entire lower surface of the source bus line 13s.
  • a metal film to be the source bus line 13s, the source electrode 13as, and the drain electrode 13ad is formed on the oxide semiconductor layer 7, and an annealing process is performed. Low reflection layers 4s and 4d are formed between the metal film 7 and the metal film.
  • titanium is used as the material (metal material) of the source bus line 13s, the source electrode 13as, and the drain electrode 13ad
  • IGZO is used as the oxide semiconductor
  • the annealing temperature is set to 350 ° C.
  • the reflective layers 4s and 4d are formed. The composition will be explained.
  • FIG. 2 shows the result of analyzing the bonding state of titanium and indium in the low reflection layers 4s and 4d by Auger electron spectroscopy.
  • the horizontal axis in FIG. 2 represents the depth from the upper surface of the source bus line (titanium layer) 13s, and the vertical axis represents the detected intensity.
  • the low reflection layers 4s and 4d titanium was in an oxide bonding state and indium was in a metallic bonding state. This is because the low reflection layers 4s and 4d are formed by a redox reaction between titanium as a wiring material and IGZO as an oxide semiconductor, and simultaneous oxidation of titanium and reduction of indium. Indicates that it is a layer.
  • the composition of the reaction layer generated by this reaction is, for example, Ti 39%, In 7%, Ga 6%, Zn 1%, O 47%.
  • the reflectance of the obtained low-reflection layer with respect to visible light was examined, for example, 16%, which is approximately 1 ⁇ 2 of the reflectance of the Ti layer with respect to visible light (30%).
  • the reflectance of the low reflection layer and the Ti layer with respect to visible light can be measured using, for example, a spectrocolorimeter.
  • the reflectance of the lower surface of the low reflection layer or the Ti layer from the oxide semiconductor layer side was measured in a mode including regular reflection (SCI mode) using a Minolta spectrocolorimeter CM-2002.
  • the IGZO layer and the source and drain electrodes are stacked and annealed at 350 ° C., for example, to form a metal oxide layer between the IGZO layer and the source and drain electrodes.
  • this metal oxide layer is different from the low reflection layer of this embodiment in that it is formed while an oxidation reaction with oxygen in the annealing atmosphere is also generated.
  • the width of the gate electrode in the channel length direction is smaller than the channel length of the channel region, and backlight light transmitted through the substrate may directly enter the oxide semiconductor layer.
  • the source contact region of the oxide semiconductor layer and A metal oxide layer is formed in the drain contact region. Therefore, in this configuration, it is difficult to suppress reflection of light on the lower surface of the source bus line in a region other than the TFT formation region.
  • 3A to 3H are process cross-sectional views for explaining a method of forming the oxide semiconductor TFT 103 on the substrate 1, respectively.
  • a gate electrode (thickness: for example, a Ti / Al / Ti laminated film 330 nm) 3a and a gate bus line (not shown) are formed on a substrate 1.
  • a transparent insulating substrate such as a glass substrate can be used.
  • the gate bus line and the gate electrode 3a can be formed by forming a gate wiring film on the substrate 1 by sputtering and then patterning the gate wiring film by photolithography.
  • a laminated film having a three-layer structure including a titanium film, an aluminum film, and a titanium film in this order from the substrate 1 side is used as the gate wiring film.
  • the gate wiring film for example, a single layer film such as titanium, molybdenum, tantalum, tungsten, or copper, a laminated film including them, an alloy film, or the like may be used.
  • a gate insulating layer 5 is formed so as to cover the gate bus line and the gate electrode 3a.
  • the gate insulating layer 5 can be formed by forming an insulating film by a CVD method and performing patterning by a photolithography method.
  • the insulating film may be a silicon oxide film, a silicon nitride film, or a silicon oxynitride film, or may be a laminated film made of these films.
  • a stacked film (thickness: 375 nm) having a silicon nitride film and a silicon oxide film in this order from the substrate 1 side is used.
  • the upper surface of the gate insulating layer 5 be made of silicon oxide because oxygen can be supplemented from silicon oxide even when oxygen vacancies occur in the oxide semiconductor layer formed thereon.
  • an oxide semiconductor layer 7 is formed on the gate insulating layer 5.
  • an IGZO film having a thickness of 10 nm or more and 300 nm or less is formed on the gate insulating layer 5 by sputtering, for example.
  • the IGZO film is patterned by photolithography to obtain the oxide semiconductor layer 7.
  • the pattern of the oxide semiconductor layer 7 is located on the gate electrode 3a and includes a portion to be a channel region and a portion disposed under the source bus line, the source electrode, and the drain electrode.
  • the oxide semiconductor layer 7 preferably has a pattern in which the entire pattern of a source bus line, a source electrode, and a drain electrode to be formed later is disposed thereon.
  • an In—Ga—Zn—O-based semiconductor layer containing In (indium), Ga (gallium), and Zn (zinc) at a ratio of 1: 1: 1 is formed.
  • the ratio of In, G, and Zn can be selected as appropriate.
  • the oxide semiconductor layer 7 may be formed using another oxide semiconductor film instead of the IGZO film.
  • Zn—O based semiconductor (ZnO) film, In—Zn—O based semiconductor (IZO) film, Zn—Ti—O based semiconductor (ZTO) film, Cd—Ge—O based semiconductor film, Cd—Pb—O based film A semiconductor film or the like may be used.
  • An amorphous oxide semiconductor film is preferably used as the oxide semiconductor film. This is because it can be manufactured at a low temperature and high mobility can be realized.
  • a source bus line (not shown), a source electrode 13as and a drain electrode 13ad (for example, a titanium single layer film having a thickness of 30 nm to 150 nm).
  • the source bus line, the source electrode 13as and the drain electrode 13ad are disposed on the upper surface of the oxide semiconductor layer 7.
  • a region 7 c to be a channel region is not covered with these wirings but exposed.
  • the source bus line, the source electrode 13as, and the drain electrode 13ad can be formed by depositing a metal film by, for example, a sputtering method and patterning the metal film by photolithography.
  • a titanium (Ti) film is used as the metal film.
  • a laminated film having a titanium film as a lower layer and a film made of aluminum, molybdenum, tantalum, tungsten, copper, or an alloy thereof may be used as the metal film.
  • the thickness of the lower layer titanium film is, for example, 30 nm or more and 150 nm or less. If the titanium film has a thickness of 30 nm or more, a low-reflection layer having a predetermined thickness can be formed in a later process, and titanium that has not reacted with the oxide semiconductor layer can be left as a source bus line.
  • the layer (lowermost layer) in contact with the upper surface of the oxide semiconductor layer 7 in the laminated film is preferably a titanium film.
  • a low reflective layer with a lower reflectance is obtained. Note that even if an aluminum film, a molybdenum film, or the like is used instead of the titanium film, the effect of suppressing the reflectance can be obtained.
  • a first interlayer insulating layer (passivation film) 20A is formed on the source bus line, the source electrode 13as, and the drain electrode 13ad.
  • a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or a stacked film thereof is formed by a CVD method.
  • the thickness of the first interlayer insulating layer 20A is preferably 100 nm or more and 500 nm or less.
  • the low reflection layer 4s is formed between the source bus line 13s, the source electrode 13as, and the oxide semiconductor layer 7, and the drain electrode 13ad and the oxide semiconductor layer 7 are formed.
  • a low reflective layer 4d is formed therebetween.
  • an opening 14A exposing a part of the surface of the drain electrode 13ad is provided in the first interlayer insulating layer 20A.
  • the metal (titanium) contained in the source bus line 13s, the source electrode 13as, and the drain electrode 13ad diffuses from the interface with the oxide semiconductor layer 7 to the oxide semiconductor layer 7 side.
  • an oxidation-reduction reaction occurs between the diffused titanium and the IGZO of the oxide semiconductor layer 7, and at the same time as titanium is oxidized, indium in the IGZO is reduced to metal indium.
  • the reaction layers generated by this reaction become the low reflection layers 4s and 4d.
  • the low reflection layers 4s and 4d contain metallic indium reduced by the reaction with the wiring material in the annealing process.
  • the reflectance of the light incident from the transparent IGZO side by the low reflection layers 4s and 4d is determined by the refractive index n and the extinction coefficient ⁇ of the low reflection layers 4s and 4d. If an attempt is made to suppress reflection by a metal film such as the source electrode 13as by arranging the low reflection layers 4s and 4d, for example, the extinction coefficient ⁇ of the low reflection layers 4s and 4d is set to be larger than ⁇ ( ⁇ 0) of IGZO. It may be larger and smaller than ⁇ (titanium: 2 to 3) of metal (wiring material). As described above, when the low reflective layers 4s and 4d contain metallic indium, the ⁇ can be made larger than 0 and smaller than the metallic ⁇ , so that an antireflection effect is exhibited.
  • the annealing temperature is more preferably 300 ° C. or higher and 400 ° C. or lower. More preferably, it is 350 degreeC or more and 400 degrees C or less. This is because the higher the annealing temperature, the more the reflectance can be reduced.
  • the reflectance of the reaction layer obtained by annealing at 280 ° C. for 1 hour was 25%, but the reaction layer obtained by annealing at 350 ° C. for 1 hour The reflectance was 16%, which was found to be significantly lower than the reflectance before annealing (30%).
  • the effect of preventing reflection is poor.
  • annealing since annealing is performed while being covered with a passivation film, it is possible to prevent the metal bondability of indium from reacting with oxygen in the annealing atmosphere and returning to the covalent bondability. Therefore, since the low reflection layers 4s and 4d formed by the method of this embodiment contain indium metal, they have ⁇ that is larger than ⁇ of IGZO ( ⁇ 0) and smaller than that of metal of the wiring material. In addition, a higher antireflection effect can be exhibited.
  • the end of the low reflective layer 4s on the channel region 7c side extends by a distance Ds from the end of the source electrode 13as on the channel region 7c side toward the drain electrode 13ad.
  • the end of the low reflective layer 4d on the channel region 7c side extends by a distance Dd from the end of the drain electrode 13ad on the channel region 7c side toward the source electrode 13as.
  • the distances Ds and Dd are preferably 0.1 ⁇ m or more and 1.0 ⁇ m or less.
  • the distances Ds and Dd can be controlled by adjusting the annealing conditions (annealing temperature and time).
  • a second interlayer insulating layer 20B (thickness: 2 ⁇ m, for example) is formed on the first interlayer insulating layer 20A using, for example, a positive photosensitive resin film.
  • the second interlayer insulating layer 20B is preferably a layer made of an organic material.
  • an opening 14B exposing a part of the surface of the drain electrode 13ad is provided in the second interlayer insulating layer 20B.
  • the pixel electrode 19 is formed.
  • a conductive film is deposited on the second interlayer insulating layer 20B and in the opening 14B, for example, by sputtering.
  • a transparent conductive film such as an ITO (indium tin oxide) film (thickness: 50 to 200 nm), an IZO film, or a ZnO film (zinc oxide film) may be used.
  • the pixel electrode 19 is obtained by patterning the conductive film by photolithography. The pixel electrode 19 is disposed so as to be electrically connected to the drain electrode 13ad in the opening 14B. In this way, the semiconductor device 1001 including the oxide semiconductor TFT 103 is manufactured.
  • the formation method of the oxide semiconductor TFT 103 in this embodiment is not limited to the above method.
  • an oxide semiconductor film for example, an IGZO film
  • a metal film to be a source bus line, a source electrode, and a drain electrode can be patterned at the same time.
  • a gate bus line, a gate electrode 3a, and a gate insulating layer 5 are formed on a substrate 1 by the same method as described above with reference to FIGS. 3 (a) and 3 (b).
  • the metal film 13 ′ may be a titanium film or a laminated film having a film made of molybdenum, tantalum, tungsten, copper, or an alloy thereof on the titanium film.
  • the oxide semiconductor film 7 'and the metal film 13' are simultaneously patterned by photolithography. As a result, a laminated film including the oxide semiconductor layer 7 and the metal layer 13 is obtained.
  • a portion of the metal layer 13 located on the channel region 7c of the oxide semiconductor layer 7 is removed by a photolithography method using a half exposure technique.
  • the channel region 7c is exposed and the metal layer 13 is separated into a source bus line (not shown), a source electrode 13as and a drain electrode 13ad.
  • an oxide semiconductor TFT 103 is obtained by a method similar to the method described above with reference to FIGS. 3 (e) to 3 (h).
  • FIGS. 5A to 5C are cross-sectional views illustrating the structure of the connecting portion 107, and show a cross section taken along the line II-II 'shown in FIG.
  • the gate connection wiring 3c formed of the same conductive film as the gate electrode 3a is formed in the oxide semiconductor layer 7 and the low reflection layer 4s in the contact hole provided in the gate insulating layer 5. To the source bus line 13s.
  • the oxide semiconductor layer 7 is disposed on the entire lower surface of the source bus line 13s, as shown in FIG. 5A, an oxide is provided between the source bus line 13s and the gate connection wiring 3c.
  • the semiconductor layer 7 and the low reflection layer 4s are interposed.
  • connection resistance increases when the connection portion 107 as shown in FIG. For this reason, it is necessary to design in consideration of connection resistance.
  • the size of the connection portion 107 may increase due to restrictions such as a minimum processing size.
  • the connecting portion having the structure as shown in FIG. 107 is preferably used.
  • FIG. 5B shows an example of a structure for connecting the source bus line 13s and the gate connection wiring 3c using a conductive layer 19c made of a pixel electrode material (ITO, IZO, etc.).
  • the conductive layer 19c is formed by patterning the same transparent conductive film as the pixel electrode. According to this structure, since the low-resistance pixel electrode material is used, the connection resistance can be reduced as compared with the structure shown in FIG.
  • the step generated in the connection portion 108 becomes larger than the conventional one by the thickness of the oxide semiconductor layer. For this reason, it is difficult to sufficiently cover the step (contact hole depth) generated in the connection portion 108 by the conductive layer 19c formed by the sputtering method.
  • the connection portion 107 is designed so that the end portion of the source bus line 13 s and the end portion of the oxide semiconductor layer 7 are aligned when viewed from the normal direction of the substrate 1, the overlap of photolithography is performed.
  • a hang shape is formed in which the end portion of the oxide semiconductor layer 107 enters inside from the end portion of the source bus line 13s.
  • the conductive layer 19 c may be disconnected at the side wall of the contact hole of the connection portion 107. Therefore, it is preferable that the end portion of the source bus line 13 s in the connection portion 108 is designed to be located on the upper surface of the oxide semiconductor layer 7 when viewed from the normal direction of the substrate 1. Thereby, a contact hole having a tapered shape is formed, so that a necessary process margin can be ensured and connection failure due to disconnection of the conductive layer 19c can be suppressed.
  • Part 109b the area required for the connection portions 109a and 109b is increased, the source bus line 13s and the gate connection wiring 3c can be more reliably connected without increasing the connection resistance.
  • an etch stop 9 for protecting the channel region 7 c is provided on the oxide semiconductor layer 7.
  • FIG. 6 is a cross-sectional view of the oxide semiconductor TFT 203 in the semiconductor device 1002 of this embodiment.
  • the same components as those in FIG. Note that a plan view of the semiconductor device 1002 is the same as the plan view shown in FIG.
  • an etch stop 9 is formed so as to be in contact with the portion of the upper surface of the oxide semiconductor layer 7 that becomes the channel region 7 c.
  • the etch stop 9 may be formed so as to be in contact with at least the channel region 7c on the upper surface of the oxide semiconductor layer 7.
  • the source and drain electrodes 13as and 13ad are disposed on the etch stop 9 and the oxide semiconductor layer 7. At least a part of a source bus line (not shown) is also disposed on the oxide semiconductor layer 7. Low reflection layers 4s and 4d are formed between the oxide semiconductor layer 7 and the source bus line, source electrode 13as and drain electrode 13ad.
  • the regions other than the regions in contact with the etch stop 9 on the lower surfaces of the source bus line, the source electrode 13as and the drain electrode 13ad are in contact with the low reflection layers 4s and 4d.
  • the composition of the low reflection layers 4s and 4d may be the same as the composition described above with reference to FIG.
  • the light incident on the semiconductor device 1002 is emitted from the source bus line, as in the previous embodiment. It is possible to suppress the reflection on the surfaces of the source electrode 13as, the drain electrode 13ad, the gate bus line, and the gate electrode 3a and entering the channel region 7c of the oxide semiconductor layer 7. Moreover, since the channel region 7c is shielded by the gate electrode 3a when viewed from the back surface of the substrate 1, it is possible to prevent light from the back surface side of the substrate 1 from directly entering the channel region 7c.
  • the end portion E1 on the channel region 7c side of the low reflection layer 4s is more than the end portion E2 on the channel region 7c side of the source electrode 13as in contact with the oxide semiconductor layer 7. It is preferably located on the drain electrode 14ad side. That is, it is preferable that a part of the low reflection layer 4 is disposed below the etch stop 9. Similarly, the end portion E3 on the channel region 7c side of the low reflective layer 4d is located closer to the source electrode 13as than the end portion E4 on the channel region 7c side of the drain electrode 13ad in contact with the oxide semiconductor layer 7. Preferably it is.
  • the distance Ds between the end E1 and the end E2 in the channel length direction is, for example, not less than 0.1 ⁇ m and not more than 1.0 ⁇ m.
  • the distance Dd between the end E3 and the end E4 in the channel length direction is, for example, not less than 0.1 ⁇ m and not more than 1.0 ⁇ m.
  • the etch stop 9 since at least the channel region 7c of the oxide semiconductor layer 7 is protected by the etch stop 9, process damage to the oxide semiconductor layer 7 is suppressed particularly in an etching process for separating the source electrode 13as and the drain electrode 13ad. Can do. Therefore, deterioration (lower resistance) of the oxide semiconductor layer 7 can be more effectively suppressed.
  • the etch stop 9 may be an insulating film, but an oxide film such as a SiO 2 film is preferably used.
  • an oxide film such as a SiO 2 film is preferably used.
  • the oxide film when oxygen vacancies are generated in the oxide semiconductor layer 7, the oxygen vacancies can be recovered by oxygen contained in the oxide film. It can reduce more effectively.
  • the structure of the source / gate connection portion in the semiconductor device 1002 of this embodiment may be the same as any of the structures described above with reference to FIGS.
  • FIGS. 7A to 7H are process cross-sectional views for explaining a method of forming the oxide semiconductor TFT 203 on the substrate 1, respectively.
  • a gate bus line, a gate electrode 3a, a gate insulating layer 5, and an oxide semiconductor layer 7 are formed on a substrate 1 such as a glass substrate.
  • a substrate 1 such as a glass substrate.
  • an etch stop 9 is formed on the region that becomes the channel region of the oxide semiconductor layer 7.
  • the insulating film is patterned by a photolithography method to obtain an etch stop 9.
  • a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or a stacked film thereof can be used as the insulating film.
  • the thickness of the insulating film is, for example, 30 nm or more and 300 nm or less.
  • the etch stop 9 When the etch stop 9 is formed, it is possible to suppress the occurrence of etching damage to the oxide semiconductor layer 7 during an etching process for separating the source and drain electrodes that will be performed later. Therefore, it is possible to suppress deterioration of TFT characteristics due to etching damage. However, since the number of processes is increased as compared with the case where the etch stop 9 is not formed (FIG. 3), the productivity is lowered.
  • source and drain electrodes for example, a titanium single layer film having a thickness of 30 nm to 150 nm
  • 13as and 13ad are formed on the etch stop 9 and the oxide semiconductor layer 7.
  • a source bus line (not shown) is formed on the oxide semiconductor layer 7.
  • a first interlayer insulating layer (thickness: 100 nm to 500 nm) 20A is formed as a passivation film on the source bus line, the source electrode 13as, and the drain electrode 13ad.
  • the source bus line, the source electrode 13as and the drain electrode 13ad are arranged so as to be in contact with the upper surface of the oxide semiconductor layer 7.
  • the method and material for forming the source bus line, source electrode 13as and drain electrode 13ad may be the same as the method and material described above with reference to FIG.
  • the formation method and material of the first interlayer insulating layer 20A may be the same as the method and material described above with reference to FIG.
  • annealing is performed for 2 hours in a temperature range of 200 to 400 ° C. in an air atmosphere.
  • the low reflection layer 4s is formed between the source electrode 13as and the oxide semiconductor layer 7, and the low reflection layer is formed between the drain electrode 13ad and the oxide semiconductor layer 7. 4d is formed.
  • an opening 14A exposing a part of the surface of the drain electrode 13ad is provided in the first interlayer insulating layer 20A.
  • a second interlayer insulating layer 20B for example, a positive photosensitive resin film
  • a pixel electrode 19 are formed. These materials and forming methods may be the same as the materials and methods described above with reference to FIGS. 3 (g) and 3 (h). In this way, the semiconductor device 1002 including the oxide semiconductor TFT 203 is manufactured.
  • the configuration of the semiconductor device of the present embodiment is not limited to the configuration shown in FIG.
  • the source electrode 13as may be connected to the oxide semiconductor layer 7 through the low reflective layer 4s in the opening formed in the etch stop 9. According to such a configuration, damage to the oxide semiconductor layer 7 due to an etching process for separating the source and drain electrodes can be further reduced.
  • the low reflection layer 4s is disposed only on a part of the lower surface of the source electrode 13as, the effect of suppressing stray light is smaller than that of the semiconductor device 1002 shown in FIG.
  • the drain electrode 13ad may also be connected to the oxide semiconductor layer 7 through the low reflective layer 4d in the opening formed in the etch stop 9.
  • FIGS. 9A to 9C are cross-sectional views illustrating the structure of the source / gate connection portion of the semiconductor device 1003.
  • the source bus line (source wiring) 13s and the gate connection wiring 3c are electrically connected via the low reflective layer 4s and the oxide semiconductor layer 7. You may connect.
  • the source wiring 13s and the gate connection wiring 3c may be connected via the conductive layer 19c. In this case, it is preferable that the etch stop 9 between the oxide semiconductor layer 7 and the source wiring 13s is removed in the connection portion.
  • the low reflection layer 4s is formed on the lower surface of the source wiring 13s, it is possible to suppress the multiple reflection of light between the source wiring 13s and the gate connection wiring 3c.
  • a first connection part for connecting the conductive layer 19c and the gate connection wiring 3c and a second connection part for connecting the conductive layer 19c and the source wiring 13s are formed. Also good.
  • the etch stop 9 between the oxide semiconductor layer 7 and the source wiring 13s is removed in the second connection portion.
  • the semiconductor device of this embodiment is a liquid crystal display device that includes an oxide semiconductor TFT and is manufactured using a dropping method as a liquid crystal injection method.
  • the liquid crystal display device includes a pair of substrates and a liquid crystal layer provided between the substrates.
  • a sealing material is applied to one substrate so as to surround a region to be a liquid crystal layer, and a liquid layer material is dropped inside thereof.
  • the two substrates are bonded to form a liquid crystal panel, and the entire portion of the liquid crystal panel surrounded by the sealing material is filled with the liquid crystal material.
  • the sealing material is cured by irradiating the sealing material with ultraviolet light (UV light).
  • UV light ultraviolet light
  • UV light used for curing the sealing material may be repeatedly reflected between the two substrates and may enter the channel region of the oxide semiconductor TFT.
  • UV light enters the channel region as described below, it becomes a factor that causes deterioration of TFT characteristics. For this reason, conventionally, there has been a problem that TFTs cannot be arranged in the vicinity of the sealing material, and the area of the region (frame region) other than the display region increases.
  • FIG. 13 is a graph showing voltage-current characteristics before and after the irradiation of UV light to the channel region of the oxide semiconductor TFT.
  • the oxide semiconductor TFT used for the evaluation of characteristics is, for example, an IGZO-TFT having a conventional TFT structure shown in FIG.
  • the oxide semiconductor TFT when the channel region of the oxide semiconductor TFT is irradiated with UV light, the rising voltage and the threshold voltage tend to shift to the negative side (low voltage side). Therefore, when the oxide semiconductor TFT is used as, for example, a pixel driving TFT, the holding characteristic of the potential written in the pixel electrode is deteriorated, which may cause display defects such as luminance unevenness and flicker.
  • an oxide is formed as a light absorption layer (UV absorption layer) between the region where the seal material is applied and the display region.
  • a semiconductor layer is formed. Since the oxide semiconductor layer absorbs UV light, the UV light can be prevented from being reflected multiple times and entering the display region.
  • the liquid crystal display device 2001 includes a liquid crystal layer 30, a back substrate 32 disposed on the back side of the liquid crystal layer 30, and a front substrate 34 disposed on the viewer side of the liquid crystal layer 30.
  • the liquid crystal display device 2001 includes a display area 36 including a plurality of pixels and a frame area 37 surrounding the display area 36 when viewed from the normal direction of the substrate 32. In the frame region 37, a seal portion 38 for enclosing a liquid crystal material is formed.
  • the oxide semiconductor TFT 103 is provided on the back substrate 32 in the display area 36.
  • the oxide semiconductor TFT 103 has the configuration described above with reference to FIG. Instead, the configuration described above with reference to FIG. 6 may be provided. Further, a color filter (not shown) and a black matrix (light shielding layer) 35 are formed on the front substrate 34.
  • the oxide semiconductor layer 7e is formed on the back substrate 32.
  • the oxide semiconductor layer 7e is formed of the same semiconductor film (thickness: for example, 10 nm or more and 300 nm or less) as the active layer of the oxide semiconductor TFT 103.
  • the oxide semiconductor layer 7 e is preferably formed so as to surround the display region 36 between the seal portion 38 and the display region 36. Thereby, the quantity of the light which injects into the display area 36 from the peripheral part of a liquid crystal panel can be reduced more reliably.
  • the oxide semiconductor layer 7e only needs to be disposed on the display region 36 side of the seal portion 38, and may not completely surround the display region 36.
  • a black matrix 35 is formed on the front substrate 34.
  • the seal portion 38 is formed outside the black matrix 35 and the oxide semiconductor layer 7e.
  • the sealing material applied to one of the substrates is cured by UV irradiation light from the outside, and becomes a sealing portion 38. Accordingly, the entire peripheral edge of the liquid crystal panel is irradiated with, for example, UV light 39a from the front substrate 34 side. Part of the irradiated UV light 39b and 39c enters the liquid crystal panel, but is absorbed by the black matrix 35 or the oxide semiconductor layer 7e and does not enter the display region 36. Therefore, UV light can be prevented from entering the channel region of the oxide semiconductor TFT 103 due to multiple reflection inside the liquid crystal display device 2001. Further, since stray light due to multiple reflection of UV light is reduced, the distance between the oxide semiconductor TFT 103 and the seal portion 38 can be reduced.
  • the area of the frame region 37 can be reduced (narrow frame). Furthermore, according to this embodiment, when forming the oxide semiconductor layer that becomes the active layer of the oxide semiconductor TFT 103, the oxide semiconductor layer 7e can be formed using the same semiconductor film. Therefore, it is possible to suppress the degradation of TFT characteristics due to light without increasing the number of manufacturing steps.
  • FIG. 11 is an enlarged cross-sectional view showing a part of the peripheral edge of another liquid crystal display device of the present embodiment.
  • the same components as those in FIG. 10 are denoted by the same reference numerals, and description thereof is omitted.
  • the seal portion 38 is arranged so that a part thereof overlaps the black matrix 35.
  • a film (laminated film) 41 in which the oxide semiconductor layer 7e, the low reflective layer 4e, and the metal layer 13e are laminated in this order is formed on the back substrate 34.
  • the laminated film 41 including the oxide semiconductor layer 7e, the low reflective layer 4e, and the metal layer 13e surrounds the display region 36 between the seal portion 38 and the display region 36. It is preferable to be formed as described above. In addition, these layers should just be arrange
  • the metal layer 13e in the present embodiment is disposed so as to face a portion of the black matrix 35 that overlaps the seal portion 38, and functions as a light reflection layer (UV reflection layer). Further, it is preferable that a part 33 of the oxide semiconductor layer 7e is not covered with the metal layer 13e. A portion 33 of the oxide semiconductor layer 7e that is not covered with the metal layer 13e functions as a light absorption layer (UV absorption layer).
  • the oxide semiconductor layer 7e is formed of the same semiconductor film as the active layer of the oxide semiconductor TFT 103.
  • the metal layer 13e is formed from the same metal film as the source and drain electrodes.
  • the low reflection layer 4e is a reaction layer formed by annealing between the metal layer 13e and the oxide semiconductor layer 7e, and is formed simultaneously with the low reflection layers 4s and 4d (FIG. 1) in the oxide semiconductor TFT 103. .
  • liquid crystal display device 2002 a part of the sealing material applied to one of the substrates is directly irradiated and cured by the UV light 39a that has passed through the front substrate 34 from the outside, and the other part of the sealing material is applied from the outside to the front substrate 34. Then, the light is cured by the light 39b reflected from the surface of the metal layer 13e.
  • the UV light portions 39b and 39c are incident on the inside of the liquid crystal panel, but are absorbed by the black matrix 35 or the oxide semiconductor layer 7e and are not incident on the display region 36. Accordingly, UV light can be prevented from entering the channel region of the oxide semiconductor TFT 103 due to multiple reflection inside the liquid crystal display device 2002.
  • a part of the seal portion 38 can be disposed so as to overlap the peripheral portion of the black matrix 35.
  • the distance between the oxide semiconductor TFT 103 and the seal portion 38 can be reduced. Therefore, the area of the frame region 37 can be reduced (narrow frame).
  • the laminated film 41 composed of the oxide semiconductor layer 7e, the low reflection layer 4e, and the metal layer 13e may be used as a protective wiring for electrostatic countermeasures or a signal line. Thereby, further narrowing of the frame can be realized.
  • the oxide semiconductor layer 7e, the low reflection layer 4e, and the metal layer 13e can be formed by the same process as the process of forming the oxide semiconductor TFT 103. Therefore, it is possible to suppress the degradation of TFT characteristics due to light without increasing the number of manufacturing steps.
  • a portion 33 of the oxide semiconductor layer 7e that is not covered with the metal layer 13e is caused to function as a UV absorbing layer. Therefore, stray light can be more effectively reduced.
  • the portion 33 that functions as a UV absorbing layer is preferably disposed closer to the display region 36 than the seal portion 38 and the metal layer 13e.
  • a UV absorption layer made of a single oxide semiconductor layer may be formed on the display region 36 side of the stacked film 41 separately from the stacked film 41.
  • the semiconductor device of this embodiment is a liquid crystal display device that includes an oxide semiconductor TFT and is manufactured using a vacuum method as a liquid crystal injection method.
  • a photo-curing sealing material is applied to one substrate so as to surround a region to be a liquid crystal layer. At this time, a gap for injecting liquid crystal later is provided.
  • the two substrates are bonded together, and the sealing material is cured by irradiation with UV light to obtain a pre-injection panel.
  • the pre-injection panel is placed in the vacuum container and evacuation is performed, and the inside of the pre-injection panel is evacuated.
  • the gap portion (injection port) of the sealing material is immersed in the liquid crystal material, and the inside of the vacuum container is brought into an atmospheric state. Thereby, the liquid crystal material is injected into the panel from the injection port.
  • the injection port is sealed with a photo-curing resin (sealing material) that is cured by UV light or visible light.
  • a conventional liquid crystal display device including an oxide semiconductor TFT In a conventional liquid crystal display device including an oxide semiconductor TFT, light such as UV light used for curing a sealing material or a sealing material for sealing an injection port of the liquid crystal material is repeatedly reflected inside the panel, and the oxide semiconductor TFT. May enter the channel region. When light is incident on the channel region, it causes a deterioration of TFT characteristics. For this reason, conventionally, there has been a problem in that the TFT cannot be arranged in the vicinity of the sealing material or the sealing material, and the area of the frame region increases.
  • a laminated film composed of an oxide semiconductor layer, a low reflection layer, and a metal layer and a black matrix are formed in a region to which a sealing material and a sealing material are applied.
  • FIGS. 12A and 12B are a plan view and an enlarged cross-sectional view showing a part of the peripheral portion of the liquid crystal display device of the present embodiment, respectively.
  • the same components as those in FIGS. 10 and 11 are denoted by the same reference numerals, and description thereof is omitted.
  • the liquid crystal display device 2003 has a display area 36 including a plurality of pixels and a frame area 37 surrounding the display area 36 when viewed from the normal direction of the substrate 32.
  • a seal portion 38 that surrounds the liquid crystal layer 30 and a seal portion 40 that seals the liquid crystal material injection port formed by the seal portion 38 are formed.
  • a laminated film 41 composed of the oxide semiconductor layer 7e, the low reflection layer 4e, and the metal layer 13e is formed in this order.
  • the seal portion 38 and the sealing portion 40 are arranged so that a part thereof overlaps with the black matrix 35 and the laminated film 41.
  • the laminated film 41 is preferably formed so as to surround the display region 36.
  • the metal layer 13e is disposed so as to face the portion of the black matrix 35 that overlaps the sealing portion 40, and functions as a light reflection layer.
  • part of the upper surface of the oxide semiconductor layer 7e is preferably not covered with the metal layer 13e. A portion of the upper surface of the oxide semiconductor layer 7e that is not covered with the metal layer 13e functions as a light absorption layer.
  • the oxide semiconductor layer 7e is formed of the same semiconductor film as the active layer of the oxide semiconductor TFT 103.
  • the metal layer 13e is formed from the same metal film as the source and drain electrodes.
  • the low reflection layer 4e is a reaction layer formed by annealing between the metal layer 13e and the oxide semiconductor layer 7e, and is formed simultaneously with the low reflection layers 4s and 4d (FIG. 1) in the oxide semiconductor TFT 103. .
  • a part of the sealing material and the sealing material is directly irradiated and cured by light (for example, UV light) 39a that has passed through the front substrate 34 from the outside, and the other part is the front substrate from outside. After passing through 34, it is cured by the light 39b reflected by the surface of the metal layer 13e.
  • light for example, UV light
  • part of light 39b and 39c for curing the sealing material or the sealing material is incident on the inside of the panel, but is absorbed by the black matrix 35 or the oxide semiconductor layer 7e, and is displayed in the display region 36. Not incident. Accordingly, UV light can be prevented from entering the channel region of the oxide semiconductor TFT 103 due to multiple reflection inside the liquid crystal display device 2003.
  • a part of the sealing portion 40 can be arranged so as to overlap with the peripheral portion of the black matrix 35.
  • the distance between the oxide semiconductor TFT 103 and the seal portion 38 and the sealing portion 40 can be reduced. Therefore, the area of the frame region 37 can be reduced (narrow frame).
  • the laminated film 41 composed of the oxide semiconductor layer 7e, the low reflection layer 4e, and the metal layer 13e may be used as a protective wiring for electrostatic countermeasures or a signal line. Thereby, further narrowing of the frame can be realized.
  • the oxide semiconductor layer 7e, the low reflection layer 4e, and the metal layer 13e can be formed by the same process as the process of forming the oxide semiconductor TFT 103. Therefore, it is possible to suppress the degradation of TFT characteristics due to light without increasing the number of manufacturing steps.
  • the exposed portion 33 functions as a light absorption layer, thereby further reducing stray light more effectively. it can.
  • the portion functioning as the light absorption layer is preferably disposed closer to the display region 36 than the sealing portion 40 and the metal layer 13e. Note that a light absorption layer including a single oxide semiconductor layer may be formed on the display region 36 side of the stacked film 41 separately from the stacked film.
  • the seal portion and the sealing portion are preferably disposed outside the oxide semiconductor layer and the black matrix which are light absorption layers.
  • the present invention relates to a circuit substrate such as an active matrix substrate, a liquid crystal display device, a display device such as an organic electroluminescence (EL) display device and an inorganic electroluminescence display device, an imaging device such as an image sensor device, an image input device, and a fingerprint.
  • a circuit substrate such as an active matrix substrate, a liquid crystal display device, a display device such as an organic electroluminescence (EL) display device and an inorganic electroluminescence display device, an imaging device such as an image sensor device, an image input device, and a fingerprint.
  • EL organic electroluminescence
  • the present invention can be widely applied to an apparatus including a thin film transistor such as an electronic apparatus such as a reading apparatus. In particular, it can be suitably applied to large liquid crystal display devices and the like.

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Abstract

　半導体装置（１００１）は、ゲート電極（３ａ）、ソースおよびドレイン電極（１３ａｓ、１３ａｄ）、酸化物半導体層（７）を有する薄膜トランジスタ（１０３）と、ソースバスライン（１３ｓ）とを備え、ソース電極、ソースバスラインおよびドレイン電極は第１の金属元素を含んでおり、酸化物半導体層は第２の金属元素を含んでおり、基板の法線方向から見たとき、ソース電極の少なくとも一部、ソースバスラインの少なくとも一部およびドレイン配線の少なくとも一部は、酸化物半導体層と重なっており、ソース電極と酸化物半導体層との間、ソースバスラインと酸化物半導体層との間、および、ドレイン配線と酸化物半導体層との間には、第１および第２の金属元素を含み、ソース電極よりも可視光に対する反射率の低い低反射層（４ｓ、４ｄ）が形成されている。

Description

半導体装置およびその製造方法
　本発明は、酸化物半導体を用いて形成された半導体装置およびその製造方法に関する。
　液晶表示装置等に用いられるアクティブマトリクス基板は、画素毎に薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）などのスイッチング素子を備えている。このようなスイッチング素子としては、従来から、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。
　近年、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成されるため、大面積が必要とされる装置にも適用できる。
　特許文献１および２には、酸化物半導体を用いたボトムゲート構造のＴＦＴが開示されている。特許文献１に開示されたＴＦＴでは、酸化物半導体層とソース・ドレイン電極との間のコンタクト性を高めるために、これらの間に金属酸化物層が形成されている。また、特許文献２には、スイッチング素子としてボトムゲート構造の酸化物半導体ＴＦＴを備える表示装置において、酸化物半導体ＴＦＴの観察者側に遮光層を設けることも提案されている（特許文献２の図６）。
特開２００８－２１９００８号公報 特開２０１０－１５６９６０号公報
　特許文献１および２に開示された従来の酸化物半導体ＴＦＴでは、酸化物半導体層の基板側にゲート電極が配置されている。このゲート電極が遮光層としても機能し、バックライト光が酸化物半導体層に入射することを抑制できる。また、特許文献２の酸化物半導体ＴＦＴでは、基板の上方からの光が酸化物半導体層に入射することを抑制できる。
　しかしながら、本発明者が検討したところ、特許文献１および２に開示された構造によって、酸化物半導体層に対する光（可視光）の入射を十分に抑制することは困難であることが分かった。このため、入射光に起因してＴＦＴ特性が低下するおそれがある。
　特許文献１および２に開示された従来の酸化物半導体ＴＦＴを備える半導体装置では、バックライト光のうちゲート電極によって反射されずに半導体装置内に入射した光の一部が、半導体装置内部で反射を繰り返す迷光となり、酸化物半導体層のチャネル部に入射する可能性がある。酸化物半導体層のチャネル部に光を照射した状態でゲート電極に電圧を印加すると、ゲートバイアスストレスによって、しきい値が大きくシフトする要因となる。特に、液晶ディスプレイなどの、バックライトを用いて画像表示を行うディスプレイに酸化物半導体ＴＦＴを用いると、バックライト光が酸化物半導体層に入射して酸化物半導体ＴＦＴのしきい値がシフトする結果、ディスプレイの動作不良を引き起こすおそれがある。また、携帯電話に搭載されている液晶ディスプレイに代表されるようなモバイル液晶ディスプレイでは、太陽光などの外光が酸化物半導体層に入射し、しきい値シフトを生じる可能性もある。
　しきい値シフトが生じる原因は、以下のように考えられる。酸化物半導体層として、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体（以下、「ＩＧＺＯ」と略する。）層を用いる場合、ＩＧＺＯは可視光に対して完全に透明ではなく、特に青色など短波長光を吸収して準位を形成する。また、酸化物半導体層とゲート絶縁膜との界面も可視光を吸収して準位を形成する。光照射によってこのような準位が形成されると、酸化物半導体ＴＦＴのしきい値が変動する。
　本発明は上記事情に鑑みてなされたものであり、その目的は、酸化物半導体層に対する可視光の入射を抑制してしきい値の変動を抑えることにより、信頼性の高い酸化物半導体ＴＦＴを提供することにある。
　本発明の半導体装置は、基板と、前記基板に支持された薄膜トランジスタとを備えた半導体装置であって、前記薄膜トランジスタは、チャネル領域と、前記チャネル領域の両側にそれぞれ位置するソースコンタクト領域およびドレインコンタクト領域とを有する酸化物半導体層と、前記基板と前記酸化物半導体層との間に、前記酸化物半導体層の少なくともチャネル領域と重なるように配置されたゲート電極と、前記ゲート電極と前記酸化物半導体層との間に形成されたゲート絶縁層と、前記ソースコンタクト領域と電気的に接続されたソース電極と、前記ドレインコンタクト領域と電気的に接続されたドレイン電極とを含み、前記ソース電極は、ソースバスラインと電気的に接続されており、前記ソース電極、前記ソースバスラインおよび前記ドレイン電極は第１の金属元素を含んでおり、前記酸化物半導体層は第２の金属元素を含んでおり、前記基板の法線方向から見たとき、前記ソース電極の少なくとも一部、前記ソースバスラインの少なくとも一部および前記ドレイン電極の少なくとも一部は、前記酸化物半導体層と重なっており、前記ソース電極と前記酸化物半導体層との間、前記ソースバスラインと前記酸化物半導体層との間、および、前記ドレイン電極と前記酸化物半導体層との間には、第１および第２の金属元素を含み、前記ソース電極よりも可視光に対する反射率の低い低反射層が形成されている。
　ある好ましい実施形態において、前記第２の金属元素はインジウムであり、前記低反射層は金属インジウムを含む。
　ある好ましい実施形態において、前記低反射層は、前記ソース電極、前記ソースバスラインおよび前記ドレイン電極と前記酸化物半導体層とが反応し、前記第１の金属元素の酸化と前記第２の金属元素の還元とが生じることによって形成された反応層である。
　ある好ましい実施形態において、前記ソース電極、前記ソースバスラインおよび前記ドレイン電極の下面全体は前記低反射層に接触している。
　ある好ましい実施形態において、前記基板の法線方向から見たとき、前記低反射層は、前記ソース電極の前記チャネル領域側の端部から前記ドレイン電極側に距離Ｄｓだけ延びて前記チャネル領域の一部を覆っており、かつ、前記ドレイン電極の前記チャネル領域側の端部から前記ソース電極側に距離Ｄｄだけ延びて前記チャネル領域の一部を覆っており、距離Ｄｓおよび距離Ｄｄの和はチャネル長よりも小さい。
　ある好ましい実施形態において、前記距離ＤｓおよびＤｄはいずれも０．１μｍ以上１．０μｍ以下である。
　ある好ましい実施形態において、上記半導体装置は、前記酸化物半導体層の少なくとも前記チャネル領域を覆うエッチストップをさらに備える。
　ある好ましい実施形態において、上記半導体装置は、前記ソース電極、前記ソースバスラインおよび前記ドレイン電極を覆う第１層間絶縁層をさらに備え、前記低反射層は、前記酸化物半導体層の上に前記ソース電極、前記ソースバスラインおよび前記ドレイン電極を形成し、これらを覆う前記第１層間絶縁層を形成した後、２００℃以上４００℃以下の温度でアニール処理を行うことによって形成された層である。
　ある好ましい実施形態において、上記半導体装置は、前記基板の背面側に設けられたバックライトをさらに備える。
　ある好ましい実施形態において、前記第１の金属元素はチタンであり、前記酸化物半導体層はＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含み、前記第２の金属元素はインジウムである。
　本発明の液晶表示装置は、上記のいずれかに記載の半導体装置を備える液晶表示装置であって、前記基板に対向するように保持された対向基板と、前記基板と前記対向基板との間に設けられた液晶層と、光硬化性樹脂を含むシール材で形成され、前記液晶層を包囲するシール部とを備え、前記液晶表示装置は、複数の画素を有する表示領域と、前記表示領域の周縁に位置する額縁領域とを有し、前記薄膜トランジスタは前記表示領域に配置され、前記シール部は前記額縁領域に配置されており、前記額縁領域において、前記基板には、前記シール部と前記表示領域との間に、前記シール材を硬化させるための光を吸収する光吸収層が形成されており、前記対向基板には、前記シール部と前記表示領域との間に遮光層が形成されており、前記光吸収層は、前記薄膜トランジスタの前記酸化物半導体層と同じ酸化物半導体膜から形成された酸化物半導体層である。
　本発明の液晶表示装置は、上記のいずれかに記載の半導体装置を備える液晶表示装置であって、前記基板に対向するように保持された対向基板と、前記基板と前記対向基板との間に設けられた液晶層と、光硬化性樹脂を含むシール材で形成され、前記液晶層を包囲するシール部とを備え、前記液晶表示装置は、複数の画素を有する表示領域と、前記表示領域の周縁に位置する額縁領域とを有し、前記薄膜トランジスタは前記表示領域に配置され、前記シール部は前記額縁領域に配置されており、前記額縁領域において、前記基板には、前記シール部の一部と重なるように、前記シール材を硬化させるための光を反射する光反射層が形成されており、前記対向基板には、前記シール部の一部と重なり、かつ、前記光反射層と対向するように遮光層が形成されており、前記光反射層は前記ソース電極と同じ金属膜から形成された金属層であり、前記金属層と前記基板との間には、前記基板側から、前記薄膜トランジスタの前記酸化物半導体層と同じ酸化物半導体膜から形成された光吸収層と、前記第１および第２の金属元素を含み、前記光に対する反射率が前記金属層よりも低い層とが形成されている。
　ある好ましい実施形態において、前記光吸収層の一部は、前記シール部と前記表示領域との間に位置し、かつ、前記金属層によって覆われていない。
　ある好ましい実施形態において、前記シール部は、液晶材料を注入するための隙間を有しており、光硬化性樹脂で形成され、前記隙間を封止するための封止部をさらに備え、前記光吸収層は、前記封止部と前記表示領域との間にも配置されている。
　ある好ましい実施形態において、前記シール部は、液晶材料を注入するための隙間を有しており、前記隙間を封止するための封止部をさらに備え、前記光反射層は、前記封止部の一部とも重なるように配置されている。
　本発明の半導体装置の製造方法は、（Ａ）基板上にゲート電極を形成する工程と、（Ｂ）前記ゲート電極を覆うようにゲート絶縁層を形成する工程と、（Ｃ）前記ゲート絶縁層の上に酸化物半導体層を形成する工程と、（Ｄ）前記酸化物半導体層の上に、ソース電極、前記ソース電極に接続されたソースバスライン、および前記ソース電極と電気的に分離されたドレイン電極を形成する工程と、（Ｅ）前記ソース電極、前記ソースバスラインおよび前記ドレイン電極を覆うように第１層間絶縁層を形成する工程と、（Ｆ）２００℃以上４００℃以下の温度でアニール処理を行って、前記ソース電極、前記ソースバスラインおよび前記ドレイン電極と前記酸化物半導体層との間に、それぞれ、前記ソース電極よりも可視光に対する反射率の低い低反射層を形成する工程とを包含する。
　ある好ましい実施形態において、上記製造方法は、前記工程（Ｃ）と前記工程（Ｄ）との間に、前記酸化物半導体層のうちチャネル領域となる部分を覆うエッチストップを形成する工程をさらに包含する。
　本発明の半導体装置の製造方法は、（Ａ）基板上にゲート電極を形成する工程と、（Ｂ）前記ゲート電極を覆うようにゲート絶縁層を形成する工程と、（Ｃ）前記ゲート絶縁層の上に酸化物半導体膜および金属膜をこの順で堆積し、得られた積層膜のパターニングを行うことにより、酸化物半導体層と、前記酸化物半導体層と同じパターンを有する金属層とを得る工程と、（Ｄ）前記金属層のパターニングを行なうことにより、前記金属層からソース電極、前記ソース電極に接続されたソースバスライン、および前記ソース電極と電気的に分離されたドレイン電極を形成する工程と、（Ｅ）前記ソース電極、前記ソースバスラインおよび前記ドレイン電極を覆うように第１層間絶縁層を形成する工程と、（Ｆ）２００℃以上４００℃以下の温度でアニール処理を行って、前記ソース電極、前記ソースバスラインおよび前記ドレイン電極と前記酸化物半導体層との間に、それぞれ、前記ソース電極よりも可視光に対する反射率の低い低反射層を形成する工程とを包含する。
　ある好ましい実施形態において、前記金属膜はチタン膜を含み、前記酸化物半導体層はＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む。
　ある好ましい実施形態において、前記工程（Ｆ）において、前記アニール処理の温度は３５０℃以上４００℃以下である。
　本発明によると、酸化物半導体ＴＦＴを備える半導体装置において、酸化物半導体層への可視光の入射を抑制できるので、可視光の入射に起因する酸化物半導体ＴＦＴのしきい値シフトを抑えることができ、信頼性を高めることができる。
　また、上記半導体装置を、生産性を低下させることなく製造できる。
（ａ）および（ｂ）は、それぞれ、本発明による第１の実施形態の半導体装置１００１の平面図および断面図である。 低反射層の組成の一例を示す図である。 （ａ）～（ｈ）は、それぞれ、半導体装置１００１の製造方法の一例を説明するための工程断面図である。 （ａ）～（ｃ）は、それぞれ、半導体装置１００１の製造方法の他の例を説明するための工程断面図である。 （ａ）～（ｃ）は、それぞれ、半導体装置１００１のソース・ゲート接続部の構造を例示する断面図である。 本発明による第２の実施形態の半導体装置１００２の断面図である。 （ａ）～（ｈ）は、それぞれ、半導体装置１００２の製造方法の一例を説明するための工程断面図である。 本発明による第２の実施形態の他の半導体装置１００３の断面図である。 （ａ）～（ｃ）は、それぞれ、半導体装置１００３のソース・ゲート接続部の構造を例示する断面図である。 （ａ）および（ｂ）は、それぞれ、第３の実施形態の液晶表示装置２００１の平面図および拡大断面図である。 第３の実施形態の他の液晶表示装置２００２の断面図である。 （ａ）および（ｂ）は、それぞれ、第４の実施形態の液晶表示装置２００３の平面図および拡大断面図である。 従来の酸化物半導体ＴＦＴの、ＵＶ光の照射による特性の変化を示すグラフである。 （ａ）および（ｂ）は、それぞれ、従来の酸化物半導体ＴＦＴの構造を例示する断面図である。
　まず、酸化物半導体ＴＦＴを備える従来の半導体装置において、半導体装置内部で反射を繰り返す迷光がＴＦＴに与える影響を説明する。
　図１４（ａ）は、ボトムゲート構造を有する従来の酸化物半導体ＴＦＴを備えた半導体装置３００１を例示する断面図である。図示するＴＦＴ構造は、例えば特許文献２に開示されている。
　半導体装置３００１は、基板４２と、基板４２の上に形成されたゲート電極４４と、ゲート電極４４を覆うゲート絶縁膜４６と、ゲート絶縁膜４６の上に形成された酸化物半導体層４８と、ソース電極５０と、ドレイン電極５２とを有している。酸化物半導体層４８は、チャネル領域４８ｃと、チャネル領域４８ｃの両側に配置されたソースコンタクト領域４８ｓおよびドレインコンタクト領域４８ｄとを有している。チャネル領域４８ｃは、ゲート絶縁膜４６を介してゲート電極４４と重なっている。ソースコンタクト領域４８ｓはソース電極５０と接し、ドレインコンタクト領域４８ｄはドレイン電極５２と接している。図示しないが、基板４２の裏面（ＴＦＴが形成された面と反対側の表面）側にはバックライトが設けられている。
　半導体装置３００１では、バックライトから出射される光（バックライト光）のうち、酸化物半導体層４８に向かって基板４２の法線方向Ｄに進む光６０ａは、ゲート電極４４によって反射され、酸化物半導体層４８には入射しない。しかしながら、バックライト光のうちゲート電極４４によって反射されずに半導体装置３００１内に入射した光の一部６０ｂは、ソース電極（またはソースバスライン）５０、ドレイン電極（またはドレイン配線）５２およびゲート電極（またはゲート配線）４４などの金属表面で繰り返し反射され、チャネル領域４８ｃに入射するおそれがある。本明細書では、光６０ｂのように、半導体装置内部で繰り返し反射（多重反射）される光を「迷光」と称する。なお、ここではバックライト光を例に説明したが、外光が基板４２側から半導体装置３００１内部に入射する場合も同様である。
　また、特許文献１に開示された酸化物半導体ＴＦＴ３００２では、図１４（ｂ）に示すように、酸化物半導体層４８とソース電極５０との間、および酸化物半導体層４８とドレイン電極５２との間に、コンタクト性を改善するための金属酸化物層５４、５６が形成されている。しかしながら、チャネル領域４８ｃへの光の入射を低減するように構成されていない。本発明者が調べたところ、金属酸化物層５４、５６の可視光に対する反射率は例えば２０％程度であると見込まれる。このため、金属酸化物層５４、５６を設けても、迷光の多重反射を十分に抑制することは困難である。さらに、半導体装置３００２では、チャネル領域４８ｃの一部はゲート電極４４と重なっていないので、バックライト光がチャネル領域４８ｃに直接入射するおそれもある。
　一方、図示しないが、特許文献２には、酸化物半導体ＴＦＴの観察者側、すなわちソースおよびドレイン電極よりも上方に遮光層を配置することも提案されている。従って、遮光層によって、観察者側から半導体装置に入射する光が酸化物半導体層に入ることを抑制できる。しかしながら、遮光層はソースおよびドレイン電極の上方に配置されているため、背面基板のうちゲート電極の形成されていない領域を透過して半導体装置に入射した光（図１４（ａ）の光６０ｂ）が繰り返し反射されて酸化物半導体層に入射することを抑制できない。
　さらに、バックライト光などの光は、酸化物半導体ＴＦＴの近傍に入射しなくても、半導体装置内のどこかに入射すると、ソースバスラインなどの配線の表面によって反射を繰り返しながら酸化物半導体ＴＦＴの近傍まで進む可能性もある。特許文献１および２に開示された構成では、そのような光が酸化物半導体層に入射することを抑制できない。
　これに対し、本発明者は、酸化物半導体ＴＦＴのソース電極、ドレイン電極およびソースバスラインと酸化物半導体層との間に、可視光に対する反射率の低い低反射率層を形成することによって、上述したような迷光を低減できることを見出した。また、低反射率層として、ソースおよびドレイン電極に含まれる金属と酸化物半導体との酸化還元反応によって形成された層を用いることにより、コンタクト性を維持しつつ、かつ、製造工程を複雑にすることなく、迷光によるＴＦＴの特性低下を実現できることを見出し、本願発明に至った。
　（第１の実施形態）
　以下、図面を参照しながら、本発明による半導体装置の第１の実施形態を説明する。本実施形態の半導体装置は、酸化物半導体からなる活性層を有する薄膜トランジスタ（酸化物半導体ＴＦＴ）を備える。なお、本実施形態の半導体装置は、酸化物半導体ＴＦＴを備えていればよく、アクティブマトリクス基板、各種表示装置、電子機器などを広く含む。
　ここでは、酸化物半導体ＴＦＴをスイッチング素子として備えるＴＦＴ基板を例に説明する。本実施形態のＴＦＴ基板は、液晶表示装置に好適に用いられ得る。
　図１（ａ）および（ｂ）は、本実施形態の半導体装置１００１の断面図および平面図である。
　本実施形態の半導体装置（ＴＦＴ基板）１００１は、複数の画素部１０１を含む表示領域１００と、表示領域以外の領域に形成された端子配置領域（図示せず）とを有している。
　各画素部１０１には、画素の列方向に沿って延びるソースバスライン１３ｓと、画素の行方向に沿って延びるゲートバスライン３ｇと、酸化物半導体ＴＦＴ１０３とが設けられている。本実施形態では、ゲートバスライン３ｇはゲート電極３ａを含んでいる。酸化物半導体ＴＦＴ１０３は、ソースバスライン１３ｓとゲートバスライン３ｇとの交差する点の近傍に配置されている。なお、半導体装置１００１はＣＳ容量をさらに有していてもよい。
　各ソースバスライン１３ｓは、表示領域１００の端部まで延び、ソース・ゲート接続部１０７において、ゲート電極と同一膜から形成された配線（「ゲート接続配線」と呼ぶ。）３ｃと電気的に接続される。ゲート接続配線３ｃはさらに端子配置領域まで延びて、不図示の端子部（ソース端子）において外部配線と接続される。一方、図示しないが、ゲートバスライン３ｇも、端子配置領域まで延びて、端子部（ゲート端子）において外部配線と接続される。
　酸化物半導体ＴＦＴ１０３の酸化物半導体層７は、ソース電極１３ａｓおよびドレイン電極１３ａｄとそれぞれ接続されている。ソース電極１３ａｓは、対応するソースバスライン１３ｓと接続されている。ドレイン電極１３ａｄは、画素電極１９と接続されている。また、酸化物半導体層７のうちチャネルが形成される領域（チャネル領域）７ｃは、ゲート電極３ａと重なるように配置されている。
　基板１の法線方向から見たとき、酸化物半導体層７は、ソース電極１３ａｓの少なくとも一部、ドレイン電極１３ａｄの少なくとも一部およびソースバスライン１３ｓの少なくとも一部と重なっている。図示する例では、酸化物半導体層７は、ソース電極１３ａｓ、ソースバスライン１３ｓおよびドレイン電極１３ａｄのパターン全体と重なるようなパターンを有する。なお、酸化物半導体層７は、ソース電極１３ａｓおよびドレイン電極１３ａｄの下に位置するパターンと、ソースバスライン１３ｓの下に位置するパターンとを含む複数のパターンとに分離されていてもよい。
　次いで、図１（ｂ）を参照しながら酸化物半導体ＴＦＴ１０３の断面構造を説明する。
　図１（ｂ）は、半導体装置１００１の酸化物半導体ＴＦＴ１０３のＩ－Ｉ’線に沿った断面を示している。
　酸化物半導体ＴＦＴ１０３は、基板１の上に設けられたゲート電極３ａと、ゲート電極３ａを覆うゲート絶縁層５と、ゲート絶縁層５上に形成された酸化物半導体層７とを備えている。本実施形態における酸化物半導体層７は、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体（ＩＧＺＯ）層である。酸化物半導体層７は、チャネル領域７ｃと、チャネル領域７ｃの両側にそれぞれ配置されたソースコンタクト領域７ｓおよびドレインコンタクト領域７ｄを有している。チャネル領域７ｃは、ゲート絶縁層５を介してゲート電極３ａと重なっている。酸化物半導体層７のソースコンタクト領域７ｓの上にはソース電極１３ａｓが設けられている。ソースコンタクト領域７ｓとソース電極１３ａｓとの間には低反射層４ｓが形成されており、ソース電極１３ａｓは低反射層４ｓを介してソースコンタクト領域７ｓと電気的に接続されている。低反射層４ｓは、酸化物半導体層７とソースバスライン１３ｓとの間にも形成されている。また、酸化物半導体層７のドレインコンタクト領域７ｄの上にはドレイン電極１３ａｄが設けられている。ドレインコンタクト領域７ｄとドレイン電極１３ａｄとの間には低反射層４ｄが形成されており、ドレイン電極１３ａｄは低反射層４ｄを介してドレインコンタクト領域７ｄと電気的に接続されている。
　本明細書において、「低反射層４ｓ、４ｄ」は、ソースバスライン１３ｓ、ソース電極１３ａｓおよびドレイン電極１３ａｄに含まれる金属元素（例えばチタン）と、酸化物半導体層７に含まれる金属元素（例えばインジウム）とを含み、ソースバスライン１３ｓ、ソース電極１３ａｓおよびドレイン電極１３ａｄよりも可視光に対する反射率の低い層を指すものとする。本実施形態における低反射層４ｓ、４ｄは、例えば、ソースバスライン１３ｓ、ソース電極１３ａｓおよびドレイン電極１３ａｄに含まれる金属元素と酸化物半導体層７の酸化物半導体との酸化還元反応によって形成された反応層である。
　酸化物半導体ＴＦＴ１０３は、ソース電極１３ａｓ、ソースバスライン１３ｓおよびドレイン電極１３ａｄの上に形成された層間絶縁層２０で覆われている。層間絶縁層２０の構造および材料は特に限定しない。本実施形態における層間絶縁層２０は、第１層間絶縁層（パッシベーション膜）２０Ａと、第１層間絶縁層２０Ａの上に形成された第２層間絶縁層２０Ｂとを含んでいる。
　第２層間絶縁層２０Ｂの上には画素電極１９が配置されている。画素電極１９は、第１および第２層間絶縁層２０Ａ、２０Ｂに形成されたコンタクトホール内で、ドレイン電極１３ａｄと接している。
　本実施形態では、ゲート電極３ａのチャネル長方向の幅Ｇは、ソース電極１３ａｓのチャネル領域７ｃ側の端部とドレイン電極１３ａｄのチャネル領域７ｃ側の端部とのチャネル長方向の距離（見かけ上のチャネル長）Ｌよりも大きい。また、ゲート電極３ａは、基板１の裏面側から見たとき、チャネル領域７ｃの全体と、ソースコンタクト領域７ｓの一部およびドレインコンタクト領域７ｄの一部と重なるように配置されており、いわゆるオフセット領域が設けられていない。このような構成により、基板１を透過したバックライト光が直接酸化物半導体層７のチャネル領域７ｃに入射することを効果的に抑制できる。
　本実施形態の半導体装置１００１は、ソースバスライン１３ｓ、ソース電極１３ａｓおよびドレイン電極１３ｄの基板側に低反射層４ｓ、４ｄが設けられているので、次のような利点を有する。
　図１（ｂ）に示すように、半導体装置１００１の内部に入射したバックライト光や太陽光などの光２９の一部は、低反射層４ｓ、４ｄとゲート電極３ａまたはゲートバスライン３ｇとの間で多重に反射される。低反射層４ｓ、４ｄの反射率は、ソース電極１３ａｓなどの金属層の反射率よりも小さいことから、光２９の強度は、多重反射されている間に低減される。従って、多重反射によってチャネル領域７ｃに入射する光の量を従来よりも小さく抑えることができる。
　このように、本実施形態によると、酸化物半導体ＴＦＴ１０３の光による劣化を抑制でき、信頼性を高めることができる。
　基板１の法線方向から見たとき、低反射層４ｓは、ソース電極１３ａｓのチャネル領域側ｃの端部からドレイン電極１３ａｄ側に距離Ｄｓだけ延びてチャネル領域７ｃの一部を覆っていることが好ましい。同様に、低反射層４ｄは、ドレイン電極１３ａｄのチャネル領域７ｃ側の端部からソース電極１３ａｓ側に距離Ｄｄだけ延びてチャネル領域７ｃの一部を覆っていることが好ましい。この場合、低反射層４ｓおよび４ｄが互いに接しないように、距離Ｄｓおよび距離Ｄｄを制御する必要がある。すなわち、距離ＤｓおよびＤｄの和はチャネル長Ｌよりも小さくなるように設定される。これにより、ソース電極１３ａｓおよびドレイン電極１３ａｄのチャネル領域７ｃ側の側面で、光２９が反射することを抑制できる。従って、チャネル領域７ｃへの光２９の入射をより効果的に低減できる。
　低反射層４ｓの端部とソース電極１３ａｓの端部とのチャネル長方向における距離Ｄｓは例えば０．１μｍ以上１．０μｍ以下であることが好ましい。同様に、低反射層４ｄの端部とドレイン電極１３ａｄの端部とのチャネル長方向における距離Ｄｄは例えば０．１μｍ以上１．０μｍ以下であることが好ましい。距離Ｄｓ、Ｄｄが０．１μｍ以上であれば、ソース電極１３ａｓおよびドレイン電極１３ａｄのチャネル領域７ｃ側の側面における光の反射をより確実に低減できる。一方、距離Ｄｓ、Ｄｄが１μｍを超えると、チャネル長（すなわち、反射層４ｓのチャネル領域７ｃ側の端部と反射層４ｄのチャネル領域７ｃ側の端部とのチャネル方向の距離）が確保できないおそれがある。
　低反射層４ｓは、ソース電極１３ａｓの下面全体と接するように形成されていることが好ましい。これにより、ソース電極１３ａｓの下面による光２９の反射を抑制できるので、より顕著な効果が得られる。同様の理由から、低反射層４ｄはドレイン電極１３ａｄの下面全体と接するように形成されていることが好ましい。また、低反射層４ｓは、ソースバスライン１３ｓの下面のうち少なくともゲート電極３ａおよびゲート接続配線３ｃの近傍に位置する部分と接するように形成されていることが好ましく、これにより、入射光の多重反射をより効果的に抑制できる。さらに効果的に抑制するためには、低反射層４ｓは、ソースバスライン１３ｓの下面全体と接するように形成される。
　次いで、本実施形態における低反射層４ｓ、４ｄの組成を説明する。
　後述するように、本実施形態では、酸化物半導体層７の上に、ソースバスライン１３ｓ、ソース電極１３ａｓおよびドレイン電極１３ａｄとなる金属膜を形成し、アニール処理を行うことによって、酸化物半導体層７と金属膜との間に低反射層４ｓ、４ｄを形成する。ここでは、ソースバスライン１３ｓ、ソース電極１３ａｓおよびドレイン電極１３ａｄの材料（金属材料）としてチタン、酸化物半導体としてＩＧＺＯを用い、アニール温度を３５０℃に設定して反射層４ｓ、４ｄを形成し、その組成を調べたので説明する。
　オージェ電子分光法により低反射層４ｓ、４ｄ中のチタンおよびインジウムの結合状態を解析した結果を図２に示す。図２の横軸は、ソースバスライン（チタン層）１３ｓの上面からの深さ、縦軸は検出強度を表している。
　解析結果から、低反射層４ｓ、４ｄ内では、チタンは酸化物性の結合状態となっており、インジウムは金属性の結合状態となっていることが確認できた。これは、低反射層４ｓ、４ｄが、配線材料であるチタンと酸化物半導体であるＩＧＺＯとの間で酸化還元反応が生じ、チタンの酸化とインジウムの還元とが同時に起こることによって形成された反応層であることを示している。この反応により生じた反応層の組成は、例えばＴｉ３９％、Ｉｎ７％、Ｇａ６％、Ｚｎ１％、Ｏ４７％である。
　得られた低反射層の可視光に対する反射率を調べたところ、例えば１６％であり、Ｔｉ層の可視光に対する反射率（３０％）の略１／２であることが分かった。低反射層およびＴｉ層の可視光に対する反射率は、例えば分光測色計を用いて測定され得る。ここでは、ミノルタ製分光測色計ＣＭ－２００２を用い、正反射を含むモード（ＳＣＩモード）で、酸化物半導体層側から低反射層あるいはＴｉ層の下面の反射率を測定した。
　なお、特許文献１では、ＩＧＺＯ層とソースおよびドレイン電極とを積層し、例えば３５０℃でアニール処理を行って、ＩＧＺＯ層とソースおよびドレイン電極との間に金属酸化物層を形成している。この金属酸化物層は、後で詳述するように、アニール雰囲気中の酸素による酸化反応も生じながら形成される点で本実施形態の低反射層とは異なる。また、特許文献１では、ゲート電極のチャネル長方向の幅は、チャネル領域のチャネル長よりも小さく、基板を透過したバックライト光が直接酸化物半導体層に入射するおそれがある。さらに、ＴＦＴを形成する領域（ＴＦＴ形成領域）内に島状の酸化物半導体層を形成し、酸化物半導体層と電極とのコンタクト性を改善する目的で、酸化物半導体層のソースコンタクト領域およびドレインコンタクト領域に金属酸化物層を形成している。従って、この構成では、ＴＦＴ形成領域以外の領域において、ソースバスラインの下面での光の反射を抑制することは困難である。
　次に、図面を参照しながら、半導体装置１００１の製造方法の一例を説明する。
　図３（ａ）～（ｈ）は、それぞれ、基板１上に、酸化物半導体ＴＦＴ１０３を形成する方法を説明するための工程断面図である。
　まず、図３（ａ）に示すように、基板１にゲート電極（厚さ：例えばＴｉ／Ａｌ／Ｔｉ積層膜３３０ｎｍ）３ａおよびゲートバスライン（図示せず）を形成する。基板１としては、例えばガラス基板などの透明絶縁性の基板を用いることができる。ゲートバスラインおよびゲート電極３ａは、スパッタ法で基板１上にゲート配線膜を形成した後、フォトリソ法によりゲート配線膜のパターニングを行うことによって形成できる。ここでは、ゲート配線膜として、基板１側からチタン膜、アルミニウム膜およびチタン膜をこの順で有する３層構造の積層膜を用いる。なお、ゲート配線膜として、例えば、チタン、モリブデン、タンタル、タングステン、銅などの単層膜、それらを含む積層膜、あるいは合金膜などを用いても良い。
　続いて、図３（ｂ）に示すように、ゲートバスラインおよびゲート電極３ａを覆うように、ゲート絶縁層５を形成する。ゲート絶縁層５は、ＣＶＤ法により絶縁膜を形成し、フォトリソ法によってパターニングを行うことによって形成され得る。絶縁膜としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜であってもよいし、それらの膜からなる積層膜であってもよい。ここでは、基板１側から窒化シリコン膜および酸化シリコン膜をこの順で有する積層膜（厚さ：３７５ｎｍ）を用いる。このように、ゲート絶縁層５の上面が酸化シリコンで構成されていると、その上に形成される酸化物半導体層に酸素欠損が生じた場合にも、酸化シリコンから酸素を補填できるので好ましい。
　次いで、図３（ｃ）に示すように、ゲート絶縁層５上に酸化物半導体層７を形成する。具体的には、スパッタ法を用いて、例えば厚さが１０ｎｍ以上３００ｎｍ以下のＩＧＺＯ膜をゲート絶縁層５上に形成する。この後、フォトリソグラフィにより、ＩＧＺＯ膜のパターニングを行い、酸化物半導体層７を得る。酸化物半導体層７のパターンは、ゲート電極３ａの上に位置し、チャネル領域となる部分と、ソースバスライン、ソース電極およびドレイン電極の下に配置される部分とを含む。酸化物半導体層７は、後から形成されるソースバスライン、ソース電極およびドレイン電極のパターン全体がその上に配置されるようなパターンを有することが好ましい。ここでは、酸化物半導体層７として、Ｉｎ（インジウム）、Ｇａ（ガリウム）およびＺｎ（亜鉛）を１：１：１の割合で含むＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体層（ＩＧＺＯ層）を形成するが、Ｉｎ、ＧおよびＺｎの割合は適宜選択され得る。
　ＩＧＺＯ膜の代わりに、他の酸化物半導体膜を用いて酸化物半導体層７を形成してもよい。例えばＺｎ－Ｏ系半導体（ＺｎＯ）膜、Ｉｎ－Ｚｎ－Ｏ系半導体（ＩＺＯ）膜、Ｚｎ－Ｔｉ－Ｏ系半導体（ＺＴＯ）膜、Ｃｄ－Ｇｅ－Ｏ系半導体膜、Ｃｄ－Ｐｂ－Ｏ系半導体膜などを用いてもよい。酸化物半導体膜として、アモルファス酸化物半導体膜を用いることが好ましい。低温で製造でき、かつ、高い移動度を実現できるからである。
　次いで、図３（ｄ）に示すように、酸化物半導体層７の上に、ソースバスライン（不図示）、ソース電極１３ａｓおよびドレイン電極１３ａｄ（例えば厚さが３０ｎｍ以上１５０ｎｍ以下のチタン単層膜）を形成する。ソースバスライン、ソース電極１３ａｓおよびドレイン電極１３ａｄは、酸化物半導体層７の上面に配置される。酸化物半導体層７のうちチャネル領域となる領域７ｃはこれらの配線で覆われず、露出している。
　ソースバスライン、ソース電極１３ａｓおよびドレイン電極１３ａｄは、例えばスパッタ法により金属膜を堆積し、この金属膜をフォトリソグラフィによりパターニングすることによって形成できる。金属膜として、ここではチタン（Ｔｉ）膜を用いる。金属膜として、チタン膜を下層とし、その上に、アルミニウム、モリブデン、タンタル、タングステン、銅またはそれらの合金からなる膜を有する積層膜を用いてもよい。その場合、下層となるチタン膜の厚さは例えば３０ｎｍ以上１５０ｎｍ以下である。チタン膜が３０ｎｍ以上であれば、後の工程で所定の厚さの低反射層を形成でき、かつ、酸化物半導体層と反応しなかったチタンをソースバスラインとして残すことができる。
　金属膜として積層膜を用いる場合、積層膜のうち酸化物半導体層７の上面と接する層（最下層）がチタン膜であることが好ましい。これにより、より反射率の低い低反射層が得られる。なお、チタン膜の代わりにアルミニウム膜、モリブデン膜などであっても、反射率を抑制する効果は得られる。
　次いで、図３（ｅ）に示すように、ソースバスライン、ソース電極１３ａｓおよびドレイン電極１３ａｄの上に、第１層間絶縁層（パッシベーション膜）２０Ａを形成する。ここでは、第１層間絶縁層２０Ａとして、ＣＶＤ法により酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜またはそれらの積層膜を形成する。第１層間絶縁層２０Ａの厚さは１００ｎｍ以上５００ｎｍ以下であることが好ましい。
　次いで、大気雰囲気中で２００～４００℃の温度領域で、２時間のアニール処理を行った。これにより、図３（ｆ）に示すように、ソースバスライン１３ｓ、ソース電極１３ａｓと酸化物半導体層７との間に低反射層４ｓが形成され、ドレイン電極１３ａｄと酸化物半導体層７との間に低反射層４ｄが形成される。この後、第１層間絶縁層２０Ａに、ドレイン電極１３ａｄの表面の一部を露出する開口部１４Ａを設ける。
　アニール処理では、ソースバスライン１３ｓ、ソース電極１３ａｓおよびドレイン電極１３ａｄに含まれる金属（チタン）が、酸化物半導体層７との界面から酸化物半導体層７側に拡散する。この結果、拡散したチタンと、酸化物半導体層７のＩＧＺＯとの間で酸化還元反応が生じ、チタンが酸化されると同時に、ＩＧＺＯ中のインジウムが還元されて金属インジウムとなる。この反応によって生じる反応層が低反射層４ｓ、４ｄとなる。
　このように、低反射層４ｓ、４ｄは、アニール処理において配線材料との反応によって還元された金属インジウムを含む。透明なＩＧＺＯ側から入射した光の低反射層４ｓ、４ｄによる反射率は、低反射層４ｓ、４ｄの屈折率ｎおよび消衰係数κによって決まる。低反射層４ｓ、４ｄを配置することによって、ソース電極１３ａｓなど金属膜による反射を抑制しようとすると、例えば低反射層４ｓ、４ｄの消衰係数κを、ＩＧＺＯのκ（κ≒０）よりも大きく、かつ、金属（配線材料）のκ（チタン：例えば２～３）よりも小さくすればよい。上述したように、低反射層４ｓ、４ｄが金属インジウムを含んでいると、そのκを０より大きく金属のκよりも小さくすることができるので、反射防止効果を発現する。
　チタンとＩＧＺＯとを反応させて低反射層４ｓ、４ｄを形成する場合、アニール処理の温度は、３００℃以上４００℃以下であることがより好ましい。さらに好ましくは３５０℃以上４００℃以下である。アニール温度が高いほど反射率をより低減できるからである。本発明者が検討したところ、２８０℃で１時間アニール処理を行って得られた反応層の反射率は２５％であったが、３５０℃で１時間アニール処理を行って得られた反応層の反射率は１６％であり、アニール処理前の反射率（３０％）と比べて大幅に低下することが分かった。
　なお、特許文献１に開示された方法では、ソースおよびドレイン配線、酸化物半導体層を露出した状態でアニール処理を行うので、これらの配線と酸化物半導体層との界面に生じた反応層において、配線材料の金属との酸化還元反応によって還元された金属インジウム（金属結合性のインジウム）は、アニール雰囲気中の酸素によって再び酸化される。金属インジウムが酸化されると、その金属性結合が共有結合性の結合へと変化し、より透明な層（すなわちκ≒０）となる。このように、特許文献１の方法で形成された反応層は、金属インジウムを実質的に含まず、その消衰係数κはＩＧＺＯのκと略等しくなるので、κが大きい金属膜との界面における反射を防止する効果に乏しい。これに対し、本実施形態では、パッシベーション膜で覆われた状態でアニールを行うため、インジウムの金属結合性がアニール雰囲気中の酸素と反応して共有結合性に戻ることを防止できる。従って、本実施形態の方法で形成された低反射層４ｓ、４ｄは、金属インジウムを含むので、ＩＧＺＯのκ（κ≒０）より大きく、且つ、配線材料の金属のκよりも小さいκを有し、より高い反射防止効果を示すことができる。
　本実施形態では、低反射層４ｓ、４ｄを形成する際、チタンの一部は酸化物半導体層７内を厚さ方向のみでなく横方向（基板１に平行な方向）にも拡散する。このため、低反射層４ｓのチャネル領域７ｃ側の端部は、ソース電極１３ａｓのチャネル領域７ｃ側の端部よりもドレイン電極１３ａｄ側に距離Ｄｓだけ延びる。同様に、低反射層４ｄのチャネル領域７ｃ側の端部は、ドレイン電極１３ａｄのチャネル領域７ｃ側の端部よりもソース電極１３ａｓ側に距離Ｄｄだけ延びる。前述したように、距離Ｄｓ、Ｄｄは０．１μｍ以上１．０μｍ以下であることが好ましい。距離Ｄｓ、Ｄｄは、アニール条件（アニール温度および時間）を調整することによって制御され得る。
　続いて、図３（ｇ）に示すように、第１層間絶縁層２０Ａの上に、例えばポジ型の感光性樹脂膜を用いて第２層間絶縁層２０Ｂ（厚さ：例えば２μｍ）を形成する。第２層間絶縁層２０Ｂは、有機材料からなる層であることが好ましい。この後、第２層間絶縁層２０Ｂに、ドレイン電極１３ａｄの表面の一部を露出する開口部１４Ｂを設ける。
　続いて、図３（ｈ）に示すように、画素電極１９を形成する。ここでは、第２層間絶縁層２０Ｂの上および開口部１４Ｂ内に、例えばスパッタ法により導電膜を堆積する。導電膜として、例えばＩＴＯ（インジウム・錫酸化物）膜（厚さ：５０～２００ｎｍ）、ＩＺＯ膜やＺｎＯ膜（酸化亜鉛膜）などの透明導電膜を用いてもよい。次いで、フォトリソグラフィにより導電膜をパターニングすることにより、画素電極１９が得られる。画素電極１９は、開口部１４Ｂ内でドレイン電極１３ａｄと電気的に接続されるように配置される。このようにして、酸化物半導体ＴＦＴ１０３を備える半導体装置１００１が製造される。
　本実施形態における酸化物半導体ＴＦＴ１０３の形成方法は上記方法に限定されない。例えば図４（ａ）～（ｃ）を参照しながら以下に説明するように、酸化物半導体層となる酸化物半導体膜（例えばＩＧＺＯ膜）とソースバスライン、ソース電極およびドレイン電極となる金属膜（例えばチタン膜）とを同時にパターニングすることもできる。
　まず、図３（ａ）および（ｂ）を参照しながら前述した方法と同様の方法で、基板１の上にゲートバスライン、ゲート電極３ａおよびゲート絶縁層５を形成する。
　次いで、図４（ａ）に示すように、ゲート絶縁層５の上に、酸化物半導体膜７’および金属膜１３’をこの順で堆積する。金属膜１３’は、チタン膜であってもよいし、チタン膜の上に、モリブデン、タンタル、タングステン、銅またはそれらの合金からなる膜を有する積層膜であってもよい。
　この後、図４（ｂ）に示すように、酸化物半導体膜７’および金属膜１３’をフォトリソ法によって同時にパターニングする。これにより、酸化物半導体層７および金属層１３からなる積層膜を得る。
　次いで、図４（ｃ）に示すように、ハーフ露光技術を用いたフォトリソ法によって、金属層１３のうち酸化物半導体層７のチャネル領域７ｃ上に位置する部分を除去する。これにより、チャネル領域７ｃを露出させるとともに、金属層１３をソースバスライン（不図示）およびソース電極１３ａｓとドレイン電極１３ａｄとに分離する。
　この後、図３（ｅ）～図３（ｈ）を参照しながら前述した方法と同様の方法で、酸化物半導体ＴＦＴ１０３を得る。
　次に、本実施形態の半導体装置１００１における接続部１０７の構造を説明する。図５（ａ）～（ｃ）は、それぞれ、接続部１０７の構造を例示する断面図であり、図１に示すＩＩ－ＩＩ’線に沿った断面を示している。
　図５（ａ）に示す構造では、ゲート電極３ａと同じ導電膜から形成されたゲート接続配線３ｃは、ゲート絶縁層５に設けられたコンタクトホール内で、酸化物半導体層７および低反射層４ｓを介してソースバスライン１３ｓと接続されている。
　本実施形態では、ソースバスライン１３ｓの下面全体に酸化物半導体層７が配置されているため、図５（ａ）に示すように、ソースバスライン１３ｓとゲート接続配線３ｃとの間に酸化物半導体層７および低反射層４ｓが介在する。
　酸化物半導体層７はメタル材料よりも高抵抗であるため、図５（ａ）のような接続部１０７を用いると、接続抵抗が大きくなるという問題がある。このため、接続抵抗に配慮した設計を行う必要がある。なお、接続抵抗を低減するためには、ソースバスライン１３ｓとゲート接続配線３ｃとを、酸化物半導体よりも抵抗の低いメタル材料や画素電極材料を用いて接続することが好ましい。ただし、メタル材料や画素電極材料を用いると、最小加工寸法などの制約から接続部１０７の寸法が大きくなるおそれがある。従って、画素の開口率が低下したり、液晶パネルの表示領域の周縁に位置する領域（額縁領域）の寸法が増大する懸念がある場合には、図４（ａ）のような構造の接続部１０７を用いることが好ましい。
　図５（ｂ）は、画素電極材料（ＩＴＯ、ＩＺＯなど）からなる導電層１９ｃを用いて、ソースバスライン１３ｓとゲート接続配線３ｃとを接続する構造の一例を示す。図５（ｂ）に示す接続部１０８では、導電層１９ｃは、画素電極と同一の透明導電膜をパターニングすることによって形成される。この構造によると、低抵抗の画素電極材料を用いるので、図５（ａ）に示す構造よりも接続抵抗を低減することができる。
　なお、この構造では、接続部１０８に生じる段差が、酸化物半導体層の厚さの分だけ従来よりも大きくなる。このため、スパッタ法で形成される導電層１９ｃによって接続部１０８に生じる段差（コンタクトホールの深さ）を十分に被覆することは困難である。特に、接続部１０７において、ソースバスライン１３ｓの端部と酸化物半導体層７の端部とが、基板１の法線方向から見たときに整合するように設計されていると、フォトリソの重ねあわせ、エッチングシフトなどのプロセスバラツキによって、ソースバスライン１３ｓの端部より酸化物半導体層１０７の端部が内側に入るハング形状となる。このような形状になると、接続部１０７のコンタクトホールの側壁で導電層１９ｃが断線するおそれがある。従って、基板１の法線方向から見たとき、接続部１０８におけるソースバスライン１３ｓの端部が、酸化物半導体層７の上面の上に位置するように設計されることが好ましい。これにより、テーパー形状を有するコンタクトホールが形成されるので、必要なプロセスマージンを確保し、導電層１９ｃの断線による接続不良を抑制できる。
　あるいは、図５（ｃ）に示すように、ゲート接続配線３ｃと導電層１９ｃとを接続するための第１接続部１０９ａと、導電層１９ｃとソースバスライン１３ｓとを接続するための第２接続部１０９ｂとを備えていてもよい。これにより、接続部１０９ａ、１０９ｂに要する面積は大きくなるものの、接続抵抗を増大させることなく、ソースバスライン１３ｓとゲート接続配線３ｃとをより確実に接続できる。
　（第２の実施形態）
　以下、本発明による半導体装置の第２の実施形態を説明する。本実施形態は、酸化物半導体層７上に、チャネル領域７ｃを保護するためのエッチストップ９を有している。
　図６は、本実施形態の半導体装置１００２における酸化物半導体ＴＦＴ２０３の断面図である。簡単のため、図１と同様の構成要素には同じ参照符号を付し、説明を省略する。なお、半導体装置１００２の平面図は、図１に示す平面図と同様であるため、省略する。
　本実施形態における酸化物半導体ＴＦＴ２０３では、図６に示すように、酸化物半導体層７の上面のうちチャネル領域７ｃとなる部分と接するようにエッチストップ９が形成されている。エッチストップ９は、酸化物半導体層７の上面のうち少なくともチャネル領域７ｃと接するように形成されていればよい。ソースおよびドレイン電極１３ａｓ、１３ａｄは、エッチストップ９および酸化物半導体層７の上に配置されている。ソースバスライン（不図示）の少なくとも一部も酸化物半導体層７上に配置されている。酸化物半導体層７とソースバスライン、ソース電極１３ａｓおよびドレイン電極１３ａｄとの間には、低反射層４ｓ、４ｄが形成されている。この実施形態では、ソースバスライン、ソース電極１３ａｓおよびドレイン電極１３ａｄの下面のうちエッチストップ９と接する領域以外は、低反射層４ｓ、４ｄと接触している。低反射層４ｓ、４ｄの組成は、図２を参照しながら前述した組成と同じであってもよい。
　本実施形態でも、前述の実施形態と同様に、ソースバスライン、ソース電極１３ａｓおよびドレイン電極１３ａｄの下面が低反射層４ｓ、４ｄと接しているので、半導体装置１００２に入射した光がソースバスライン、ソース電極１３ａｓ、ドレイン電極１３ａｄ、ゲートバスラインおよびゲート電極３ａの表面で繰り返し反射して酸化物半導体層７のチャネル領域７ｃに入射することを抑制できる。また、基板１の裏面から見て、チャネル領域７ｃは、ゲート電極３ａによって遮光されているので、基板１の裏面側からの光がチャネル領域７ｃに直接入射することを抑制できる。
　基板１の法線方向から見たとき、低反射層４ｓのチャネル領域７ｃ側の端部Ｅ１は、ソース電極１３ａｓのうち酸化物半導体層７と接する部分のチャネル領域７ｃ側の端部Ｅ２よりもドレイン電極１４ａｄ側に位置していることが好ましい。すなわち、低反射層４の一部はエッチストップ９の下方に配置されていることが好ましい。同様に、低反射層４ｄのチャネル領域７ｃ側の端部Ｅ３は、ドレイン電極１３ａｄのうち酸化物半導体層７と接する部分のチャネル領域７ｃ側の端部Ｅ４よりもソース電極１３ａｓ側に位置していることが好ましい。これにより、ソース電極１３ａｓおよびドレイン電極１３ａｄのうちエッチストップ９の側壁と接する部分で、光２９が反射することを抑制できる。従って、チャネル領域７ｃへの光２９の入射をより効果的に低減できる。端部Ｅ１と端部Ｅ２とのチャネル長方向における距離Ｄｓは例えば０．１μｍ以上１．０μｍ以下である。同様に、端部Ｅ３と端部Ｅ４とのチャネル長方向における距離Ｄｄは例えば０．１μｍ以上１．０μｍ以下である。
　また、酸化物半導体層７の少なくともチャネル領域７ｃをエッチストップ９で保護するので、特にソース電極１３ａｓとドレイン電極１３ａｄとを分離するためのエッチング工程において、酸化物半導体層７に対するプロセスダメージを抑えることができる。従って、酸化物半導体層７の劣化（低抵抗化）をより効果的に抑制できる。
　エッチストップ９は、絶縁膜であればよいが、ＳｉＯ2膜などの酸化物膜を用いることが好ましい。酸化物膜を用いると、酸化物半導体層７に酸素欠損が生じた場合に、酸化物膜に含まれる酸素によって酸素欠損を回復することが可能となるので、酸化物半導体層７の酸化欠損をより効果的に低減できる。
　本実施形態の半導体装置１００２におけるソース・ゲート接続部の構造は、図５（ａ）～（ｃ）を参照しながら前述した構造の何れかと同様であってもよい。
　次に、本実施形態の半導体装置１００２の製造方法の一例を説明する。
　まず、図７（ａ）～（ｈ）は、それぞれ、基板１上に酸化物半導体ＴＦＴ２０３を形成する方法を説明するための工程断面図である。簡単のため、図６と同様の構成要素には同じ参照符号を付し、説明を省略する。
　まず、図７（ａ）～（ｃ）に示すように、ガラス基板などの基板１の上に、ゲートバスライン、ゲート電極３ａ、ゲート絶縁層５および酸化物半導体層７を形成する。これらの形成方法および材料は、図３（ａ）～（ｃ）を参照しながら前述した方法と同様であってもよい。
　続いて、図７（ｄ）に示すように、酸化物半導体層７のチャネル領域となる領域上にエッチストップ９を形成する。ここでは、酸化物半導体層７およびゲート絶縁膜５の上に、ＣＶＤ法でエッチストップとなる絶縁膜を堆積した後、フォトリソ法によって絶縁膜のパターニングを行い、エッチストップ９を得る。絶縁膜としては、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜またはそれらの積層膜を用いることができる。絶縁膜の厚さは例えば３０ｎｍ以上３００ｎｍ以下である。エッチストップ９を形成すると、後で行うソースおよびドレイン電極を分離するためのエッチング工程の際に、酸化物半導体層７にエッチングダメージが生じることを抑制できる。従って、エッチングダメージに起因するＴＦＴ特性の劣化を抑制できる。ただし、エッチストップ９を形成しない場合（図３）と比べて工程数が増加するので、生産性は低くなる。
　次いで、図７（ｅ）に示すように、エッチストップ９上および酸化物半導体層７上に、ソース電極およびドレイン電極（例えば厚さが３０ｎｍ以上１５０ｎｍ以下のチタン単層膜）１３ａｓ、１３ａｄを形成し、酸化物半導体層７上にソースバスライン（図示せず）を形成する。次いで、ソースバスライン、ソース電極１３ａｓおよびドレイン電極１３ａｄの上に、パッシベーション膜として第１層間絶縁層（厚さ：１００ｎｍ以上５００ｎｍ以下）２０Ａを形成する。
　ソースバスライン、ソース電極１３ａｓおよびドレイン電極１３ａｄは、酸化物半導体層７の上面と接するように配置される。ソースバスライン、ソース電極１３ａｓおよびドレイン電極１３ａｄの形成方法および材料は、図３（ｄ）を参照しながら前述した方法および材料と同じであってもよい。また、第１層間絶縁層２０Ａの形成方法および材料は、図３（ｅ）を参照しながら前述した方法および材料と同じであってもよい。
　次いで、大気雰囲気中で２００～４００℃の温度領域で、２時間のアニール処理を行う。これにより、図７（ｆ）に示すように、ソース電極１３ａｓと酸化物半導体層７との間に低反射層４ｓが形成され、ドレイン電極１３ａｄと酸化物半導体層７との間に低反射層４ｄが形成される。この後、第１層間絶縁層２０Ａに、ドレイン電極１３ａｄの表面の一部を露出する開口部１４Ａを設ける。
　次いで、図７（ｇ）および（ｈ）に示すように、第２層間絶縁層２０Ｂ（例えばポジ型の感光性樹脂膜）および画素電極１９を形成する。これらの材料および形成方法は、図３（ｇ）および図３（ｈ）を参照しながら前述した材料および方法と同様であってもよい。このようにして、酸化物半導体ＴＦＴ２０３を備えた半導体装置１００２が製造される。
　本実施形態の半導体装置の構成は、図６に示す構成に限定されない。例えば図８に示す半導体装置１００３では、ソース電極１３ａｓは、エッチストップ９に形成された開口部内で、低反射層４ｓを介して酸化物半導体層７と接続されていてもよい。このような構成によると、ソースおよびドレイン電極を分離するためのエッチング工程による酸化物半導体層７へのダメージをより低減できる。ただし、ソース電極１３ａｓの下面の一部にしか低反射層４ｓが配置されないので、迷光を抑制する効果は、図６に示す半導体装置１００２よりも小さくなる。なお、図示していないが、ドレイン電極１３ａｄも、エッチストップ９に形成された開口部内で、低反射層４ｄを介して酸化物半導体層７と接続されていてもよい。
　図９（ａ）～（ｃ）は、半導体装置１００３のソース・ゲート接続部の構造を例示する断面図である。ソース・ゲート接続部では、例えば図９（ａ）に示すように、ソースバスライン（ソース配線）１３ｓとゲート接続配線３ｃとを、低反射層４ｓおよび酸化物半導体層７を介して電気的に接続してもよい。あるいは、図９（ｂ）に示すように、導電層１９ｃを介してソース配線１３ｓとゲート接続配線３ｃとを接続してもよい。この場合、接続部においては、酸化物半導体層７とソース配線１３ｓとの間のエッチストップ９が除去されていることが好ましい。これにより、ソース配線１３ｓの下面に低反射層４ｓが形成されるので、ソース配線１３ｓとゲート接続配線３ｃとの間で光が多重反射することを抑制できる。さらに、図９（ｃ）に示すように、導電層１９ｃとゲート接続配線３ｃとを接続する第１接続部と、導電層１９ｃとソース配線１３ｓとを接続する第２接続部とを形成してもよい。この場合、第２接続部において、酸化物半導体層７とソース配線１３ｓとの間のエッチストップ９が除去されていることが好ましい。これにより、ソース配線１３ｓの下面に低反射層４ｓが形成されるので、ソース配線１３ｓと第１接続部のゲート接続配線３ｃとの間で光が多重反射することを抑制できる。
　（第３の実施形態）
　以下、本発明による半導体装置の第３の実施形態を説明する。本実施形態の半導体装置は、酸化物半導体ＴＦＴを備え、かつ、液晶注入方法として滴下法を用いて製造された液晶表示装置である。
　液晶表示装置は、１対の基板と、それらの基板の間に設けられた液晶層とを備えている。滴下法では、まず、一方の基板に、液晶層となる領域を包囲するようにシール材を塗布し、その内側に液層材料を滴下する。この後、２枚の基板を貼り合せて液晶パネルを形成し、液晶パネルにおいてシール材で包囲された部分全体に液晶材料を充填する。次いで、シール材に紫外光（ＵＶ光）を照射して、シール材を硬化させる。
　酸化物半導体ＴＦＴを備える従来の液晶表示装置では、シール材の硬化に用いるＵＶ光が、２枚の基板の間で反射を繰り返し、酸化物半導体ＴＦＴのチャネル領域に入射するおそれがある。チャネル領域にＵＶ光が入射すると、以下に説明するように、ＴＦＴの特性劣化を引き起こす要因となる。このため、従来は、シール材の近傍にはＴＦＴを配置することができず、表示領域以外の領域（額縁領域）の面積が増大するという問題があった。
　図１３は、酸化物半導体ＴＦＴのチャネル領域にＵＶ光を照射する前および照射した後の電圧―電流特性を示すグラフである。特性の評価に用いた酸化物半導体ＴＦＴは、例えば図１４（ａ）に示す従来のＴＦＴ構造を有するＩＧＺＯ－ＴＦＴである。図１３から分かるように、酸化物半導体ＴＦＴのチャネル領域にＵＶ光が照射されると、立ち上り電圧およびしきい値電圧がマイナス側（低電圧側）にシフトしていく傾向がある。従って、酸化物半導体ＴＦＴを例えば画素駆動用ＴＦＴとして用いる場合、画素電極に書き込まれた電位の保持特性が劣化し、輝度ムラやフリッカーといった表示不良を引き起こすおそれがある。従って、滴下法で使用するシール材や、後述する真空法で用いる光硬化樹脂を硬化させる際の光が迷光となって酸化物半導体ＴＦＴのチャネル領域に照射されないよう対策する必要がある。
　そこで、本実施形態では、シール材の近傍に入射した光の多重反射を低減するために、シール材が塗布される領域と表示領域との間に、光吸収層（ＵＶ吸収層）として酸化物半導体層を形成する。酸化物半導体層はＵＶ光を吸収するため、ＵＶ光が多重反射されて表示領域内に入射することを抑制できる。
　図１０（ａ）および（ｂ）は、それぞれ、本実施形態の液晶表示装置の周縁部の一部を示す平面図および拡大断面図である。液晶表示装置２００１は、液晶層３０と、液晶層３０の背面側に配置された背面基板３２と、液晶層３０の観察者側に配置された前面基板３４とを有している。また、液晶表示装置２００１は、基板３２の法線方向から見たとき、複数の画素を含む表示領域３６と、表示領域３６を包囲する額縁領域３７とを有している。額縁領域３７には、液晶材料を封入するためのシール部３８が形成されている。
　表示領域３６において、背面基板３２には酸化物半導体ＴＦＴ１０３が設けられている。酸化物半導体ＴＦＴ１０３は、図１を参照しながら前述した構成を有している。代わりに図６を参照しながら前述した構成を有していてもよい。また、前面基板３４には、カラーフィルタ（図示せず）やブラックマトリクス（遮光層）３５が形成されている。
　額縁領域３７において、背面基板３２には酸化物半導体層７ｅが形成されている。酸化物半導体層７ｅは、酸化物半導体ＴＦＴ１０３の活性層と同一の半導体膜（厚さ：例えば１０ｎｍ以上３００ｎｍ以下）から形成されている。背面基板３２の法線方向から見たとき、酸化物半導体層７ｅは、シール部３８と表示領域３６との間に、表示領域３６を包囲するように形成されていることが好ましい。これにより、液晶パネルの周縁部から表示領域３６に入射する光の量をより確実に低減できる。なお、酸化物半導体層７ｅは、シール部３８の表示領域３６側に配置されていればよく、表示領域３６を完全に包囲していなくてもよい。一方、額縁領域３７において、前面基板３４にはブラックマトリクス３５が形成されている。基板３２の法線方向から見たとき、シール部３８は、ブラックマトリクス３５および酸化物半導体層７ｅの外側に形成されている。
　液晶表示装置２００１では、一方の基板に塗布されたシール材は、外部からのＵＶ照射光によって硬化し、シール部３８となる。従って、液晶パネルの周縁部全体に、例えば前面基板３４側からＵＶ光３９ａが照射される。照射されたＵＶ光の一部３９ｂ、３９ｃは、液晶パネル内部に入射するが、ブラックマトリクス３５または酸化物半導体層７ｅによって吸収され、表示領域３６には入射しない。従って、液晶表示装置２００１内部での多重反射によってＵＶ光が酸化物半導体ＴＦＴ１０３のチャネル領域に入射することを抑制できる。また、ＵＶ光の多重反射による迷光が低減されるので、酸化物半導体ＴＦＴ１０３とシール部３８との間隔を小さくすることが可能になる。従って、額縁領域３７の面積を小さくできる（狭額縁化）。さらに、本実施形態によると、酸化物半導体ＴＦＴ１０３の活性層となる酸化物半導体層を形成する際に、同一の半導体膜を用いて酸化物半導体層７ｅを形成することができる。従って、製造工程数を増加させることなく、光によるＴＦＴ特性の低下を抑制できる。
　図１１は、本実施形態の他の液晶表示装置の周縁部の一部を示す拡大断面図である。簡単のため、図１０と同様の構成要素には同じ参照符号を付し、説明を省略する。
　液晶表示装置２００２では、シール部３８は、その一部がブラックマトリクス３５と重なるように配置されている。また、背面基板３４には、酸化物半導体層７ｅ、低反射層４ｅおよび金属層１３ｅがこの順で積層された膜（積層膜）４１が形成されている。基板３２の法線方向から見たとき、酸化物半導体層７ｅ、低反射層４ｅおよび金属層１３ｅからなる積層膜４１は、シール部３８と表示領域３６との間に、表示領域３６を包囲するように形成されていることが好ましい。なお、これらの層は、シール部３８の表示領域３６側に配置されていればよく、表示領域３６を完全に包囲していなくてもよい。
　本実施形態における金属層１３ｅは、ブラックマトリクス３５のうちシール部３８と重なる部分と対向するように配置され、光反射層（ＵＶ反射層）として機能する。また、酸化物半導体層７ｅの一部３３は金属層１３ｅで覆われていないことが好ましい。酸化物半導体層７ｅのうち金属層１３ｅで覆われていない部分３３は光吸収層（ＵＶ吸収層）として機能する。
　本実施形態でも、酸化物半導体層７ｅは、酸化物半導体ＴＦＴ１０３の活性層と同一の半導体膜から形成されている。また、金属層１３ｅは、ソースおよびドレイン電極と同一の金属膜から形成されている。低反射層４ｅは、金属層１３ｅと酸化物半導体層７ｅとの間にアニール処理によって形成された反応層であり、酸化物半導体ＴＦＴ１０３における低反射層４ｓ、４ｄ（図１）と同時に形成される。
　液晶表示装置２００２では、一方の基板に塗布されたシール材の一部は、外部から前面基板３４を透過したＵＶ光３９ａによって直接照射されて硬化し、他の一部は、外部から前面基板３４を透過した後、金属層１３ｅの表面で反射された光３９ｂによって硬化する。
　本実施形態でも、ＵＶ光の一部３９ｂ、３９ｃは、液晶パネル内部に入射するが、ブラックマトリクス３５または酸化物半導体層７ｅによって吸収され、表示領域３６には入射しない。従って、液晶表示装置２００２内部での多重反射によってＵＶ光が酸化物半導体ＴＦＴ１０３のチャネル領域に入射することを抑制できる。
　本実施形態では、シール部３８の一部をブラックマトリクス３５の周縁部と重なるように配置できる。その上、ＵＶ光の多重反射による迷光が低減されるので、酸化物半導体ＴＦＴ１０３とシール部３８との間隔を小さくすることが可能になる。従って、額縁領域３７の面積を小さくできる（狭額縁化）。
　さらに、酸化物半導体層７ｅ、低反射層４ｅおよび金属層１３ｅからなる積層膜４１を、静電気対策用保護配線や信号線として用いてもよい。これにより、さらなる狭額縁化を実現できる。
　本実施形態によると、酸化物半導体ＴＦＴ１０３を形成する工程と同一の工程により、酸化物半導体層７ｅ、低反射層４ｅおよび金属層１３ｅを形成することができる。従って、製造工程数を増加させることなく、光によるＴＦＴ特性の低下を抑制できる。
　図示するように、酸化物半導体層７ｅの上面の一部が金属層１３ｅから露出していると、酸化物半導体層７ｅのうち金属層１３ｅで覆われていない部分３３をＵＶ吸収層として機能させることができるので、迷光をさらに効果的に低減できる。ＵＶ吸収層として機能する部分３３は、シール部３８および金属層１３ｅよりも表示領域３６側に配置されていることが好ましい。なお、積層膜４１の表示領域３６側に、積層膜４１とは別個に、酸化物半導体層単層からなるＵＶ吸収層を形成してもよい。
　（第４の実施形態）
　以下、本発明による半導体装置の第４の実施形態を説明する。本実施形態の半導体装置は、酸化物半導体ＴＦＴを備え、かつ、液晶注入方法として真空法を用いて製造された液晶表示装置である。
　真空法では、まず、一方の基板に、液晶層となる領域を包囲するように、光硬化性のシール材を塗布する。このとき、後から液晶を注入するための隙間を設けておく。次いで、２枚の基板を貼り合せて、ＵＶ光の照射によってシール材を硬化させ、注入前パネルを得る。この後、真空容器内に注入前パネルを設置して真空引きを行い、注入前パネルの内部を真空状態にする。次いで、シール材の隙間部分（注入口）を液晶材料内に漬け込み、真空容器内を大気状態とする。これによって、注入口から液晶材料がパネル内部に注入される。注入後、注入口から液晶材料が漏れ出すことを防止するために、ＵＶ光または可視光で硬化する光硬化樹脂（封止材）を用いて注入口を封止する。
　酸化物半導体ＴＦＴを備える従来の液晶表示装置では、シール材や液晶材料の注入口を封止する封止材の硬化に用いるＵＶ光などの光が、パネル内部で反射を繰り返し、酸化物半導体ＴＦＴのチャネル領域に入射するおそれがある。チャネル領域に光が入射すると、ＴＦＴの特性劣化を引き起こす要因となる。このため、従来は、シール材や封止材の近傍にはＴＦＴを配置することができず、額縁領域の面積が増大するという問題があった。
　これに対し、本実施形態では、シール材および封止材を付与する領域に、酸化物半導体層、低反射層および金属層からなる積層膜と、ブラックマトリクスとを形成する。これにより、光の多重反射を抑制し、かつ、額縁領域を小さくすることが可能になる。
　図１２（ａ）および（ｂ）は、それぞれ、本実施形態の液晶表示装置の周縁部の一部を示す平面図および拡大断面図である。簡単のため、図１０及び図１１と同様の構成要素には同じ参照符号を付し、説明を省略する。
　液晶表示装置２００３は、基板３２の法線方向から見たとき、複数の画素を含む表示領域３６と、表示領域３６を包囲する額縁領域３７とを有している。額縁領域３７には、液晶層３０を包囲するシール部３８と、シール部３８で形成された液晶材料の注入口を封止する封止部４０とが形成されている。
　液晶表示装置２００３の背面基板３４には、酸化物半導体層７ｅ、低反射層４ｅおよび金属層１３ｅからなる積層膜４１がこの順で形成されている。基板３２の法線方向から見たとき、シール部３８および封止部４０は、その一部がブラックマトリクス３５および積層膜４１と重なるように配置されている。積層膜４１は、表示領域３６を包囲するように形成されていることが好ましい。金属層１３ｅは、ブラックマトリクス３５のうち封止部４０と重なる部分と対向するように配置され、光反射層として機能する。また、酸化物半導体層７ｅの上面の一部は金属層１３ｅで覆われていないことが好ましい。酸化物半導体層７ｅの上面のうち金属層１３ｅで覆われていない部分は光吸収層として機能する。
　本実施形態でも、酸化物半導体層７ｅは、酸化物半導体ＴＦＴ１０３の活性層と同一の半導体膜から形成されている。また、金属層１３ｅは、ソースおよびドレイン電極と同一の金属膜から形成されている。低反射層４ｅは、金属層１３ｅと酸化物半導体層７ｅとの間にアニール処理によって形成された反応層であり、酸化物半導体ＴＦＴ１０３における低反射層４ｓ、４ｄ（図１）と同時に形成される。
　液晶表示装置２００３では、シール材や封止材の一部は、外部から前面基板３４を透過した光（例えばＵＶ光）３９ａによって直接照射されて硬化し、他の一部は、外部から前面基板３４を透過した後、金属層１３ｅの表面で反射された光３９ｂによって硬化する。
　本実施形態でも、シール材や封止材を硬化させるための光の一部３９ｂ、３９ｃは、パネル内部に入射するが、ブラックマトリクス３５または酸化物半導体層７ｅによって吸収され、表示領域３６には入射しない。従って、液晶表示装置２００３内部での多重反射によってＵＶ光が酸化物半導体ＴＦＴ１０３のチャネル領域に入射することを抑制できる。
　また、本実施形態によると、封止部４０の一部をブラックマトリクス３５の周縁部と重なるように配置できる。その上、迷光が低減されるので、酸化物半導体ＴＦＴ１０３とシール部３８および封止部４０との間隔を小さくすることが可能になる。従って、額縁領域３７の面積を小さくできる（狭額縁化）。
　さらに、酸化物半導体層７ｅ、低反射層４ｅおよび金属層１３ｅからなる積層膜４１を、静電気対策用保護配線や信号線として用いてもよい。これにより、さらなる狭額縁化を実現できる。
　本実施形態によると、酸化物半導体ＴＦＴ１０３を形成する工程と同一の工程により、酸化物半導体層７ｅ、低反射層４ｅおよび金属層１３ｅを形成することができる。従って、製造工程数を増加させることなく、光によるＴＦＴ特性の低下を抑制できる。
　前述の実施形態と同様に、酸化物半導体層７ｅの上面の一部３３が金属層１３ｅから露出していると、その露出部分３３が光吸収層として機能するので、迷光をさらに効果的に低減できる。光吸収層として機能する部分は、封止部４０および金属層１３ｅよりも表示領域３６側に配置されていることが好ましい。なお、積層膜４１の表示領域３６側に、積層膜とは別個に、酸化物半導体層単層からなる光吸収層を形成してもよい。
　なお、真空法を用いた液晶表示装置において、光反射層を配置せず、光吸収層のみを配置しても、迷光によるＴＦＴ特性の低下を抑制することができる。光吸収層として酸化物半導体層を用いることができる。この場合、基板の法線方向から見たとき、シール部および封止部は、光吸収層である酸化物半導体層およびブラックマトリクスの外側に配置されることが好ましい。
　本発明は、アクティブマトリクス基板等の回路基板、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置や指紋読み取り装置等の電子装置などの薄膜トランジスタを備えた装置に広く適用できる。特に、大型の液晶表示装置等に好適に適用され得る。
　１　　　基板
　３ａ　　ゲート電極
　３ｃ　　ゲート接続配線
　３ｇ　　ゲートバスライン
　４ｓ、４ｄ、４ｅ　低反射層
　５　　　ゲート絶縁層
　７　　　酸化物半導体層（活性層）
　７ｓ　　第１コンタクト領域
　７ｄ　　第２コンタクト領域
　７ｃ　　チャネル領域
　７ｅ　　酸化物半導体層（光吸収層）
　９　　　エッチストップ
　１３ａｓ　　ソース電極
　１３ａｄ　　ドレイン電極
　１３ｓ　　　ソースバスライン
　１３ｅ　　　金属層（光反射層）
　２０　　　　層間絶縁層
　２０Ａ　　　第１層間絶縁層（パッシベーション膜）
　２０Ｂ　　　第２層間絶縁層
　１９　　　　画素電極
　１９ｃ　　　導電層
　２９、６０ａ、６０ｂ　　光（可視光）
　３０　　　　液晶層
　３２　　　　背面基板
　３４　　　　前面基板
　３６　　　　表示領域
　３７　　　　額縁領域
　３８　　　　シール部
　３９ａ、３９ｂ、３９ｃ　　光（ＵＶ光、可視光）
　４０　　　　封止部
　４１　　　　積層膜
　１０３、２０３　　酸化物半導体ＴＦＴ
　１０７、１０８、１０９　　　ソース・ゲート接続部
　１００１、１００２、３００１、３００２　　　半導体装置
　２００１、２００２、２００３　　　液晶表示装置

Claims (20)

  1. 　基板と、前記基板に支持された薄膜トランジスタとを備えた半導体装置であって、
    　前記薄膜トランジスタは、
    　　チャネル領域と、前記チャネル領域の両側にそれぞれ位置するソースコンタクト領域およびドレインコンタクト領域とを有する酸化物半導体層と、
    　　前記基板と前記酸化物半導体層との間に、前記酸化物半導体層の少なくともチャネル領域と重なるように配置されたゲート電極と、
    　　前記ゲート電極と前記酸化物半導体層との間に形成されたゲート絶縁層と、
    　　前記ソースコンタクト領域と電気的に接続されたソース電極と、
    　　前記ドレインコンタクト領域と電気的に接続されたドレイン電極と
    を含み、
    　前記ソース電極は、ソースバスラインと電気的に接続されており、
    　前記ソース電極、前記ソースバスラインおよび前記ドレイン電極は第１の金属元素を含んでおり、前記酸化物半導体層は第２の金属元素を含んでおり、
    　前記基板の法線方向から見たとき、前記ソース電極の少なくとも一部、前記ソースバスラインの少なくとも一部および前記ドレイン電極の少なくとも一部は、前記酸化物半導体層と重なっており、
    　前記ソース電極と前記酸化物半導体層との間、前記ソースバスラインと前記酸化物半導体層との間、および、前記ドレイン電極と前記酸化物半導体層との間には、第１および第２の金属元素を含み、前記ソース電極よりも可視光に対する反射率の低い低反射層が形成されている半導体装置。
  2. 　前記第２の金属元素はインジウムであり、前記低反射層は金属インジウムを含む請求項１に記載の半導体装置。
  3. 　前記低反射層は、前記ソース電極、前記ソースバスラインおよび前記ドレイン電極と前記酸化物半導体層とが反応し、前記第１の金属元素の酸化と前記第２の金属元素の還元とが生じることによって形成された反応層である請求項１または２に記載の半導体装置。
  4. 　前記ソース電極、前記ソースバスラインおよび前記ドレイン電極の下面全体は前記低反射層に接触している請求項１から３のいずれかに記載の半導体装置。
  5. 　前記基板の法線方向から見たとき、前記低反射層は、前記ソース電極の前記チャネル領域側の端部から前記ドレイン電極側に距離Ｄｓだけ延びて前記チャネル領域の一部を覆っており、かつ、前記ドレイン電極の前記チャネル領域側の端部から前記ソース電極側に距離Ｄｄだけ延びて前記チャネル領域の一部を覆っており、距離Ｄｓおよび距離Ｄｄの和はチャネル長よりも小さい請求項１から４のいずれかに記載の半導体装置。
  6. 　前記距離ＤｓおよびＤｄはいずれも０．１μｍ以上１．０μｍ以下である請求項５に記載の半導体装置。
  7. 　前記酸化物半導体層の少なくとも前記チャネル領域を覆うエッチストップをさらに備える請求項１から３のいずれかに記載の半導体装置。
  8. 　前記ソース電極、前記ソースバスラインおよび前記ドレイン電極を覆う第１層間絶縁層をさらに備え、
    　前記低反射層は、前記酸化物半導体層の上に前記ソース電極、前記ソースバスラインおよび前記ドレイン電極を形成し、これらを覆う前記第１層間絶縁層を形成した後、２００℃以上４００℃以下の温度でアニール処理を行うことによって形成された層である請求項１から７のいずれかに記載の半導体装置。
  9. 　前記基板の背面側に設けられたバックライトをさらに備える請求項１から８のいずれかに記載の半導体装置。
  10. 　前記第１の金属元素はチタンであり、前記酸化物半導体層はＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含み、前記第２の金属元素はインジウムである請求項１から９のいずれかに記載の半導体装置。
  11. 　請求項１から１０のいずれかに記載の半導体装置を備える液晶表示装置であって、
    　前記基板に対向するように保持された対向基板と、
    　前記基板と前記対向基板との間に設けられた液晶層と、
    　光硬化性樹脂を含むシール材で形成され、前記液晶層を包囲するシール部と
    を備え、
    　前記液晶表示装置は、複数の画素を有する表示領域と、前記表示領域の周縁に位置する額縁領域とを有し、前記薄膜トランジスタは前記表示領域に配置され、前記シール部は前記額縁領域に配置されており、
    　前記額縁領域において、
    　　前記基板には、前記シール部と前記表示領域との間に、前記シール材を硬化させるための光を吸収する光吸収層が形成されており、
    　　前記対向基板には、前記シール部と前記表示領域との間に遮光層が形成されており、
    　前記光吸収層は、前記薄膜トランジスタの前記酸化物半導体層と同じ酸化物半導体膜から形成された酸化物半導体層である液晶表示装置。
  12. 　請求項１から１０のいずれかに記載の半導体装置を備える液晶表示装置であって、
    　前記基板に対向するように保持された対向基板と、
    　前記基板と前記対向基板との間に設けられた液晶層と、
    　光硬化性樹脂を含むシール材で形成され、前記液晶層を包囲するシール部と
    を備え、
    　前記液晶表示装置は、複数の画素を有する表示領域と、前記表示領域の周縁に位置する額縁領域とを有し、前記薄膜トランジスタは前記表示領域に配置され、前記シール部は前記額縁領域に配置されており、
    　前記額縁領域において、
    　　前記基板には、前記シール部の一部と重なるように、前記シール材を硬化させるための光を反射する光反射層が形成されており、
    　　前記対向基板には、前記シール部の一部と重なり、かつ、前記光反射層と対向するように遮光層が形成されており、
    　前記光反射層は前記ソース電極と同じ金属膜から形成された金属層であり、前記金属層と前記基板との間には、前記基板側から、前記薄膜トランジスタの前記酸化物半導体層と同じ酸化物半導体膜から形成された光吸収層と、前記第１および第２の金属元素を含み、前記光に対する反射率が前記金属層よりも低い層とが形成されている液晶表示装置。
  13. 　前記光吸収層の一部は、前記シール部と前記表示領域との間に位置し、かつ、前記金属層によって覆われていない請求項１２に記載の液晶表示装置。
  14. 　前記シール部は、液晶材料を注入するための隙間を有しており、
    　光硬化性樹脂で形成され、前記隙間を封止するための封止部をさらに備え、
    　前記光吸収層は、前記封止部と前記表示領域との間にも配置されている請求項１１に記載の液晶表示装置。
  15. 　前記シール部は、液晶材料を注入するための隙間を有しており、
    　前記隙間を封止するための封止部をさらに備え、
    　前記光反射層は、前記封止部の一部とも重なるように配置されている請求項１２または１３に記載の液晶表示装置。
  16. 　（Ａ）基板上にゲート電極を形成する工程と、
    　（Ｂ）前記ゲート電極を覆うようにゲート絶縁層を形成する工程と、
    　（Ｃ）前記ゲート絶縁層の上に酸化物半導体層を形成する工程と、
    　（Ｄ）前記酸化物半導体層の上に、ソース電極、前記ソース電極に接続されたソースバスライン、および前記ソース電極と電気的に分離されたドレイン電極を形成する工程と、
    　（Ｅ）前記ソース電極、前記ソースバスラインおよび前記ドレイン電極を覆うように第１層間絶縁層を形成する工程と、
    　（Ｆ）２００℃以上４００℃以下の温度でアニール処理を行って、前記ソース電極、前記ソースバスラインおよび前記ドレイン電極と前記酸化物半導体層との間に、それぞれ、前記ソース電極よりも可視光に対する反射率の低い低反射層を形成する工程と
    を包含する半導体装置の製造方法。
  17. 　前記工程（Ｃ）と前記工程（Ｄ）との間に、前記酸化物半導体層のうちチャネル領域となる部分を覆うエッチストップを形成する工程をさらに包含する請求項１６に記載の半導体装置の製造方法。
  18. 　（Ａ）基板上にゲート電極を形成する工程と、
    　（Ｂ）前記ゲート電極を覆うようにゲート絶縁層を形成する工程と、
    　（Ｃ）前記ゲート絶縁層の上に酸化物半導体膜および金属膜をこの順で堆積し、得られた積層膜のパターニングを行うことにより、酸化物半導体層と、前記酸化物半導体層と同じパターンを有する金属層とを得る工程と、
    　（Ｄ）前記金属層のパターニングを行なうことにより、前記金属層からソース電極、前記ソース電極に接続されたソースバスライン、および前記ソース電極と電気的に分離されたドレイン電極を形成する工程と、
    　（Ｅ）前記ソース電極、前記ソースバスラインおよび前記ドレイン電極を覆うように第１層間絶縁層を形成する工程と、
    　（Ｆ）２００℃以上４００℃以下の温度でアニール処理を行って、前記ソース電極、前記ソースバスラインおよび前記ドレイン電極と前記酸化物半導体層との間に、それぞれ、前記ソース電極よりも可視光に対する反射率の低い低反射層を形成する工程と
    を包含する半導体装置の製造方法。
  19. 　前記金属膜はチタン膜を含み、前記酸化物半導体層はＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む請求項１６から１８のいずれかに記載の半導体装置の製造方法。
  20. 　前記工程（Ｆ）において、前記アニール処理の温度は３５０℃以上４００℃以下である請求項１９に記載の半導体装置の製造方法。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015046204A1 (ja) * 2013-09-27 2015-04-02 三菱電機株式会社 Ｔｆｔアレイ基板、液晶表示装置、およびｔｆｔアレイ基板の製造方法
JP2015228491A (ja) * 2014-05-02 2015-12-17 株式会社半導体エネルギー研究所 半導体装置、タッチセンサ、表示装置
JP2016048706A (ja) * 2014-08-27 2016-04-07 三菱電機株式会社 アレイ基板およびその製造方法
US9812581B2 (en) 2013-03-07 2017-11-07 Sharp Kabushiki Kaisha Semiconductor device and method for manufacturing same
JP2018078339A (ja) * 2012-11-30 2018-05-17 株式会社半導体エネルギー研究所 半導体装置
JP2018170319A (ja) * 2017-03-29 2018-11-01 株式会社Ｊｏｌｅｄ 半導体装置およびその製造方法、並びに表示装置
JP2020010030A (ja) * 2018-07-02 2020-01-16 シャープ株式会社 アクティブマトリクス基板およびアクティブマトリクス基板の製造方法
JP2020038989A (ja) * 2013-01-30 2020-03-12 株式会社半導体エネルギー研究所 半導体装置
WO2020170925A1 (ja) * 2019-02-21 2020-08-27 東レ株式会社 電界効果型トランジスタ、その製造方法およびそれを用いた無線通信装置
JP2021089428A (ja) * 2019-12-03 2021-06-10 エルジー ディスプレイ カンパニー リミテッド ディスプレー装置

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130117558A (ko) * 2012-04-18 2013-10-28 삼성디스플레이 주식회사 박막 트랜지스터, 박막 트랜지스터 표시판 및 박막 트랜지스터 표시판 제조 방법
CN103474471B (zh) * 2013-08-29 2016-05-25 京东方科技集团股份有限公司 薄膜晶体管及制备方法、阵列基板及制备方法、显示装置
KR102130516B1 (ko) * 2013-11-26 2020-07-06 엘지디스플레이 주식회사 산화물 박막트랜지스터 및 그 제조방법
JP6227396B2 (ja) * 2013-12-20 2017-11-08 株式会社ジャパンディスプレイ 薄膜トランジスタ及びそれを用いた表示装置
KR102234434B1 (ko) * 2013-12-27 2021-04-02 삼성디스플레이 주식회사 표시패널 및 그 제조방법
JP6494184B2 (ja) * 2014-06-12 2019-04-03 三菱電機株式会社 薄膜トランジスタ、アクティブマトリックス基板、薄膜トランジスタの製造方法およびアクティブマトリックス基板の製造方法
CN104049428B (zh) * 2014-06-16 2017-02-22 京东方科技集团股份有限公司 一种阵列基板及其制作方法和显示装置
KR102251840B1 (ko) * 2014-08-14 2021-05-13 엘지디스플레이 주식회사 저반사 패널을 포함하는 유기발광 표시장치
CN104409362A (zh) * 2014-11-13 2015-03-11 京东方科技集团股份有限公司 一种薄膜晶体管和阵列基板的制作方法及相应装置
CN104360557B (zh) 2014-11-26 2017-04-26 京东方科技集团股份有限公司 阵列基板及其制造方法，以及显示装置
CN104752489A (zh) * 2015-04-10 2015-07-01 深圳市华星光电技术有限公司 阵列基板、显示装置及用于制备阵列基板的方法
US10103269B2 (en) * 2015-05-08 2018-10-16 Lg Chem, Ltd. Thin-film transistor substrate having a light reflection reduction layer and display device comprising same
KR102558900B1 (ko) * 2015-10-23 2023-07-25 엘지디스플레이 주식회사 표시장치와 이의 제조방법
CN106463407A (zh) * 2015-12-18 2017-02-22 京东方科技集团股份有限公司 薄膜晶体管，薄膜晶体管阵列基板，显示器件，其制备方法
US20210294138A1 (en) * 2016-09-27 2021-09-23 Sharp Kabushiki Kaisha Active matrix substrate and method for manufacturing same
CN206441732U (zh) * 2017-02-22 2017-08-25 京东方科技集团股份有限公司 一种显示屏和显示装置
KR102459046B1 (ko) * 2017-12-21 2022-10-25 엘지디스플레이 주식회사 액정표시장치
JP2019114751A (ja) * 2017-12-26 2019-07-11 シャープ株式会社 薄膜トランジスタ基板及びそれを備えた液晶表示装置並びに薄膜トランジスタ基板の製造方法
JP2020004859A (ja) * 2018-06-28 2020-01-09 堺ディスプレイプロダクト株式会社 薄膜トランジスタ、表示装置及び薄膜トランジスタの製造方法
CN110858035B (zh) * 2018-08-24 2022-12-02 夏普株式会社 液晶显示装置
JP2022024203A (ja) * 2018-11-26 2022-02-09 株式会社ジャパンディスプレイ 表示装置

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001083529A (ja) * 1999-09-16 2001-03-30 Hitachi Ltd 液晶表示装置及びその製造方法
JP2001222017A (ja) * 1999-05-24 2001-08-17 Fujitsu Ltd 液晶表示装置及びその製造方法
JP2008219008A (ja) 2007-02-28 2008-09-18 Samsung Electronics Co Ltd 薄膜トランジスタ及びその製造方法
WO2010002803A2 (en) * 2008-07-02 2010-01-07 Applied Materials, Inc. Treatment of gate dielectric for making high performance metal oxide and metal oxynitride thin film transistors
JP2010056539A (ja) * 2008-07-31 2010-03-11 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2010067710A (ja) * 2008-09-09 2010-03-25 Fujifilm Corp 薄膜電界効果型トランジスタおよびそれを用いた表示装置
JP2010093070A (ja) * 2008-10-08 2010-04-22 Canon Inc 電界効果型トランジスタ及びその製造方法
JP2010156960A (ja) 2008-12-03 2010-07-15 Semiconductor Energy Lab Co Ltd 液晶表示装置
JP2010212673A (ja) * 2009-02-13 2010-09-24 Semiconductor Energy Lab Co Ltd トランジスタ、及び当該トランジスタを具備する半導体装置、並びにそれらの作製方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6255130B1 (en) * 1998-11-19 2001-07-03 Samsung Electronics Co., Ltd. Thin film transistor array panel and a method for manufacturing the same
JP3766563B2 (ja) * 1999-05-17 2006-04-12 株式会社日立製作所 液晶表示装置
KR101206033B1 (ko) * 2006-04-18 2012-11-28 삼성전자주식회사 ＺｎＯ 반도체 박막의 제조방법 및 이를 이용한박막트랜지스터 및 그 제조방법
KR101287767B1 (ko) * 2006-09-22 2013-07-18 엘지디스플레이 주식회사 액정모듈 및 이의 제조방법
TWI521292B (zh) * 2007-07-20 2016-02-11 半導體能源研究所股份有限公司 液晶顯示裝置
KR101218090B1 (ko) * 2009-05-27 2013-01-18 엘지디스플레이 주식회사 산화물 박막 트랜지스터 및 그 제조방법

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001222017A (ja) * 1999-05-24 2001-08-17 Fujitsu Ltd 液晶表示装置及びその製造方法
JP2001083529A (ja) * 1999-09-16 2001-03-30 Hitachi Ltd 液晶表示装置及びその製造方法
JP2008219008A (ja) 2007-02-28 2008-09-18 Samsung Electronics Co Ltd 薄膜トランジスタ及びその製造方法
WO2010002803A2 (en) * 2008-07-02 2010-01-07 Applied Materials, Inc. Treatment of gate dielectric for making high performance metal oxide and metal oxynitride thin film transistors
JP2010056539A (ja) * 2008-07-31 2010-03-11 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2010067710A (ja) * 2008-09-09 2010-03-25 Fujifilm Corp 薄膜電界効果型トランジスタおよびそれを用いた表示装置
JP2010093070A (ja) * 2008-10-08 2010-04-22 Canon Inc 電界効果型トランジスタ及びその製造方法
JP2010156960A (ja) 2008-12-03 2010-07-15 Semiconductor Energy Lab Co Ltd 液晶表示装置
JP2010212673A (ja) * 2009-02-13 2010-09-24 Semiconductor Energy Lab Co Ltd トランジスタ、及び当該トランジスタを具備する半導体装置、並びにそれらの作製方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP2660869A4

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018078339A (ja) * 2012-11-30 2018-05-17 株式会社半導体エネルギー研究所 半導体装置
JP2020038989A (ja) * 2013-01-30 2020-03-12 株式会社半導体エネルギー研究所 半導体装置
US9812581B2 (en) 2013-03-07 2017-11-07 Sharp Kabushiki Kaisha Semiconductor device and method for manufacturing same
WO2015046204A1 (ja) * 2013-09-27 2015-04-02 三菱電機株式会社 Ｔｆｔアレイ基板、液晶表示装置、およびｔｆｔアレイ基板の製造方法
JPWO2015046204A1 (ja) * 2013-09-27 2017-03-09 三菱電機株式会社 Ｔｆｔアレイ基板
JP2015228491A (ja) * 2014-05-02 2015-12-17 株式会社半導体エネルギー研究所 半導体装置、タッチセンサ、表示装置
JP2016048706A (ja) * 2014-08-27 2016-04-07 三菱電機株式会社 アレイ基板およびその製造方法
JP2018170319A (ja) * 2017-03-29 2018-11-01 株式会社Ｊｏｌｅｄ 半導体装置およびその製造方法、並びに表示装置
US10879273B2 (en) 2018-07-02 2020-12-29 Sharp Kabushiki Kaisha Active matrix substrate
JP2020010030A (ja) * 2018-07-02 2020-01-16 シャープ株式会社 アクティブマトリクス基板およびアクティブマトリクス基板の製造方法
WO2020170925A1 (ja) * 2019-02-21 2020-08-27 東レ株式会社 電界効果型トランジスタ、その製造方法およびそれを用いた無線通信装置
JP6809645B1 (ja) * 2019-02-21 2021-01-06 東レ株式会社 電界効果型トランジスタ、その製造方法およびそれを用いた無線通信装置
US11711929B2 (en) 2019-02-21 2023-07-25 Toray Industries, Inc. Field-effect transistor, method for manufacturing same, and wireless communication device
JP2021089428A (ja) * 2019-12-03 2021-06-10 エルジー ディスプレイ カンパニー リミテッド ディスプレー装置
JP7160884B2 (ja) 2019-12-03 2022-10-25 エルジー ディスプレイ カンパニー リミテッド ディスプレー装置
US11616114B2 (en) 2019-12-03 2023-03-28 Lg Display Co., Ltd. Display device
US11963414B2 (en) 2019-12-03 2024-04-16 Lg Display Co., Ltd. Display device

Also Published As

Publication number Publication date
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CN103283029B (zh) 2016-03-30
JPWO2012090794A1 (ja) 2014-06-05
KR20130133258A (ko) 2013-12-06

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