WO2015046204A1 - Ｔｆｔアレイ基板、液晶表示装置、およびｔｆｔアレイ基板の製造方法 - Google Patents

Ｔｆｔアレイ基板、液晶表示装置、およびｔｆｔアレイ基板の製造方法 Download PDF

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layer
source electrode
drain electrode
tft array
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PCT/JP2014/075199
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村上　隆昭
中川　直紀
井上　和式
耕治 小田
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三菱電機株式会社
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    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT

Definitions

  • the present invention relates to a TFT array substrate having a thin film transistor using an InGaZnO-based semiconductor, a liquid crystal display device including the TFT array substrate, and a method for manufacturing the TFT array substrate.
  • Liquid crystal display one of the conventional thin panels, is widely used for monitors of personal computers and personal digital assistants, taking advantage of low power consumption and small size and light weight. ing. In recent years, it has been widely used as a TV application.
  • An electroluminescent EL display device using an illuminant such as an EL (Electro-Luminescence) element having a characteristic not found in a liquid crystal display device in a pixel display unit is also used as a next-generation thin panel device. ing.
  • Thin film transistors used in these display devices often use a MOS (Metal Oxide Semiconductor) structure using a semiconductor layer.
  • Thin film transistors include a reverse stagger type (bottom gate type) and a top gate type.
  • the semiconductor layer includes an amorphous Si film and a polycrystalline Si film.
  • a polycrystalline Si film is often used from the viewpoint of improving the aperture ratio of the display region, improving the resolution, and forming a peripheral driver circuit such as a gate driver with a thin film transistor. .
  • an InGaZnO-based oxide semiconductor layer which has higher mobility than amorphous silicon and can be formed at a low temperature has been used for a thin film transistor.
  • the oxide semiconductor layer can be formed by a sputtering method.
  • a thin film transistor used in a display device is formed on a transparent substrate such as a glass substrate, and is used in a state where it is always irradiated with light from a backlight.
  • a white LED LightLEDEmitting Diode
  • the emission spectrum of the white LED has a strong peak around a wavelength of 450 nm.
  • the energy band gap of the InGaZnO-based oxide semiconductor layer is about 3.1 eV and is transparent to visible light.
  • there are various levels in the energy band and these levels are excited by light in the vicinity of a wavelength of 450 nm to generate carriers.
  • the generated carriers cause variations in characteristics and variations in characteristics of the thin film transistor.
  • an Al-based antireflection film (Al-based thin film) is disclosed that is lower in cost and environmentally friendly than conventional antireflection films using Cr or the like (see, for example, Patent Document 1).
  • Patent Document 1 shows an example in which light incidence on a thin film transistor is suppressed by forming an Al-based thin film as an antireflection film on a transparent substrate.
  • the metal surface is formed only by forming the antireflection film only on the transparent substrate or on each of the upper part of the gate electrode and the lower part of the source / drain electrode.
  • the light reaching the oxide semiconductor layer cannot be suppressed by multiple reflection at.
  • the antireflection film that is an Al-based thin film easily reacts with the InGaZnO-based oxide semiconductor layer to form Al 2 O 3 that is an insulator at the interface. Therefore, it is difficult to dispose the antireflection film on the metal surface side in contact with the InGaZnO-based oxide semiconductor layer.
  • the present invention has been made to solve these problems, and a TFT array substrate having a thin film transistor capable of reducing the influence of light irradiation on an oxide semiconductor layer, and a liquid crystal display device including the TFT array substrate And a method for manufacturing a TFT array substrate.
  • a TFT array substrate includes a TFT including a gate wiring and a source wiring arranged in a matrix on the substrate, and a thin film transistor arranged at an intersection of the gate wiring and the source wiring.
  • An array substrate, a gate electrode formed on the substrate, a gate insulating film formed so as to cover the gate electrode, a channel layer made of an InGaZnO-based oxide semiconductor formed on the gate insulating film, and the channel layer A source electrode including a stacked body in which the first source electrode layer and the second source electrode layer are stacked in this order and spaced apart from the source electrode on the channel layer.
  • the first source electrode layer is a layer of a conductive film having a lower reflectance than the second source electrode layer, and the first drain electrode layer is lower than the second drain electrode layer. It is a conductive film layer having a low reflectance.
  • the TFT array substrate manufacturing method includes (a) a step of forming a gate electrode on the substrate, (b) a step of forming a gate insulating film so as to cover the gate electrode, and (c) on the gate insulating film. Forming a channel layer, which is an InGaZnO-based oxide semiconductor, and (d) a first source electrode layer and a second source electrode layer formed from one side of the channel layer over the gate insulating film. And (e) a first drain electrode layer formed on the gate insulating film from the other side spaced apart from the source electrode on the channel layer. And a step of forming a drain electrode including a stacked body in which the second drain electrode layer is laminated in this order.
  • step (d) the first source electrode layer is more reflective than the second source electrode layer. Rate is low Is formed as a layer of the conductive film, in step (e), the first drain electrode layer than the second drain electrode layer, characterized in that it is formed as a layer of low conductivity film reflectivity.
  • a TFT array substrate is a TFT array substrate comprising gate wirings and source wirings arranged in a matrix on the substrate, and thin film transistors arranged at intersections of the gate wirings and the source wirings.
  • the gate electrode formed above, the gate insulating film formed so as to cover the gate electrode, the channel layer that is an InGaZnO-based oxide semiconductor formed on the gate insulating film, and the gate insulating film from one side on the channel layer
  • a source electrode including a stacked body in which the first source electrode layer and the second source electrode layer are stacked in this order, and the gate insulating film from the other side separated from the source electrode on the channel layer.
  • a drain electrode including a stacked body in which the first drain electrode layer and the second drain electrode layer are stacked in this order.
  • the first source electrode layer is a conductive film layer having a lower reflectance than the second source electrode layer
  • the first drain electrode layer is a conductive film having a lower reflectance than the second drain electrode layer.
  • the TFT array substrate manufacturing method includes (a) a step of forming a gate electrode on the substrate, (b) a step of forming a gate insulating film so as to cover the gate electrode, and (c) on the gate insulating film. Forming a channel layer, which is an InGaZnO-based oxide semiconductor, and (d) a first source electrode layer and a second source electrode layer formed from one side of the channel layer over the gate insulating film. And (e) a first drain electrode layer formed on the gate insulating film from the other side spaced apart from the source electrode on the channel layer. And a step of forming a drain electrode including a stacked body in which the second drain electrode layer is laminated in this order.
  • the first source electrode layer is more reflective than the second source electrode layer. Rate is low
  • the first drain electrode layer is formed as a conductive film layer having a reflectance lower than that of the second drain electrode layer. It becomes possible to reduce the influence of light irradiation.
  • FIG. 2 is a cross-sectional view taken along line A1-A2 of FIG. It is a figure for demonstrating the mode of the light which injected into the thin-film transistor by Embodiment 1 of this invention. It is a figure which shows an example of the manufacturing process of the TFT array substrate which has a thin-film transistor by Embodiment 1 of this invention. It is a figure which shows an example of the manufacturing process of the TFT array substrate which has a thin-film transistor by Embodiment 1 of this invention.
  • FIG. 1 is a plan view showing an example of a configuration of a liquid crystal display device having a thin film transistor according to the first embodiment, and illustrates a part (three pixels) of a TFT array substrate in the liquid crystal display device.
  • a region 20 surrounded by a broken line indicates one pixel
  • FIG. 1 shows three pixels.
  • a thin film transistor is formed in a region 21 surrounded by an alternate long and short dash line.
  • a liquid crystal display device generally includes a liquid crystal panel having a structure in which liquid crystal is sandwiched between a TFT array substrate and a counter substrate, a driving printed circuit board connected to the liquid crystal panel, a backlight unit, and the like. .
  • Gate wirings and source wirings are arranged in a matrix on the TFT array substrate of the liquid crystal panel, and thin film transistors are formed at intersections between the gate wirings and the source wirings.
  • a source electrode 4 and a drain electrode 5 are formed on an oxide semiconductor layer 6 of a thin film transistor so as to be separated from each other.
  • the source electrode 4 is connected to the source wiring 13, and the drain electrode 5 is connected to the pixel electrode 11 that is a transparent electrode through the contact hole 10.
  • the pixel electrode 11 is a pixel electrode of a liquid crystal display, and is formed of ITO (Indium Tin Oxide) or the like.
  • the gate electrode 3 is connected to the gate wiring 12.
  • the auxiliary capacitance electrode / wiring 14 is formed between the pixel electrode 11 and an insulating film (not shown).
  • FIG. 2 is a cross-sectional view taken along line A1-A2 of FIG. 1, and shows an example of the structure of the thin film transistor.
  • the substrate 1 side of the thin film transistor is the lower side
  • the alignment film 9 side is the upper side.
  • the substrate 1 is an insulating substrate having optical transparency such as a glass substrate or a quartz substrate.
  • the gate electrode 3 is formed as a stacked body in which a first gate electrode layer 3a, a second gate electrode layer 3b, and a third gate electrode layer 3c are sequentially stacked. That is, the first gate electrode layer 3a is located below the second gate electrode layer 3b, and the third gate electrode layer 3c is located above.
  • the second gate electrode layer 3b is a conductor film formed as an Al alloy layer.
  • the first gate electrode layer 3a and the third gate electrode layer 3c are conductive films formed as Al nitride layers, and have a nitridation rate of about 40 to 50 atm%.
  • the reflectances of the first gate electrode layer 3a and the third gate electrode layer 3c are lower than the reflectances of the second gate electrode layer 3b.
  • a gate insulating film 2 is formed so as to cover the surface of the gate electrode 3 and the substrate 1.
  • the gate insulating film 2 is composed of a silicon nitride film (SiN film) or a silicon oxide film (SiO 2 film).
  • the oxide semiconductor layer 6 that is a channel layer is formed on the gate insulating film 2.
  • the oxide semiconductor layer 6 is composed of an InGaZnO-based oxide semiconductor.
  • a source electrode 4 is formed through a transparent conductive film 7 from one side of the oxide semiconductor layer 6 to the gate insulating film 2.
  • the source electrode 4 is formed by sequentially laminating a first source electrode layer 4a, a second source electrode layer 4b, and a third source electrode layer 4c. That is, the first source electrode layer 4a is positioned below the second source electrode layer 4b, and the third source electrode layer 4c is positioned above.
  • the second source electrode layer 4b is a conductor film formed as an Al alloy layer.
  • the first source electrode layer 4a and the third source electrode layer 4c are conductive films formed as Al nitride layers, and have a nitridation rate of about 40 to 50 atm%.
  • the film thicknesses of the first source electrode layer 4a and the third source electrode layer 4c are 10 nm to 100 nm, more preferably 20 nm to 75 nm.
  • the reflectances of the first source electrode layer 4a and the third source electrode layer 4c are lower than the reflectances of the second source electrode layer 4b.
  • the transparent conductive film 7 is transparent to visible light and is made of ITO. In addition, not only ITO but IZO, GZO, etc. may be sufficient.
  • a drain electrode 5 is formed on the gate insulating film 2 from the other side away from the source electrode 4 on the oxide semiconductor layer 6 via the transparent conductive film 7.
  • the drain electrode 5 is formed as a stacked body in which a first drain electrode layer 5a, a second drain electrode layer 5b, and a third drain electrode layer 5c are sequentially stacked. That is, the first drain electrode layer 5a is located below the second drain electrode layer 5b, and the third drain electrode layer 5c is located above.
  • the second drain electrode layer 5b is a conductor film formed as an Al alloy layer.
  • the first drain electrode layer 5a and the third drain electrode layer 5c are conductive films formed as Al nitride layers, and have a nitridation rate of about 40 to 50 atm%.
  • the film thicknesses of the first drain electrode layer 5a and the third drain electrode layer 5c are 10 nm to 100 nm, more preferably 20 nm to 75 nm.
  • the reflectances of the first drain electrode layer 5a and the third drain electrode layer 5c are lower than the reflectances of the second drain electrode layer 5b.
  • a protective film 8 is formed so as to cover the surfaces of the source electrode 4, the drain electrode 5, and the oxide semiconductor layer 6.
  • An alignment film 9 is disposed on the protective film 8.
  • the protective film 8 is composed of a silicon nitride film or the like.
  • the end of the oxide semiconductor layer 6 is located inside the end of the gate electrode 3.
  • FIG. 3 is a diagram for explaining a state of light incident on the thin film transistor.
  • the incident light repeats multiple reflections at the third source electrode layer 4c, the interface between the protective film 8 and the alignment film 9, and reaches the oxide semiconductor layer 6. At this time, since the reflectance of the third source electrode layer 4c is low, the light attenuates every time it is reflected.
  • the portion where the drain electrode 5 of the thin film transistor is not formed (for example, the upper side in FIG. 1) is directed to the upper portion of the drain electrode 5 (that is, the third drain electrode layer 5c).
  • the incident light repeatedly undergoes multiple reflection at the third drain electrode layer 5c, the interface between the protective film 8 and the alignment film 9, and the like, and reaches the oxide semiconductor layer 6 (not shown).
  • the reflectance of the third drain electrode layer 5c is low, the light attenuates every time it is reflected.
  • the light incident from the lower side of the substrate 1 between the source electrode 4 and the gate electrode 3 is transparent before being reflected by the first source electrode layer 4a.
  • the conductive film 7 is transmitted.
  • the film thickness of the transparent conductive film 7 is about 10 nm.
  • the light transmitted through the transparent conductive film 7 is reflected by the first source electrode layer 4a and then by the third gate electrode layer 3c. Such reflection is repeated to reach the oxide semiconductor layer 6.
  • the reflectivity of the first source electrode layer 4a and the third gate electrode layer 3c is low, the light attenuates every time it is reflected.
  • the light incident from the lower side of the substrate 1 toward the gate electrode 3 is reflected by the first gate electrode layer 3a and the lower end surface of the substrate 1, and then the drain electrode. 5 is reflected by the first drain electrode layer 5a after passing through the transparent conductive film 7 formed on the lower side.
  • the light reflected in this way is not limited to the thin film transistor formation region (region 21) shown in FIG. 1, but may be attenuated by repeated multiple reflections and diffraction, and is formed in another adjacent pixel region (region 20). In some cases, the light enters the thin film transistor.
  • 5a and the third drain electrode layer 5c are made of a material having low reflectivity, and therefore, light propagation toward the oxide semiconductor layer 6 which is a channel layer and light absorption in the oxide semiconductor layer 6 are absorbed. Can be reduced. That is, propagation of optical carriers toward the oxide semiconductor layer 6 can be reduced.
  • InGaZnO which has a hole mobility that is extremely slower than that of amorphous silicon, holes generated by light incidence are injected into the gate insulating film when a negative bias is applied to the gate electrode, and the threshold voltage of the thin film transistor becomes negative. fluctuate.
  • amorphous silicon since a leak current increases when bias application is off and holes are extracted from the source electrode, such a phenomenon (a phenomenon in which the threshold voltage of the thin film transistor fluctuates to the negative side) does not occur. . Therefore, in a thin film transistor using InGaZnO as a channel, it is possible to suppress variation in threshold voltage by suppressing light incidence and improve reliability.
  • 4 to 15 are diagrams showing an example of a manufacturing process of a TFT array substrate having thin film transistors.
  • the first gate electrode layer 3a, the second gate electrode layer 3b, and the third gate electrode layer 3c are made of metal such as Al, Mo, Cr, etc.
  • the alloy Al alloy
  • Al nitride is several tens of nm as the first gate electrode layer 3a
  • Al alloy is 200 nm as the second gate electrode layer 3b
  • Al nitride is several tens of nm as the third gate electrode layer 3c.
  • the film was continuously formed by sputtering.
  • the first gate electrode layer 3a and the third gate electrode layer 3c are made of Al nitride obtained by nitriding several tens of nm (10 nm to 100 nm, more preferably 20 nm to 75 nm) at a nitriding rate of 40 atm% or more.
  • the film thickness of the third gate electrode layer 3c may be smaller than the film thickness of the first source electrode layer 4a and the first drain electrode layer 5a described later. By doing in this way, the level
  • FIG. 16 is a diagram showing the relationship between the nitridation rate and reflectance of Al nitride.
  • the horizontal axis represents the N composition ratio of the AlN film (that is, the nitridation rate of Al nitride).
  • the vertical axis indicates the reflectance for light having a wavelength of 550 nm. Note that the thickness of the Al nitride film is 50 nm to 60 nm.
  • the reflectance of Al nitride decreases as the nitriding rate increases, and can be reduced to 30% or less, which is about 1/2 of the reflectance of Cr or the like.
  • FIG. 17 is a graph showing the relationship between the film thickness of Al nitride and the reflectance.
  • the horizontal axis indicates the film thickness of AlN.
  • the vertical axis indicates the reflectance for light having a wavelength of 450 nm and a wavelength of 550 nm.
  • the nitriding rate of the Al nitride film is 49.5 atm%.
  • the Al nitride film has a reflectance of 30% or less for light having a wavelength of 450 nm when the film thickness is in the range of 35 nm to 95 nm.
  • the nitridation rate of Al nitride is set to 40 atm% to 50 atm%. This is because if the nitriding rate is 40 atm% or more, the reflectance can be suppressed to 40% or less, and if the nitriding rate is 50 atm% or less, etching is easy.
  • the film thickness of the first gate electrode layer 3a and the third gate electrode layer 3c is about 30 nm as an example. This is because an increase in resistance is not a problem if the film thickness is 30 nm or less. Note that the resistivity of the first gate electrode layer 3a and the third gate electrode layer 3c may be increased by one to two digits by nitriding.
  • a resist 15 is formed at a predetermined position on the third gate electrode layer 3c.
  • the first gate electrode layer 3a, the second gate electrode layer 3b, and the third gate electrode layer 3c are patterned into a predetermined shape by photolithography and wet etching techniques. Then, the gate electrode 3 is formed.
  • a gate insulating film 2 is formed so as to cover the gate electrode 3.
  • the SiN film is formed to have a thickness of 400 nm by using a plasma CVD (Chemical Vapor Deposition) method.
  • the gate insulating film 2 may have a multilayer structure of a SiN film and a SiO 2 film.
  • the film thickness of the gate insulating film 2 is not limited to the above film thickness.
  • an InGaZnO-based oxide semiconductor layer 6 is formed on the gate insulating film 2 by using a sputtering method.
  • the thickness of the oxide semiconductor layer 6 is desirably about 50 nm in order to reduce a step in a later process.
  • a resist 15 is formed at a predetermined position on the oxide semiconductor layer 6.
  • the oxide semiconductor layer 6 is formed into an island shape by photolithography and wet etching techniques.
  • a transparent conductive film 7 is formed by sputtering so as to cover the surfaces of the oxide semiconductor layer 6 and the gate insulating film 2.
  • the transparent conductive film 7 is formed to suppress a reaction at the interface between the oxide semiconductor layer 6 and the source electrode 4 and the drain electrode 5.
  • the film thickness of the transparent conductive film 7 was set to 20 nm or less so that the increase in resistivity does not affect the source electrode 4 and the drain electrode 5.
  • the first source electrode layer 4a and the first drain electrode layer 5a, the second source electrode layer 4b and the second drain electrode layer 5b, the third source electrode layer 4c and the first source electrode layer 4a are formed on the transparent conductive film 7. 3 is formed by sequentially laminating three drain electrode layers 5c.
  • an Al alloy or a two-layer film of Al / Mo is used for each electrode layer.
  • the first source electrode layer 4a, the first drain electrode layer 5a, the third source electrode layer 4c, and the third drain electrode layer 5c are made of Al nitride with low reflection using an Al alloy. Since the second source electrode layer 4b and the second drain electrode layer 5b are formed as non-nitrided Al layers, light incident from the substrate 1 side (lower side) or the alignment film 9 side (upper side) ) To reduce reflection due to light incident thereon.
  • the first source electrode layer 4a, the first drain electrode layer 5a, the third source electrode layer 4c, and the third drain electrode layer 5c are about several tens of nm and have a nitriding rate of 40 atm% or more.
  • the first source electrode layer 4a, the first drain electrode layer 5a, the third source electrode layer 4c, and the third drain electrode layer 5c are 40 atm% to 50 atm%.
  • the nitriding rate was 30 nm or less. Even if the film thickness is 30 nm or less, reflection of light can be sufficiently suppressed, and it does not contribute to an increase in wiring resistance. Note that the nitriding rate may be increased by 1 to 2 digits by nitriding.
  • the source electrode layer 4b and the second drain electrode layer 5b can be easily formed continuously by using a reactive sputtering method using nitrogen gas or ammonia gas. Note that after the non-nitride film Al layer is formed, the non-nitride Al layer can be nitrided by performing a heat treatment in a nitrogen atmosphere or an ammonia atmosphere or performing plasma irradiation containing nitrogen.
  • a resist 15 is formed at predetermined positions on the third source electrode layer 4c and the third drain electrode layer 5c.
  • the resist 15 is formed at a position where the source electrode 4 and the drain electrode 5 are formed apart from each other on the oxide semiconductor layer 6 by a later etching process.
  • the first source electrode layer 4a, the first drain electrode layer 5a, the second source electrode layer 4b, the second drain electrode layer 5b, the third The source electrode layer 4c and the third drain electrode layer 5c are etched to form the source electrode 4 and the drain electrode 5, respectively.
  • a protective film 8 is formed on the source electrode 4, the drain electrode 5, and the oxide semiconductor layer 6.
  • the protective film 8 is composed of a silicon film or the like.
  • a transparent electrode made of ITO, IZO or the like to be the pixel electrode 11 of the liquid crystal display is formed so as to be connected to the drain electrode 5 through the contact hole 10 (see FIG. 1), and a liquid crystal display (liquid crystal display device) A TFT substrate having a thin film transistor is completed.
  • the first embodiment it is possible to obtain a TFT array substrate having a thin film transistor capable of reducing the influence of light irradiation, and a liquid crystal display device including the TFT array substrate.
  • the TFT array substrate includes a gate wiring (12) and a source wiring (13) arranged in a matrix on the substrate (1), and a gate wiring (12) and a source wiring (13). ), A gate array 3 formed on the substrate 1, a gate insulating film 2 formed so as to cover the gate electrode 3, and a gate insulating film 2
  • An oxide semiconductor layer 6 that is an InGaZnO-based oxide semiconductor formed on the oxide semiconductor layer 6 is formed from one side of the oxide semiconductor layer 6 over the gate insulating film 2, and the first source electrode layer 4 a and the second source electrode layer 4 a
  • a source electrode 4 including a stacked body in which the source electrode layers 4b are stacked in this order, and the other side separated from the source electrode 4 on the oxide semiconductor layer 6 over the gate insulating film 2;
  • a drain electrode 5 including a stacked body in which a first drain electrode layer 5a and a second drain electrode layer 5b are stacked in this order, and the first source electrode layer 4a is more reflective than the second source electrode layer
  • the first gate electrode layer 3a is formed of a conductive film layer having a lower reflectance than the second gate electrode layer 3b. Therefore, multiple reflections occurring in the thin film transistor can be suppressed, and light incident on the oxide semiconductor layer 6 can be reduced.
  • the third gate electrode layer 3c is formed of a conductive film layer having a lower reflectance than the second gate electrode layer 3b. Therefore, the reflectance at the upper surface of the gate electrode 3 can be reduced, and light reaching the oxide semiconductor layer 6 can be reduced.
  • the film thickness of the third gate electrode layer 3c may be smaller than the film thickness of the first source electrode layer 4a and the first drain electrode layer 5a. By doing in this way, the level
  • the third source electrode layer 4c is formed of a conductive film layer having a lower reflectance than the second source electrode layer 4b, and the third drain electrode layer 5c has a lower reflectance than the second drain electrode layer 5b. It is formed of a conductive film layer. Accordingly, multiple reflection of light between the source electrode 4 and drain electrode 5 and the upper layer such as the alignment film 9 can be suppressed, and light incident on the oxide semiconductor layer 6 can be reduced.
  • the transparent conductive film 7 is formed at least between the first source electrode layer 4 a and the first drain electrode layer 5 a and the oxide semiconductor layer 6. Therefore, the reaction of the metal material in the source electrode 4 and the drain electrode 5 and the oxide semiconductor layer 6 can be suppressed without impairing the light reflection characteristics.
  • the second gate electrode layer 3b, the second source electrode layer 4b, and the second drain electrode layer 5b are made of Al or an Al alloy, and the first gate electrode layer 3a, the third gate electrode layer 3c, and the first The source electrode layer 4a, the third source electrode layer 4c, the first drain electrode layer 5a, and the third drain electrode layer 5c may contain nitrogen in Al or an Al alloy. With such a structure, a thin film transistor can be realized with a low cost material with low environmental load.
  • the first gate electrode layer 3a, the third gate electrode layer 3c, the first source electrode layer 4a, the third source electrode layer 4c, the first drain electrode layer 5a, and the third drain electrode layer 5c are: Nitriding may be performed at 40 atm% or more and 50 atm% or less. In such a configuration, an electrode layer having a reflectance of 40 atm% can be realized using low-cost Al.
  • the first gate electrode layer 3a, the third gate electrode layer 3c, the first source electrode layer 4a, the third source electrode layer 4c, the first drain electrode layer 5a, and the third drain electrode layer 5c are: You may form so that the reflectance with respect to the light of wavelength 450nm may be 30% or less. Alternatively, the first gate electrode layer 3a, the third gate electrode layer 3c, the first source electrode layer 4a, the third source electrode layer 4c, the first drain electrode layer 5a, and the third drain electrode layer 5c.
  • the film thickness may be the thickness with the lowest reflectivity for light having a wavelength of 450 nm. In such a configuration, the reflectance of the light having the strongest intensity among the spectral components of the backlight (for example, LED) of the liquid crystal display device can be lowered, so that the photosensitivity of the thin film transistor is lowered. Can be made.
  • first gate electrode layer 3a, third gate electrode layer 3c, first source electrode layer 4a, third source electrode layer 4c, first drain electrode layer 5a, and third drain electrode layer 5c The thickness may be 10 nm or more and 100 nm or less. In such a configuration, it is possible not only to realize the formation of a film having a reflectance of 30% or less and low efficiency, but also to have a film thickness that can be controlled by normal sputtering, and to provide insulation in a later process. The level difference during film formation can be reduced.
  • the end of the oxide semiconductor layer 6 may be positioned outside the end of the gate electrode 3. With such a configuration, the capacitance between the gate electrode 3, the source electrode 4, and the drain electrode 5 can be reduced.
  • the drain electrode layer 5c has been described as an Al nitride layer, the present invention is not limited to this.
  • the first gate electrode layer 3a, the third gate electrode layer 3c, the first source electrode layer 4a, the third source electrode layer 4c, the first drain electrode layer 5a, and the third drain electrode layer 5c May be an oxide film (TiNx, MoNx, CrNx, ReNx) or a nitride film (TiOx, MoOx, CrOx, ReOx) of Ti, Mo, Cr, and Re.
  • each electrode layer is formed of an oxide film, it can be formed of a metal oxide film of a thin film transistor, and the process becomes easy.
  • Each of the third gate electrode layer 3c, the first source electrode layer 4a, and the first drain electrode layer 5a includes a second gate electrode layer 3b, a second source electrode layer 4b, and a second drain electrode.
  • the material constituting the layer 5b may be a material obtained by nitriding or oxidizing.
  • the film thickness of the first source electrode layer 4a and the first drain electrode layer 5a and the film thickness of the third gate electrode layer 3c are not limited to the same and may be different.
  • the third gate electrode layer 3c is formed on the second gate electrode layer 3b, there is a possibility that the third gate electrode layer 3c is formed in an eaves shape by etching.
  • the first source electrode layer 4a and the first drain electrode layer 5a that are Al nitride layers are located below the second source electrode layer 4b and the second drain electrode layer 5b that are Al layers. Therefore, it is not formed into an eaves shape. Therefore, it can be considered that the thickness of the third gate electrode layer 3c is made thinner than that of the first source electrode layer 4a and the first drain electrode layer 5a.
  • the present invention is not limited thereto, and the third gate electrode layer 3c may be formed thicker than the first source electrode layer 4a and the first drain electrode layer 5a.
  • the conductive film having low reflectivity is provided on the upper and lower surfaces of the gate electrode 3, the source electrode 4, and the drain electrode 5, but the present invention is not limited to this.
  • a conductive film having a low reflectance may be provided only on any one or two of the electrode 4 and the drain electrode 5. That is, a low reflectivity conductive film may be provided only on the source electrode 4 and the drain electrode 5.
  • the third gate electrode layer 3c, the first source electrode layer 4a, and the first drain electrode layer 5a have a nitridation rate of 40 atm% to 50 atm% and a film thickness of 30 nm or less.
  • the present invention is not limited to this, and the film thickness may be 40 nm to 60 nm. This is because, as shown in FIG. 17, the reflectance is the lowest when the film thickness is 60 nm, and the wiring resistance is not a problem with this film thickness.
  • FIG. 18 is a cross-sectional view showing an example of the configuration of the thin film transistor according to the second embodiment of the present invention.
  • FIG. 19 is a plan view showing an example of the structure of the electrode portion of the thin film transistor.
  • the thin film transistor according to the second embodiment is formed in the thin film transistor formation region (region 21) shown in FIG.
  • the source electrode 4 (first source electrode layer 4a) and the oxide semiconductor layer 6 are connected via the source plug 16, and the drain electrode 5 (first drain electrode layer 5a). And the oxide semiconductor layer 6 are connected to each other through a drain plug 17. That is, in the first embodiment, the case where the oxide semiconductor layer 6 is island-formed by photolithography and the etching process has been described. In the second embodiment, the oxide semiconductor layer 6 is not island-shaped. An example is shown. Other configurations are the same as those in the first embodiment, and thus description thereof is omitted here.
  • the source plug 16 and the drain plug 17 have a circular shape, and antireflection films 16b and 17b are formed on the inner walls, respectively.
  • the source plug 16 is filled with a source plug electrode 16a
  • the drain plug 17 is filled with a drain plug electrode 17a.
  • the antireflection films 16b and 17b are formed at the interface where the source plug 16 and the drain plug 17 and the oxide semiconductor layer 6 are in contact. If the reactivity with the semiconductor layer 6 is low and there is no problem even if it is in direct contact, the antireflection films 16b and 17b may not be formed at the interface. In this case, the antireflection films 16b and 17b formed on the oxide semiconductor layer 6 can be removed by performing an etch back process after the formation of the antireflection films 16b and 17b.
  • the shape of the source plug 16 and the drain plug 17 is described as a circular shape, but the shape is not limited to this, and may be a slit shape.
  • FIG. 20 is a cross-sectional view showing an example of the configuration of the thin film transistor according to the third embodiment of the present invention.
  • the thin film transistor according to the third embodiment is formed in the thin film transistor formation region (region 21) shown in FIG.
  • the transparent conductive film 7 is formed on the upper surfaces of the third source electrode layer 4c and the third drain electrode layer 5c, and extends from the upper surface of the gate insulating film 2 to the upper surface of the transparent conductive film 7.
  • the oxide semiconductor layer 6 is formed.
  • Other configurations are the same as those in the first embodiment, and thus description thereof is omitted here.
  • the oxide semiconductor layer 6 is formed by film formation and patterning. Therefore, the contact area between the oxide semiconductor layer 6 and the source electrode 4 and the drain electrode 5 is large on the upper surfaces of the source electrode 4 (third source electrode layer 4c) and the drain electrode 5 (third source electrode layer 5c). .
  • the transparent conductive film 7 is provided on the upper surfaces of the source electrode 4 and the drain electrode 5, the source electrode 4 and the drain electrode 5 formed by laminating an aluminum nitride film as an antireflection film, Thus, the reaction with the oxide semiconductor layer 6 can be suppressed. Therefore, it is possible to prevent the source electrode 4 and the drain electrode 5 from increasing in contact resistance due to the generation of aluminum oxide or from becoming an insulating film.
  • the end surfaces of the source electrode 4 and the drain electrode 5 are in direct contact with the oxide semiconductor layer 6, whereas the film thickness of the source electrode 4 and the drain electrode 5 is about several hundred nm, whereas the source electrode 4 and the drain electrode 5 5 has a width in contact with the oxide semiconductor layer 6 (the length in the left-right direction in FIG. 20) on the order of several ⁇ m, so it can be said that the influence of oxidation or the like is small. Note that, after the source electrode 4 and the drain electrode 5 are formed by patterning, when the nitriding treatment is performed by plasma using nitrogen with the end surfaces of the source electrode 4 and the drain electrode 5 exposed, the source electrode 4 and the drain electrode 5 are formed.
  • a metal nitride film is formed on the end surface side surfaces of the first source electrode layer 4a and the first drain electrode layer 5a exposed at the end surfaces of the source electrode 4, and the source electrode 4, the drain electrode 5 and the oxide semiconductor layer 6 are not in direct contact with each other.
  • a structure can also be realized.
  • Embodiment 4 A thin film transistor according to the fourth embodiment of the present invention will be described by taking the configuration shown in FIG. 15 as an example.
  • the first source electrode layer 4a, the third source electrode layer 4c, the first drain electrode layer 5a, and the third drain electrode layer 5c have a thickness of 50 nm.
  • the transparent conductive film 7 is made of IZO and has a thickness of 35 nm.
  • the protective film 8 is made of silicon oxide and has a thickness of 1 ⁇ m.
  • white LEDs are used as the backlight.
  • the spectrum of the white LED has a large peak near 450 nm as shown in FIG.
  • light having a short wavelength of 450 nm or less is incident on the oxide semiconductor layer 6 to generate carriers and impair the reliability of the thin film transistor. Therefore, if the transparent conductive film 7 has a structure capable of suppressing the reflectance with respect to light having a wavelength of 450 nm or less, the reliability of the thin film transistor is improved.
  • FIG. 22 shows how the reflectivity varies depending on the film thickness of IZO in a structure in which aluminum nitride which is an antireflection film is laminated to 50 nm and IZO is laminated as a transparent conductive film on aluminum simulating the source electrode 4 and the drain electrode 5. The result of calculating whether it changes is shown. As shown in FIG. 22, it can be seen that the wavelength at which the reflectance is lowered differs depending on the film thickness of IZO. That is, it can be seen that it is effective to reduce the film thickness of IZO to 35 nm or less in order to suppress reflection of light having a wavelength of 450 nm or less, which has a large influence on the oxide semiconductor layer 6.
  • the film thickness of the transparent conductive film 7 using IZO is set to 35 nm or less, the incidence of light having a wavelength of 450 nm or less to the oxide semiconductor layer 6 is suppressed (that is, the light in the oxide semiconductor layer 6). The generation of carriers is suppressed), the characteristics of the thin film transistor are stabilized, and the reliability is improved.
  • the present invention is applicable to, for example, an InGaZnO-based oxide semiconductor layer formed on an insulating substrate used for a display or the like, and a thin film transistor using the InGaZnO-based oxide semiconductor layer.

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Abstract

　本発明は、これらの問題を解決するためになされたものであり、酸化物半導体層への光照射の影響を低減することが可能な薄膜トランジスタを有するＴＦＴアレイ基板、ＴＦＴアレイ基板を備える液晶表示装置、およびＴＦＴアレイ基板の製造方法を提供することを目的とする。本発明によるＴＦＴアレイ基板は、ゲート絶縁膜（２）上に形成したＩｎＧａＺｎＯ系酸化物半導体であるチャネル層（６）と、第１のソース電極層（４ａ）および第２のソース電極層（４ｂ）をこの順に積層した積層体を含むソース電極（４）と、第１のドレイン電極層（５ａ）および第２のドレイン電極層（５ｂ）をこの順に積層した積層体を含むドレイン電極（５）とを備え、第１のソース電極層（４ａ）は、第２のソース電極層（４ｂ）よりも反射率が低い導電膜の層であり、第１のドレイン電極層（５ａ）は、第２のドレイン電極層（５ｂ）よりも反射率が低い導電膜の層であることを特徴とする。

Description

ＴＦＴアレイ基板、液晶表示装置、およびＴＦＴアレイ基板の製造方法
　本発明は、ＩｎＧａＺｎＯ系半導体を用いた薄膜トランジスタを有するＴＦＴアレイ基板、ＴＦＴアレイ基板を備える液晶表示装置、およびＴＦＴアレイ基板の製造方法に関する。
　従来の一般的な薄型パネルの１つである液晶表示装置（Liquid Crystal Display：LCD）は、低消費電力や小型軽量といったメリットを活かして、パーソナルコンピュータや携帯情報端末機器のモニタなどに広く用いられている。近年では、ＴＶ用途としても広く用いられている。
　また、液晶表示装置で問題となる視野角やコントラストの制限、あるいは動画対応の高速応答への追従が困難であるといった問題を解決し、自発光型で広視野角、高コントラスト、高速応答等、液晶表示装置にはない特徴を有するＥＬ（Electro-Luminescence）素子のような発光体を画素表示部に用いた電界発光型ＥＬ表示装置も、次世代の薄型パネル用デバイスとして用いられるようになってきている。
　これらの表示装置に用いられる薄膜トランジスタ（Thin Film Transistor：TFT）には、半導体層を用いたＭＯＳ（Metal Oxide Semiconductor）構造が多用される。薄膜トランジスタには、逆スタガ型（ボトムゲート型）やトップゲート型といった種類がある。また、半導体層には、非晶質Ｓｉ膜や多結晶Ｓｉ膜がある。例えば、小型の表示パネルでは、表示領域の開口率の向上、解像度の向上、およびゲートドライバなどの周辺駆動回路を薄膜トランジスタで形成する必要があるといった観点から、多結晶Ｓｉ膜を使用することが多い。
　しかし、最近では、アモルファスシリコンよりも高移動度であり、かつ低温成膜が可能なＩｎＧａＺｎＯ系の酸化物半導体層が薄膜トランジスタに使用されるようになってきた。当該酸化物半導体層は、スパッタ法で成膜することが可能である。
　表示装置に用いられる薄膜トランジスタは、ガラス基板などの透明基板上に形成され、バックライトからの光照射を常に受けた状態で使用される。バックライトには一般的に白色ＬＥＤ（Light Emitting Diode）が用いられており、白色ＬＥＤの発光スペクトルは波長４５０ｎｍ付近で強いピークを有する。
　一方、ＩｎＧａＺｎＯ系の酸化物半導体層のエネルギーバンドギャップは３．１ｅＶ程度であり、可視光に対しては透明である。しかし、エネルギーバンド内には様々な準位が存在し、それらの準位は波長４５０ｎｍ付近の光によって励起されキャリアを生成する。生成されたキャリアは、薄膜トランジスタの特性バラツキや特性変動を引き起こす原因となる。
　上記の光照射の影響（薄膜トランジスタの特性バラツキや特性変動）を抑制するために、従来、半導体層への光入射を抑制するための様々な工夫がなされている。
　例えば、従来のＣｒなどを用いた反射防止膜よりも低コストかつ環境にも配慮した、Ａｌ系を用いた反射防止膜（Ａｌ系薄膜）について開示されている（例えば、特許文献１参照）。特許文献１では、反射防止膜であるＡｌ系薄膜を透明性基板上に形成することによって、薄膜トランジスタへの光入射を抑制する例が示されている。
　また、半導体層に微結晶Ｓｉ層や非晶質Ｓｉ層を用いた場合において、ゲート電極上部およびソース・ドレイン電極下部の各々に反射防止膜を形成する例が開示されている（例えば、特許文献２参照）。
特開２０１０－７９２４０号公報 特開２０１１－１７１４３５号公報
　しかし、特許文献１，２に開示されているように、反射防止膜を透明性基板上のみに形成したり、ゲート電極上部およびソース・ドレイン電極下部の各々に形成したりするだけでは、金属面での多重反射によって酸化物半導体層に到達する光を抑制することができない。
　また、ＩｎＧａＺｎＯ系の酸化物半導体層を有する薄膜トランジスタの場合において、Ａｌ系薄膜である反射防止膜はＩｎＧａＺｎＯ系の酸化物半導体層と容易に反応し、界面に絶縁体であるＡｌ２Ｏ３を形成する。従って、ＩｎＧａＺｎＯ系の酸化物半導体層と接する金属面側に反射防止膜を配置することは困難であった。
　本発明は、これらの問題を解決するためになされたものであり、酸化物半導体層への光照射の影響を低減することが可能な薄膜トランジスタを有するＴＦＴアレイ基板、ＴＦＴアレイ基板を備える液晶表示装置、およびＴＦＴアレイ基板の製造方法を提供することを目的とする。
　上記の課題を解決するために、本発明によるＴＦＴアレイ基板は、基板上にマトリクス状に配置されるゲート配線およびソース配線と、ゲート配線およびソース配線の交差部に配置される薄膜トランジスタとを備えるＴＦＴアレイ基板であって、基板上に形成したゲート電極と、ゲート電極を被覆するように形成したゲート絶縁膜と、ゲート絶縁膜上に形成したＩｎＧａＺｎＯ系酸化物半導体であるチャネル層と、チャネル層上の一方側からゲート絶縁膜上に渡って形成し、かつ第１のソース電極層および第２のソース電極層をこの順に積層した積層体を含むソース電極と、チャネル層上のソース電極と離間した他方側からゲート絶縁膜上に渡って形成し、かつ第１のドレイン電極層および第２のドレイン電極層をこの順に積層した積層体を含むドレイン電極とを備え、第１のソース電極層は、第２のソース電極層よりも反射率が低い導電膜の層であり、第１のドレイン電極層は、第２のドレイン電極層よりも反射率が低い導電膜の層であることを特徴とする。
　また、ＴＦＴアレイ基板の製造方法は、（ａ）基板上にゲート電極を形成する工程と、（ｂ）ゲート電極を被覆するようにゲート絶縁膜を形成する工程と、（ｃ）ゲート絶縁膜上にＩｎＧａＺｎＯ系酸化物半導体であるチャネル層を形成する工程と、（ｄ）チャネル層上の一方側からゲート絶縁膜上に渡って形成し、かつ第１のソース電極層および第２のソース電極層をこの順に積層した積層体を含んでソース電極を形成する工程と、（ｅ）チャネル層上のソース電極と離間した他方側からゲート絶縁膜上に渡って形成し、かつ第１のドレイン電極層および第２のドレイン電極層をこの順に積層した積層体を含んでドレイン電極を形成する工程とを備え、工程（ｄ）において、第１のソース電極層は、第２のソース電極層よりも反射率が低い導電膜の層として形成され、工程（ｅ）において、第１のドレイン電極層は、第２のドレイン電極層よりも反射率が低い導電膜の層として形成されることを特徴とする。
　本発明によると、ＴＦＴアレイ基板は、基板上にマトリクス状に配置されるゲート配線およびソース配線と、ゲート配線およびソース配線の交差部に配置される薄膜トランジスタとを備えるＴＦＴアレイ基板であって、基板上に形成したゲート電極と、ゲート電極を被覆するように形成したゲート絶縁膜と、ゲート絶縁膜上に形成したＩｎＧａＺｎＯ系酸化物半導体であるチャネル層と、チャネル層上の一方側からゲート絶縁膜上に渡って形成し、かつ第１のソース電極層および第２のソース電極層をこの順に積層した積層体を含むソース電極と、チャネル層上のソース電極と離間した他方側からゲート絶縁膜上に渡って形成し、かつ第１のドレイン電極層および第２のドレイン電極層をこの順に積層した積層体を含むドレイン電極とを備え、第１のソース電極層は、第２のソース電極層よりも反射率が低い導電膜の層であり、第１のドレイン電極層は、第２のドレイン電極層よりも反射率が低い導電膜の層であることを特徴とするため、酸化物半導体層への光照射の影響を低減することが可能となる。
　また、ＴＦＴアレイ基板の製造方法は、（ａ）基板上にゲート電極を形成する工程と、（ｂ）ゲート電極を被覆するようにゲート絶縁膜を形成する工程と、（ｃ）ゲート絶縁膜上にＩｎＧａＺｎＯ系酸化物半導体であるチャネル層を形成する工程と、（ｄ）チャネル層上の一方側からゲート絶縁膜上に渡って形成し、かつ第１のソース電極層および第２のソース電極層をこの順に積層した積層体を含んでソース電極を形成する工程と、（ｅ）チャネル層上のソース電極と離間した他方側からゲート絶縁膜上に渡って形成し、かつ第１のドレイン電極層および第２のドレイン電極層をこの順に積層した積層体を含んでドレイン電極を形成する工程とを備え、工程（ｄ）において、第１のソース電極層は、第２のソース電極層よりも反射率が低い導電膜の層として形成され、工程（ｅ）において、第１のドレイン電極層は、第２のドレイン電極層よりも反射率が低い導電膜の層として形成されるため、酸化物半導体層への光照射の影響を低減することが可能となる。
　本発明の目的、特徴、態様、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
本発明の実施の形態１による薄膜トランジスタを有する液晶表示装置の構成の一例を示す平面図である。 図１のＡ１－Ａ２断面図である。 本発明の実施の形態１による薄膜トランジスタに入射した光の様子を説明するための図である。 本発明の実施の形態１による薄膜トランジスタを有するＴＦＴアレイ基板の製造工程の一例を示す図である。 本発明の実施の形態１による薄膜トランジスタを有するＴＦＴアレイ基板の製造工程の一例を示す図である。 本発明の実施の形態１による薄膜トランジスタを有するＴＦＴアレイ基板の製造工程の一例を示す図である。 本発明の実施の形態１による薄膜トランジスタを有するＴＦＴアレイ基板の製造工程の一例を示す図である。 本発明の実施の形態１による薄膜トランジスタを有するＴＦＴアレイ基板の製造工程の一例を示す図である。 本発明の実施の形態１による薄膜トランジスタを有するＴＦＴアレイ基板の製造工程の一例を示す図である。 本発明の実施の形態１による薄膜トランジスタを有するＴＦＴアレイ基板の製造工程の一例を示す図である。 本発明の実施の形態１による薄膜トランジスタを有するＴＦＴアレイ基板の製造工程の一例を示す図である。 本発明の実施の形態１による薄膜トランジスタを有するＴＦＴアレイ基板の製造工程の一例を示す図である。 本発明の実施の形態１による薄膜トランジスタを有するＴＦＴアレイ基板の製造工程の一例を示す図である。 本発明の実施の形態１による薄膜トランジスタを有するＴＦＴアレイ基板の製造工程の一例を示す図である。 本発明の実施の形態１による薄膜トランジスタを有するＴＦＴアレイ基板の製造工程の一例を示す図である。 本発明の実施の形態１による窒化Ａｌの窒化率と反射率との関係を示す図である。 本発明の実施の形態１による窒化Ａｌの膜厚と反射率との関係を示す図である。 本発明の実施の形態２による薄膜トランジスタの構成の一例を示す断面図である。 本発明の実施の形態２による薄膜トランジスタの電極部分の構成の一例を示す平面図である。 本発明の実施の形態３による薄膜トランジスタの電極部分の構成の一例を示す平面図である。 液晶ディスプレイに用いられる白色ＬＥＤのスペクトルを示す図である。 透明導電膜ＩＺＯ膜厚と反射率との関係を示す図である。
　本発明の実施の形態について、図面に基づいて以下に説明する。
　＜実施の形態１＞
　まず、本発明の実施の形態１による薄膜トランジスタの構成について説明する。
　図１は、本実施の形態１による薄膜トランジスタを有する液晶表示装置の構成の一例を示す平面図であり、液晶表示装置におけるＴＦＴアレイ基板の一部（３画素分）を例示したものである。なお、図１において、破線で囲まれた領域２０は１画素を示しており、図１では３画素分が示されている。また、各画素において、一点鎖線で囲まれた領域２１に薄膜トランジスタが形成されている。
　液晶表示装置は、一般に、ＴＦＴアレイ基板と対向基板との間に液晶が挟まれた構造をした液晶パネル、この液晶パネルに接続される駆動用プリント基板、そしてバックライトユニット等から構成されている。液晶パネルのＴＦＴアレイ基板上にはマトリクス状にゲート配線およびソース配線が配置され、さらにゲート配線とソース配線との交差部には薄膜トランジスタが形成されている。
　図１に示すように、薄膜トランジスタの酸化物半導体層６上には、ソース電極４とドレイン電極５とが互いに離間して形成されている。ソース電極４はソース配線１３に接続され、ドレイン電極５はコンタクトホール１０を介して透明電極である画素電極１１に接続されている。画素電極１１は、液晶ディスプレイの画素電極であり、ＩＴＯ（Indium Tin Oxide）等によって形成されている。
　ゲート電極３は、ゲート配線１２と接続されている。また、補助容量電極・配線１４は、画素電極１１との間に絶縁膜（図示せず）を介して形成されている。
　図２は、図１のＡ１－Ａ２断面図であり、薄膜トランジスタの構成の一例を示している。なお、本実施の形態１において、説明の便宜上、薄膜トランジスタの基板１側を下側、配向膜９側を上側とする。
　図２に示すように、基板１上にゲート電極３が形成されている。基板１は、ガラス基板や石英基板等の光透過性を有する絶縁性の基板である。
　ゲート電極３は、第１のゲート電極層３ａ、第２のゲート電極層３ｂ、および第３のゲート電極層３ｃを順に積層した積層体として形成している。すなわち、第２のゲート電極層３ｂの下側には第１のゲート電極層３ａが位置し、上側には第３のゲート電極層３ｃが位置している。
　第２のゲート電極層３ｂは、Ａｌ合金の層として形成された導体膜である。
　第１のゲート電極層３ａおよび第３のゲート電極層３ｃは、窒化Ａｌの層として形成された導体膜であり、約４０～５０ａｔｍ％の窒化率である。
　波長５５０ｎｍの光に関する反射率を比較した場合において、第１のゲート電極層３ａおよび第３のゲート電極層３ｃの反射率は、第２のゲート電極層３ｂの反射率よりも低い。
　ゲート電極３および基板１の表面を被覆するようにゲート絶縁膜２が形成されている。ゲート絶縁膜２は、窒化シリコン膜（ＳｉＮ膜）あるいは酸化シリコン膜（ＳｉＯ２膜）で構成されている。
　ゲート絶縁膜２上には、チャネル層である酸化物半導体層６が形成されている。酸化物半導体層６は、ＩｎＧａＺｎＯ系の酸化物半導体で構成されている。
　酸化物半導体層６上の一方側からゲート絶縁膜２上に渡って、透明導電膜７を介してソース電極４が形成されている。ソース電極４は、第１のソース電極層４ａ、第２のソース電極層４ｂ、および第３のソース電極層４ｃを順に積層して形成している。すなわち、第２のソース電極層４ｂの下側には第１のソース電極層４ａが位置し、上側には第３のソース電極層４ｃが位置している。
　第２のソース電極層４ｂは、Ａｌ合金の層として形成された導体膜である。
　第１のソース電極層４ａおよび第３のソース電極層４ｃは、窒化Ａｌの層として形成された導体膜であり、約４０～５０ａｔｍ％の窒化率である。また、第１のソース電極層４ａおよび第３のソース電極層４ｃの膜厚は、１０ｎｍ～１００ｎｍ、より好ましくは２０ｎｍ～７５ｎｍである。
　波長５５０ｎｍの光に関する反射率を比較した場合において、第１のソース電極層４ａおよび第３のソース電極層４ｃの反射率は、第２のソース電極層４ｂの反射率よりも低い。
　透明導電膜７は、可視光に対して透明でありＩＴＯで構成されている。なお、ＩＴＯに限らず、ＩＺＯやＧＺＯ等であってもよい。
　酸化物半導体層６上のソース電極４と離間した他方側からゲート絶縁膜２上に渡って、透明導電膜７を介してドレイン電極５が形成されている。ドレイン電極５は、第１のドレイン電極層５ａ、第２のドレイン電極層５ｂ、および第３のドレイン電極層５ｃを順に積層した積層体として形成している。すなわち、第２のドレイン電極層５ｂの下側には第１のドレイン電極層５ａが位置し、上側には第３のドレイン電極層５ｃが位置している。
　第２のドレイン電極層５ｂは、Ａｌ合金の層として形成された導体膜である。
　第１のドレイン電極層５ａおよび第３のドレイン電極層５ｃは、窒化Ａｌの層として形成された導体膜であり、約４０～５０ａｔｍ％の窒化率である。また、第１のドレイン電極層５ａおよび第３のドレイン電極層５ｃの膜厚は、１０ｎｍ～１００ｎｍ、より好ましくは２０ｎｍ～７５ｎｍである。
　波長５５０ｎｍの光に関する反射率を比較した場合において、第１のドレイン電極層５ａおよび第３のドレイン電極層５ｃの反射率は、第２のドレイン電極層５ｂの反射率よりも低い。
　ソース電極４、ドレイン電極５、および酸化物半導体層６の表面を被覆するように保護膜８が形成されている。また、保護膜８上には、配向膜９が配置されている。保護膜８は、窒化シリコン膜等で構成されている。
　本実施の形態１による薄膜トランジスタにおいて、酸化物半導体層６の端部は、ゲート電極３の端部よりも内側に位置している。このような構成とすることによって、基板１の下側に配置されたバックライト（図示せず）からの光が酸化物半導体層６に直接入射することを抑制することができる。ただし、上記のような構成の場合、ゲート電極３とソース電極４およびドレイン電極５との間における容量が増加するため、液晶表示装置の動作速度やゲート絶縁膜２の誘電率を調整することが設計上必要となる。
　次に、本実施の形態１による薄膜トランジスタの酸化物半導体層６に入射する光について説明する。
　図３は、薄膜トランジスタに入射した光の様子を説明するための図である。
　図３の矢印ＢＬ１で示すように、薄膜トランジスタのソース電極４が形成されていない箇所（例えば、図１の紙面上側）からソース電極４の上部（すなわち、第３のソース電極層４ｃ）に向けて入射した光は、第３のソース電極層４ｃや、保護膜８と配向膜９との界面等において多重反射を繰り返して酸化物半導体層６に到達する。このとき、第３のソース電極層４ｃの反射率は低いため、反射するたびに光が減衰する。
　また、ドレイン電極５側でも同様に、薄膜トランジスタのドレイン電極５が形成されていない箇所（例えば、図１の紙面上側）からドレイン電極５の上部（すなわち、第３のドレイン電極層５ｃ）に向けて入射した光は、第３のドレイン電極層５ｃや、保護膜８と配向膜９との界面等において多重反射を繰り返し酸化物半導体層６に到達する（図示せず）。このとき、第３のドレイン電極層５ｃの反射率は低いため、反射するたびに光が減衰する。
　また、図３の矢印ＢＬ２で示すように、基板１の下側からソース電極４とゲート電極３との間に向けて入射した光は、第１のソース電極層４ａで反射される前に透明導電膜７を透過する。ここで、透明導電膜７の膜厚は、１０ｎｍ程度とする。透明導電膜７と透過した光は、第１のソース電極層４ａで反射した後、第３のゲート電極層３ｃで反射される。そして、このような反射を繰り返して酸化物半導体層６に到達する。このとき、第１のソース電極層４ａおよび第３のゲート電極層３ｃの反射率は低いため、反射するたびに光が減衰する。
　また、図３の矢印ＢＬ３で示すように、基板１の下側からゲート電極３に向けて入射した光は、第１のゲート電極層３ａおよび基板１の下側端面で反射した後、ドレイン電極５の下側に形成された透明導電膜７を通過して第１のドレイン電極層５ａで反射する。このように反射された光は、図１に示す薄膜トランジスタの形成領域（領域２１）に留まらず、多重反射や回折を繰り返して減衰する場合があり、隣接する他の画素領域（領域２０）に形成された薄膜トランジスタに入射する場合もある。
　上記より、本実施の形態１による薄膜トランジスタにおいて、第１のゲート電極層３ａ、第３のゲート電極層３ｃ、第１のソース電極層４ａ、第３のソース電極層４ｃ、第１のドレイン電極層５ａ、および第３のドレイン電極層５ｃは反射率の低い材料で構成されているため、チャネル層である酸化物半導体層６に向かう光の伝播や、酸化物半導体層６での光の吸収を低減することができる。すなわち、酸化物半導体層６に向かう光キャリアの伝播を低減することができる。
　また、正孔の移動度がアモルファスシリコンよりも極端に遅いＩｎＧａＺｎＯでは、光入射によって生成した正孔が、ゲート電極に対する負バイアス印加時にゲート絶縁膜中に注入され、薄膜トランジスタの閾値電圧が負側に変動する。なお、アモルファスシリコンの場合では、バイアス印加がオフ時のリーク電流が増大して正孔がソース電極から取り出されるため、このような現象（薄膜トランジスタの閾値電圧が負側に変動する現象）は生じない。従って、ＩｎＧａＺｎＯをチャネルに用いた薄膜トランジスタでは、光入射を抑制することによって閾値電圧の変動を抑制し、信頼性を向上させることが可能となる。
　次に、本実施の形態１による薄膜トランジスタを有するＴＦＴアレイ基板の製造方法について説明する。
　図４～１５は、薄膜トランジスタを有するＴＦＴアレイ基板の製造工程の一例を示す図である。
　図４，５に示すように、スパッタ法を用いて、基板１上に第１のゲート電極層３ａ、第２のゲート電極層３ｂ、および第３のゲート電極層３ｃをこの順に積層した積層体を形成する。第１のゲート電極層３ａ、第２のゲート電極層３ｂ、および第３のゲート電極層３ｃは、Ａｌ、Ｍｏ、Ｃｒなどの金属が用いられるが、大型化のためには低抵抗なＡｌあるいはその合金（Ａｌ合金）が用いられる。本実施の形態１では、第１のゲート電極層３ａとして窒化Ａｌを数十ｎｍ程度、第２のゲート電極層３ｂとしてＡｌ合金を２００ｎｍ、第３のゲート電極層３ｃとして窒化Ａｌを数十ｎｍ程度、スパッタ法で連続的に成膜した。
　なお、第１のゲート電極層３ａおよび第３のゲート電極層３ｃは、数十ｎｍ（１０ｎｍ～１００ｎｍ、より好ましくは２０ｎｍ～７５ｎｍ）を４０ａｔｍ％以上の窒化率で窒化した窒化Ａｌとする。また、第３のゲート電極層３ｃの膜厚は、後述の第１のソース電極層４ａおよび第１のドレイン電極層５ａの膜厚よりも薄くしてもよい。このようにすることによって、後工程の絶縁膜形成時の段差を低減することができる。
　ここで、窒化Ａｌの窒化率と反射率との関係について説明する。
　図１６は、窒化Ａｌの窒化率と反射率との関係を示す図である。横軸は、ＡｌＮ膜のＮ組成比（すなわち、窒化Ａｌの窒化率）を示している。また、縦軸は、波長５５０ｎｍの光に対する反射率を示している。なお、窒化Ａｌ膜の膜厚は、５０ｎｍ～６０ｎｍである。
　図１６に示すように、窒化Ａｌの反射率は、窒化率の増加に伴って減少し、Ｃｒ等の反射率の１／２程度の３０％以下にすることが可能である。
　次に、窒化Ａｌの膜厚と反射率との関係について説明する。
　図１７は、窒化Ａｌの膜厚と反射率との関係を示す図である。横軸はＡｌＮの膜厚を示している。また、縦軸は、波長４５０ｎｍおよび波長５５０ｎｍの光に対する反射率を示している。なお、窒化Ａｌ膜の窒化率は、４９．５ａｔｍ％である。
　図１７に示すように、窒化Ａｌ膜は、膜厚が３５ｎｍ～９５ｎｍの範囲内であれば、波長４５０ｎｍの光に対する反射率が３０％以下になる。
　本実施の形態１では、一例として窒化Ａｌの窒化率を４０ａｔｍ％～５０ａｔｍ％としている。これは、窒化率が４０ａｔｍ％以上であれば反射率を４０％以下に抑えられるとともに、窒化率が５０ａｔｍ％以下であればエッチングが容易だからである。
　また、第１のゲート電極層３ａおよび第３のゲート電極層３ｃの膜厚は、一例として約３０ｎｍとしている。これは、膜厚が３０ｎｍ以下であれば抵抗の増加も問題とならないからである。なお、第１のゲート電極層３ａおよび第３のゲート電極層３ｃの抵抗率は、窒化により１桁から２桁増加してもよい。
　製造工程に戻り、図６に示すように、第３のゲート電極層３ｃ上の所定の位置にレジスト１５を形成する。
　次に、図７に示すように、第１のゲート電極層３ａ、第２のゲート電極層３ｂ、および第３のゲート電極層３ｃを、写真製版技術およびウエットエッチング技術によって所定の形状にパターニングし、ゲート電極３を形成する。
　次に、図８に示すように、ゲート電極３を被覆するようにゲート絶縁膜２を形成する。本実施の形態１では、プラズマＣＶＤ（Chemical Vapor Deposition）法を用いて、ＳｉＮ膜を膜厚が４００ｎｍとなるように成膜した。
　なお、ゲート絶縁膜２は、ＳｉＮ膜およびＳｉＯ２膜の多層構造であってもよい。また、ゲート絶縁膜２の膜厚は、上記の膜厚に限るものではない。
　次に、図９に示すように、スパッタ法を用いて、ゲート絶縁膜２上にＩｎＧａＺｎＯ系の酸化物半導体層６を形成する。酸化物半導体層６の膜厚は、後工程での段差低減のためにも５０ｎｍ程度が望ましい。
　次に、図１０に示すように、酸化物半導体層６上の所定の位置にレジスト１５を形成する。
　次に、図１１に示すように、レジスト１５をマスクとして、酸化物半導体層６を写真製版技術およびウエットエッチング技術によって島状化する。
　次に、図１２に示すように、酸化物半導体層６とゲート絶縁膜２の表面を被覆するように、スパッタ法を用いて透明導電膜７を形成する。透明導電膜７は、酸化物半導体層６と、ソース電極４およびドレイン電極５との界面における反応を抑制するために形成される。なお、透明導電膜７の膜厚は、抵抗率の上昇がソース電極４およびドレイン電極５に影響しない２０ｎｍ以下とした。
　次いで、透明導電膜７上に、第１のソース電極層４ａおよび第１のドレイン電極層５ａ、第２のソース電極層４ｂおよび第２のドレイン電極層５ｂ、第３のソース電極層４ｃおよび第３のドレイン電極層５ｃを順に積層した積層体を形成する。通常、各電極層にはＡｌ合金やＡｌ／Ｍｏの２層膜などが用いられる。しかし、本実施の形態１では、第１のソース電極層４ａ、第１のドレイン電極層５ａ、第３のソース電極層４ｃ、および第３のドレイン電極層５ｃをＡｌ合金による低反射の窒化Ａｌ層とし、第２のソース電極層４ｂおよび第２のドレイン電極層５ｂを非窒化Ａｌ層として形成しているため、基板１側（下側）から入射された光や、配向膜９側（上側）から入射された光による反射を低減している。
　第１のソース電極層４ａ、第１のドレイン電極層５ａ、第３のソース電極層４ｃ、および第３のドレイン電極層５ｃは、数十ｎｍ程度であり、４０ａｔｍ％以上の窒化率を有する。一例として、本実施の形態１では、第１のソース電極層４ａ、第１のドレイン電極層５ａ、第３のソース電極層４ｃ、および第３のドレイン電極層５ｃは、４０ａｔｍ％～５０ａｔｍ％の窒化率、３０ｎｍ以下の膜厚とした。膜厚は、３０ｎｍ以下でも十分に光の反射を抑制することができ、配線抵抗の増加に寄与しない。なお、窒化率は、窒化によって１桁から２桁増加してもよい。
　上記の窒化Ａｌ層である第１のソース電極層４ａ、第１のドレイン電極層５ａ、第３のソース電極層４ｃ、および第３のドレイン電極層５ｃと、非窒化Ａｌ層である第２のソース電極層４ｂおよび第２のドレイン電極層５ｂは、窒素ガスやアンモニアガスを用いた反応性スパッタ法を用いることによって連続的に成膜することが容易となる。なお、非窒化膜Ａｌ層を成膜した後、窒素雰囲気やアンモニア雰囲気において熱処理を行ったり、あるいは窒素を含むプラズマ照射を行ったりするによって、非窒化Ａｌ層を窒化することも可能である。
　次に、図１３に示すように、第３のソース電極層４ｃおよび第３のドレイン電極層５ｃ上の所定の位置にレジスト１５を形成する。当該レジスト１５は、後のエッチング工程によって、酸化物半導体層６上においてソース電極４とドレイン電極５とが離間して形成されるような位置に形成される。
　次に、図１４に示すように、レジスト１５をマスクとして、第１のソース電極層４ａ、第１のドレイン電極層５ａ、第２のソース電極層４ｂ、第２のドレイン電極層５ｂ、第３のソース電極層４ｃ、および第３のドレイン電極層５ｃをエッチングすることによって、ソース電極４およびドレイン電極５をそれぞれ形成する。
　次に、図１５に示すように、ソース電極４、ドレイン電極５、および酸化物半導体層６上に、保護膜８を形成する。保護膜８は、シリコン膜等から構成される。
　次いで、液晶ディスプレイの画素電極１１となるＩＴＯ、ＩＺＯ等からなる透明電極を、コンタクトホール１０を介してドレイン電極５と接続されるように形成し（図１参照）、液晶ディスプレイ（液晶表示装置）用の薄膜トランジスタを有するＴＦＴ基板が完成する。
　以上のことから、本実施の形態１によれば、光照射の影響を低減することが可能な薄膜トランジスタを有するＴＦＴアレイ基板、および当該ＴＦＴアレイ基板を備える液晶表示装置を得ることができる。
　具体的に、本実施の形態１によるＴＦＴアレイ基板は、基板（１）上にマトリクス状に配置されるゲート配線（１２）およびソース配線（１３）と、ゲート配線（１２）およびソース配線（１３）の交差部に配置される薄膜トランジスタとを備えるＴＦＴアレイ基板であって、基板１上に形成したゲート電極３と、ゲート電極３を被覆するように形成したゲート絶縁膜２と、ゲート絶縁膜２上に形成したＩｎＧａＺｎＯ系酸化物半導体である酸化物半導体層６と、酸化物半導体層６上の一方側からゲート絶縁膜２上に渡って形成し、かつ第１のソース電極層４ａおよび第２のソース電極層４ｂをこの順に積層した積層体を含むソース電極４と、酸化物半導体層６上のソース電極４と離間した他方側からゲート絶縁膜２上に渡って形成し、かつ第１のドレイン電極層５ａおよび第２のドレイン電極層５ｂをこの順に積層した積層体を含むドレイン電極５とを備え、第１のソース電極層４ａは、第２のソース電極層４ｂよりも反射率が低い導電膜の層であり、第１のドレイン電極層５ａは、第２のドレイン電極層５ｂよりも反射率が低い導電膜の層である。従って、基板１側から入射した光の反射を低減し、酸化物半導体層６に到達する光を抑制することができる。
　第１のゲート電極層３ａは、第２のゲート電極層３ｂよりも反射率が低い導電膜の層で形成されている。従って、薄膜トランジスタ内で生じる多重反射を抑制し、酸化物半導体層６に入射する光を低減することができる。
　第３のゲート電極層３ｃは、第２のゲート電極層３ｂよりも反射率が低い導電膜の層で形成されている。従って、ゲート電極３の上面における反射率を低減し、酸化物半導体層６に到達する光を低減することができる。
　第３のゲート電極層３ｃの膜厚は、第１のソース電極層４ａおよび第１のドレイン電極層５ａの膜厚よりも薄く形成してもよい。このようにすることによって、後工程の絶縁膜形成時の段差を低減することができる。
　第３のソース電極層４ｃは第２のソース電極層４ｂよりも反射率が低い導電膜の層で形成され、第３のドレイン電極層５ｃは第２のドレイン電極層５ｂよりも反射率が低い導電膜の層で形成されている。従って、ソース電極４およびドレイン電極５と、配向膜９などの上層との間における光の多重反射を抑制し、酸化物半導体層６に入射する光を低減することができる。
　透明導電膜７は、少なくとも第１のソース電極層４ａおよび第１のドレイン電極層５ａと酸化物半導体層６との間に形成されている。従って、光の反射特性を損なうことなく、ソース電極４およびドレイン電極５と酸化物半導体層６とにおける金属材料の反応を抑制することができる。
　第２のゲート電極層３ｂ、第２のソース電極層４ｂ、および第２のドレイン電極層５ｂはＡｌまたはＡｌ合金であり、第１のゲート電極層３ａ、第３のゲート電極層３ｃ、第１のソース電極層４ａ、第３のソース電極層４ｃ、第１のドレイン電極層５ａ、および第３のドレイン電極層５ｃはＡｌまたはＡｌ合金に窒素を含んでもよい。このような構成とした場合、環境負荷が低く、かつ低コスト材料で薄膜トランジスタを実現することができる。
　第１のゲート電極層３ａ、第３のゲート電極層３ｃ、第１のソース電極層４ａ、第３のソース電極層４ｃ、第１のドレイン電極層５ａ、および第３のドレイン電極層５ｃは、４０ａｔｍ％以上５０ａｔｍ％以下で窒化してもよい。このような構成とした場合、反射率が４０ａｔｍ％の電極層を低コストのＡｌを用いて実現することができる。
　第１のゲート電極層３ａ、第３のゲート電極層３ｃ、第１のソース電極層４ａ、第３のソース電極層４ｃ、第１のドレイン電極層５ａ、および第３のドレイン電極層５ｃは、波長４５０ｎｍの光に対する反射率が３０％以下となるように形成してもよい。あるいは、第１のゲート電極層３ａ、第３のゲート電極層３ｃ、第１のソース電極層４ａ、第３のソース電極層４ｃ、第１のドレイン電極層５ａ、および第３のドレイン電極層５ｃの膜厚は、波長４５０ｎｍの光に対する反射率が最も低い厚さとしてもよい。このような構成とした場合、液晶表示装置のバックライト（例えば、ＬＥＤ）のスペクトル成分のうちの強度が最も強い光に対して、反射率を低くすることができるため、薄膜トランジスタの光感度を低下させることができる。
　第１のゲート電極層３ａ、第３のゲート電極層３ｃ、第１のソース電極層４ａ、第３のソース電極層４ｃ、第１のドレイン電極層５ａ、および第３のドレイン電極層５ｃの膜厚は、１０ｎｍ以上１００ｎｍ以下であってもよい。このような構成とした場合、反射率が３０％以下であり、かつ低効率が低い膜の形成を実現することができるだけでなく、通常のスパッタによって制御可能な膜厚であり、後工程の絶縁膜形成時の段差を低減することができる。
　酸化物半導体層６の端部は、ゲート電極３の端部よりも外側に位置するようにしてもよい。このような構成とした場合、ゲート電極３とソース電極４およびドレイン電極５との間における容量を低減することができる。
　本実施の形態１では、第１のゲート電極層３ａ、第３のゲート電極層３ｃ、第１のソース電極層４ａ、第３のソース電極層４ｃ、第１のドレイン電極層５ａ、および第３のドレイン電極層５ｃは窒化Ａｌ層であるものとして説明したが、これに限るものではない。例えば、第１のゲート電極層３ａ、第３のゲート電極層３ｃ、第１のソース電極層４ａ、第３のソース電極層４ｃ、第１のドレイン電極層５ａ、および第３のドレイン電極層５ｃは、Ｔｉ、Ｍｏ、Ｃｒ、およびＲｅのうちのいずれかの酸化膜（ＴｉＮｘ，ＭｏＮｘ，ＣｒＮｘ，ＲｅＮｘ）または窒化膜（ＴｉＯｘ，ＭｏＯｘ，ＣｒＯｘ，ＲｅＯｘ）であってもよい。当該各電極層を酸化膜で形成する場合は、薄膜トランジスタの金属酸化膜で形成することが可能となり、プロセスが容易になる。
　第３のゲート電極層３ｃ、第１のソース電極層４ａ、および第１のドレイン電極層５ａの各々は、第２のゲート電極層３ｂ、第２のソース電極層４ｂ、および第２のドレイン電極層５ｂを構成する材料を窒化あるいは酸化することによって得られる材質としてもよい。
　第１のソース電極層４ａおよび第１のドレイン電極層５ａの膜厚と、第３のゲート電極層３ｃの膜厚とは、同一に限らず異なるようにしてもよい。第２のゲート電極層３ｂ上に第３のゲート電極層３ｃを形成した場合において、エッチングによって第３のゲート電極層３ｃがひさし状に形成される可能性がある。一方、窒化Ａｌ層である第１のソース電極層４ａおよび第１のドレイン電極層５ａは、Ａｌ層である第２のソース電極層４ｂおよび第２のドレイン電極層５ｂよりも下側に位置しているため、ひさし状に形成されることがない。従って、第３のゲート電極層３ｃの膜厚を第１のソース電極層４ａおよび第１のドレイン電極層５ａよりも薄くすることが考えられる。このような構成とすることによって、基板１側から入射した光が最初に反射する際に、できるだけ減衰させることができる。しかし、上記に限らず、第３のゲート電極層３ｃの膜厚を第１のソース電極層４ａおよび第１のドレイン電極層５ａよりも厚く形成してもよい。
　本実施の形態１では、ゲート電極３、ソース電極４、およびドレイン電極５の上側および下側の面に低反射率の導電膜を設けているがこれに限るものではなく、ゲート電極３、ソース電極４、およびドレイン電極５のうちのいずれか１つの電極あるいは２つの電極にのみ低反射率の導電膜を設けてもよい。すなわち、ソース電極４およびドレイン電極５にのみ低反射率の導体膜を設けてもよい。
　本実施の形態１では、第３のゲート電極層３ｃ、第１のソース電極層４ａ、および第１のドレイン電極層５ａは、窒化率が４０ａｔｍ％～５０ａｔｍ％であり、かつ膜厚が３０ｎｍ以下で形成する場合について説明したがこれに限るものではなく、膜厚が４０ｎｍ～６０ｎｍで形成してもよい。これは、図１７に示すように、膜厚が６０ｎｍの場合が最も反射率が低く、この程度の膜厚であれば配線抵抗も問題とならないからである。
　＜実施の形態２＞
　図１８は、本発明の実施の形態２による薄膜トランジスタの構成の一例を示す断面図である。また、図１９は、薄膜トランジスタの電極部分の構成の一例を示す平面図である。本実施の形態２による薄膜トランジスタは、図１に示す薄膜トランジスタの形成領域（領域２１）に形成される。
　本実施の形態２による薄膜トランジスタは、ソース電極４（第１のソース電極層４ａ）と酸化物半導体層６とをソースプラグ１６を介して接続し、ドレイン電極５（第１のドレイン電極層５ａ）と酸化物半導体層６とをドレインプラグ１７を介して接続することを特徴としている。すなわち、本実施の形態１では、酸化物半導体層６を写真製版およびエッチング工程によって島状化する場合について説明したが、本実施の形態２では、酸化物半導体層６を島状化しない場合の一例を示している。その他の構成は、実施の形態１と同様であるため、ここでは説明を省略する。
　ソースプラグ１６およびドレインプラグ１７は、円形形状であり、内壁に反射防止膜１６ｂ，１７ｂがそれぞれ形成されている。また、ソースプラグ１６にはソースプラグ電極１６ａが充填され、ドレインプラグ１７にはドレインプラグ電極１７ａが充填されている。
　以上のことから、本実施の形態２によれば、実施の形態１と同様の効果を得ることができる。
　なお、図１８に示すように、ソースプラグ１６およびドレインプラグ１７と酸化物半導体層６とが接する界面に反射防止膜１６ｂ，１７ｂを形成しているが、ソースプラグ１６およびドレインプラグ１７と酸化物半導体層６との反応性が低く直接接しても問題ない場合は界面に反射防止膜１６ｂ，１７ｂを形成しなくてもよい。この場合、反射防止膜１６ｂ，１７ｂの形成後にエッチバック工程を施すことによって、酸化物半導体層６上に形成された反射防止膜１６ｂ，１７ｂを除去することができる。
　実施の形態２では、ソースプラグ１６およびドレインプラグ１７の形状を円形形状として説明したがこれに限るものではなく、スリット形状であってもよい。
　＜実施の形態３＞
　図２０は、本発明の実施の形態３による薄膜トランジスタの構成の一例を示す断面図である。本実施の形態３による薄膜トランジスタは、図１に示す薄膜トランジスタの形成領域（領域２１）に形成される。
　本実施の形態３による薄膜トランジスタは、第３のソース電極層４ｃおよび第３のドレイン電極層５ｃの上面に透明導電膜７を形成し、ゲート絶縁膜２の上面から透明導電膜７の上面に渡って酸化物半導体層６が形成されている。その他の構成は、実施の形態１と同様であるため、ここでは説明を省略する。
　図２０に示す薄膜トランジスタでは、ソース電極４およびドレイン電極５をパターニングによって形成後、酸化物半導体層６を成膜およびパターニングによって形成する。従って、酸化物半導体層６とソース電極４およびドレイン電極５との接触面積は、ソース電極４（第３のソース電極層４ｃ）およびドレイン電極５（第３のソース電極層５ｃ）の上面において大きい。また、本実施の形態３では、ソース電極４およびドレイン電極５の上面に透明導電膜７を設けているため、反射防止膜として窒化アルミニウム膜を積層して形成したソース電極４およびドレイン電極５と、酸化物半導体層６との反応を抑制することが可能となる。従って、ソース電極４およびドレイン電極５が、アルミニウムの酸化物生成による接触抵抗の増大や絶縁膜化することを防ぐことが可能となる。
　また、ソース電極４およびドレイン電極５の端面が酸化物半導体層６に直接接触するが、ソース電極４およびドレイン電極５の膜厚が数１００ｎｍ程度であるのに対して、ソース電極４およびドレイン電極５の上面において酸化物半導体層６と接触する幅（図２０の左右方向の長さ）は数μｍオーダーであるため、酸化等の影響は少ないといえる。なお、ソース電極４およびドレイン電極５をパターニングによって形成した後、ソース電極４およびドレイン電極５の端面が露出した状態で、窒素を用いたプラズマによって窒化処理を施すと、ソース電極４およびドレイン電極５の端面に露出した第１のソース電極層４ａおよび第１のドレイン電極層５ａの端面側表面に金属窒化膜が形成され、ソース電極４およびドレイン電極５と酸化物半導体層６とが直接接触しない構造も実現することができる。
　＜実施の形態４＞
　本発明の実施の形態４による薄膜トランジスタについて、図１５に示す構成を一例として説明する。本実施の形態４において、第１のソース電極層４ａ、第３のソース電極層４ｃ、第１のドレイン電極層５ａ、および第３のドレイン電極層５ｃの膜厚は５０ｎｍとしている。また、透明導電膜７は、ＩＺＯで形成し、膜厚を３５ｎｍとしている。また、保護膜８は、酸化シリコンで形成し、膜厚を１μｍとしている。
　液晶ディスプレイでは、バックライトとして白色ＬＥＤを用いる。白色ＬＥＤのスペクトルは、図２１に示すように４５０ｎｍ付近に大きなピークがある。４５０ｎｍ以下の短波長の光は、酸化物半導体層６に入射するとキャリアを発生させ、薄膜トランジスタの信頼性を損なうことは実施の形態１でも述べた。そこで、透明導電膜７についても波長４５０ｎｍ以下の光に対する反射率を抑制することができる構成を実現すれば、薄膜トランジスタの信頼性が向上する。
　図２２は、ソース電極４およびドレイン電極５を模擬したアルミニウム上に、反射防止膜の窒化アルミニウムを５０ｎｍ、さらに透明導電膜としてＩＺＯを積層した構造において、ＩＺＯの膜厚によって反射率がどのように変化するのかを算出した結果を示している。図２２に示すように、ＩＺＯの膜厚によって反射率が低くなる波長が異なることが分かる。すなわち、酸化物半導体層６への影響が大きい波長４５０ｎｍ以下の光に対する反射を抑制するためには、ＩＺＯの膜厚を３５ｎｍ以下にすると効果的であることが分かる。従って、ＩＺＯを用いた透明導電膜７の膜厚を３５ｎｍ以下にすることによって、酸化物半導体層６への波長４５０ｎｍ以下の光の入射を抑制し（すなわち、酸化物半導体層６中での光キャリアの生成を抑制し）、薄膜トランジスタの特性を安定化させ信頼性が向上する。
　なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
　本発明は詳細に説明されたが、上記した説明は、すべての態様において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
　本発明は、例えば、ディスプレイ等に使用される絶縁性基板上に形成されたＩｎＧａＺｎＯ系酸化物半導体層、および当該ＩｎＧａＺｎＯ系酸化物半導体層を用いた薄膜トランジスタに利用可能である。
　１　基板、２　ゲート絶縁膜、３　ゲート電極、３ａ　第１のゲート電極層、３ｂ　第２のゲート電極層、３ｃ　第３のゲート電極層、４　ソース電極、４ａ　第１のソース電極層、４ｂ　第２のソース電極層、４ｃ　第３のソース電極層、５　ドレイン電極、５ａ　第１のドレイン電極層、５ｂ　第２のドレイン電極層、５ｃ　第３のドレイン電極層、６　酸化物半導体層、７　透明導電膜、８　保護膜、９　配向膜、１０　コンタクトホール、１１　画素電極、１２　ゲート配線、１３　ソース配線、１４　補助容量電極・配線、１５　レジスト、１６　ソースプラグ、１６ａ　ソースプラグ電極、１６ｂ　反射防止膜、１７　ドレインプラグ、１７ａ　ドレインプラグ電極、１７ｂ　反射防止膜、２０，２１　領域。

Claims (27)

  1. 　基板（１）上にマトリクス状に配置されるゲート配線（１２）およびソース配線（１３）と、前記ゲート配線（１２）および前記ソース配線（１３）の交差部に配置される薄膜トランジスタとを備えるＴＦＴアレイ基板であって、
    　前記基板（１）上に形成したゲート電極（３）と、
    　前記ゲート電極（３）を被覆するように形成したゲート絶縁膜（２）と、
    　前記ゲート絶縁膜（２）上に形成したＩｎＧａＺｎＯ系酸化物半導体であるチャネル層（６）と、
    　前記チャネル層（６）上の一方側から前記ゲート絶縁膜（２）上に渡って形成し、かつ第１のソース電極層（４ａ）および第２のソース電極層（４ｂ）をこの順に積層した積層体を含むソース電極（４）と、
    　前記チャネル層（６）上の前記ソース電極（４）と離間した他方側から前記ゲート絶縁膜（２）上に渡って形成し、かつ第１のドレイン電極層（５ａ）および第２のドレイン電極層（５ｂ）をこの順に積層した積層体を含むドレイン電極（５）と、
    を備え、
    　前記第１のソース電極層（４ａ）は、前記第２のソース電極層（４ｂ）よりも反射率が低い導電膜の層であり、
    　前記第１のドレイン電極層（５ａ）は、前記第２のドレイン電極層（５ｂ）よりも反射率が低い導電膜の層であることを特徴とする、ＴＦＴアレイ基板。
  2. 　前記ゲート電極（３）は、第１のゲート電極層（３ａ）および第２のゲート電極層（３ｂ）をこの順に積層した積層体を含み、
    　前記第１のゲート電極層（３ａ）は、前記第２のゲート電極層（３ｂ）よりも反射率が低い導電膜の層であることを特徴とする、請求項１に記載のＴＦＴアレイ基板。
  3. 　前記ゲート電極（３）は、前記第２のゲート電極層（３ｂ）上に積層した第３のゲート電極層（３ｃ）をさらに含み、
    　前記第３のゲート電極層（３ｃ）は、前記第２のゲート電極層（３ｂ）よりも反射率が低い導電膜の層であることを特徴とする、請求項２に記載のＴＦＴアレイ基板。
  4. 　前記第３のゲート電極層（３ｃ）の膜厚は、前記第１のソース電極層（４ａ）および前記第１のドレイン電極層（５ａ）の膜厚よりも薄いことを特徴とする、請求項３に記載のＴＦＴアレイ基板。
  5. 　前記ソース電極（４）は、前記第２のソース電極層（４ｂ）上に積層した第３のソース電極層（４ｃ）をさらに含み、
    　前記第３のソース電極層（４ｃ）は、前記第２のソース電極層（４ｂ）よりも反射率が低い導電膜の層であることを特徴とする、請求項１に記載のＴＦＴアレイ基板。
  6. 　前記ドレイン電極（５）は、前記第２のドレイン電極層（５ｂ）上に積層した第３のドレイン電極層（５ｃ）をさらに含み、
    　前記第３のドレイン電極層（５ｃ）は、前記第２のドレイン電極層（５ｂ）よりも反射率が低い導電膜の層であることを特徴とする、請求項１に記載のＴＦＴアレイ基板。
  7. 　前記反射率が低い導電膜の層は、波長３５０ｎｍ～４５０ｎｍの光に対して反射率が低いことを特徴とする、請求項１に記載のＴＦＴアレイ基板。
  8. 　少なくとも前記第１のソース電極層（４ａ）および前記第１のドレイン電極層（５ａ）と前記チャネル層（６）との間に透明導電膜（７）をさらに備えることを特徴とする、請求項１に記載のＴＦＴアレイ基板。
  9. 　少なくとも前記第３のソース電極層（４ｃ）および前記第３のドレイン電極層（５ｃ）と前記チャネル層（６）との間に透明導電膜（７）をさらに備えることを特徴とする、請求項１に記載のＴＦＴアレイ基板。
  10. 　前記透明導電膜（７）の膜厚は、波長４５０ｎｍ以下の光に対する反射率が最も低い厚さであることを特徴とする、請求項８に記載のＴＦＴアレイ基板。
  11. 　前記透明導電膜（７）の膜厚は、３５ｎｍ以下であることを特徴とする、請求項８に記載のＴＦＴアレイ基板。
  12. 　前記第１のソース電極層（４ａ）、前記第３のソース電極層（４ｃ）、前記第１のドレイン電極層（５ａ）、前記第３のドレイン電極層（５ｃ）、前記第１のゲート電極層（３ａ）、および前記第３のゲート電極層（３ｃ）は、Ａｌ、Ｔｉ、Ｍｏ、Ｃｒ、およびＲｅのうちのいずれかの酸化膜または窒化膜であることを特徴とする、請求項３に記載のＴＦＴアレイ基板。
  13. 　前記第２のソース電極層（４ｂ）、前記第２のドレイン電極層（５ｂ）、および前記第２のゲート電極層（３ｂ）は、ＡｌまたはＡｌ合金であり、
    　前記第１のソース電極層（４ａ）、前記第３のソース電極層（４ｃ）、前記第１のドレイン電極層（５ａ）、前記第３のドレイン電極層（５ｃ）、前記第１のゲート電極層（３ａ）、および前記第３のゲート電極層（３ｃ）は、ＡｌまたはＡｌ合金に窒素を含むことを特徴とする、請求項３に記載のＴＦＴアレイ基板。
  14. 　前記第１のソース電極層（４ａ）、前記第３のソース電極層（４ｃ）、前記第１のドレイン電極層（５ａ）、前記第３のドレイン電極層（５ｃ）、前記第１のゲート電極層（３ａ）、および前記第３のゲート電極層（３ｃ）は、４０ａｔｍ％以上５０ａｔｍ％以下でＡｌを窒化したものであることを特徴とする、請求項３に記載のＴＦＴアレイ基板。
  15. 　前記第１のソース電極層（４ａ）、前記第３のソース電極層（４ｃ）、前記第１のドレイン電極層（５ａ）、前記第３のドレイン電極層（５ｃ）、前記第１のゲート電極層（３ａ）、および前記第３のゲート電極層（３ｃ）は、波長４５０ｎｍの光に対する反射率が３０％以下であることを特徴とする、請求項３に記載のＴＦＴアレイ基板。
  16. 　前記第１のソース電極層（４ａ）、前記第３のソース電極層（４ｃ）、前記第１のドレイン電極層（５ａ）、前記第３のドレイン電極層（５ｃ）、前記第１のゲート電極層（３ａ）、および前記第３のゲート電極層（３ｃ）の膜厚は、波長４５０ｎｍの光に対する反射率が最も低い厚さであることを特徴とする、請求項３に記載のＴＦＴアレイ基板。
  17. 　前記第１のソース電極層（４ａ）、前記第３のソース電極層（４ｃ）、前記第１のドレイン電極層（５ａ）、前記第３のドレイン電極層（５ｃ）、前記第１のゲート電極層（３ａ）、および前記第３のゲート電極層（３ｃ）の膜厚は、１０ｎｍ以上１００ｎｍ以下であることを特徴とする、請求項３に記載のＴＦＴアレイ基板。
  18. 　前記チャネル層（６）の端部は、前記ゲート電極（３）の端部よりも内側に位置することを特徴とする、請求項１に記載のＴＦＴアレイ基板。
  19. 　前記チャネル層（６）の端部は、前記ゲート電極（３）の端部よりも外側に位置することを特徴とする、請求項１に記載のＴＦＴアレイ基板。
  20. 　請求項１から１９のいずれか１項に記載のＴＦＴアレイ基板を備える、液晶表示装置。
  21. 　（ａ）基板（１）上にゲート電極（３）を形成する工程と、
    　（ｂ）前記ゲート電極（３）を被覆するようにゲート絶縁膜（２）を形成する工程と、
    　（ｃ）前記ゲート絶縁膜（２）上にＩｎＧａＺｎＯ系酸化物半導体であるチャネル層（６）を形成する工程と、
    　（ｄ）前記チャネル層（６）上の一方側から前記ゲート絶縁膜（２）上に渡って形成し、かつ第１のソース電極層（４ａ）および第２のソース電極層（４ｂ）をこの順に積層した積層体を含んでソース電極（４）を形成する工程と、
    　（ｅ）前記チャネル層（６）上の前記ソース電極（４）と離間した他方側から前記ゲート絶縁膜（２）上に渡って形成し、かつ第１のドレイン電極層（５ａ）および第２のドレイン電極層（５ｂ）をこの順に積層した積層体を含んでドレイン電極（５）を形成する工程と、
    を備え、
    　前記工程（ｄ）において、前記第１のソース電極層（４ａ）は、前記第２のソース電極層（４ｂ）よりも反射率が低い導電膜の層として形成され、
    　前記工程（ｅ）において、前記第１のドレイン電極層（５ａ）は、前記第２のドレイン電極層（５ｂ）よりも反射率が低い導電膜の層として形成されることを特徴とする、ＴＦＴアレイ基板の製造方法。
  22. 　前記工程（ａ）において、前記ゲート電極（３）は、第１のゲート電極層（３ａ）および第２のゲート電極層（３ｂ）をこの順に積層した積層体を含んで形成され、
    　前記第１のゲート電極層（３ａ）は、前記第２のゲート電極層（３ｂ）よりも反射率が低い導電膜の層として形成されることを特徴とする、請求項２１に記載のＴＦＴアレイ基板の製造方法。
  23. 　前記工程（ａ）において、前記ゲート電極（３）は、前記第２のゲート電極層（３ｂ）上に積層した第３のゲート電極層（３ｃ）をさらに含んで形成され、
    　前記第３のゲート電極層（３ｃ）は、前記第２のゲート電極層（３ｂ）よりも反射率が低い導電膜の層として形成されることを特徴とする、請求項２２に記載のＴＦＴアレイ基板の製造方法。
  24. 　前記工程（ａ）において、前記第３のゲート電極層（３ｃ）の膜厚は、前記第１のソース電極層（４ａ）および前記第１のドレイン電極層（５ａ）の膜厚よりも薄く形成されることを特徴とする、請求項２３に記載のＴＦＴアレイ基板の製造方法。
  25. 　前記工程（ｄ）において、前記ソース電極（４）は、前記第２のソース電極層（４ｂ）上に積層した第３のソース電極層（４ｃ）をさらに含んで形成され、
    　前記第３のソース電極層（４ｃ）は、前記第２のソース電極層（４ｂ）よりも反射率が低い導電膜の層として形成されることを特徴とする、請求項２１に記載のＴＦＴアレイ基板の製造方法。
  26. 　前記工程（ｅ）において、前記ドレイン電極（５）は、前記第２のドレイン電極層（５ｂ）上に積層した第３のドレイン電極層（５ｃ）をさらに含んで形成され、
    　前記第３のドレイン電極層（５ｃ）は、前記第２のドレイン電極層（５ｂ）よりも反射率が低い導電膜の層として形成されることを特徴とする、請求項２１に記載のＴＦＴアレイ基板の製造方法。
  27. 　前記工程（ｃ）と前記工程（ｄ）および前記工程（ｅ）との間において、
    　（ｆ）少なくとも前記第１のソース電極層（４ａ）および前記第１のドレイン電極層（５ａ）と前記チャネル層（６）との間に透明導電膜（７）を形成する工程をさらに備えることを特徴とする、請求項２１に記載のＴＦＴアレイ基板の製造方法。
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