WO2011093329A1 - 太陽電池及びその製造方法 - Google Patents
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Definitions
- the present invention relates to a back junction solar cell in which an n-type semiconductor layer and a p-type semiconductor layer are formed on the back surface of a semiconductor substrate.
- Solar cells are expected to be a new energy source because they can directly convert clean and inexhaustible solar energy into electrical energy.
- a solar cell in which an n-type semiconductor layer and a p-type semiconductor layer are formed on the back surface of a semiconductor substrate a so-called back junction solar cell is known (for example, Patent Document 1).
- a back junction solar cell In a back junction solar cell, light is received from a light receiving surface to generate carriers.
- FIG. 1A is a cross-sectional view of a conventional back junction solar cell 100. As shown in FIG. 1A, in the solar cell 100, an n-type semiconductor layer 120 and a p-type semiconductor layer 130 that are amorphous semiconductor layers are formed on the back surface 112 of the semiconductor substrate 110. The n-type semiconductor layers 120 and the p-type semiconductor layers 130 are alternately arranged.
- a solar cell according to the present invention includes a semiconductor substrate having a light receiving surface and a back surface, a first semiconductor layer having a first conductivity type, and a second semiconductor layer having a second conductivity type, and the first semiconductor layer.
- the second semiconductor layer is a solar cell formed on the back surface, and a groove is formed on the back surface, and the first semiconductor layer is formed on the back surface where the groove is not formed.
- the second semiconductor layer is formed on the side surface of the groove and the bottom surface of the groove in the arrangement direction in which the first semiconductor layer and the second semiconductor layer are alternately arranged.
- the solar cell according to the present invention includes a semiconductor substrate, a first semiconductor layer formed on the semiconductor substrate, an opening formed on the first semiconductor layer and exposing the first semiconductor layer.
- An insulating layer formed so as to include the first semiconductor layer, the second semiconductor layer formed so as to cover the insulating layer while being alternately arranged with the first semiconductor layer on the semiconductor substrate, and the first semiconductor layer
- a base electrode formed on the second semiconductor layer and including an isolation groove on the insulating layer for electrically separating the first semiconductor layer and the second semiconductor layer;
- a method for manufacturing a solar cell comprising: preparing a semiconductor substrate on which a first semiconductor layer and second semiconductor layers alternately arranged with the first semiconductor layer are formed; Forming a base electrode so as to cover the layer and the second semiconductor layer; a first portion connected to the first semiconductor layer; and a second portion connected to the second semiconductor layer. Forming a separation groove to be separated into portions, and forming a collecting electrode on each of the first portion and the second portion of the base electrode using a plating method.
- the present invention can reduce the current density and suppress aged deterioration in a back junction solar cell.
- FIG. 1A is a cross-sectional view of a conventional back junction solar cell 100.
- FIG. 1B is a graph showing the pole density in the solar cell 100.
- FIG. 2 is a plan view seen from the back surface 12 side of the solar cell 1A according to the embodiment of the present invention.
- FIG. 3 is a cross-sectional view taken along line A-A ′ of FIG.
- FIG. 4 is a cross-sectional view along the arrangement direction x and the vertical direction z perpendicular to the arrangement direction x and the longitudinal direction y of the solar cell 1B according to the embodiment of the present invention.
- FIG. 5 is a cross-sectional view along the arrangement direction x and the vertical direction z perpendicular to the arrangement direction x and the longitudinal direction y of the solar cell 1C according to the embodiment of the present invention.
- FIG. 6 is a flowchart for explaining a method of manufacturing solar cell 1A according to the embodiment of the present invention.
- FIG. 7 is a diagram for explaining a method of manufacturing the solar cell 1A according to the embodiment of the present invention.
- FIG. 8 is a diagram for explaining a method of manufacturing the solar cell 1A according to the embodiment of the present invention.
- FIG. 9 is a diagram for explaining a method of manufacturing the solar cell 1A according to the embodiment of the present invention.
- FIG. 10 is a diagram for explaining a method of manufacturing the solar cell 1A according to the embodiment of the present invention.
- FIG. 11 is a diagram for explaining a method of manufacturing the solar cell 1A according to the embodiment of the present invention.
- FIG. 12 is a diagram for explaining a method of manufacturing the solar cell 1A according to the embodiment of the present invention.
- FIG. 13 is a diagram for explaining a manufacturing method of the solar cell 1A according to the embodiment of the present invention.
- FIG. 14A is a cross-sectional view taken along a vertical direction z and an arrangement direction x perpendicular to the arrangement direction x and the longitudinal direction y of the solar cell according to the example in the calculation model.
- FIG. 14A is a cross-sectional view taken along a vertical direction z and an arrangement direction x perpendicular to the arrangement direction x and the longitudinal direction y of the solar cell according to the example in the calculation model.
- FIG. 14B is a cross-sectional view of the solar cell according to the comparative example in the calculation model along the arrangement direction x and the vertical direction z perpendicular to the longitudinal direction y and the arrangement direction x.
- FIG. 15 is a graph showing the relationship between the relative current density and the distance from the origin O.
- the current density was calculated using a device simulator. Specifically, the current density of the n-type semiconductor layer 120 and the p-type semiconductor layer 130 and the current density of the region r from the back surface 112 of the semiconductor substrate 110 to a depth of 0.05 ⁇ m in the solar cell 100 were measured.
- the vertical axis represents the current density
- the horizontal axis represents the length along the arrangement direction x in which the n-type semiconductor layers 120 and the p-type semiconductor layers 130 are alternately arranged.
- the end portion of the p-type semiconductor layer 130 in the arrangement direction x was set at a position of 500 nm.
- the end of the n-type semiconductor layer 120 in the arrangement direction x adjacent to the end of the p-type semiconductor layer 130 was set at a position of 550 nm. The results are shown in FIG.
- the current density is increased in the end region 120a of the n-type semiconductor layer 120 and the end region 130a of the p-type semiconductor layer 130. Holes that are carriers move to the p-type semiconductor layer 130. In the semiconductor substrate 110, holes generated in the vicinity of the n-type semiconductor layer 120 concentrate on the end portion of the p-type semiconductor layer 130 on the back surface 112. This is thought to increase the current density.
- the temperature of the end portion of the semiconductor layer having a large current density rises compared to other portions. Due to this temperature rise, deterioration of the semiconductor layer and aged deterioration such as peeling of the end portion of the semiconductor layer from the semiconductor substrate occur.
- FIG. 2 is a plan view seen from the back surface 12 side of the solar cell 1A according to the embodiment of the present invention.
- 3 is a cross-sectional view taken along line AA ′ of FIG.
- the solar cell 1A includes a semiconductor substrate 10n, a first semiconductor layer 20n, a second semiconductor layer 30p, an insulating layer 40, a first electrode 50n, a second electrode 50p, a connection electrode 60n, and The connection electrode 60p is provided.
- the semiconductor substrate 10n has a light receiving surface 11 for receiving light and a back surface 12 provided on the opposite side of the light receiving surface 11.
- the semiconductor substrate 10 n generates carriers by receiving light on the light receiving surface 11.
- Carriers refer to holes and electrons that are generated when light is absorbed by the semiconductor substrate 10n.
- a groove 13 is formed on the back surface 12 of the semiconductor substrate 10n.
- the groove 13 has a side surface 17 and a bottom surface 19.
- the side surface 17 and the bottom surface 19 are connected in an arc shape.
- the semiconductor substrate 10n may be formed of a general semiconductor material including a crystalline semiconductor material such as single crystal Si or polycrystalline Si having n-type or p-type conductivity, or a compound semiconductor material such as GaAs or InP. It is a wafer-like substrate. Minute irregularities may be formed on the light receiving surface 11 and the back surface 12 of the semiconductor substrate 10n. Although not shown, a structure (for example, an electrode or the like) that blocks light incidence is not formed on the light receiving surface 11 of the semiconductor substrate 10n. Therefore, the semiconductor substrate 10n can receive light on the entire light receiving surface 11.
- the light receiving surface 11 may be covered with a passivation layer.
- the passivation layer has a passivation property that suppresses carrier recombination.
- the passivation layer is, for example, a substantially intrinsic amorphous semiconductor layer formed by adding no dopant or adding a small amount of dopant. Not limited to this, an oxide film or a nitride film can also be used.
- semiconductor substrate 10n is an n-type single crystal silicon substrate. Accordingly, the conductivity type of the semiconductor substrate 10n is n-type. For this reason, minority carriers become holes.
- the first semiconductor layer 20n is formed on the back surface 12 of the semiconductor substrate 10n. Specifically, the first semiconductor layer 20n is formed on the back surface 12 where the groove 13 is not formed.
- the first semiconductor layer 20n is formed to have a longitudinal direction. This longitudinal direction is defined as a longitudinal direction y.
- the first semiconductor layer 20n has a first conductivity type. In the solar cell 1A, the first semiconductor layer 20n has an n-type conductivity type.
- the first semiconductor layer 20n includes an i-type amorphous semiconductor layer 22i and an n-type amorphous semiconductor layer 25n.
- the i-type amorphous semiconductor layer 22i is formed on the back surface 12 of the semiconductor substrate 10n.
- the n-type amorphous semiconductor layer 25n is formed on the i-type amorphous semiconductor layer 22i.
- BSF structure minority carrier re-growth on the back surface of the semiconductor substrate 10n. Binding can be suppressed.
- the second semiconductor layer 30p is formed on the back surface 12 of the semiconductor substrate 10n. Specifically, the second semiconductor layer 30p is formed on the side surface 17 of the groove 13 and the bottom surface 19 of the groove 13 in the arrangement direction x. In the solar cell 1A, the second semiconductor layer 30p is also formed on the insulating layer 40. The second semiconductor layer 30p is formed so as to cover the end portion of the first semiconductor layer 20n. The second semiconductor layer 30p is formed along the longitudinal direction y. The second semiconductor layer 30p has the second conductivity type. In solar cell 1A, second semiconductor layer 30p has a p-type conductivity type. Therefore, a pn junction is formed by the semiconductor substrate 10n and the second semiconductor layer 30p.
- the second semiconductor layer 30p includes an i-type amorphous semiconductor layer 32i and a p-type amorphous semiconductor layer 35p.
- the i-type amorphous semiconductor layer 32i is formed on the back surface 12 of the semiconductor substrate 10n. Therefore, the junction between the second semiconductor layer 30p and the side surface 17 and the junction between the second semiconductor layer 30p and the bottom surface 19 are heterojunctions.
- the p-type amorphous semiconductor layer 35p is formed on the i-type amorphous semiconductor layer 32i. According to such a configuration of the n-type semiconductor substrate 10n, the i-type amorphous semiconductor layer 32i, and the p-type amorphous semiconductor layer 35p, the pn junction characteristics can be improved.
- the first semiconductor layers 20n and the second semiconductor layers 30p are alternately arranged along the arrangement direction x.
- the width L2 in the arrangement direction x of the second semiconductor layers 30p formed on the back surface 12 may be longer than the width L1 in the arrangement direction x of the first semiconductor layers 20n formed on the back surface 12.
- the series resistance can be lowered, so that the fill factor of the solar cell can be further reduced.
- the arrangement direction x and the longitudinal direction y are orthogonal to each other.
- the first semiconductor layer 20n and the second semiconductor layer 30p are in contact with each other. Specifically, the first semiconductor layer 20n and the second semiconductor layer 30p are in contact with each other on the boundary between the back surface 12 and the groove 13 where the groove 13 is not formed. Thereby, since the junction area between the semiconductor substrate and the semiconductor layer can be maximized, the back surface of the semiconductor substrate 10n can be effectively passivated. As a result, the power generation efficiency is improved.
- the i-type amorphous semiconductor layer 22i, the i-type amorphous semiconductor layer 32i, the n-type amorphous semiconductor layer 25n, and the p-type amorphous semiconductor layer 35p each include hydrogen and an amorphous semiconductor containing silicon Can be configured.
- Examples of such an amorphous semiconductor include amorphous silicon, amorphous silicon carbide, and amorphous silicon germanium.
- the present invention is not limited to this, and other amorphous semiconductors may be used.
- the i-type amorphous semiconductor layer 22i, the i-type amorphous semiconductor layer 32i, the n-type amorphous semiconductor layer 25n, and the p-type amorphous semiconductor layer 35p are each composed of one kind of amorphous semiconductor. Also good.
- the i-type amorphous semiconductor layer 22i, the i-type amorphous semiconductor layer 32i, the n-type amorphous semiconductor layer 25n, and the p-type amorphous semiconductor layer 35p each include a combination of two or more types of amorphous semiconductors. May be.
- the insulating layer 40 has an insulating property.
- the insulating layer 40 is formed on the first semiconductor layer 20n.
- As the insulating layer 40 aluminum nitride, silicon nitride, silicon oxide, or the like can be used.
- the first electrode 50n is electrically connected to the first semiconductor layer 20n. As shown in FIG. 2, the first electrode 50 n is formed along the longitudinal direction y.
- the first electrode 50n preferably has a transparent electrode layer 52n and a collecting electrode 55n.
- the transparent electrode layer 52n is formed on the first semiconductor layer 20n. Specifically, the transparent electrode layer 52n is formed between the insulating layers 40 in the arrangement direction x. Further, it is also formed on the second semiconductor layer 30p formed on the insulating layer 40.
- the transparent electrode layer 52n is formed of a light-transmitting conductive material. As the transparent electrode layer 52n, indium tin oxide, tin oxide, zinc oxide, or the like can be used.
- the collecting electrode 55n is formed on the transparent electrode layer 52n.
- the collecting electrode 55n can be formed using a resin-type conductive paste using a resin material as a binder and conductive particles such as silver particles as a filler, or silver by sputtering.
- a resin material as a binder
- conductive particles such as silver particles as a filler, or silver by sputtering.
- silver, nickel, copper, or the like can be formed as a base metal by a sputtering method, and then copper or the like can be formed by a plating method.
- the second electrode 50p is electrically connected to the second semiconductor layer 30p. As shown in FIG. 2, the second electrode 50 p is formed along the longitudinal direction y.
- the second electrode 50p preferably has a transparent electrode layer 52p and a collecting electrode 55p.
- the transparent electrode layer 52p is formed on the second semiconductor layer 30p.
- the collection electrode 55p is formed on the transparent electrode layer 52p.
- the transparent electrode layer 52p and the collection electrode 55p can be made of the same material as the transparent electrode layer 52n and the collection electrode 55n, respectively.
- the first electrode 50n and the second electrode 50p collect carriers generated by receiving light.
- the first electrode 50n and the second electrode 50p are separated by a separation groove 70 for preventing a short circuit.
- the separation groove 70 is provided in the transparent electrode 52.
- the separation groove 70 is provided in the transparent electrode 52 formed on the second semiconductor layer 30 p formed on the insulating layer 40. Accordingly, the bottom of the separation groove 70 is the second semiconductor layer 30p.
- the second semiconductor layer 30 p protects the insulating layer 40 at the bottom of the separation groove 70.
- the second semiconductor layer 30p protects the junction between the first semiconductor layer 20n and the semiconductor substrate 10n.
- the separation groove 70 is formed along the longitudinal direction y. Note that the second semiconductor layer 30p is p-type and thus has low conductivity. For this reason, the leak between the first electrode 50n and the second electrode 50p through the second semiconductor layer 30p is extremely small.
- connection electrode 60n is electrically connected to the plurality of first electrodes 50n.
- the connection electrode 60p is electrically connected to the plurality of second electrodes 50p.
- the connection electrode 60n and the connection electrode 60p further collect the photogenerated carriers collected by the plurality of first electrodes 50n and the plurality of second electrodes 50p.
- FIG. 4 is a cross-sectional view of the solar cell 1B according to the embodiment of the present invention along the arrangement direction x and the vertical direction z perpendicular to the longitudinal direction y and the arrangement direction x.
- the first semiconductor layer 20p is formed on the back surface 12 of the semiconductor substrate 10n. Specifically, the first semiconductor layer 20p is formed on the back surface 12 where the groove 13 is not formed. The first semiconductor layer 20p is formed along the longitudinal direction y. In the solar cell 1B, the first semiconductor layer 20p has a p-type conductivity type. Accordingly, the conductivity types of the semiconductor substrate 10n and the first semiconductor layer 20p are different. Therefore, a pn junction is formed by the semiconductor substrate 10n and the first semiconductor layer 20p.
- the first semiconductor layer 20p includes an i-type amorphous semiconductor layer 22i and a p-type amorphous semiconductor layer 25p.
- the i-type amorphous semiconductor layer 22i is formed on the back surface 12 of the semiconductor substrate 10n.
- the p-type amorphous semiconductor layer 25p is formed on the i-type amorphous semiconductor layer 22i.
- the second semiconductor layer 30n is formed on the back surface 12 of the semiconductor substrate 10n. Specifically, the second semiconductor layer 30n is formed on the side surface 17 of the groove 13 and the bottom surface 19 of the groove 13 in the arrangement direction x. In the solar cell 1B, the second semiconductor layer 30n is also formed on the insulating layer 40. The second semiconductor layer 30n is formed so as to cover the end of the first semiconductor layer 20p. Further, the second semiconductor layer 30n is formed along the longitudinal direction y. In solar cell 1B, second semiconductor layer 30n has an n-type conductivity type. Therefore, the semiconductor substrate 10n and the second semiconductor layer 30n have the same conductivity type.
- the second semiconductor layer 30n includes an i-type amorphous semiconductor layer 32i and an n-type amorphous semiconductor layer 35n.
- the i-type amorphous semiconductor layer 32i is formed on the back surface 12 of the semiconductor substrate 10n.
- the n-type amorphous semiconductor layer 35n is formed on the i-type amorphous semiconductor layer 32i.
- FIG. 5 is a cross-sectional view along the arrangement direction x and the vertical direction z perpendicular to the arrangement direction x and the longitudinal direction y of the solar cell 1C according to the embodiment of the present invention.
- a groove 13a and a groove 13b are formed on the back surface 12 of the semiconductor substrate 10n.
- the groove 13 a has a side surface 17 and a bottom surface 19.
- the side surface 17 is connected to the bottom surface 19 with an inclination.
- the side surface 17 and the bottom surface 19 are connected so as to have a corner, but the side surface 17 and the bottom surface 19 may be connected in an arc shape.
- the groove 13 b has a side surface 17 and a bottom surface 19.
- the side surface 17 includes a side surface 17a and a side surface 17b. Although the side surface 17a and the side surface 17b are connected so as to have a corner, the side surface 17a and the side surface 17b may be connected in an arc shape. Although the side surface 17b and the bottom surface 19 are connected so as to have a corner, the side surface 17b and the bottom surface 19 may be connected in an arc shape.
- the groove 13 a and the groove 13 b are formed on the back surface 12, but only the groove 13 a may be formed on the back surface 12. Further, only the groove 13 b may be formed on the back surface 12.
- FIG. 6 is a flowchart for explaining a method of manufacturing solar cell 1A according to the embodiment of the present invention.
- 7 to 13 are views for explaining a method of manufacturing the solar cell 1A according to the embodiment of the present invention.
- the manufacturing method of solar cell 1 ⁇ / b> A includes steps S ⁇ b> 1 to S ⁇ b> 5.
- Step S1 is a step of forming the first semiconductor layer 20n having the first conductivity type on the back surface 12 of the semiconductor substrate 10n.
- the semiconductor substrate 10n is prepared. In order to remove dirt on the surface of the semiconductor substrate 10n, the semiconductor substrate 10n is etched with an acid or an alkali solution.
- An i-type amorphous semiconductor layer 22i is formed on the back surface 12 of the prepared semiconductor substrate 10n.
- An n-type amorphous semiconductor layer 25n is formed on the formed i-type amorphous semiconductor layer 22i.
- the i-type amorphous semiconductor layer 22i and the n-type amorphous semiconductor layer 25n are formed by, for example, chemical vapor deposition (CVD).
- CVD chemical vapor deposition
- Step S2 is a step of forming an insulating layer 40 having insulating properties.
- the insulating layer 40 is formed on the formed first semiconductor layer 20n. Specifically, as shown in FIG. 7, the insulating layer 40 is formed on the n-type amorphous semiconductor layer 25n.
- the insulating layer 40 is formed by, for example, a CVD method.
- Process S3 is a process in which the groove 13 is formed on the back surface 12 of the semiconductor substrate 10n.
- Step S3 includes steps S31 to S32.
- Step S31 is a step of removing the insulating layer 40 formed on the first semiconductor layer 20n.
- An etching paste is applied on the insulating layer 40 using a screen printing method.
- an etching paste is applied on the insulating layer 40 corresponding to the portion where the second semiconductor layer 30p is formed. Therefore, the width L1 and the width L2 are determined by the width in the arrangement direction x of the etching paste and the interval in the arrangement direction x of the etching paste.
- the insulating layer 40 portion to which the etching paste is applied is removed as shown in FIG. As a result, the first semiconductor layer 20n is exposed. Depending on the processing conditions, part of the first semiconductor layer 20n is also removed.
- Step S32 is a step of removing the exposed first semiconductor layer 20n and forming the groove 13 on the back surface 12 of the semiconductor substrate 10n.
- the exposed first semiconductor layer 20n is washed with alkali.
- the first semiconductor layer 20n is removed, and a groove 13 is formed in the back surface 12 of the semiconductor substrate 10n.
- the depth of the groove 13 is appropriately adjusted according to the processing conditions.
- the insulating layer 40 remaining without being removed functions as a protective layer for protecting the first semiconductor layer 20n.
- the groove 13 may be formed by cutting.
- Step S4 is a step of forming the second semiconductor layer 30p in the groove 13 formed in the back surface 12 of the semiconductor substrate 10n.
- An i-type amorphous semiconductor layer 32i is formed on the back surface 12 of the semiconductor substrate 10n.
- a p-type amorphous semiconductor layer 35p is formed on the formed i-type amorphous semiconductor layer 32i.
- the i-type amorphous semiconductor layer 32i and the p-type amorphous semiconductor layer 35p are formed by, for example, a CVD method.
- the second semiconductor layer 30p is formed on the back surface 12. That is, the second semiconductor layer 30p is formed on the side surface 17 of the groove 13 and the bottom surface 19 of the groove 13 in the arrangement direction x. As shown in FIG.
- the second semiconductor layer 30p is formed over the entire surface. Therefore, the second semiconductor layer 30p is formed not only on the back surface 12 but also on the insulating layer 40.
- the second semiconductor layer 30p covers the end of the insulating layer 40 and the end of the first semiconductor layer 20n.
- the first semiconductor layer 20n and the second semiconductor layer 30p are in contact with each other.
- step S32 so as not to form the groove 13 after step S3
- the first semiconductor layer 20n and the second semiconductor layer 30p are in contact with each other on the back surface 12 other than on the boundary.
- Step S5 is a step of forming the first electrode 50n and the second electrode 50p.
- Step S5 includes steps S51 to S54.
- Process S51 is a process of removing the second semiconductor layer 30p and the insulating layer 40.
- An etching paste is applied on the second semiconductor layer 30p formed on the insulating layer 40 using a screen printing method. Thereafter, by performing an annealing process at about 70 degrees for about 5 minutes, the second semiconductor layer 30p portion and the insulating layer 40 portion to which the etching paste is applied are removed as shown in FIG.
- cleaning is performed using hydrogen fluoride (HF). As a result, the first semiconductor layer 20n is exposed.
- the second semiconductor layer 30p and the insulating layer 40 may be removed separately instead of simultaneously.
- Step S52 is a step of forming the transparent electrode layer 52.
- the transparent electrode layer 52 is formed on the first semiconductor layer 20n and the second semiconductor layer 30p by using a physical vapor deposition method (PVD method).
- PVD method physical vapor deposition method
- a base metal layer (not shown) for plating which is a base of the collecting electrode 55, is formed using the PVD method.
- the base metal layer for example, Ni and Cu are used.
- Step S53 is a step of forming a separation groove 70 for preventing a short circuit.
- the separation groove 70 is provided in the transparent electrode 52 formed on the second semiconductor layer 30 p formed on the insulating layer 40.
- Etch paste is applied to the underlying metal layer using screen printing. By performing the annealing process at about 200 degrees for about 4 minutes, as shown in FIG. 13, the base metal portion coated with the etching paste and the transparent electrode 52 portion corresponding thereto are removed. Thereby, the separation groove 70 is formed.
- the step of forming the separation groove 70 may be patterning using a photoresist without using an etching paste.
- Step S54 is a step of forming the collecting electrode 55.
- the collecting electrode 55 is formed on the base metal using a plating method. Thereby, the first electrode 50n and the second electrode 50p are formed. The end of the first electrode 50n is connected to the connection electrode 60n. The end of the second electrode 50p is connected to the connection electrode 60p. Thereby, solar cell 1A shown in FIG. 3 is formed.
- the collection electrode 55 is formed of the first electrode 50n and the second electrode 50p. It is necessary to separate the process. Considering that the collecting electrode 55 is formed thick by a plating method, this method requires a lot of time for the separation process, and the material to be cut increases and the manufacturing cost increases.
- the collecting electrode 55 is formed using a plating method.
- the first electrode 50 and the second electrode 50p are separated from each other according to the separation groove 70. According to this method, the collection electrode 55 can be separated into the first electrode 50n and the second electrode 50p only by forming the separation groove 70 in the base metal which is thinner than the collection electrode 55. Therefore, the manufacturing process time can be shortened.
- a p-type second semiconductor layer 30p is formed on the back surface 12 of the n-type semiconductor substrate 10n having a thickness of 200 ⁇ m.
- the end of the second semiconductor layer 30p on the back surface 12 is defined as the origin O in the arrangement direction x.
- the holes 80 generated in the semiconductor substrate 10n by light reception on the light receiving surface 11 are targeted.
- the distance x1 is 350 ⁇ m.
- the length y in the longitudinal direction of the semiconductor substrate 10n and the second semiconductor layer 30p is assumed to be infinite.
- the holes 80 are uniformly generated in the semiconductor substrate 10n.
- the holes 80 move along the shortest route toward the second semiconductor layer 30p.
- the holes 80 that have reached the second semiconductor layer 30p are collected immediately.
- FIG. 14A is a cross-sectional view along the vertical direction z and the vertical direction z perpendicular to the arrangement direction x and the longitudinal direction y of the solar cell according to the example in the calculation model.
- FIG. 14B is a cross-sectional view of the solar cell according to the comparative example in the calculation model along the arrangement direction x and the vertical direction z perpendicular to the longitudinal direction y and the arrangement direction x.
- a groove having a depth h is formed in the semiconductor substrate 10n.
- An arc having a radius h is formed from the side surface of the groove in the arrangement direction x to the bottom surface of the groove.
- the depth h is 1 ⁇ m.
- Example 2 the depth h is 5 ⁇ m. In Example 3, the depth h is 10 ⁇ m. In Example 4, the depth h is 20 ⁇ m. As shown in FIG. 14B, no groove is formed in the solar cell of the comparative example. The results of calculating the current density with these solar cells are shown in FIG.
- FIG. 15 is a graph showing the relationship between the relative current density and the distance from the origin O.
- the vertical axis represents the relative current density.
- the horizontal axis is the distance ( ⁇ m) from the origin O along the direction x2.
- the direction x2 is a direction along the back surface 12 in the arrangement direction x.
- the relative current density is 770 at the origin O. At a portion 1 ⁇ m away from the origin O, the relative current density is 0.2. This means that the holes 80 are concentrated at the end on the back surface of the second semiconductor layer 30p.
- the current density at the origin O is significantly reduced as compared with the solar cell of the comparative example.
- the relative current density is 70 at the origin O.
- the relative current density is 18 at the origin O.
- the relative current density is 9 at the origin O.
- the relative current density is 4 at the origin O.
- the second semiconductor layer 30p is formed on the side surface 17 of the groove 13 and the bottom surface 19 of the groove 13 in the arrangement direction x.
- the second semiconductor layer 30p formed on the side surface 17 and the bottom surface 19 rather than the end portion of the second semiconductor layer 30p on the back surface 12.
- a carrier that appears closer in distance appears. For this reason, carriers do not concentrate and move toward the end of the second semiconductor layer 30n on the back surface 12, but the carriers are also dispersed toward the second semiconductor layer 30p formed on the side surface 17 and the bottom surface 19. Move. Therefore, the current density is considered to decrease. For this reason, aged deterioration can be suppressed.
- the junction area between the semiconductor substrate 10n and the second semiconductor layer 30p is increased.
- the series resistance can be lowered, so that the fill factor of the solar cell can be improved.
- the side surface 17 is connected to the bottom surface 19 with an inclination.
- the side surface 17 and the bottom surface 19 may be connected in an arc shape.
- the junction between the second semiconductor layer 30p and the side surface 17 and the junction between the second semiconductor layer 30p and the bottom surface 19 are heterojunctions.
- a heterojunction solar cell has a clear junction boundary. For this reason, the solar cell by heterojunction tends to have a large current density. In the solar cell 1, the current density can be reduced by using the side surface 17 and the bottom surface 19 as the heterojunction portions.
- the semiconductor substrate 10n has a first conductivity type different from the second semiconductor layer 30p which is the second conductivity type.
- minority carriers move to the second semiconductor layer 30p formed in the trench 13.
- minority carriers that shorten the moving distance to the second semiconductor layer 30p appear. For this reason, minority carriers to be recombined can be reduced.
- the width L2 in the arrangement direction x of the second semiconductor layer 30p formed on the back surface 12 is in the arrangement direction x of the first semiconductor layer 20n formed on the back surface 12. It is preferably longer than the width L1. As a result, the series resistance can be lowered, so that the fill factor of the solar cell can be further reduced.
- the semiconductor substrate 10n has the same conductivity type as the second semiconductor layer 30n. Further, the width L2 of the second semiconductor layer 30p formed on the back surface 12 in the arrangement direction x is shorter than the width L1 of the first semiconductor layer 20n formed on the back surface 12 in the arrangement direction x. Accordingly, since the width L2 is short, the moving distance of minority carriers generated near the bottom surface 19 can be shortened.
- the first semiconductor layer 20n and the second semiconductor layer 30p are in contact with each other on the back surface 12.
- the first semiconductor layer 20n and the second semiconductor layer 30p are in contact with each other on the boundary between the back surface 12 and the groove 13 where the groove 13 is not formed.
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Abstract
【課題】 裏面接合型の太陽電池において、電流密度を減少させ、経年劣化を抑制できる太陽電池を提供する。 【解決手段】 本発明は、光を受ける受光面11と受光面11とは反対側に設けられる裏面12とを有する半導体基板10nと、第1導電型を有する第1半導体層20nと、第2導電型を有する第2半導体層30pとを備え、第1半導体層20n及び第2半導体層30pは、裏面12上に形成される太陽電池1Aであって、裏面12には、溝13が形成されており、溝13が形成されていない裏面12には、第1半導体層20nが形成され、第1半導体層20nと第2半導体層30pとが交互に配列された配列方向xにおける溝13の側面17と溝13の底面19とには、第2半導体層30pが形成される。
Description
本発明は、n型半導体層及びp型半導体層が半導体基板の裏面上に形成された裏面接合型の太陽電池に関する。
太陽電池は、クリーンで無尽蔵に供給される太陽光エネルギーを直接電気エネルギー変換することができるため、新しいエネルギー源として期待されている。
従来、n型半導体層及びp型半導体層が半導体基板の裏面上に形成された太陽電池、いわゆる裏面接合型の太陽電池が知られている(例えば、特許文献1)。裏面接合型の太陽電池では、受光面から光を受光し、キャリアを生成する。
図1(a)は、従来の裏面接合型の太陽電池100の断面図である。図1(a)に示すように、太陽電池100では、半導体基板110の裏面112上に、非晶質半導体層であるn型半導体層120とp型半導体層130とが形成されている。n型半導体層120とp型半導体層130とは、交互に配列される。
裏面接合型の太陽電池では、裏面からのみキャリアを取り出すため、半導体基板の受光面及び裏面からキャリアを取り出す太陽電池に比べると、電流密度が大きくなる。
本発明に係る太陽電池は、受光面と裏面とを有する半導体基板と、第1導電型を有する第1半導体層と、第2導電型を有する第2半導体層とを備え、前記第1半導体層及び前記第2半導体層は、前記裏面上に形成される太陽電池であって、前記裏面には、溝が形成されており、前記溝が形成されていない前記裏面には、前記第1半導体層が形成され、前記第1半導体層と前記第2半導体層とが交互に配列された配列方向における前記溝の側面と前記溝の底面とには、前記第2半導体層が形成される。
また、本発明に係る太陽電池は、半導体基板と、前記半導体基板上に形成された第1半導体層と、前記第1半導体層上に形成されるとともに、前記第1半導体層を露出する開口部を含むように形成された絶縁層と、前記半導体基板上において前記第1半導体層と交互に配列されるともに、前記絶縁層を覆うように形成された第2半導体層と、前記第1半導体層上及び前記第2半導体層上に形成されるとともに、前記絶縁層上に前記第1半導体層と前記第2半導体層とを電気的に分離する分離溝を含むように形成された下地電極と、前記下地電極上に形成された収集電極と、を備える。
また、本発明に係る太陽電池の製造方法は、第1半導体層と、前記第1半導体層と交互に配列された第2半導体層と、を形成された半導体基板を準備し、前記第1半導体層及び前記第2半導体層を被覆するように下地電極を形成する工程と、前記下地電極を、前記第1半導体層と接続された第1部分と、前記第2半導体層と接続された第2部分とに分離する分離溝を形成する工程と、メッキ法を用いて、前記下地電極の前記第1部分上及び前記第2部分上のそれぞれに収集電極を形成する工程と、備える。
本発明は、裏面接合型の太陽電池において、電流密度を減少させ、経年劣化を抑制できる。
はじめに、図1(a)に示す従来の裏面接合型の太陽電池100の電流密度の大きさを調べるため、デバイスシュミレータを用いて、電流密度を計算した。具体的には、太陽電池100における、n型半導体層120及びp型半導体層130の電流密度、及び、半導体基板110の裏面112から0.05μmの深さまでの領域rの電流密度を測定した。縦軸を電流密度、横軸をn型半導体層120とp型半導体層130とが交互に配列された配列方向xに沿った長さとする。図1(a)に示されるように、配列方向xにおけるp型半導体層130の端部が500nmの位置になるように設定した。p型半導体層130の端部に隣接する配列方向xにおけるn型半導体層120の端部が550nmの位置になるように設定した。結果を図1(b)に示す。
図1(b)に示されるように、n型半導体層120の端部域120a及びp型半導体層130の端部域130aにおいて、電流密度が大きくなっているのが分かる。キャリアである正孔は、p型半導体層130へと移動する。半導体基板110内において、n型半導体層120付近で生じた正孔は、裏面112上にあるp型半導体層130の端部へ集中する。これによって、電流密度が大きくなっていると考えられる。
発電により、電流密度の大きい半導体層の端部は、他の部分に比べて温度が上昇する。この温度上昇によって、半導体層の劣化や、半導体層の端部が半導体基板から剥がれるといった経年劣化が生じてしまう。
つづいて、本発明の実施形態に係る太陽電池1の一例について、図面を参照しながら説明する。以下の図面の記載において、同一または類似の部分には、同一又は類似の符号を付している。図面は模式的なのものであり、各寸法の比率などは現実のものとは異なることを留意すべきである。従って、具体的な寸法などは以下の説明を参酌して判断すべきものである。図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
(1)太陽電池1Aの概略構成
本発明の実施形態に係る太陽電池1Aの概略構成について、図2及び図3を参照しながら説明する。図2は、本発明の実施形態に係る太陽電池1Aの裏面12側から視た平面図である。図3は、図2のA-A’線における断面図である。
本発明の実施形態に係る太陽電池1Aの概略構成について、図2及び図3を参照しながら説明する。図2は、本発明の実施形態に係る太陽電池1Aの裏面12側から視た平面図である。図3は、図2のA-A’線における断面図である。
太陽電池1Aは、図2及び図3に示すように、半導体基板10n、第1半導体層20n、第2半導体層30p、絶縁層40、第1電極50n、第2電極50p、接続電極60n、及び、接続電極60pを備える。
半導体基板10nは、光を受ける受光面11と受光面11とは反対側に設けられる裏面12とを有する。半導体基板10nは、受光面11における受光によってキャリアを生成する。キャリアとは、半導体基板10nに光が吸収されて生成される正孔と電子とをいう。
図3に示されるように、半導体基板10nの裏面12には、溝13が形成されている。溝13は、側面17と底面19とを有している。太陽電池1Aにおいて、側面17と底面19とは、円弧状につながっている。
半導体基板10nは、n型又はp型の導電型を有する単結晶Si、多結晶Siなどの結晶系半導体材料や、GaAs、InPなどの化合物半導体材料を含む一般的な半導体材料によって構成することができるウエハ状の基板である。半導体基板10nの受光面11及び裏面12には、微小な凹凸が形成されていても良い。図示しないが、半導体基板10nの受光面11には光の入射を遮る構造体(例えば、電極など)は形成されていない。このため、半導体基板10nは、受光面11全面での受光が可能である。受光面11は、パッシベーション層に覆われていても良い。パッシベーション層は、キャリアの再結合を抑制するパッシベーション性を有する。パッシベーション層は、例えば、ドーパントを添加せず、あるいは微量のドーパントを添加することによって形成される実質的に真正な非晶質半導体層である。これに限らず酸化膜や窒化膜を用いることもできる。太陽電池1Aにおいて、半導体基板10nがn型単結晶シリコン基板であるものとして説明する。従って、半導体基板10nの導電型は、n型となる。このため、少数キャリアは、正孔となる。
図3に示されるように、第1半導体層20nは、半導体基板10nの裏面12上に形成される。具体的には、第1半導体層20nは、溝13が形成されていない裏面12上に形成される。また、第1半導体層20nは、長手方向を有するように形成される。この長手方向を長手方向yとする。第1半導体層20nは、第1導電型を有する。太陽電池1Aにおいて、第1半導体層20nは、n型の導電型を有する。
図3に示されるように、第1半導体層20nは、i型非晶質半導体層22iとn型非晶質半導体層25nとから構成される。i型非晶質半導体層22iは、半導体基板10nの裏面12上に形成される。n型非晶質半導体層25nは、i型非晶質半導体層22i上に形成される。このような、n型の半導体基板10n、i型非晶質半導体層22i、及びn型非晶質半導体層25nという構成(いわゆるBSF構造)によれば、半導体基板10nの裏面における少数キャリアの再結合を抑制することができる。
図3に示されるように、第2半導体層30pは、半導体基板10nの裏面12上に形成される。具体的には、配列方向xにおける溝13の側面17と溝13の底面19とに、第2半導体層30pは形成される。太陽電池1Aにおいて、第2半導体層30pは、絶縁層40上にも形成されている。第2半導体層30pは、第1半導体層20nの端部を覆うように形成されている。また、長手方向yに沿って、第2半導体層30pは形成される。第2半導体層30pは、第2導電型を有する。太陽電池1Aにおいて、第2半導体層30pは、p型の導電型を有する。従って、半導体基板10nと第2半導体層30pとによって、pn接合が形成される。
図3に示されるように、第2半導体層30pは、i型非晶質半導体層32iとp型非晶質半導体層35pとから構成される。i型非晶質半導体層32iは、半導体基板10nの裏面12上に形成される。従って、第2半導体層30pと側面17との接合及び第2半導体層30pと底面19との接合は、ヘテロ接合である。p型非晶質半導体層35pは、i型非晶質半導体層32i上に形成される。このような、n型の半導体基板10n、i型非晶質半導体層32i、p型非晶質半導体層35pという構成によれば、pn接合特性を向上することができる。
図3に示されるように、第1半導体層20nと第2半導体層30pとは、配列方向xに沿って交互に配列される。太陽電池1Aにおいて、裏面12上に形成された第2半導体層30pの配列方向xにおける幅L2は、裏面12上に形成された第1半導体層20nの配列方向xにおける幅L1よりも長いことが好ましい。これによって、直列抵抗を下げることができるので、太陽電池の曲線因子をより小さくすることができる。なお、太陽電池1Aにおいて、配列方向xと長手方向yとは、直交している。
裏面12上において、第1半導体層20nと第2半導体層30pとは、接している。具体的には、溝13が形成されていない裏面12と溝13との境界上において、第1半導体層20nと第2半導体層30pとは、接している。これにより、半導体基板と半導体層との接合面積を最大限にすることができるため、半導体基板10nの裏面を効果的にパッシベーションすることができる。その結果、発電効率の向上が図られる。
i型非晶質半導体層22i、i型非晶質半導体層32i、n型非晶質半導体層25n及びp型非晶質半導体層35pそれぞれは、水素を含み、かつシリコンを含む非晶質半導体によって構成することができる。このような非晶質半導体としては、非晶質シリコン、非晶質シリコンカーバイド、或いは非晶質シリコンゲルマニウムなどが挙げられる。これに限らず他の非晶質半導体を用いてもよい。i型非晶質半導体層22i、i型非晶質半導体層32i、n型非晶質半導体層25n及びp型非晶質半導体層35pは、それぞれ1種の非晶質半導体によって構成されていてもよい。i型非晶質半導体層22i、i型非晶質半導体層32i、n型非晶質半導体層25n及びp型非晶質半導体層35pは、それぞれ2種以上の非晶質半導体が組み合わされていてもよい。
絶縁層40は、絶縁性を有する。絶縁層40は、第1半導体層20n上に形成される。絶縁層40としては、窒化アルミニウム、窒化ケイ素、酸化ケイ素などを用いることができる。
第1電極50nは、第1半導体層20nと電気的に接続されている。図2に示されるように、第1電極50nは、長手方向yに沿って形成される。第1電極50nは、好ましくは透明電極層52nと収集電極55nとを有する。透明電極層52nは、第1半導体層20n上に形成される。具体的には、透明電極層52nは、配列方向xにおいて、絶縁層40に挟まれて形成されている。また、絶縁層40上に形成された第2半導体層30p上にも形成される。透明電極層52nは、透光性を有する導電性材料によって形成される。透明電極層52nとしては、酸化インジウム錫、酸化錫、酸化亜鉛などを用いることができる。収集電極55nは、透明電極層52n上に形成される。収集電極55nとしては、樹脂材料をバインダーとし、銀粒子等の導電性粒子をフィラーとする樹脂型導電性ペーストや、スパッタリング法による銀などを用いて形成することができる。他にも、銀、ニッケル、銅などをスパッタリング法を用いて下地金属として形成し、その後、銅などをメッキ法により形成することができる。
第2電極50pは、第2半導体層30pと電気的に接続されている。図2に示されるように、第2電極50pは、長手方向yに沿って形成される。第2電極50pは、好ましくは透明電極層52pと収集電極55pとを有する。透明電極層52pは、第2半導体層30p上に形成される。収集電極55pは、透明電極層52p上に形成される。透明電極層52p及び収集電極55pは、それぞれ透明電極層52n、収集電極55nと同一の材料を用いることができる。
第1電極50n及び第2電極50pは、光を受光することにより生成したキャリアを収集する。第1電極50n及び第2電極50pは、短絡を防ぐための分離溝70によって分離されている。分離溝70は、透明電極52に設けられる。分離溝70は、絶縁層40上に形成された第2半導体層30p上に形成された透明電極52に設けられる。従って、分離溝70の底は、第2半導体層30pとなる。第2半導体層30pは、分離溝70の底において絶縁層40を保護する。これによって、第2半導体層30pは、第1半導体層20nと半導体基板10nとの接合を保護する。分離溝70は、長手方向yに沿って形成される。なお、第2半導体層30pは、p型であるため、導電性が低い。このため、第2半導体層30pを介した第1電極50nと第2電極50pとの間のリークは、極めて小さい。
接続電極60nは、複数の第1電極50nと電気的に接続される。接続電極60pは、複数の第2電極50pと電気的に接続される。接続電極60n及び接続電極60pは、複数の第1電極50n及び複数の第2電極50pに収集された光生成キャリアをさらに収集する。
(2)太陽電池1Bの概略構成
本発明の実施形態に係る太陽電池1Bの概略構成について、図4を参照しながら説明する。以下において、太陽電池1Aと同一部分については、説明を省略する。すなわち、太陽電池1Aとの相違点を主に説明する。図4は、本発明の実施形態に係る太陽電池1Bの配列方向x及び長手方向yに垂直な垂直方向zと配列方向xとに沿った断面図である。
本発明の実施形態に係る太陽電池1Bの概略構成について、図4を参照しながら説明する。以下において、太陽電池1Aと同一部分については、説明を省略する。すなわち、太陽電池1Aとの相違点を主に説明する。図4は、本発明の実施形態に係る太陽電池1Bの配列方向x及び長手方向yに垂直な垂直方向zと配列方向xとに沿った断面図である。
図4に示されるように、第1半導体層20pは、半導体基板10nの裏面12上に形成される。具体的には、第1半導体層20pは、溝13が形成されていない裏面12上に形成される。また、長手方向yに沿って、第1半導体層20pは形成される。太陽電池1Bにおいて、第1半導体層20pは、p型の導電型を有する。従って、半導体基板10nと第1半導体層20pとの導電型は異なっている。従って、半導体基板10nと第1半導体層20pとによって、pn接合が形成される。
図4に示されるように、第1半導体層20pは、i型非晶質半導体層22iとp型非晶質半導体層25pとから構成される。i型非晶質半導体層22iは、半導体基板10nの裏面12上に形成される。p型非晶質半導体層25pは、i型非晶質半導体層22i上に形成される。
図4に示されるように、第2半導体層30nは、半導体基板10nの裏面12上に形成される。具体的には、配列方向xにおける溝13の側面17と溝13の底面19とに、第2半導体層30nは形成される。太陽電池1Bにおいて、第2半導体層30nは、絶縁層40上にも形成されている。第2半導体層30nは、第1半導体層20pの端部を覆うように形成されている。また、長手方向yに沿って、第2半導体層30nは形成される。太陽電池1Bにおいて、第2半導体層30nは、n型の導電型を有する。従って、半導体基板10nと第2半導体層30nとは、導電型は同じである。
図4に示されるように、第2半導体層30nは、i型非晶質半導体層32iとn型非晶質半導体層35nとから構成される。i型非晶質半導体層32iは、半導体基板10nの裏面12上に形成される。n型非晶質半導体層35nは、i型非晶質半導体層32i上に形成される。
図4に示されるように、太陽電池1Aにおいて、裏面12上に形成された第1半導体層20pの配列方向xにおける幅L1は、裏面12上に形成された第2半導体層30nの配列方向xにおける幅L2よりも長い。すなわち、幅L2は、幅L1よりも短い。
(3)太陽電池1Cの概略構成
本発明の実施形態に係る太陽電池1Cの概略構成について、図5を参照しながら説明する。以下において、太陽電池1Aと同一部分については、説明を省略する。すなわち、太陽電池1Aとの相違点を主に説明する。図5は、本発明の実施形態に係る太陽電池1Cの配列方向x及び長手方向yに垂直な垂直方向zと配列方向xとに沿った断面図である。
(3)太陽電池1Cの概略構成
本発明の実施形態に係る太陽電池1Cの概略構成について、図5を参照しながら説明する。以下において、太陽電池1Aと同一部分については、説明を省略する。すなわち、太陽電池1Aとの相違点を主に説明する。図5は、本発明の実施形態に係る太陽電池1Cの配列方向x及び長手方向yに垂直な垂直方向zと配列方向xとに沿った断面図である。
図5に示されるように、太陽電池1Cにおいて、半導体基板10nの裏面12には、溝13a及び溝13bが形成されている。溝13aは、側面17と底面19とを有している。側面17は、傾きを持って底面19とつながっている。太陽電池1Cにおいて、側面17と底面19とは、角を有するようにつながっているが、側面17と底面19とは、円弧状につながっていても良い。
溝13bは、側面17と底面19とを有している。側面17は、側面17a及び側面17bとから構成されている。側面17aと側面17bとは、角を有するようにつながっているが、側面17aと側面17bとは、円弧状につながっていても良い。側面17bと底面19とは、角を有するようにつながっているが、側面17bと底面19とは、円弧状につながっていても良い。
太陽電池1Cにおいて、裏面12には、溝13a及び溝13bが形成されているが、裏面12には、溝13aのみ形成されていても良い。また、裏面12には、溝13bのみ形成されていても良い。
(3)太陽電池1Aの製造方法
本発明の実施形態に係る太陽電池1Aの製造方法について、図6から図13を参照しながら説明する。図6は、本発明の実施形態に係る太陽電池1Aの製造方法を説明するためのフローチャートである。図7から図13は、本発明の実施形態に係る太陽電池1Aの製造方法を説明するための図である。
本発明の実施形態に係る太陽電池1Aの製造方法について、図6から図13を参照しながら説明する。図6は、本発明の実施形態に係る太陽電池1Aの製造方法を説明するためのフローチャートである。図7から図13は、本発明の実施形態に係る太陽電池1Aの製造方法を説明するための図である。
図6に示されるように、太陽電池1Aの製造方法は、工程S1から工程S5を有する。
工程S1は、半導体基板10nの裏面12上に、第1導電型を有する第1半導体層20nを形成する工程である。まず、半導体基板10nが準備される。半導体基板10n表面の汚れを除去するため、半導体基板10nには、酸又はアルカリ溶液でエッチングがなされている。準備された半導体基板10nの裏面12上に、i型非晶質半導体層22iが形成される。形成されたi型非晶質半導体層22i上に、n型非晶質半導体層25nが形成される。i型非晶質半導体層22i及びn型非晶質半導体層25nは、例えば、化学気相蒸着法(CVD法)によって、形成される。この工程S1によって、裏面12上に第1半導体層20nが形成される。
工程S2は、絶縁性を有する絶縁層40を形成する工程である。工程S1により、形成された第1半導体層20n上に、絶縁層40が形成される。具体的には、図7に示されるように、n型非晶質半導体層25n上に、絶縁層40が形成される。絶縁層40は、例えば、CVD法によって、形成される。
工程S3は、半導体基板10nの裏面12に、溝13が形成される工程である。工程S3は、工程S31から工程S32を有する。
工程S31は、第1半導体層20n上に形成された絶縁層40を除去する工程である。スクリーン印刷法を用いて、絶縁層40上にエッチングペーストを塗布する。垂直方向zから裏面12を見て、第2半導体層30pが形成される部分に該当する絶縁層40上にエッチングペーストを塗布する。このため、エッチングペーストの配列方向xにおける幅及びエッチングペーストの配列方向xにおける間隔によって、幅L1及び幅L2が決まる。
その後、200度で4分間程度のアニール処理を行うことにより、図8に示されるように、エッチングペーストが塗布された絶縁層40部分が除去される。これにより、第1半導体層20nが露出する。処理条件によっては、第1半導体層20nも一部除去される。
工程S32は、露出した第1半導体層20nを除去するとともに、半導体基板10nの裏面12に、溝13を形成する工程である。露出した第1半導体層20nをアルカリ洗浄する。これにより、図9に示されるように、第1半導体層20nを除去するとともに、半導体基板10nの裏面12に、溝13が形成される。処理条件により、溝13の深さを適宜調整する。工程S32において、除去されずに残った絶縁層40が第1半導体層20nを保護する保護層として働いている。なお、溝13の形成は、その他の方法を用いても良い。例えば、切削加工によって、溝13を形成しても良い。
工程S4は、半導体基板10nの裏面12に形成された溝13に、第2半導体層30pを形成する工程である。半導体基板10nの裏面12上に、i型非晶質半導体層32iが形成される。形成されたi型非晶質半導体層32i上に、p型非晶質半導体層35pが形成される。i型非晶質半導体層32i及びp型非晶質半導体層35pは、例えば、CVD法によって、形成される。この工程S4によって、裏面12上に第2半導体層30pが形成される。すなわち、配列方向xにおける溝13の側面17と溝13の底面19とに、第2半導体層30pは形成される。図10に示されるように、太陽電池1Aにおいて、第2半導体層30pは、全面に渡って形成される。従って、第2半導体層30pは、裏面12上だけでなく、絶縁層40上にも形成される。第2半導体層30pは、絶縁層40の端部及び第1半導体層20nの端部を覆っている。溝13が形成されていない裏面12と溝13との境界上において、第1半導体層20nと第2半導体層30pとは、接している。工程S3の後に、溝13を形成しないように、工程S32を行うことにより、境界上以外の裏面12において、第1半導体層20nと第2半導体層30pとが接する。
工程S5は、第1電極50n及び第2電極50pを形成する工程である。工程S5は、工程S51から工程S54を有する。
工程S51は、第2半導体層30p及び絶縁層40を除去する工程である。スクリーン印刷法を用いて、絶縁層40上に形成された第2半導体層30p上にエッチングペーストを塗布する。その後、約70度で5分間程度のアニール処理を行うことにより、図11に示されるように、エッチングペーストが塗布された第2半導体層30p部分及び絶縁層40部分が除去される。絶縁層40が完全に除去されずに残る場合は、フッ化水素(HF)を用いて洗浄を行う。これにより、第1半導体層20nが露出する。第2半導体層30p及び絶縁層40を同時ではなく、別々に除去しても良い。
工程S52は、透明電極層52を形成する工程である。図12に示されるように、第1半導体層20n上及び第2半導体層30p上に、物理蒸着法(PVD法)を用いて、透明電極層52を形成する。その後、PVD法を用いて、収集電極55の下地となるメッキ用の下地金属層(不図示)を形成する。下地金属層には、例えば、Ni及びCuが用いられる。
工程S53は、短絡を防ぐための分離溝70を形成する工程である。分離溝70は、絶縁層40上に形成された第2半導体層30p上に形成された透明電極52に設けられる。スクリーン印刷法を用いて、エッチングペーストを下地金属層に塗布する。約200度で4分間程度のアニール処理を行うことにより、図13に示されるように、エッチングペーストが塗布された下地金属部分、及びそれに対応する透明電極52部分が除去される。これにより、分離溝70が形成される。なお、分離溝70を形成する工程ではエッチングペーストを用いず、フォトレジストを用いたパターニングであってもよい。
工程S54は、収集電極55を形成する工程である。メッキ法を用いて、下地金属に収集電極55を形成する。これにより、第1電極50n及び第2電極50pが形成される。第1電極50nの端部を接続電極60nに接続する。第2電極50pの端部を接続電極60pに接続する。これによって、図3に示される太陽電池1Aが形成される。
なお、下地金属部分及び透明電極52に分離溝70を形成しない状態で、メッキ法を用いて、下地金属に収集電極55を形成した場合、収集電極55を第1電極50nと第2電極50pとに分離する工程が必要となる。収集電極55はメッキ法によって厚く形成されていることを考慮すると、この方法では分離する工程の時間が多く必要となり、また、削られる材料が増加して製造コストが増大してしまう。一方、本実施形態では、工程S54にて下地金属及び透明電極52に分離溝70を形成したのちに、メッキ法を用いて収集電極55を形成した。これにより、第1電極50及び第2電極50pは、分離溝70に応じて互いに分離されている。この方法によると、収集電極55に比べて薄い下地金属に分離溝70を形成するだけで、収集電極55を第1電極50nと第2電極50pとに分離することができる。したがって、製造工程の時間を短縮することができる。
(5)比較評価
本発明の効果を確かめるために、電流密度について、計算モデルによって、評価した。具体的には、正孔80がp型の第2半導体層30pへと移動するときの電流密度を計算した。計算モデルの条件は、以下の通りである。
本発明の効果を確かめるために、電流密度について、計算モデルによって、評価した。具体的には、正孔80がp型の第2半導体層30pへと移動するときの電流密度を計算した。計算モデルの条件は、以下の通りである。
厚みが200μmであるn型の半導体基板10nの裏面12に、p型の第2半導体層30pが形成されている。図14(a)及び図14(b)に示されるように、配列方向xにおいて、裏面12上の第2半導体層30pの端部を原点Oとする。原点Oから第2半導体層30pの端部に隣接する第1半導体層20nに向かって距離x1までの領域において、受光面11での受光によって半導体基板10nで生成された正孔80を対象とする。距離x1は、350μmである。半導体基板10n及び第2半導体層30pの長手方向y長さは、無限であるとする。正孔80は、半導体基板10n内で均一に発生する。正孔80は、第2半導体層30pに向かって最短ルートを移動する。第2半導体層30pに到達した正孔80は、すぐに収集される。
図14(a)は、計算モデルにおける実施例に係る太陽電池の配列方向x及び長手方向yに垂直な垂直方向zと配列方向xとに沿った断面図である。図14(b)は、計算モデルにおける比較例に係る太陽電池の配列方向x及び長手方向yに垂直な垂直方向zと配列方向xとに沿った断面図である。図14(a)に示されるように、実施例の太陽電池では、半導体基板10nに、深さhの溝が形成されている。配列方向xにおける溝の側面から溝の底面にかけて、半径hの円弧によって形成されている。実施例1では、深さhは、1μmである。実施例2では、深さhは、5μmである。実施例3では、深さhは、10μmである。実施例4では、深さhは、20μmである。図14(b)に示されるように、比較例の太陽電池では、溝は形成されていない。これらの太陽電池によって、電流密度を計算した結果を図15に示す。
図15は、相対電流密度と原点Oからの距離との関係を表すグラフである。図15において、縦軸は、相対電流密度である。横軸は、原点Oから方向x2に沿った距離(μm)である。方向x2は、配列方向xにおいて、裏面12に沿った方向である。
図15に示されるように、比較例では、原点Oにおいて、相対電流密度は、770である。原点Oから1μm離れた部分では、相対電流密度は、0.2となっている。これは、第2半導体層30pの裏面上の端部に正孔80が集中していることを意味している。
一方、実施例の太陽電池では、比較例の太陽電池に比べて、いずれも原点Oにおける電流密度は、大幅に減少している。具体的には、実施例1では、原点Oにおいて、相対電流密度は、70である。実施例2では、原点Oにおいて、相対電流密度は、18である。実施例3では、原点Oにおいて、相対電流密度は、9である。実施例4では、原点Oにおいて、相対電流密度は、4である。また、深さhが深いほど、原点Oから、離れた位置まで正孔80が移動していることがわかる。
これらの結果から、半導体基板10nと第2半導体層30pとの接合面が深いほど、電流密度を減少できることがわかる。
(6)作用・効果
本発明の実施形態に係る太陽電池では、太陽電池1では、配列方向xにおける溝13の側面17と溝13の底面19とに、第2半導体層30pは形成される。これによって、半導体基板10n内における第1半導体層20n付近で形成されたキャリアにおいて、裏面12上の第2半導体層30pの端部よりも、側面17及び底面19に形成された第2半導体層30pの方が距離的に近いキャリアが現れる。このため、裏面12上の第2半導体層30nの端部へとキャリアが集中して移動するのではなく、側面17及び底面19に形成された第2半導体層30pの方へもキャリアが分散して移動する。従って、電流密度が減
少するものと考えられる。このため、経年劣化を抑制できる。
本発明の実施形態に係る太陽電池では、太陽電池1では、配列方向xにおける溝13の側面17と溝13の底面19とに、第2半導体層30pは形成される。これによって、半導体基板10n内における第1半導体層20n付近で形成されたキャリアにおいて、裏面12上の第2半導体層30pの端部よりも、側面17及び底面19に形成された第2半導体層30pの方が距離的に近いキャリアが現れる。このため、裏面12上の第2半導体層30nの端部へとキャリアが集中して移動するのではなく、側面17及び底面19に形成された第2半導体層30pの方へもキャリアが分散して移動する。従って、電流密度が減
少するものと考えられる。このため、経年劣化を抑制できる。
さらに、溝13の側面17と溝13の底面19とに、第2半導体層30pは形成されることにより、半導体基板10nと第2半導体層30pとの接合面積が広くなる。これによって、直列抵抗を下げられるため、太陽電池の曲線因子(fill factor)を向上させることができる。
本発明の実施形態に係る太陽電池1では、側面17は、傾きを持って底面19とつながっている。また、本発明の実施形態に係る太陽電池1では、側面17と底面19とは、円弧状につながっていても良い。これによって、第1半導体層20n付近で形成されたキャリアにおいて、裏面12上の第2半導体層30nの端部よりも、側面17及び底面19に形成された第2半導体層30pの方が距離的に近いキャリアが、さらに現れる。その結果、電流密度をより減少させることができるため、経年劣化を抑制できる。
本発明の実施形態に係る太陽電池1では、第2半導体層30pと側面17との接合及び第2半導体層30pと底面19との接合は、ヘテロ接合である。半導体基板にドーパントを拡散させて接合を形成した太陽電池と異なり、ヘテロ接合による太陽電池は、接合の境界がはっきりしている。このため、ヘテロ接合による太陽電池は、電流密度が大きくなりやすい。太陽電池1では、ヘテロ接合とする部分を側面17及び底面19とすることにより、電流密度を減少させることができる。
本発明の実施形態に係る太陽電池1では、半導体基板10nは、第2導電型である第2半導体層30pと異なる、第1導電型である。これによって、溝13に形成された第2半導体層30pへと少数キャリアが移動する。溝13が形成されることにより、第2半導体層30pへの移動距離が短くなる少数キャリアが現れる。このため、再結合する少数キャリアを減らすことができる。
本発明の実施形態に係る太陽電池1Aでは、裏面12上に形成された第2半導体層30pの配列方向xにおける幅L2は、裏面12上に形成された第1半導体層20nの配列方向xにおける幅L1よりも長いことが好ましい。これによって、直列抵抗を下げることができるので、太陽電池の曲線因子をより小さくすることができる。
本発明の実施形態に係る太陽電池1Bでは、半導体基板10nは、第2半導体層30nと同じ導電型である。また、裏面12上に形成された第2半導体層30pの配列方向xにおける幅L2は、裏面12上に形成された第1半導体層20nの配列方向xにおける幅L1よりも短い。これによって、幅L2は短いため、底面19付近で生じた少数キャリアの移動距離を短くできる。
本発明の実施形態に係る太陽電池1では、裏面12上において、第1半導体層20nと第2半導体層30pとは、接している。また、溝13が形成されていない裏面12と溝13との境界上において、第1半導体層20nと第2半導体層30pとは、接している。これにより、半導体基板と半導体層との接合面積を最大限にすることができるため、発電効率の向上が図られる。
上述したように、本発明の実施形態を通じて本発明の内容を開示したが、この開示の一部をなす論述及び図面は、本発明を限定するものであると理解すべきではない。本発明はここでは記載していない様々な実施形態を含む。従って、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
1,1A,1B,1C,100…太陽電池、10n…半導体基板、11…受光面、12,112…裏面、20n,20p…第1半導体層、22i,32i…i型非晶質半導体層、25n,35n…n型非晶質半導体層、25p,35p…p型非晶質半導体層、30n,30p…第2半導体層、40…絶縁層、50n,50p…第1電極,第2電極、52,52n,52p…透明電極層、55,55n,55p…収集電極、60n,60p…接続電極、70…分離溝、80…正孔、110…光電変換部
Claims (17)
- 受光面と裏面とを有する半導体基板と、第1導電型を有する第1半導体層と、第2導電型を有する第2半導体層とを備え、
前記第1半導体層及び前記第2半導体層は、前記裏面上に形成される太陽電池であって、
前記裏面には、溝が形成されており、
前記溝が形成されていない前記裏面には、前記第1半導体層が形成され、
前記第1半導体層と前記第2半導体層とが交互に配列された配列方向における前記溝の側面と前記溝の底面とには、前記第2半導体層が形成される太陽電池。 - 前記側面は、傾きを持って前記底面とつながっている請求項1に記載の太陽電池。
- 前記側面と前記底面とは、円弧状につながっている請求項1又は2に記載の太陽電池。
- 前記第2半導体層と前記側面との接合及び前記第2半導体層と前記底面との接合は、ヘテロ接合である請求項1から3の何れか1項に記載の太陽電池。
- 前記半導体基板は、第1導電型である請求項1から4の何れか1項に記載の太陽電池。
- 前記裏面上に形成された前記第2半導体層の前記配列方向における幅は、前記裏面上に形成された前記第1半導体層の前記配列方向における幅よりも長い請求項5に記載の太陽電池。
- 前記半導体基板は、第2導電型であり、
前記裏面上に形成された前記第2半導体層の前記配列方向における幅は、前記裏面上に形成された前記第1半導体層の前記配列方向における幅よりも短い請求項1から4の何れか1項に記載の太陽電池。 - 裏面上において、前記第1半導体層と前記第2半導体層とが接している請求項1から7の何れか1項に記載の太陽電池。
- 前記溝が形成されていない前記裏面と前記溝との境界上において、前記第1半導体層と前記第2半導体層とが接している請求項1から8の何れか1項に記載の太陽電池。
- 半導体基板と、
前記半導体基板上に形成された第1半導体層と、
前記第1半導体層上に形成されるとともに、前記第1半導体層を露出する開口部を含むように形成された絶縁層と、
前記半導体基板上において前記第1半導体層と交互に配列されるともに、前記絶縁層を覆うように形成された第2半導体層と、
前記第1半導体層上及び前記第2半導体層上に形成されるとともに、前記絶縁層上に前記第1半導体層と前記第2半導体層とを電気的に分離する分離溝を含むように形成された下地電極と、
前記下地電極上に形成された収集電極と、を備えた太陽電池。 - 前記第2半導体層は、前記分離溝の底に露出している請求項10に記載の太陽電池。
- 前記分離溝が形成されていない前記裏面と、前記溝との境界上において、前記第1半導体層と前記第2半導体層とが接している請求項11のいずれかに記載の太陽電池。
- 前記第1半導体層は、p型の導電型であって、
前記第2半導体層は、n型の導電型である請求項10から12のいずれかに記載の太陽電池。 - 第1半導体層と、前記第1半導体層と交互に配列された第2半導体層と、を形成された半導体基板を準備し、
前記第1半導体層及び前記第2半導体層を被覆するように下地電極を形成する工程と、
前記下地電極を、前記第1半導体層と接続された第1部分と、前記第2半導体層と接続された第2部分とに分離する分離溝を形成する工程と、
メッキ法を用いて、前記下地電極の前記第1部分上及び前記第2部分上のそれぞれに収集電極を形成する工程と、備えた太陽電池の製造方法。 - 前記第2半導体層は、絶縁層を介して前記第1半導体層の端部を覆うように配置されており、
前記分離溝を前記絶縁層上において形成する請求項14に記載の太陽電池の製造方法。 - 前記分離溝を、前記分離溝の底に前記第2半導体層が露出するように形成する請求項15に記載の太陽電池の製造方法。
- 前記下地電極は、透明電極を含んで構成される請求項14から16のいずれかに記載の太陽電池の製造方法。
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