WO2012014960A1 - 太陽電池の製造方法 - Google Patents

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三島　孝博
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Definitions

  • the present invention relates to a method for manufacturing a solar cell.
  • the present invention relates to a method for manufacturing a back junction solar cell.
  • Patent Document 1 a so-called back junction type solar cell in which p-type and n-type semiconductor regions are formed on the back side of the solar cell.
  • this back junction solar cell it is not necessary to provide an electrode on the light receiving surface side. For this reason, in the back junction solar cell, the light receiving efficiency can be increased. Therefore, higher power generation efficiency can be realized.
  • the solar cell can be connected by the wiring material only on the back surface side. For this reason, a wide wiring material can be used. Therefore, the voltage drop by wiring a plurality of solar cells using the wiring material can be suppressed.
  • this back junction solar cell it is necessary to form a plurality of types of semiconductor junctions on the back surface of the semiconductor substrate. Specifically, it is necessary to form a p-type semiconductor layer and an n-type semiconductor layer on the back surface of the semiconductor substrate. For this reason, it becomes a problem how to form the p-type semiconductor layer and the n-type semiconductor layer on the back surface of the semiconductor substrate.
  • Patent Document 1 discloses the following manufacturing method as a method for manufacturing a back junction solar cell. That is, first, as shown in FIG. 14, on the back surface of the n-type single crystal silicon substrate 100, an in-junction layer 101 made of a laminate of an i-type semiconductor layer 101i and an n-type semiconductor layer 101n, a covering layer 102, Are formed in this order. Thereafter, a part of the coating layer 102 is removed by an etching method.
  • a part of the in-bonding layer 101 is removed by an etching method using the coating layer 102 partially etched as a mask.
  • an ip junction layer 104 made of a stacked body of an i-type semiconductor layer 104i and a p-type semiconductor layer 104p is formed.
  • the covering layer 102 is removed by etching, so that the portion of the in-bonding layer 101 covered with the covering layer 102 is exposed.
  • an n-side electrode is formed on the in-junction layer 101, and a p-side electrode is formed on the ip junction layer 104, thereby completing the back junction solar cell.
  • the present invention has been made in view of the above points, and an object thereof is to provide a method capable of easily manufacturing a back junction solar cell.
  • the first semiconductor region having the first and second main surfaces and having the first conductivity type is formed in a part of the first main surface.
  • a semiconductor substrate having an insulating layer formed so as to cover the first semiconductor region is prepared.
  • a second semiconductor layer having the second conductivity type is formed so as to cover the first main surface including the surface of the insulating layer. Removing the second semiconductor layer by etching a part of the portion of the second semiconductor layer located on the insulating layer using the first etchant having a higher etching rate than the insulating layer. To do.
  • a part of the insulating layer is removed by etching using a second etching agent whose etching rate for the insulating layer is higher than the etching rate for the second semiconductor layer from above the second semiconductor layer partially removed by etching.
  • An electrode formation step is performed for forming electrodes on each of the first semiconductor region and the second semiconductor layer.
  • FIG. 2 is a schematic cross-sectional view taken along line II-II in FIG.
  • It is a flowchart showing the manufacturing process of the solar cell in 1st Embodiment.
  • It is schematic-drawing sectional drawing for demonstrating the manufacturing process of a solar cell.
  • It is schematic-drawing sectional drawing for demonstrating the manufacturing process of a solar cell.
  • It is schematic-drawing sectional drawing for demonstrating the manufacturing process of a solar cell.
  • It is schematic-drawing sectional drawing for demonstrating the manufacturing process of a solar cell.
  • It is schematic-drawing sectional drawing for demonstrating the manufacturing process of a solar cell.
  • It is schematic-drawing sectional drawing for demonstrating the manufacturing process of a solar cell.
  • FIG. 10 is a schematic cross-sectional view for explaining a manufacturing process of the solar cell described in Patent Document 1.
  • FIG. 10 is a schematic cross-sectional view for explaining a manufacturing process of the solar cell described in Patent Document 1.
  • FIG. 10 is a schematic cross-sectional view for explaining a manufacturing process of the solar cell described in Patent Document 1.
  • FIG. 10 is a schematic cross-sectional view for explaining a manufacturing process of the solar cell described in Patent Document 1.
  • FIG. 10 is a schematic cross-sectional view for explaining a manufacturing process of the solar cell described in Patent Document 1.
  • the solar cell 1 is a back junction solar cell.
  • the solar cell 1 may be used as a solar cell module in which a plurality of solar cells 1 are connected by a wiring material. .
  • the solar cell 1 includes a semiconductor substrate 10.
  • the semiconductor substrate 10 has a light receiving surface 10a as a second main surface and a back surface 10b as a first main surface.
  • the semiconductor substrate 10 generates carriers by receiving the light 11 on the light receiving surface 10a.
  • the carriers are holes and electrons that are generated when light is absorbed by the semiconductor substrate 10.
  • the semiconductor substrate 10 is composed of a crystalline semiconductor substrate having n-type or p-type conductivity.
  • Specific examples of the crystalline semiconductor substrate include a crystalline silicon substrate such as a single crystal silicon substrate and a polycrystalline silicon substrate.
  • the semiconductor substrate can be formed of a semiconductor substrate other than a crystalline semiconductor substrate.
  • a compound semiconductor substrate made of GaAs, InP, or the like can be used in place of the semiconductor substrate 10.
  • the semiconductor substrate 10 is formed of an n-type single crystal silicon substrate will be described.
  • an i-type amorphous semiconductor layer 17i made of an intrinsic amorphous semiconductor (hereinafter, the intrinsic semiconductor is referred to as an “i-type semiconductor”) is formed.
  • the i-type amorphous semiconductor layer 17i is specifically formed of i-type amorphous silicon containing hydrogen.
  • the thickness of the i-type amorphous semiconductor layer 17i is not particularly limited as long as the thickness does not substantially contribute to power generation.
  • the thickness of the i-type amorphous semiconductor layer 17i can be, for example, about several to 250 inches.
  • amorphous semiconductor includes a microcrystalline semiconductor.
  • a microcrystalline semiconductor refers to a semiconductor in which the average particle diameter of semiconductor crystals precipitated in an amorphous semiconductor is in the range of 1 nm to 50 nm.
  • the n-type amorphous semiconductor layer 17n having the same conductivity type as that of the semiconductor substrate 10 is formed on the i-type amorphous semiconductor layer 17i.
  • the n-type amorphous semiconductor layer 17n is an amorphous semiconductor layer to which an n-type dopant is added and has an n-type conductivity type.
  • the n-type amorphous semiconductor layer 17n is made of n-type amorphous silicon containing hydrogen.
  • the thickness of the n-type amorphous semiconductor layer 17n is not particularly limited. The thickness of the n-type amorphous semiconductor layer 17n can be, for example, about 20 to 500 mm.
  • an insulating layer 16 having both a function as an antireflection film and a function as a protective film is formed on the n-type amorphous semiconductor layer 17n.
  • the insulating layer 16 can be formed of, for example, silicon oxide, silicon nitride, silicon oxynitride, or the like.
  • the thickness of the insulating layer 16 can be appropriately set according to the antireflection characteristics of the antireflection film to be applied.
  • the thickness of the insulating layer 16 can be set to, for example, about 80 nm to 1 ⁇ m.
  • the laminated structure of the i-type amorphous semiconductor layer 17i, the n-type amorphous semiconductor layer 17n, and the insulating layer 16 has a function as a passivation layer of the semiconductor substrate 10 and a function as an antireflection film.
  • an IN stacked body 12 and an IP stacked body 13 are formed on the back surface 10b of the semiconductor substrate 10. As shown in FIG. 1, each of the IN laminated body 12 and the IP laminated body 13 is formed in a comb-tooth shape. The IN stacked body 12 and the IP stacked body 13 are formed so as to be inserted into each other. For this reason, the IN stacked bodies 12 and the IP stacked bodies 13 are alternately arranged along the direction x perpendicular to the intersecting width direction y on the back surface 10b. The adjacent IN stacked body 12 and the IP stacked body 13 are in contact with each other in the direction x. In other words, in the present embodiment, the entire back surface 10 b is covered with the IN stacked body 12 and the IP stacked body 13.
  • Each of the width W1 (see FIG. 2) of the IN stacked body 12 and the interval W2 between the IN stacked bodies 12 in the direction x can be set to about 100 ⁇ m to 1.5 mm, for example.
  • the width W1 and the interval W2 may be equal to each other or may be different.
  • the IN stacked body 12 includes an i-type amorphous semiconductor layer 12i formed on the back surface 10b and an n-type amorphous semiconductor layer 12n formed on the i-type amorphous semiconductor layer 12i. It is comprised by the laminated body. Similar to the i-type amorphous semiconductor layer 17i, the i-type amorphous semiconductor layer 12i is made of i-type amorphous silicon containing hydrogen.
  • the thickness of the i-type amorphous semiconductor layer 12i is not particularly limited as long as the thickness does not substantially contribute to power generation. The thickness of the i-type amorphous semiconductor layer 12i can be, for example, about several to 250 inches.
  • the n-type amorphous semiconductor layer 12n is doped with an n-type dopant similarly to the n-type amorphous semiconductor layer 17n, and has an n-type conductivity type as with the semiconductor substrate 10.
  • the n-type amorphous semiconductor layer 12n is made of n-type amorphous silicon containing hydrogen.
  • the thickness of the n-type amorphous semiconductor layer 12n is not particularly limited. The thickness of the n-type amorphous semiconductor layer 12n can be, for example, about 20 to 500 mm.
  • the insulating layer 18 is formed on both ends excluding the central portion in the direction x of the IN laminate 12.
  • the central portion in the direction x of the IN stacked body 12 is exposed from the insulating layer 18.
  • the width W3 in the direction x of the insulating layer 18 is not particularly limited, and can be, for example, about 1/3 of the width W1.
  • the interval W4 in the direction x between the insulating layers 18 is not particularly limited, and can be, for example, about 3 of the width W1.
  • the material of the insulating layer 18 is not particularly limited.
  • the insulating layer 18 can be formed of, for example, silicon oxide, silicon nitride, silicon oxynitride, or the like. Especially, it is preferable that the insulating layer 18 is formed of silicon nitride.
  • the insulating layer 18 preferably contains hydrogen.
  • the IP laminate 13 is formed so as to straddle the portion exposed from the IN laminate 12 on the back surface 10b and the end of the insulating layer 18. For this reason, both end portions of the IP stacked body 13 overlap with the IN stacked body 12 in the height direction z.
  • the IP stacked body 13 includes an i-type amorphous semiconductor layer 13i formed on the back surface 10b and a p-type amorphous semiconductor layer 13p formed on the i-type amorphous semiconductor layer 13i. It is comprised by the laminated body.
  • the i-type amorphous semiconductor layer 13i is made of i-type amorphous silicon containing hydrogen.
  • the thickness of the i-type amorphous semiconductor layer 13i is not particularly limited as long as the thickness does not substantially contribute to power generation.
  • the thickness of the i-type amorphous semiconductor layer 13i can be, for example, about several to 250 inches.
  • the p-type amorphous semiconductor layer 13p is an amorphous semiconductor layer having a p-type conductivity type, to which a p-type dopant is added.
  • the p-type amorphous semiconductor layer 13p is made of p-type amorphous silicon containing hydrogen.
  • the thickness of the p-type amorphous semiconductor layer 13p is not particularly limited. The thickness of the p-type amorphous semiconductor layer 13p can be, for example, about 20 to 500 mm.
  • the i-type amorphous semiconductor layer 13i having a thickness that does not substantially contribute to power generation is provided between the crystalline semiconductor substrate 10 and the p-type amorphous semiconductor layer 13p.
  • Structure is constructed.
  • each of the amorphous semiconductor layers 17, 12, and 13 contains hydrogen.
  • An n-side electrode 14 for collecting electrons is formed on the n-type amorphous semiconductor layer 12n.
  • a p-side electrode 15 that collects holes is formed on the p-type amorphous semiconductor layer 13p.
  • the p-side electrode 15 and the n-side electrode 14 are electrically insulated.
  • the interval W5 between the n-side electrode 14 and the p-side electrode 15 on the insulating layer 18 can be set to about 1/3 of the width W3, for example.
  • each of the IN laminate 12 and the IP laminate 13 is formed in a comb shape.
  • each of the n-side electrode 14 and the p-side electrode 15 is formed in a comb shape including a bus bar and a plurality of fingers.
  • each of the n-side electrode 14 and the p-side electrode 15 is composed of only a plurality of fingers, and may be a so-called bus bar-less electrode that does not have a bus bar.
  • Each of the n-side electrode 14 and the p-side electrode 15 is not particularly limited as long as it can collect carriers.
  • each of the n-side electrode 14 and the p-side electrode 15 is formed by a laminated body of first to fourth conductive layers 19a to 19d.
  • the first conductive layer 19a can be formed by, for example, TCO (Transparent Conductive Oxide) such as ITO (Indium Tin Oxide). Specifically, in the present embodiment, the first conductive layer 19a is made of ITO. The thickness of the first conductive layer 19a can be about 50 to 100 nm, for example.
  • the second to fourth conductive layers 19b to 19d can be formed of a metal or alloy such as Cu, for example. Specifically, in the present embodiment, each of the second and third conductive layers 19b and 19c is formed of Cu.
  • the fourth conductive layer 19d is made of Sn.
  • the thicknesses of the second to fourth conductive layers 19b to 19d can be set to, for example, about 50 nm to 1 ⁇ m, about 50 nm to 150 nm, about 10 ⁇ m to 20 ⁇ m, and about 1 ⁇ m to 5 ⁇ m, respectively.
  • the formation method of the first to fourth conductive layers 19a to 19d is not particularly limited, and can be formed by a thin film formation method such as a sputtering method or a CVD method, a plating method, or the like.
  • the first and second conductive layers 19a and 19b are films formed by a thin film forming method
  • the third and fourth conductive layers 19c and 19d are formed by a plating method. It is a membrane.
  • a semiconductor substrate 10 (see FIGS. 4 and 2) is prepared.
  • step S1 the light receiving surface 10a and the back surface 10b of the semiconductor substrate 10 are cleaned.
  • the semiconductor substrate 10 can be cleaned using, for example, an HF aqueous solution.
  • step S1 it is preferable to form a texture structure on the light receiving surface 10a.
  • step S2 the i-type amorphous semiconductor layer 17i and the n-type amorphous semiconductor layer 17n are formed on the light receiving surface 10a of the semiconductor substrate 10, and the i-type amorphous semiconductor is formed on the back surface 10b.
  • the formation method of i-type amorphous semiconductor layers 17i and 21 and n-type amorphous semiconductor layers 17n and 22 is not particularly limited.
  • Each of the i-type amorphous semiconductor layers 17i and 21 and the n-type amorphous semiconductor layers 17n and 22 can be formed by, for example, a CVD (Chemical Vapor Deposition) method such as a plasma CVD method.
  • CVD Chemical Vapor Deposition
  • the insulating layer 16 is formed on the n-type amorphous semiconductor layer 17n, and the insulating layer 23 is formed on the n-type amorphous semiconductor layer 22.
  • the formation method of the insulating layers 16 and 23 is not specifically limited.
  • the insulating layers 16 and 23 can be formed by, for example, a thin film forming method such as a sputtering method or a CVD method.
  • step S4 the insulating layer 23 is etched to remove a part of the insulating layer 23. Specifically, a portion of the insulating layer 23 located on a region where the p-type semiconductor layer is bonded to the semiconductor substrate 10 in a later step is removed.
  • the insulating layer 23 can be etched using an acidic etching solution such as an HF aqueous solution, for example, when the insulating layer 23 is made of silicon oxide, silicon nitride, or silicon oxynitride.
  • step S5 using the insulating layer 23 patterned in step S4 as a mask, the i-type amorphous semiconductor layer 21 and the n-type amorphous semiconductor layer 22 are etched using an alkaline etchant. As a result, portions of the i-type amorphous semiconductor layer 21 and the n-type amorphous semiconductor layer 22 other than the portions covered by the insulating layer 23 are removed. As a result, a portion of the back surface 10b where the insulating layer 23 is not located above is exposed, and the i-type amorphous semiconductor layer 12i and the n-type amorphous semiconductor layer 12n (see FIG. 2).
  • the insulating layer 23 is made of silicon oxide, silicon nitride, or silicon oxynitride. For this reason, although the etching rate of the insulating layer 23 with an acidic etching solution is high, the etching rate of the insulating layer 23 with an alkaline etching solution is low.
  • the semiconductor layers 21 and 22 are made of amorphous silicon. For this reason, the semiconductor layers 21 and 22 have a low etching rate with an acidic etching solution and a high etching rate with an alkaline etching solution.
  • the insulating layer 23 is etched by the acidic etching solution used in step S4, the semiconductor layers 21 and 22 are not substantially etched.
  • the semiconductor layers 21 and 22 are etched by the alkaline etching solution used in step S5, but the insulating layer 23 is not substantially etched. Therefore, in step S4 and step S5, the insulating layer 23 or the semiconductor layers 21 and 22 can be selectively etched.
  • the n-type semiconductor device has the back surface 10b as the first main surface and the light-receiving surface 10a as the second main surface, and is made of an n-type semiconductor on a part of the back surface 10b.
  • a semiconductor substrate 10 on which an amorphous semiconductor layer 12n is formed and an insulating layer 23 is formed so as to cover the n-type amorphous semiconductor layer 12n is prepared.
  • it has a back surface 10b as a first main surface and a light receiving surface 10a as a second main surface, and covers an n-type semiconductor region on a part of the back surface 10b and the n-type semiconductor region.
  • the semiconductor substrate 10 on which the insulating layer 23 is formed is prepared.
  • step S6 the i-type amorphous semiconductor layer 24 and the p-type amorphous semiconductor layer 25 are sequentially formed in this order so as to cover the back surface 10b.
  • a method for forming the amorphous semiconductor layers 24 and 25 is not particularly limited.
  • the amorphous semiconductor layers 24 and 25 can be formed by a thin film forming method such as a CVD method, for example.
  • step S7 a part of the portion located on the insulating layer 23 of the amorphous semiconductor layers 24 and 25 is etched. Thereby, the i-type amorphous semiconductor layer 13i and the p-type amorphous semiconductor layer 13p are formed from the amorphous semiconductor layers 24 and 25.
  • a first etchant having an etching rate for the amorphous semiconductor layers 24 and 25 higher than that for the insulating layer 23 is used. For this reason, the amorphous semiconductor layers 24 and 25 are selectively etched out of the insulating layer 23 and the amorphous semiconductor layers 24 and 25.
  • the first etching agent has an etching rate with respect to the amorphous semiconductor layers 24 and 25 of 1.1 times or more, preferably 1.5 times or more, more preferably 2 times or more, more preferably with respect to the insulating layer 23. It is preferable that the etching agent is 5 times or more. Furthermore, it is preferable that the first etching agent is one that etches the amorphous semiconductor layers 24 and 25 but does not substantially etch the insulating layer 23. As a specific example of such a first etching agent, when the amorphous semiconductor layers 24 and 25 are made of silicon and the insulating layer 23 is made of silicon oxide, silicon nitride, or silicon oxynitride, for example, NaOH is contained.
  • the first etching agent is not necessarily a liquid, that is, an etching solution.
  • the first etchant may be a gas, for example.
  • Specific examples of the etching gas preferably used as the first etching agent include a mixed gas of Cl 2 and He, XeF 2 gas, and the like.
  • the “etching solution” includes a pasty etching paste and an etching ink having a viscosity adjusted.
  • step S8 the insulating layer 23 is etched. Specifically, the insulating layer 23 is formed on the amorphous semiconductor layers 13i and 13p including the amorphous semiconductor layers 24 and 25 partially removed by the etching in step S7 using a second etching agent. The exposed part is removed by etching. Thereby, a contact hole is formed in the insulating layer 23 to expose the n-type amorphous semiconductor layer 12n, and the insulating layer 18 is formed from the insulating layer 23.
  • step S8 a second etching agent having an etching rate for the insulating layer 23 higher than that for the amorphous semiconductor layers 24 and 25 is used. For this reason, the insulating layer 23 is selectively etched among the insulating layer 23 and the amorphous semiconductor layers 24 and 25.
  • the second etching agent has an etching rate with respect to the insulating layer 23 of 1.1 times or more, preferably 1.5 times or more, more preferably 2 times or more, more preferably with respect to the amorphous semiconductor layers 24 and 25. It is preferable that the etching agent is 5 times or more. Furthermore, it is preferable that the second etching agent is one that etches the insulating layer 23 but does not substantially etch the amorphous semiconductor layers 24 and 25. As a specific example of such a second etching agent, when the amorphous semiconductor layers 24 and 25 are made of silicon and the insulating layer 23 is made of silicon oxide, silicon nitride, or silicon oxynitride, for example, HF is included.
  • the second etching agent is not necessarily a liquid, that is, an etching solution, like the first etching agent.
  • the second etchant may be a gas, for example.
  • Specific examples of the etching gas preferably used as the second etching agent include a mixed gas of SF 6 and He, a mixed gas of CF 4 , CHF 3 and He, and HF gas.
  • an HF aqueous solution is preferably used as the second etching agent.
  • the oxide film on the electrode formation surface can also be removed before the electrode formation in step S9 described below.
  • step S9 by performing an electrode forming step of forming the n-side electrode 14 and the p-side electrode 15 on the n-type amorphous semiconductor layer 12n and the p-type amorphous semiconductor layer 13p, respectively, The battery 1 can be completed.
  • the formation method of the n-side electrode 14 and the p-side electrode 15 can be appropriately selected according to the material of the electrode. Specifically, in the present embodiment, the n-side electrode 14 and the p-side electrode 15 are formed as follows.
  • a conductive layer 26 made of TCO and a conductive layer 27 made of a metal or alloy such as Cu are formed into a thin film such as a CVD (Chemical Vapor Deposition) method such as a plasma CVD method or a sputtering method. It forms in this order by the method.
  • CVD Chemical Vapor Deposition
  • the portions of the conductive layers 26 and 27 located on the insulating layer 18 are divided. Thereby, the first and second conductive layers 19a, 19b are formed from the conductive layers 26, 27.
  • the conductive layers 26 and 27 can be divided by, for example, a photolithography method.
  • the first and second conductive layers 19a and 19b formed on the n-type amorphous semiconductor layer 12n and the p-type amorphous semiconductor layer 13p, respectively, are made of Cu by plating.
  • the third conductive layer 19c and the fourth conductive layer 19d made of Sn the n-side electrode 14 and the p-side electrode 15 shown in FIG. 2 can be completed.
  • the amorphous semiconductor layer 13 has a function of forming a semiconductor junction with the semiconductor substrate 10 and a function of a mask layer for forming a contact hole in the insulating layer 18.
  • the semiconductor layer for forming a semiconductor junction with the semiconductor substrate 10 and the mask layer for forming a contact hole are formed in the same process. For this reason, the manufacturing time of the solar cell 1 can be shortened.
  • a part of the portion of the amorphous semiconductor layers 24 and 25 located on the insulating layer 23 is selectively etched by the first etchant. Then, by using the etched amorphous semiconductor layer 24 as a mask, a part of the insulating layer 23 is removed by etching with a second etching agent to expose the n-type amorphous semiconductor layer 12n. Therefore, for example, the insulating layer 23 covered with the amorphous semiconductor layers 24 and 25 is removed by etching the insulating layer 23 with an etchant that can be etched, and the n-type amorphous semiconductor layer 12n is removed.
  • the insulating layer 23 and the amorphous semiconductor layers 24 and 25 can be etched quickly and easily.
  • the time required for etching the insulating layer 23 and the amorphous semiconductor layers 24 and 25 is the insulating layer 23 covered with the amorphous semiconductor layers 24 and 25.
  • the solar cell 1 can be easily manufactured in a short manufacturing time.
  • etching the insulating layer 23 and the amorphous semiconductor layers 24 and 25 using one kind of etching agent.
  • an etchant capable of etching the amorphous semiconductor layers 24 and 25 can also etch the amorphous semiconductor layers 12i and 12n. Therefore, if the insulating layer 23 and the amorphous semiconductor layers 24 and 25 are simultaneously etched using one kind of etching agent, the amorphous semiconductor layers 12i and 12n below the insulating layer 23 are etched. It will be.
  • the n-type amorphous semiconductor layer 12n is exposed by removing part of the insulating layer 23 and the amorphous semiconductor layers 24 and 25 by etching, as in this embodiment. This is only possible with the first and second possible etchants.
  • the insulating layer 23 is formed of silicon oxide, silicon nitride, or silicon oxynitride. For this reason, the insulating layer 18 formed from the insulating layer 23 has a high gas barrier property. Therefore, the solar cell 1 excellent in weather resistance can be manufactured. From the viewpoint of realizing better weather resistance, the insulating layer 23 is more preferably formed of silicon nitride.
  • the solubility of the insulating layer 23 with respect to the acidic etching solution becomes higher. Therefore, the selective etching property of the insulating layer 23 can be further improved. Therefore, damage to the n-type amorphous semiconductor layer 12n and the p-type amorphous semiconductor layer 13p during etching of the insulating layer 23 can be suppressed. As a result, the solar cell 1 having more excellent photoelectric conversion efficiency can be manufactured.
  • the insulating layer 18 is formed on the n-type amorphous semiconductor layer 12n out of the n-type amorphous semiconductor layer 12n and the p-type amorphous semiconductor layer 13p.
  • the semiconductor layer located under the insulating layer 18 is the n-type amorphous semiconductor layer 12n.
  • the p-side electrode 15 is formed on substantially the entire p-type amorphous semiconductor layer 13p. For this reason, holes that are minority carriers are easily collected by the p-side electrode 15. Therefore, the photoelectric conversion efficiency of the obtained solar cell 1 can be further increased.
  • the semiconductor substrate has a p-type conductivity type, minority carriers become electrons, and thus the first semiconductor layer located under the insulating layer is preferably formed of a p-type semiconductor.
  • the p-type non-conductive layer is formed such that substantially the entire back surface 10b of the semiconductor substrate 10 made of a crystalline semiconductor is covered with the n-type amorphous semiconductor layer 12n and the p-type amorphous semiconductor layer 13p.
  • a crystalline semiconductor layer 13p is formed.
  • the back surface 10b of the semiconductor substrate 10 made of a crystalline semiconductor is not substantially exposed. Therefore, holes that are minority carriers on the back surface 10b of the semiconductor substrate 10 are difficult to recombine. Therefore, the photoelectric conversion efficiency of the obtained solar cell 1 can be further increased.
  • the third and fourth conductive layers 19c and 19d are formed by plating. Therefore, for example, the electrodes can be divided easily and in a shorter time than when the first to fourth conductive layers 19a to 19d are all formed and then divided into the n-side electrode 14 and the p-side electrode 15. it can.
  • the n-type amorphous semiconductor layer 12n and the p-type are separated when the first and second conductive layers 19a and 19b are divided.
  • the amorphous semiconductor layer 13p is not easily damaged.
  • the n-type amorphous semiconductor layer 12n and the p-type amorphous semiconductor layer 13p are insulated so that substantially the whole is covered with the insulating layer 18, the n-side electrode 14, and the p-side electrode 15.
  • the layer 18, the n-side electrode 14, and the p-side electrode 15 are formed. Therefore, according to the manufacturing method of the present embodiment, it is possible to manufacture the solar cell 1 that is more excellent in gas barrier properties and weather resistance.
  • FIG. 13 is a schematic cross-sectional view of the solar cell in the second embodiment.
  • a crystalline semiconductor substrate having an n-type conductivity is used as the semiconductor substrate 10, and an n-type amorphous semiconductor layer 12n is formed on the semiconductor substrate 10.
  • the example to do was demonstrated.
  • the present invention is not limited to this configuration.
  • n + type dopant is thermally diffused into a part of the portion of the n-type crystalline semiconductor substrate 30 on the back surface 30 b side so that n + is added to the portion of the back surface 30 b of the crystalline semiconductor substrate 30.
  • a mold thermal diffusion region 31n may be formed.
  • the solar cell is completed by performing Steps S6 to S9 shown in FIG. 3 as in the first embodiment.
  • third conductive layer 19d ... fourth conductive layer 21 ... i-type amorphous semiconductor layer 22 ... n-type amorphous semiconductor layer 23 ... insulating layer 24 ... i-type amorphous semiconductor layer 25 ... p-type amorphous semiconductor layer 26, 27 ... conductive layer 30 ... n-type crystalline semiconductor substrate 30b ... back surface 31n ... n + -type thermal diffusion region

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Abstract

【課題】裏面接合型の太陽電池を容易に製造し得る方法を提供する。 【解決手段】第２の半導体層２５を、第１の主面１０ｂを覆うように形成する。第２の半導体層２５に対するエッチング速度が絶縁層２３に対するエッチング速度よりも大きな第１のエッチング剤を用いて、第２の半導体層２５の絶縁層２３の上に位置している部分の一部分をエッチングすることにより除去する。第２の半導体層１３ｐの上から、絶縁層２３に対するエッチング速度が第２の半導体層１３ｐに対するエッチング速度よりも大きな第２のエッチング剤を用いて、絶縁層２３の一部分をエッチングにより除去することにより第１の半導体領域１２ｎを露出させる。第１の半導体領域１２ｎと第２の半導体層１３ｐとのそれぞれの上に電極１４，１５を形成する。

Description

太陽電池の製造方法
　本発明は、太陽電池の製造方法に関する。特に、本発明は、裏面接合型の太陽電池の製造方法に関する。
　従来、太陽電池の裏面側にｐ型及びｎ型の半導体領域が形成されている所謂裏面接合型の太陽電池が知られている（例えば、下記の特許文献１）。この裏面接合型の太陽電池では、受光面側に電極を設ける必要がない。このため、裏面接合型の太陽電池では、光の受光効率を高めることができる。従って、より高い発電効率を実現し得る。また、配線材による太陽電池の接続を裏面側のみで行える。このため、幅の広い配線材を用いることができる。従って、複数の太陽電池を、配線材を用いて配線することによる電圧降下を抑制することができる。
　ところで、この裏面接合型の太陽電池では、半導体基板の裏面の上に、複数種類の半導体接合を形成する必要がある。具体的には、半導体基板の裏面の上に、ｐ型半導体層と、ｎ型半導体層とを形成する必要がある。このため、半導体基板の裏面の上に、ｐ型半導体層とｎ型半導体層とを如何にして形成するかが問題となる。
　例えば、特許文献１には、裏面接合型の太陽電池の製造方法として、以下のような製造方法が開示されている。すなわち、まず、図１４に示すように、ｎ型単結晶シリコン基板１００の裏面上に、ｉ型半導体層１０１ｉとｎ型半導体層１０１ｎとの積層体からなるｉｎ接合層１０１と、被覆層１０２とをこの順番で形成する。その後、エッチング法によって被覆層１０２の一部分を除去する。
　次に、図１５に示すように、一部分がエッチングされた被覆層１０２をマスクとして用いて、ｉｎ接合層１０１の一部をエッチング法により除去する。次に、図１６に示すように、ｉ型半導体層１０４ｉとｐ型半導体層１０４ｐとの積層体からなるｉｐ接合層１０４を形成する。その後、被覆層１０２をエッチングにより除去することにより、ｉｎ接合層１０１の被覆層１０２により覆われていた部分を露出させる。最後に、ｉｎ接合層１０１の上にｎ側電極を形成し、ｉｐ接合層１０４の上にｐ側電極を形成することにより、裏面接合型の太陽電池を完成させる。
特開２０１０－８０８８７号公報
　特許文献１に記載の裏面接合型の太陽電池の製造方法では、被覆層１０２のエッチングによる除去に長い時間を要する。このため、裏面接合型の太陽電池の製造に要する時間が長くなるという問題がある。また、被覆層１０２をエッチングにより確実に除去することが困難であるという問題もある。
　本発明は、係る点に鑑みてなされたものであり、その目的は、裏面接合型の太陽電池を容易に製造し得る方法を提供することにある。
　本発明に係る太陽電池の製造方法では、第１及び第２の主面を有し、第１の主面の一部分に第１の導電型を有する第１の半導体領域が形成されており、さらに第１の半導体領域を覆うように絶縁層が形成されている半導体基板を用意する。第２の導電型を有する第２の半導体層を、絶縁層の表面を含んで第１の主面を覆うように形成する。第２の半導体層に対するエッチング速度が絶縁層に対するエッチング速度よりも大きな第１のエッチング剤を用いて、第２の半導体層の絶縁層の上に位置している部分の一部分をエッチングすることにより除去する。エッチングにより一部分が除去された第２の半導体層の上から、絶縁層に対するエッチング速度が第２の半導体層に対するエッチング速度よりも大きな第２のエッチング剤を用いて、絶縁層の一部分をエッチングにより除去することにより第１の半導体領域を露出させる。第１の半導体領域と第２の半導体層とのそれぞれの上に電極を形成する電極形成工程を行う。
　本発明によれば、裏面接合型の太陽電池を容易に製造し得る方法を提供することができる。
第１の実施形態における太陽電池の略図的平面図である。 図１の線ＩＩ－ＩＩにおける略図的断面図である。 第１の実施形態における太陽電池の製造工程を表すフローチャートである。 太陽電池の製造工程を説明するための略図的断面図である。 太陽電池の製造工程を説明するための略図的断面図である。 太陽電池の製造工程を説明するための略図的断面図である。 太陽電池の製造工程を説明するための略図的断面図である。 太陽電池の製造工程を説明するための略図的断面図である。 太陽電池の製造工程を説明するための略図的断面図である。 太陽電池の製造工程を説明するための略図的断面図である。 太陽電池の製造工程を説明するための略図的断面図である。 太陽電池の製造工程を説明するための略図的断面図である。 第２の実施形態における太陽電池の略図的断面図である。 特許文献１に記載の太陽電池の製造工程を説明するための略図的断面図である。 特許文献１に記載の太陽電池の製造工程を説明するための略図的断面図である。 特許文献１に記載の太陽電池の製造工程を説明するための略図的断面図である。
　以下、本発明の好ましい実施形態の一例について説明する。但し、下記の実施形態は、単なる一例である。本発明は、下記の実施形態に何ら限定されない。
　また、実施形態等において参照する各図面において、実質的に同一の機能を有する部材は同一の符号で参照することとする。また、実施形態等において参照する図面は、模式的に記載されたものであり、図面に描画された物体の寸法の比率などは、現実の物体の寸法の比率などとは異なる場合がある。図面相互間においても、物体の寸法比率等が異なる場合がある。具体的な物体の寸法比率等は、以下の説明を参酌して判断されるべきである。
　《第１の実施形態》
　（太陽電池１の構成）
　まず、本実施形態において製造される太陽電池１の構成について、図１及び図２を参照しながら詳細に説明する。
　太陽電池１は、裏面接合型の太陽電池である。なお、本実施形態の太陽電池１単体では、十分に大きな出力が得られない場合は、太陽電池１は、複数の太陽電池１が配線材により接続された太陽電池モジュールとして利用されることもある。
　図２に示すように、太陽電池１は、半導体基板１０を備えている。半導体基板１０は、第２の主面としての受光面１０ａと、第１の主面としての裏面１０ｂとを有する。半導体基板１０は、受光面１０ａにおいて、光１１を受光することによってキャリアを生成する。ここで、キャリアとは、光が半導体基板１０に吸収されることにより生成される正孔及び電子のことである。
　半導体基板１０は、ｎ型またはｐ型の導電型を有する結晶性半導体基板により構成されている。結晶性半導体基板の具体例としては、例えば、単結晶シリコン基板、多結晶シリコン基板などの結晶シリコン基板が挙げられる。
　なお、半導体基板を結晶性半導体基板以外の半導体基板により構成することができる。例えば、ＧａＡｓやＩｎＰなどからなる化合物半導体基板を半導体基板１０に替えて用いることができる。以下、本実施形態では、半導体基板１０がｎ型の単結晶シリコン基板により構成されている例について説明する。
　半導体基板１０の受光面１０ａの上には、真性な非晶質半導体（以下、真性な半導体を「ｉ型半導体」とする。）からなるｉ型非晶質半導体層１７ｉが形成されている。本実施形態においては、ｉ型非晶質半導体層１７ｉは、具体的には、水素を含むｉ型のアモルファスシリコンにより形成されている。ｉ型非晶質半導体層１７ｉの厚みは、発電に実質的に寄与しない程度の厚みである限りにおいて特に限定されない。ｉ型非晶質半導体層１７ｉの厚みは、例えば、数Å～２５０Å程度とすることができる。
　なお、本発明において、「非晶質半導体」には、微結晶半導体を含むものとする。微結晶半導体とは、非晶質半導体中に析出している半導体結晶の平均粒子径が１ｎｍ～５０ｎｍの範囲内にある半導体をいう。
　ｉ型非晶質半導体層１７ｉの上には、半導体基板１０と同じ導電型を有するｎ型非晶質半導体層１７ｎが形成されている。ｎ型非晶質半導体層１７ｎは、ｎ型のドーパントが添加されており、ｎ型の導電型を有する非晶質半導体層である。具体的には、本実施形態では、ｎ型非晶質半導体層１７ｎは、水素を含むｎ型アモルファスシリコンからなる。ｎ型非晶質半導体層１７ｎの厚みは、特に限定されない。ｎ型非晶質半導体層１７ｎの厚みは、例えば、２０Å～５００Å程度とすることができる。
　ｎ型非晶質半導体層１７ｎの上には、反射防止膜としての機能と保護膜としての機能とを兼ね備えた絶縁層１６が形成されている。絶縁層１６は、例えば、酸化ケイ素、窒化ケイ素、酸窒化ケイ素などにより形成することができる。絶縁層１６の厚みは、付与しようとする反射防止膜の反射防止特性などに応じて適宜設定することができる。絶縁層１６の厚みは、例えば８０ｎｍ～１μｍ程度とすることができる。
　上記のｉ型非晶質半導体層１７ｉ、ｎ型非晶質半導体層１７ｎ及び絶縁層１６の積層構造は、半導体基板１０のパッシベーション層としての機能及び反射防止膜としての機能を有する。
　半導体基板１０の裏面１０ｂの上には、ＩＮ積層体１２とＩＰ積層体１３とが形成されている。図１に示すように、ＩＮ積層体１２とＩＰ積層体１３とのそれぞれは、くし歯状に形成されている。ＩＮ積層体１２とＩＰ積層体１３とは互いに間挿し合うように形成されている。このため、裏面１０ｂ上において、ＩＮ積層体１２とＩＰ積層体１３とは、交差幅方向ｙに垂直な方向ｘに沿って交互に配列されている。方向ｘにおいて隣り合うＩＮ積層体１２とＩＰ積層体１３とは接触している。すなわち、本実施形態では、ＩＮ積層体１２とＩＰ積層体１３とによって、裏面１０ｂの実質的に全体が被覆されている。なお、ＩＮ積層体１２の幅Ｗ１（図２を参照）と、方向ｘにおけるＩＮ積層体１２の間隔Ｗ２とのそれぞれは、例えば、１００μｍ～１．５ｍｍ程度とすることができる。幅Ｗ１と間隔Ｗ２とは、互いに等しくてもよいし、異なっていてもよい。
　ＩＮ積層体１２は、裏面１０ｂの上に形成されているｉ型非晶質半導体層１２ｉと、ｉ型非晶質半導体層１２ｉの上に形成されているｎ型非晶質半導体層１２ｎとの積層体により構成されている。ｉ型非晶質半導体層１２ｉは、上記ｉ型非晶質半導体層１７ｉと同様に、水素を含むｉ型のアモルファスシリコンからなる。ｉ型非晶質半導体層１２ｉの厚みは、発電に実質的に寄与しない程度の厚みである限りにおいて特に限定されない。ｉ型非晶質半導体層１２ｉの厚みは、例えば、数Å～２５０Å程度とすることができる。
　ｎ型非晶質半導体層１２ｎは、上記ｎ型非晶質半導体層１７ｎと同様に、ｎ型のドーパントが添加されており、半導体基板１０と同様に、ｎ型の導電型を有する。具体的には、本実施形態では、ｎ型非晶質半導体層１２ｎは、水素を含むｎ型アモルファスシリコンからなる。ｎ型非晶質半導体層１２ｎの厚みは、特に限定されない。ｎ型非晶質半導体層１２ｎの厚みは、例えば、２０Å～５００Å程度とすることができる。
　ＩＮ積層体１２の方向ｘにおける中央部を除く両端部の上には、絶縁層１８が形成されている。ＩＮ積層体１２の方向ｘにおける中央部は、絶縁層１８から露出している。絶縁層１８の方向ｘにおける幅Ｗ３は特に限定されず、例えば、幅Ｗ１の約１／３程度とすることができる。また、絶縁層１８間の方向ｘにおける間隔Ｗ４も特に限定されず、例えば、幅Ｗ１の約１／３程度とすることができる。
　絶縁層１８の材質は、特に限定されない。絶縁層１８は、例えば、酸化ケイ素、窒化ケイ素、酸窒化ケイ素などにより形成することができる。なかでも、絶縁層１８は、窒化ケイ素により形成されていることが好ましい。また、絶縁層１８は、水素を含んでいることが好ましい。
　ＩＰ積層体１３は、裏面１０ｂのＩＮ積層体１２から露出した部分と、絶縁層１８の端部との上に跨って形成されている。このため、ＩＰ積層体１３の両端部は、ＩＮ積層体１２と高さ方向ｚにおいて重なっている。
　ＩＰ積層体１３は、裏面１０ｂの上に形成されているｉ型非晶質半導体層１３ｉと、ｉ型非晶質半導体層１３ｉの上に形成されているｐ型非晶質半導体層１３ｐとの積層体により構成されている。
　ｉ型非晶質半導体層１３ｉは、水素を含むｉ型のアモルファスシリコンからなる。ｉ型非晶質半導体層１３ｉの厚みは、発電に実質的に寄与しない程度の厚みである限りにおいて特に限定されない。ｉ型非晶質半導体層１３ｉの厚みは、例えば、数Å～２５０Å程度とすることができる。
　ｐ型非晶質半導体層１３ｐは、ｐ型のドーパントが添加されており、ｐ型の導電型を有する非晶質半導体層である。具体的には、本実施形態では、ｐ型非晶質半導体層１３ｐは、水素を含むｐ型のアモルファスシリコンからなる。ｐ型非晶質半導体層１３ｐの厚みは、特に限定されない。ｐ型非晶質半導体層１３ｐの厚みは、例えば、２０Å～５００Å程度とすることができる。
　このように、本実施形態では、結晶性の半導体基板１０とｐ型非晶質半導体層１３ｐとの間に、実質的に発電に寄与しない程度の厚みのｉ型非晶質半導体層１３ｉが設けられた構造が構成されている。本実施形態のような構造を採用することにより、半導体基板１０とＩＰ積層体１３及びＩＮ積層体１２との接合界面におけるキャリアの再結合を抑制することができる。その結果、光電変換効率の向上を図ることができる。
　なお、非晶質半導体層１７、１２、１３のそれぞれは水素を含むものであることが好ましい。
　ｎ型非晶質半導体層１２ｎの上には、電子を収集するｎ側電極１４が形成されている。一方、ｐ型非晶質半導体層１３ｐの上には、正孔を収集するｐ側電極１５が形成されている。ｐ側電極１５とｎ側電極１４とは、電気的に絶縁されている。なお、絶縁層１８の上におけるｎ側電極１４とｐ側電極１５との間の間隔Ｗ５は、例えば、幅Ｗ３の１／３程度とすることができる。
　上述の通り、本実施形態では、ＩＮ積層体１２とＩＰ積層体１３とのそれぞれはくし歯状に形成されている。このため、ｎ側電極１４及びｐ側電極１５のそれぞれは、バスバー及び複数のフィンガーを含むくし歯状に形成されている。もっとも、ｎ側電極１４及びｐ側電極１５のそれぞれは、複数のフィンガーのみにより構成されており、バスバーを有さない所謂バスバーレス型の電極であってもよい。
　ｎ側電極１４及びｐ側電極１５のそれぞれは、キャリアを収集できるものである限りにおいて特に限定されない。本実施形態においては、ｎ側電極１４とｐ側電極１５とのそれぞれは、第１～第４の導電層１９ａ～１９ｄの積層体により形成されている。
　第１の導電層１９ａは、例えば、ＩＴＯ（インジウム錫酸化物）などのＴＣＯ（Ｔｒａｎｓｐａｒｅｎｔ　Ｃｏｎｄｕｃｔｉｖｅ　Ｏｘｉｄｅ）等により形成することができる。具体的には、本実施形態では、第１の導電層１９ａは、ＩＴＯにより形成されている。第１の導電層１９ａの厚みは、例えば、５０～１００ｎｍ程度とすることができる。
　第２～第４の導電層１９ｂ～１９ｄは、例えばＣｕなどの金属や合金により形成することができる。具体的には、本実施形態では、第２及び第３の導電層１９ｂ、１９ｃのそれぞれは、Ｃｕにより形成されている。第４の導電層１９ｄは、Ｓｎにより形成されている。第２～第４の導電層１９ｂ～１９ｄの厚みは、それぞれ、例えば、５０ｎｍ～１μｍ程度、５０ｎｍ～１５０ｎｍ程度、１０μｍ～２０μｍ程度、１μｍ～５μｍ程度とすることができる。
　なお、第１～第４の導電層１９ａ～１９ｄの形成方法は特に限定されず、例えば、スパッタリング法やＣＶＤ法などの薄膜形成方法やめっき法などにより形成することができる。具体的には、本実施形態では、第１及び第２の導電層１９ａ、１９ｂが薄膜形成法により形成された膜で、第３及び第４の導電層１９ｃ、１９ｄがめっき法により形成された膜である。
　次に、図３～図１２を主として参照しながら、本実施形態の太陽電池１の製造方法について説明する。
　まず、半導体基板１０（図４及び図２を参照）を用意する。次に、図３に示すように、ステップＳ１において、半導体基板１０の受光面１０ａ及び裏面１０ｂの洗浄を行う。半導体基板１０の洗浄は、例えば、ＨＦ水溶液などを用いて行うことができる。なお、このステップＳ１において、受光面１０ａにテクスチャ構造を形成しておくことが好ましい。
　次に、ステップＳ２において、半導体基板１０の受光面１０ａの上にｉ型非晶質半導体層１７ｉとｎ型非晶質半導体層１７ｎとを形成すると共に、裏面１０ｂの上にｉ型非晶質半導体層２１とｎ型非晶質半導体層２２とを形成する。ｉ型非晶質半導体層１７ｉ，２１及びｎ型非晶質半導体層１７ｎ，２２のそれぞれの形成方法は、特に限定されない。ｉ型非晶質半導体層１７ｉ，２１及びｎ型非晶質半導体層１７ｎ，２２のそれぞれは、例えば、プラズマＣＶＤ法等のＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により形成することができる。
　次に、ステップＳ３において、ｎ型非晶質半導体層１７ｎの上に絶縁層１６を形成すると共に、ｎ型非晶質半導体層２２の上に絶縁層２３を形成する。なお、絶縁層１６，２３の形成方法は特に限定されない。絶縁層１６，２３は、例えば、スパッタリング法やＣＶＤ法等の薄膜形成法などにより形成することができる。
　次に、ステップＳ４において、絶縁層２３をエッチングすることにより、絶縁層２３の一部分を除去する。具体的には、絶縁層２３のうち、後の工程で半導体基板１０にｐ型半導体層を接合させる領域の上に位置する部分を除去する。なお、絶縁層２３のエッチングは、絶縁層２３が酸化シリコン、窒化シリコンまたは酸窒化シリコンからなる場合は、例えば、ＨＦ水溶液等の酸性のエッチング液を用いて行うことができる。
　次に、ステップＳ５において、ステップＳ４においてパターニングした絶縁層２３をマスクとして用いて、ｉ型非晶質半導体層２１とｎ型非晶質半導体層２２とを、アルカリ性のエッチング液を用いてエッチングすることにより、ｉ型非晶質半導体層２１及びｎ型非晶質半導体層２２の絶縁層２３により覆われている部分以外の部分を除去する。これにより、裏面１０ｂのうち、上方に絶縁層２３が位置していない部分を露出させると共に、半導体層２１，２２から、ｉ型非晶質半導体層１２ｉとｎ型非晶質半導体層１２ｎ（図２を参照）とを形成する。
　ここで、上述の通り、本実施形態では、絶縁層２３が酸化シリコン、窒化シリコンまたは酸窒化シリコンからなる。このため、酸性のエッチング液による絶縁層２３のエッチング速度は高いものの、アルカリ性のエッチング液による絶縁層２３のエッチング速度は低い。一方、半導体層２１，２２は非晶質シリコンからなる。このため、半導体層２１，２２に関しては、酸性のエッチング液によるエッチング速度が低く、アルカリ性のエッチング液によるエッチング速度が高い。このため、ステップＳ４において用いた酸性のエッチング液によって、絶縁層２３はエッチングされるものの、半導体層２１，２２は、実質的にエッチングされない。一方、ステップＳ５において用いたアルカリ性のエッチング液によって半導体層２１，２２はエッチングされるものの、絶縁層２３は実質的にエッチングされない。従って、ステップＳ４及びステップＳ５において、絶縁層２３または半導体層２１，２２を選択的にエッチングすることができる。
　以上のように、ステップＳ１～Ｓ５によって、第１の主面としての裏面１０ｂと第２の主面としての受光面１０ａとを有し、裏面１０ｂの一部分の上にｎ型半導体からなるｎ型非晶質半導体層１２ｎが形成されており、さらにｎ型非晶質半導体層１２ｎを覆うように絶縁層２３が形成されている半導体基板１０を用意する。換言すれば、第１の主面としての裏面１０ｂと、第２の主面としての受光面１０ａとを有し、裏面１０ｂの一部分にｎ型の半導体領域と、このｎ型の半導体領域を覆うように絶縁層２３が形成されている半導体基板１０を用意する。
　次に、ステップＳ６において、裏面１０ｂを覆うように、ｉ型非晶質半導体層２４とｐ型非晶質半導体層２５とをこの順番で順次形成する。非晶質半導体層２４，２５の形成方法は特に限定されない。非晶質半導体層２４，２５は、例えば、ＣＶＤ法などの薄膜形成法により形成することができる。
　次に、ステップＳ７において、非晶質半導体層２４，２５の絶縁層２３の上に位置している部分の一部分をエッチングする。これにより、非晶質半導体層２４，２５からｉ型非晶質半導体層１３ｉとｐ型非晶質半導体層１３ｐとを形成する。
　このステップＳ７においては、非晶質半導体層２４，２５に対するエッチング速度が絶縁層２３に対するエッチング速度よりも大きな第１のエッチング剤を使用する。このため、絶縁層２３と非晶質半導体層２４，２５のうち、非晶質半導体層２４，２５が選択的にエッチングされる。
　第１のエッチング剤は、非晶質半導体層２４，２５に対するエッチング速度が絶縁層２３に対するエッチング速度の１．１倍以上、好ましくは１．５倍以上、より好ましくは２倍以上、さらに好ましくは５倍以上であるエッチング剤であることが好ましい。さらには、第１のエッチング剤は、非晶質半導体層２４，２５をエッチングする一方、絶縁層２３を実質的にエッチングしないものであることが好ましい。このような第１のエッチング剤の具体例としては、非晶質半導体層２４，２５がシリコンからなり、絶縁層２３が酸化ケイ素、窒化ケイ素または酸窒化ケイ素からなる場合は、例えば、ＮａＯＨを含むＮａＯＨ水溶液や、ＫＯＨを含むＫＯＨ水溶液などのアルカリ性水溶液、硝酸とアンモニアとの混酸などが挙げられる。また、第１のエッチング剤は、液体、すなわちエッチング液である必要は必ずしもない。第１のエッチング剤は、例えばガスであってもよい。第１のエッチング剤として好ましく用いられるエッチングガスの具体例としては、例えば、Ｃｌ２とＨｅとの混合ガスやＸｅＦ２ガスなどが挙げられる。
　なお、本発明において、「エッチング液」には、ペースト状のエッチングペーストや粘度が調製されたエッチングインクが含まれるものとする。
　次に、ステップＳ８において絶縁層２３のエッチングを行う。具体的には、ステップＳ７におけるエッチングにより一部分が除去された非晶質半導体層２４，２５からなる非晶質半導体層１３ｉ、１３ｐの上から、第２のエッチング剤を用いて、絶縁層２３の露出部をエッチングにより除去する。これにより、絶縁層２３にコンタクトホールを形成してｎ型非晶質半導体層１２ｎを露出させると共に、絶縁層２３から絶縁層１８を形成する。
　このステップＳ８においては、絶縁層２３に対するエッチング速度が非晶質半導体層２４，２５に対するエッチング速度よりも大きな第２のエッチング剤を使用する。このため、絶縁層２３と非晶質半導体層２４，２５のうち、絶縁層２３が選択的にエッチングされる。
　第２のエッチング剤は、絶縁層２３に対するエッチング速度が非晶質半導体層２４，２５に対するエッチング速度の１．１倍以上、好ましくは１．５倍以上、より好ましくは２倍以上、さらに好ましくは５倍以上であるエッチング剤であることが好ましい。さらには、第２のエッチング剤は、絶縁層２３をエッチングする一方、非晶質半導体層２４，２５を実質的にエッチングしないものであることが好ましい。このような第２のエッチング剤の具体例としては、非晶質半導体層２４，２５がシリコンからなり、絶縁層２３が酸化ケイ素、窒化ケイ素または酸窒化ケイ素からなる場合は、例えば、ＨＦを含むＨＦ水溶液や、リン酸水溶液などの酸性水溶液などが挙げられる。また、第２のエッチング剤も、第１のエッチング剤と同様に、液体、すなわちエッチング液である必要は必ずしもない。第２のエッチング剤は、例えばガスであってもよい。第２のエッチング剤として好ましく用いられるエッチングガスの具体例としては、例えば、ＳＦ６とＨｅとの混合ガスやＣＦ４とＣＨＦ３とＨｅとの混合ガス、ＨＦガスなどが挙げられる。なかでも、第２のエッチング剤としては、ＨＦ水溶液が好ましく用いられる。この場合、下記のステップＳ９における電極形成の前に、電極形成面の酸化皮膜の除去も行うことができるためである。
　次に、ステップＳ９において、ｎ型非晶質半導体層１２ｎ及びｐ型非晶質半導体層１３ｐのそれぞれの上にｎ側電極１４及びｐ側電極１５を形成する電極形成工程を行うことにより、太陽電池１を完成させることができる。
　ｎ側電極１４及びｐ側電極１５の形成方法は、電極の材質に応じて適宜選択することができる。詳細には、本実施形態では、以下のようにしてｎ側電極１４及びｐ側電極１５が形成される。
　まず、図１１に示すように、ＴＣＯからなる導電層２６と、Ｃｕなどの金属や合金からなる導電層２７とを、プラズマＣＶＤ法等のＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法やスパッタリング法等の薄膜形成法によりこの順番で形成する。
　次に、図１２に示すように、導電層２６，２７の絶縁層１８の上に位置している部分を分断する。これにより、導電層２６，２７から第１及び第２の導電層１９ａ、１９ｂが形成される。なお、導電層２６，２７の分断は、例えばフォトリソグラフィー法などにより行うことができる。
　次に、ｎ型非晶質半導体層１２ｎ及びｐ型非晶質半導体層１３ｐのそれぞれの上に形成されている第１及び第２の導電層１９ａ、１９ｂの上に、めっきにより、Ｃｕからなる第３の導電層１９ｃと、Ｓｎからなる第４の導電層１９ｄとを順次形成することにより、図２に示すｎ側電極１４とｐ側電極１５とを完成させることができる。
　以上説明したように、非晶質半導体層１３は、半導体基板１０との間で半導体接合を形成する機能と、絶縁層１８にコンタクトホールを形成するためのマスク層としての機能とを有する。換言すると、本実施形態によれば、半導体基板１０との間で半導体接合を形成するための半導体層とコンタクトホール形成用のマスク層とを同一の工程で形成している。このため、太陽電池１の製造時間を短縮することができる。
　また、本実施形態では、第１のエッチング剤により非晶質半導体層２４，２５の絶縁層２３の上に位置する部分の一部分を選択的にエッチングする。そして、そのエッチングされた非晶質半導体層２４をマスクとして用いて、第２のエッチング剤により絶縁層２３の一部分をエッチングにより除去することによりｎ型非晶質半導体層１２ｎを露出させる。このため、例えば、非晶質半導体層２４，２５に覆われた状態の絶縁層２３を、絶縁層２３をエッチング可能なエッチング剤によりエッチングすることにより除去し、ｎ型非晶質半導体層１２ｎを露出させる場合とは異なり、絶縁層２３及び非晶質半導体層２４，２５を迅速かつ容易にエッチングすることができる。実際に、本実施形態の方法を用いた場合に絶縁層２３及び非晶質半導体層２４，２５のエッチングに要した時間は、非晶質半導体層２４，２５に覆われた状態の絶縁層２３を、絶縁層２３をエッチング可能なＨＦによりエッチングすることにより除去するのに要した時間の約１／７～１／１２程度であった。従って、太陽電池１を短い製造時間で容易に製造することができる。
　なお、例えば、１種類のエッチング剤を用いて絶縁層２３と非晶質半導体層２４，２５とを同時にエッチングすることによりｎ型非晶質半導体層１２ｎを露出させることも考えられる。しかしながら、通常、非晶質半導体層２４，２５をエッチング可能なエッチング剤は、非晶質半導体層１２ｉ、１２ｎもエッチング可能である。このため、１種類のエッチング剤を用いて絶縁層２３と非晶質半導体層２４，２５とを同時にエッチングしようとすると、絶縁層２３の下の非晶質半導体層１２ｉ、１２ｎまでエッチングされてしまうこととなる。従って、エッチングにより絶縁層２３と非晶質半導体層２４，２５との一部を除去することによりｎ型非晶質半導体層１２ｎを露出させることは、本実施形態のように、選択的エッチングが可能な第１及び第２のエッチング剤を用いて初めて行えることである。
　本実施形態では、絶縁層２３を、酸化シリコン、窒化シリコンまたは酸窒化シリコンにより形成する。このため、絶縁層２３から形成される絶縁層１８は、高いガスバリア性を有する。従って、耐候性に優れた太陽電池１を製造することができる。より良好な耐候性を実現する観点からは、絶縁層２３を、窒化シリコンにより形成することがより好ましい。
　また、絶縁層２３が水素を含んでいる場合は、酸性のエッチング液に対する絶縁層２３の溶解性がより高くなる。よって、絶縁層２３の選択エッチング性をより高めることができる。従って、絶縁層２３のエッチング時におけるｎ型非晶質半導体層１２ｎやｐ型非晶質半導体層１３ｐの損傷を抑制することができる。その結果、より優れた光電変換効率を有する太陽電池１を製造することができる。
　本実施形態では、ｎ型非晶質半導体層１２ｎとｐ型非晶質半導体層１３ｐとのうちのｎ型非晶質半導体層１２ｎの上に絶縁層１８を形成する。換言すれば、絶縁層１８の下に位置する半導体層をｎ型非晶質半導体層１２ｎとする。そして、ｐ型非晶質半導体層１３ｐの実質的に全体の上にｐ側電極１５を形成する。このため、少数キャリアであるホールがｐ側電極１５に収集されやすくなる。従って、得られる太陽電池１の光電変換効率をより高めることができる。
　但し、半導体基板がｐ型の導電型を有する場合は、少数キャリアが電子となるため、絶縁層の下に位置する第１の半導体層をｐ型半導体により形成することが好ましい。
　また、本実施形態では、結晶性半導体からなる半導体基板１０の裏面１０ｂの実質的に全体が、ｎ型非晶質半導体層１２ｎ及びｐ型非晶質半導体層１３ｐにより覆われるようにｐ型非晶質半導体層１３ｐを形成する。このため、結晶性半導体からなる半導体基板１０の裏面１０ｂが実質的に露出していない。従って、半導体基板１０の裏面１０ｂにおける少数キャリアであるホールが再結合し難い。従って、得られる太陽電池１の光電変換効率をさらに高めることができる。
　本実施形態では、薄膜形成法により形成された第１及び第２の導電層１９ａ、１９ｂを分断した後に、めっきにより第３及び第４の導電層１９ｃ、１９ｄを形成する。このため、例えば第１～第４の導電層１９ａ～１９ｄの全てを形成した後にｎ側電極１４とｐ側電極１５とに分断する場合よりも、電極の分断を容易かつ短時間で行うことができる。
　また、第１及び第２の導電層１９ａ、１９ｂの分断を絶縁層１８の上で行うため、第１及び第２の導電層１９ａ、１９ｂの分断時にｎ型非晶質半導体層１２ｎやｐ型非晶質半導体層１３ｐが損傷しにくい。
　また、本実施形態では、ｎ型非晶質半導体層１２ｎ及びｐ型非晶質半導体層１３ｐの実質的に全体が絶縁層１８、ｎ側電極１４及びｐ側電極１５により覆われるように、絶縁層１８、ｎ側電極１４及びｐ側電極１５を形成する。従って、本実施形態の製造方法によれば、ガスバリア性や耐候性により優れた太陽電池１を製造することができる。
　以下、本発明を実施した好ましい形態の他の例について説明する。但し、以下の説明において、上記第１の実施形態と実質的に共通の機能を有する部材を共通の符号で参照し、説明を省略する。
　（第２の実施形態）
　図１３は、第２の実施形態における太陽電池の略図的断面図である。
　上記第１の実施形態では、図２に示すように、半導体基板１０として、ｎ型の導電型を有する結晶性半導体基板を用い、半導体基板１０の上にｎ型非晶質半導体層１２ｎを形成する例について説明した。但し、本発明は、この構成に限定されない。
　例えば、図１３に示すように、ｎ型の結晶性半導体基板３０の裏面３０ｂ側の部分の一部分にｎ型のドーパントを熱拡散させることにより、結晶性半導体基板３０の裏面３０ｂの部分にｎ＋型の熱拡散領域３１ｎを形成するようにしてもよい。
　本実施形態においても、ｎ＋型の熱拡散領域３１ｎを形成した後は、上記第１の実施形態と同様に、図３に示すステップＳ６～ステップＳ９を行うことにより、太陽電池を完成させる。
１…太陽電池
１０…半導体基板
１０ａ…受光面
１０ｂ…裏面
１１…光
１２…ＩＮ積層体
１２ｉ…ｉ型非晶質半導体層
１２ｎ…ｎ型非晶質半導体層
１３…ＩＰ積層体
１３ｉ…ｉ型非晶質半導体層
１３ｐ…ｐ型非晶質半導体層
１４…ｎ側電極
１５…ｐ側電極
１６…絶縁層
１７ｉ…ｉ型非晶質半導体層
１７ｎ…ｎ型非晶質半導体層
１８…絶縁層
１９ａ…第１の導電層
１９ｂ…第２の導電層
１９ｃ…第３の導電層
１９ｄ…第４の導電層
２１…ｉ型非晶質半導体層
２２…ｎ型非晶質半導体層
２３…絶縁層
２４…ｉ型非晶質半導体層
２５…ｐ型非晶質半導体層
２６，２７…導電層
３０…ｎ型の結晶性半導体基板
３０ｂ…裏面
３１ｎ…ｎ＋型の熱拡散領域

Claims (10)

  1. 　第１及び第２の主面を有し、前記第１の主面の一部分に第１の導電型を有する第１の半導体領域が形成されており、さらに前記第１の半導体領域を覆うように絶縁層が形成されている半導体基板を用意する工程と、
    　第２の導電型を有する第２の半導体層を、前記絶縁層の表面を含んで前記第１の主面を覆うように形成する工程と、
    　前記第２の半導体層に対するエッチング速度が前記絶縁層に対するエッチング速度よりも大きな第１のエッチング剤を用いて、前記第２の半導体層の前記絶縁層の上に位置している部分の一部分をエッチングすることにより除去する工程と、
    　前記エッチングにより一部分が除去された第２の半導体層をマスクとして、前記絶縁層に対するエッチング速度が前記第２の半導体層に対するエッチング速度よりも大きな第２のエッチング剤を用いて、前記絶縁層の一部分をエッチングにより除去することにより前記第１の半導体領域を露出させる工程と、
    　前記第１の半導体領域と前記第２の半導体層とのそれぞれの上に電極を形成する電極形成工程と、を備える、太陽電池の製造方法。
  2. 　前記半導体基板として、前記第１の導電型を有する半導体基板を用いる、請求項１に記載の太陽電池の製造方法。
  3. 　前記半導体基板として、結晶性半導体基板を用いる、請求項１または２に記載の太陽電池の製造方法。
  4. 　前記第１の半導体領域は、第１の半導体層により形成されている、請求項１～３のいずれか一項に記載の太陽電池の製造方法。
  5. 　前記半導体基板の前記第１の主面の実質的に全体が、前記第１の半導体層及び前記第２の半導体層により覆われるように前記第２の半導体層を形成する、請求項４に記載の太陽電池の製造方法。
  6. 　前記第１及び第２の半導体層のそれぞれをアモルファスシリコンにより形成し、前記絶縁層を、窒化ケイ素、酸化ケイ素または酸窒化ケイ素により形成する、請求項４または５に記載の太陽電池の製造方法。
  7. 　前記絶縁層は、水素を含む、請求項６に記載の太陽電池の製造方法。
  8. 　前記第１のエッチング剤としてアルカリ性のエッチング液を用い、前記第２のエッチング剤として酸性のエッチング液を用いる、請求項６または７に記載の太陽電池の製造方法。
  9. 　前記第１のエッチング剤としてＮａＯＨ水溶液及びＫＯＨ水溶液のうちの少なくとも一方を用い、前記第２のエッチング剤としてＨＦ水溶液を用いる、請求項８に記載の太陽電池の製造方法。
  10. 　前記電極形成工程は、
    　前記第１の半導体領域及び第２の半導体層並びに前記絶縁層の上に第１の導電層を形成する工程と、
    　前記第１の導電層の前記絶縁層の上に位置している部分を分断することにより、前記第１の導電層の前記第１の半導体領域の上に形成されている部分と、前記第１の導電層の前記第２の半導体層の上に形成されている部分とを絶縁する工程と、
    　前記第１の導電層の前記第１の半導体領域の上に形成されている部分と、前記第１の導電層の前記第２の半導体層の上に形成されている部分との上のそれぞれに、第２の導電層を形成することにより前記第１の半導体領域に電気的に接続されている第１の電極と、前記第２の半導体層に電気的に接続されている第２の電極とを形成する工程と、を含む、
    請求項１～９のいずれか一項に記載の太陽電池の製造方法。
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